JP3674142B2 - Digital information reproducing apparatus and maximum likelihood decoding apparatus - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、記録媒体から再生されたアナログ信号から原ディジタル情報を再生するディジタル情報再生装置に関するものである。
【０００２】
【従来の技術】
媒体上に高密度記録されたディジタル情報を復調する方式として、パーシャルレスポンス等化とビタビ復号を組み合わせたＰＲＭＬ信号処理が用いられている。媒体上に高密度記録を図ると、記録再生系の周波数特性から符号間の干渉が発生する。パーシャルレスポンス等化は、既知の符号間干渉を与えることで従来のナイキスト等化に比べてＳ／Ｎ比を改善できる。一方、ビタビ復号は符号前後に相関がある場合に有効である。パーシャルレスポンス等化は、符号間に相関を持たせて既知の符号間干渉を与えてるので、ビタビ復号との組み合わせが有効となる。このようなＰＲＭＬ信号処理方式を用いたディジタル情報再生装置は、所定のパーシャルレスポンス等化された再生信号をタイミング信号ごとに量子化するＡ／Ｄ変換手段と、Ａ／Ｄ変換手段から出力された量子化データを入力として原ディジタル情報を復号する最尤復号手段と、Ａ／Ｄ変換手段で用いられるタイミング信号を発生するタイミング信号抽出手段を備えている。これまでのスライスレベルをもちいた２値検出方式に比べ、大幅に誤り率を改善できることが知られている。
【０００３】
【発明が解決しようとする課題】
図１はＰＲＭＬ信号処理方式の最尤復号手段の例を示したものである。最尤復号手段では、まずブランチメトリックユニット（以降ＢＭＵとする）においてＡ／Ｄ変換手段から入力された量子化データとパーシャルレスポンス等化期待値との距離、いわゆるブランチメトリックを求める。
【０００４】
つぎに加算比較選択ユニット（以降ＡＣＳとする）においてＢＭＵから入力されたブランチメトリックと１時刻前の各状態の確からしさを示すメトリック値との加算演算を行い、結果を比較し、毎時刻とりうる状態遷移のうちから確からしい状態遷移を選択し、選択した結果をサバイバルメモリユニット（以降ＳＭＵとする）へ出力する。ＳＭＵでは確からしい状態遷移を所定の長さ蓄えておき、パーシャルレスポンス等化によって定まる規則に則って時間軸方向に遷移が継続できなくなった状態遷移列を排除し、その結果残った最も確からしい状態遷移列、いわゆる生き残りパスを出力する。
【０００５】
この生き残りパスから原ディジタル情報を復号することができる。このような最尤復号手段では、演算のすべてがタイミング信号と同期して行われ、演算はタイミング信号間隔で、完結しなければならない。最尤復号手段の処理速度を上げるには、並列処理することが考えられるが、ＡＣＳにおいて、１時刻前のメトリック値を用いることから、単純な並列処理で高速化を実現できないといった問題点があった。
【０００６】
また図２は、パス帰還型最尤復号手段の例を示したものである。ＢＭＵ、ＡＣＳ、ＳＭＵについては図１の最尤復号手段と同様に動作する。ＳＭＵから出力された生き残りパス情報がローパスフィルタ（以降ＬＰＦとする）に入力される。シフトレジスタ（以降ＲＥＧとする）は、量子化データをＢＭＵとＡＣＳとＳＭＵの処理時間と同じ時間遅延させ、ＬＰＦに出力する。ＬＰＦは生き残りパス情報にしたがって量子化データを異なるメモリに格納し、量子化データの平均値を求める。求められた平均値は理想的なパーシャルレスポンス等化期待値と再生信号に含まれるレベル変動成分を含んでおり、平均値をＢＭＵにフィードバックし、また求められた平均値からタイミング信号の位相誤差量を求め、ディジタルループフィルタ（ＤＬＦ）へ出力する。ＤＬＦは位相誤差量の積分値をもとめ、位相誤差量の瞬時値と積分値の和をタイミング信号抽出手段へ出力する。
【０００７】
このようなパス帰還型最尤復号手段では、ＬＰＦにおいてレベル変動成分を含んだパーシャルレスポンス等化期待値を求めるまでに、ＢＭＵとＡＣＳとＳＭＵとＬＰＦでの処理時間だけ必要となり、フィードバック制御可能なレベル変動成分の周波数帯域が制限されるといった問題点があった。また、ＤＬＦにおいてタイミング信号抽出手段内のＶＣＯのコントロール信号を求めるまでに、ＢＭＵとＡＣＳとＳＭＵとＬＰＦとＤＬＦでの処理時間だけ必要となり、フェーズロックループのキャプチャレンジが小さくなってしまうといった問題点があった。
【０００８】
【課題を解決するための手段】
本発明の最尤復号装置は、タイミング信号抽出手段から出力されたタイミング信号をｎ分の１に分周する分周器（ｎは１より大きい整数）と、Ａ／Ｄ変換手段から出力された量子化データをｎ個の量子化データを分周されたクロックにあわせてパラレルに出力するパラレルデータ変換器と、パラレルデータ変換手段から入力されたｎ個の量子化データとパーシャルレスポンス等化期待値との距離を求めるＢＭＵと、ＢＭＵから入力されたブランチメトリックとｎ時刻前の各状態の確からしさを示すメトリック値との加算演算を行い、結果を比較し、毎時刻とりうる状態遷移のうちから確からしい状態遷移を選択し、選択した結果をＳＭＵへ出力するＡＣＳと、確からしい状態遷移を所定の長さ蓄えておきパーシャルレスポンス等化によって定まる規則に則って時間軸方向に遷移が継続できなくなった状態遷移列を排除し生き残りパスを出力するＳＭＵを備えた構成とした。
【０００９】
本発明のディジタル情報再生装置は、再生信号を量子化データに変換するＡ／Ｄ変換手段と、Ａ／Ｄ変換手段から出力された量子化データを入力として原ディジタル情報を復号する最尤復号手段と、最尤復号手段から出力された位相誤差情報をもとにＡ／Ｄ変換手段で用いられるタイミング信号を発生させるタイミング信号抽出手段を備えたディジタル情報再生装置において、タイミング信号抽出手段が信号処理の開始タイミングを示すゲート信号が有効になると、予め設定されたしきい値に再生信号が達する瞬間にあわせて、予め設定された中心周波数でタイミング信号を発生させ、最尤復号手段から出力された位相誤差量と予め設定された増幅率制御信号と中心周波数制御信号をもとにタイミング信号の周波数を変化させる構成とした。
【００１０】
また本発明のディジタル情報再生装置は、再生信号を量子化データに変換するＡ／Ｄ変換手段と、Ａ／Ｄ変換手段から出力された量子化データを入力として原ディジタル情報を復号する最尤復号手段と、タイミング信号抽出手段が信号処理の開始タイミングを示すゲート信号が有効になると予め設定されたしきい値に再生信号が達する瞬間にあわせて予め設定された中心周波数でタイミング信号を発生させ最尤復号手段から出力された位相誤差量と予め設定された増幅率制御信号と中心周波数制御信号をもとに発振周波数を変化させたタイミング信号を発生させるタイミング信号抽出手段を備えたディジタル情報再生装置において、ゲート信号が有効になり、Ａ／Ｄ変換手段から最初の量子化データが最尤復号手段に入力され、最尤復号手段内のＡＣＳにおいて演算が開始されるまでに、１時刻前の各状態の確からしさを示すメトリック値を所定の値に初期設定する構成とした。
【００１１】
また本発明のディジタル情報再生装置は、再生信号を量子化データに変換するＡ／Ｄ変換手段と、Ａ／Ｄ変換手段から出力された量子化データを入力として量子化データから位相誤差情報を求める位相比較手段と、タイミング信号抽出手段が信号処理の開始タイミングを示すゲート信号が有効になると予め設定されたしきい値に再生信号が達する瞬間にあわせて予め設定された中心周波数でタイミング信号を発生させ、位相比較手段から出力された位相誤差量と予め設定された増幅率制御信号と中心周波数制御信号をもとに発振周波数を変化させたタイミング信号を発生させるタイミング信号抽出手段を備える構成とした。
【００１２】
また本発明のディジタル情報再生装置は、再生信号を量子化データに変換するＡ／Ｄ変換手段と、Ａ／Ｄ変換手段から出力された量子化データを入力として原ディジタル情報を復号する最尤復号手段と、タイミング信号抽出手段が信号処理の開始タイミングを示すゲート信号が有効になると予め設定されたしきい値に再生信号が達する瞬間にあわせて予め設定された中心周波数でタイミング信号を発生させ最尤復号手段から出力された位相誤差量と予め設定された増幅率制御信号と中心周波数制御信号をもとにタイミング信号の周波数を変化させるタイミング信号抽出手段を備えたディジタル情報再生装置において、最尤復号手段が異なる長さのパスメモリを持ち、異なる生き残りパス情報から、異なる位相誤差情報を求め、タイミング信号抽出手段の信号処理開始タイミングを示すゲート信号が有効になった時点からＡ／Ｄ変換手段が再生信号を量子化した回数をカウントするカウンタ回路の出力値によって位相誤差情報を選択し位相誤差量を求め、タイミング信号抽出手段へ出力する構成とした。
【００１３】
また本発明のディジタル情報再生装置は、再生信号を量子化データに変換するＡ／Ｄ変換手段と、Ａ／Ｄ変換手段から出力された量子化データを入力として原ディジタル情報を復号する最尤復号手段と、Ａ／Ｄ変換手段から出力された量子化データを入力として量子化データから位相誤差情報を求める位相比較手段と、タイミング信号抽出手段が信号処理の開始タイミングを示すゲート信号が有効になると予め設定されたしきい値に再生信号が達する瞬間にあわせて予め設定された中心周波数でタイミング信号を発生させ検出された位相誤差量と予め設定された増幅率制御信号と中心周波数制御信号をもとにタイミング信号の周波数を変化させるタイミング信号抽出手段を備えたディジタル情報再生装置において、最尤復号手段が、タイミング信号抽出手段の信号処理開始タイミングを示すゲート信号が有効になった時点からＡ／Ｄ変換手段が再生信号を量子化した回数をカウントするカウンタ回路の出力値によって最尤復号手段の位相誤差情報と位相比較手段の位相誤差情報を選択し位相誤差量を求め、タイミング信号抽出手段へ出力する構成とした。
【００１４】
また本発明のディジタル情報再生装置は、再生信号を量子化データに変換するＡ／Ｄ変換手段と、Ａ／Ｄ変換手段から出力された量子化データを入力として原ディジタル情報を復号する最尤復号手段と、タイミング信号抽出手段が信号処理の開始タイミングを示すゲート信号が有効になると予め設定されたしきい値に再生信号が達する瞬間にあわせて予め設定された中心周波数でタイミング信号を発生させ検出された位相誤差量と予め設定された増幅率制御信号と中心周波数制御信号をもとにタイミング信号の周波数を変化させるタイミング信号抽出手段を備えたディジタル情報再生装置において、タイミング信号抽出手段が、タイミング信号抽出手段の信号処理開始タイミングを示すゲート信号が有効になった時点からＡ／Ｄ変換手段が再生信号を量子化した回数をカウントするカウンタ回路の出力値によってディジタルループフィルタの係数を変化させる構成とした。
【００１５】
また本発明のディジタル情報再生装置は、再生信号を量子化データに変換するＡ／Ｄ変換手段と、Ａ／Ｄ変換手段から出力された量子化データを入力として原ディジタル情報を復号する最尤復号手段と、タイミング信号抽出手段が信号処理の開始タイミングを示すゲート信号が有効になると予め設定されたしきい値に再生信号が達する瞬間にあわせて予め設定された中心周波数でタイミング信号を発生させ検出された位相誤差量と予め設定された増幅率制御信号と中心周波数制御信号をもとにタイミング信号の周波数を変化させるタイミング信号抽出手段を備えたディジタル情報再生装置において、タイミング信号抽出手段が、タイミング信号抽出手段の信号処理開始タイミングを示すゲート信号が有効になった時点からＡ／Ｄ変換手段が再生信号を量子化した回数をカウントし、所定の値に達すると最尤復号手段のブランチメトリック演算に用いられるパーシャルレスポンス等化期待値を、固定のパーシャルレスポンス等化初期期待値から、最尤復号手段が検出したパーシャルレスポンス等化期待値に切り換える構成とした。
【００１６】
また本発明の位相比較方式は、特定の原ディジタル情報パターンが記録されている領域の再生信号を量子化し、量子化データと所定の値を減算する減算器と、前記減算器出力を格納するシフトレジスタと、前記シフトレジスタの出力値と前記減算器の出力値を乗算する乗算器と、前記乗算器の出力を格納するレジスタと、入力された量子化データ数をカウントするカウンタ回路と、前記乗算器の出力と前記レジスタの出力をカウンタ回路の出力値によって選択するセレクタ回路を備える構成とした。
【００１７】
【発明の実施の形態】
本発明の最尤復号方式の実施の形態について述べる。変調符号としていわゆる（ｄ，ｋ）制限（ｄ、ｋはｄ、ｋ≧０を満たす整数）を満足するランレングス制限符号（以後ＲＬＬ符号とする）であって、特に最小のランレングスの条件（ｄ＝２）を満たす符号を用いる。記録符号は変調符号をＮＲＺＩ(Non Return to Zero Inverted)変調する。またパーシャルレスポンス等化としてインパルス応答ｈ(t)が（数１）を満たす等化方式をもちいることとする。
【００１８】
【数１】

【００１９】
なお本実施の形態では以降、簡単のため、いわゆるＰＲ（１，３，３，１）等化を取り上げ、インパルス応答における定数をそれぞれａ＝ｄ＝１、ｂ＝ｃ＝３とする。本実施の形態のように最小極性反転距離が３の記録符号とＰＲ（１，３，３，１）等化方式を組み合わせた場合、原ディジタル情報ｂ_t（ｔは時刻を表し、０以上の整数とする）とパーシャルレスポンス等化出力の振幅値ｘ_tは図３の状態遷移図に従う。
【００２０】
図３では、各状態に記号Ｓ（ｌ，ｍ，ｎ）が付加されており、Ｓ（ｌ，ｍ，ｎ）は１ビット前の記録符号ｃ_t-1がｌで、２ビット前の記録符号ｃ_t-2がｍで、３ビット前の記録符号ｃ_t-3がｎであること示している。また、記録符号ｃ_tのシンボルを０または１としている。図３の各状態遷移に付加されたｖ／ｕは、ｖは現時刻に入力されたの原ディジタル情報ｂ_tの値を、ｕはパーシャルレスポンス等化出力の振幅期待値ｘ_tを示している。図３の状態遷移図を時間軸方向に展開したものが図４のようなトレリス線図となる。最尤復号を行う上で各状態の確からしさを表す指標として、再生信号を再生信号から抽出したタイミング信号でサンプリングした結果得られる値を量子化データｙ_tとすると、量子化データｙ_tとパーシャルレスポンス等化期待値ｘ_tの距離をもとめ累積加算し、常に最小値をとるように状態遷移の選択を行う。毎時刻の累積加算値がメトリック値と呼ばれている。このメトリック値はＬ^(l,m,n) _tとしてトレリス線図の各時刻ｔの各状態に付加されている。時刻ｔの各状態において、時刻ｔ−１からのとりうる状態遷移のうち、最尤な状態遷移を選択する。同様に時刻ｔ−１について考えると、再生信号を再生信号から抽出したタイミング信号でサンプリングした結果得られる値を量子化データｙ_t-1とすると、時刻ｔ−１の各状態においてとりうる時刻ｔ−２からの状態遷移のうち、最尤な状態遷移を選択する。
【００２１】
したがって、時刻ｔの各状態において時刻ｔ−２からのとりうる状態遷移のうち最尤な状態遷移を選択することが可能である。一般に時刻ｔの各状態において時刻ｔ−ｎ（ｎは１以上の整数）からのとりうる状態遷移のうち最尤な状態遷移を選択することが可能となる。
【００２２】
いま、簡単のためにｎ＝２とした実施の形態について説明する。図３のように時刻ｔ−１から時刻ｔへの状態遷移は８つのとりうる状態遷移が存在した。これを時刻ｔ−２から時刻ｔへの状態遷移について考えると、図５のように１２本の状態遷移が存在することになる。ここで状態遷移をpathｉ（ｉは０から１１までの整数）とおき、各状態遷移を次のように定義する。
【００２３】
時刻ｔ−２の各状態のメトリック値Ｌ^(1,1,1) _t-2，Ｌ^(1,1,0) _t-2，Ｌ^(1,0,0) _t-2，Ｌ^(0,1,1) _t-2，Ｌ^(0,0,1) _t-2，Ｌ^(0,0,0) _t-2，と時刻ｔの量子化データｙ_tと時刻ｔ−１の量子化データｙ_t-1が与えられると、とりうる１２本の状態遷移のうち６本の状態遷移が選択される。
【００２４】
ここで状態Ｌ^(1,1,1) _t-2からＬ^(1,1,1) _tへの状態遷移をpath１１、状態Ｌ^(1,1,0) _t-2からＬ^(1,1,1) _tへの状態遷移をpath１０、状態Ｌ^(1,0,0) _t-2からＬ^(1,1,1) _tへの状態遷移をpath９、状態Ｌ^(0,0,0) _t-2からＬ^(1,1,0) _tへの状態遷移をpath８、状態Ｌ^(0,0,1) _t-2からＬ^(1,0,0) _tへの状態遷移をpath７、状態Ｌ^(0,0,0) _t-2からＬ^(1,0,0) _tへの状態遷移をpath６、状態Ｌ^(1,1,1) _t-2からＬ^(0,0,1) _tへの状態遷移をpath５、状態Ｌ^(1,1,0) _t-2からＬ^(0,1,1) _tへの状態遷移をpath４、状態Ｌ^(1,1,1) _t-2からＬ^(0,0,1) _tへの状態遷移をpath３、状態Ｌ^(0,1,1) _t-2からＬ^(0,0,0) _tへの状態遷移をpath２、状態Ｌ^(0,0,1) _t-2からＬ^(0,0,0) _tへの状態遷移をpath１、状態Ｌ^(0,0,0) _t-2からＬ^(0,0,0) _tへの状態遷移をpath０と呼ぶことにする。
【００２５】
このように１時刻おきにメトリック値を求め、最尤な状態遷移を選択する。選択結果を所定の長さのレジスタに格納し、状態遷移列のうち、時間軸方向にトレリス線図に従う状態遷移列がただ１つ求まる。これが最尤な状態遷移列、いわゆる生き残りパスｐ_tとなる。生き残りパスｐ_tから原ディジタル情報ｂ_tとｂ_t-1が一意に求まり、１時刻おきの演算によって最尤復号が実現できる。
【００２６】
図６は本発明の最尤復号方式のブロック図である。本実施の形態の最尤復号方式はＢＭＵ１とＡＣＳ２とＳＭＵ３とタイミング抽出手段から出力されたタイミング信号をｎ分周する分周器４とＡ／Ｄ変換手段から入力された量子化データをｎ分周されたタイミング信号にあわせてｎ個出力するパラレルデータ変換器５で構成されている。
【００２７】
本発明の最尤復号方式の動作について詳細に述べる。ＢＭＵには、量子化データｙ_t，ｙ_t-1と８つのパーシャルレスポンス等化期待値が入力される。ＢＭＵに入力される８つのパーシャルレスポンス等化出力の振幅期待値をｘ_i,t（ｉは０から７までの整数を表し、またｔは時刻を示している。）で表す。本実施の形態では、通常用いられる２剰和でなく、（数２）のように量子化データｙ_t、ｙ_t-1とパーシャルレスポンス等化期待値ｘ_i,tの差の絶対値をブランチメトリックとして算出する。
【００２８】
【数２】

【００２９】
パーシャルレスポンス等化期待値ｘ_i,tは記録再生系の応答特性において各状態遷移が生じた場合のパーシャルレスポンス等化後の振幅値を表している。例えば、理想的なＰＲ（１，３，３，１）等化の場合、ｘ_7,t＝８，ｘ_3,t＝ｘ_6,t＝７，ｘ_2,t＝ｘ_5,t＝４，ｘ_1,t＝ｘ_4,t＝１，ｘ_0,t＝０となる。
【００３０】
時刻ｔの各状態において、時刻ｔ−２からのとりうる状態遷移のうち、最尤な状態遷移を選択する方法について説明する。（数２）を用いると（数３）が得られる。
【００３１】
【数３】

【００３２】
ここでmax[α，β]はα，βのうち大きな値をとるものを選択する演算子
同様に（数２）を用いると（数４）が得られる。
【００３３】
【数４】

【００３４】
さらに（数５）のように各状態のメトリック値の差Ｍ_j,t（ｊは１から６の整数）を定義する。
【００３５】
【数５】

【００３６】
（数３）、（数４）を（数５）に代入すると、（数６）が得られる。
【００３７】
【数６】

【００３８】
図７は本発明の最尤復号方式の実施の形態におけるＢＭＵ１のブロック図である。ＢＭＵ１は、絶対値演算器と減算器（ｓｕｂ）で構成されており、量子化データｙ_t，ｙ_t-1とパーシャルレスポンス等化出力の振幅期待値ｘ_i,tの差の絶対値を算出し、さらに（数７）の演算を行い、演算結果Ｅ01a,_t，Ｅ04a,_t，Ｅ14a,_t，Ｅ20a,_t，Ｅ21a,_t，Ｅ32a,_t，Ｅ45a,_t，Ｅ56a,_t，Ｅ57a,_t，Ｅ63a,_t，Ｅ73a,_t，Ｅ76a,_t，Ｅ01b,_t，Ｅ02b,_t，Ｅ04b,_t，Ｅ12b,_t，Ｅ14b,_t，Ｅ20b,_t，Ｅ21b,_t，Ｅ30b,_t，Ｅ31b,_t，Ｅ32b,_t，Ｅ45b,_t，Ｅ46b,_t，Ｅ47b,_t，Ｅ56b,_t，Ｅ57b,_t，Ｅ63b,_t，Ｅ65b,_t，Ｅ73b,_t，Ｅ75b,_t，Ｅ76b,_tをＡＣＳ２に出力する。
【００３９】
【数７】

【００４０】
図８は本発明の最尤復号方式の実施の形態におけるＡＣＳ２のブロック図である。ＡＣＳ２は加算器（ａｄｄ）と比較器（ｃｏｍｐ）とセレクタ（ｓｅｌ）とレジスタ（ｒｅｇ）で構成されており、ＡＣＳ２は、時刻ｔにおいて常に、時刻ｔ−２でのメトリック値の差Ｍ_j,t-2（ｊは１から６の整数）をレジスタに格納しており、時刻ｔの（数６）で表される入力信号Ｅ01a,_t，Ｅ04a,_t，Ｅ14a,_t，Ｅ20a,_t，Ｅ21a,_t，Ｅ32a,_t，Ｅ45a,_t，Ｅ56a,_t，Ｅ57a,_t，Ｅ63a,_t，Ｅ73a,_t，Ｅ76a,_t，Ｅ01b,_t，Ｅ02b,_t，Ｅ04b,_t，Ｅ12b,_t，Ｅ14b,_t，Ｅ20b,_t，Ｅ21b,_t，Ｅ30b,_t，Ｅ31b,_t，Ｅ32b,_t，Ｅ45b,_t，Ｅ46b,_t，Ｅ47b,_t，Ｅ56b,_t，Ｅ57b,_t，Ｅ63b,_t，Ｅ65b,_t，Ｅ73b,_t，Ｅ75b,_t，Ｅ76b,_tと時刻ｔ−２でのメトリック値の差Ｍ_1,t-2，Ｍ_2,t-2，Ｍ_3,t-2，Ｍ_4,t-2，Ｍ_5,t-2，Ｍ_6,t-2から（数８）の演算によって時刻ｔでのメトリック値の差Ｍ_1,t，Ｍ_2,t，Ｍ_3,t，Ｍ_4,t，Ｍ_5,t，Ｍ_6,tをもとめる。
【００４１】
ＡＣＳ２はメトリック値の差を求めると同時に、１２本の状態遷移のうちいずれの６本の状態遷移を選択したかを１２ビットの情報としてＳＭＵ３に出力する。１２ビットの出力信号を選択信号と呼び、SELi（ｉは０から１１までの整数）とする。ＡＣＳ２は（数８）に従って選択信号SELiをＳＭＵ３へ出力する。ただし（数８）中のHIGHは、選択信号がハイレベルであることを示し、LOWは選択信号がローレベルであることを示している。
【００４２】
【数８】

【００４３】
図９は本発明の最尤復号方式の実施の形態におけるＳＭＵ３のブロック図である。ＳＭＵ３の動作について詳細に説明する。ＳＭＵ３は、１２×所定の長さ（以後パスメモリ長ｍとする）のレジスタ（以後パスメモリとする）を持ち、ＡＣＳ２から入力された選択信号に基づき、状態遷移の選択結果をパスメモリに格納する。１２本の状態遷移が起こりうるので、１つの状態遷移につきパスメモリ長ｍ個のレジスタを用意する。このパスメモリをMEM_i,j（ｉは状態遷移ｐａｔｈ_i（ｉは０から１１までの整数）を表し、簡単のため添え字には整数ｉのみを付加することとする。
【００４４】
またｊはパスメモリのアドレスを示し、１からパスメモリ長ｍの値をとる。）で表す。ＳＭＵ３は、論理回路Ａ（ＬｏｇｉｃＡ）と論理回路Ｂ（ＬｏｇｉｃＢ）と論理回路Ｃ（ＬｏｇｉｃＣ）とレジスタで構成されている。論理回路Ａ，Ｂ，Ｃの構成図をそれぞれ図１０（ａ）、（ｂ）、（ｃ）に示す。論理回路Ａは４つの入力Ａ，Ｂ，Ｃ，ＤからＹ＝Ａ×（Ｂ＋Ｃ＋Ｄ）を満たす信号Ｙを出力する。記号×は論理積を表し、記号＋は論理和を表している。また論理回路Ｂは３つの入力Ａ，Ｂ，ＣからＹ＝Ａ×（Ｂ＋Ｃ）を満たす信号Ｙを出力する。
【００４５】
また論理回路Ｃは２つの入力Ａ，ＢからＹ＝Ａ×Ｂを満たす信号Ｙを出力する。論理回路Ａと論理回路Ｂと論理回路Ｃにより、時刻ｔと時刻ｔ＋２の状態遷移選択結果から、時刻ｔの状態遷移選択結果のうち時刻ｔ＋２では生き残らない状態遷移をパスメモリから取り除くことができる。
【００４６】
たとえば、ＡＣＳ２において時刻ｔ、時刻ｔ＋２、時刻ｔ＋４に選択信号が（表１）のように出力されたとする。（表１）は時刻ｔから時刻ｔ＋４までのＳＭＵ３の入力信号をあらわす。
【００４７】
【表１】

【００４８】
ただし”Ｈ”は信号がハイレベルであること、”Ｌ”はローレベルであることを示す。
【００４９】
ＳＭＵ３は時刻ｔにおいて選択信号が入力されると、パスメモリMEM_9,1とMEM_8,1とMEM_6,1とMEM_5,1とMEM_3,1とMEM_0,1に’１’を格納し、MEM_11,1とMEM_10,1とMEM_7,1とMEM_4,1とMEM_2,1とMEM_1,1に’０’を格納する。ここで’１’はレジスタに格納されたデータがハイレベルであることを示し、’０’はレジスタに格納されたデータがローレベルであることを示す。
【００５０】
時刻ｔ＋２において選択信号が入力されると、パスメモリMEM_11,1，MEM_10,1，MEM_9,1，MEM_8,1，MEM_7,1，MEM_6,1，MEM_5,1，MEM_4,1，MEM_3,1，MEM_2,1，MEM_1,1，MEM_0,1に格納されていたデータをパスメモリMEM_11,2，MEM_10,2，MEM_9,2，MEM_8,2，MEM_7,2，MEM_6,2，MEM_5,2，MEM_4,2，MEM_3,2，MEM_2,2，MEM_1,2，MEM_0,2に格納し、パスメモリMEM_11,1とMEM_8,1とMEM_6,1とMEM_5,1とMEM_3,1とMEM_0,1に’１’を、MEM_10,1とMEM_9,1とMEM_7,1とMEM_4,1とMEM_2,1とMEM_1,1に’０’を格納する。
【００５１】
さらに時刻ｔ＋４において選択信号が入力されると、論理回路Ａの入力Ａは、MEM_11,2のデータ’０’となり、論理回路Ａの入力Ｂは、MEM_3,1のデータ’１’となり、論理回路Ａの入力Ｃは、MEM_5,1のデータ’１’となり、論理回路Ａの入力Ｄは、MEM_11,1のデータ’１’となり、論理回路Ａの出力は、Ｙ＝’０’となり、これをMEM_11,3に格納する。
【００５２】
また、論理回路Ａの入力Ａは、MEM_10,2のデータ’０’となり、論理回路Ａの入力Ｂは、MEM_3,1のデータ’１’となり、論理回路Ａの入力Ｃは、MEM_5,1のデータ’１’となり、論理回路Ａの入力Ｄは、MEM_11,1のデータ’１’となり、論理回路Ａの出力は、Ｙ＝’０’となり、これをMEM_10,3に格納する。また、論理回路Ａの入力Ａは、MEM_9,2のデータ’１’となり、論理回路Ａの入力Ｂは、MEM_3,1のデータ’１’となり、論理回路Ａの入力Ｃは、MEM_5,1のデータ’１’となり、論理回路Ａの入力Ｄは、MEM_11,1のデータ’１’となり、論理回路Ａの出力は、Ｙ＝’１’となり、これをMEM_9,3に格納する。
【００５３】
また、論理回路Ｂの入力Ａは、MEM_8,2のデータ’１’となり、論理回路Ｂの入力Ｂは、MEM_4,1のデータ’０’となり、論理回路Ｂの入力Ｃは、MEM_10,1のデータ’０’となり、論理回路Ｂの出力は、Ｙ＝’０’となり、これをMEM_8,3に格納する。
【００５４】
また、論理回路Ｃの入力Ａは、MEM_7,2のデータ’０’となり、論理回路Ｃの入力Ｂは、MEM_9,1のデータ’０’となり、論理回路Ｃの出力は、Ｙ＝’０’となり、これをMEM_7,3に格納する。
【００５５】
また、論理回路Ｃの入力Ａは、MEM_6,2のデータ’１’となり、論理回路Ｃの入力Ｂは、MEM_9,1のデータ’０’となり、論理回路Ｃの出力は、Ｙ＝’０’となり、これをMEM_6,3に格納する。
【００５６】
また、論理回路Ｃの入力Ａは、MEM_5,2のデータ’１’となり、論理回路Ｃの入力Ｂは、MEM_2,1のデータ’０’となり、論理回路Ｃの出力は、Ｙ＝’０’となり、これをMEM_5,3に格納する。
【００５７】
また、論理回路Ｃの入力Ａは、MEM_4,2のデータ’０’となり、論理回路Ｃの入力Ｂは、MEM_2,1のデータ’０’となり、論理回路Ｃの出力は、Ｙ＝’０’となり、これをMEM_4,3に格納する。
【００５８】
また、論理回路Ｂの入力Ａは、MEM_3,2のデータ’１’となり、論理回路Ｂの入力Ｂは、MEM_1,1のデータ’０’となり、論理回路Ｂの入力Ｃは、MEM_7,1のデータ’０’となり、論理回路Ｂの出力は、Ｙ＝’０’となり、これをMEM_3,3に格納する。また、論理回路Ａの入力Ａは、MEM_2,2のデータ’０’となり、論理回路Ａの入力Ｂは、MEM_0,1のデータ’１’となり、論理回路Ａの入力Ｃは、MEM_6,1のデータ’１’となり、論理回路Ａの入力Ｄは、MEM_8,1のデータ’１’となり、論理回路Ａの出力は、Ｙ＝’０’となり、これをMEM_2,3に格納する。
【００５９】
また、論理回路Ａの入力Ａは、MEM_1,2のデータ’０’となり、論理回路Ａの入力Ｂは、MEM_0,1のデータ’１’となり、論理回路Ａの入力Ｃは、MEM_6,1のデータ’１’となり、論理回路Ａの入力Ｄは、MEM_8,1のデータ’１’となり、論理回路Ａの出力は、Ｙ＝’０’となり、これをMEM_1,3に格納する。
【００６０】
また、論理回路Ａの入力Ａは、MEM_0,2のデータ’１’となり、論理回路Ａの入力Ｂは、MEM_0,1のデータ’１’となり、論理回路Ａの入力Ｃは、MEM_6,1のデータ’１’となり、論理回路Ａの入力Ｄは、MEM_8,1のデータ’１’となり、論理回路Ａの出力は、Ｙ＝’０’となり、これをMEM_0,3に格納する。
【００６１】
以上の演算により、時刻ｔから時刻ｔ＋２に遷移する状態遷移のうちpath３とpath５とpath６とpath８が除去された。
【００６２】
さらにパスメモリMEM_11,1，MEM_10,1，MEM_9,1，MEM_8,1，MEM_7,1，MEM_6,1，MEM_5,1，MEM_4,1，MEM_3,1，MEM_2,1，MEM_1,1，MEM_0,1に格納されていたデータをパスメモリMEM_11,2，MEM_10,2，MEM_9,2，MEM_8,2，MEM_7,2，MEM_6,2，MEM_5,2，MEM_4,2，MEM_3,2，MEM_2,2，MEM_1,2，MEM_0,2に格納し、パスメモリMEM_11,1とMEM_8,1とMEM_7,1とMEM_5,1とMEM_3,1とMEM_1,1に’１’を、MEM_10,1とMEM_9,1とMEM_6,1とMEM_4,1とMEM_2,1とMEM_0,1に’０’を格納する。パスメモリMEM_i,3（ｉは０から１２までの整数）における演算をMEM_i,n（ｎは４以上パスメモリ長以下の整数）についても行うと、十分にパスメモリ長が大きい場合、１２のパスメモリMEM_i,m（ｍはパスメモリ長）のうちただ１つのパスメモリに’１’が格納されることになる。
【００６３】
これが生き残りパスとなる。図５のトレリス線図で説明したようにパスメモリMEM_3,mまたはパスメモリMEM_8,mに’１’が格納されていれば、ＳＭＵ３は復号結果として’１０’を出力し、パスメモリMEM_4,m、パスメモリMEM_5,m、パスメモリMEM_6,mまたはパスメモリMEM_7,mに’１’が格納されていれば、ＳＭＵ３は復号結果として’０１’を出力し、それ以外であれば、ＳＭＵ３は復号結果として’００’を出力する。これにより原ディジタル情報ｂ_t-1ｂ_tが再生される。
【００６４】
ＳＭＵ３は生き残りパスを示す１２ビットの情報ｐ_i,t（ｉは０から１１までの整数、ｔは時刻を示す整数）としてｐ_i,t＝MEM_i,m（ｍはパスメモリ長）を満たすように出力する。ＢＭＵ１とＡＣＳ２とＳＭＵ３はすべて、チャネルクロックの２分の１の周波数で、同期動作する構成となっており、ディジタル情報再生装置の高転送レート化が図れる。なお本発明の実施の形態１のＳＭＵ３では、論理回路Ａと論理回路Ｂと論理回路Ｃにより、時刻ｔと時刻ｔ＋２の状態遷移選択結果から、時刻ｔの状態遷移選択結果のうち時刻ｔ＋２では生き残らない状態遷移をパスメモリから取り除く構成としたが、時刻ｔから時刻ｔ＋２ｒ（ｒは１以上の整数）までの状態遷移選択結果から、時刻ｔの状態遷移選択結果のうち時刻ｔ＋２から時刻ｔ＋２ｒでは生き残らない状態遷移をパスメモリから取り除く構成にしても同様の効果が得られる。
【００６５】
また本発明の実施の形態１では、（数２）のように量子化データｙ_t、ｙ_t-1とパーシャルレスポンス等化期待値ｘ_i,tの差の絶対値をブランチメトリックとしたが、量子化データｙ_t、ｙ_t-1とパーシャルレスポンス等化期待値ｘ_i,tの差の２乗をブランチメトリックとする方式であっても同様の効果が得られる。また本発明の実施の形態１では、時刻ｔの各状態において時刻ｔ−２からのとりうる状態遷移のうち最尤な状態遷移を選択する方法を示したが、一般に時刻ｔの各状態において時刻ｔ−ｎ（ｎは１以上の整数）からのとりうる状態遷移のうち最尤な状態遷移を選択する方式であっても同様の効果が得られる。
【００６６】
次に、本発明の位相比較回路の実施の形態について説明する。図２４は本発明の位相比較器のブロック図である。位相比較器は減算器と乗算器とセレクタとカウンタとレジスタで構成されている。Ａ／Ｄ変換手段から入力された量子化データｙ_tは減算器１００に入力される。減算器１００は入力された量子化子化データｙ_tと量子化データの直流成分がゼロとなるように設定されたスライスレベル信号levelとの差を求める。減算器１００の演算結果をレジスタに格納する。乗算器１０１は減算器１００の演算結果ｙ_t−levelとレジスタ出力値ｙ_t-2−levelから（数９）で表される乗算を行い、乗算結果とその補数を出力する。
【００６７】
【数９】

【００６８】
カウンタ１０２はタイミング信号抽出手段から入力されたゼロフェーズスタート信号からカウンタをリセットしＡ／Ｄ変換手段の量子化回数をカウントする。カウント結果count_tをセレクタ１０３へ出力する。セレクタ１０３は、（数９）の乗算器１０１の出力信号と１時刻前のセレクタ出力phase#error_t-1とカウンタ１０２のカウンタ値count_tを入力とし、（数１０）に示される演算を行う。演算結果を位相誤差情報phase#error_tをレジスタに格納する。（数１０）は、図２５のタイミングチャートのように８Ｔ周期の単一信号が入力された場合の位相誤差の演算方法を示している。位相誤差情報Ｐｈａｓｅ＿ｅｒｒｏｒはＶＣＯの出力信号と再生信号の位相差を示している。望ましくは０になるよう制御する必要がある。
【００６９】
【数１０】

【００７０】
つぎに、位相比較器の動作を詳細に説明する。図２５は本発明の位相比較器のタイミングチャートである。タイミング信号抽出手段において図２５（ａ）のような再生信号が入力され、図２５（ｃ）のゼロフェーズスタート信号のタイミングとゼロフェーズスライスレベルにより図２５（ｂ）のようなＶＣＯ出力が得られ、これをタイミング信号とし、Ａ／Ｄ変換手段が再生信号を量子化し、量子化データが得られたとする。
【００７１】
図２５（ｄ）は減算器１００の出力信号、図２５（ｅ）はレジスタの出力信号を示している。ゼロフェーズスタート信号の立ち上がりエッジから図２５（ｆ）のカウンタリセット信号をつくりだし、カウンタを同期リセットする。カウンタ１０２の出力count_tは図２５（ｇ）のようになる。セレクタ１０３は、カウンタ出力値count_tをもとに３つの信号を選択しレジスタに出力する。出力結果は図１０２（ｈ）に示される。図２５（ａ）に量子化データｙ_tが示されている。タイミング信号の位相のズレがない場合には、減算器１００の出力Ｓ_tはｔ＝４ｊ＋３（ｊは０以上の整数）のとき、ゼロとなるので、位相比較器出力の位相誤差情報phase_error_tは常にゼロの値をとる。
【００７２】
図２５（ｊ）のようにタイミング抽出手段のＶＣＯ出力信号の位相が遅れている場合を考える。減算器１００の出力Ｓ_tはｔ＝４ｊ＋３（ｊは０以上の整数）のときゼロとはならず、位相比較器出力の位相誤差情報phase_error_tは常に負の値をとる。同様に図２５（ｌ）のようにタイミング抽出手段のＶＣＯ出力信号の位相が進んでいる場合を考える。減算器１００の出力Ｓ_tはｔ＝４ｊ＋３（ｊは０以上の整数）のときゼロとはならず、位相比較器出力の位相誤差情報phase_error_tは常に正の値をとる。
【００７３】
したがって特定の記録パターンを再生した場合、再生信号を量子化した量子化データから位相誤差情報を取り出すことができる。この位相誤差情報phase_error_tの正負は、タイミング信号の位相の進み遅れを示し、位相誤差情報phase_error_tの絶対値は、タイミング信号の位相ズレの絶対値を示している。
【００７４】
なお、本実施の形態では記録パターンとしてチャネルクロックの８分の１の周波数を基本波としてもつ単一信号の場合を示したが、記録パターンによって位相比較器の構成を変更することで、どのような記録パターンであっても量子化データから位相誤差情報を検出することができる。
【００７５】
次に、本発明のディジタル情報再生装置の第１の実施の形態について説明する。図１１は本発明のディジタル情報再生装置のブロック図である。記録媒体から再生された再生信号はＡ／Ｄ変換手段６によって入力されたタイミング信号でサンプリングし量子化データを出力する。入力された量子化データから、最尤復号手段７は最尤な状態遷移を推定し、原ディジタル情報を再生し出力する。また最尤復号手段７は復号結果から位相誤差量をタイミング信号抽出手段８に出力する。タイミング信号抽出手段８は、位相誤差量から、発振周波数を求め、タイミング信号をＡ／Ｄ変換手段６へ出力する。ディジタル情報再生装置のタイミング抽出手段８の動作を詳細に述べる。
【００７６】
図１２は本発明のディジタル情報再生装置の第１の実施の形態のタイミング信号抽出手段８の構成図である。中心周波数制御信号はＶＣＯ９の中心周波数を設定し、また増幅率制御信号はＶＣＯ９のゲインを設定している。コンパレータ１０は、入力された再生信号を、コンパレータスライスレベルで２値に変換し、ＶＣＯ制御回路１１へ出力する。ＶＣＯ制御回路１１は、リードゲートと２値変換結果からコンパレータ１０が検出した位相にあわせて、ＶＣＯを発振させるゼロフェーズスタート信号をＶＣＯ９へ出力する。Ｄ／Ａ変換器１２は、入力された位相誤差量をアナログ信号に変換する。ＶＣＯ９はＤ／Ａ変換器１２の出力信号をもとに発振周波数を変化させ、タイミング信号をＡ／Ｄ変換手段６と最尤復号手段７へ出力する。次にタイミング抽出手段８の時間方向の動作について説明する。
【００７７】
通常記録媒体から原ディジタル情報を再生する際、例えばディスクでは、回転速度、あるいはテープでは、テープとヘッドの相対速度に変動がある。このような変動があっても確実に原ディジタル情報を再生できるように記録媒体には連続的な繰り返しパターンが記録されている。このような繰り返しパターンが記録されている領域をＶＦＯ領域と呼んでいる。ＶＦＯ領域にチャネルクロックの８分の１の周波数をもつ単一信号が記録されている場合について動作を説明する。
【００７８】
図１３に本発明のディジタル情報再生装置のタイミング信号抽出手段８のタイミングチャートを示す。図１３（ａ）へＶＦＯ領域の再生信号を示している。リードゲート（図１３（ｃ））が有効でないとき、ＶＣＯ出力（図１３（ｂ））は記録クロックにロックしている。また、ＶＣＯ制御回路１１はゼロフェーズスタート信号（図１３（ｅ））は無効にする。リードゲートが有効になると、ＶＣＯ制御回路１１はＶＣＯの発振を停止させ、コンパレータ１０が検出した位相にあわせてＶＣＯ９の発振するようにゼロフェーズスタート信号を出力する。ＶＣＯ９はゼロフェーズスタート信号の立ち上がりエッジにあわせて発振を開始する。
【００７９】
タイミング抽出手段８はＡ／Ｄ変換手段７へタイミング信号を出力し、Ａ／Ｄ変換手段出力（図１３（ｆ））が得られる。タイミング抽出手段８がＶＦＯ領域において再生信号から検出された位相情報にあわせてＶＣＯ９を発振させるので、発振開始時にはＶＣＯの発振出力には、位相誤差が含まれず確実な同期動作が得られる。ディジタル情報再生装置の第１の実施の形態について最尤復号手段７の動作を詳細に述べる。簡単のために時刻ｔの各状態において、時刻ｔ−１からのとりうる状態遷移のうち、最尤な状態遷移を選択する方式について説明する。
【００８０】
図１４は本発明のディジタル情報再生装置の第１の実施の形態の最尤復号手段７のブロック図である。Ａ／Ｄ変換手段６から入力された量子化データはＢＭＵ１３とＲＥＧ１４に入力される。ＢＭＵ１３はブランチメトリックを求め、ＡＣＳ１６へ出力する。ＡＣＳ１６はブランチメトリックと１時刻前のメトリック値から確からしい６つの状態遷移を選択し、ＳＭＵ１７へ出力する。ＳＭＵ１７は状態遷移選択結果を所定の長さ格納し、状態遷移則に従わない選択結果を取り除く、この結果生き残りパスが求まり、ＬＰＦ１」５へ出力する。ＲＥＧ１４はＢＭＵ１３とＡＣＳ１６とＳＭＵ１７の処理時間分だけ、シフトレジスタによって遅延させた量子化データｙ_tをＬＰＦ１５に出力する。ＬＰＦ１５は量子化データを生き残りパスに従って平均値処理を行い、求められた平均値をパーシャルレスポンス等化期待値としてＢＭＵ１３へ出力する。
【００８１】
また、ＬＰＦ１５は平均値から位相誤差情報をもとめ、これをディジタルループフィルタ（以降ＤＬＦとよぶ）１８へ出力する。ＤＬＦ１８はタイミング抽出手段８の発振周波数を定める位相誤差量を求める。各ブロックの動作について説明する。図１５に本発明のディジタル情報再生装置の最尤復号手段７のＢＭＵ１３のブロック図を示す。ＢＭＵ１３には、量子化データｙ_tとＬＰＦ１５からの８つのパーシャルレスポンス等化期待値が入力される。ＢＭＵ１３に入力される８つのパーシャルレスポンス等化出力の振幅期待値をｘ_i,t（ｉは０から７までの整数を表し、またｔは時刻を示している。）で表す。（数２）のように量子化データｙ_t、とパーシャルレスポンス等化期待値ｘ_i,tの差の絶対値をブランチメトリックとして算出する。（数２）、（数３）、（数４）から、（数１１）が得られる。
【００８２】
【数１１】

【００８３】
さらに、（数７）を代入すると（数１２）が得られる。
【００８４】
【数１２】

【００８５】
図１６に本発明のディジタル情報再生装置の最尤復号手段７のＡＣＳ１６のブロック図を示す。ＡＣＳ１６では、１時刻前のメトリック値Ｍ_i,t-1（ｉは１から６までの整数）とＢＭＵの出力信号Ｅ01a,_t，Ｅ04a,_t，Ｅ14a,_t，Ｅ20a,_t，Ｅ21a,_t，Ｅ32a,_t，Ｅ45a,_t，Ｅ56a,_t，Ｅ57a,_t，Ｅ63a,_t，Ｅ73a,_t，Ｅ76a,_tから（数１２）したがって時刻ｔでのメトリック値を求め、８つの状態遷移のうち確からしい６つの状態遷移を選択しＳＭＵ１７へ選択結果を出力する。
【００８６】
ＡＣＳ１６は１時刻前の各状態の確からしさから、毎時刻８つのとりうる状態遷移のうち確からしい６つの状態遷移を選択する。タイミング信号抽出手段８はＶＦＯ領域でリードゲートが有効になると、検出された位相にあわせてＶＣＯを発振させるので、リードゲートが有効になった最初の量子化データｙ₀が最尤復号手段７に入力されると、メトリック値Ｍ_i,-1（ｉは１から６までの整数）を設定しなければならない。ＶＦＯ領域では決まったパターンが記録されているので、量子化データｙ_i（ｉは−１以下の整数）を推定することができる。
【００８７】
したがって推定される量子化データｙ_iに基づき、時刻ｔ＝−１のときのメトリック値を設定することで少ないメモリ長のＳＭＵで、確実な最尤復号結果が得られる。つぎに時刻ｔ＝−１のときのメトリック値の設定方法について説明する。ＶＦＯ領域では、チャネルクロックの８分の１の単一信号が記録されており、時刻ｔ＝０以前に、最尤復号手段７へ理想的なＰＲ（１，３，３，１）等化された量子化データが入力されていたとする。図１７に本発明のディジタル情報再生装置の第１の実施の形態の最尤復号手段の動作模式図を示す。
【００８８】
図１７（ａ）はＶＦＯ領域のパーシャルレスポンス等化された再生信号を示している。この再生信号をＡ／Ｄ変換手段６によって量子化すると、図１７（ｃ）の量子化データが得られる。これを最尤復号手段７に入力すると、図１７（ｄ）のようなトレリス図が得られる。実線はＡＣＳ１６が選択した状態遷移を示している。また破線はＡＣＳ１６が選択しなかった状態遷移を示している。太実線はＳＭＵ１７が推定した生き残りパスを示している。時刻ｔ＝−１以前の再生信号についてもＡ／Ｄ変換手段７によって量子化され、Ａ／Ｄ変換手段７によって量子化データが図１７（ｅ）のようにに得られたと仮定すると、図１７（ｆ）のような最尤復号結果が得られる。量子化データＳ_tは（数１３）の値をとる。
【００８９】
【数１３】

【００９０】
つぎに、図１７（ｆ）において時刻ｔ＝−１における各状態Ｓ(1,1,1)、Ｓ(1,1,0)、Ｓ(1,0,0)、Ｓ(0,1,1)、Ｓ(0,0,1)、Ｓ(0,0,0)のメトリック値を推定し、レジスタに初期値を設定する。図１７において破線で囲んだ領域について注目する。図１８は図１７を拡大したものである。時刻ｔ＝−１における状態Ｓ(1,1,0)について考えると、最尤復号手段７によって推定された状態遷移列上にある。また、時刻ｔ＝−１以前では理想的なパーシャルレスポンス等化がなされているので生き残りパス上の各状態は常に最も確からしさが高く、実施の形態ではメトリック値が常に０の値をとる。
【００９１】
つぎに時刻ｔ＝−１における状態Ｓ(1,1,1)について考えると、最尤復号手段７では、図１８（ｂ）のように太破線で示される各ブランチメトリック値を累積加算したものが時刻ｔ＝−１における状態Ｓ(1,1,1)のメトリック値となる。同様に時刻ｔ＝−１における状態Ｓ(1,0,0)について考えると、最尤復号手段７では、図１８（ｃ）のように太破線で示される各ブランチメトリック値を累積加算したものが時刻ｔ＝−１における状態Ｓ(1,0,0)のメトリック値となる。同様に時刻ｔ＝−１における状態Ｓ(0,1,1)について考えると、最尤復号手段７では、図１８（ｄ）のように太破線で示される各ブランチメトリック値を累積加算したものが時刻ｔ＝−１における状態Ｓ(0,1,1)のメトリック値となる。同様に時刻ｔ＝−１における状態Ｓ(0,0,1)について考えると、最尤復号手段７では、図１８（ｅ）のように太破線で示される各ブランチメトリック値を累積加算したものが時刻ｔ＝−１における状態Ｓ(0,0,1)のメトリック値となる。同様に時刻ｔ＝−１における状態Ｓ(0,0,0)について考えると、最尤復号手段７では、図１８（ｆ）のように太破線で示される各ブランチメトリック値を累積加算したものが時刻ｔ＝−１における状態Ｓ(0,0,0)のメトリック値となる。各時刻のブランチメトリックと加算結果を（表２）に示す。
【００９２】
【表２】

【００９３】
したがって、（数２）より時刻ｔ＝−１における各状態のメトリックの差がもとまり、時刻ｔ＝−１において（数１４）の値をレジスタに設定することでＳＭＵ１７がいち早く生き残りパスを推定でき、メモリ長を短くすることができる。またディジタル情報再生装置の第１の実施の形態では、（数２）のように量子化データｙ_t、ｙ_t-1とパーシャルレスポンス等化期待値ｘ_i,tの差の絶対値をブランチメトリックとしたが、量子化データｙ_t、ｙ_t-1とパーシャルレスポンス等化期待値ｘ_i,tの差の２乗をブランチメトリックとする方式であっても同様の効果が得られる。
【００９４】
なお、ＶＦＯ領域の記録パターン、パーシャルレスポンス等化方式にしたがって、同様な手順で各状態の時刻ｔ＝−１におけるメトリック差を求め、初期値として設定すれば、同様の効果が得られる。
【００９５】
【数１４】

【００９６】
図１９に本発明のディジタル情報再生装置の最尤復号手段のＳＭＵ１７のブロック図を示す。ＳＭＵ１７では、論理回路Ａと論理回路Ｂにより、ＡＣＳ１６で得られた時刻ｔと時刻ｔ＋１の状態遷移選択結果から、図３の状態遷移規則に則って時刻ｔの状態遷移選択結果のうち時刻ｔ＋１では生き残らない状態遷移をパスメモリから取り除く。その結果生き残りパスが求められ、生き残りパスをＬＰＦ１５へ出力する。
【００９７】
図２０に本発明のディジタル情報再生装置の最尤復号手段のＬＰＦ１５のブロック図を示す。ＬＰＦ１５はＳＭＵ１７の生き残りパスＰi,t（ｉは０から７までの整数）にしたがって（数１５）を満たす演算を行い、各レジスタに演算結果を格納する。演算結果はＢＭＵ１３へパーシャルレスポンス等化期待値として出力される。
【００９８】
生き残りパス Ｐi,tがHIGHであれば、
【００９９】
【数１５】

【０１００】
生き残りパス Ｐi,tがLOWであれば、Ｘi,t-1 ＝ Ｘi,t（ｉは０から７までの整数）
またＬＰＦ１５は位相誤差情報phase_error_tとして（数１６）をみたす演算を行い、ＤＬＦ１８へ出力する。
【０１０１】
【数１６】

【０１０２】
図２１に本発明のディジタル情報再生装置の最尤復号手段のＤＬＦ１８のブロック図を示す。ＤＬＦ１８は２つの乗算器と２つの加算器とレジスタで構成されている。ＬＰＦ１５から入力された位相誤差情報phase_error_tから（数１７）をもとに位相誤差量VCOCTL_tを求める。これをタイミング抽出手段８へ出力する。
【０１０３】
【数１７】

【０１０４】
つぎにディジタル情報再生装置の第２の実施の形態について説明する。第２の実施の形態は図１１の第１の実施の形態と同じ構成となっている。Ａ／Ｄ変換手段、タイミング信号抽出手段については、同じ動作をするのでここでは第２の実施の形態の最尤復号手段について説明する。図２２は本発明のディジタル情報再生装置の第２の実施の形態の最尤復号手段のブロック図である。Ａ／Ｄ変換手段６から入力された量子化データはＢＭＵ１９とＲＥＧ２０と位相比較器２１に入力される。ＢＭＵ１９はパーシャルレスポンス等化期待値と量子化データの距離を求め、ＡＣＳ２２へ出力する。ＡＣＳ２２では、１時刻前のメトリック値とブランチメトリックからとりうる状態遷移のうち確からしい状態遷移を選択し、各状態のメトリック値を求めレジスタに格納する。またＡＣＳ２２は状態遷移選択結果をＳＭＵ２３へ出力する。
【０１０５】
ＳＭＵ２３は状態遷移則に則って、つじつまの合わなくなった状態遷移系列を取り除き、生き残りパスを推定する。生き残りパスから原ディジタル情報を復号する。ＳＭＵ２３は生き残りパスをＬＰＦ２４へ出力する。ＲＥＧ２０は入力された量子化データをＢＭＵ１９とＡＣＳ２２とＳＭＵ２３で必要となる処理時間だけレジスタに格納し、ＬＰＦ２４へ量子化データを出力する。ＬＰＦ２４は生き残りパスにしたがって量子化データを平滑化処理し、パーシャルレスポンス等化期待値をセレクタ２５へ、位相誤差情報をセレクタ２６へ出力する。
【０１０６】
位相比較器２１は量子化データから位相誤差情報をもとめ、セレクタ２６へ出力する。カウンタ２７はゼロフェーズスタート信号がタイミング信号抽出手段から入力されると、カウンタ値をリセットし、量子化データ数をカウントする。フェーズロックループの引き込み動作が完了する時間になるとセレクタ２５とセレクタ２６とＤＬＦ２８へ選択信号を出力する。セレクタ２５はＰＬＬの引き込み動作中は、パーシャルレスポンス等化期待値としてパーシャルレスポンス等化初期期待値を選択し、ＢＭＵ１９へ出力し、ＰＬＬ引き込みが完了するとＬＰＦ２４から出力されたパーシャルレスポンス等化期待値を選択しＢＭＵ１９へフィードバックする。
【０１０７】
セレクタ２６は，ＰＬＬの引き込み動作中は、位相比較器２１から出力された位相誤差情報をＤＬＦ２８へ出力し、ＰＬＬの引き込みが完了するとＬＰＦ２４から出力された位相誤差情報をＤＬＦ２８へ出力する。ＤＬＦ２８はＰＬＬ引き込み動作中は（数１７）の係数α、βの値をループゲインが高くなるように設定し、ＰＬＬ引き込み動作完了時にはα、βの値をループゲインが低くなるように設定する。ＶＦＯ領域でのＰＬＬ引き込み動作において処理時間の短い位相比較器２１の位相誤差情報を用い、さらにループゲインを高くすることで、ＰＬＬ引き込み動作時間を短く、またキャプチャレンジを広くすることができる。
【０１０８】
また有効なデータを再生する際には、ＬＰＦ２４から出力された最尤復号結果を用いた位相誤差情報を用い、さらにループゲインを低くすることで、再生信号の品質が低下してもロックはずれの可能性が低く押さえられる。
【０１０９】
つぎにディジタル情報再生装置の第３の実施の形態について説明する。第３の実施の形態は図１１の第１の実施の形態と同じ構成となっている。Ａ／Ｄ変換手段、タイミング信号抽出手段については、同じ動作をするのでここでは第３の実施の形態の最尤復号手段について説明する。図２３は本発明のディジタル情報再生装置の第３の実施の形態の最尤復号手段のブロック図である。Ａ／Ｄ変換手段６から入力された量子化データはＢＭＵ２９とＲＥＧ３０とＲＥＧ３１に入力される。ＢＭＵ２９はパーシャルレスポンス等化期待値と量子化データの距離を求め、ＡＣＳ３２へ出力する。
【０１１０】
ＡＣＳ３２では、１時刻前のメトリック値とブランチメトリックからとりうる状態遷移のうち確からしい状態遷移を選択し、各状態のメトリック値を求めレジスタに格納する。またＡＣＳ３２は状態遷移選択結果をＳＭＵ３３とＳＭＵ３４へ出力する。ＳＭＵ３３とＳＭＵ３４は状態遷移則に則って、つじつまの合わなくなった状態遷移系列を取り除き、生き残りパスを推定する。ただしＳＭＵ３３はパスメモリ長が短く、ＳＭＵ３４はパスメモリ長が長い構成となっている。ＳＭＵ３３とＳＭＵ３４は生き残りパスから原ディジタル情報を復号する。
【０１１１】
ＳＭＵ３３とＳＭＵ３４はそれぞれ生き残りパスをＬＰＦ３５とＬＰＦ３６へ出力する。ＲＥＧ３０は入力された量子化データをＢＭＵ２９とＡＣＳ３２とＳＭＵ３３で必要となる処理時間だけレジスタに格納し、ＬＰＦ３５へ量子化データを出力する。同様にＲＥＧ３１は入力された量子化データをＢＭＵ２９とＡＣＳ３２とＳＭＵ３４で必要となる処理時間だけレジスタに格納し、ＬＰＦ３６へ量子化データを出力する。ＬＰＦ３５は生き残りパスにしたがって量子化データを平滑化処理し、位相誤差情報をセレクタ３８へ出力する。ＬＰＦ３６は生き残りパスにしたがって量子化データを平滑化処理し、パーシャルレスポンス等化期待値をセレクタ３７へ、位相誤差情報をセレクタ３８へ出力する。カウンタ３９はゼロフェーズスタート信号がタイミング信号抽出手段から入力されると、カウンタ値をリセットし、量子化データ数をカウントする。フェーズロックループの引き込み動作が完了する時間になるとセレクタ３７とセレクタ３８とＤＬＦ４０へ選択信号を出力する。
【０１１２】
セレクタ３７はＰＬＬの引き込み動作中は、パーシャルレスポンス等化期待値としてパーシャルレスポンス等化初期期待値を選択し、ＢＭＵ２９へ出力し、ＰＬＬ引き込みが完了するとＬＰＦ３６から出力されたパーシャルレスポンス等化期待値を選択しＢＭＵ２９へフィードバックする。セレクタ３８は，ＰＬＬの引き込み動作中は、ＬＰＦ３５から出力された位相誤差情報をＤＬＦ４０へ出力し、ＰＬＬの引き込みが完了するとＬＰＦ３６から出力された位相誤差情報をＤＬＦ４０へ出力する。ＤＬＦ４０はＰＬＬ引き込み動作中は（数１７）の係数α、βの値をループゲインが高くなるように設定し、ＰＬＬ引き込み動作完了時にはα、βの値をループゲインが低くなるように設定する。ＶＦＯ領域でのＰＬＬ引き込み動作において処理時間の短いループの位相誤差情報を用い、さらにループゲインを高くすることで、ＰＬＬ引き込み動作時間を短く、キャプチャレンジを広くすることができる。また有効なデータを再生する際には、ＬＰＦ３６から出力された位相誤差情報を用い、さらにループゲインを低くすることで、再生信号の品質が低下してもロックはずれの可能性が低く押さえられる。
【０１１３】
【発明の効果】
本発明によれば、最尤復号方式はｎ個の量子化データとパーシャルレスポンス等化期待値との距離を求めるＢＭＵと、ＢＭＵから入力されたブランチメトリックとｎ時刻前の各状態の確からしさを示すメトリック値との加算演算を行い、結果を比較し、毎時刻とりうる状態遷移のうちから確からしい状態遷移を選択し、選択した結果をＳＭＵへ出力するＡＣＳと、確からしい状態遷移を所定の長さ蓄えておきパーシャルレスポンス等化によって定まる規則に則って時間軸方向に遷移が継続できなくなった状態遷移列を排除し生き残りパスを出力するＳＭＵを備えたており、チャネルクロックのｎ分の１の周波数で、同期動作する構成となっており、ディジタル情報再生装置の高転送レート化を図ることができる。
【０１１４】
また、ディジタル情報再生装置は、タイミング信号抽出手段が信号処理の開始タイミングを示すゲート信号が有効になると、予め設定されたしきい値に再生信号が達する瞬間にあわせて、予め設定された中心周波数でタイミング信号を発生させ、最尤復号手段から、あるいは位相比較手段から出力された位相誤差量と予め設定された増幅率制御信号と中心周波数制御信号をもとにタイミング信号の周波数を変化させる構成とした。
【０１１５】
また、最尤復号手段が異なる長さのパスメモリを持ち、異なる生き残りパス情報から、異なる位相誤差情報を求め、タイミング信号抽出手段の信号処理開始タイミングを示すゲート信号が有効になった時点からＡ／Ｄ変換手段が再生信号を量子化した回数をカウントするカウンタ回路の出力値によって位相誤差情報を選択し位相誤差量を求め、タイミング信号抽出手段へ出力する構成とした。また最尤復号手段が、タイミング信号抽出手段の信号処理開始タイミングを示すゲート信号が有効になった時点からＡ／Ｄ変換手段が再生信号を量子化した回数をカウントするカウンタ回路の出力値によって最尤復号手段の位相誤差情報と位相比較手段の位相誤差情報を選択し位相誤差量を求め、タイミング信号抽出手段へ出力する構成とした。またタイミング信号抽出手段が、タイミング信号抽出手段の信号処理開始タイミングを示すゲート信号が有効になった時点からＡ／Ｄ変換手段が再生信号を量子化した回数をカウントするカウンタ回路の出力値によってディジタルループフィルタの係数を変化させる構成とした。
【０１１６】
またタイミング信号抽出手段が、タイミング信号抽出手段の信号処理開始タイミングを示すゲート信号が有効になった時点からＡ／Ｄ変換手段が再生信号を量子化した回数をカウントし、所定の値に達すると最尤復号手段のブランチメトリック演算に用いられるパーシャルレスポンス等化期待値を、固定のパーシャルレスポンス等化初期期待値から、最尤復号手段が検出したパーシャルレスポンス等化期待値に切り換える構成とした。
【０１１７】
またゲート信号が有効になり、Ａ／Ｄ変換手段から最初の量子化データが最尤復号手段に入力され、最尤復号手段内のＡＣＳにおいて演算が開始されるまでに、１時刻前の各状態の確からしさを示すメトリック値を所定の値に初期設定する構成とした。このような構成によって、ＶＦＯ領域でのＰＬＬ引き込み動作において処理時間の短い位相誤差情報を用い、さらにループゲインを高くすることで、ＰＬＬ引き込み動作時間を短く、またキャプチャレンジを広くすることができる。また有効なデータを再生する際には、最尤復号結果を用いた位相誤差情報を用い、さらにループゲインを低くすることで、再生信号の品質が低下してもロックはずれの可能性が低く押さえられる。
【０１１８】
また位相比較方式は、特定の原ディジタル情報パターンが記録されている領域の再生信号を量子化し、量子化データと所定の値を減算する減算器と、前記減算器出力を格納するシフトレジスタと、前記シフトレジスタの出力値と前記減算器の出力値を乗算する乗算器と、前記乗算器の出力を格納するレジスタと、入力された量子化データ数をカウントするカウンタ回路と、前記乗算器の出力と前記レジスタの出力をカウンタ回路の出力値によって選択するセレクタ回路を備えており、量子化データから位相誤差情報を取り出すことができ、キャプチャレンジの広いディジタルフェーズロックループが実現できる。
【図面の簡単な説明】
【図１】従来の最尤復号方式の構成例を示す図
【図２】従来のパス帰還型最尤復号方式の構成例を示す図
【図３】最小極性反転距離が３の記録符号とＰＲ（１，３，３，１）等化方式を組み合わせた場合の状態遷移図
【図４】最小極性反転距離が３の記録符号とＰＲ（１，３，３，１）等化方式を組み合わせた場合のトレリス線図
【図５】本発明の最尤復号方式のトレリス線図
【図６】本発明の最尤復号方式の実施の形態のブロック図
【図７】本発明の最尤復号方式の実施の形態におけるＢＭＵのブロック図
【図８】本発明の最尤復号方式の実施の形態におけるＡＣＳのブロック図
【図９】本発明の最尤復号方式の実施の形態におけるＳＭＵのブロック図
【図１０】論理回路Ａ，Ｂ，Ｃの構成図
【図１１】本発明のディジタル情報再生装置のブロック図
【図１２】本発明のディジタル情報再生装置のタイミング信号抽出手段の構成図
【図１３】本発明のディジタル情報再生装置のタイミング信号抽出手段のタイミングチャート
【図１４】本発明のディジタル情報再生装置の第１の実施の形態の最尤復号手段のブロック図
【図１５】本発明のディジタル情報再生装置の最尤復号手段のＢＭＵのブロック図
【図１６】本発明のディジタル情報再生装置の最尤復号手段のＡＣＳのブロック図
【図１７】本発明のディジタル情報再生装置の第１の実施の形態の最尤復号手段の動作模式図
【図１８】本発明のディジタル情報再生装置の第１の実施の形態の最尤復号手段の動作模式図を拡大した図
【図１９】本発明のディジタル情報再生装置の最尤復号手段のＳＭＵのブロック図
【図２０】本発明のディジタル情報再生装置の最尤復号手段のＬＰＦのブロック図
【図２１】本発明のディジタル情報再生装置の最尤復号手段のＤＬＦのブロック図
【図２２】本発明のディジタル情報再生装置の第２の実施の形態の最尤復号手段のブロック図
【図２３】本発明のディジタル情報再生装置の第３の実施の形態の最尤復号手段のブロック図
【図２４】本発明の位相比較器のブロック図
【図２５】本発明の位相比較器のタイミングチャート
【符号の説明】
１ ブランチメトリックユニット
２ 加算比較選択ユニット
３ サバイバルメモリユニット
４ 分周期
５ パラレルデータ変換器
６ Ａ／Ｄ変換手段
７ 最尤復号手段
８ タイミング信号抽出手段
９ ＶＣＯ
１０ コンパレータ
１１ ＶＣＯ制御回路
１２ Ｄ／Ａ変換器
１３ ブランチメトリックユニット
１４ シフトレジスタ
１５ ローパスフィルタ
１６ 加算比較選択ユニット
１７ サバイバルメモリユニット
１８ ディジタルループフィルタ
１９ ブランチメトリックユニット
２０ シフトレジスタ
２１ 位相比較器
２２ 加算比較選択ユニット
２３ サバイバルメモリユニット
２４ ローパスフィルタ
２５ セレクタ
２６ セレクタ
２７ カウンタ
２８ ディジタルループフィルタ
２９ ブランチメトリックユニット
３０ シフトレジスタ
３１ シフトレジスタ
３２ 加算比較選択ユニット
３３ サバイバルメモリユニット
３４ サバイバルメモリユニット
３５ ローパスフィルタ
３６ ローパスフィルタ
３７ セレクタ
３８ セレクタ
３９ カウンタ
４０ ディジタルループフィルタ
１００ 減算器
１０１ 乗算器
１０２ カウンタ
１０３ セレクタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a digital information reproducing apparatus for reproducing original digital information from an analog signal reproduced from a recording medium.
[0002]
[Prior art]
As a method of demodulating digital information recorded on a medium at a high density, PRML signal processing combining partial response equalization and Viterbi decoding is used. When high-density recording is performed on a medium, interference between codes occurs due to the frequency characteristics of the recording / reproducing system. Partial response equalization can improve the S / N ratio compared to conventional Nyquist equalization by providing known intersymbol interference. On the other hand, Viterbi decoding is effective when there is a correlation before and after the code. Since partial response equalization provides correlation between codes and gives known intersymbol interference, a combination with Viterbi decoding is effective. A digital information reproducing apparatus using such a PRML signal processing system is provided with an A / D conversion means for quantizing a reproduction signal equalized to a predetermined partial response for each timing signal, and output from the A / D conversion means. A maximum likelihood decoding means for decoding the original digital information with the quantized data as an input and a timing signal extracting means for generating a timing signal used in the A / D conversion means are provided. It is known that the error rate can be greatly improved as compared with the binary detection method using the conventional slice level.
[0003]
[Problems to be solved by the invention]
FIG. 1 shows an example of maximum likelihood decoding means of the PRML signal processing method. In the maximum likelihood decoding means, first, in a branch metric unit (hereinafter referred to as BMU), a distance between the quantized data input from the A / D conversion means and the expected partial response equalization value, a so-called branch metric is obtained.
[0004]
Next, in the addition comparison selection unit (hereinafter referred to as ACS), the branch metric input from the BMU and the metric value indicating the probability of each state one hour before are added, the results are compared, and can be taken every time. A probable state transition is selected from among the state transitions, and the selected result is output to a survival memory unit (hereinafter referred to as SMU). In the SMU, a probable state transition is stored for a predetermined length, and the state transition sequence in which the transition cannot be continued in the time axis direction according to a rule determined by partial response equalization is excluded, and the most probable state remaining as a result Output transition sequence, so-called survivor path.
[0005]
The original digital information can be decoded from this surviving path. In such maximum likelihood decoding means, all of the calculations are performed in synchronization with the timing signal, and the calculation must be completed at timing signal intervals. In order to increase the processing speed of the maximum likelihood decoding means, parallel processing can be considered. However, in ACS, since the metric value of one hour before is used, there is a problem that high speed cannot be realized by simple parallel processing. It was.
[0006]
FIG. 2 shows an example of path feedback type maximum likelihood decoding means. BMU, ACS, and SMU operate in the same manner as the maximum likelihood decoding means of FIG. Surviving path information output from the SMU is input to a low-pass filter (hereinafter referred to as LPF). The shift register (hereinafter referred to as REG) delays the quantized data by the same time as the processing time of BMU, ACS, and SMU, and outputs the delayed data to the LPF. The LPF stores the quantized data in different memories according to the surviving path information, and obtains an average value of the quantized data. The obtained average value includes the ideal partial response equalization expected value and the level fluctuation component included in the reproduction signal, the average value is fed back to the BMU, and the phase error amount of the timing signal from the obtained average value Is output to a digital loop filter (DLF). The DLF obtains the integral value of the phase error amount and outputs the sum of the instantaneous value and the integral value of the phase error amount to the timing signal extracting means.
[0007]
In such a path feedback type maximum likelihood decoding means, only the processing time in the BMU, ACS, SMU, and LPF is required until the partial response equalization expected value including the level fluctuation component is obtained in the LPF, and feedback control is possible. There is a problem that the frequency band of the level fluctuation component is limited. Further, it takes only processing time in BMU, ACS, SMU, LPF, and DLF to obtain the VCO control signal in the timing signal extraction means in the DLF, and the capture range of the phase lock loop becomes small. was there.
[0008]
[Means for Solving the Problems]
The maximum likelihood decoding apparatus of the present invention is a frequency divider (n is an integer greater than 1) that divides the timing signal output from the timing signal extraction unit by 1 / n, and the A / D conversion unit. A parallel data converter for outputting quantized data in parallel in accordance with a clock obtained by dividing n quantized data, n quantized data input from parallel data converting means, and partial response equalization expected value The BMU for calculating the distance between the BMU, the branch metric input from the BMU, and the metric value indicating the probability of each state before n times are added, the results are compared, and from among the state transitions that can be taken every time Selects a probable state transition, outputs the selected result to the SMU, stores the probable state transition for a predetermined length, and determines by partial response equalization. That the transition in the time axis direction in accordance with the rule is configured to include a SMU for outputting eliminate surviving path to the state transition sequence that is no longer continued.
[0009]
The digital information reproducing apparatus according to the present invention includes an A / D conversion means for converting a reproduction signal into quantized data, and a maximum likelihood decoding means for decoding the original digital information using the quantized data output from the A / D conversion means as an input. And a digital signal reproducing device comprising timing signal extraction means for generating a timing signal used in the A / D conversion means based on the phase error information output from the maximum likelihood decoding means. When the gate signal indicating the start timing of the signal becomes valid, the timing signal is generated at the preset center frequency in accordance with the moment when the reproduction signal reaches the preset threshold value and output from the maximum likelihood decoding means. The frequency of the timing signal is changed based on the phase error amount, the preset gain control signal, and the center frequency control signal.
[0010]
Also, the digital information reproducing apparatus of the present invention includes an A / D conversion means for converting a reproduction signal into quantized data, and maximum likelihood decoding for decoding the original digital information with the quantized data output from the A / D conversion means as inputs. And the timing signal extracting means generates a timing signal at a preset center frequency in accordance with the moment when the reproduction signal reaches the preset threshold value when the gate signal indicating the start timing of signal processing becomes valid. Digital information reproducing apparatus comprising timing signal extraction means for generating a timing signal in which the oscillation frequency is changed based on the phase error amount output from the likelihood decoding means, a preset amplification factor control signal, and a center frequency control signal The gate signal becomes valid, and the first quantized data from the A / D conversion means is input to the maximum likelihood decoding means, and the maximum likelihood decoding means Of before operation is started in the ACS, and configured to be initialized to a predetermined value a metric value that indicates the likelihood of the states in the immediately preceding time.
[0011]
The digital information reproducing apparatus of the present invention obtains phase error information from the quantized data by inputting the A / D converting means for converting the reproduced signal into quantized data and the quantized data output from the A / D converting means. When the gate signal indicating the start timing of the signal processing is enabled by the phase comparison means and the timing signal extraction means, a timing signal is generated at a preset center frequency in accordance with the moment when the reproduction signal reaches a preset threshold value. And a timing signal extraction means for generating a timing signal in which the oscillation frequency is changed based on the phase error amount output from the phase comparison means, a preset amplification factor control signal, and a center frequency control signal. .
[0012]
Also, the digital information reproducing apparatus of the present invention includes an A / D conversion means for converting a reproduction signal into quantized data, and maximum likelihood decoding for decoding the original digital information with the quantized data output from the A / D conversion means as inputs. And the timing signal extracting means generates a timing signal at a preset center frequency in accordance with the moment when the reproduction signal reaches the preset threshold value when the gate signal indicating the start timing of signal processing becomes valid. In a digital information reproducing apparatus comprising timing signal extraction means for changing the frequency of a timing signal based on a phase error amount output from a likelihood decoding means, a preset gain control signal and a center frequency control signal, The likelihood decoding means has path memories of different lengths, and obtains different phase error information from different surviving path information, and a timing signal The phase error information is selected by selecting the phase error information according to the output value of the counter circuit that counts the number of times the reproduction signal is quantized by the A / D conversion means from the time when the gate signal indicating the signal processing start timing of the output means becomes valid. The obtained signal is output to the timing signal extracting means.
[0013]
Also, the digital information reproducing apparatus of the present invention includes an A / D conversion means for converting a reproduction signal into quantized data, and maximum likelihood decoding for decoding the original digital information with the quantized data output from the A / D conversion means as inputs. And a phase comparison means for obtaining phase error information from the quantized data with the quantized data output from the A / D conversion means as input, and a timing signal extracting means when the gate signal indicating the start timing of signal processing becomes valid A timing signal is generated at a preset center frequency in accordance with the moment when the reproduction signal reaches a preset threshold, and a detected phase error amount, a preset gain control signal, and a center frequency control signal are also included. In the digital information reproducing apparatus having timing signal extraction means for changing the frequency of the timing signal, the maximum likelihood decoding means The phase error information of the maximum likelihood decoding means and the output value of the counter circuit that counts the number of times the reproduction signal is quantized by the A / D conversion means from the time when the gate signal indicating the signal processing start timing of the signal extraction means becomes valid. The phase error information of the phase comparison means is selected to obtain the phase error amount and output to the timing signal extraction means.
[0014]
Also, the digital information reproducing apparatus of the present invention includes an A / D conversion means for converting a reproduction signal into quantized data, and maximum likelihood decoding for decoding the original digital information with the quantized data output from the A / D conversion means as inputs. When the gate signal indicating the start timing of the signal processing becomes valid, the timing signal extracting means generates and detects a timing signal at a preset center frequency in accordance with the moment when the reproduction signal reaches a preset threshold value. In a digital information reproducing apparatus having timing signal extraction means for changing the frequency of the timing signal based on the phase error amount, the preset amplification factor control signal, and the center frequency control signal, the timing signal extraction means The A / D conversion means restarts from the time when the gate signal indicating the signal processing start timing of the signal extraction means becomes valid. Signal has a structure of changing the coefficients of the digital loop filter by the output value of the counter circuit for counting the number of quantized.
[0015]
Also, the digital information reproducing apparatus of the present invention includes an A / D conversion means for converting a reproduction signal into quantized data, and maximum likelihood decoding for decoding the original digital information with the quantized data output from the A / D conversion means as inputs. When the gate signal indicating the start timing of the signal processing becomes valid, the timing signal extracting means generates and detects a timing signal at a preset center frequency in accordance with the moment when the reproduction signal reaches a preset threshold value. In a digital information reproducing apparatus having timing signal extraction means for changing the frequency of the timing signal based on the phase error amount, the preset amplification factor control signal, and the center frequency control signal, the timing signal extraction means The A / D conversion means restarts from the time when the gate signal indicating the signal processing start timing of the signal extraction means becomes valid. Counts the number of times the signal has been quantized, and when it reaches a predetermined value, the partial response equalization expected value used for the branch metric calculation of the maximum likelihood decoding means is converted from the fixed partial response equalization initial expected value to the maximum likelihood decoding means. It is configured to switch to the expected partial response equalization value detected by.
[0016]
The phase comparison method of the present invention also includes a subtractor that quantizes a reproduction signal in an area where a specific original digital information pattern is recorded, subtracts the quantized data from a predetermined value, and a shift that stores the subtractor output. A register, a multiplier that multiplies the output value of the shift register and the output value of the subtractor, a register that stores the output of the multiplier, a counter circuit that counts the number of input quantized data, and the multiplication And a selector circuit that selects the output of the register and the output of the register according to the output value of the counter circuit.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
An embodiment of the maximum likelihood decoding method of the present invention will be described. A run-length limited code (hereinafter referred to as RLL code) satisfying a so-called (d, k) restriction (d, k is an integer satisfying d, k ≧ 0) as a modulation code, and in particular a minimum run-length condition ( A code satisfying d = 2) is used. The recording code NRZI (Non Return to Zero Inverted) modulation of the modulation code. Further, an equalization method in which the impulse response h (t) satisfies (Equation 1) is used as the partial response equalization.
[0018]
[Expression 1]

[0019]
In the present embodiment, for the sake of simplicity, so-called PR (1, 3, 3, 1) equalization is taken up, and constants in the impulse response are set as a = d = 1 and b = c = 3, respectively. When the recording code having the minimum polarity inversion distance of 3 and the PR (1, 3, 3, 1) equalization method are combined as in the present embodiment, the original digital information b_t(T represents time and is an integer greater than or equal to 0) and the amplitude value x of the partial response equalization output_tFollows the state transition diagram of FIG.
[0020]
In FIG. 3, a symbol S (l, m, n) is added to each state, and S (l, m, n) is a recording code c one bit before._t-1Is l and the recording code c 2 bits before_t-2Is m, the recording code c 3 bits before_t-3Is n. The recording code c_tThe symbol is 0 or 1. V / u added to each state transition in FIG. 3 is the original digital information b input at the current time._t, U is the expected amplitude of partial response equalization output x_tIs shown. A trellis diagram as shown in FIG. 4 is obtained by expanding the state transition diagram of FIG. 3 in the time axis direction. A value obtained as a result of sampling the reproduction signal with a timing signal extracted from the reproduction signal is used as quantized data y as an index representing the probability of each state in performing maximum likelihood decoding._tQuantized data y_tAnd partial response equalization expected value x_tThe state transition is selected so as to always take the minimum value. The cumulative addition value at each time is called a metric value. This metric value is L^{(l, m, n)} _tIs added to each state at each time t in the trellis diagram. In each state at time t, the most likely state transition is selected from the possible state transitions from time t-1. Similarly, considering time t−1, a value obtained as a result of sampling the reproduction signal with a timing signal extracted from the reproduction signal is represented by quantized data y._t-1Then, the most likely state transition is selected from the state transitions from time t-2 that can be taken in each state at time t-1.
[0021]
Therefore, it is possible to select the most likely state transition among the state transitions that can be taken from time t-2 in each state at time t. Generally, in each state at time t, it is possible to select the most likely state transition among the state transitions that can be taken from time t−n (n is an integer of 1 or more).
[0022]
Now, for simplicity, an embodiment in which n = 2 is described. As shown in FIG. 3, there are eight possible state transitions from time t-1 to time t. Considering this state transition from time t-2 to time t, twelve state transitions exist as shown in FIG. Here, state transitions are defined as pathi (i is an integer from 0 to 11), and each state transition is defined as follows.
[0023]
Metric value L of each state at time t-2^(1,1,1) _t-2, L^(1,1,0) _t-2, L^(1,0,0) _t-2, L^(0,1,1) _t-2, L^(0,0,1) _t-2, L^(0,0,0) _t-2, And quantized data y at time t_tQuantized data y at time t-1_t-1Is given, 6 state transitions are selected from 12 possible state transitions.
[0024]
Where state L^(1,1,1) _t-2To L^(1,1,1) _tState transition to path11, state L^(1,1,0) _t-2To L^(1,1,1) _tState transition to path10, state L^(1,0,0) _t-2To L^(1,1,1) _tState transition to path9, state L^(0,0,0) _t-2To L^(1,1,0) _tState transition to path8, state L^(0,0,1) _t-2To L^(1,0,0) _tState transition to path7, state L^(0,0,0) _t-2To L^(1,0,0) _tState transition to path6, state L^(1,1,1) _t-2To L^(0,0,1) _tState transition to path5, state L^(1,1,0) _t-2To L^(0,1,1) _tState transition to path4, state L^(1,1,1) _t-2To L^(0,0,1) _tState transition to path3, state L^(0,1,1) _t-2To L^(0,0,0) _tState transition to path2, state L^(0,0,1) _t-2To L^(0,0,0) _tState transition to path1, state L^(0,0,0) _t-2To L^(0,0,0) _tThe state transition to is called path0.
[0025]
Thus, the metric value is obtained every other time, and the most likely state transition is selected. The selection result is stored in a register having a predetermined length, and only one state transition sequence according to the trellis diagram is obtained in the time axis direction among the state transition sequences. This is the most likely state transition sequence, the so-called survival path p._tIt becomes. Survival path p_tFrom original digital information b_tAnd b_t-1Is uniquely obtained, and maximum likelihood decoding can be realized by calculation every other time.
[0026]
FIG. 6 is a block diagram of the maximum likelihood decoding method of the present invention. The maximum likelihood decoding method according to the present embodiment uses BMU1, ACS2, SMU3, a frequency divider 4 that divides the timing signal output from the timing extraction means, and quantized data input from the A / D conversion means. The parallel data converter 5 is configured to output n data in accordance with the rounded timing signal.
[0027]
The operation of the maximum likelihood decoding method of the present invention will be described in detail. BMU contains quantized data y_t, Y_t-1And 8 partial response equalization expected values are input. The amplitude expected value of the 8 partial response equalization outputs input to the BMU is x_{i, t}(I represents an integer from 0 to 7, and t represents time). In the present embodiment, the quantized data y is not a two-sum that is normally used, but as in (Equation 2)._t, Y_t-1And partial response equalization expected value x_{i, t}The absolute value of the difference is calculated as a branch metric.
[0028]
[Expression 2]

[0029]
Expected partial response equalization x_{i, t}Represents the amplitude value after partial response equalization when each state transition occurs in the response characteristics of the recording / reproducing system. For example, in the case of ideal PR (1, 3, 3, 1) equalization, x_{7, t}= 8, x_{3, t}= X_{6, t}= 7, x_{2, t}= X_{5, t}= 4, x_{1, t}= X_{4, t}= 1, x_{0, t}= 0.
[0030]
A method of selecting the most likely state transition from among the state transitions that can be taken from time t-2 in each state at time t will be described. Using (Equation 2), (Equation 3) is obtained.
[0031]
[Equation 3]

[0032]
Here, max [α, β] is an operator that selects a larger one of α and β.
Similarly, when (Equation 2) is used, (Equation 4) is obtained.
[0033]
[Expression 4]

[0034]
Furthermore, the difference M of the metric value in each state as in (Formula 5)_{j, t}(J is an integer from 1 to 6).
[0035]
[Equation 5]

[0036]
Substituting (Equation 3) and (Equation 4) into (Equation 5) yields (Equation 6).
[0037]
[Formula 6]

[0038]
FIG. 7 is a block diagram of BMU 1 in the embodiment of the maximum likelihood decoding method of the present invention. BMU1 is composed of an absolute value calculator and a subtracter (sub), and the quantized data y_t, Y_t-1Expected amplitude x of partial response equalization output_{i, t}The absolute value of the difference between the two is calculated, and the calculation of (Equation 7) is further performed._t, E04a,_t, E14a,_t, E20a,_t, E21a,_t, E32a,_t, E45a,_t, E56a,_t, E57a,_t, E63a,_t, E73a,_tE76a,_t, E01b,_t, E02b,_t, E04b,_t, E12b,_t, E14b,_t, E20b,_t, E21b,_t, E30b,_t, E31b,_t, E32b,_t, E45b,_t, E46b,_t, E47b,_t, E56b,_t, E57b,_t, E63b,_t, E65b,_t, E73b,_t, E75b,_t, E76b,_tIs output to ACS2.
[0039]
[Expression 7]

[0040]
FIG. 8 is a block diagram of ACS2 in the embodiment of the maximum likelihood decoding method of the present invention. ACS2 includes an adder (add), a comparator (comp), a selector (sel), and a register (reg), and ACS2 always has a metric value difference M at time t-2 at time t-2._{j, t-2}(J is an integer from 1 to 6) is stored in the register, and the input signal E01a,_t, E04a,_t, E14a,_t, E20a,_t, E21a,_t, E32a,_t, E45a,_t, E56a,_t, E57a,_t, E63a,_t, E73a,_tE76a,_t, E01b,_t, E02b,_t, E04b,_t, E12b,_t, E14b,_t, E20b,_t, E21b,_t, E30b,_t, E31b,_t, E32b,_t, E45b,_t, E46b,_t, E47b,_t, E56b,_t, E57b,_t, E63b,_t, E65b,_t, E73b,_t, E75b,_t, E76b,_tAnd metric value difference M at time t-2_{1, t-2}, M_{2, t-2}, M_{3, t-2}, M_{4, t-2}, M_{5, t-2}, M_{6, t-2}To the metric value difference M at time t by the calculation of (Equation 8)_{1, t}, M_{2, t}, M_{3, t}, M_{4, t}, M_{5, t}, M_{6, t}Seek.
[0041]
The ACS 2 obtains the difference between the metric values, and simultaneously outputs to the SMU 3 as 12-bit information which of the 12 state transitions is selected. A 12-bit output signal is called a selection signal, and SELi (i is an integer from 0 to 11). The ACS 2 outputs the selection signal SELi to the SMU 3 according to (Equation 8). However, HIGH in (Equation 8) indicates that the selection signal is at a high level, and LOW indicates that the selection signal is at a low level.
[0042]
[Equation 8]

[0043]
FIG. 9 is a block diagram of the SMU 3 in the embodiment of the maximum likelihood decoding method of the present invention. The operation of the SMU 3 will be described in detail. The SMU 3 has a register of 12 × predetermined length (hereinafter referred to as path memory length m) (hereinafter referred to as path memory), and stores the state transition selection result in the path memory based on the selection signal input from the ACS 2. To do. Since twelve state transitions can occur, m path memory length registers are prepared for each state transition. MEM this path memory_{i, j}(I is a state transition path_i(I is an integer from 0 to 11). For simplicity, only the integer i is added to the subscript.
[0044]
Further, j represents an address of the path memory, and takes a value of 1 to a path memory length m. ). The SMU 3 includes a logic circuit A (Logic A), a logic circuit B (Logic B), a logic circuit C (Logic C), and a register. Configuration diagrams of the logic circuits A, B, and C are shown in FIGS. 10 (a), 10 (b), and 10 (c), respectively. The logic circuit A outputs a signal Y satisfying Y = A × (B + C + D) from the four inputs A, B, C, and D. The symbol x represents a logical product, and the symbol + represents a logical sum. The logic circuit B outputs a signal Y satisfying Y = A × (B + C) from the three inputs A, B, and C.
[0045]
The logic circuit C outputs a signal Y satisfying Y = A × B from the two inputs A and B. By the logic circuit A, the logic circuit B, and the logic circuit C, the state transition that does not survive at time t + 2 among the state transition selection results at time t can be removed from the path memory from the state transition selection results at time t and time t + 2.
[0046]
For example, assume that a selection signal is output as shown in (Table 1) at time t, time t + 2, and time t + 4 in ACS2. (Table 1) shows input signals of the SMU 3 from time t to time t + 4.
[0047]
[Table 1]

[0048]
However, “H” indicates that the signal is at a high level, and “L” indicates that the signal is at a low level.
[0049]
When the selection signal is input to the SMU 3 at time t, the path memory MEM_9,1And MEM_8,1And MEM_6,1And MEM_5,1And MEM_3,1And MEM_0,1'1' is stored in MEM_11,1And MEM_10,1And MEM_7,1And MEM_4,1And MEM_2,1And MEM_1,1'0' is stored in. Here, “1” indicates that the data stored in the register is at a high level, and “0” indicates that the data stored in the register is at a low level.
[0050]
When a selection signal is input at time t + 2, the path memory MEM_11,1, MEM_10,1, MEM_9,1, MEM_8,1, MEM_7,1, MEM_6,1, MEM_5,1, MEM_4,1, MEM_3,1, MEM_2,1, MEM_1,1, MEM_0,1The data stored in the path memory MEM_11,2, MEM_10,2, MEM_9,2, MEM_8,2, MEM_7,2, MEM_6,2, MEM_5,2, MEM_4,2, MEM_3,2, MEM_2,2, MEM_1,2, MEM_0,2Store in the path memory MEM_11,1And MEM_8,1And MEM_6,1And MEM_5,1And MEM_3,1And MEM_0,1‘1’ to MEM_10,1And MEM_9,1And MEM_7,1And MEM_4,1And MEM_2,1And MEM_1,1'0' is stored in.
[0051]
Further, when the selection signal is input at time t + 4, the input A of the logic circuit A becomes MEM._11,2Data ‘0’ and the input B of the logic circuit A is MEM_3,1Data ‘1’ and the input C of the logic circuit A is MEM_5,1Data ‘1’ and the input D of the logic circuit A is MEM_11,1Data ‘1’, and the output of the logic circuit A is Y = ’0’._11,3To store.
[0052]
The input A of the logic circuit A is MEM_10,2Data ‘0’ and the input B of the logic circuit A is MEM_3,1Data ‘1’ and the input C of the logic circuit A is MEM_5,1Data ‘1’ and the input D of the logic circuit A is MEM_11,1Data ‘1’, and the output of the logic circuit A is Y = ’0’._10,3To store. The input A of the logic circuit A is MEM_9,2Data ‘1’ and the input B of the logic circuit A is MEM_3,1Data ‘1’ and the input C of the logic circuit A is MEM_5,1Data ‘1’ and the input D of the logic circuit A is MEM_11,1Data ‘1’, and the output of the logic circuit A is Y = ’1’._9,3To store.
[0053]
The input A of the logic circuit B is MEM_8,2Data ‘1’ and the input B of the logic circuit B is MEM_4,1Data ‘0’, and the input C of the logic circuit B is MEM_10,1Data “0”, and the output of the logic circuit B becomes Y = “0”, which is converted into MEM._8,3To store.
[0054]
The input A of the logic circuit C is MEM_7,2Data ‘0’, and the input B of the logic circuit C is MEM_9,1Data “0”, and the output of the logic circuit C becomes Y = “0”, which is converted into MEM._7,3To store.
[0055]
The input A of the logic circuit C is MEM_6,2Data ‘1’ and the input B of the logic circuit C is MEM_9,1Data “0”, and the output of the logic circuit C becomes Y = “0”, which is converted into MEM._6,3To store.
[0056]
The input A of the logic circuit C is MEM_5,2Data ‘1’ and the input B of the logic circuit C is MEM_2,1Data “0”, and the output of the logic circuit C becomes Y = “0”, which is converted into MEM._5,3To store.
[0057]
The input A of the logic circuit C is MEM_4,2Data ‘0’, and the input B of the logic circuit C is MEM_2,1Data “0”, and the output of the logic circuit C becomes Y = “0”, which is converted into MEM._4,3To store.
[0058]
The input A of the logic circuit B is MEM_3,2Data ‘1’ and the input B of the logic circuit B is MEM_1,1Data ‘0’, and the input C of the logic circuit B is MEM_7,1Data “0”, and the output of the logic circuit B becomes Y = “0”, which is converted into MEM._3,3To store. The input A of the logic circuit A is MEM_2,2Data ‘0’ and the input B of the logic circuit A is MEM_0,1Data ‘1’ and the input C of the logic circuit A is MEM_6,1Data ‘1’ and the input D of the logic circuit A is MEM_8,1Data ‘1’, and the output of the logic circuit A is Y = ’0’._2,3To store.
[0059]
The input A of the logic circuit A is MEM_1,2Data ‘0’ and the input B of the logic circuit A is MEM_0,1Data ‘1’ and the input C of the logic circuit A is MEM_6,1Data ‘1’ and the input D of the logic circuit A is MEM_8,1Data ‘1’, and the output of the logic circuit A is Y = ’0’._1,3To store.
[0060]
The input A of the logic circuit A is MEM_0,2Data ‘1’ and the input B of the logic circuit A is MEM_0,1Data ‘1’ and the input C of the logic circuit A is MEM_6,1Data ‘1’ and the input D of the logic circuit A is MEM_8,1Data ‘1’, and the output of the logic circuit A is Y = ’0’._0,3To store.
[0061]
As a result of the above calculation, path 3, path 5, path 6, and path 8 are removed from the state transition from time t to time t + 2.
[0062]
Further path memory MEM_11,1, MEM_10,1, MEM_9,1, MEM_8,1, MEM_7,1, MEM_6,1, MEM_5,1, MEM_4,1, MEM_3,1, MEM_2,1, MEM_1,1, MEM_0,1The data stored in the path memory MEM_11,2, MEM_10,2, MEM_9,2, MEM_8,2, MEM_7,2, MEM_6,2, MEM_5,2, MEM_4,2, MEM_3,2, MEM_2,2, MEM_1,2, MEM_0,2Store in the path memory MEM_11,1And MEM_8,1And MEM_7,1And MEM_5,1And MEM_3,1And MEM_1,1‘1’ to MEM_10,1And MEM_9,1And MEM_6,1And MEM_4,1And MEM_2,1And MEM_0,1'0' is stored in. Path memory MEM_{i, 3}(MEM is an integer from 0 to 12)_{i, n}(N is an integer greater than or equal to 4 and less than or equal to the path memory length), if the path memory length is sufficiently large, 12 path memories MEM_{i, m}'1' is stored in only one path memory (m is the path memory length).
[0063]
This is the survival path. Path memory MEM as described in the trellis diagram of FIG._{3, m}Or path memory MEM_{8, m}If “1” is stored in SMU3, SMU3 outputs “10” as a decoding result, and the path memory MEM_{4, m}, Path memory MEM_{5, m}, Path memory MEM_{6, m}Or path memory MEM_{7, m}If "1" is stored in SMU3, SMU3 outputs "01" as a decoding result, and otherwise, SMU3 outputs "00" as a decoding result. As a result, the original digital information b_t-1b_tIs played.
[0064]
SMU3 is 12-bit information p indicating the surviving path._{i, t}P (where i is an integer from 0 to 11 and t is an integer indicating time)_{i, t}= MEM_{i, m}(M is the path memory length). BMU1, ACS2, and SMU3 are all configured to operate synchronously at a frequency that is a half of the channel clock, so that a high transfer rate of the digital information reproducing apparatus can be achieved. In the SMU 3 according to the first embodiment of the present invention, the logic circuit A, the logic circuit B, and the logic circuit C survive from the state transition selection result at the time t and the time t + 2 to the time t + 2 among the state transition selection results at the time t. The state transition is removed from the path memory, but the state transition selection result from time t to time t + 2r (r is an integer equal to or greater than 1) is not survived from time t + 2 to time t + 2r in the state transition selection result at time t. A similar effect can be obtained by removing the state transitions that are not present from the path memory.
[0065]
In the first embodiment of the present invention, the quantized data y is expressed by (Equation 2)._t, Y_t-1And partial response equalization expected value x_{i, t}The absolute value of the difference between the two is the branch metric, but the quantized data y_t, Y_t-1And partial response equalization expected value x_{i, t}A similar effect can be obtained even if the square of the difference between the two is used as a branch metric. In Embodiment 1 of the present invention, the method of selecting the most likely state transition from the state transitions that can be taken from time t-2 in each state at time t has been described. The same effect can be obtained even in a method of selecting the most likely state transition from the state transitions that can be taken from t-n (n is an integer of 1 or more).
[0066]
Next, an embodiment of the phase comparison circuit of the present invention will be described. FIG. 24 is a block diagram of the phase comparator of the present invention. The phase comparator includes a subtracter, a multiplier, a selector, a counter, and a register. Quantized data y input from A / D conversion means_tIs input to the subtractor 100. The subtracter 100 receives the input quantized data y_tAnd the slice level signal level set so that the DC component of the quantized data becomes zero. The calculation result of the subtracter 100 is stored in a register. The multiplier 101 calculates the operation result y of the subtracter 100._t-Level and register output value y_t-2The multiplication represented by (Equation 9) is performed from −level, and the multiplication result and its complement are output.
[0067]
[Equation 9]

[0068]
  The counter 102 resets the counter from the zero phase start signal input from the timing signal extraction means and counts the number of quantizations of the A / D conversion means. Count result_tIs output to the selector 103. The selector 103 outputs the output signal of the multiplier 101 of (Equation 9) and the selector output phase_error one time before._t-1And the counter value count of the counter 102_tAnd the calculation shown in (Equation 10) is performed. Operation result is phase error information phase # error_tIs stored in a register. (Equation 10) shows a method of calculating a phase error when a single signal having an 8T period is input as in the timing chart of FIG. The phase error information Phase_error indicates the phase difference between the output signal of the VCO and the reproduction signal. Desirably, it is necessary to control to zero.
[0069]
[Expression 10]

[0070]
Next, the operation of the phase comparator will be described in detail. FIG. 25 is a timing chart of the phase comparator of the present invention. A reproduction signal as shown in FIG. 25A is input to the timing signal extracting means, and a VCO output as shown in FIG. 25B is obtained based on the timing of the zero phase start signal and the zero phase slice level in FIG. 25C. Suppose that this is a timing signal, the A / D conversion means quantizes the reproduction signal, and the quantized data is obtained.
[0071]
FIG. 25D shows the output signal of the subtractor 100, and FIG. 25E shows the output signal of the register. The counter reset signal shown in FIG. 25F is generated from the rising edge of the zero phase start signal, and the counter is synchronously reset. Output of counter 102 count_tIs as shown in FIG. The selector 103 outputs a counter output value count_tBased on the above, three signals are selected and output to the register. The output result is shown in FIG. FIG. 25 (a) shows the quantized data y._tIt is shown. When there is no phase shift of the timing signal, the output S of the subtracter 100_tIs zero when t = 4j + 3 (j is an integer greater than or equal to 0), so phase error information phase_error of the phase comparator output_tAlways takes the value zero.
[0072]
Consider the case where the phase of the VCO output signal of the timing extraction means is delayed as shown in FIG. Output S of subtracter 100_tDoes not become zero when t = 4j + 3 (j is an integer of 0 or more), and phase error information phase_error of the phase comparator output_tAlways takes a negative value. Similarly, consider the case where the phase of the VCO output signal of the timing extraction means is advanced as shown in FIG. Output S of subtracter 100_tDoes not become zero when t = 4j + 3 (j is an integer of 0 or more), and phase error information phase_error of the phase comparator output_tAlways takes a positive value.
[0073]
Therefore, when a specific recording pattern is reproduced, phase error information can be extracted from quantized data obtained by quantizing the reproduced signal. This phase error information phase_error_tThe sign of the timing signal indicates the phase advance or delay of the timing signal, and phase error information phase_error_tThe absolute value of indicates the absolute value of the phase shift of the timing signal.
[0074]
In this embodiment, the case where the recording pattern is a single signal having a frequency of one-eighth of the channel clock as the fundamental wave is shown. Even for a simple recording pattern, the phase error information can be detected from the quantized data.
[0075]
Next, a first embodiment of the digital information reproducing apparatus of the present invention will be described. FIG. 11 is a block diagram of the digital information reproducing apparatus of the present invention. The reproduction signal reproduced from the recording medium is sampled by the timing signal input by the A / D conversion means 6 and the quantized data is output. From the input quantized data, the maximum likelihood decoding means 7 estimates the maximum likelihood state transition and reproduces and outputs the original digital information. The maximum likelihood decoding means 7 outputs the phase error amount from the decoding result to the timing signal extracting means 8. The timing signal extraction unit 8 obtains an oscillation frequency from the phase error amount and outputs the timing signal to the A / D conversion unit 6. The operation of the timing extraction means 8 of the digital information reproducing apparatus will be described in detail.
[0076]
FIG. 12 is a block diagram of the timing signal extracting means 8 of the first embodiment of the digital information reproducing apparatus of the present invention. The center frequency control signal sets the center frequency of the VCO 9, and the amplification factor control signal sets the gain of the VCO 9. The comparator 10 converts the input reproduction signal into a binary value at the comparator slice level and outputs it to the VCO control circuit 11. The VCO control circuit 11 outputs a zero phase start signal for oscillating the VCO to the VCO 9 in accordance with the phase detected by the comparator 10 from the read gate and the binary conversion result. The D / A converter 12 converts the input phase error amount into an analog signal. The VCO 9 changes the oscillation frequency based on the output signal of the D / A converter 12 and outputs a timing signal to the A / D conversion means 6 and the maximum likelihood decoding means 7. Next, the operation in the time direction of the timing extraction unit 8 will be described.
[0077]
When reproducing original digital information from a normal recording medium, for example, the rotational speed of a disk or the relative speed of a tape and a head varies with a tape. A continuous repetitive pattern is recorded on the recording medium so that the original digital information can be reliably reproduced even if there is such a variation. An area where such a repeated pattern is recorded is called a VFO area. The operation will be described in the case where a single signal having a frequency of 1/8 of the channel clock is recorded in the VFO area.
[0078]
FIG. 13 shows a timing chart of the timing signal extracting means 8 of the digital information reproducing apparatus of the present invention. FIG. 13A shows a reproduction signal in the VFO area. When the read gate (FIG. 13C) is not valid, the VCO output (FIG. 13B) is locked to the recording clock. Further, the VCO control circuit 11 invalidates the zero phase start signal (FIG. 13 (e)). When the read gate becomes valid, the VCO control circuit 11 stops the oscillation of the VCO and outputs a zero phase start signal so that the VCO 9 oscillates in accordance with the phase detected by the comparator 10. The VCO 9 starts oscillating at the rising edge of the zero phase start signal.
[0079]
The timing extraction means 8 outputs a timing signal to the A / D conversion means 7, and an A / D conversion means output (FIG. 13 (f)) is obtained. Since the timing extraction means 8 oscillates the VCO 9 in accordance with the phase information detected from the reproduction signal in the VFO region, the oscillation output of the VCO does not include a phase error at the start of oscillation, and a reliable synchronization operation is obtained. The operation of the maximum likelihood decoding means 7 will be described in detail for the first embodiment of the digital information reproducing apparatus. For simplicity, a method of selecting the most likely state transition from among the state transitions that can be taken from time t−1 in each state at time t will be described.
[0080]
FIG. 14 is a block diagram of the maximum likelihood decoding means 7 of the first embodiment of the digital information reproducing apparatus of the present invention. The quantized data input from the A / D conversion means 6 is input to the BMU 13 and the REG 14. The BMU 13 obtains a branch metric and outputs it to the ACS 16. The ACS 16 selects six probable state transitions from the branch metric and the metric value one time ago, and outputs it to the SMU 17. The SMU 17 stores the state transition selection result for a predetermined length and removes the selection result that does not follow the state transition rule. As a result, a surviving path is obtained and output to the LPF 1 ”5. REG14 is the quantized data y delayed by the shift register by the processing time of BMU13, ACS16 and SMU17._tIs output to the LPF 15. The LPF 15 performs an average value process on the quantized data according to the survival path, and outputs the obtained average value to the BMU 13 as a partial response equalization expected value.
[0081]
The LPF 15 obtains the phase error information from the average value and outputs it to a digital loop filter (hereinafter referred to as DLF) 18. The DLF 18 obtains a phase error amount that determines the oscillation frequency of the timing extraction means 8. The operation of each block will be described. FIG. 15 shows a block diagram of the BMU 13 of the maximum likelihood decoding means 7 of the digital information reproducing apparatus of the present invention. The BMU 13 contains quantized data y_tEight partial response equalization expected values from the LPF 15 are input. The amplitude expected value of the eight partial response equalization outputs input to the BMU 13 is x_{i, t}(I represents an integer from 0 to 7, and t represents time). Quantized data y as in (Equation 2)_t, And expected partial response equalization x_{i, t}The absolute value of the difference is calculated as a branch metric. (Expression 11) is obtained from (Expression 2), (Expression 3), and (Expression 4).
[0082]
## EQU11 ##

[0083]
Further, when (Equation 7) is substituted, (Equation 12) is obtained.
[0084]
[Expression 12]

[0085]
FIG. 16 shows a block diagram of the ACS 16 of the maximum likelihood decoding means 7 of the digital information reproducing apparatus of the present invention. In ACS16, the metric value M one hour before_{i, t-1}(I is an integer from 1 to 6) and BMU output signal E01a,_t, E04a,_t, E14a,_t, E20a,_t, E21a,_t, E32a,_t, E45a,_t, E56a,_t, E57a,_t, E63a,_t, E73a,_tE76a,_tTherefore, the metric value at the time t is obtained, and six likely state transitions are selected from the eight state transitions, and the selection result is output to the SMU 17.
[0086]
The ACS 16 selects six probable state transitions out of eight possible state transitions every time based on the probability of each state one hour before. When the read gate becomes valid in the VFO region, the timing signal extraction means 8 oscillates the VCO in accordance with the detected phase, so that the first quantized data y when the read gate is valid y₀Is input to the maximum likelihood decoding means 7, the metric value M_{i, -1}(I is an integer from 1 to 6). Since a fixed pattern is recorded in the VFO area, the quantized data y_i(I is an integer equal to or less than -1).
[0087]
Therefore, estimated quantized data y_iBased on the above, by setting a metric value at time t = −1, a reliable maximum likelihood decoding result can be obtained with a small memory length SMU. Next, a method for setting a metric value at time t = −1 will be described. In the VFO area, a single signal of 1/8 of the channel clock is recorded, and ideal PR (1, 3, 3, 1) equalization to the maximum likelihood decoding means 7 before time t = 0. Suppose that quantized data is input. FIG. 17 shows a schematic operation diagram of the maximum likelihood decoding means of the first embodiment of the digital information reproducing apparatus of the present invention.
[0088]
FIG. 17A shows a reproduction signal equalized with partial response in the VFO area. When this reproduction signal is quantized by the A / D conversion means 6, the quantized data shown in FIG. 17C is obtained. When this is input to the maximum likelihood decoding means 7, a trellis diagram as shown in FIG. 17 (d) is obtained. A solid line indicates a state transition selected by the ACS 16. Moreover, the broken line has shown the state transition which ACS16 did not select. A thick solid line indicates a survival path estimated by the SMU 17. Assuming that the reproduced signal before time t = −1 is also quantized by the A / D converter 7 and the quantized data is obtained by the A / D converter 7 as shown in FIG. The maximum likelihood decoding result as shown in (f) is obtained. Quantized data S_tTakes the value of (Equation 13).
[0089]
[Formula 13]

[0090]
Next, in FIG. 17F, each state S (1,1,1), S (1,1,0), S (1,0,0), S (0,1,) at time t = −1. 1) Estimate metric values of S (0,0,1) and S (0,0,0), and set initial values in registers. Attention is paid to the area surrounded by the broken line in FIG. FIG. 18 is an enlarged view of FIG. Considering the state S (1,1,0) at time t = −1, it is on the state transition sequence estimated by the maximum likelihood decoding means 7. Further, since ideal partial response equalization is performed before time t = −1, each state on the surviving path is always most probable, and in the embodiment, the metric value always takes a value of zero.
[0091]
Next, considering the state S (1,1,1) at time t = −1, the maximum likelihood decoding means 7 cumulatively adds each branch metric value indicated by a thick broken line as shown in FIG. Becomes the metric value of the state S (1,1,1) at time t = −1. Similarly, when considering the state S (1,0,0) at time t = −1, the maximum likelihood decoding means 7 cumulatively adds the branch metric values indicated by thick broken lines as shown in FIG. Becomes the metric value of the state S (1,0,0) at time t = −1. Similarly, when the state S (0,1,1) at time t = −1 is considered, the maximum likelihood decoding unit 7 cumulatively adds each branch metric value indicated by a thick broken line as shown in FIG. Becomes the metric value of the state S (0,1,1) at time t = −1. Similarly, when considering the state S (0,0,1) at time t = −1, the maximum likelihood decoding means 7 cumulatively adds each branch metric value indicated by a thick broken line as shown in FIG. Becomes the metric value of the state S (0,0,1) at time t = −1. Similarly, when the state S (0,0,0) at time t = −1 is considered, the maximum likelihood decoding unit 7 cumulatively adds each branch metric value indicated by a thick broken line as shown in FIG. Becomes the metric value of the state S (0,0,0) at time t = −1. The branch metrics and addition results at each time are shown in (Table 2).
[0092]
[Table 2]

[0093]
Therefore, the difference in metric of each state at time t = −1 is obtained from (Equation 2), and by setting the value of (Equation 14) in the register at time t = −1, the SMU 17 can quickly estimate the surviving path. The memory length can be shortened. In the first embodiment of the digital information reproducing apparatus, the quantized data y is expressed as (Equation 2)._t, Y_t-1And partial response equalization expected value x_{i, t}The absolute value of the difference between the two is the branch metric, but the quantized data y_t, Y_t-1And partial response equalization expected value x_{i, t}A similar effect can be obtained even if the square of the difference between the two is used as a branch metric.
[0094]
The same effect can be obtained by obtaining the metric difference at time t = −1 in each state and setting it as the initial value according to the same procedure according to the recording pattern of the VFO area and the partial response equalization method.
[0095]
[Expression 14]

[0096]
FIG. 19 shows a block diagram of the SMU 17 of the maximum likelihood decoding means of the digital information reproducing apparatus of the present invention. In the SMU 17, the state transition selection result at the time t and the time t + 1 obtained by the ACS 16 by the logic circuit A and the logic circuit B is changed from the state transition selection result at the time t according to the state transition rule of FIG. Remove state transitions that do not survive from the path memory. As a result, a surviving path is obtained, and the surviving path is output to the LPF 15.
[0097]
FIG. 20 shows a block diagram of the LPF 15 of the maximum likelihood decoding means of the digital information reproducing apparatus of the present invention. The LPF 15 performs an operation that satisfies (Equation 15) according to the surviving path Pi, t (i is an integer from 0 to 7) of the SMU 17 and stores the operation result in each register. The calculation result is output to the BMU 13 as a partial response equalization expected value.
[0098]
If the survival path Pi, t is HIGH,
[0099]
[Expression 15]

[0100]
If the survival path Pi, t is LOW, Xi, t-1 = Xi, t (i is an integer from 0 to 7)
The LPF 15 also has phase error information phase_error._tAs shown below, an operation satisfying (Equation 16) is performed and output to the DLF 18.
[0101]
[Expression 16]

[0102]
FIG. 21 shows a block diagram of the DLF 18 of the maximum likelihood decoding means of the digital information reproducing apparatus of the present invention. The DLF 18 is composed of two multipliers, two adders, and a register. Phase error information phase_error input from the LPF 15_tTo the phase error amount VCOCTL based on (Equation 17)_tAsk for. This is output to the timing extraction means 8.
[0103]
[Expression 17]

[0104]
Next, a second embodiment of the digital information reproducing apparatus will be described. The second embodiment has the same configuration as the first embodiment of FIG. Since the A / D conversion means and the timing signal extraction means perform the same operation, the maximum likelihood decoding means of the second embodiment will be described here. FIG. 22 is a block diagram of the maximum likelihood decoding means of the second embodiment of the digital information reproducing apparatus of the present invention. The quantized data input from the A / D conversion unit 6 is input to the BMU 19, the REG 20, and the phase comparator 21. The BMU 19 calculates the distance between the partial response equalization expected value and the quantized data, and outputs the distance to the ACS 22. In the ACS 22, a probable state transition is selected from the state transitions that can be taken from the metric value one time ago and the branch metric, and the metric value of each state is obtained and stored in a register. The ACS 22 also outputs the state transition selection result to the SMU 23.
[0105]
In accordance with the state transition rule, the SMU 23 removes the state transition sequence that is no longer consistent and estimates the surviving path. Decode the original digital information from the survivor path. The SMU 23 outputs the surviving path to the LPF 24. The REG 20 stores the input quantized data in a register for a processing time required by the BMU 19, ACS 22, and SMU 23, and outputs the quantized data to the LPF 24. The LPF 24 smoothes the quantized data according to the surviving path, and outputs the partial response equalization expected value to the selector 25 and the phase error information to the selector 26.
[0106]
The phase comparator 21 obtains phase error information from the quantized data and outputs it to the selector 26. When the zero phase start signal is input from the timing signal extraction unit, the counter 27 resets the counter value and counts the number of quantized data. When it is time to complete the phase lock loop pull-in operation, a selection signal is output to the selector 25, the selector 26, and the DLF 28. The selector 25 selects the partial response equalization initial expected value as the partial response equalization expected value during the PLL pull-in operation, outputs it to the BMU 19, and when the PLL pull-in is completed, the partial response equalization expected value output from the LPF 24 Select and feed back to BMU 19.
[0107]
The selector 26 outputs the phase error information output from the phase comparator 21 to the DLF 28 during the PLL pull-in operation, and outputs the phase error information output from the LPF 24 to the DLF 28 when the PLL pull-in is completed. The DLF 28 sets the values of the coefficients α and β in (Equation 17) so that the loop gain becomes high during the PLL pull-in operation, and sets the values of α and β so that the loop gain becomes low when the PLL pull-in operation is completed. By using the phase error information of the phase comparator 21 with a short processing time in the PLL pull-in operation in the VFO region and further increasing the loop gain, the PLL pull-in operation time can be shortened and the capture range can be widened.
[0108]
When valid data is reproduced, phase error information using the maximum likelihood decoding result output from the LPF 24 is used, and the loop gain is further lowered so that the lock is not lost even if the quality of the reproduced signal is lowered. The possibility is kept low.
[0109]
Next, a third embodiment of the digital information reproducing apparatus will be described. The third embodiment has the same configuration as the first embodiment of FIG. Since the A / D conversion means and the timing signal extraction means perform the same operation, the maximum likelihood decoding means of the third embodiment will be described here. FIG. 23 is a block diagram of the maximum likelihood decoding means of the third embodiment of the digital information reproducing apparatus of the present invention. The quantized data input from the A / D conversion means 6 is input to the BMU 29, REG 30 and REG 31. The BMU 29 calculates the distance between the expected partial response equalization value and the quantized data, and outputs it to the ACS 32.
[0110]
In the ACS 32, a probable state transition is selected from the state transitions that can be taken from the metric value of the previous time and the branch metric, and the metric value of each state is obtained and stored in the register. Further, the ACS 32 outputs the state transition selection result to the SMU 33 and the SMU 34. The SMU 33 and the SMU 34 remove the state transition sequence that is no longer consistent with the state transition rule, and estimate the surviving path. However, the SMU 33 has a short path memory length, and the SMU 34 has a long path memory length. SMU 33 and SMU 34 decode the original digital information from the surviving path.
[0111]
SMU 33 and SMU 34 output the surviving paths to LPF 35 and LPF 36, respectively. The REG 30 stores the input quantized data in a register for the processing time required by the BMU 29, ACS 32, and SMU 33, and outputs the quantized data to the LPF 35. Similarly, the REG 31 stores the input quantized data in a register for a processing time required by the BMU 29, ACS 32, and SMU 34, and outputs the quantized data to the LPF 36. The LPF 35 smoothes the quantized data according to the surviving path, and outputs phase error information to the selector 38. The LPF 36 smoothes the quantized data according to the surviving path, and outputs the partial response equalization expected value to the selector 37 and the phase error information to the selector 38. When the zero phase start signal is input from the timing signal extraction means, the counter 39 resets the counter value and counts the number of quantized data. When it is time to complete the phase lock loop pull-in operation, a selection signal is output to the selector 37, selector 38 and DLF 40.
[0112]
The selector 37 selects the partial response equalization initial expected value as the partial response equalization expected value during the PLL pull-in operation, outputs it to the BMU 29, and when the PLL pull-in is completed, the partial response equalization expected value output from the LPF 36 Select and feed back to BMU 29. The selector 38 outputs the phase error information output from the LPF 35 to the DLF 40 during the PLL pull-in operation, and outputs the phase error information output from the LPF 36 to the DLF 40 when the PLL pull-in is completed. The DLF 40 sets the values of the coefficients α and β in (Equation 17) so that the loop gain becomes high during the PLL pull-in operation, and sets the values of α and β so that the loop gain becomes low when the PLL pull-in operation is completed. By using the phase error information of the loop with a short processing time in the PLL pull-in operation in the VFO region and further increasing the loop gain, the PLL pull-in operation time can be shortened and the capture range can be widened. Further, when valid data is reproduced, the phase error information output from the LPF 36 is used, and the loop gain is further lowered, so that the possibility of loss of lock is kept low even if the quality of the reproduced signal is lowered.
[0113]
【The invention's effect】
According to the present invention, the maximum likelihood decoding method uses a BMU for obtaining a distance between n quantized data and a partial response equalization expected value, a branch metric input from the BMU, and the probability of each state before n times. The metric value is added, and the results are compared. From among the state transitions that can be taken every time, the probable state transition is selected. The ACS that outputs the selected result to the SMU and the probable state transition are It is provided with an SMU that stores the length and outputs a surviving path by eliminating a state transition sequence in which the transition cannot be continued in the time axis direction in accordance with a rule determined by partial response equalization. Therefore, the digital information reproducing apparatus can achieve a high transfer rate.
[0114]
Further, the digital information reproducing apparatus has a preset center frequency in accordance with the moment when the reproduction signal reaches the preset threshold value when the gate signal indicating the start timing of the signal processing by the timing signal extracting means becomes valid. The timing signal is generated at the same time, and the frequency of the timing signal is changed based on the phase error amount output from the maximum likelihood decoding means or the phase comparison means, the preset amplification factor control signal, and the center frequency control signal. It was.
[0115]
Further, the maximum likelihood decoding means has path memories of different lengths, obtains different phase error information from different surviving path information, and from the time when the gate signal indicating the signal processing start timing of the timing signal extraction means becomes valid. The phase error information is selected based on the output value of the counter circuit that counts the number of times the reproduction signal is quantized by the / D conversion means, and the phase error amount is obtained and output to the timing signal extraction means. Further, the maximum likelihood decoding means maximizes the output value of the counter circuit that counts the number of times the reproduction signal is quantized by the A / D conversion means from the time when the gate signal indicating the signal processing start timing of the timing signal extraction means becomes valid. The phase error information of the likelihood decoding means and the phase error information of the phase comparison means are selected to obtain the phase error amount and output to the timing signal extraction means. Further, the timing signal extraction means digitally outputs the output value of the counter circuit that counts the number of times the reproduction signal is quantized by the A / D conversion means from the time when the gate signal indicating the signal processing start timing of the timing signal extraction means becomes valid. The loop filter coefficient is changed.
[0116]
Further, the timing signal extraction means counts the number of times the reproduction signal is quantized by the A / D conversion means from the time when the gate signal indicating the signal processing start timing of the timing signal extraction means becomes valid, and reaches a predetermined value. The partial response equalization expected value used for the branch metric calculation of the maximum likelihood decoding means is switched from the fixed partial response equalization initial expected value to the partial response equalization expected value detected by the maximum likelihood decoding means.
[0117]
Each state one time before the gate signal becomes valid, the first quantized data is input from the A / D conversion means to the maximum likelihood decoding means, and the operation is started in the ACS in the maximum likelihood decoding means. The metric value indicating the certainty is initially set to a predetermined value. With such a configuration, it is possible to shorten the PLL pull-in operation time and widen the capture range by using phase error information with a short processing time in the PLL pull-in operation in the VFO region and further increasing the loop gain. When valid data is reproduced, the phase error information using the maximum likelihood decoding result is used, and the loop gain is further lowered, so that even if the quality of the reproduced signal is lowered, the possibility of loss of lock is reduced. It is done.
[0118]
In addition, the phase comparison method quantizes a reproduction signal in a region where a specific original digital information pattern is recorded, subtracts the quantized data and a predetermined value, a shift register that stores the subtractor output, A multiplier that multiplies the output value of the shift register and the output value of the subtractor, a register that stores the output of the multiplier, a counter circuit that counts the number of input quantized data, and an output of the multiplier And a selector circuit that selects the output of the register according to the output value of the counter circuit, phase error information can be extracted from the quantized data, and a digital phase-locked loop with a wide capture range can be realized.
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration example of a conventional maximum likelihood decoding method
FIG. 2 is a diagram showing a configuration example of a conventional path feedback type maximum likelihood decoding method;
FIG. 3 is a state transition diagram when a recording code having a minimum polarity inversion distance of 3 and a PR (1, 3, 3, 1) equalization method are combined.
FIG. 4 is a trellis diagram when a recording code having a minimum polarity inversion distance of 3 and a PR (1, 3, 3, 1) equalization method are combined.
FIG. 5 is a trellis diagram of the maximum likelihood decoding method of the present invention.
FIG. 6 is a block diagram of an embodiment of the maximum likelihood decoding method of the present invention.
FIG. 7 is a block diagram of a BMU in the embodiment of the maximum likelihood decoding method of the present invention.
FIG. 8 is a block diagram of ACS in the embodiment of the maximum likelihood decoding method of the present invention.
FIG. 9 is a block diagram of the SMU in the embodiment of the maximum likelihood decoding method of the present invention.
FIG. 10 is a configuration diagram of logic circuits A, B, and C.
FIG. 11 is a block diagram of the digital information reproducing apparatus of the present invention.
FIG. 12 is a block diagram of the timing signal extracting means of the digital information reproducing apparatus of the present invention.
FIG. 13 is a timing chart of timing signal extraction means of the digital information reproducing apparatus of the present invention.
FIG. 14 is a block diagram of the maximum likelihood decoding means of the first embodiment of the digital information reproducing apparatus of the present invention.
FIG. 15 is a block diagram of a BMU of maximum likelihood decoding means of the digital information reproducing apparatus of the present invention.
FIG. 16 is an ACS block diagram of the maximum likelihood decoding means of the digital information reproducing apparatus of the present invention.
FIG. 17 is an operation schematic diagram of maximum likelihood decoding means of the first embodiment of the digital information reproducing apparatus of the present invention;
FIG. 18 is an enlarged view of the operation schematic diagram of the maximum likelihood decoding means of the first embodiment of the digital information reproducing apparatus of the present invention;
FIG. 19 is a block diagram of the SMU of the maximum likelihood decoding means of the digital information reproducing apparatus of the present invention.
FIG. 20 is a block diagram of LPF of maximum likelihood decoding means of the digital information reproducing apparatus of the present invention.
FIG. 21 is a block diagram of DLF of maximum likelihood decoding means of the digital information reproducing apparatus of the present invention;
FIG. 22 is a block diagram of maximum likelihood decoding means of the second embodiment of the digital information reproducing apparatus of the present invention;
FIG. 23 is a block diagram of maximum likelihood decoding means of the third embodiment of the digital information reproducing apparatus of the present invention;
FIG. 24 is a block diagram of a phase comparator according to the present invention.
FIG. 25 is a timing chart of the phase comparator of the present invention.
[Explanation of symbols]
1 branch metric unit
2 Addition comparison selection unit
3 Survival memory unit
4-minute cycle
5 Parallel data converter
6 A / D conversion means
7 Maximum likelihood decoding means
8 Timing signal extraction means
9 VCO
10 Comparator
11 VCO control circuit
12 D / A converter
13 Branch Metric Unit
14 Shift register
15 Low-pass filter
16 Addition comparison selection unit
17 Survival memory unit
18 Digital loop filter
19 Branch Metric Unit
20 Shift register
21 Phase comparator
22 Addition comparison selection unit
23 Survival Memory Unit
24 Low-pass filter
25 Selector
26 Selector
27 counter
28 Digital Loop Filter
29 Branch Metric Unit
30 Shift register
31 Shift register
32 Addition comparison selection unit
33 Survival Memory Unit
34 Survival Memory Unit
35 Low-pass filter
36 Low-pass filter
37 selector
38 selector
39 counter
40 Digital loop filter
100 subtractor
101 multiplier
102 counter
103 selector

Claims (2)

パーシャルレスポンス等化方式を利用して、記録媒体に記録した原ディジタル情報を再生する最尤復号装置であって、
記録媒体から再生された再生信号に含まれるタイミング信号を抽出して出力する前記タイミング信号抽出手段と、
前記再生信号をタイミング信号抽出手段からのタイミング信号でサンプリングした量子化データに変換するＡ／Ｄ変換手段と、
前記Ａ／Ｄ変換手段から出力された量子化データをｎ個の量子化データに変換して出力するパラレルデータ変換手段と、
前記タイミング信号抽出手段から出力されたタイミング信号をｎ分の１に分周する分周手段と、
前記ｎ分の１に分周されたタイミング信号に同期して、前記ｎ個の量子化データをもとに原ディジタル情報を復号する最尤復号手段と、
を備えたことを特徴とする最尤復号装置。A maximum likelihood decoding device that reproduces original digital information recorded on a recording medium using a partial response equalization method,
And said timing signal extracting means for extracting and outputting a timing signal contained in the reproduction signal reproduced from a recording medium,
A / D converting means for converting said playback signal to the quantized data sampled by the timing signal from the timing signal extracting means,
A parallel data converting means for force out by converting the quantization data outputted from the A / D converting means into n quantized data,
A frequency dividing means for dividing the timing signal output from the timing signal extracting means by 1 / n;
In synchronization with the 1-divided timing signal of the n minutes, and maximum likelihood decoding means for decoding the original digital information based on the n quantization data,
Maximum likelihood decoder, characterized in that it comprises a. パーシャルレスポンス等化方式を利用して、記録媒体に記録した原ディジタル情報を再生する最尤復号装置であって、原ディジタル情報を復号する最尤復号手段が、（ｄ，ｋ）制限（ｄ、ｋはｄ、ｋ≧０を満たす整数）を満足するランレングス制限符号のうちｄ＝２を満たす符号の変調則と、パーシャルレスポンス等化としてインパルス応答が（式１）を満たす等化方式と、を組み合わせた状態遷移則をもちいたことを特徴とする請求項１記載の最尤復号装置。
ａ（ｋ＝−１）
ｂ（ｋ＝０）
ｎ（２ｋ−１）Ｔ／２＝ｃ（ｋ＝１）
ｄ（ｋ＝２）
ｏ（ｋ≠−１，０，１，２） （式１）A maximum likelihood decoding device that reproduces original digital information recorded on a recording medium using a partial response equalization method, wherein maximum likelihood decoding means for decoding the original digital information includes (d, k) restriction (d, k is an integer that satisfies d, k ≧ 0) and a modulation rule of a code that satisfies d = 2, and an equalization method in which an impulse response satisfies (Equation 1) as partial response equalization, The maximum likelihood decoding apparatus according to claim 1, wherein a state transition rule in combination is used.
a (k = -1)
b (k = 0)
n (2k-1) T / 2 = c (k = 1)
d (k = 2)
o (k ≠ -1, 0, 1, 2) (Formula 1)

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