JP3667958B2

JP3667958B2 - Information processing device

Info

Publication number: JP3667958B2
Application number: JP27704397A
Authority: JP
Inventors: 哲生喜多村; 宣之加藤
Original assignee: Toshiba TEC Corp
Current assignee: Toshiba TEC Corp
Priority date: 1997-10-09
Filing date: 1997-10-09
Publication date: 2005-07-06
Anticipated expiration: 2017-10-09
Also published as: JPH11119984A

Description

【０００１】
【発明の属する技術分野】
本発明は、電気的に書換え可能なフラッシュＲＯＭ（Read Only Memoly）等の不揮発性メモリを搭載し、この不揮発性メモリにブートプログラム，アプリケーションプログラム等を記憶してなるファクシミリ装置などの情報処理装置に関する。
【０００２】
【従来の技術】
近年、ファクシミリ装置などの情報処理装置では、プログラムを格納するための記憶手段としてフラッシュＲＯＭ等の電気的に書換え可能な不揮発性メモリを搭載したものが主流となりつつある。これは、製品化した後でもメモリ内のアプリケーションプログラムを書換えて機能の追加や性能の向上を図ることを容易になし得るためである。
【０００３】
特に、公衆回線に接続されるファクシミリ装置においては、プログラム記憶手段として電気的書換え可能な不揮発性メモリを採用することにより、ホストコンピュータなどから変更すべきプログラムを回線を通じて装置にダウンロードして不揮発性メモリ内のプログラムを書換えられるようになった。その結果、装置をサービスステーションまで運んだり、サービスマンが客先まで出向いてプログラムを変更する必要がなくなり、バージョンアップに伴うプログラムの書換えなどを手間なく速やかに行えるようになった。
【０００４】
ところで、この種の情報処理装置に主制御部として組み込まれるＣＰＵ（Central Processing Unit ）は、一般に電源が投入されると、ＣＰＵが有するアドレス空間の先頭番地（通常は０番地）からプログラムの実行を開始する。そこで、装置の立上げを行うブートプログラムをプログラム記憶手段としての不揮発性メモリの先頭領域から格納するとともに、この不揮発性メモリの先頭領域をＣＰＵが有するアドレス空間の先頭番地に割り当てる。こうすることにより、ＣＰＵは電源投入に応じて必ずブートプログラムを実行するので、このブートプログラムが正常である限り装置が立ち上がる。ところが、例えば不揮発性メモリに格納されたブートプログラムを含むプログラムを電気的に書換えている途中で停電などの事故が発生してプログラムの書換えに失敗すると、ブートプログラムが破壊されてしまい、停電復旧後に電源を再投入しても装置が立ち上がらなくなるという不具合を生じるおそれがあった。
【０００５】
そこで従来、プログラムの書換え時に停電などの事故が発生しても復旧後に再立上げできるようにするために、プログラムを格納する第１の不揮発性メモリとは別に前記プログラムを格納するのに十分な空き領域を有する第２の不揮発性メモリを搭載し、第１の不揮発性メモリに格納されたプログラムを書換える際には第１の不揮発性メモリ内のプログラムを全て第２の不揮発性メモリに複写してから書換えを開始する。そして、書換えを正常に完了した場合には第１の不揮発性メモリからアクセスを開始し、書換えに失敗した場合には第２の不揮発性メモリからアクセスを開始するように、電源投入時におけるＣＰＵのアクセス先を変更できるようにした技術が知られていた（特開平９−３４８０７号公報参照）。
【０００６】
また、装置に内蔵した不揮発性メモリに内部プログラムを格納するとともに、この装置に外部プログラムを記憶した外部記憶装置を接続する接続手段を設け、電源投入時のスタートアドレスを不揮発性メモリの先頭アドレスとするか、外部記憶装置の先頭アドレスにするかをスイッチで切換え選択できるようにして、内部プログラムの破壊時にはスイッチを外部記憶装置側に切換えて外部プログラムで立ち上がるようにした技術も知られていた（特開平８−１７１４８３号公報参照）。
【０００７】
【発明が解決しようとする課題】
しかしながら、前者公報（特開平９−３４８０７号公報）の従来技術では、プログラム書換え時以外は使用しない第２の不揮発性メモリとして少なくとも第１の不揮発性メモリに格納されたプログラムを十分に格納できるだけの領域を確保しておく必要となるため搭載するメモリ容量が大幅に増加せざるを得ず、装置の大型化並びに製品の高価格化が避けられなかった。
【０００８】
他方、後者公報（特開平８−１７１４８３号公報）の従来技術では、搭載するメモリ容量は増加されないものの、電源投入時のスタートアドレスを不揮発性メモリの先頭アドレスとするか外部記憶装置の先頭アドレスにするかを切り換えるためのスイッチが必要で、構成が複雑化しやはり製品が高価格になるという問題があった。
【０００９】
本発明はこのような事情に基づいてなされたもので、その目的とするところは、メモリ容量が大幅に増加せずかつ格別なスイッチを設ける必要も無しに、ブートプログラムの書換えに失敗してブートプログラムが破壊されても確実に装置を立上げることができる情報処理装置を提供しようとするものである。
【００１０】
【課題を解決するための手段】
本願請求項１対応の発明は、情報処理装置本体を制御する主制御部によって実行されるブートプログラムを記憶した第１の不揮発性メモリと、ブートプログラムが破壊されたときに復旧を行うための復旧用ブートプログラムを記憶した第２の不揮発性メモリとを設けるとともに、主制御部の制御により第１の不揮発性メモリに記憶されたプログラムの書換え開始前にセットされ書換え完了後にリセットされる信号を出力しかつ電源断によりその出力信号をリセットする第１の出力ポートと、主制御部の制御により第１の不揮発性メモリに記憶されたプログラムの書換え開始前にリセットされ書換え完了後にセットされる信号を出力しかつ電源断でもその出力信号を保持する第２の出力ポートとを設ける。そしてセレクタ回路は、電源投入時における主制御部が有するアドレス空間のスタートアドレスを第１及び第２の出力ポートのうち少なくとも一方からの信号がセットされているときには第１の不揮発性メモリのブートプログラム領域に割り当て、いずれの信号もリセットされているときには第２の不揮発性メモリの復旧用ブートプログラム領域に割り当てるようにしたものである。
【００１２】
本願請求項２記載の発明は、情報処理装置本体に、主制御部と、この主制御部によって実行されるブートプログラムを記憶した不揮発性メモリと、着脱自在に装着された可搬式記憶媒体を主制御部と電気的に接続する媒体装着部と、電源投入時にリセット信号を発生するリセット回路と、主制御部の制御によりチップセレクト信号を発生する機能とコントロール信号を発生する機能を有するチップセレクト＆コントロール回路と、チップセレクト＆コントロール回路から入力されるチップセレクト信号により電源投入時における主制御部のスタートアドレスを前記不揮発性メモリのブートプログラム領域に割り当てる機能を有するセレクタ回路とを設ける。また、可搬式記憶媒体に、ブートプログラムが破壊されたときに復旧を行うための復旧用ブートプログラムを記憶したプログラム記憶部と、チップセレクト＆コントロール回路から入力されるチップセレクト信号により電源投入時における主制御部のスタートアドレスをプログラム記憶部のブートプログラム領域に割り当てる機能とコントロール信号の入力によりトリガ信号を出力する機能とを有するチップセレクト＆セレクタ回路と、リセット回路から出力されたリセット信号が入力されるとチップセレクト＆セレクタ回路によるスタートアドレス割当機能を有効化しかつセレクタ回路によるスタートアドレス割当機能を無効化する信号を出力し、チップセレクト＆セレクタ回路から出力されたトリガ信号が入力されるとチップセレクト＆セレクタ回路によるスタートアドレス割当機能を無効化しかつセレクタ回路によるスタートアドレス割当機能を有効化する信号を出力するフリップフロップ回路とを設けたものである。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図面を用いて説明する。
はじめに、本願請求項１記載の発明に対応する第１の実施の形態について図１乃至図６を用いて説明する。なお、この第１の実施の形態は、情報処理装置として機能するファクシミリ装置に本願請求項１記載の発明を適用したものである。
【００１５】
図１は第１の実施の形態であるファクシミリ装置の要部構成を示すブロック図であって、かかるファクシミリ装置は主制御部としてＣＰＵ１を搭載している。そしてこのＣＰＵ１に、アドレスバス及びデータバスなどのバスライン２を介して、画像読取部３、画像印刷部４、操作表示部５、回線制御部６、ＲＡＭ（Random Access Memoly）７、第１のフラッシュＲＯＭ８、第２のフラッシュＲＯＭ９、デコード回路１０、第１の出力ポート１１及び第２の出力ポート１２の各部を接続している。
【００１６】
画像読取部３は、スキャナを動作させて送信原稿の画像を光学的に読取るものである。画像印刷部４は、プリンタを動作させて受信原稿の画像等を記録紙に印刷するものである。操作表示部５は、操作パネルに設けられた各種操作ボタンの操作信号を取込む機能と、同操作パネルに設けられた表示器に表示データ信号を送出する機能とを有したものである。回線制御部６は、公衆回線Ｃにより接続された相手局とのデータ通信を制御するものである。ＲＡＭ７は、送信画像データや受信画像データなどの各種データを書換え自在に記憶するもので、メインメモリとして機能する。
【００１７】
電気的に書換え可能な不揮発性のメモリ領域である第１のフラッシュＲＯＭ８及び第２のフラッシュＲＯＭ９は、いずれもプログラムの格納領域として使用する。そして第１のフラッシュＲＯＭ８には、図２（ａ）に示すように、電源投入時にＣＰＵ１によって最初に実行される装置の立上げを行うためのブートプログラム２１を先頭領域より記憶し、それに引き続いてこのブートプログラム２１による立上げ後のファクシミリ基本動作を制御するファクシミリ用メインプログラム２２を記憶している。第２のフラッシュＲＯＭ９には、同図（ｂ）に示すように、前記ブートプログラム２１が破壊されたときに復旧を行うための復旧用ブートプログラム２３を先頭領域より記憶し、それに引き続いて前記第１のフラッシュＲＯＭ８に格納されたプログラムの書換えを制御する書換えプログラム２４を記憶している。
【００１８】
ここに、第１のフラッシュＲＯＭ８は第１の不揮発性メモリとして機能し、第２のフラッシュＲＯＭ９は第２の不揮発性メモリとして機能する。
なお、ファクシミリ装置全体を制御するメインプログラム２２と比較して書換えプログラム２４のデータ量が極端に少ないので、第２のフラッシュメモリ９に格納される全プログラム（復旧用ブートプログラム２３と書換えプログラム２４）の合計データ量は、第１のフラッシュＲＯＭ８に格納される全プログラム（ブートプログラム２１とメインプログラム２２）の合計データ量に比べて充分に少ないものとなる。したがって、第２の不揮発性メモリとして機能する第２のフラッシュＲＯＭ９は、第１の不揮発性メモリとして機能する第１のフラッシュＲＯＭ８に比べてメモリ容量の小さいフラッシュＲＯＭで賄うことができる。
【００１９】
デコーダ回路１０は、図３に示すように、ＣＰＵ１からのアドレス信号を解釈し、第１のチップセレクト信号ＣＳ０と第２のチップセレクト信号ＣＳ１とを発生するアドレスデコーダ３１と、第１の出力ポート１１から出力される信号ｐ１と第２の出力ポート１２から出力される信号ｐ２との論理和を演算しその演算結果を選択信号ＳＥＬとして出力するオア回路３２と、前記アドレスデコーダ３１から出力される第１のチップセレクト信号ＣＳ０を第１の入力端子Ａに入力し、第２のチップセレクト信号ＣＳ１を第２の入力端子Ｂに入力し、前記オア回路３２から出力される選択信号ＳＥＬをセット端子Ｓに入力する第１のセレクタ回路３３と、前記アドレスデコーダ３１から出力される第２のチップセレクト信号ＣＳ１を第１の入力端子Ａに入力し、第１のチップセレクト信号ＣＳ２を第２の入力端子Ｂに入力し、前記オア回路３２から出力される選択信号ＳＥＬをセット端子Ｓに入力する第２のセレクタ回路３４とを有したものである。
【００２０】
前記第１及び第２のセレクタ回路３３，３４は、いずれもセット端子Ｓに入力される選択信号ＳＥＬがハイレベル“Ｈ”のときには入力端子Ａを選択して出力端子Ｙより出力し、選択信号ＳＥＬがローレベル“Ｌ”のときには入力端子Ｂを選択して出力端子Ｙより出力する回路である。そして、第１のセレクタ回路３３のＹ出力を前記第１のフラッシュＲＯＭ８に対してアドレス空間を割り当てるチップセレクト信号Ｍ１ＣＳとし、第２のセレクタ回路３４のＹ出力を前記第２のフラッシュＲＯＭ９に対してアドレス空間を割り当てるチップセレクト信号Ｍ２ＣＳとしている。
【００２１】
ここで第１の実施の形態では、説明の便宜上、ＣＰＵ１が有するアドレス空間を００００００(H) 番地からＦＦＦＦＦＦ(H) 番地までとする。そして、第１のチップセレクト信号ＣＳ０をスタートアドレスである００００００(H) 番地から０７ＦＦＦＦ(H) 番地までのアドレス空間を割り当てるときアクティブとなる信号とし、第２のチップセレクト信号ＣＳ１を０８００００(H) 番地から０ＦＦＦＦＦ(H) 番地までのアドレス空間を割り当てるときアクティブとなる信号とする。
【００２２】
ここに、第１のセレクタ回路３３は、オア回路３２からの出力信号ＳＥＬがハイレベル“Ｈ”のときに入力端子Ａに入力される第１のチップセレクト信号ＣＳ０が出力信号Ｍ１ＣＳとして選択されるので第１のスタートアドレス割当て手段として機能し、第２のセレクタ回路３４は、オア回路３２からの出力信号ＳＥＬがローレベル“Ｌ”のときに入力端子Ｂに入力される第１のチップセレクト信号ＣＳ０が出力信号Ｍ２ＣＳとして選択されるので第２のスタートアドレス割当て手段として機能する。
【００２３】
第１及び第２の出力ポート１１，１２は、それぞれＣＰＵ１の制御により信号ｐ１，Ｐ２を出力するものである。ただし、第１の出力ポート１１は電源断によりその出力信号ｐ１をリセットする揮発性の出力ポートであり、第２の出力ポート１２は、電源断があってもその出力信号ｐ２を保持する不揮発性の出力ポートである。
【００２４】
ＣＰＵ１は、図４に示すように、装置本体の電源投入に応動して（ＳＴ１）、予め設定されたスタートアドレス００００００(H) 番地のアドレス信号を発生し、このスタートアドレス００００００(H) 番地が割当てられたメモリ空間のデータを読出す。このとき、スタートアドレス００００００(H) 番地に通常のブートプログラム２１若しくは復旧用ブートプログラム２３が割当てられているとすると、ＣＰＵ１は、そのブートプログラムを実行して装置を立ち上げる（ＳＴ２）。
【００２５】
ここで、実行されたブートプログラムが第１のフラッシュＲＯＭ８に格納された通常のブートプログラム２１であった場合には（ＳＴ３のＮＯ）、装置の立上げ後に同第１のフラッシュＲＯＭ８に格納されたファクシミリ用メインプログラム２２を起動して、通常のファクシミリ動作を制御する（ＳＴ４）。
【００２６】
そして、この通常のファクシミリ動作の制御中に外部より第１のフラッシュＲＯＭ８内のプログラム更新指令が入力されると（ＳＴ５のＹＥＳ）、ＣＰＵ１は、公衆回線Ｃを通じてダウンロードされる最新のプログラムをＲＡＭ７に一時格納する（ＳＴ６）。次に、第１の出力ポート１１からの信号ｐ１をハイレベル“Ｈ”にセットし、続いて第２の出力ポート１２からの信号ｐ２をローレベル“Ｌ”にリセットしたならば、第２のフラッシュＲＯＭ９に格納された書換えプログラム２４を起動して、第１のフラッシュＲＯＭ８内のプログラム２１，２２をダウンロードされた最新プログラムに書換えるべく書換え動作を行う（ＳＴ８）。
【００２７】
そして、このプログラム書換え動作を正常に完了すると（ＳＴ９のＹＥＳ）、ＣＰＵ１は、第２の出力ポート１２からの信号ｐ２をハイレベル“Ｈ”にセットし、続いて第１の出力ポート１１からの信号ｐ１をローレベル“Ｌ”にリセットする（ＳＴ１０）。その後、通常のファクシミリ動作制御に復帰する（ＳＴ４）。
【００２８】
一方、実行されたブートプログラムが第２のフラッシュＲＯＭ９に格納された復旧用ブートプログラム２３であった場合には（ＳＴ３のＹＥＳ）、ＣＰＵ１は、装置の立上げ後に最新のプログラムがダウンロードされるのを待機する。そして、ダウンロードされたならば（ＳＴ１１のＹＥＳ）、この最新プログラムをＲＡＭ７に一時格納した後、第２のフラッシュＲＯＭ９に格納された書換えプログラム２４を起動して、第１のフラッシュＲＯＭ８内のプログラム２１，２２をダウンロードされた最新プログラムに書換えるべく書換え動作を行う（ＳＴ１２）。
【００２９】
そして、このプログラム書換え動作を正常に完了すると（ＳＴ１３のＹＥＳ）、ＣＰＵ１は、第２の出力ポート１２からの信号ｐ２をハイレベル“Ｈ”にセットする（ＳＴ１４）。、その後、通常のファクシミリ動作制御に入る（ＳＴ４）。
【００３０】
ところでＣＰＵ１は、前記ＳＴ７の処理において、プログラム書換え開始前に第１の出力ポート１１からの信号ｐ１をハイレベル“Ｈ”にセットし、続いて第２の出力ポート１２からの信号ｐ２をローレベル“Ｌ”にリセットしている。こうすることにより、仮にプログラムの書換え途中で停電が発生して電源が断すると、第１の出力ポート１１からの信号ｐ１がローレベル“Ｌ”にリセットされるので、デコード回路３２におけるオア回路３２の出力信号ＳＥＬがローレベル“Ｌ”となり、第１のセレクタ回路３３の出力信号Ｍ１ＣＳとして第２のチップセレクト信号ＣＳ１が選択され、第２のセレクタ回路３４の出力信号Ｍ２ＣＳとして第１のチップセレクト信号ＣＳ０が選択される。ここに、ＣＰＵ１は、ブートプログラム２１の書換え開始前に第１のセレクタ回路３３が有する第１のスタートアドレス割当て機能（第１のフラッシュＲＯＭ８にＣＰＵ１のスタートアドレスを割当てる機能）を無効化し、かつ第２のセレクタ回路３４が有する第２のスタートアドレス割当て機能（第２のフラッシュＲＯＭ９にＣＰＵ１のスタートアドレスを割当てる機能）を有効化する書換え開始前設定手段を構成する。
【００３１】
またＣＰＵ１は、前記ＳＴ１０の処理において、プログラム書換え完了後に第２の出力ポート１２からの信号ｐ２をハイレベル“Ｈ”にセットし、続いて第１の出力ポート１１からの信号ｐ１をローレベル“Ｌ”にリセットしている。こうすることにより、電源立上げの際には第２の出力ポート１２からの信号ｐ２がハイレベル“Ｈ”に保持されているので、デコード回路３２におけるオア回路３２の出力信号ＳＥＬがハイレベル“Ｈ”を維持し、第１のセレクタ回路３３の出力信号Ｍ１ＣＳとして第１のチップセレクト信号ＣＳ０が選択され、第２のセレクタ回路３４の出力信号Ｍ２ＣＳとして第２のチップセレクト信号ＣＳ１が選択される。ここに、ＣＰＵ１は、ブートプログラム２１の書換え完了後に第１のセレクタ回路３３が有する第１のスタートアドレス割当て機能を有効化し、かつ第２のセレクタ回路３４が有する第２のスタートアドレス割当て機能を無効化する書換え完了後設定手段を構成する。
【００３２】
このように構成された第１の実施の形態においては、通常は、第２の出力ポート１２からの信号ｐ２がハイレベル“Ｈ”にセットされているので、電源投入の際にデコーダ回路１０におけるオア回路３２の選択信号ＳＥＬがハイレベル“Ｈ”となる。これにより、図６（ａ）に示すように、ＣＰＵ１が有するアドレス空間のうちの００００００(H) 番地から０７ＦＦＦＦ(H) 番地までに第１のフラッシュＲＯＭ８が割当てられ、０８００００(H) 番地から０ＦＦＦＦＦ(H) 番地までに第２のフラッシュＲＯＭ９が割当てられる。したがって、第１のフラッシュＲＯＭ８に格納されたブートプログラム２１の領域がスタートアドレス００００００(H) に対応するので、ＣＰＵ１は、電源投入によりブートプログラム２１を実行して装置を立ち上げ、その後、通常のファクシミリ動作制御に入る。
【００３３】
この状態で、例えば公衆回線Ｃを介して接続されたサービスセンターのホストコンピュータから第１のフラッシュＲＯＭ８に書込まれているプログラム２１，２２を書換えるものとすると、本実施の形態のファクシミリ装置は次の如く作用する。
【００３４】
はじめに、書換えが正常に行われた場合について、図５（ａ）を用いて説明する。
先ず、前記ホストコンピュータから公衆回線Ｃを通じて最新プログラムがダウンロードされ、ＲＡＭ７に一時的に格納される。次いで、ＣＰＵ１の制御により、書換え開始前の時点ｔ１にて第１の出力ポート１１の出力信号ｐ１がハイレベル“Ｈ”にセットされ、続いて時点ｔ２にて第２の出力ポート１２の出力信号ｐ２がローレベル“Ｌ”にリセットされる。しかる後、第２のフラッシュＲＯＭ９内の書換えプログラム２４により第１のフラッシュＲＯＭ８のプログラム２１，２２がホストコンピュータからダウンロードされた最新プログラムに書換えられる。そして、書換えが正常に終了すると、その時点ｔ３にて第２の出力ポート１２の出力信号ｐ２がハイレベル“Ｈ”にセットされ、続いて時点ｔ４にて第１の出力ポート１１の出力信号ｐ１がローレベル“Ｌ”にリセットされる。
【００３５】
その後、ファクシミリ装置の電源が一旦オフされ、再投入されると、オア回路３２の選択信号ＳＥＬがハイレベル“Ｈ”のままなので、第１のフラッシュＲＯＭ８と第２のフラッシュＲＡＭ９とに対するアドレスの割当ては、図６（ａ）に示す状態となる。したがって、第１のフラッシュＲＯＭ８に格納されたブートプログラム２１の領域がスタートアドレス００００００(H) 番地に対応するので、ＣＰＵ１は第１のフラッシュＲＯＭ８に格納されたブートプログラム２１を実行して装置を立ち上げ、その後、通常のファクシミリ動作制御に入る。
【００３６】
次に、書換え途中で停電が発生した場合の作用を図５（ｂ）を用いて説明する。
先ず、書換え開始前の時点ｔ１にて第１の出力ポート１１の出力信号ｐ１がハイレベル“Ｈ”にセットされ、続いて時点ｔ２にて第２の出力ポート１２の出力信号ｐ２がローレベル“Ｌ”にリセットされてから書換え動作が開始されるまでは前記と同様である。ここで、書換え途中の時点ｔ５にて停電が発生して電源がダウンすると、第１の出力ポート１１の出力信号ｐ１がローレベル“Ｌ”にリセットされる。
【００３７】
そして、その後の時点ｔ６にて電源が復旧すると、第１の出力ポート１１の出力信号ｐ１及び第２の出力ポート１２の出力信号ｐ２がいずれもローレベル“Ｌ”にリセットされているので、オア回路３２の出力信号ＳＥＬがローレベル“Ｌ”となり、第１及び第２のセレクタ回路３３，３４の出力としてＢ入力が選択される。すなわち、第１のセレクタ回路３３の出力信号Ｍ１ＣＳが第２のチップセレクト信号ＣＳ２となり、第２のセレクタ回路３４の出力信号Ｍ２Ｓが第１のチップセレクト信号ＣＳ１となる。その結果、図６（ｂ）に示すように、ＣＰＵ１の有するアドレス空間のスタートアドレス００００００(H) 番地から０７ＦＦＦＦ(H) 番地までに第２のフラッシュＲＯＭ９が割当てられ、０８００００(H) 番地から０ＦＦＦＦＦ(H) 番地までに第１のフラッシュＲＯＭ８が割当てられる。したがって、第２のフラッシュＲＯＭ９に格納された復旧用ブートプログラム２３の領域がスタートアドレス００００００(H) 番地に対応するので、ＣＰＵ１は、停電復旧後には第２のフラッシュＲＯＭ９に格納された復旧用ブートプログラム２３を実行して装置を立ち上げる。そして、ホストコンピュータから最新プログラムが再度ダウンロードされたならば、第２のフラッシュＲＯＭ９内の書換えプログラム２４によりアドレス０８００００(H) 番地より後に割当てられた第１のフラッシュＲＯＭ８にその最新プログラムが書込まれる。すなわち、第１のフラッシュＲＯＭ８のプログラムが最新プログラムに書換えられる。そして、書換えを完了すると、その時点ｔ７にて第２の出力ポート１２の出力信号ｐ２がハイレベル“Ｈ”にセットされる。
【００３８】
その後、ファクシミリ装置の電源が一旦オフされ、再投入されると、オア回路３２の選択信号ＳＥＬがハイレベル“Ｈ”になるので、第１のフラッシュＲＯＭ８と第２のフラッシュＲＯＭ９とに対するアドレスの割当ては、図６（ａ）に示す状態に戻る。したがって、ＣＰＵ１は第１のフラッシュＲＯＭ８に格納されたブートプログラム２１を実行して装置を立ち上げ、その後、通常のファクシミリ動作制御に入る。
【００３９】
このように第１の実施の形態によれば、第１のフラッシュＲＯＭ８に格納されたブートプログラム２１を含むプログラムの書換え途中で停電が発生してプログラムの書換えに失敗しブートプログラム２１が破壊されたとしても、停電復旧時には、第２のフラッシュＲＯＭ９に格納された復旧用ブートプログラム２３によってＣＰＵ１が立ち上がるので、ブートプログラム２１の破壊により装置が立ち上がらなくなるという不具合を確実に解消できる。この場合において、第２のフラッシュＲＯＭ９は、復旧用ブートプログラム２３と書換えプログラム２４とを格納するだけの容量が確保されていればよく、第１のフラッシュＲＯＭ８に格納された全プログラム２１，２２を格納するのに充分な容量を確保しておく必要はないので、メモリ容量を大幅に低減でき、装置の小型化及び製品の低価格化を図ることができる。
【００４０】
次に、本願請求項２記載の発明に対応する第２の実施の形態について図７乃至図１１を用いて説明する。なお、この第２の実施の形態も、ファクシミリ装置に本願請求項２記載の発明を適用したものである。
【００４１】
図７は第２の実施の形態であるファクシミリ装置の要部構成を示すブロック図であって、かかるファクシミリ装置は主制御部としてＣＰＵ４１を搭載している。そしてこのＣＰＵ４１に、アドレスバス及びデータバスなどのバスライン４２を介して、画像読取部４３、画像印刷部４４、操作表示部４５、回線制御部４６、ＲＡＭ４７、フラッシュＲＯＭ４８、メモリカードインタフェース４９及びシステム制御回路５０の各部を接続している。
【００４２】
ここで、画像読取部４３，画像印刷部４４、操作表示部４５、回線制御部４６及びＲＡＭ４７は、第１の実施の形態のファクシミリ装置における画像読取部３，画像印刷部４、操作表示部５、回線制御部６及びＲＡＭ７と同一である。
電気的に書換え可能な不揮発性のメモリ領域であるフラッシュＲＯＭ４８は、プログラムの格納領域として使用し、図８（ａ）に示すように、ＣＰＵ１の立上げを行うブートプログラム６１を先頭領域より記憶し、それに引き続いてこのブートプログラム６１による立上げ後のファクシミリ基本動作を制御するファクシミリ用メインプログラム６２を記憶している。
【００４３】
メモリカードインタフェース４９は、可搬式記憶媒体として機能するリカバリ用メモリカード５１を着脱自在に装着可能であり、装着されたメモリカード５１とＣＰＵ４１とを電気的に接続する媒体装着部として機能する。
上記リカバリ用メモリカード５１は、プログラム記憶部としてＥＰＲＯＭ（紫外線消去型プログラミングＲＯＭ）５１１を内蔵したもので、このＥＰＲＯＭ５１１には、図８（ｂ）に示すように、前記フラッシュＲＯＭ４８内のブートプログラム６１が破壊されたときに復旧を行うための復旧用ブートプログラム６３を先頭領域より記憶し、それに引き続いて前記フラッシュＲＯＭ４８に格納されたプログラムの書換えを制御する書換えプログラム６４を記憶している。
【００４４】
システム制御回路５０は、前記フラッシュＲＯＭ４８と前記リカバリ用メモリカード５１内のＥＰＲＯＭ５１１とに対してＣＰＵ４１が有するアドレス空間を割当てる機能を有したものである。
ここで第２の実施の形態でも、説明の便宜上、ＣＰＵ１が有するアドレス空間を００００００(H) 番地からＦＦＦＦＦＦ(H) 番地までとする。そして、第１のチップセレクト信号ＣＳ０をスタートアドレスである００００００(H) 番地から０７ＦＦＦＦ(H) 番地までのアドレス空間を割り当てるときアクティブとなる信号とし、第２のチップセレクト信号ＣＳ１を０８００００(H) 番地から０ＦＦＦＦＦ(H) 番地までのアドレス空間を割り当てるときアクティブとなる信号とする。
【００４５】
システム制御回路５０は、図１０に示すように、ＣＰＵ４１からのアドレス信号を解釈して第１のチップセレクト信号ＣＳ０を発生する機能と、ＣＰＵ４１からのコマンドを解釈してコントロール信号ＣＯＮＴを発生する機能とを有したチップセレクト＆コントロール回路５０１と、上記チップセレクト＆コントロール回路５０１から入力される第１のチップセレクト信号ＣＳ０を前記フラッシュＲＯＭ４８に送出してこのフラッシュＲＯＭ４８のメモリ領域をアドレス空間００００００(H) 番地から０７ＦＦＦＦ(H) 番地に割当てるか、メモリカード５１から入力される第２のチップセレクト信号ＣＳ１を前記フラッシュＲＯＭ４８に送出してこのフラッシュＲＯＭ４８のメモリ領域をアドレス空間０８００００(H) 番地から０ＦＦＦＦＦ(H) 番地に割当てるかを選択するセレクタ回路５０２と、装置本体の電源投入によりローレベル“Ｌ”のリセット信号ＲＥＳを発生するリセット回路５０３とで構成している。
ここに、チップセレクト＆コントロール回路５０１及びセレクタ回路５０２は本体側スタートアドレス割当手段を構成する。
【００４６】
一方、リカバリ用メモリカード５１は、前記ＥＰＲＯＭ５１と、フリップフロップ回路５１２と、チップセレクト＆セレクタ回路５１３とを備えている。チップセレクト＆セレクタ回路５１３は、第２のチップセレクト信号ＣＳ１を発生する機能と、前記システム制御回路５０から与えられる第１のチップセレクト信号ＣＳ０をＥＰＲＯＭ５１１に送出してＥＰＲＯＭ５１１のメモリ領域をアドレス空間００００００(H) 番地から０７ＦＦＦＦ(H) 番地に割当てる機能と、前記コントロール信号ＣＯＮＴの入力に応じて上記フリップフロップ回路５１２にトリガ信号ＴＲＧを出力する機能とを有したものである。
ここに、チップセレクト＆セレクタ回路５１３は媒体側スタートアドレス割当て手段を構成する。
【００４７】
フリップフロップ回路５１２は、リセット端子Ｒにリセット信号ＲＥＳが入力されるとＱ信号をハイレベル“Ｈ”，／Ｑ信号をローレベル“Ｌ”とし、トリガ端子Ｔにトリガ信号ＴＲＧが入力されるとＱ信号をローレベル“Ｌ”，／Ｑ信号をハイレベル“Ｈ”とする回路である。
フリップフロップ回路５１２のＱ信号は、チップセレクト＆セレクタ回路５１３に入力される。チップセレクト＆セレクタ回路５１３は、Ｑ信号がハイレベル“Ｈ”になったことに応じて第２のチップセレクト信号ＣＳ１を発生するとともに、前記システム制御回路５０から与えられる第１のチップセレクト信号ＣＳ０をＥＰＲＯＭ５１１に送出するものとなっている。
【００４８】
また、フリッププロップ回路５１３の／Ｑ信号は、システム制御回路５０のセレクタ回路５０２に入力される。セレクタ回路５０２は、／Ｑ信号がローレベル“Ｌ”になったことに応じてメモリカード５１から入力される第２のチップセレクト信号ＣＳ１を選択し、ハイレベル“Ｈ”になったことに応じてチップセレクト＆コントロール回路５０１から入力される第１のチップセレクト信号ＣＳ０を選択する。
ここに、フリップフロップ回路は切換手段を構成する。
【００４９】
メモリカードインタフェース４９は、装着されたメモリカード５１のＥＰＲＯＭ５１１をバスライン４２に接続する。また、前記システム制御回路５０のチップセレクト＆コントロール回路５０１から発生される第１のチップセレクト信号ＣＳ０とコントロール信号ＣＯＮＴとをメモリカード５１のチップセレクト＆セレクタ回路５１３に供給する。また、前記システム制御回路５０のリセット回路５０３から発生されるリセット信号ＲＥＳをメモリカード５１のフリップフロップ回路５１２に供給する。さらに、メモリカード５１のチップセレクト＆セレクタ回路５１３から発生される第２のチップセレクト信号ＣＳ１を前記システム制御回路５０のセレクタ回路５０２に供給する。
【００５０】
このように構成された第２の実施の形態においては、通常は、メモリカード５１がメモリカードインタフェース４９に装着されていない。この状態では、システム制御回路５０のセレクタ回路５０２は、チップセレクト＆コントロール回路５０１からの第１のチップセレクト信号ＣＳ０を選択する。
【００５１】
その結果、図１１（ａ）に示すように、ＣＰＵ１が有するアドレス空間のうちの００００００(H) 番地から０７ＦＦＦＦ(H) 番地までにフラッシュＲＯＭ４８が割当てられる。したがって、フラッシュＲＯＭ４８に格納されたブートプログラム６１の領域がスタートアドレス００００００(H) 番地に対応するので、ＣＰＵ１は、電源投入によりブートプログラム６１を実行して装置を立ち上げ、その後、通常のファクシミリ動作制御に入る。
【００５２】
この状態で、例えば公衆回線Ｃを介して接続されたサービスセンターのホストコンピュータからフラッシュＲＯＭ４８に書込まれているプログラム６１，６２を書換えることができる。ただし、この書換え途中で停電が発生すると、フラッシュＲＯＭ４８内のプログラム６１，６２が破壊され、システムが立ち上がらなくなる場合がある。
【００５３】
このような場合には、リカバリ用メモリカード５１をメモリカードインタフェース４９に装着した後、装置本体の電源を投入する。そうすると、システム制御回路５０内のリセット回路５０３からリセット信号ＲＥＳが発生し、リカバリ用メモリカード５１内のフリップフロップ回路５１２がリセットされる。これにより、フリップフロップ回路５１２からローレベル“Ｌ”の／Ｑ信号がシステム制御回路５０内のセレクタ回路５０２に与えられ、セレクタ回路５０２はメモリカード５１内のチップセレクト＆セレクタ回路５１３から発生する第２のチップセレクト信号ＣＳ１を選択するように切換わる。また、フリップフロップ回路５１２からハイレベル“Ｈ”のＱ信号がチップセレクト＆セレクタ回路５１３に与えられ、このセレクタ回路５１３は第２のチップセレクト信号ＣＳ１を発生するとともに、システム制御回路５０内のチップセレクト＆コントロール回路５０１から発生する第１のチップセレクト信号ＣＳ０を選択する。
【００５４】
その結果、図１１（ｂ）に示すように、ＣＰＵ１が有するアドレス空間のうちの００００００(H) 番地から０７ＦＦＦＦ(H) 番地までにメモリカード５１内のＥＰＲＯＭ５１１が割当てられ、０８００００(H) 番地から０ＦＦＦＦＦ(H) 番地までにフラッシュＲＯＭ４８が割当てられる。したがって、ＥＰＲＯＭ５１１に格納された復旧用ブートプログラム６３の領域がスタートアドレス００００００(H) 番地に対応するので、ＣＰＵ１は、復旧用ブートプログラム６３を実行して装置を立ち上げる。
【００５５】
そして、ホストコンピュータから最新プログラムが再度ダウンロードされたならば、ＣＰＵ４１は、ＥＰＲＯＭ５１１内の書換えプログラム６４を起動して０８００００(H) 番地以降に割当てられたフラッシュＲＯＭ４８の内容をその最新プログラムに書換える。
ここでＣＰＵ４１は、図９に示すように、プログラムの最終データまで正常に書換え終えたならば（ＳＴ１のＹＥＳ）、チップセレクト＆コントロール回路５０１を制御してコントロール信号ＣＯＮＴを発生させる（ＳＴ２）。
【００５６】
これにより、メモリカード５１内のチップセレクト＆セレクタ回路５１３からフリップフロップ回路５１２にトリガ信号ＴＲＧが供給され、／Ｑ出力がハイレベル“Ｈ”に変化する。その結果、システム制御回路５０内のセレクタ回路５０２は、チップセレクト＆コントロール回路５０１から発生する第１のチップセレクト信号ＣＳ０を選択するように切換わる。したがって、再びＣＰＵ１が有するアドレス空間のうちの００００００(H) 番地から０７ＦＦＦＦ(H) 番地までにフラッシュＲＯＭ４８が割当てられるようになる。
【００５７】
そこでＣＰＵ４１は、ジャンプ“０”を行う（ＳＴ３）。これにより、フラッシュＲＯＭ４８に書込まれた最新プログラムのブートプログラム６１によって装置が立ち上げられ、その後、通常のファクシミリ動作制御に入る。これにより、メモリカード５１を外して電源を再投入するなどの面倒な装置を実行することなくプログラムの書換えが正常に行われたか否かを確認することができる。
ここに、ＣＰＵ４１は復帰手段を構成する。
【００５８】
なお、最新プログラムの書込みが不十分で装置が立ち上がらない場合には、メモリカード５１を装着したままリセット操作を行う。そうすると、リセット回路５０３から再びリセット信号ＲＥＳが発生してセレクタ回路５０２が切換わり、ＣＰＵ１が有するアドレス空間のうちの００００００(H) 番地から０７ＦＦＦＦ(H) 番地までにメモリカード５１内のＥＰＲＯＭ５１１が割当てられ、０８００００(H) 番地から０ＦＦＦＦＦ(H) 番地までにフラッシュＲＯＭ４８が割当てられるので、前記と同様のリカバリー動作が再現される。したがって、メモリカード５１を抜き差し操作しなくてもリカバリーできるので操作性がよい。
【００５９】
このように第２の実施の形態においても、フラッシュＲＯＭ４８に格納されたブートプログラム６１を含むプログラムの書換え途中で停電が発生してプログラムの書換えに失敗しブートプログラム６１が破壊されたとしても、停電復旧時には、リカバリ用メモリカード５１のＥＰＲＯＭ５１１に格納された復旧用ブートプログラム６３によって装置が立ち上がるので、ブートプログラム６１の破壊により装置が立ち上がらなくなるという不具合を確実に解消できる。この場合において、装置としてはブートプログラム６１とメインプログラム６２とを記憶するためのフラッシュＲＯＭ４８を搭載すればよいので、第１の実施の形態よりもメモリ容量をさらに低減できるようになる。
【００６０】
また、リカバリ用メモリカード５１をメモリカードインタフェース４９に装着して電源を投入すれば、自動的にメモリカード５１内のＥＰＲＯＭ５１１に格納された復旧用ブートプログラム６３によって装置が立ち上がるので、内部記憶装置内のブートプログラムを使用するか外部記憶装置内のブートプログラムを使用するかを選択するためのスイッチ機構が不要であり、構成を簡略化できる。
【００６１】
なお、本発明はファクシミリ装置のみに適用されるものではなく、電気的に書換え可能なフラッシュＲＯＭ等の不揮発性メモリを搭載し、この不揮発性メモリにブートプログラム，アプリケーションプログラム等を記憶してなる情報処理装置全般に適用できるものである。
【００６２】
また、前記第２の実施の形態ではフラッシュＲＯＭ４８内のプログラムが破壊された際にリカバリ用メモリカード５１を装着し、このカード５１内のＥＰＲＯＭ５１１に記憶された書換えプログラム６４によって外部よりダウンロードされたプログラムでフラッシュＲＯＭ４８内のプログラムを復旧する場合を示したが、カード５１内のＥＰＲＯＭ５１１に復旧後のプログラムを記憶させ、復旧用ブートプログラム６３によって装置を立上げ後、ＥＰＲＯＭ５１１内のプログラムをフラッシュＲＯＭ４８に転送することによって復旧するようにしてもよい。
【００６３】
【発明の効果】
以上詳述したように、本発明によれば、メモリ容量が大幅に増加せずかつ格別なスイッチを設ける必要も無しに、ブートプログラムの書換えに失敗してブートプログラムが破壊されても確実に装置を立上げることができる情報処理装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態であるファクシミリ装置の要部構成を示すブロック図。
【図２】同ファクシミリ装置が有するプログラム格納領域の主要なプログラム構造を示す模式図。
【図３】同ファクシミリ装置が有するデコーダ回路の詳細図。
【図４】同ファクシミリ装置のＣＰＵが実行する要部処理を示す流れ図。
【図５】同ファクシミリ装置の出力ポートから出力される信号の要部での状態を示すタイミング図。
【図６】同ファクシミリ装置のＣＰＵが有するアドレス空間の割当てを説明するための図。
【図７】本発明の第２の実施の形態であるファクシミリ装置の要部構成を示すブロック図。
【図８】同ファクシミリ装置が有するプログラム格納領域の主要なプログラム構造を示す模式図。
【図９】同ファクシミリ装置のＣＰＵが書換えプログラムを実行したときの処理手順を示す流れ図。
【図１０】同ファクシミリ装置のメモリカードインタフェースにメモリカードが装着された場合の接続関係を説明するブロック図。
【図１１】同ファクシミリ装置のＣＰＵが有するアドレス空間の割当てを説明するための図。
【符号の説明】
１，４１…ＣＰＵ
８，９…第１，第２のフラッシュＲＡＭ
１０…デコード回路
１１，１２…第１，第２の出力ポート
２１，６１…ブートプログラム
２３，６３…復旧用ブートプログラム
４８…フラッシュＲＯＭ
４９…メモリカードインタフェース
５０…システム制御回路
５１…メモリカード[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an information processing apparatus such as a facsimile machine in which a nonvolatile memory such as an electrically rewritable flash ROM (Read Only Memoly) is mounted and a boot program, an application program, etc. are stored in the nonvolatile memory. .
[0002]
[Prior art]
2. Description of the Related Art In recent years, information processing apparatuses such as facsimile apparatuses are becoming mainstream that are equipped with an electrically rewritable nonvolatile memory such as a flash ROM as a storage means for storing a program. This is because, even after commercialization, it is possible to easily rewrite application programs in the memory to add functions and improve performance.
[0003]
In particular, in a facsimile apparatus connected to a public line, an electrically rewritable non-volatile memory is adopted as a program storage means, so that a program to be changed can be downloaded from the host computer or the like to the apparatus through the line. The program inside can be rewritten. As a result, it is no longer necessary to carry the device to the service station or to go to the customer to change the program, so that the program can be rewritten quickly without trouble.
[0004]
By the way, a CPU (Central Processing Unit) incorporated as a main control unit in this type of information processing apparatus generally executes a program from the head address (usually address 0) of the address space of the CPU when the power is turned on. Start. Therefore, a boot program for starting up the apparatus is stored from the head area of the nonvolatile memory as the program storage means, and the head area of the nonvolatile memory is assigned to the head address of the address space of the CPU. By doing so, the CPU always executes the boot program in response to power-on, so that the apparatus starts up as long as the boot program is normal. However, for example, if an accident such as a power failure occurs while the program containing the boot program stored in the non-volatile memory is being electrically rewritten and the program rewrite fails, the boot program will be destroyed and There was a risk that the device would not start up even when the power was turned on again.
[0005]
Therefore, conventionally, in order to be able to start up again after recovery even if an accident such as a power failure occurs when rewriting the program, it is sufficient to store the program separately from the first non-volatile memory storing the program. Equipped with a second non-volatile memory having an empty area, and when rewriting a program stored in the first non-volatile memory, all the programs in the first non-volatile memory are copied to the second non-volatile memory Then start rewriting. Then, when rewriting is completed normally, access from the first non-volatile memory is started, and when rewriting fails, access from the second non-volatile memory is started so that the CPU at the time of power-on is started. A technique for changing the access destination has been known (see Japanese Patent Application Laid-Open No. 9-34807).
[0006]
In addition, the internal program is stored in a nonvolatile memory built in the device, and a connecting means for connecting an external storage device storing the external program is provided in the device, and the start address at power-on is set as the start address of the nonvolatile memory. There is also a known technology that allows the user to select the start address of the external storage device by using a switch, and switches the switch to the external storage device side when the internal program is destroyed so that it can be started by an external program ( (See JP-A-8-17183).
[0007]
[Problems to be solved by the invention]
However, in the prior art disclosed in the former publication (Japanese Patent Laid-Open No. 9-34807), at least a program stored in at least the first nonvolatile memory can be sufficiently stored as a second nonvolatile memory that is not used except during program rewriting. Since it is necessary to secure the area, the memory capacity to be mounted has to be greatly increased, and the size of the apparatus and the price of the product are inevitably increased.
[0008]
On the other hand, in the prior art of the latter publication (JP-A-8-171383), the memory capacity to be mounted is not increased, but the start address at the time of power-on is set as the start address of the nonvolatile memory or the start address of the external storage device. There is a problem that a switch for switching between the two is necessary, the configuration is complicated, and the product is expensive.
[0009]
The present invention has been made based on such circumstances, and the purpose of the present invention is to fail to rewrite the boot program without booting up the boot program without significantly increasing the memory capacity and providing a special switch. It is an object of the present invention to provide an information processing apparatus that can reliably start up an apparatus even if a program is destroyed.
[0010]
[Means for Solving the Problems]
The invention corresponding to claim 1 of the present application is a first nonvolatile memory storing a boot program executed by a main control unit that controls the information processing apparatus main body, and a recovery for performing a recovery when the boot program is destroyed And a second non-volatile memory storing a boot program for use A first output that outputs a signal that is set before the start of rewriting of the program stored in the first nonvolatile memory under the control of the main control unit and is reset after the completion of rewriting and that resets the output signal when the power is turned off. A port and a second controller that outputs a signal that is reset before the start of rewriting of the program stored in the first nonvolatile memory under the control of the main control unit and that is set after the rewriting is completed, and that retains the output signal even when the power is turned off. And an output port. The selector circuit boots the first nonvolatile memory when a signal from at least one of the first and second output ports is set as the start address of the address space of the main control unit when the power is turned on. When all signals are reset, they are assigned to the boot program area for recovery of the second nonvolatile memory. It is what I did.
[0012]
According to the second aspect of the present invention, the main body of the information processing apparatus includes a main control unit, a nonvolatile memory storing a boot program executed by the main control unit, and a removable storage medium that is detachably mounted. A medium mounting unit electrically connected to the control unit; Input from a reset circuit that generates a reset signal when the power is turned on, a chip select & control circuit that has a function of generating a chip select signal and a function of generating a control signal under the control of the main control unit, and a chip select & control circuit By chip select signal Allocate the start address of the main controller at power-on to the boot program area of the non-volatile memory Selector circuit with function And provide. In addition, a program storage unit that stores a recovery boot program for recovery when the boot program is destroyed in a portable storage medium; By chip select signal input from chip select & control circuit The start address of the main control unit at power-on is assigned to the boot program area of the program storage unit A chip select & selector circuit having a function and a function of outputting a trigger signal upon input of a control signal, and when a reset signal output from the reset circuit is input, the start address assignment function by the chip select & selector circuit is enabled and Outputs a signal that invalidates the start address assignment function by the selector circuit, and when the trigger signal output from the chip select & selector circuit is input, invalidates the start address assignment function by the chip select & selector circuit and starts by the selector circuit Flip-flop circuit that outputs a signal that enables the address assignment function Are provided.
[0014]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
First, the claims of this application 1 A first embodiment corresponding to the described invention will be described with reference to FIGS. In the first embodiment, a facsimile apparatus functioning as an information processing apparatus is claimed in the present application. 1 The described invention is applied.
[0015]
FIG. 1 is a block diagram showing the configuration of the main part of a facsimile apparatus according to the first embodiment. This facsimile apparatus has a CPU 1 as a main control section. The CPU 1 is connected to an image reading unit 3, an image printing unit 4, an operation display unit 5, a line control unit 6, a RAM (Random Access Memoly) 7, a first bus, and the like via a bus line 2 such as an address bus and a data bus. The flash ROM 8, the second flash ROM 9, the decode circuit 10, the first output port 11, and the second output port 12 are connected.
[0016]
The image reading unit 3 optically reads an image of a transmission original by operating a scanner. The image printing unit 4 operates a printer to print an image of a received document on recording paper. The operation display unit 5 has a function of fetching operation signals of various operation buttons provided on the operation panel and a function of sending a display data signal to a display provided on the operation panel. The line control unit 6 controls data communication with a partner station connected via the public line C. The RAM 7 stores various data such as transmission image data and reception image data in a rewritable manner, and functions as a main memory.
[0017]
Both the first flash ROM 8 and the second flash ROM 9 which are electrically rewritable nonvolatile memory areas are used as program storage areas. Then, as shown in FIG. 2A, the first flash ROM 8 stores a boot program 21 for starting up the apparatus first executed by the CPU 1 when the power is turned on, from the head area, and subsequently. A facsimile main program 22 for controlling a basic facsimile operation after startup by the boot program 21 is stored. The second flash ROM 9 stores a recovery boot program 23 for recovery when the boot program 21 is destroyed from the top area, as shown in FIG. A rewriting program 24 for controlling rewriting of a program stored in one flash ROM 8 is stored.
[0018]
Here, the first flash ROM 8 functions as a first nonvolatile memory, and the second flash ROM 9 functions as a second nonvolatile memory.
Since the data amount of the rewrite program 24 is extremely small compared to the main program 22 for controlling the entire facsimile apparatus, all the programs stored in the second flash memory 9 (the recovery boot program 23 and the rewrite program 24) The total data amount is sufficiently smaller than the total data amount of all the programs (the boot program 21 and the main program 22) stored in the first flash ROM 8. Therefore, the second flash ROM 9 functioning as the second non-volatile memory can be covered by a flash ROM having a smaller memory capacity than the first flash ROM 8 functioning as the first non-volatile memory.
[0019]
As shown in FIG. 3, the decoder circuit 10 interprets an address signal from the CPU 1 and generates a first chip select signal CS0 and a second chip select signal CS1, and a first output port. The OR circuit 32 that calculates the logical sum of the signal p1 output from the signal 11 and the signal p2 output from the second output port 12 and outputs the calculation result as the selection signal SEL, and is output from the address decoder 31. The first chip select signal CS0 is input to the first input terminal A, the second chip select signal CS1 is input to the second input terminal B, and the selection signal SEL output from the OR circuit 32 is set to the set terminal. The first selector circuit 33 input to S and the second chip select signal CS1 output from the address decoder 31 are input to the first input terminal. And a second selector circuit 34 for inputting the first chip select signal CS2 to the second input terminal B and inputting the selection signal SEL output from the OR circuit 32 to the set terminal S. Is.
[0020]
The first and second selector circuits 33 and 34 both select the input terminal A and output it from the output terminal Y when the selection signal SEL input to the set terminal S is at the high level “H”. When SEL is at a low level “L”, the input terminal B is selected and output from the output terminal Y. Then, the Y output of the first selector circuit 33 is used as a chip select signal M1CS for assigning an address space to the first flash ROM 8, and the Y output of the second selector circuit 34 is supplied to the second flash ROM 9. A chip select signal M2CS for assigning an address space is used.
[0021]
Here, in the first embodiment, for convenience of explanation, the address space of the CPU 1 is assumed to be from 000000 (H) address to FFFFFF (H) address. The first chip select signal CS0 is used as an active signal when allocating the address space from the address 000000 (H) which is the start address to the address 07FFFF (H), and the second chip select signal CS1 is 080000 (H). This signal becomes active when an address space from the address to 0FFFFF (H) is allocated.
[0022]
Here, the first selector circuit 33 selects the first chip select signal CS0 input to the input terminal A as the output signal M1CS when the output signal SEL from the OR circuit 32 is at the high level “H”. Therefore, the second selector circuit 34 functions as a first start address assigning means, and the second selector circuit 34 has a first chip select signal input to the input terminal B when the output signal SEL from the OR circuit 32 is at a low level “L”. Since CS0 is selected as the output signal M2CS, it functions as a second start address assigning means.
[0023]
The first and second output ports 11 and 12 output signals p1 and P2 under the control of the CPU 1, respectively. However, the first output port 11 is a volatile output port that resets the output signal p1 when the power is cut off, and the second output port 12 is a non-volatile that holds the output signal p2 even when the power is cut off. Output port.
[0024]
As shown in FIG. 4, the CPU 1 responds to the power-on of the apparatus body (ST1), generates an address signal of a preset start address 000000 (H), and the start address 000000 (H) is Read the data in the allocated memory space. At this time, if the normal boot program 21 or the recovery boot program 23 is assigned to the start address 000000 (H), the CPU 1 executes the boot program and starts up the apparatus (ST2).
[0025]
Here, when the executed boot program is the normal boot program 21 stored in the first flash ROM 8 (NO in ST3), the boot program stored in the first flash ROM 8 after the apparatus is started up. The facsimile main program 22 is activated to control a normal facsimile operation (ST4).
[0026]
When a program update command in the first flash ROM 8 is input from the outside during the control of the normal facsimile operation (YES in ST5), the CPU 1 stores the latest program downloaded through the public line C in the RAM 7. Temporarily store (ST6). Next, if the signal p1 from the first output port 11 is set to the high level “H” and then the signal p2 from the second output port 12 is reset to the low level “L”, the second level The rewriting program 24 stored in the flash ROM 9 is activated, and a rewriting operation is performed to rewrite the programs 21 and 22 in the first flash ROM 8 with the latest downloaded program (ST8).
[0027]
When the program rewriting operation is normally completed (YES in ST9), the CPU 1 sets the signal p2 from the second output port 12 to the high level “H”, and then from the first output port 11. The signal p1 is reset to the low level “L” (ST10). Thereafter, normal facsimile operation control is restored (ST4).
[0028]
On the other hand, if the executed boot program is the recovery boot program 23 stored in the second flash ROM 9 (YES in ST3), the CPU 1 downloads the latest program after starting up the apparatus. Wait. If downloaded (YES in ST11), the latest program is temporarily stored in the RAM 7, and then the rewrite program 24 stored in the second flash ROM 9 is started, and the program 21 in the first flash ROM 8 is started. , 22 are rewritten to rewrite the downloaded latest program (ST12).
[0029]
When the program rewriting operation is normally completed (YES in ST13), the CPU 1 sets the signal p2 from the second output port 12 to the high level “H” (ST14). Thereafter, normal facsimile operation control is entered (ST4).
[0030]
By the way, in the process of ST7, the CPU 1 sets the signal p1 from the first output port 11 to the high level “H” before starting the program rewriting, and subsequently sets the signal p2 from the second output port 12 to the low level. Reset to “L”. Thus, if a power failure occurs during program rewriting and the power is cut off, the signal p1 from the first output port 11 is reset to the low level “L”. Output signal SEL becomes low level “L”, the second chip select signal CS1 is selected as the output signal M1CS of the first selector circuit 33, and the first chip select is output as the output signal M2CS of the second selector circuit 34. Signal CS0 is selected. Here, the CPU 1 invalidates the first start address assignment function (the function of assigning the start address of the CPU 1 to the first flash ROM 8) of the first selector circuit 33 before the start of rewriting the boot program 21, and the first 2 constitutes a setting means before rewrite start that enables the second start address assignment function (function to assign the start address of the CPU 1 to the second flash ROM 9) of the second selector circuit 34.
[0031]
In the process of ST10, the CPU 1 sets the signal p2 from the second output port 12 to the high level “H” after the completion of the program rewriting, and subsequently sets the signal p1 from the first output port 11 to the low level “ It is reset to “L”. By doing so, since the signal p2 from the second output port 12 is held at the high level “H” when the power supply is turned on, the output signal SEL of the OR circuit 32 in the decode circuit 32 is at the high level “ H ″ is maintained, the first chip select signal CS0 is selected as the output signal M1CS of the first selector circuit 33, and the second chip select signal CS1 is selected as the output signal M2CS of the second selector circuit 34. . Here, the CPU 1 validates the first start address assignment function of the first selector circuit 33 after the rewriting of the boot program 21 and invalidates the second start address assignment function of the second selector circuit 34. The post-rewrite completion setting means is configured.
[0032]
In the first embodiment configured as described above, the signal p2 from the second output port 12 is normally set to the high level “H”. The selection signal SEL of the OR circuit 32 becomes high level “H”. As a result, as shown in FIG. 6A, the first flash ROM 8 is allocated from the address 000000 (H) to the address 07FFFF (H) in the address space of the CPU 1, and from the address 800000 (H) to 0FFFFF. (H) The second flash ROM 9 is allocated by the address. Therefore, since the area of the boot program 21 stored in the first flash ROM 8 corresponds to the start address 000000 (H), the CPU 1 executes the boot program 21 when the power is turned on and starts up the apparatus. Enters facsimile operation control.
[0033]
In this state, for example, if the programs 21 and 22 written in the first flash ROM 8 are rewritten from the host computer of the service center connected via the public line C, the facsimile apparatus of this embodiment is It works as follows.
[0034]
First, a case where rewriting is performed normally will be described with reference to FIG.
First, the latest program is downloaded from the host computer through the public line C and is temporarily stored in the RAM 7. Next, under the control of the CPU 1, the output signal p 1 of the first output port 11 is set to the high level “H” at the time t 1 before the start of rewriting, and then the output signal of the second output port 12 at the time t 2. p2 is reset to low level “L”. Thereafter, the programs 21 and 22 in the first flash ROM 8 are rewritten to the latest programs downloaded from the host computer by the rewriting program 24 in the second flash ROM 9. When the rewriting is completed normally, the output signal p2 of the second output port 12 is set to the high level “H” at the time point t3, and then the output signal p1 of the first output port 11 at the time point t4. Is reset to low level “L”.
[0035]
Thereafter, when the power of the facsimile apparatus is once turned off and turned on again, the selection signal SEL of the OR circuit 32 remains at the high level “H”, so that the addresses are assigned to the first flash ROM 8 and the second flash RAM 9. Is in the state shown in FIG. Therefore, since the area of the boot program 21 stored in the first flash ROM 8 corresponds to the start address 000000 (H), the CPU 1 executes the boot program 21 stored in the first flash ROM 8 to start up the apparatus. Then, normal facsimile operation control is entered.
[0036]
Next, the operation when a power failure occurs during rewriting will be described with reference to FIG.
First, at time t1 before the start of rewriting, the output signal p1 of the first output port 11 is set to the high level “H”, and then at time t2, the output signal p2 of the second output port 12 is set to the low level “ The process from the reset to L ″ to the start of the rewrite operation is the same as described above. Here, when a power failure occurs at time t5 during rewriting, the output signal p1 of the first output port 11 is reset to low level “L”.
[0037]
Then, when the power supply is restored at time t6, the output signal p1 of the first output port 11 and the output signal p2 of the second output port 12 are both reset to the low level “L”. The output signal SEL of the circuit 32 becomes the low level “L”, and the B input is selected as the output of the first and second selector circuits 33 and 34. That is, the output signal M1CS of the first selector circuit 33 becomes the second chip select signal CS2, and the output signal M2S of the second selector circuit 34 becomes the first chip select signal CS1. As a result, as shown in FIG. 6B, the second flash ROM 9 is allocated from the start address 000000 (H) to the address 07FFFF (H) in the address space of the CPU 1, and from the address 800000 (H) to 0FFFFF. (H) The first flash ROM 8 is allocated by the address. Therefore, since the area of the recovery boot program 23 stored in the second flash ROM 9 corresponds to the start address 000000 (H), the CPU 1 stores the recovery boot stored in the second flash ROM 9 after the power failure recovery. The program 23 is executed to start up the apparatus. When the latest program is downloaded again from the host computer, the latest program is written into the first flash ROM 8 assigned after the address 080000 (H) by the rewrite program 24 in the second flash ROM 9. . That is, the program in the first flash ROM 8 is rewritten with the latest program. When the rewriting is completed, the output signal p2 of the second output port 12 is set to the high level “H” at the time t7.
[0038]
Thereafter, when the power of the facsimile apparatus is once turned off and turned on again, the selection signal SEL of the OR circuit 32 becomes high level “H”, so that the addresses are assigned to the first flash ROM 8 and the second flash ROM 9. Returns to the state shown in FIG. Therefore, the CPU 1 executes the boot program 21 stored in the first flash ROM 8 to start up the apparatus, and then enters normal facsimile operation control.
[0039]
As described above, according to the first embodiment, a power failure occurred during the rewriting of the program including the boot program 21 stored in the first flash ROM 8, and the rewriting of the program failed and the boot program 21 was destroyed. However, when the power failure is restored, the CPU 1 is started up by the recovery boot program 23 stored in the second flash ROM 9, so that the problem that the apparatus cannot be started up due to the destruction of the boot program 21 can be surely solved. In this case, the second flash ROM 9 only needs to have a capacity sufficient to store the recovery boot program 23 and the rewrite program 24. All the programs 21 and 22 stored in the first flash ROM 8 are stored. Since it is not necessary to secure a sufficient capacity for storage, the memory capacity can be greatly reduced, and the size of the apparatus and the price of the product can be reduced.
[0040]
Next, the claims of this application 2 A second embodiment corresponding to the described invention will be described with reference to FIGS. The second embodiment is also claimed in the facsimile machine. 2 The described invention is applied.
[0041]
FIG. 7 is a block diagram showing a main configuration of a facsimile apparatus according to the second embodiment. The facsimile apparatus includes a CPU 41 as a main control unit. The CPU 41 is connected to an image reading unit 43, an image printing unit 44, an operation display unit 45, a line control unit 46, a RAM 47, a flash ROM 48, a memory card interface 49, and a system via a bus line 42 such as an address bus and a data bus. Each part of the control circuit 50 is connected.
[0042]
Here, the image reading unit 43, the image printing unit 44, the operation display unit 45, the line control unit 46, and the RAM 47 are the image reading unit 3, the image printing unit 4, and the operation display unit 5 in the facsimile apparatus of the first embodiment. These are the same as the line control unit 6 and the RAM 7.
The flash ROM 48, which is an electrically rewritable non-volatile memory area, is used as a program storage area. As shown in FIG. 8A, the boot program 61 for starting up the CPU 1 is stored from the top area. Subsequently, a facsimile main program 62 for controlling the basic facsimile operation after startup by the boot program 61 is stored.
[0043]
The memory card interface 49 can detachably mount a recovery memory card 51 that functions as a portable storage medium, and functions as a medium mounting unit that electrically connects the mounted memory card 51 and the CPU 41.
The recovery memory card 51 incorporates an EPROM (ultraviolet erasable programming ROM) 511 as a program storage unit. The EPROM 511 includes a boot program 61 in the flash ROM 48 as shown in FIG. A recovery boot program 63 for recovery when the memory is destroyed is stored from the top area, and subsequently, a rewrite program 64 for controlling rewriting of the program stored in the flash ROM 48 is stored.
[0044]
The system control circuit 50 has a function of allocating an address space of the CPU 41 to the flash ROM 48 and the EPROM 511 in the recovery memory card 51.
Also in the second embodiment, for convenience of explanation, the address space of the CPU 1 is assumed to be from 000000 (H) address to FFFFFF (H) address. The first chip select signal CS0 is used as an active signal when allocating the address space from the address 000000 (H) which is the start address to the address 07FFFF (H), and the second chip select signal CS1 is 080000 (H). This signal becomes active when an address space from the address to 0FFFFF (H) is allocated.
[0045]
As shown in FIG. 10, the system control circuit 50 interprets an address signal from the CPU 41 and generates a first chip select signal CS0, and interprets a command from the CPU 41 and generates a control signal CONT. And a first chip select signal CS0 input from the chip select & control circuit 501 is sent to the flash ROM 48, and the memory area of the flash ROM 48 is set to an address space 000000 (H ) From the address to 07FFFF (H), or the second chip select signal CS1 input from the memory card 51 is sent to the flash ROM 48, and the memory area of the flash ROM 48 is transferred from the address space 080000 (H) to 0FFFFF. (H) No. A selector circuit 502 for selecting whether to allocate to the ground and a reset circuit 503 for generating a low level “L” reset signal RES when the apparatus main body is turned on.
Here, the chip select & control circuit 501 and the selector circuit 502 constitute a main body side start address assigning means.
[0046]
On the other hand, the recovery memory card 51 includes the EPROM 51, a flip-flop circuit 512, and a chip select & selector circuit 513. The chip select & selector circuit 513 has a function of generating the second chip select signal CS1, and sends the first chip select signal CS0 given from the system control circuit 50 to the EPROM 511, thereby allocating the memory area of the EPROM 511 to the address space 000000. (H) address to 07FFFF (H) address and a function of outputting a trigger signal TRG to the flip-flop circuit 512 in response to the input of the control signal CONT.
Here, the chip select & selector circuit 513 constitutes a medium side start address assigning means.
[0047]
When the reset signal RES is input to the reset terminal R, the flip-flop circuit 512 sets the Q signal to the high level “H”, the / Q signal to the low level “L”, and the trigger signal TG to the trigger terminal T. The Q signal is a low level “L”, and the / Q signal is a high level “H”.
The Q signal of the flip-flop circuit 512 is input to the chip select & selector circuit 513. The chip select & selector circuit 513 generates the second chip select signal CS1 in response to the Q signal becoming the high level “H”, and the first chip select signal CS0 supplied from the system control circuit 50. Is sent to the EPROM 511.
[0048]
Further, the / Q signal of the flip-flop circuit 513 is input to the selector circuit 502 of the system control circuit 50. The selector circuit 502 selects the second chip select signal CS1 input from the memory card 51 in response to the / Q signal having become the low level “L”, and in response to the fact that the / Q signal has become the high level “H”. The first chip select signal CS0 input from the chip select & control circuit 501 is selected.
Here, the flip-flop circuit constitutes switching means.
[0049]
The memory card interface 49 connects the EPROM 511 of the attached memory card 51 to the bus line 42. Further, the first chip select signal CS 0 and the control signal CONT generated from the chip select & control circuit 501 of the system control circuit 50 are supplied to the chip select & selector circuit 513 of the memory card 51. The reset signal RES generated from the reset circuit 503 of the system control circuit 50 is supplied to the flip-flop circuit 512 of the memory card 51. Further, the second chip select signal CS 1 generated from the chip select & selector circuit 513 of the memory card 51 is supplied to the selector circuit 502 of the system control circuit 50.
[0050]
In the second embodiment configured as described above, normally, the memory card 51 is not attached to the memory card interface 49. In this state, the selector circuit 502 of the system control circuit 50 selects the first chip select signal CS0 from the chip select & control circuit 501.
[0051]
As a result, as shown in FIG. 11A, the flash ROM 48 is allocated from the address 000000 (H) to the address 07FFFF (H) in the address space of the CPU 1. Therefore, since the area of the boot program 61 stored in the flash ROM 48 corresponds to the start address 000000 (H), the CPU 1 starts up the apparatus by executing the boot program 61 when the power is turned on, and then performs normal facsimile operation. Enter control.
[0052]
In this state, for example, the programs 61 and 62 written in the flash ROM 48 can be rewritten from the host computer of the service center connected via the public line C. However, if a power failure occurs during the rewriting, the programs 61 and 62 in the flash ROM 48 may be destroyed and the system may not start up.
[0053]
In such a case, after the recovery memory card 51 is mounted on the memory card interface 49, the power of the apparatus main body is turned on. Then, a reset signal RES is generated from the reset circuit 503 in the system control circuit 50, and the flip-flop circuit 512 in the recovery memory card 51 is reset. As a result, the / Q signal at the low level “L” is supplied from the flip-flop circuit 512 to the selector circuit 502 in the system control circuit 50, and the selector circuit 502 generates the first signal generated from the chip select & selector circuit 513 in the memory card 51. The second chip select signal CS1 is switched to be selected. Further, a Q signal of high level “H” is supplied from the flip-flop circuit 512 to the chip select & selector circuit 513. The selector circuit 513 generates the second chip select signal CS1 and also the chip in the system control circuit 50. The first chip select signal CS0 generated from the select & control circuit 501 is selected.
[0054]
As a result, as shown in FIG. 11B, the EPROM 511 in the memory card 51 is allocated from the address 000000 (H) to the address 07FFFF (H) in the address space of the CPU 1, and from the address 800000 (H). The flash ROM 48 is allocated up to address 0FFFFF (H). Therefore, since the area of the recovery boot program 63 stored in the EPROM 511 corresponds to the start address 000000 (H), the CPU 1 executes the recovery boot program 63 and starts up the apparatus.
[0055]
If the latest program is downloaded again from the host computer, the CPU 41 activates the rewriting program 64 in the EPROM 511 and rewrites the contents of the flash ROM 48 allocated after address 800000 (H) with the latest program.
Here, as shown in FIG. 9, when the CPU 41 has successfully rewritten up to the final data of the program (YES in ST1), it controls the chip select & control circuit 501 to generate the control signal CONT (ST2).
[0056]
As a result, the trigger signal TRG is supplied from the chip select & selector circuit 513 in the memory card 51 to the flip-flop circuit 512, and the / Q output changes to the high level “H”. As a result, the selector circuit 502 in the system control circuit 50 is switched to select the first chip select signal CS0 generated from the chip select & control circuit 501. Therefore, the flash ROM 48 is again allocated from the address 000000 (H) to the address 07FFFF (H) in the address space of the CPU 1.
[0057]
Therefore, the CPU 41 performs a jump “0” (ST3). As a result, the apparatus is started up by the boot program 61 of the latest program written in the flash ROM 48, and then normal facsimile operation control is started. Thereby, it is possible to confirm whether or not the program has been normally rewritten without executing a troublesome device such as removing the memory card 51 and turning on the power again.
Here, the CPU 41 constitutes a return means.
[0058]
If the latest program is not sufficiently written and the apparatus does not start up, the reset operation is performed with the memory card 51 attached. Then, the reset signal RES is generated again from the reset circuit 503 and the selector circuit 502 is switched, and the EPROM 511 in the memory card 51 is allocated from address 000000 (H) to address 07FFFF (H) in the address space of the CPU 1. Since the flash ROM 48 is allocated from address 800000 (H) to address 0FFFFF (H), the recovery operation similar to the above is reproduced. Therefore, operability is good because recovery can be performed without removing and inserting the memory card 51.
[0059]
As described above, even in the second embodiment, even if a power failure occurs during the rewriting of the program including the boot program 61 stored in the flash ROM 48, the rewriting of the program fails and the boot program 61 is destroyed, At the time of recovery, the device is started up by the recovery boot program 63 stored in the EPROM 511 of the recovery memory card 51, so that the problem that the device cannot be started up due to the destruction of the boot program 61 can be reliably solved. In this case, since the device only needs to be equipped with a flash ROM 48 for storing the boot program 61 and the main program 62, the memory capacity can be further reduced as compared with the first embodiment.
[0060]
Further, when the recovery memory card 51 is inserted into the memory card interface 49 and the power is turned on, the apparatus is automatically started up by the recovery boot program 63 stored in the EPROM 511 in the memory card 51. The switch mechanism for selecting whether to use the boot program or the boot program in the external storage device is unnecessary, and the configuration can be simplified.
[0061]
It should be noted that the present invention is not applied only to a facsimile machine, and is provided with a non-volatile memory such as an electrically rewritable flash ROM, and information obtained by storing a boot program, application program, etc. in the non-volatile memory. The present invention can be applied to all processing devices.
[0062]
In the second embodiment, the recovery memory card 51 is mounted when the program in the flash ROM 48 is destroyed, and the program downloaded from the outside by the rewrite program 64 stored in the EPROM 511 in the card 51. In the above example, the program in the flash ROM 48 is restored. The restored program is stored in the EPROM 511 in the card 51, the apparatus is started up by the restoration boot program 63, and the program in the EPROM 511 is transferred to the flash ROM 48. You may make it recover by doing.
[0063]
【The invention's effect】
As described above in detail, according to the present invention, the memory capacity does not increase significantly, and it is not necessary to provide a special switch. Can be provided.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a main configuration of a facsimile apparatus according to a first embodiment of the present invention.
FIG. 2 is a schematic diagram showing a main program structure of a program storage area of the facsimile apparatus.
FIG. 3 is a detailed diagram of a decoder circuit included in the facsimile apparatus.
FIG. 4 is a flowchart showing main processing executed by the CPU of the facsimile apparatus.
FIG. 5 is a timing chart showing a state at a main part of a signal output from an output port of the facsimile apparatus.
FIG. 6 is a view for explaining allocation of address spaces possessed by the CPU of the facsimile apparatus.
FIG. 7 is a block diagram showing a main configuration of a facsimile apparatus according to a second embodiment of the present invention.
FIG. 8 is a schematic diagram showing a main program structure of a program storage area of the facsimile apparatus.
FIG. 9 is a flowchart showing a processing procedure when the CPU of the facsimile apparatus executes a rewriting program.
FIG. 10 is a block diagram illustrating a connection relationship when a memory card is inserted into the memory card interface of the facsimile apparatus.
FIG. 11 is a diagram for explaining allocation of an address space possessed by the CPU of the facsimile apparatus.
[Explanation of symbols]
1,41 ... CPU
8, 9 ... first and second flash RAMs
10. Decoding circuit
11, 12 ... first and second output ports
21, 61 ... Boot program
23, 63 ... Boot program for recovery
48 ... Flash ROM
49 ... Memory card interface
50. System control circuit
51 ... Memory card

Claims

情報処理装置本体を制御する主制御部と、
この主制御部によって実行されるブートプログラムを記憶した第１の不揮発性メモリと、
前記ブートプログラムが破壊されたときに復旧を行うための復旧用ブートプログラムを記憶した第２の不揮発性メモリと、
前記主制御部の制御により前記第１の不揮発性メモリに記憶されたプログラムの書換え開始前にセットされ書換え完了後にリセットされる信号を出力しかつ電源断によりその出力信号をリセットする第１の出力ポートと、
前記主制御部の制御により前記第１の不揮発性メモリに記憶されたプログラムの書換え開始前にリセットされ書換え完了後にセットされる信号を出力しかつ電源断でもその出力信号を保持する第２の出力ポートと、
電源投入時における前記主制御部のスタートアドレスを前記第１及び第２の出力ポートのうち少なくとも一方からの信号がセットされているときには前記第１の不揮発性メモリのブートプログラム領域に割り当て、いずれの信号もリセットされているときには前記第２の不揮発性メモリの復旧用ブートプログラム領域に割り当てるセレクタ回路と、
を具備したことを特徴とする情報処理装置。A main control unit for controlling the information processing apparatus main body;
A first nonvolatile memory storing a boot program executed by the main control unit;
A second non-volatile memory storing a recovery boot program for performing recovery when the boot program is destroyed;
A first output that outputs a signal that is set before the start of rewriting of the program stored in the first nonvolatile memory under the control of the main control unit and is reset after the completion of rewriting, and that resets the output signal when the power is turned off. Port,
A second output that outputs a signal that is reset before the start of rewriting of the program stored in the first nonvolatile memory under the control of the main control unit and that is set after the completion of the rewriting, and retains the output signal even when the power is turned off. Port,
When the signal from at least one of the first and second output ports is set, the start address of the main control unit at power-on is assigned to the boot program area of the first nonvolatile memory, A selector circuit assigned to the boot program area for recovery of the second nonvolatile memory when the signal is also reset;
An information processing apparatus comprising:

情報処理装置本体に、主制御部と、この主制御部によって実行されるブートプログラムを記憶した不揮発性メモリと、着脱自在に装着された可搬式記憶媒体を前記主制御部と電気的に接続する媒体装着部と、電源投入時にリセット信号を発生するリセット回路と、前記主制御部の制御によりチップセレクト信号を発生する機能とコントロール信号を発生する機能を有するチップセレクト＆コントロール回路と、前記チップセレクト＆コントロール回路から入力される前記チップセレクト信号により電源投入時における前記主制御部のスタートアドレスを前記不揮発性メモリのブートプログラム領域に割り当てる機能を有するセレクタ回路とを設け、
前記可搬式記憶媒体に、前記ブートプログラムが破壊されたときに復旧を行うための復旧用ブートプログラムを記憶したプログラム記憶部と、前記チップセレクト＆コントロール回路から入力される前記チップセレクト信号により電源投入時における前記主制御部のスタートアドレスを前記プログラム記憶部のブートプログラム領域に割り当てる機能と前記コントロール信号の入力によりトリガ信号を出力する機能とを有するチップセレクト＆セレクタ回路と、前記リセット回路から出力された前記リセット信号が入力されると前記チップセレクト＆セレクタ回路によるスタートアドレス割当機能を有効化しかつ前記セレクタ回路によるスタートアドレス割当機能を無効化する信号を出力し、前記チップセレクト＆セレクタ回路から出力された前記トリガ信号が入力されると前記チップセレクト＆セレクタ回路によるスタートアドレス割当機能を無効化しかつ前記セレクタ回路によるスタートアドレス割当機能を有効化する信号を出力するフリップフロップ回路とを設けたことを特徴とする情報処理装置。A main control unit, a non-volatile memory storing a boot program executed by the main control unit, and a removable storage medium that is detachably attached to the main control unit are electrically connected to the information processing apparatus main body. a medium mounting unit, a reset circuit for generating a reset signal at power-on, the chip select and control circuit having a function of generating functions and control signals for generating by lithium Ppuserekuto signal to the control of the main control unit, the a selector circuit having a function to assign a start address of said main control unit in the boot program area of said non-volatile memory at power-on by the pre-Eat Ppuserekuto signal input from the chip select and control circuit is provided,
Power to the friendly transportable storage medium, a program storage unit for storing the restoration boot program for recovery when the boot program is destroyed, by the winding Ppuserekuto signal before being input from said chip select and control circuit A chip select & selector circuit having a function of assigning a start address of the main control unit to the boot program area of the program storage unit at the time of input and a function of outputting a trigger signal by the input of the control signal, and output from the reset circuit When the reset signal is input, a signal for enabling the start address assignment function by the chip select & selector circuit and for invalidating the start address assignment function by the selector circuit is output and output from the chip select & selector circuit Is A flip-flop circuit that outputs a signal that invalidates the start address assignment function by the chip select & selector circuit and validates the start address assignment function by the selector circuit when the trigger signal is input; Information processing apparatus.