JP3667958B2 - Information processing device - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、電気的に書換え可能なフラッシュROM(Read Only Memoly)等の不揮発性メモリを搭載し、この不揮発性メモリにブートプログラム,アプリケーションプログラム等を記憶してなるファクシミリ装置などの情報処理装置に関する。
【0002】
【従来の技術】
近年、ファクシミリ装置などの情報処理装置では、プログラムを格納するための記憶手段としてフラッシュROM等の電気的に書換え可能な不揮発性メモリを搭載したものが主流となりつつある。これは、製品化した後でもメモリ内のアプリケーションプログラムを書換えて機能の追加や性能の向上を図ることを容易になし得るためである。
【0003】
特に、公衆回線に接続されるファクシミリ装置においては、プログラム記憶手段として電気的書換え可能な不揮発性メモリを採用することにより、ホストコンピュータなどから変更すべきプログラムを回線を通じて装置にダウンロードして不揮発性メモリ内のプログラムを書換えられるようになった。その結果、装置をサービスステーションまで運んだり、サービスマンが客先まで出向いてプログラムを変更する必要がなくなり、バージョンアップに伴うプログラムの書換えなどを手間なく速やかに行えるようになった。
【0004】
ところで、この種の情報処理装置に主制御部として組み込まれるCPU(Central Processing Unit )は、一般に電源が投入されると、CPUが有するアドレス空間の先頭番地(通常は0番地)からプログラムの実行を開始する。そこで、装置の立上げを行うブートプログラムをプログラム記憶手段としての不揮発性メモリの先頭領域から格納するとともに、この不揮発性メモリの先頭領域をCPUが有するアドレス空間の先頭番地に割り当てる。こうすることにより、CPUは電源投入に応じて必ずブートプログラムを実行するので、このブートプログラムが正常である限り装置が立ち上がる。ところが、例えば不揮発性メモリに格納されたブートプログラムを含むプログラムを電気的に書換えている途中で停電などの事故が発生してプログラムの書換えに失敗すると、ブートプログラムが破壊されてしまい、停電復旧後に電源を再投入しても装置が立ち上がらなくなるという不具合を生じるおそれがあった。
【0005】
そこで従来、プログラムの書換え時に停電などの事故が発生しても復旧後に再立上げできるようにするために、プログラムを格納する第1の不揮発性メモリとは別に前記プログラムを格納するのに十分な空き領域を有する第2の不揮発性メモリを搭載し、第1の不揮発性メモリに格納されたプログラムを書換える際には第1の不揮発性メモリ内のプログラムを全て第2の不揮発性メモリに複写してから書換えを開始する。そして、書換えを正常に完了した場合には第1の不揮発性メモリからアクセスを開始し、書換えに失敗した場合には第2の不揮発性メモリからアクセスを開始するように、電源投入時におけるCPUのアクセス先を変更できるようにした技術が知られていた(特開平9−34807号公報参照)。
【0006】
また、装置に内蔵した不揮発性メモリに内部プログラムを格納するとともに、この装置に外部プログラムを記憶した外部記憶装置を接続する接続手段を設け、電源投入時のスタートアドレスを不揮発性メモリの先頭アドレスとするか、外部記憶装置の先頭アドレスにするかをスイッチで切換え選択できるようにして、内部プログラムの破壊時にはスイッチを外部記憶装置側に切換えて外部プログラムで立ち上がるようにした技術も知られていた(特開平8−171483号公報参照)。
【0007】
【発明が解決しようとする課題】
しかしながら、前者公報(特開平9−34807号公報)の従来技術では、プログラム書換え時以外は使用しない第2の不揮発性メモリとして少なくとも第1の不揮発性メモリに格納されたプログラムを十分に格納できるだけの領域を確保しておく必要となるため搭載するメモリ容量が大幅に増加せざるを得ず、装置の大型化並びに製品の高価格化が避けられなかった。
【0008】
他方、後者公報(特開平8−171483号公報)の従来技術では、搭載するメモリ容量は増加されないものの、電源投入時のスタートアドレスを不揮発性メモリの先頭アドレスとするか外部記憶装置の先頭アドレスにするかを切り換えるためのスイッチが必要で、構成が複雑化しやはり製品が高価格になるという問題があった。
【0009】
本発明はこのような事情に基づいてなされたもので、その目的とするところは、メモリ容量が大幅に増加せずかつ格別なスイッチを設ける必要も無しに、ブートプログラムの書換えに失敗してブートプログラムが破壊されても確実に装置を立上げることができる情報処理装置を提供しようとするものである。
【0010】
【課題を解決するための手段】
本願請求項1対応の発明は、情報処理装置本体を制御する主制御部によって実行されるブートプログラムを記憶した第1の不揮発性メモリと、ブートプログラムが破壊されたときに復旧を行うための復旧用ブートプログラムを記憶した第2の不揮発性メモリとを設けるとともに、主制御部の制御により第1の不揮発性メモリに記憶されたプログラムの書換え開始前にセットされ書換え完了後にリセットされる信号を出力しかつ電源断によりその出力信号をリセットする第1の出力ポートと、主制御部の制御により第1の不揮発性メモリに記憶されたプログラムの書換え開始前にリセットされ書換え完了後にセットされる信号を出力しかつ電源断でもその出力信号を保持する第2の出力ポートとを設ける。そしてセレクタ回路は、電源投入時における主制御部が有するアドレス空間のスタートアドレスを第1及び第2の出力ポートのうち少なくとも一方からの信号がセットされているときには第1の不揮発性メモリのブートプログラム領域に割り当て、いずれの信号もリセットされているときには第2の不揮発性メモリの復旧用ブートプログラム領域に割り当てるようにしたものである。
【0012】
本願請求項2記載の発明は、情報処理装置本体に、主制御部と、この主制御部によって実行されるブートプログラムを記憶した不揮発性メモリと、着脱自在に装着された可搬式記憶媒体を主制御部と電気的に接続する媒体装着部と、電源投入時にリセット信号を発生するリセット回路と、主制御部の制御によりチップセレクト信号を発生する機能とコントロール信号を発生する機能を有するチップセレクト&コントロール回路と、チップセレクト&コントロール回路から入力されるチップセレクト信号により電源投入時における主制御部のスタートアドレスを前記不揮発性メモリのブートプログラム領域に割り当てる機能を有するセレクタ回路とを設ける。また、可搬式記憶媒体に、ブートプログラムが破壊されたときに復旧を行うための復旧用ブートプログラムを記憶したプログラム記憶部と、チップセレクト&コントロール回路から入力されるチップセレクト信号により電源投入時における主制御部のスタートアドレスをプログラム記憶部のブートプログラム領域に割り当てる機能とコントロール信号の入力によりトリガ信号を出力する機能とを有するチップセレクト&セレクタ回路と、リセット回路から出力されたリセット信号が入力されるとチップセレクト&セレクタ回路によるスタートアドレス割当機能を有効化しかつセレクタ回路によるスタートアドレス割当機能を無効化する信号を出力し、チップセレクト&セレクタ回路から出力されたトリガ信号が入力されるとチップセレクト&セレクタ回路によるスタートアドレス割当機能を無効化しかつセレクタ回路によるスタートアドレス割当機能を有効化する信号を出力するフリップフロップ回路とを設けたものである。
【0014】
【発明の実施の形態】
以下、本発明の実施の形態を図面を用いて説明する。
はじめに、本願請求項1記載の発明に対応する第1の実施の形態について図1乃至図6を用いて説明する。なお、この第1の実施の形態は、情報処理装置として機能するファクシミリ装置に本願請求項1記載の発明を適用したものである。
【0015】
図1は第1の実施の形態であるファクシミリ装置の要部構成を示すブロック図であって、かかるファクシミリ装置は主制御部としてCPU1を搭載している。そしてこのCPU1に、アドレスバス及びデータバスなどのバスライン2を介して、画像読取部3、画像印刷部4、操作表示部5、回線制御部6、RAM(Random Access Memoly)7、第1のフラッシュROM8、第2のフラッシュROM9、デコード回路10、第1の出力ポート11及び第2の出力ポート12の各部を接続している。
【0016】
画像読取部3は、スキャナを動作させて送信原稿の画像を光学的に読取るものである。画像印刷部4は、プリンタを動作させて受信原稿の画像等を記録紙に印刷するものである。操作表示部5は、操作パネルに設けられた各種操作ボタンの操作信号を取込む機能と、同操作パネルに設けられた表示器に表示データ信号を送出する機能とを有したものである。回線制御部6は、公衆回線Cにより接続された相手局とのデータ通信を制御するものである。RAM7は、送信画像データや受信画像データなどの各種データを書換え自在に記憶するもので、メインメモリとして機能する。
【0017】
電気的に書換え可能な不揮発性のメモリ領域である第1のフラッシュROM8及び第2のフラッシュROM9は、いずれもプログラムの格納領域として使用する。そして第1のフラッシュROM8には、図2(a)に示すように、電源投入時にCPU1によって最初に実行される装置の立上げを行うためのブートプログラム21を先頭領域より記憶し、それに引き続いてこのブートプログラム21による立上げ後のファクシミリ基本動作を制御するファクシミリ用メインプログラム22を記憶している。第2のフラッシュROM9には、同図(b)に示すように、前記ブートプログラム21が破壊されたときに復旧を行うための復旧用ブートプログラム23を先頭領域より記憶し、それに引き続いて前記第1のフラッシュROM8に格納されたプログラムの書換えを制御する書換えプログラム24を記憶している。
【0018】
ここに、第1のフラッシュROM8は第1の不揮発性メモリとして機能し、第2のフラッシュROM9は第2の不揮発性メモリとして機能する。
なお、ファクシミリ装置全体を制御するメインプログラム22と比較して書換えプログラム24のデータ量が極端に少ないので、第2のフラッシュメモリ9に格納される全プログラム(復旧用ブートプログラム23と書換えプログラム24)の合計データ量は、第1のフラッシュROM8に格納される全プログラム(ブートプログラム21とメインプログラム22)の合計データ量に比べて充分に少ないものとなる。したがって、第2の不揮発性メモリとして機能する第2のフラッシュROM9は、第1の不揮発性メモリとして機能する第1のフラッシュROM8に比べてメモリ容量の小さいフラッシュROMで賄うことができる。
【0019】
デコーダ回路10は、図3に示すように、CPU1からのアドレス信号を解釈し、第1のチップセレクト信号CS0と第2のチップセレクト信号CS1とを発生するアドレスデコーダ31と、第1の出力ポート11から出力される信号p1と第2の出力ポート12から出力される信号p2との論理和を演算しその演算結果を選択信号SELとして出力するオア回路32と、前記アドレスデコーダ31から出力される第1のチップセレクト信号CS0を第1の入力端子Aに入力し、第2のチップセレクト信号CS1を第2の入力端子Bに入力し、前記オア回路32から出力される選択信号SELをセット端子Sに入力する第1のセレクタ回路33と、前記アドレスデコーダ31から出力される第2のチップセレクト信号CS1を第1の入力端子Aに入力し、第1のチップセレクト信号CS2を第2の入力端子Bに入力し、前記オア回路32から出力される選択信号SELをセット端子Sに入力する第2のセレクタ回路34とを有したものである。
【0020】
前記第1及び第2のセレクタ回路33,34は、いずれもセット端子Sに入力される選択信号SELがハイレベル“H”のときには入力端子Aを選択して出力端子Yより出力し、選択信号SELがローレベル“L”のときには入力端子Bを選択して出力端子Yより出力する回路である。そして、第1のセレクタ回路33のY出力を前記第1のフラッシュROM8に対してアドレス空間を割り当てるチップセレクト信号M1CSとし、第2のセレクタ回路34のY出力を前記第2のフラッシュROM9に対してアドレス空間を割り当てるチップセレクト信号M2CSとしている。
【0021】
ここで第1の実施の形態では、説明の便宜上、CPU1が有するアドレス空間を000000(H) 番地からFFFFFF(H) 番地までとする。そして、第1のチップセレクト信号CS0をスタートアドレスである000000(H) 番地から07FFFF(H) 番地までのアドレス空間を割り当てるときアクティブとなる信号とし、第2のチップセレクト信号CS1を080000(H) 番地から0FFFFF(H) 番地までのアドレス空間を割り当てるときアクティブとなる信号とする。
【0022】
ここに、第1のセレクタ回路33は、オア回路32からの出力信号SELがハイレベル“H”のときに入力端子Aに入力される第1のチップセレクト信号CS0が出力信号M1CSとして選択されるので第1のスタートアドレス割当て手段として機能し、第2のセレクタ回路34は、オア回路32からの出力信号SELがローレベル“L”のときに入力端子Bに入力される第1のチップセレクト信号CS0が出力信号M2CSとして選択されるので第2のスタートアドレス割当て手段として機能する。
【0023】
第1及び第2の出力ポート11,12は、それぞれCPU1の制御により信号p1,P2を出力するものである。ただし、第1の出力ポート11は電源断によりその出力信号p1をリセットする揮発性の出力ポートであり、第2の出力ポート12は、電源断があってもその出力信号p2を保持する不揮発性の出力ポートである。
【0024】
CPU1は、図4に示すように、装置本体の電源投入に応動して(ST1)、予め設定されたスタートアドレス000000(H) 番地のアドレス信号を発生し、このスタートアドレス000000(H) 番地が割当てられたメモリ空間のデータを読出す。このとき、スタートアドレス000000(H) 番地に通常のブートプログラム21若しくは復旧用ブートプログラム23が割当てられているとすると、CPU1は、そのブートプログラムを実行して装置を立ち上げる(ST2)。
【0025】
ここで、実行されたブートプログラムが第1のフラッシュROM8に格納された通常のブートプログラム21であった場合には(ST3のNO)、装置の立上げ後に同第1のフラッシュROM8に格納されたファクシミリ用メインプログラム22を起動して、通常のファクシミリ動作を制御する(ST4)。
【0026】
そして、この通常のファクシミリ動作の制御中に外部より第1のフラッシュROM8内のプログラム更新指令が入力されると(ST5のYES)、CPU1は、公衆回線Cを通じてダウンロードされる最新のプログラムをRAM7に一時格納する(ST6)。次に、第1の出力ポート11からの信号p1をハイレベル“H”にセットし、続いて第2の出力ポート12からの信号p2をローレベル“L”にリセットしたならば、第2のフラッシュROM9に格納された書換えプログラム24を起動して、第1のフラッシュROM8内のプログラム21,22をダウンロードされた最新プログラムに書換えるべく書換え動作を行う(ST8)。
【0027】
そして、このプログラム書換え動作を正常に完了すると(ST9のYES)、CPU1は、第2の出力ポート12からの信号p2をハイレベル“H”にセットし、続いて第1の出力ポート11からの信号p1をローレベル“L”にリセットする(ST10)。その後、通常のファクシミリ動作制御に復帰する(ST4)。
【0028】
一方、実行されたブートプログラムが第2のフラッシュROM9に格納された復旧用ブートプログラム23であった場合には(ST3のYES)、CPU1は、装置の立上げ後に最新のプログラムがダウンロードされるのを待機する。そして、ダウンロードされたならば(ST11のYES)、この最新プログラムをRAM7に一時格納した後、第2のフラッシュROM9に格納された書換えプログラム24を起動して、第1のフラッシュROM8内のプログラム21,22をダウンロードされた最新プログラムに書換えるべく書換え動作を行う(ST12)。
【0029】
そして、このプログラム書換え動作を正常に完了すると(ST13のYES)、CPU1は、第2の出力ポート12からの信号p2をハイレベル“H”にセットする(ST14)。、その後、通常のファクシミリ動作制御に入る(ST4)。
【0030】
ところでCPU1は、前記ST7の処理において、プログラム書換え開始前に第1の出力ポート11からの信号p1をハイレベル“H”にセットし、続いて第2の出力ポート12からの信号p2をローレベル“L”にリセットしている。こうすることにより、仮にプログラムの書換え途中で停電が発生して電源が断すると、第1の出力ポート11からの信号p1がローレベル“L”にリセットされるので、デコード回路32におけるオア回路32の出力信号SELがローレベル“L”となり、第1のセレクタ回路33の出力信号M1CSとして第2のチップセレクト信号CS1が選択され、第2のセレクタ回路34の出力信号M2CSとして第1のチップセレクト信号CS0が選択される。ここに、CPU1は、ブートプログラム21の書換え開始前に第1のセレクタ回路33が有する第1のスタートアドレス割当て機能(第1のフラッシュROM8にCPU1のスタートアドレスを割当てる機能)を無効化し、かつ第2のセレクタ回路34が有する第2のスタートアドレス割当て機能(第2のフラッシュROM9にCPU1のスタートアドレスを割当てる機能)を有効化する書換え開始前設定手段を構成する。
【0031】
またCPU1は、前記ST10の処理において、プログラム書換え完了後に第2の出力ポート12からの信号p2をハイレベル“H”にセットし、続いて第1の出力ポート11からの信号p1をローレベル“L”にリセットしている。こうすることにより、電源立上げの際には第2の出力ポート12からの信号p2がハイレベル“H”に保持されているので、デコード回路32におけるオア回路32の出力信号SELがハイレベル“H”を維持し、第1のセレクタ回路33の出力信号M1CSとして第1のチップセレクト信号CS0が選択され、第2のセレクタ回路34の出力信号M2CSとして第2のチップセレクト信号CS1が選択される。ここに、CPU1は、ブートプログラム21の書換え完了後に第1のセレクタ回路33が有する第1のスタートアドレス割当て機能を有効化し、かつ第2のセレクタ回路34が有する第2のスタートアドレス割当て機能を無効化する書換え完了後設定手段を構成する。
【0032】
このように構成された第1の実施の形態においては、通常は、第2の出力ポート12からの信号p2がハイレベル“H”にセットされているので、電源投入の際にデコーダ回路10におけるオア回路32の選択信号SELがハイレベル“H”となる。これにより、図6(a)に示すように、CPU1が有するアドレス空間のうちの000000(H) 番地から07FFFF(H) 番地までに第1のフラッシュROM8が割当てられ、080000(H) 番地から0FFFFF(H) 番地までに第2のフラッシュROM9が割当てられる。したがって、第1のフラッシュROM8に格納されたブートプログラム21の領域がスタートアドレス000000(H) に対応するので、CPU1は、電源投入によりブートプログラム21を実行して装置を立ち上げ、その後、通常のファクシミリ動作制御に入る。
【0033】
この状態で、例えば公衆回線Cを介して接続されたサービスセンターのホストコンピュータから第1のフラッシュROM8に書込まれているプログラム21,22を書換えるものとすると、本実施の形態のファクシミリ装置は次の如く作用する。
【0034】
はじめに、書換えが正常に行われた場合について、図5(a)を用いて説明する。
先ず、前記ホストコンピュータから公衆回線Cを通じて最新プログラムがダウンロードされ、RAM7に一時的に格納される。次いで、CPU1の制御により、書換え開始前の時点t1にて第1の出力ポート11の出力信号p1がハイレベル“H”にセットされ、続いて時点t2にて第2の出力ポート12の出力信号p2がローレベル“L”にリセットされる。しかる後、第2のフラッシュROM9内の書換えプログラム24により第1のフラッシュROM8のプログラム21,22がホストコンピュータからダウンロードされた最新プログラムに書換えられる。そして、書換えが正常に終了すると、その時点t3にて第2の出力ポート12の出力信号p2がハイレベル“H”にセットされ、続いて時点t4にて第1の出力ポート11の出力信号p1がローレベル“L”にリセットされる。
【0035】
その後、ファクシミリ装置の電源が一旦オフされ、再投入されると、オア回路32の選択信号SELがハイレベル“H”のままなので、第1のフラッシュROM8と第2のフラッシュRAM9とに対するアドレスの割当ては、図6(a)に示す状態となる。したがって、第1のフラッシュROM8に格納されたブートプログラム21の領域がスタートアドレス000000(H) 番地に対応するので、CPU1は第1のフラッシュROM8に格納されたブートプログラム21を実行して装置を立ち上げ、その後、通常のファクシミリ動作制御に入る。
【0036】
次に、書換え途中で停電が発生した場合の作用を図5(b)を用いて説明する。
先ず、書換え開始前の時点t1にて第1の出力ポート11の出力信号p1がハイレベル“H”にセットされ、続いて時点t2にて第2の出力ポート12の出力信号p2がローレベル“L”にリセットされてから書換え動作が開始されるまでは前記と同様である。ここで、書換え途中の時点t5にて停電が発生して電源がダウンすると、第1の出力ポート11の出力信号p1がローレベル“L”にリセットされる。
【0037】
そして、その後の時点t6にて電源が復旧すると、第1の出力ポート11の出力信号p1及び第2の出力ポート12の出力信号p2がいずれもローレベル“L”にリセットされているので、オア回路32の出力信号SELがローレベル“L”となり、第1及び第2のセレクタ回路33,34の出力としてB入力が選択される。すなわち、第1のセレクタ回路33の出力信号M1CSが第2のチップセレクト信号CS2となり、第2のセレクタ回路34の出力信号M2Sが第1のチップセレクト信号CS1となる。その結果、図6(b)に示すように、CPU1の有するアドレス空間のスタートアドレス000000(H) 番地から07FFFF(H) 番地までに第2のフラッシュROM9が割当てられ、080000(H) 番地から0FFFFF(H) 番地までに第1のフラッシュROM8が割当てられる。したがって、第2のフラッシュROM9に格納された復旧用ブートプログラム23の領域がスタートアドレス000000(H) 番地に対応するので、CPU1は、停電復旧後には第2のフラッシュROM9に格納された復旧用ブートプログラム23を実行して装置を立ち上げる。そして、ホストコンピュータから最新プログラムが再度ダウンロードされたならば、第2のフラッシュROM9内の書換えプログラム24によりアドレス080000(H) 番地より後に割当てられた第1のフラッシュROM8にその最新プログラムが書込まれる。すなわち、第1のフラッシュROM8のプログラムが最新プログラムに書換えられる。そして、書換えを完了すると、その時点t7にて第2の出力ポート12の出力信号p2がハイレベル“H”にセットされる。
【0038】
その後、ファクシミリ装置の電源が一旦オフされ、再投入されると、オア回路32の選択信号SELがハイレベル“H”になるので、第1のフラッシュROM8と第2のフラッシュROM9とに対するアドレスの割当ては、図6(a)に示す状態に戻る。したがって、CPU1は第1のフラッシュROM8に格納されたブートプログラム21を実行して装置を立ち上げ、その後、通常のファクシミリ動作制御に入る。
【0039】
このように第1の実施の形態によれば、第1のフラッシュROM8に格納されたブートプログラム21を含むプログラムの書換え途中で停電が発生してプログラムの書換えに失敗しブートプログラム21が破壊されたとしても、停電復旧時には、第2のフラッシュROM9に格納された復旧用ブートプログラム23によってCPU1が立ち上がるので、ブートプログラム21の破壊により装置が立ち上がらなくなるという不具合を確実に解消できる。この場合において、第2のフラッシュROM9は、復旧用ブートプログラム23と書換えプログラム24とを格納するだけの容量が確保されていればよく、第1のフラッシュROM8に格納された全プログラム21,22を格納するのに充分な容量を確保しておく必要はないので、メモリ容量を大幅に低減でき、装置の小型化及び製品の低価格化を図ることができる。
【0040】
次に、本願請求項2記載の発明に対応する第2の実施の形態について図7乃至図11を用いて説明する。なお、この第2の実施の形態も、ファクシミリ装置に本願請求項2記載の発明を適用したものである。
【0041】
図7は第2の実施の形態であるファクシミリ装置の要部構成を示すブロック図であって、かかるファクシミリ装置は主制御部としてCPU41を搭載している。そしてこのCPU41に、アドレスバス及びデータバスなどのバスライン42を介して、画像読取部43、画像印刷部44、操作表示部45、回線制御部46、RAM47、フラッシュROM48、メモリカードインタフェース49及びシステム制御回路50の各部を接続している。
【0042】
ここで、画像読取部43,画像印刷部44、操作表示部45、回線制御部46及びRAM47は、第1の実施の形態のファクシミリ装置における画像読取部3,画像印刷部4、操作表示部5、回線制御部6及びRAM7と同一である。
電気的に書換え可能な不揮発性のメモリ領域であるフラッシュROM48は、プログラムの格納領域として使用し、図8(a)に示すように、CPU1の立上げを行うブートプログラム61を先頭領域より記憶し、それに引き続いてこのブートプログラム61による立上げ後のファクシミリ基本動作を制御するファクシミリ用メインプログラム62を記憶している。
【0043】
メモリカードインタフェース49は、可搬式記憶媒体として機能するリカバリ用メモリカード51を着脱自在に装着可能であり、装着されたメモリカード51とCPU41とを電気的に接続する媒体装着部として機能する。
上記リカバリ用メモリカード51は、プログラム記憶部としてEPROM(紫外線消去型プログラミングROM)511を内蔵したもので、このEPROM511には、図8(b)に示すように、前記フラッシュROM48内のブートプログラム61が破壊されたときに復旧を行うための復旧用ブートプログラム63を先頭領域より記憶し、それに引き続いて前記フラッシュROM48に格納されたプログラムの書換えを制御する書換えプログラム64を記憶している。
【0044】
システム制御回路50は、前記フラッシュROM48と前記リカバリ用メモリカード51内のEPROM511とに対してCPU41が有するアドレス空間を割当てる機能を有したものである。
ここで第2の実施の形態でも、説明の便宜上、CPU1が有するアドレス空間を000000(H) 番地からFFFFFF(H) 番地までとする。そして、第1のチップセレクト信号CS0をスタートアドレスである000000(H) 番地から07FFFF(H) 番地までのアドレス空間を割り当てるときアクティブとなる信号とし、第2のチップセレクト信号CS1を080000(H) 番地から0FFFFF(H) 番地までのアドレス空間を割り当てるときアクティブとなる信号とする。
【0045】
システム制御回路50は、図10に示すように、CPU41からのアドレス信号を解釈して第1のチップセレクト信号CS0を発生する機能と、CPU41からのコマンドを解釈してコントロール信号CONTを発生する機能とを有したチップセレクト&コントロール回路501と、上記チップセレクト&コントロール回路501から入力される第1のチップセレクト信号CS0を前記フラッシュROM48に送出してこのフラッシュROM48のメモリ領域をアドレス空間000000(H) 番地から07FFFF(H) 番地に割当てるか、メモリカード51から入力される第2のチップセレクト信号CS1を前記フラッシュROM48に送出してこのフラッシュROM48のメモリ領域をアドレス空間080000(H) 番地から0FFFFF(H) 番地に割当てるかを選択するセレクタ回路502と、装置本体の電源投入によりローレベル“L”のリセット信号RESを発生するリセット回路503とで構成している。
ここに、チップセレクト&コントロール回路501及びセレクタ回路502は本体側スタートアドレス割当手段を構成する。
【0046】
一方、リカバリ用メモリカード51は、前記EPROM51と、フリップフロップ回路512と、チップセレクト&セレクタ回路513とを備えている。チップセレクト&セレクタ回路513は、第2のチップセレクト信号CS1を発生する機能と、前記システム制御回路50から与えられる第1のチップセレクト信号CS0をEPROM511に送出してEPROM511のメモリ領域をアドレス空間000000(H) 番地から07FFFF(H) 番地に割当てる機能と、前記コントロール信号CONTの入力に応じて上記フリップフロップ回路512にトリガ信号TRGを出力する機能とを有したものである。
ここに、チップセレクト&セレクタ回路513は媒体側スタートアドレス割当て手段を構成する。
【0047】
フリップフロップ回路512は、リセット端子Rにリセット信号RESが入力されるとQ信号をハイレベル“H”,/Q信号をローレベル“L”とし、トリガ端子Tにトリガ信号TRGが入力されるとQ信号をローレベル“L”,/Q信号をハイレベル“H”とする回路である。
フリップフロップ回路512のQ信号は、チップセレクト&セレクタ回路513に入力される。チップセレクト&セレクタ回路513は、Q信号がハイレベル“H”になったことに応じて第2のチップセレクト信号CS1を発生するとともに、前記システム制御回路50から与えられる第1のチップセレクト信号CS0をEPROM511に送出するものとなっている。
【0048】
また、フリッププロップ回路513の/Q信号は、システム制御回路50のセレクタ回路502に入力される。セレクタ回路502は、/Q信号がローレベル“L”になったことに応じてメモリカード51から入力される第2のチップセレクト信号CS1を選択し、ハイレベル“H”になったことに応じてチップセレクト&コントロール回路501から入力される第1のチップセレクト信号CS0を選択する。
ここに、フリップフロップ回路は切換手段を構成する。
【0049】
メモリカードインタフェース49は、装着されたメモリカード51のEPROM511をバスライン42に接続する。また、前記システム制御回路50のチップセレクト&コントロール回路501から発生される第1のチップセレクト信号CS0とコントロール信号CONTとをメモリカード51のチップセレクト&セレクタ回路513に供給する。また、前記システム制御回路50のリセット回路503から発生されるリセット信号RESをメモリカード51のフリップフロップ回路512に供給する。さらに、メモリカード51のチップセレクト&セレクタ回路513から発生される第2のチップセレクト信号CS1を前記システム制御回路50のセレクタ回路502に供給する。
【0050】
このように構成された第2の実施の形態においては、通常は、メモリカード51がメモリカードインタフェース49に装着されていない。この状態では、システム制御回路50のセレクタ回路502は、チップセレクト&コントロール回路501からの第1のチップセレクト信号CS0を選択する。
【0051】
その結果、図11(a)に示すように、CPU1が有するアドレス空間のうちの000000(H) 番地から07FFFF(H) 番地までにフラッシュROM48が割当てられる。したがって、フラッシュROM48に格納されたブートプログラム61の領域がスタートアドレス000000(H) 番地に対応するので、CPU1は、電源投入によりブートプログラム61を実行して装置を立ち上げ、その後、通常のファクシミリ動作制御に入る。
【0052】
この状態で、例えば公衆回線Cを介して接続されたサービスセンターのホストコンピュータからフラッシュROM48に書込まれているプログラム61,62を書換えることができる。ただし、この書換え途中で停電が発生すると、フラッシュROM48内のプログラム61,62が破壊され、システムが立ち上がらなくなる場合がある。
【0053】
このような場合には、リカバリ用メモリカード51をメモリカードインタフェース49に装着した後、装置本体の電源を投入する。そうすると、システム制御回路50内のリセット回路503からリセット信号RESが発生し、リカバリ用メモリカード51内のフリップフロップ回路512がリセットされる。これにより、フリップフロップ回路512からローレベル“L”の/Q信号がシステム制御回路50内のセレクタ回路502に与えられ、セレクタ回路502はメモリカード51内のチップセレクト&セレクタ回路513から発生する第2のチップセレクト信号CS1を選択するように切換わる。また、フリップフロップ回路512からハイレベル“H”のQ信号がチップセレクト&セレクタ回路513に与えられ、このセレクタ回路513は第2のチップセレクト信号CS1を発生するとともに、システム制御回路50内のチップセレクト&コントロール回路501から発生する第1のチップセレクト信号CS0を選択する。
【0054】
その結果、図11(b)に示すように、CPU1が有するアドレス空間のうちの000000(H) 番地から07FFFF(H) 番地までにメモリカード51内のEPROM511が割当てられ、080000(H) 番地から0FFFFF(H) 番地までにフラッシュROM48が割当てられる。したがって、EPROM511に格納された復旧用ブートプログラム63の領域がスタートアドレス000000(H) 番地に対応するので、CPU1は、復旧用ブートプログラム63を実行して装置を立ち上げる。
【0055】
そして、ホストコンピュータから最新プログラムが再度ダウンロードされたならば、CPU41は、EPROM511内の書換えプログラム64を起動して080000(H) 番地以降に割当てられたフラッシュROM48の内容をその最新プログラムに書換える。
ここでCPU41は、図9に示すように、プログラムの最終データまで正常に書換え終えたならば(ST1のYES)、チップセレクト&コントロール回路501を制御してコントロール信号CONTを発生させる(ST2)。
【0056】
これにより、メモリカード51内のチップセレクト&セレクタ回路513からフリップフロップ回路512にトリガ信号TRGが供給され、/Q出力がハイレベル“H”に変化する。その結果、システム制御回路50内のセレクタ回路502は、チップセレクト&コントロール回路501から発生する第1のチップセレクト信号CS0を選択するように切換わる。したがって、再びCPU1が有するアドレス空間のうちの000000(H) 番地から07FFFF(H) 番地までにフラッシュROM48が割当てられるようになる。
【0057】
そこでCPU41は、ジャンプ“0”を行う(ST3)。これにより、フラッシュROM48に書込まれた最新プログラムのブートプログラム61によって装置が立ち上げられ、その後、通常のファクシミリ動作制御に入る。これにより、メモリカード51を外して電源を再投入するなどの面倒な装置を実行することなくプログラムの書換えが正常に行われたか否かを確認することができる。
ここに、CPU41は復帰手段を構成する。
【0058】
なお、最新プログラムの書込みが不十分で装置が立ち上がらない場合には、メモリカード51を装着したままリセット操作を行う。そうすると、リセット回路503から再びリセット信号RESが発生してセレクタ回路502が切換わり、CPU1が有するアドレス空間のうちの000000(H) 番地から07FFFF(H) 番地までにメモリカード51内のEPROM511が割当てられ、080000(H) 番地から0FFFFF(H) 番地までにフラッシュROM48が割当てられるので、前記と同様のリカバリー動作が再現される。したがって、メモリカード51を抜き差し操作しなくてもリカバリーできるので操作性がよい。
【0059】
このように第2の実施の形態においても、フラッシュROM48に格納されたブートプログラム61を含むプログラムの書換え途中で停電が発生してプログラムの書換えに失敗しブートプログラム61が破壊されたとしても、停電復旧時には、リカバリ用メモリカード51のEPROM511に格納された復旧用ブートプログラム63によって装置が立ち上がるので、ブートプログラム61の破壊により装置が立ち上がらなくなるという不具合を確実に解消できる。この場合において、装置としてはブートプログラム61とメインプログラム62とを記憶するためのフラッシュROM48を搭載すればよいので、第1の実施の形態よりもメモリ容量をさらに低減できるようになる。
【0060】
また、リカバリ用メモリカード51をメモリカードインタフェース49に装着して電源を投入すれば、自動的にメモリカード51内のEPROM511に格納された復旧用ブートプログラム63によって装置が立ち上がるので、内部記憶装置内のブートプログラムを使用するか外部記憶装置内のブートプログラムを使用するかを選択するためのスイッチ機構が不要であり、構成を簡略化できる。
【0061】
なお、本発明はファクシミリ装置のみに適用されるものではなく、電気的に書換え可能なフラッシュROM等の不揮発性メモリを搭載し、この不揮発性メモリにブートプログラム,アプリケーションプログラム等を記憶してなる情報処理装置全般に適用できるものである。
【0062】
また、前記第2の実施の形態ではフラッシュROM48内のプログラムが破壊された際にリカバリ用メモリカード51を装着し、このカード51内のEPROM511に記憶された書換えプログラム64によって外部よりダウンロードされたプログラムでフラッシュROM48内のプログラムを復旧する場合を示したが、カード51内のEPROM511に復旧後のプログラムを記憶させ、復旧用ブートプログラム63によって装置を立上げ後、EPROM511内のプログラムをフラッシュROM48に転送することによって復旧するようにしてもよい。
【0063】
【発明の効果】
以上詳述したように、本発明によれば、メモリ容量が大幅に増加せずかつ格別なスイッチを設ける必要も無しに、ブートプログラムの書換えに失敗してブートプログラムが破壊されても確実に装置を立上げることができる情報処理装置を提供できる。
【図面の簡単な説明】
【図1】 本発明の第1の実施の形態であるファクシミリ装置の要部構成を示すブロック図。
【図2】 同ファクシミリ装置が有するプログラム格納領域の主要なプログラム構造を示す模式図。
【図3】 同ファクシミリ装置が有するデコーダ回路の詳細図。
【図4】 同ファクシミリ装置のCPUが実行する要部処理を示す流れ図。
【図5】 同ファクシミリ装置の出力ポートから出力される信号の要部での状態を示すタイミング図。
【図6】 同ファクシミリ装置のCPUが有するアドレス空間の割当てを説明するための図。
【図7】 本発明の第2の実施の形態であるファクシミリ装置の要部構成を示すブロック図。
【図8】 同ファクシミリ装置が有するプログラム格納領域の主要なプログラム構造を示す模式図。
【図9】 同ファクシミリ装置のCPUが書換えプログラムを実行したときの処理手順を示す流れ図。
【図10】同ファクシミリ装置のメモリカードインタフェースにメモリカードが装着された場合の接続関係を説明するブロック図。
【図11】同ファクシミリ装置のCPUが有するアドレス空間の割当てを説明するための図。
【符号の説明】
1,41…CPU
8,9…第1,第2のフラッシュRAM
10…デコード回路
11,12…第1,第2の出力ポート
21,61…ブートプログラム
23,63…復旧用ブートプログラム
48…フラッシュROM
49…メモリカードインタフェース
50…システム制御回路
51…メモリカード[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an information processing apparatus such as a facsimile machine in which a nonvolatile memory such as an electrically rewritable flash ROM (Read Only Memoly) is mounted and a boot program, an application program, etc. are stored in the nonvolatile memory. .
[0002]
[Prior art]
2. Description of the Related Art In recent years, information processing apparatuses such as facsimile apparatuses are becoming mainstream that are equipped with an electrically rewritable nonvolatile memory such as a flash ROM as a storage means for storing a program. This is because, even after commercialization, it is possible to easily rewrite application programs in the memory to add functions and improve performance.
[0003]
In particular, in a facsimile apparatus connected to a public line, an electrically rewritable non-volatile memory is adopted as a program storage means, so that a program to be changed can be downloaded from the host computer or the like to the apparatus through the line. The program inside can be rewritten. As a result, it is no longer necessary to carry the device to the service station or to go to the customer to change the program, so that the program can be rewritten quickly without trouble.
[0004]
By the way, a CPU (Central Processing Unit) incorporated as a main control unit in this type of information processing apparatus generally executes a program from the head address (usually address 0) of the address space of the CPU when the power is turned on. Start. Therefore, a boot program for starting up the apparatus is stored from the head area of the nonvolatile memory as the program storage means, and the head area of the nonvolatile memory is assigned to the head address of the address space of the CPU. By doing so, the CPU always executes the boot program in response to power-on, so that the apparatus starts up as long as the boot program is normal. However, for example, if an accident such as a power failure occurs while the program containing the boot program stored in the non-volatile memory is being electrically rewritten and the program rewrite fails, the boot program will be destroyed and There was a risk that the device would not start up even when the power was turned on again.
[0005]
Therefore, conventionally, in order to be able to start up again after recovery even if an accident such as a power failure occurs when rewriting the program, it is sufficient to store the program separately from the first non-volatile memory storing the program. Equipped with a second non-volatile memory having an empty area, and when rewriting a program stored in the first non-volatile memory, all the programs in the first non-volatile memory are copied to the second non-volatile memory Then start rewriting. Then, when rewriting is completed normally, access from the first non-volatile memory is started, and when rewriting fails, access from the second non-volatile memory is started so that the CPU at the time of power-on is started. A technique for changing the access destination has been known (see Japanese Patent Application Laid-Open No. 9-34807).
[0006]
In addition, the internal program is stored in a nonvolatile memory built in the device, and a connecting means for connecting an external storage device storing the external program is provided in the device, and the start address at power-on is set as the start address of the nonvolatile memory. There is also a known technology that allows the user to select the start address of the external storage device by using a switch, and switches the switch to the external storage device side when the internal program is destroyed so that it can be started by an external program ( (See JP-A-8-17183).
[0007]
[Problems to be solved by the invention]
However, in the prior art disclosed in the former publication (Japanese Patent Laid-Open No. 9-34807), at least a program stored in at least the first nonvolatile memory can be sufficiently stored as a second nonvolatile memory that is not used except during program rewriting. Since it is necessary to secure the area, the memory capacity to be mounted has to be greatly increased, and the size of the apparatus and the price of the product are inevitably increased.
[0008]
On the other hand, in the prior art of the latter publication (JP-A-8-171383), the memory capacity to be mounted is not increased, but the start address at the time of power-on is set as the start address of the nonvolatile memory or the start address of the external storage device. There is a problem that a switch for switching between the two is necessary, the configuration is complicated, and the product is expensive.
[0009]
The present invention has been made based on such circumstances, and the purpose of the present invention is to fail to rewrite the boot program without booting up the boot program without significantly increasing the memory capacity and providing a special switch. It is an object of the present invention to provide an information processing apparatus that can reliably start up an apparatus even if a program is destroyed.
[0010]
[Means for Solving the Problems]
The invention corresponding to claim 1 of the present application is a first nonvolatile memory storing a boot program executed by a main control unit that controls the information processing apparatus main body, and a recovery for performing a recovery when the boot program is destroyed And a second non-volatile memory storing a boot program for use A first output that outputs a signal that is set before the start of rewriting of the program stored in the first nonvolatile memory under the control of the main control unit and is reset after the completion of rewriting and that resets the output signal when the power is turned off. A port and a second controller that outputs a signal that is reset before the start of rewriting of the program stored in the first nonvolatile memory under the control of the main control unit and that is set after the rewriting is completed, and that retains the output signal even when the power is turned off. And an output port. The selector circuit boots the first nonvolatile memory when a signal from at least one of the first and second output ports is set as the start address of the address space of the main control unit when the power is turned on. When all signals are reset, they are assigned to the boot program area for recovery of the second nonvolatile memory. It is what I did.
[0012]
According to the second aspect of the present invention, the main body of the information processing apparatus includes a main control unit, a nonvolatile memory storing a boot program executed by the main control unit, and a removable storage medium that is detachably mounted. A medium mounting unit electrically connected to the control unit; Input from a reset circuit that generates a reset signal when the power is turned on, a chip select & control circuit that has a function of generating a chip select signal and a function of generating a control signal under the control of the main control unit, and a chip select & control circuit By chip select signal Allocate the start address of the main controller at power-on to the boot program area of the non-volatile memory Selector circuit with function And provide. In addition, a program storage unit that stores a recovery boot program for recovery when the boot program is destroyed in a portable storage medium; By chip select signal input from chip select & control circuit The start address of the main control unit at power-on is assigned to the boot program area of the program storage unit A chip select & selector circuit having a function and a function of outputting a trigger signal upon input of a control signal, and when a reset signal output from the reset circuit is input, the start address assignment function by the chip select & selector circuit is enabled and Outputs a signal that invalidates the start address assignment function by the selector circuit, and when the trigger signal output from the chip select & selector circuit is input, invalidates the start address assignment function by the chip select & selector circuit and starts by the selector circuit Flip-flop circuit that outputs a signal that enables the address assignment function Are provided.
[0014]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
First, the claims of this application 1 A first embodiment corresponding to the described invention will be described with reference to FIGS. In the first embodiment, a facsimile apparatus functioning as an information processing apparatus is claimed in the present application. 1 The described invention is applied.
[0015]
FIG. 1 is a block diagram showing the configuration of the main part of a facsimile apparatus according to the first embodiment. This facsimile apparatus has a
[0016]
The image reading unit 3 optically reads an image of a transmission original by operating a scanner. The
[0017]
Both the
[0018]
Here, the
Since the data amount of the
[0019]
As shown in FIG. 3, the
[0020]
The first and
[0021]
Here, in the first embodiment, for convenience of explanation, the address space of the
[0022]
Here, the
[0023]
The first and
[0024]
As shown in FIG. 4, the
[0025]
Here, when the executed boot program is the
[0026]
When a program update command in the
[0027]
When the program rewriting operation is normally completed (YES in ST9), the
[0028]
On the other hand, if the executed boot program is the
[0029]
When the program rewriting operation is normally completed (YES in ST13), the
[0030]
By the way, in the process of ST7, the
[0031]
In the process of ST10, the
[0032]
In the first embodiment configured as described above, the signal p2 from the
[0033]
In this state, for example, if the
[0034]
First, a case where rewriting is performed normally will be described with reference to FIG.
First, the latest program is downloaded from the host computer through the public line C and is temporarily stored in the RAM 7. Next, under the control of the
[0035]
Thereafter, when the power of the facsimile apparatus is once turned off and turned on again, the selection signal SEL of the
[0036]
Next, the operation when a power failure occurs during rewriting will be described with reference to FIG.
First, at time t1 before the start of rewriting, the output signal p1 of the first output port 11 is set to the high level “H”, and then at time t2, the output signal p2 of the
[0037]
Then, when the power supply is restored at time t6, the output signal p1 of the first output port 11 and the output signal p2 of the
[0038]
Thereafter, when the power of the facsimile apparatus is once turned off and turned on again, the selection signal SEL of the
[0039]
As described above, according to the first embodiment, a power failure occurred during the rewriting of the program including the
[0040]
Next, the claims of this application 2 A second embodiment corresponding to the described invention will be described with reference to FIGS. The second embodiment is also claimed in the facsimile machine. 2 The described invention is applied.
[0041]
FIG. 7 is a block diagram showing a main configuration of a facsimile apparatus according to the second embodiment. The facsimile apparatus includes a
[0042]
Here, the
The
[0043]
The
The
[0044]
The
Also in the second embodiment, for convenience of explanation, the address space of the
[0045]
As shown in FIG. 10, the
Here, the chip select &
[0046]
On the other hand, the
Here, the chip select &
[0047]
When the reset signal RES is input to the reset terminal R, the flip-
The Q signal of the flip-
[0048]
Further, the / Q signal of the flip-
Here, the flip-flop circuit constitutes switching means.
[0049]
The
[0050]
In the second embodiment configured as described above, normally, the
[0051]
As a result, as shown in FIG. 11A, the
[0052]
In this state, for example, the
[0053]
In such a case, after the
[0054]
As a result, as shown in FIG. 11B, the
[0055]
If the latest program is downloaded again from the host computer, the
Here, as shown in FIG. 9, when the
[0056]
As a result, the trigger signal TRG is supplied from the chip select &
[0057]
Therefore, the
Here, the
[0058]
If the latest program is not sufficiently written and the apparatus does not start up, the reset operation is performed with the
[0059]
As described above, even in the second embodiment, even if a power failure occurs during the rewriting of the program including the
[0060]
Further, when the
[0061]
It should be noted that the present invention is not applied only to a facsimile machine, and is provided with a non-volatile memory such as an electrically rewritable flash ROM, and information obtained by storing a boot program, application program, etc. in the non-volatile memory. The present invention can be applied to all processing devices.
[0062]
In the second embodiment, the
[0063]
【The invention's effect】
As described above in detail, according to the present invention, the memory capacity does not increase significantly, and it is not necessary to provide a special switch. Can be provided.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a main configuration of a facsimile apparatus according to a first embodiment of the present invention.
FIG. 2 is a schematic diagram showing a main program structure of a program storage area of the facsimile apparatus.
FIG. 3 is a detailed diagram of a decoder circuit included in the facsimile apparatus.
FIG. 4 is a flowchart showing main processing executed by the CPU of the facsimile apparatus.
FIG. 5 is a timing chart showing a state at a main part of a signal output from an output port of the facsimile apparatus.
FIG. 6 is a view for explaining allocation of address spaces possessed by the CPU of the facsimile apparatus.
FIG. 7 is a block diagram showing a main configuration of a facsimile apparatus according to a second embodiment of the present invention.
FIG. 8 is a schematic diagram showing a main program structure of a program storage area of the facsimile apparatus.
FIG. 9 is a flowchart showing a processing procedure when the CPU of the facsimile apparatus executes a rewriting program.
FIG. 10 is a block diagram illustrating a connection relationship when a memory card is inserted into the memory card interface of the facsimile apparatus.
FIG. 11 is a diagram for explaining allocation of an address space possessed by the CPU of the facsimile apparatus.
[Explanation of symbols]
1,41 ... CPU
8, 9 ... first and second flash RAMs
10. Decoding circuit
11, 12 ... first and second output ports
21, 61 ... Boot program
23, 63 ... Boot program for recovery
48 ... Flash ROM
49 ... Memory card interface
50. System control circuit
51 ... Memory card
Claims (2)
この主制御部によって実行されるブートプログラムを記憶した第1の不揮発性メモリと、
前記ブートプログラムが破壊されたときに復旧を行うための復旧用ブートプログラムを記憶した第2の不揮発性メモリと、
前記主制御部の制御により前記第1の不揮発性メモリに記憶されたプログラムの書換え開始前にセットされ書換え完了後にリセットされる信号を出力しかつ電源断によりその出力信号をリセットする第1の出力ポートと、
前記主制御部の制御により前記第1の不揮発性メモリに記憶されたプログラムの書換え開始前にリセットされ書換え完了後にセットされる信号を出力しかつ電源断でもその出力信号を保持する第2の出力ポートと、
電源投入時における前記主制御部のスタートアドレスを前記第1及び第2の出力ポートのうち少なくとも一方からの信号がセットされているときには前記第1の不揮発性メモリのブートプログラム領域に割り当て、いずれの信号もリセットされているときには前記第2の不揮発性メモリの復旧用ブートプログラム領域に割り当てるセレクタ回路と、
を具備したことを特徴とする情報処理装置。A main control unit for controlling the information processing apparatus main body;
A first nonvolatile memory storing a boot program executed by the main control unit;
A second non-volatile memory storing a recovery boot program for performing recovery when the boot program is destroyed;
A first output that outputs a signal that is set before the start of rewriting of the program stored in the first nonvolatile memory under the control of the main control unit and is reset after the completion of rewriting, and that resets the output signal when the power is turned off. Port,
A second output that outputs a signal that is reset before the start of rewriting of the program stored in the first nonvolatile memory under the control of the main control unit and that is set after the completion of the rewriting, and retains the output signal even when the power is turned off. Port,
When the signal from at least one of the first and second output ports is set, the start address of the main control unit at power-on is assigned to the boot program area of the first nonvolatile memory, A selector circuit assigned to the boot program area for recovery of the second nonvolatile memory when the signal is also reset;
An information processing apparatus comprising:
前記可搬式記憶媒体に、前記ブートプログラムが破壊されたときに復旧を行うための復旧用ブートプログラムを記憶したプログラム記憶部と、前記チップセレクト&コントロール回路から入力される前記チップセレクト信号により電源投入時における前記主制御部のスタートアドレスを前記プログラム記憶部のブートプログラム領域に割り当てる機能と前記コントロール信号の入力によりトリガ信号を出力する機能とを有するチップセレクト&セレクタ回路と、前記リセット回路から出力された前記リセット信号が入力されると前記チップセレクト&セレクタ回路によるスタートアドレス割当機能を有効化しかつ前記セレクタ回路によるスタートアドレス割当機能を無効化する信号を出力し、前記チップセレクト&セレクタ回路から出力された前記トリガ信号が入力されると前記チップセレクト&セレクタ回路によるスタートアドレス割当機能を無効化しかつ前記セレクタ回路によるスタートアドレス割当機能を有効化する信号を出力するフリップフロップ回路とを設けたことを特徴とする情報処理装置。A main control unit, a non-volatile memory storing a boot program executed by the main control unit, and a removable storage medium that is detachably attached to the main control unit are electrically connected to the information processing apparatus main body. a medium mounting unit, a reset circuit for generating a reset signal at power-on, the chip select and control circuit having a function of generating functions and control signals for generating by lithium Ppuserekuto signal to the control of the main control unit, the a selector circuit having a function to assign a start address of said main control unit in the boot program area of said non-volatile memory at power-on by the pre-Eat Ppuserekuto signal input from the chip select and control circuit is provided,
Power to the friendly transportable storage medium, a program storage unit for storing the restoration boot program for recovery when the boot program is destroyed, by the winding Ppuserekuto signal before being input from said chip select and control circuit A chip select & selector circuit having a function of assigning a start address of the main control unit to the boot program area of the program storage unit at the time of input and a function of outputting a trigger signal by the input of the control signal, and output from the reset circuit When the reset signal is input, a signal for enabling the start address assignment function by the chip select & selector circuit and for invalidating the start address assignment function by the selector circuit is output and output from the chip select & selector circuit Is A flip-flop circuit that outputs a signal that invalidates the start address assignment function by the chip select & selector circuit and validates the start address assignment function by the selector circuit when the trigger signal is input; Information processing apparatus.
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