JP3664147B2 - 炭化珪素半導体装置 - Google Patents
炭化珪素半導体装置 Download PDFInfo
- Publication number
- JP3664147B2 JP3664147B2 JP2002104428A JP2002104428A JP3664147B2 JP 3664147 B2 JP3664147 B2 JP 3664147B2 JP 2002104428 A JP2002104428 A JP 2002104428A JP 2002104428 A JP2002104428 A JP 2002104428A JP 3664147 B2 JP3664147 B2 JP 3664147B2
- Authority
- JP
- Japan
- Prior art keywords
- silicon carbide
- region
- carbide semiconductor
- conductivity type
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素半導体装置に関する。
【０００２】
【従来の技術】
従来における炭化珪素半導体装置としての電界効果トランジスタは、例えば、特開２０００−２９９４７５号に記載された「電界効果トランジスタ及びその製造方法」（以下、従来例という）に記載されたものが知られている。この電界効果トランジスタは、ＯＦＦ状態では、ゲート領域に逆バイアスを加えることにより、ゲート電極からチャネル領域に向かって空乏層を形成し、ソース領域からドレイン領域に向かうキャリアの流れを阻止することができる。
【０００３】
また、ＯＮ状態では、電流はドレイン電圧によって制御される。ドレイン電圧を徐々に上昇させると、該ドレインはピンチオフ電位となり、Ｐ型のウエル領域とドリフト領域との界面からドリフト領域に向かって空乏層が伸び、ドレイン電流が飽和する。このようにして高電圧、高電流のスイッチング動作が可能なデバイスを提供するものである。
【０００４】
【発明が解決しようとする課題】
しかしながら、上述した従来例に記載された電界効果トランジスタでは、素子をＯＦＦさせるためにはゲート電極に負バイアスを与える必要があり、いわゆるノーマリオン（通常時にオン状態）の素子となっている。従って、このような電界効果トランジスタは、駆動回路による制御を複雑とし、インバータ等のパワーエレクトロニクスシステムに用いる場合には、コストアップの要因となってしまう。
【０００５】
そこで、チャネル領域（従来例ではゲート領域）をより狭くして、Ｐ型ウエル領域とＮ型チャネル領域の接合での内蔵電位による空乏層でチャネル領域を全空乏化し、ノーマリオフ（通常時にオフ状態）を実現しようとすると、以下に示すように、新たな問題が生じてしまう。
【０００６】
即ち、ゲート電極とソース電極の間では電気的な絶縁を保持する必要があり、ゲート電極はソース領域と離れた位置に形成する必要があるので、素子をオンさせる際に、ゲート電極に正の電位を与えても、ゲート電極直下の空乏層のみが後退し、ゲート電極の端部からソース領域に至るチャネル領域は依然として空乏化しており、いつまで経ってもオンできないという特性になってしまう問題があった。
【０００７】
この発明は、このような従来の課題を解決するためになされたものであり、その目的とするところは、ノーマリオフであり、且つ、確実にオン、オフの切り換えが可能な炭化珪素半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本願請求項１に記載の発明は、第一導電型の炭化珪素半導体基体と、該炭化珪素半導体基体の第一主面側に形成された第二導電型のウエル領域と、該ウエル領域上部の第一主面側に形成された第一導電型のソース領域と、該ソース領域に接続され、且つ前記ウエル領域の外側に至る第一導電型のチャネル領域と、前記ソース領域とは離間した位置で前記チャネル領域の表面に接するゲート電極と、を有する炭化珪素半導体装置において、前記ゲート電極は、炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にある半導体材料からなり、前記ソース領域から、当該ソース領域とは離間して配置されたゲート電極の端部までの間となる位置の、前記チャネル領域の底部に、第一導電型のウエル領域を形成したことを特徴とする。
【０００９】
請求項２に記載の発明は、請求項１に記載の炭化珪素半導体装置において、前記炭化珪素半導体基体は、第一導電型で高濃度の炭化珪素基板と、当該炭化珪素基板上に形成された第一導電型の炭化珪素エピタキシャル層と、からなり、前記炭化珪素基板の第二主面側にはドレイン電極が形成され、前記炭化珪素半導体基体の第一主面側には、前記ソース領域に接続されるソース電極を有し、前記ゲート電極が前記ソース電極と外部で短絡している状態下にあっては、前記第一導電型ウエル領域は、前記第二導電型のウエル領域とからなる接合の内蔵電位による空乏層が、前記チャネル領域の表面に到達しない深さを有することを特徴とする。
【００１０】
請求項３に記載の発明は、第一導電型の炭化珪素半導体基体と、該炭化珪素半導体基体の第一主面側に形成された第二導電型のウエル領域と、該ウエル領域上部の第一主面側に形成された第一導電型のソース領域と、該ソース領域に接続され、且つ前記ウエル領域の外側に至る第一導電型のチャネル領域と、前記ソース領域とは離間した位置で前記チャネル領域の表面に接するゲート電極と、を有する炭化珪素半導体装置において、前記ソース領域から、当該ソース領域とは離間して配置されたゲート電極の端部までの間となる位置の、前記チャネル領域の不純物濃度を、他のチャネル領域の部分の不純物濃度よりも高くしたことを特徴とする。
【００１１】
請求項４に記載の発明は、請求項３に記載の炭化珪素半導体装置において、前記炭化珪素半導体基体は、第一導電型で高濃度の炭化珪素基板と、当該炭化珪素基板上に形成された第一導電型の炭化珪素エピタキシャル層と、からなり、前記炭化珪素基板の第二主面側にはドレイン電極が形成され、前記炭化珪素半導体基体の第一主面側には、前記ソース領域に接続されるソース電極を有し、前記ゲート電極が前記ソース電極と外部で短絡している状態下にあっては、前記チャネル領域中の、前記不純物濃度が高くされた部分は、前記第二導電型のウエル領域とからなる接合の内蔵電位による空乏層が、前記チャネル領域の表面に到達しない程度の不純物濃度を有することを特徴とする。
【００１２】
請求項５に記載の発明は、請求項３または請求項４のいずれかに記載の炭化珪素半導体装置において、前記ゲート電極が、炭化珪素に対してバンドギャップが狭く、且つ伝導帯が低い位置にある半導体材料からなることを特徴とする。
【００１３】
請求項６に記載の発明は、請求項１，２，５のいずれか１項に記載の炭化珪素半導体装置において、前記炭化珪素に対してバンドギャップが狭く、且つ伝導帯が低い位置にある半導体材料がシリコン、アモルファスシリコン、多結晶シリコンのうちのいずれかであることを特徴とする。
【００１４】
【発明の効果】
請求項１の発明では、半導体装置をオフとする際には、第一導電型のウエル領域が存在することにより、ゲート電極直下のチャネル領域がピンチオフするのでノーマリオフとなる。他方、半導体装置をオンとする際には、ゲート電極に正の電圧が印加されゲート電極直下のチャネル領域で空乏層が後退すると共に、ゲート電極が乗っていないチャネル領域は常時オン状態となっているので、ゲート電極とソース領域とが離間していても、半導体装置をオンとすることができる。従って、ノーマリオフであり、且つ、オン、オフの切り換えが可能で、更に低オン抵抗、高耐圧の炭化珪素半導体装置を実現することができる。
【００１５】
請求項２の発明では、半導体装置をオフとする際には、第一導電型のウエル領域と、第二導電型のウエル領域と、からなる接合の内部電位による空乏層が、チャネル領域の表面に到達しないように構成されるので、確実にオン、オフの切り換えを行うことができる。
【００１６】
請求項３の発明では、半導体装置をオフとする際には、チャネル領域の一部の不純物濃度が高くされていることにより、ゲート電極直下のチャネル領域がピンチオフするのでノーマリオフとなる。他方、半導体装置をオンとする際には、ゲート電極に正の電圧が印加されゲート電極直下のチャネル領域で空乏層が後退すると共に、ゲート電極が乗っていないチャネル領域は常時オン状態となっているので、ゲート電極とソース領域とが離間していても、半導体装置をオンとすることができる。従って、ノーマリオフであり、且つ、オン、オフの切り換えが可能で、更に低オン抵抗、高耐圧の炭化珪素半導体装置を実現することができる。
【００１７】
請求項４の発明では、半導体素子をオフとする際には、チャネル領域中の、不純物濃度が高くされた部分は、当該不純物濃度が高くされた部分と、前記第二導電型のウエル領域と、からなる接合の内蔵電位による空乏層が、前記チャネル領域の表面に到達しない程度の不純物濃度とされるので、確実にオン、オフの切り換えを行うことができる。
【００１８】
請求項５、６の発明では、ゲート電極へ導入する不純物を制御することで所望の障壁を持つショットキー接合が形成可能であり、高耐圧な接合が形成可能であり、オフ性を向上させた炭化珪素半導体装置を形成することが可能となる。
【００１９】
【発明の実施の形態】
＜第１の実施形態＞
以下、本発明の実施形態を図面に基づいて説明する。なお、以下の説明では、第一導電型をＮ型とし、第二導電型をＰ型として説明するが、第一導電型をＰ型とし、第二導電型をＮ型としても良い。
【００２０】
図１は、第１の実施形態に係る炭化珪素半導体装置の構成を示す断面構造図であり、基本セルの２つ分を示している。従って、実際にはこのような基本セルが多数並列接続されている。
【００２１】
同図に示すように、この炭化珪素半導体装置１００は、Ｎ型高濃度の炭化珪素半導体基板１を有しており、該炭化珪素半導体基板１の上にはＮ型低濃度の炭化珪素エピタキシャル領域２が形成されている。炭化珪素半導体基板１とエピタキシャル領域２で、請求項に記載した「第一導電型の炭化珪素半導体基体」が形成される。
【００２２】
なお、同図では、各層の厚さを理解しやすい長さで示している。従って、厚さ方向の縮尺は、実際の装置の縮尺と一致していない。具体的な数値を示すと、炭化珪素半導体基体１の厚さは、数１００μｍであり、エピタキシャル領域２の厚さは数μｍ〜数十μｍ程度である。また、エピタキシャル領域２の不純物濃度は、１０１５〜１０１７cm-3程度である。
【００２３】
該エピタキシャル領域２の表面側には、Ｐ型ウエル領域３（３ａ、３ｂ）（第二導電型のウエル領域）が形成されている。このＰ型ウエル領域３（３ａ，３ｂ）には、Ｎ型高濃度のソース領域４（４ａ〜４ｄ）（第一導電型のソース領域）が形成されている。また、このソース領域４（４ａ〜４ｄ）に囲まれるように、Ｐ型高濃度のＰウエルコンタクト領域５（５ａ，５ｂ）が形成されている。
【００２４】
また、エピタキシャル領域２の表面で、ソース領域４（４ａ〜４ｄ）、Ｐウエルコンタクト領域５（５ａ，５ｂ）が形成されている領域以外の部分には、Ｎ型チャネル領域６（６ａ〜６ｃ）（第一導電型のチャネル領域）が形成されている。
【００２５】
このＮ型チャネル領域６（６ａ〜６ｃ）の上部に接触し、且つ、ソース領域４（４ａ〜４ｄ）とは接触しないようにゲート電極８（８ａ〜８ｃ）が形成されている。ここでゲート電極８（８ａ〜８ｃ）としては、Ｎｉ，Ｔｉ，Ｗ，Ａｌ等の金属を用いることができ、更には、シリコン、アモルファスシリコン、多結晶シリコン、ポリシリコンを用いることも可能である。これらの各材料は、炭化珪素とはバンドギャップが異なっている。以下では、ゲート電極８（８ａ〜８ｃ）として、不純物が導入されたポリシリコンを用いた場合を例に挙げて説明する。
【００２６】
ゲート電極８（８ａ〜８ｃ）は、Ｎ型チャネル領域６（６ａ〜６ｃ）との間でショットキー接合を形成している。
【００２７】
また、ゲート電極８（８ａ〜８ｃ）の上方には、金属膜で形成されたソース電極１０が、層間絶縁膜１１（１１ａ〜１１ｃ）により絶縁が保持された状態で配設されている。このソース電極１０は、ソース領域４（４ａ〜４ｄ）とオーミック接続されている。更に、ソース電極１０は、Ｐ型ウエル領域３（３ａ，３ｂ）の電位を固定するように、Ｐウエルコンタクト領域５（５ａ，５ｂ）に接続されている。
【００２８】
更に、炭化珪素半導体基板１の裏面側には、金属膜で形成されたドレイン電極９がオーミック接続されている。
【００２９】
本実施形態の特徴的な構成は、Ｎ型チャネル領域６（６ａ〜６ｃ）の底部であって、ゲート電極８（８ａ〜８ｃ）のエッジからソース領域４（４ａ〜４ｄ）にかけて、Ｎ型ウエル領域７（７ａ〜７ｄ）（第一導電型のウエル領域）が形成されている点である。
【００３０】
次に、本実施形態に係る炭化珪素半導体装置１００の、動作について説明する。
【００３１】
まず、素子をオフの状態とするには、ゲート電極８（８ａ〜８ｃ）の電位をソース電極１０の電位と等しくする（ゲート電極がソース電極と外部で短絡している状態下）。この際、Ｎ型チャネル領域６（６ａ〜６ｃ）は、該Ｎ型チャネル領域６（６ａ〜６ｃ）とＰ型ウエル領域３（３ａ，３ｂ）との間に存在する内蔵電位による空乏層によってピンチオフする。すると、ソース電極４（４ａ〜４ｄ）とドレイン電極９間の電流通路が閉じるので、素子はオフ状態となる。また、ドレイン電極９に、ソース電極１０に対して高電圧となる電圧が印加された状態では、更にＮ型エピタキシャル領域２と、Ｐ型ウエル領域３（３ａ，３ｂ）とで形成されるＰＮ接合から空乏層が伸張し、高耐圧が保持される。
【００３２】
他方、素子がオンの状態では、ドレイン電極９に、ソース電極１０に対して高電圧となる電圧が印加された状態で、ゲート電極８（８ａ〜８ｃ）にソース電極１０の電位を基準にしたときに正となる電圧が印加される。
【００３３】
すると、ゲート電極８（８ａ〜８ｃ）の直下のＮ型チャネル領域６（６ａ〜６ｃ）では、該Ｎ型チャネル領域６（６ａ〜６ｃ）と、Ｐ型ウエル領域３（３ａ，３ｂ）との間で広がっていた空乏層が後退し、チャネルが開き、電流通路が確保される。このとき、ゲート電極８（８ａ〜８ｃ）と接触していないＮ型チャネル領域６（６ａ〜６ｃ）は、Ｐ型ウエル領域３（３ａ，３ｂ）との間で完全にピンチオフしないように、深さが深くなっており、電流はドレイン電極９、炭化珪素半導体基板１、及び炭化珪素エピタキシャル領域２を経由して、Ｎ型チャネル領域６（６ａ〜６ｃ）を通り、ソース領域４（４ａ〜４ｃ）からソース電極１０へと流れることが可能となる。
【００３４】
このように、本実施形態の構成を用いれば、ノーマリオフを実現しつつ、オン、オフ動作を行うことのできる電圧制御型の電界効果トランジスタを形成することができる。
【００３５】
次に、本実施形態に係る炭化珪素半導体装置１００を製造する手順を、図２，図３に示す説明図を参照しながら説明する。
【００３６】
まず、図２（ａ）では、Ｎ型高濃度の炭化珪素半導体基板１上にＮ型低濃度のエピタキシャル層２が形成される。
【００３７】
次いで、同図（ｂ）では、エピタキシャル層２の表面側から選択的な不純物のイオン注入等により、Ｐ型ウエル領域３（３ａ，３ｂ）、Ｎ型高濃度のソース領域４（４ａ〜４ｄ）、Ｐ型高濃度のウエルコンタクト領域５（５ａ，５ｂ）が形成される。
【００３８】
その後、同図（ｃ）では、前記と同様に不純物のイオン注入等により、Ｎ型チャネル領域６（６ａ〜６ｃ）、Ｎ型ウエル領域７（７ａ〜７ｄ）が形成される。
【００３９】
この後、炭化珪素内に導入された不純物を活性化するために、１５００〜１８００℃程度の高温で、１０〜３０分程度アニール処理が行われる。
【００４０】
次いで、図２（ｄ）では、素子の全面にゲート電極８が形成される。ここで、上述したように、ゲート電極８として各種の金属を用いることができるが、ここではポリシリコンを用いた場合を例に挙げて説明する。
【００４１】
ゲート電極８がポリシリコンである場合には、ゲート電極８と炭化珪素半導体であるＮ型チャネル領域６（６ａ〜６ｃ）との間で、所望する障壁を得ることが可能であり、そのために必要な不純物がポリシリコンに導入される。
【００４２】
導入の方法としては、高濃度に不純物が含まれる材料をポリシリコンの上に堆積し、熱処理によりポリシリコンに不純物を導入する固相拡散を用いることができる。また、不純物を含むガス雰囲気からの気相拡散を用いることも可能である。
【００４３】
また、図３（ｅ）では、ゲート電極８として必要な部分が残るように、フォトリソグラフィ等の工程を経て、ポリシリコンが選択的にエッチングされる。この後、ポリシリコンと炭化珪素との緻密性を向上させる目的で、１０００℃程度の高温、短時間の熱処理（ＲＴＡ）を行っても良い。
【００４４】
図３（ｆ）では、ゲート電極８（８ａ〜８ｃ）と、該ゲート電極に形成するソース電極１０とを絶縁するために、層間絶縁膜１１（１１ａ〜１１ｃ）が形成される。
【００４５】
層間絶縁膜１１（１１ａ〜１１ｃ）は、該層間絶縁膜１１（１１ａ〜１１ｃ）に形成するソース電極１０が炭化珪素と接触する部分、具体的には、ソース領域４（４ａ〜４ｄ）、ウエルコンタクト領域５（５ａ，５ｂ）の上部がフォトリソグラフィ等の工程を経て選択的にエッチングされる。
【００４６】
その後、同図（ｇ）では、表面側にソース電極１０が形成され、裏面側には、ドレイン電極９が金属膜を蒸着する等の工程により形成される。こうして、本実施形態に係る炭化珪素半導体装置１００が完成する。
【００４７】
このように、本実施形態に係る炭化珪素半導体装置１００を製造するための工程は、炭化珪素半導体の分野において、通常用いられる工程で形成可能であり、特に難易な工程は何ら必要としない。よって、既存の装置を用いて、容易に製造が可能である。
【００４８】
なお、上記した第１の実施形態に係る炭化珪素半導体装置１００では、ドレイン電極９が基板１の裏面に存在する縦型素子の場合を例として説明したが、ドレイン電極が表面側に設けられるラテラル型の素子の場合であっても、同様な効果を得ることができる。
【００４９】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。図４は、第２の実施形態に係る炭化珪素半導体装置２００の断面構造図である。同図は、第１の実施形態と同様に、基本セルの２つ分を描いたものであり、実際にはこのような基本セルが多数並列接続されている。
【００５０】
まず、該炭化珪素半導体装置２００の構成について説明する。基本的な構成は、図１に示した第１の実施形態と同様であるので、相違する部分についてのみ説明する。本実施形態では、Ｎ型ウエル領域７が設けられておらず、その代わりに、ゲート電極８が乗っていない部分となるＮ型チャネル領域１２（１２ａ〜１２ｄ）の濃度が若干高くなっている。
【００５１】
以下、本実施形態の動作について説明する。基本的な動作は、第１の実施形態と同様であり、相違する点のみを説明すると、素子がオンするとき、ドレイン電極９にソース電極１０に対して高電圧となる電圧が印加された状態で、ゲート電極８にソース電極１０の電位を基準にしたときに正となる電圧が印加される。
【００５２】
すると、ゲート電極８（８ａ〜８ｃ）直下のＮ型チャネル領域６（６ａ〜６ｃ）では、該Ｎ型チャネル領域６（６ａ〜６ｃ）とＰ型ウエル領域３（３ａ，３ｂ）との間で広がっていた空乏層が後退し、チャネルが開き、電流通路が確保される。
【００５３】
このとき、ゲート電極８が乗っていないチャネル領域１２（１２ａ〜１２ｄ）は、Ｐ型ウエル領域３（３ａ，３ｂ）との間で完全にピンチオフしないように、濃度が高くなっている。電流はドレイン電極９、炭化珪素半導体基板１、炭化珪素エピタキシャル領域２を経由して、Ｎ型チャネル領域６（６ａ〜６ｃ）を通り、ソース領域４（４ａ〜４ｄ）からソース電極１０へと流れることが可能である。
【００５４】
このようにして、第２の実施形態に係る炭化珪素半導体装置２００では、前述した第１の実施形態に係る炭化珪素半導体装置１００と同様に、ノーマリオフを実現しつつ、オン、オフ動作を行うことができる電圧制御型の電界効果トランジスタを提供することができる。
【００５５】
また、第２の実施形態に係る炭化珪素半導体装置２００を製造する手順は、第１の実施形態にて示した手順と略同一であり、Ｎ型チャネル領域６（６ａ〜６ｃ）のうち、局所的に濃度を高くする領域１２（１２ａ〜１２ｃ）は、チャネル領域形成のためのイオン注入等の不純物導入の作業に続き、更にイオン注入を行うことで形成することができる。よって、第１の実施形態と同様に、特に難易な工程を必要とせず、既存設備で容易に製造することができる。
【００５６】
また、上記した第２の実施形態に係る炭化珪素半導体装置２００では、ドレイン電極９が基板１の裏面に存在する縦型素子の場合を例として説明したが、ドレイン電極が表面側に存在するラテラル型の素子の場合であっても同様な効果を得ることができることは自明である。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の構成を示す断面図である。
【図２】第１の実施形態に係る半導体装置を作製する手順を示す説明図の、第１の分図である。
【図３】第１の実施形態に係る半導体装置を作製する手順を示す説明図の、第２の分図である。
【図４】本発明の第２の実施形態に係る半導体装置の構成を示す断面図である。
【符号の説明】
１ Ｎ+型炭化珪素基板
２ Ｎ-型炭化珪素エピタキシャル領域
３ Ｐ型ウエル領域
４ ソース領域
５ Ｐウエルコンタクト領域
６ Ｎ型チャネル領域
７ Ｎ型ウエル領域
８ ゲート電極
９ ドレイン電極
１０ ソース電極
１１ 層間絶縁膜
１２ 局所的に濃度が濃くなったチャネル領域
１００，２００ 炭化珪素半導体装置
【発明の属する技術分野】
本発明は、炭化珪素半導体装置に関する。
【０００２】
【従来の技術】
従来における炭化珪素半導体装置としての電界効果トランジスタは、例えば、特開２０００−２９９４７５号に記載された「電界効果トランジスタ及びその製造方法」（以下、従来例という）に記載されたものが知られている。この電界効果トランジスタは、ＯＦＦ状態では、ゲート領域に逆バイアスを加えることにより、ゲート電極からチャネル領域に向かって空乏層を形成し、ソース領域からドレイン領域に向かうキャリアの流れを阻止することができる。
【０００３】
また、ＯＮ状態では、電流はドレイン電圧によって制御される。ドレイン電圧を徐々に上昇させると、該ドレインはピンチオフ電位となり、Ｐ型のウエル領域とドリフト領域との界面からドリフト領域に向かって空乏層が伸び、ドレイン電流が飽和する。このようにして高電圧、高電流のスイッチング動作が可能なデバイスを提供するものである。
【０００４】
【発明が解決しようとする課題】
しかしながら、上述した従来例に記載された電界効果トランジスタでは、素子をＯＦＦさせるためにはゲート電極に負バイアスを与える必要があり、いわゆるノーマリオン（通常時にオン状態）の素子となっている。従って、このような電界効果トランジスタは、駆動回路による制御を複雑とし、インバータ等のパワーエレクトロニクスシステムに用いる場合には、コストアップの要因となってしまう。
【０００５】
そこで、チャネル領域（従来例ではゲート領域）をより狭くして、Ｐ型ウエル領域とＮ型チャネル領域の接合での内蔵電位による空乏層でチャネル領域を全空乏化し、ノーマリオフ（通常時にオフ状態）を実現しようとすると、以下に示すように、新たな問題が生じてしまう。
【０００６】
即ち、ゲート電極とソース電極の間では電気的な絶縁を保持する必要があり、ゲート電極はソース領域と離れた位置に形成する必要があるので、素子をオンさせる際に、ゲート電極に正の電位を与えても、ゲート電極直下の空乏層のみが後退し、ゲート電極の端部からソース領域に至るチャネル領域は依然として空乏化しており、いつまで経ってもオンできないという特性になってしまう問題があった。
【０００７】
この発明は、このような従来の課題を解決するためになされたものであり、その目的とするところは、ノーマリオフであり、且つ、確実にオン、オフの切り換えが可能な炭化珪素半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本願請求項１に記載の発明は、第一導電型の炭化珪素半導体基体と、該炭化珪素半導体基体の第一主面側に形成された第二導電型のウエル領域と、該ウエル領域上部の第一主面側に形成された第一導電型のソース領域と、該ソース領域に接続され、且つ前記ウエル領域の外側に至る第一導電型のチャネル領域と、前記ソース領域とは離間した位置で前記チャネル領域の表面に接するゲート電極と、を有する炭化珪素半導体装置において、前記ゲート電極は、炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にある半導体材料からなり、前記ソース領域から、当該ソース領域とは離間して配置されたゲート電極の端部までの間となる位置の、前記チャネル領域の底部に、第一導電型のウエル領域を形成したことを特徴とする。
【０００９】
請求項２に記載の発明は、請求項１に記載の炭化珪素半導体装置において、前記炭化珪素半導体基体は、第一導電型で高濃度の炭化珪素基板と、当該炭化珪素基板上に形成された第一導電型の炭化珪素エピタキシャル層と、からなり、前記炭化珪素基板の第二主面側にはドレイン電極が形成され、前記炭化珪素半導体基体の第一主面側には、前記ソース領域に接続されるソース電極を有し、前記ゲート電極が前記ソース電極と外部で短絡している状態下にあっては、前記第一導電型ウエル領域は、前記第二導電型のウエル領域とからなる接合の内蔵電位による空乏層が、前記チャネル領域の表面に到達しない深さを有することを特徴とする。
【００１０】
請求項３に記載の発明は、第一導電型の炭化珪素半導体基体と、該炭化珪素半導体基体の第一主面側に形成された第二導電型のウエル領域と、該ウエル領域上部の第一主面側に形成された第一導電型のソース領域と、該ソース領域に接続され、且つ前記ウエル領域の外側に至る第一導電型のチャネル領域と、前記ソース領域とは離間した位置で前記チャネル領域の表面に接するゲート電極と、を有する炭化珪素半導体装置において、前記ソース領域から、当該ソース領域とは離間して配置されたゲート電極の端部までの間となる位置の、前記チャネル領域の不純物濃度を、他のチャネル領域の部分の不純物濃度よりも高くしたことを特徴とする。
【００１１】
請求項４に記載の発明は、請求項３に記載の炭化珪素半導体装置において、前記炭化珪素半導体基体は、第一導電型で高濃度の炭化珪素基板と、当該炭化珪素基板上に形成された第一導電型の炭化珪素エピタキシャル層と、からなり、前記炭化珪素基板の第二主面側にはドレイン電極が形成され、前記炭化珪素半導体基体の第一主面側には、前記ソース領域に接続されるソース電極を有し、前記ゲート電極が前記ソース電極と外部で短絡している状態下にあっては、前記チャネル領域中の、前記不純物濃度が高くされた部分は、前記第二導電型のウエル領域とからなる接合の内蔵電位による空乏層が、前記チャネル領域の表面に到達しない程度の不純物濃度を有することを特徴とする。
【００１２】
請求項５に記載の発明は、請求項３または請求項４のいずれかに記載の炭化珪素半導体装置において、前記ゲート電極が、炭化珪素に対してバンドギャップが狭く、且つ伝導帯が低い位置にある半導体材料からなることを特徴とする。
【００１３】
請求項６に記載の発明は、請求項１，２，５のいずれか１項に記載の炭化珪素半導体装置において、前記炭化珪素に対してバンドギャップが狭く、且つ伝導帯が低い位置にある半導体材料がシリコン、アモルファスシリコン、多結晶シリコンのうちのいずれかであることを特徴とする。
【００１４】
【発明の効果】
請求項１の発明では、半導体装置をオフとする際には、第一導電型のウエル領域が存在することにより、ゲート電極直下のチャネル領域がピンチオフするのでノーマリオフとなる。他方、半導体装置をオンとする際には、ゲート電極に正の電圧が印加されゲート電極直下のチャネル領域で空乏層が後退すると共に、ゲート電極が乗っていないチャネル領域は常時オン状態となっているので、ゲート電極とソース領域とが離間していても、半導体装置をオンとすることができる。従って、ノーマリオフであり、且つ、オン、オフの切り換えが可能で、更に低オン抵抗、高耐圧の炭化珪素半導体装置を実現することができる。
【００１５】
請求項２の発明では、半導体装置をオフとする際には、第一導電型のウエル領域と、第二導電型のウエル領域と、からなる接合の内部電位による空乏層が、チャネル領域の表面に到達しないように構成されるので、確実にオン、オフの切り換えを行うことができる。
【００１６】
請求項３の発明では、半導体装置をオフとする際には、チャネル領域の一部の不純物濃度が高くされていることにより、ゲート電極直下のチャネル領域がピンチオフするのでノーマリオフとなる。他方、半導体装置をオンとする際には、ゲート電極に正の電圧が印加されゲート電極直下のチャネル領域で空乏層が後退すると共に、ゲート電極が乗っていないチャネル領域は常時オン状態となっているので、ゲート電極とソース領域とが離間していても、半導体装置をオンとすることができる。従って、ノーマリオフであり、且つ、オン、オフの切り換えが可能で、更に低オン抵抗、高耐圧の炭化珪素半導体装置を実現することができる。
【００１７】
請求項４の発明では、半導体素子をオフとする際には、チャネル領域中の、不純物濃度が高くされた部分は、当該不純物濃度が高くされた部分と、前記第二導電型のウエル領域と、からなる接合の内蔵電位による空乏層が、前記チャネル領域の表面に到達しない程度の不純物濃度とされるので、確実にオン、オフの切り換えを行うことができる。
【００１８】
請求項５、６の発明では、ゲート電極へ導入する不純物を制御することで所望の障壁を持つショットキー接合が形成可能であり、高耐圧な接合が形成可能であり、オフ性を向上させた炭化珪素半導体装置を形成することが可能となる。
【００１９】
【発明の実施の形態】
＜第１の実施形態＞
以下、本発明の実施形態を図面に基づいて説明する。なお、以下の説明では、第一導電型をＮ型とし、第二導電型をＰ型として説明するが、第一導電型をＰ型とし、第二導電型をＮ型としても良い。
【００２０】
図１は、第１の実施形態に係る炭化珪素半導体装置の構成を示す断面構造図であり、基本セルの２つ分を示している。従って、実際にはこのような基本セルが多数並列接続されている。
【００２１】
同図に示すように、この炭化珪素半導体装置１００は、Ｎ型高濃度の炭化珪素半導体基板１を有しており、該炭化珪素半導体基板１の上にはＮ型低濃度の炭化珪素エピタキシャル領域２が形成されている。炭化珪素半導体基板１とエピタキシャル領域２で、請求項に記載した「第一導電型の炭化珪素半導体基体」が形成される。
【００２２】
なお、同図では、各層の厚さを理解しやすい長さで示している。従って、厚さ方向の縮尺は、実際の装置の縮尺と一致していない。具体的な数値を示すと、炭化珪素半導体基体１の厚さは、数１００μｍであり、エピタキシャル領域２の厚さは数μｍ〜数十μｍ程度である。また、エピタキシャル領域２の不純物濃度は、１０１５〜１０１７cm-3程度である。
【００２３】
該エピタキシャル領域２の表面側には、Ｐ型ウエル領域３（３ａ、３ｂ）（第二導電型のウエル領域）が形成されている。このＰ型ウエル領域３（３ａ，３ｂ）には、Ｎ型高濃度のソース領域４（４ａ〜４ｄ）（第一導電型のソース領域）が形成されている。また、このソース領域４（４ａ〜４ｄ）に囲まれるように、Ｐ型高濃度のＰウエルコンタクト領域５（５ａ，５ｂ）が形成されている。
【００２４】
また、エピタキシャル領域２の表面で、ソース領域４（４ａ〜４ｄ）、Ｐウエルコンタクト領域５（５ａ，５ｂ）が形成されている領域以外の部分には、Ｎ型チャネル領域６（６ａ〜６ｃ）（第一導電型のチャネル領域）が形成されている。
【００２５】
このＮ型チャネル領域６（６ａ〜６ｃ）の上部に接触し、且つ、ソース領域４（４ａ〜４ｄ）とは接触しないようにゲート電極８（８ａ〜８ｃ）が形成されている。ここでゲート電極８（８ａ〜８ｃ）としては、Ｎｉ，Ｔｉ，Ｗ，Ａｌ等の金属を用いることができ、更には、シリコン、アモルファスシリコン、多結晶シリコン、ポリシリコンを用いることも可能である。これらの各材料は、炭化珪素とはバンドギャップが異なっている。以下では、ゲート電極８（８ａ〜８ｃ）として、不純物が導入されたポリシリコンを用いた場合を例に挙げて説明する。
【００２６】
ゲート電極８（８ａ〜８ｃ）は、Ｎ型チャネル領域６（６ａ〜６ｃ）との間でショットキー接合を形成している。
【００２７】
また、ゲート電極８（８ａ〜８ｃ）の上方には、金属膜で形成されたソース電極１０が、層間絶縁膜１１（１１ａ〜１１ｃ）により絶縁が保持された状態で配設されている。このソース電極１０は、ソース領域４（４ａ〜４ｄ）とオーミック接続されている。更に、ソース電極１０は、Ｐ型ウエル領域３（３ａ，３ｂ）の電位を固定するように、Ｐウエルコンタクト領域５（５ａ，５ｂ）に接続されている。
【００２８】
更に、炭化珪素半導体基板１の裏面側には、金属膜で形成されたドレイン電極９がオーミック接続されている。
【００２９】
本実施形態の特徴的な構成は、Ｎ型チャネル領域６（６ａ〜６ｃ）の底部であって、ゲート電極８（８ａ〜８ｃ）のエッジからソース領域４（４ａ〜４ｄ）にかけて、Ｎ型ウエル領域７（７ａ〜７ｄ）（第一導電型のウエル領域）が形成されている点である。
【００３０】
次に、本実施形態に係る炭化珪素半導体装置１００の、動作について説明する。
【００３１】
まず、素子をオフの状態とするには、ゲート電極８（８ａ〜８ｃ）の電位をソース電極１０の電位と等しくする（ゲート電極がソース電極と外部で短絡している状態下）。この際、Ｎ型チャネル領域６（６ａ〜６ｃ）は、該Ｎ型チャネル領域６（６ａ〜６ｃ）とＰ型ウエル領域３（３ａ，３ｂ）との間に存在する内蔵電位による空乏層によってピンチオフする。すると、ソース電極４（４ａ〜４ｄ）とドレイン電極９間の電流通路が閉じるので、素子はオフ状態となる。また、ドレイン電極９に、ソース電極１０に対して高電圧となる電圧が印加された状態では、更にＮ型エピタキシャル領域２と、Ｐ型ウエル領域３（３ａ，３ｂ）とで形成されるＰＮ接合から空乏層が伸張し、高耐圧が保持される。
【００３２】
他方、素子がオンの状態では、ドレイン電極９に、ソース電極１０に対して高電圧となる電圧が印加された状態で、ゲート電極８（８ａ〜８ｃ）にソース電極１０の電位を基準にしたときに正となる電圧が印加される。
【００３３】
すると、ゲート電極８（８ａ〜８ｃ）の直下のＮ型チャネル領域６（６ａ〜６ｃ）では、該Ｎ型チャネル領域６（６ａ〜６ｃ）と、Ｐ型ウエル領域３（３ａ，３ｂ）との間で広がっていた空乏層が後退し、チャネルが開き、電流通路が確保される。このとき、ゲート電極８（８ａ〜８ｃ）と接触していないＮ型チャネル領域６（６ａ〜６ｃ）は、Ｐ型ウエル領域３（３ａ，３ｂ）との間で完全にピンチオフしないように、深さが深くなっており、電流はドレイン電極９、炭化珪素半導体基板１、及び炭化珪素エピタキシャル領域２を経由して、Ｎ型チャネル領域６（６ａ〜６ｃ）を通り、ソース領域４（４ａ〜４ｃ）からソース電極１０へと流れることが可能となる。
【００３４】
このように、本実施形態の構成を用いれば、ノーマリオフを実現しつつ、オン、オフ動作を行うことのできる電圧制御型の電界効果トランジスタを形成することができる。
【００３５】
次に、本実施形態に係る炭化珪素半導体装置１００を製造する手順を、図２，図３に示す説明図を参照しながら説明する。
【００３６】
まず、図２（ａ）では、Ｎ型高濃度の炭化珪素半導体基板１上にＮ型低濃度のエピタキシャル層２が形成される。
【００３７】
次いで、同図（ｂ）では、エピタキシャル層２の表面側から選択的な不純物のイオン注入等により、Ｐ型ウエル領域３（３ａ，３ｂ）、Ｎ型高濃度のソース領域４（４ａ〜４ｄ）、Ｐ型高濃度のウエルコンタクト領域５（５ａ，５ｂ）が形成される。
【００３８】
その後、同図（ｃ）では、前記と同様に不純物のイオン注入等により、Ｎ型チャネル領域６（６ａ〜６ｃ）、Ｎ型ウエル領域７（７ａ〜７ｄ）が形成される。
【００３９】
この後、炭化珪素内に導入された不純物を活性化するために、１５００〜１８００℃程度の高温で、１０〜３０分程度アニール処理が行われる。
【００４０】
次いで、図２（ｄ）では、素子の全面にゲート電極８が形成される。ここで、上述したように、ゲート電極８として各種の金属を用いることができるが、ここではポリシリコンを用いた場合を例に挙げて説明する。
【００４１】
ゲート電極８がポリシリコンである場合には、ゲート電極８と炭化珪素半導体であるＮ型チャネル領域６（６ａ〜６ｃ）との間で、所望する障壁を得ることが可能であり、そのために必要な不純物がポリシリコンに導入される。
【００４２】
導入の方法としては、高濃度に不純物が含まれる材料をポリシリコンの上に堆積し、熱処理によりポリシリコンに不純物を導入する固相拡散を用いることができる。また、不純物を含むガス雰囲気からの気相拡散を用いることも可能である。
【００４３】
また、図３（ｅ）では、ゲート電極８として必要な部分が残るように、フォトリソグラフィ等の工程を経て、ポリシリコンが選択的にエッチングされる。この後、ポリシリコンと炭化珪素との緻密性を向上させる目的で、１０００℃程度の高温、短時間の熱処理（ＲＴＡ）を行っても良い。
【００４４】
図３（ｆ）では、ゲート電極８（８ａ〜８ｃ）と、該ゲート電極に形成するソース電極１０とを絶縁するために、層間絶縁膜１１（１１ａ〜１１ｃ）が形成される。
【００４５】
層間絶縁膜１１（１１ａ〜１１ｃ）は、該層間絶縁膜１１（１１ａ〜１１ｃ）に形成するソース電極１０が炭化珪素と接触する部分、具体的には、ソース領域４（４ａ〜４ｄ）、ウエルコンタクト領域５（５ａ，５ｂ）の上部がフォトリソグラフィ等の工程を経て選択的にエッチングされる。
【００４６】
その後、同図（ｇ）では、表面側にソース電極１０が形成され、裏面側には、ドレイン電極９が金属膜を蒸着する等の工程により形成される。こうして、本実施形態に係る炭化珪素半導体装置１００が完成する。
【００４７】
このように、本実施形態に係る炭化珪素半導体装置１００を製造するための工程は、炭化珪素半導体の分野において、通常用いられる工程で形成可能であり、特に難易な工程は何ら必要としない。よって、既存の装置を用いて、容易に製造が可能である。
【００４８】
なお、上記した第１の実施形態に係る炭化珪素半導体装置１００では、ドレイン電極９が基板１の裏面に存在する縦型素子の場合を例として説明したが、ドレイン電極が表面側に設けられるラテラル型の素子の場合であっても、同様な効果を得ることができる。
【００４９】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。図４は、第２の実施形態に係る炭化珪素半導体装置２００の断面構造図である。同図は、第１の実施形態と同様に、基本セルの２つ分を描いたものであり、実際にはこのような基本セルが多数並列接続されている。
【００５０】
まず、該炭化珪素半導体装置２００の構成について説明する。基本的な構成は、図１に示した第１の実施形態と同様であるので、相違する部分についてのみ説明する。本実施形態では、Ｎ型ウエル領域７が設けられておらず、その代わりに、ゲート電極８が乗っていない部分となるＮ型チャネル領域１２（１２ａ〜１２ｄ）の濃度が若干高くなっている。
【００５１】
以下、本実施形態の動作について説明する。基本的な動作は、第１の実施形態と同様であり、相違する点のみを説明すると、素子がオンするとき、ドレイン電極９にソース電極１０に対して高電圧となる電圧が印加された状態で、ゲート電極８にソース電極１０の電位を基準にしたときに正となる電圧が印加される。
【００５２】
すると、ゲート電極８（８ａ〜８ｃ）直下のＮ型チャネル領域６（６ａ〜６ｃ）では、該Ｎ型チャネル領域６（６ａ〜６ｃ）とＰ型ウエル領域３（３ａ，３ｂ）との間で広がっていた空乏層が後退し、チャネルが開き、電流通路が確保される。
【００５３】
このとき、ゲート電極８が乗っていないチャネル領域１２（１２ａ〜１２ｄ）は、Ｐ型ウエル領域３（３ａ，３ｂ）との間で完全にピンチオフしないように、濃度が高くなっている。電流はドレイン電極９、炭化珪素半導体基板１、炭化珪素エピタキシャル領域２を経由して、Ｎ型チャネル領域６（６ａ〜６ｃ）を通り、ソース領域４（４ａ〜４ｄ）からソース電極１０へと流れることが可能である。
【００５４】
このようにして、第２の実施形態に係る炭化珪素半導体装置２００では、前述した第１の実施形態に係る炭化珪素半導体装置１００と同様に、ノーマリオフを実現しつつ、オン、オフ動作を行うことができる電圧制御型の電界効果トランジスタを提供することができる。
【００５５】
また、第２の実施形態に係る炭化珪素半導体装置２００を製造する手順は、第１の実施形態にて示した手順と略同一であり、Ｎ型チャネル領域６（６ａ〜６ｃ）のうち、局所的に濃度を高くする領域１２（１２ａ〜１２ｃ）は、チャネル領域形成のためのイオン注入等の不純物導入の作業に続き、更にイオン注入を行うことで形成することができる。よって、第１の実施形態と同様に、特に難易な工程を必要とせず、既存設備で容易に製造することができる。
【００５６】
また、上記した第２の実施形態に係る炭化珪素半導体装置２００では、ドレイン電極９が基板１の裏面に存在する縦型素子の場合を例として説明したが、ドレイン電極が表面側に存在するラテラル型の素子の場合であっても同様な効果を得ることができることは自明である。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の構成を示す断面図である。
【図２】第１の実施形態に係る半導体装置を作製する手順を示す説明図の、第１の分図である。
【図３】第１の実施形態に係る半導体装置を作製する手順を示す説明図の、第２の分図である。
【図４】本発明の第２の実施形態に係る半導体装置の構成を示す断面図である。
【符号の説明】
１ Ｎ+型炭化珪素基板
２ Ｎ-型炭化珪素エピタキシャル領域
３ Ｐ型ウエル領域
４ ソース領域
５ Ｐウエルコンタクト領域
６ Ｎ型チャネル領域
７ Ｎ型ウエル領域
８ ゲート電極
９ ドレイン電極
１０ ソース電極
１１ 層間絶縁膜
１２ 局所的に濃度が濃くなったチャネル領域
１００，２００ 炭化珪素半導体装置
Claims (6)
- 第一導電型の炭化珪素半導体基体と、該炭化珪素半導体基体の第一主面側に形成された第二導電型のウエル領域と、該ウエル領域上部の第一主面側に形成された第一導電型のソース領域と、該ソース領域に接続され、且つ前記ウエル領域の外側に至る第一導電型のチャネル領域と、前記ソース領域とは離間した位置で前記チャネル領域の表面に接するゲート電極と、を有する炭化珪素半導体装置において、
前記ゲート電極は、炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にある半導体材料からなり、
前記ソース領域から、当該ソース領域とは離間して配置されたゲート電極の端部までの間となる位置の、前記チャネル領域の底部に、第一導電型のウエル領域を形成したことを特徴とする炭化珪素半導体装置。 - 請求項１に記載の炭化珪素半導体装置において、
前記炭化珪素半導体基体は、第一導電型で高濃度の炭化珪素基板と、当該炭化珪素基板上に形成された第一導電型の炭化珪素エピタキシャル層と、からなり、
前記炭化珪素基板の第二主面側にはドレイン電極が形成され、前記炭化珪素半導体基体の第一主面側には、前記ソース領域に接続されるソース電極を有し、
前記ゲート電極が前記ソース電極と外部で短絡している状態下にあっては、前記第一導電型ウエル領域は、前記第二導電型のウエル領域とからなる接合の内蔵電位による空乏層が、前記チャネル領域の表面に到達しない深さを有することを特徴とする炭化珪素半導体装置。 - 第一導電型の炭化珪素半導体基体と、該炭化珪素半導体基体の第一主面側に形成された第二導電型のウエル領域と、該ウエル領域上部の第一主面側に形成された第一導電型のソース領域と、該ソース領域に接続され、且つ前記ウエル領域の外側に至る第一導電型のチャネル領域と、前記ソース領域とは離間した位置で前記チャネル領域の表面に接するゲート電極と、を有する炭化珪素半導体装置において、
前記ソース領域から、当該ソース領域とは離間して配置されたゲート電極の端部までの間となる位置の、前記チャネル領域の不純物濃度を、他のチャネル領域の部分の不純物濃度よりも高くしたことを特徴とする炭化珪素半導体装置。 - 請求項３に記載の炭化珪素半導体装置において、
前記炭化珪素半導体基体は、第一導電型で高濃度の炭化珪素基板と、当該炭化珪素基板上に形成された第一導電型の炭化珪素エピタキシャル層と、からなり、
前記炭化珪素基板の第二主面側にはドレイン電極が形成され、前記炭化珪素半導体基体の第一主面側には、前記ソース領域に接続されるソース電極を有し、
前記ゲート電極が前記ソース電極と外部で短絡している状態下にあっては、
前記チャネル領域中の、前記不純物濃度が高くされた部分は、前記第二導電型のウエル領域とからなる接合の内蔵電位による空乏層が、前記チャネル領域の表面に到達しない程度の不純物濃度を有することを特徴とする炭化珪素半導体装置。 - 請求項３または請求項４のいずれかに記載の炭化珪素半導体装置において、
前記ゲート電極が、炭化珪素に対してバンドギャップが狭く、且つ伝導帯が低い位置にある半導体材料からなることを特徴とする炭化珪素半導体装置。 - 請求項１，２，５のいずれか１項に記載の炭化珪素半導体装置において、
前記炭化珪素に対してバンドギャップが狭く、且つ伝導帯が低い位置にある半導体材料がシリコン、アモルファスシリコン、多結晶シリコンのうちのいずれかであることを特徴とする炭化珪素半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002104428A JP3664147B2 (ja) | 2002-04-05 | 2002-04-05 | 炭化珪素半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002104428A JP3664147B2 (ja) | 2002-04-05 | 2002-04-05 | 炭化珪素半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003303974A JP2003303974A (ja) | 2003-10-24 |
| JP3664147B2 true JP3664147B2 (ja) | 2005-06-22 |
Family
ID=29389693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002104428A Expired - Fee Related JP3664147B2 (ja) | 2002-04-05 | 2002-04-05 | 炭化珪素半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3664147B2 (ja) |
-
2002
- 2002-04-05 JP JP2002104428A patent/JP3664147B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003303974A (ja) | 2003-10-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI445093B (zh) | 具有下凹閘極之iii族氮化物元件 | |
| JP3620513B2 (ja) | 炭化珪素半導体装置 | |
| JP3661664B2 (ja) | 炭化珪素半導体装置及びその製造方法 | |
| CN109564942B (zh) | 半导体装置 | |
| WO2011007387A1 (ja) | 電力用半導体装置およびその製造方法 | |
| JP2011023675A (ja) | 半導体装置及びその製造方法 | |
| JP2000150866A (ja) | 炭化けい素ｎチャネルＭＯＳ半導体素子およびその製造方法 | |
| JP2019216224A (ja) | 半導体装置 | |
| JP2018022852A (ja) | 半導体装置およびその製造方法 | |
| WO2014083771A1 (ja) | 半導体素子及びその製造方法 | |
| JP3800047B2 (ja) | 電界効果トランジスタ | |
| US7768035B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP7196463B2 (ja) | 炭化珪素半導体装置の製造方法および炭化珪素半導体装置 | |
| JP4620368B2 (ja) | 半導体装置の製造方法 | |
| JP2010027833A (ja) | 炭化珪素半導体装置およびその製造方法 | |
| JP6589143B2 (ja) | 炭化珪素半導体素子およびその製造方法 | |
| JP3496509B2 (ja) | 炭化珪素半導体装置の製造方法 | |
| JP3963151B2 (ja) | 炭化珪素半導体装置 | |
| JP2006086548A (ja) | 電界効果トランジスタ | |
| JP2005101147A (ja) | 半導体装置及びその製造方法 | |
| JP2006086549A (ja) | 電界効果トランジスタ及びその製造方法 | |
| JPH11354791A (ja) | 炭化珪素半導体装置及びその製造方法 | |
| JP3664147B2 (ja) | 炭化珪素半導体装置 | |
| JP7151446B2 (ja) | 半導体装置の製造方法 | |
| JP7106882B2 (ja) | 半導体装置および半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040412 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040511 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040709 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041102 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041224 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050308 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050321 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090408 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090408 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100408 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110408 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120408 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130408 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130408 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140408 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |