JP3662325B2

JP3662325B2 - Method for manufacturing active matrix display device

Info

Publication number: JP3662325B2
Application number: JP34562995A
Authority: JP
Inventors: 舜平山崎; 潤小山; 保彦竹村
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1995-12-09
Filing date: 1995-12-09
Publication date: 2005-06-22
Anticipated expiration: 2015-12-09
Also published as: JPH09160068A

Description

【０００１】
【産業上の利用分野】
本発明は、アクティブマトリクス回路を有する表示装置（アクティブマトリクス表示装置）に関する。
【０００２】
【従来の技術】
近年、液晶ディスプレー駆動のためのアクティブマトリクスがさかんに研究され、また、実用化されている。アクティブ素子としては、画素に１つの導電型の薄膜トランジスタ（ＴＦＴ）を使用したものが提案されている。このようなアクティブマトリクス回路は、画素電極と対向電極の間に液晶をはさんだコンデンサーを形成し、ＴＦＴによって、このコンデンサーに出入りする電荷を制御するものである。
【０００３】
ＴＦＴを歩留り良く製造するには、作製工程数を減らすことが必要であった。中でも、配線のデザインルールがより微細になるにつれ、フォトリソグラフィーの工程、特にマスク合わせの回数を減らすことが要求された。このような傾向の中で、特開平５−３０７１９４公報に開示されるように、基板裏面より光を照射することにより、データ線とゲイト線をマスクとして、自己整合的に透明導電性被膜をパターニング・エッチングする方法が提案されている。この方法により、画素電極が、データ線とゲイト線で囲まれた部分に形成される。
【０００４】
それまでの透明導電性被膜を通常のフォトリソグラフィーでパターニング・エッチングして、画素電極を作製する方法に代えて、この方法を採用すると、マスク合わせが不要となった。また、同公報に開示されているように、画素電極とデータ線・ゲイト線を重ねて使用できるので、データ線やゲイト線を、いわゆるブラックマトリクスとして使用できるという利点も有する。このように、ゲイト線、データ線にそって、自己整合的にパターニングできるので、これまでのようにマスク合わせのためのマージンを取る必要がなく、したがって、画素電極の比率（開口率）が著しく向上した。
【０００５】
しかしながら、同公報に記載されたアクティブマトリクス回路は、マトリクス部分のみの記載しかなく、端子部分等についての記述は不十分である。実際の回路においては、特に、マトリクス回路以外に、それを駆動するドライバー回路をも同一基板上に有するモノリシック型の装置においては、透明導電性被膜よりなる端子電極を設け、ゲイト線・データ線、あるいは、それらと同一の層の配線等の金属配線と該端子電極を接続させる必要もあった。しかしながら、同公報記載の方法によると、金属配線と透明導電性被膜とのコンタクトを形成することは不可能であった。
【０００６】
【発明が解決しようとする課題】
図１および図２において、このような問題点を説明する。図１（Ａ）は、一般的なモノリシック型アクティブマトリクス回路の上に透明導電性被膜１０９を成膜（形成）した様子の断面図である。モノリシック型アクティブマトリクス回路は、主として、アクティブマトリクス回路領域とドライバー回路領域とからなり、アクティブマトリクス回路領域には、画素トランジスタ１０３が含まれる。
【０００７】
また、ドライバー回路領域には、ドライバートランジスタ１０２や入力用あるいは出力用金属配線１０５が含まれる。その他にもアクティブマトリクス回路領域やドライバー回路領域には金属配線１０６のような配線が設けられることがある。配線１０６は、単に遮光の目的だけに形成されることもある。
一般的に金属配線は２層形成される。第１はゲイト線と同一の層であり、第２はデータ線と同一の層である。もちろん、必要によっては、さらに多層の金属配線層を有する場合もある。（図１（Ａ））
【０００８】
このようなトランジスタや金属配線層は透明な基板１０１上に形成される。図ではトランジスタはプレーナー型であるが、順スタガー型や逆スタガー型であっても構わない。そして、各金属配線層間や配線上には層間絶縁物１０４が形成される。層間絶縁物としては、酸化珪素や窒化珪素以外にも、より誘電率の低い有機樹脂等が用いられる。透明導電性被膜１０９は、画素電極や端子電極（外部の配線とボンディングするための電極）として用いられることが多い。そのため、必要な箇所の層間絶縁膜にコンタクトホールを形成し、その後、透明導電性被膜が形成される。例えば、入／出力用配線１０５とのコンタクトホール１０７や画素トランジスタ１０３とのコンタクトホール１０８である。前者は端子電極を形成するため、後者は画素電極を形成するためである。
【０００９】
ドライバートランジスタ１０２の拡大断面図を図１（Ｂ）に示す。図のようなプレーナ型の場合にはＮ型領域１１２、１１３とＰ型領域１１０、１１１を有する薄膜半導体層上にゲイト絶縁膜を挟んでゲイト電極１１４、１１５が設けられる。ゲイト電極は、ゲイト線と同一の配線層により形成される。さらに、Ｎ型領域、Ｐ型領域には配線・電極１１６〜１１８が設けられる。この配線・電極はデータ線と同一の配線層により形成される。（図１（Ｂ））
【００１０】
画素トランジスタ１０３の拡大断面図を図１（Ｃ）に示す。図のようなプレーナ型の場合にはＮ型領域１１９、１２０を有する薄膜半導体層上にゲイト絶縁膜を挟んでゲイト電極１２１が設けられる。ゲイト電極は、ゲイト線と同一の配線層により形成される。さらに、Ｎ型領域の一方には配線・電極１２２が設けられる。この配線・電極はデータ線と同一の配線層により形成される。さらに、Ｎ型領域の他方には、コンタクトホール１０８が設けられ、透明導電性被膜１０９が成膜される。これは、後にエッチングされ、画素電極となる。（図１（Ｂ））
【００１１】
図２には、特開平５−３０７１９４公報に開示される技術を用いて、図１（Ａ）に示されるようなモノリシック型アクティブマトリクス回路の透明導電性被膜のエッチングをおこなった場合を示す。まず、透明導電性被膜上に直接、あるいは、他の被膜を形成した上にネガ型のフォトレジスト層２０１を公知の方法により塗布する。（図２（Ａ））
【００１２】
その後、裏面より光を照射する。このときの光の強度・波長は薄膜半導体層が透過し、かつ、金属配線層は透過しないように選択する。こうすると、金属配線上のレジスト層には光が当たらず、したがって、その部分は感光しない。厳密には同公報も述べているように、光の回り込みがあるため、配線よりやや内側まで感光する。（図２（Ｂ））
【００１３】
次に、露光したレジスト層を現像し、レジストパターン２０２を得る。（図２（Ｃ））
そして、このパターンをもとに透明導電性被膜のエッチングをおこなう。図ではエッチングがパターン２０２にしたがって、垂直におこなわれるように描写されているが、等方的なエッチングでは、レジストパターンの内側までエッチングされる。（図２（Ｄ））
その後、レジストパターンを剥離すると、画素トランジスタの薄膜半導体層とコンタクトする画素電極２０３以外にも、金属配線層のパターンに応じて、透明導電性被膜の電極２０４、２０５が得られる。（図２（Ｅ））
【００１４】
図から分かるように、画素電極は、薄膜半導体層とコンタクトし、その機能を果たすが、例えば、図中の端子電極２０４と入／出力用配線とのコンタクト部２０８では、端子電極が断線してしまう。これは、裏面より露光する結果、金属配線上の透明導電性被膜は全てエッチングされるためである。その他にも、例えば、配線と透明導電性被膜の電極２０６との重なりを十分大きくしたい部分２０６でも、重なりが得られることがない。このように、本来、残るべき部分の透明導電性被膜までエッチングされてしまう問題以外に、不要な部分に透明導電性被膜が残存する場合もある。例えば、ドライバー回路上の透明導電膜２０７は、動作の妨げともなりえるので、できれば、除去してしまいたいものである。（図２（Ｆ））
【００１５】
【問題を解決するための手段】
本発明は図１（Ａ）に示されるような構造を有する回路において、透明導電性被膜のエッチングに関するものである。本発明の第１は以下の（１）〜（５）あるいは（１’）〜（５’）あるいは（１”）〜（５”）のいずれかの工程を有するアクティブマトリクス表示装置の作製方法である。
【００１６】
すなわち、
（１）透明導電性被膜上へのネガ型もしくはポジ型のレジスト層（第１のレジスト層）の塗布
（２）マスクを用い、かつ、基板上方より光を照射することによる、第１のレジスト層の選択的な露光とパターンの形成
（３）透明導電性被膜上もしくは第１のレジスト層上へのネガ型の第２のレジスト層の塗布
（４）基板の裏面より光を照射することによる、第２のレジスト層の金属配線をマスクとした選択的な露光とパターンの形成
（５）第１および／もしくは第２のレジスト層をマスクとした透明導電性被膜の選択的なエッチング
【００１７】
あるいは、
（１’）透明導電性被膜上へのネガ型のレジスト層（第１のレジスト層）の塗布
（２’）基板の裏面より光を照射することによる、第１のレジスト層の金属配線をマスクとした選択的な露光とパターンの形成
（３’）透明導電性被膜上もしくは第１のレジスト層上へのネガ型もしくはポジ型の第２のレジスト層の塗布
（４’）マスクを用い、かつ、基板上方より光を照射することによる、第２のレジスト層の選択的な露光とパターンの形成
（５’）第１および／もしくは第２のレジスト層をマスクとした透明導電性被膜の選択的なエッチング
【００１８】
あるいは、
（１”）透明導電性被膜上へのネガ型のレジスト層の塗布
（２”）マスクを用い、かつ、基板上方より光を照射することによるレジスト層の選択的な露光
（３”）基板の裏面より光を照射することによる、レジスト層の金属配線をマスクとする選択的な露光
（４”）レジスト層の現像とパターンの形成
（５”）レジスト層のパターンをマスクとした透明導電性被膜の選択的なエッチング
【００１９】
ここで、金属配線の層は、アクティブマトリクス回路のゲイト線と同一の層とデータ線と同一の層の２種類もしくはそれ以上あり、アクティブマトリクス回路の外部との端子電極は、これらの金属配線層もしくは薄膜半導体層とコンタクトする透明導電性被膜よりなる。また、工程（２）と（４）の間には、透明導電性被膜をエッチングする工程がないことを特徴とする。さらに、上記工程のうち、（２”）と（３”）の順序は逆にしてもよいし、また、同時におこなってもよい。
【００２０】
本発明の第２は以下の（１）〜（４）の工程を有するアクティブマトリクス表示装置の作製方法である。すなわち、
（１）透明導電性被膜上へのネガ型のレジスト層の塗布
（２）基板の裏面より光を照射することによるレジスト層の金属配線をマスクとした選択的な露光
（３）レジスト層の現像とパターンの形成
（４）レジスト層のパターンをマスクとした透明導電性被膜の選択的なエッチング
【００２１】
ここで、金属配線の層は、アクティブマトリクス回路のゲイト線と同一の層とデータ線と同一の層の２種類もしくはそれ以上ある。アクティブマトリクス回路の外部との端子電極は、これらの金属配線層とはコンタクトせず、薄膜半導体層のみとコンタクトする透明導電性被膜よりなる。また、工程（２）と（３）の間には、透明導電性被膜をエッチングする工程がないことを特徴とする。
【００２２】
本発明の第１においては、工程（５）もしくは（５’）もしくは（５”）の後に、あるいは、本発明の第２においては、工程（４）の後に以下の工程を追加してもよい。すなわち、
（Ａ）素子層もしくは透明導電性被膜上への別なレジストの層によるパターンの形成
（Ｂ）前記工程によって得られたパターンによる透明導電性被膜のエッチング
【００２３】
【作用】
本発明の第１において、マスクを用いたレジストのパターンを端子電極部（図２では２０８で示される部分）や金属配線と透明導電性被膜の重なりを大きくしたい部分（図２では２０６で示される部分）に形成すれば、裏面露光の技術によっても該部分のエッチングがなされることがない。
また、本発明の第２においては、端子電極と金属配線が直接コンタクトしないので、裏面露光によって断線が生じることはない。
【００２４】
また、本発明の第１および第２に追加される上記工程ＡおよびＢによって、残存した透明導電性被膜のうち不要なものをエッチングすることができる。例えば、ドライバー回路領域上には導電性被膜が形成されてために、動作速度が低化することが問題となれば、工程ＡおよびＢによって、ドライバー回路領域上の透明導電性被膜をエッチングすることができる。その結果、透明導電性被膜は端子電極およびアクティブマトリクス回路領域のみに残存することになる。
【００２５】
逆に外部のノイズからドライバー回路を保護する必要がある場合には、透明導電性被膜を残存せしめてもよいが、その際には、このような目的のための透明導電性被膜と端子電極とを電気的に分離し、ノイズからの保護のための透明導電性被膜には、別に、接地電位に接続されるような構造とするとよい。
なお、工程ＡおよびＢによる透明導電性被膜のエッチングはアクティブマトリクス回路領域上の透明導電性被膜はエッチングされないようにしてもよい。なぜなら、アクティブマトリクス回路領域においては、特開平５−３０７１９４公報に開示された技術を採用することに問題がないからである。
【００２６】
また、アクティブマトリクス回路領域は主として裏面露光技術によってパターンを形成するという技術を実施する場合には、工程（１”）〜（５”）に関しては、レジストがネガ型であるという限定から、マスクにより光の遮られる領域（すなわち、露光されない領域）はアクティブマトリクス回路領域となることが要求される。すなわち、工程（２”）においては、アクティブマトリクス回路領域には光が照射されない。
【００２７】
【実施例】
〔実施例１〕図３および図４に本発明の一実施例によるアクティブマトリクス表示装置の、特に、透明導電性被膜のエッチング方法を示す。図３および図４は、工程の断面の模式図である。
まず、公知の技術によって透明導電性被膜（図１（Ａ）の１０９に相当）を形成した後、ポジ型のレジスト層３０１を公知のスピンコーティング法によって塗布し、これをベーキングする。
【００２８】
さらに、公知のフォトリソグラフィー法により、マスク３０２を用いて基板上方より光を照射し、露光をおこなう。本実施例ではマスク３０２はメタルマスクを使用するが、通常のフォトマスク（石英等の透明な基板上に金属被膜で描画されたもの）を用いてもよい。しかし、本実施例に限らず、本発明において必要とされるマスク合わせの精度は、フォトマスクを用いるほど高いものではない。本実施例でも、単にアクティブマトリクス回路領域以外の部分のみをマスクで覆うものであるので、その合わせ精度は１００〜５００μｍである。そのため、メタルマスクでも何ら支障がない。（図３（Ａ））
【００２９】
その後、現像、定着の工程によって、露光したパターンを得る。ポジ型のレジストを用いるので、光の当たった部分のレジストのみが溶解し、図に示すように、アクティブマトリクス回路領域以外の部分のみにレジストのパターン３０３が残される。（図３（Ｂ））
さらに、公知のスピンコーティング法によって、ネガ型のレジスト層３０４を形成し、これをベーキングする。（図３（Ｃ））
【００３０】
そして、裏面より光を照射し、ゲイト線と同一の金属配線層およびデータ線と同一の金属配線層をマスクとして、自己整合的な露光をおこなう。（図３（Ｄ））
その後、現像、定着の工程によって、露光したパターンを得る。ネガ型のレジストを用いるので、光の当たった部分（すなわち、金属配線以外の部分）のレジストのみが残り、レジストのパターン３０５が形成される。（図３（Ｅ））
その後、上記のレジストのパターン３０３および３０５を用いて、公知の方法により、透明導電性被膜をエッチングする。図から明らかなように、アクティブマトリクス回路領域の金属配線上の部分のみがエッチングされる。（図３（Ｆ））
【００３１】
レジストパターン３０３、３０５を公知の方法によって剥離すると図４（Ａ）のようになる。この段階では、端子電極４０１がドライバー回路領域を覆い、一方、アクティブマトリクス回路領域には、画素電極４０２が各画素トランジスタごとに形成される。そして、端子電極４０１と画素電極４０２の間は、金属配線層上の分断溝４０３によって、分離される。（図４（Ａ））
【００３２】
この状態でも回路としては機能するが、好ましくは以下の工程を追加し、さらに透明導電性被膜４０１をエッチングするとよい。まず、公知のフォトリソグラフィー法により、レジストのパターン４０４を形成する。このパターンは、アクティブマトリクス回路領域および端子電極部および、図１（Ａ）の配線１０６に相当する配線の一部を覆うものである。図ではポジ型のレジストを示すが、ネガ型でもよい。（図４（Ｂ））
【００３３】
そして、このパターン４０４によって、透明導電性被膜４０１を公知の方法によりエッチングする。（図４（Ｃ））
レジストのパターン４０４を公知の方法により剥離すると、端子電極４０５、および配線と重なる透明導電性被膜の電極もしくは配線４０６が新たに形成される。また、ドライバートランジスタ上の透明導電性被膜は全てエッチングされる。（図４（Ｄ））
【００３４】
〔実施例２〕図５に本発明の一実施例によるアクティブマトリクス表示装置の、特に、透明導電性被膜のエッチング方法を示す。図５は、工程の断面の模式図である。
まず、公知の技術によって透明導電性被膜（図１（Ａ）の１０９に相当）を形成した後、公知のスピンコーティング法によって、ネガ型のレジスト層５０１を形成し、これをベーキングする。
【００３５】
そして、裏面より光を照射し、ゲイト線と同一の金属配線層およびデータ線と同一の金属配線層をマスクとして、自己整合的な露光をおこなう。（図５（Ａ））
その後、現像、定着の工程によって、露光したパターンを得る。ネガ型のレジストを用いるので、光の当たった部分（すなわち、金属配線以外の部分）のレジストのみが残り、レジストのパターン５０２が形成される。（図５（Ｂ））
さらに、ポジ型のレジスト層５０３を公知のスピンコーティング法によって塗布し、これをベーキングする。（図５（Ｃ））
【００３６】
さらに、公知のフォトリソグラフィー法により、マスク５０４を用いて基板上方より光を照射し、露光をおこなう。本実施例でも実施例１と同様にメタルマスクを使用するが、通常のフォトマスク（石英等の透明な基板上に金属被膜で描画されたもの）を用いてもよい。（図５（Ｄ））
その後、現像、定着の工程によって、露光したパターンを得る。ポジ型のレジストを用いるので、光の当たった部分のレジストのみが溶解し、図に示すように、アクティブマトリクス回路領域以外の部分のみにレジストのパターン５０５が残される。（図５（Ｅ））
【００３７】
その後、上記のレジストのパターン５０２および５０５を用いて、公知の方法により、透明導電性被膜をエッチングする。図から明らかなように、アクティブマトリクス回路領域の金属配線上の部分のみがエッチングされる。（図５（Ｆ））
レジストパターン５０２、５０５を公知の方法によって剥離すると図４（Ａ）のようになる。その後、実施例１と同様に図４（Ｂ）〜（Ｄ）で示される方法でさらに、透明導電性被膜をエッチングしてもよい。
【００３８】
〔実施例３〕図６に本発明の一実施例によるアクティブマトリクス表示装置の、特に、透明導電性被膜のエッチング方法を示す。図６は、工程の断面の模式図である。
まず、公知の技術によって透明導電性被膜（図１（Ａ）の１０９に相当）を形成した後、公知のスピンコーティング法によって、ネガ型のレジスト層６０１を形成し、これをベーキングする。
【００３９】
そして、公知のフォトリソグラフィー法により、マスク６０２を用いて基板上方より光を照射し、露光をおこなう。本実施例でも実施例１と同様にメタルマスクを使用し、かつ、マスクはアクティブマトリクス回路領域を覆うようなものを用いる。したがって、合わせ精度はさほど要求されない。もちろん、通常のフォトマスク（石英等の透明な基板上に金属被膜で描画されたもの）を用いてもよい。（図６（Ａ））
【００４０】
さらに、裏面より光を照射し、ゲイト線と同一の金属配線層およびデータ線と同一の金属配線層をマスクとして、自己整合的な露光をおこなう。（図６（Ｂ））
その後、現像、定着の工程によって、露光したパターンを得る。ネガ型のレジストを用いるので、上記の上方もしくは裏面からの露光のいずれかで光の当たった部分のレジストのみが残り、レジストのパターン６０３が形成される。（図６（Ｃ））
その後、上記のレジストのパターン６０３を用いて、公知の方法により、透明導電性被膜をエッチングする。図から明らかなように、アクティブマトリクス回路領域の金属配線上の部分のみがエッチングされる。（図６（Ｄ））
【００４１】
レジストパターン６０３を公知の方法によって剥離すると図４（Ａ）のようになる。その後、実施例１と同様に図４（Ｂ）〜（Ｄ）で示される方法でさらに、透明導電性被膜をエッチングしてもよい。
本実施例においては、図６（Ａ）の上方より光を照射する露光工程と、図６（Ｂ）の裏面より光を照射する露光工程の順序を入れ替えても、あるいは、露光装置が許せば、両工程を同時におこなっても、得られるレジストのパターン６０３は同じである。
【００４２】
〔実施例４〕図７に本発明の一実施例によるアクティブマトリクス表示装置の、特に、透明導電性被膜のエッチング方法を示す。図７は、工程の断面の模式図である。
まず、公知の技術によって、端子電極接続用の薄膜半導体層７０４、ドライバートランジスタ７０２、画素トランジスタ７０３、入／出力用配線７０７および配線層間の絶縁のための層間絶縁物７０５よりなる素子層を透明な絶縁基板７０１上に形成する。薄膜半導体層７０４は公知の技術によってＮ型もしくはＰ型の導電型不純物をドーピングされたものを用いるとよい。
【００４３】
そして、端子電極接続用の薄膜半導体層７０４と画素トランジスタ７０２の薄膜半導体層にコンタクトホールを形成する。さらに、公知の技術により透明導電性被膜７０６を形成する。（図７（Ａ））
その後、公知のスピンコーティング法によって、ネガ型のレジスト層７０８を形成し、これをベーキングする。そして、裏面より光を照射し、ゲイト線と同一の金属配線層およびデータ線と同一の金属配線層をマスクとして、自己整合的な露光をおこなう。（図７（Ｂ））
【００４４】
その後、現像、定着の工程によって、露光したパターンを得る。ネガ型のレジストを用いるので、光の当たった部分（すなわち、金属配線以外の部分）のレジストのみが残り、レジストのパターン７０８が形成される。（図７（Ｃ））
そして、上記のレジストのパターン７０８を用いて、公知の方法により、透明導電性被膜７０６をエッチングする。図から明らかなように、金属配線上の部分のみがエッチングされる。（図７（Ｄ））
【００４５】
次に、レジストパターン７０８を公知の方法によって剥離する。この段階でも画素電極７１０以外に、端子電極７０９が形成される。端子電極７０９は、薄膜半導体層７０４を経由して、入／出力用配線７０７と電気的な接続がなされている。（図７（Ｅ））
この状態でも回路としては機能するが、好ましくは以下の工程を追加するとよい。まず、公知のフォトリソグラフィー法により、レジストのパターン７１１を形成する。このパターンは、アクティブマトリクス回路領域および端子電極部を覆うものである。図ではポジ型のレジストを示すが、ネガ型でもよい。（図７（Ｆ））
【００４６】
そして、このパターン７１１によって、透明導電性被膜を公知の方法によりエッチングし、レジストのパターン７１１を公知の方法により剥離すると、端子電極７１２が新たに形成される。また、ドライバートランジスタ上の透明導電性被膜は全てエッチングされる。（図７（Ｇ））
【００４７】
【発明の効果】
以上のように、本発明によって、特開平５−３０７１９４公報に開示される技術をより一般的な回路に応用することが可能となる。以下に、本発明の効果を検討する。従来の通常の方法により、透明導電性被膜のエッチングして、図３（Ｆ）と同等な構造を得るには、以下の５段階を経る必要がある。
【００４８】
すなわち、
（１）レジスト層塗布
（２）マスク合わせ（合わせ精度は配線デザインルールに準ずる）
（３）露光（上方より）
（４）現像（定着を含む）
（５）エッチング
【００４９】
一方、本発明の第１は以下の方式Ａ〜Ｅの５つの方式があり、図３（Ｆ）と同等な構造を得るには、方式Ａは以下の８段階を経る必要がある。すなわち、
（１）第１のレジスト層の塗布
（２）マスク合わせ（合わせ精度は低くても可）
（３）露光（上方より）
（４）現像（定着を含む）
（５）第２のレジスト層（ネガ型）の塗布
（６）露光（裏面より）
（７）現像（定着を含む）
（８）エッチング
【００５０】
方式Ｂは以下の８段階を経る必要がある。すなわち、
（１）第１のレジスト層（ネガ型）の塗布
（２）露光（裏面より）
（３）現像（定着を含む）
（４）第２のレジスト層の塗布
（５）マスク合わせ（合わせ精度は低くても可）
（６）露光（上方より）
（７）現像（定着を含む）
（８）エッチング
【００５１】
方式Ｃは以下の６段階を経る必要がある。すなわち、
（１）ネガ型のレジスト層の塗布
（２）露光（裏面より）
（３）マスク合わせ（合わせ精度は低くても可）
（４）露光（上方より）
（５）現像（定着を含む）
（６）エッチング
【００５２】
方式Ｄは以下の６段階を経る必要がある。すなわち、
（１）ネガ型のレジスト層の塗布
（２）マスク合わせ（合わせ精度は低くても可）
（３）露光（上方より）
（４）露光（裏面より）
（５）現像（定着を含む）
（６）エッチング
【００５３】
方式Ｅは以下の５段階を経る必要がある。すなわち、
（１）ネガ型のレジスト層の塗布
（２）マスク合わせ（合わせ精度は低くても可）
（３）露光（上方と裏面より）
（４）現像（定着を含む）
（５）エッチング
【００５４】
方式Ａの例は実施例１に、方式Ｂの例は実施例２に、方式Ｃの例は実施例３に示される。
また、本発明の第２では、図３（Ｆ）と同等な構造を得るには、以下の４段階を経る必要がある。すなわち、
（１）ネガ型のレジスト層の塗布
（２）露光（裏面より）
（３）現像（定着を含む）
（４）エッチング
【００５５】
これに対し、特開平５−３０７１９４公報に開示された技術では、図４（Ａ）と同様な構造が得られないことは先に述べた通りである。本発明において、工程数の上で従来の方式（裏面露光技術を用いない方式、５工程）より有利なものは、本発明の第２のみのように思われるが、本発明の第１においても、従来の方法より実質的には有利である。
従来の方法においては、工程（２）のマスク合わせでは、かなりの精度が要求され、しかも、マスク合わせのマージンが必要なため画素電極の面積を大きくできない（すなわち、開口率を挙げられない）という問題がある。
【００５６】
本発明の第１では最小で５工程、最大では８工程も必要であるが、そのような高精度のマスク合わせは必ずしも必要でない。したがって、見掛けの工程数は多いが、そのことによる歩留りの低下はほとんど考えられない。というのは、これらの工程の中で歩留りの低下の最大の要因はマスク合わせだからである。実施例のようにメタルマスクを用いるのであれば、基板とマスクとの間隔を大きくし、基板とマスクの接触による回路の破壊を防止することが可能である。もちろん、従来の方法では望めない開口率の向上も、本発明では特開平５−３０７１９４と同様に得られる。
【００５７】
次に、透明導電性被膜のエッチングして、図４（Ｃ）と同等な構造を得る場合を考える。従来の方法によれば、以下の５段階を経る必要がある。すなわち、
（１）レジスト層塗布
（２）マスク合わせ（合わせ精度は配線デザインルールに準ずる）
（３）露光（上方より）
（４）現像（定着を含む）
（５）エッチング
【００５８】
一方、本発明の第１は上記の方式Ａ〜Ｅの５つの方式があるが、方式Ａ、Ｂは上記の８段階、方式Ｃ、Ｄは上記の６段階、方式Ｅは上記の５段階に加えて、下記の５段階が必要となる。すなわち、
（１’）全てのレジスト層の剥離
（２’）新たなレジスト層の塗布
（３’）マスク合わせ（合わせ精度は低くても可）
（４’）露光（上方より）
（５’）現像（定着を含む）
（６’）エッチング
【００５９】
また、本発明の第２においても、上記の４工程に加えて、上記の（１’）〜（６’）の工程が必要となる。すなわち、本発明では最小でも１０工程、最大で１４工程が必要とされる。しかしながら、工程数が増えても、開口率向上による本発明の優位は、上記の説明と同じである。さらに、工程（３’）において要求される、マスク合わせの精度もデザインルールに比較すると十分に低いものであるので、このことにより従来の方式より歩留りが低下することはない。例えば、工程（３’）で作製されるパターンは端子電極のパターン等であるが、端子電極はそもそも外部とのワイヤボンディング等の方法によるコンタクトを想定しているので、その合わせ精度はデザインルールの１０倍程度でも十分である。
【００６０】
本発明の第２は同第１に比較して、工程数が少ない上で有利であるように見えるが、例えば、図１の配線１０６と透明導電性被膜との重なりを必要とする場合（図４の４０６）には、適用できない。また、本発明の第１において、方式Ｅは方式Ｃ、Ｄよりも工程数が少なく、かつ、同じ結果が得られるので有利であるが、そのためには、基板の上面と裏面から光が同時に照射できる露光機が必要である。
なお、本発明の第１の方式Ｃ、Ｄは、同第１の方式Ａ、Ｂに比較すると、工程が少ないので有利である。
【００６１】
実施例ではドライバー回路を同一の基板上に形成したモノリシック型アクティブマトリクス回路を例として説明したが、ドライバー回路を有しないアクティブマトリクス回路においても、端子電極等が画素電極と同じ透明導電性被膜で形成されるものであれば、本発明が効果を有することは明らかであろう。以上のように、本発明は多大な工業的価値を有している。
【図面の簡単な説明】
【図１】従来のモノリシック型アクティブマトリクス回路に透明導電性被膜を形成した断面、および、ドライバートランジスタ、画素トランジスタの断面を示す図。
【図２】特開平５−３０７１９４公報に開示された技術を用いて、モノリシック型アクティブマトリクス回路を作製する工程および問題点を示す断面図。
【図３】実施例１によるモノリシック型アクティブマトリクス回路の作製工程を示す断面図。
【図４】実施例１によるモノリシック型アクティブマトリクス回路の作製工程を示す断面図。
【図５】実施例２によるモノリシック型アクティブマトリクス回路の作製工程を示す断面図。
【図６】実施例３によるモノリシック型アクティブマトリクス回路の作製工程を示す断面図。
【図７】実施例４によるモノリシック型アクティブマトリクス回路の作製工程を示す断面図。
【符号の説明】
１０１基板
１０２ドライバートランジスタ
１０３画素トランジスタ
１０４層間絶縁物
１０５入／出力用配線
１０６配線
１０７、１０８コンタクトホール
１０９透明導電性被膜
３０１ポジ型レジスト層
３０２マスク
３０３、３０５レジストのパターン
３０４ネガ型レジスト層[0001]
[Industrial application fields]
The present invention relates to a display device (active matrix display device) having an active matrix circuit.
[0002]
[Prior art]
In recent years, an active matrix for driving a liquid crystal display has been extensively studied and put into practical use. As an active element, an element using one conductive thin film transistor (TFT) for a pixel has been proposed. In such an active matrix circuit, a capacitor with a liquid crystal sandwiched between a pixel electrode and a counter electrode is formed, and the electric charge entering and exiting the capacitor is controlled by a TFT.
[0003]
In order to manufacture TFTs with high yield, it is necessary to reduce the number of manufacturing steps. In particular, as the wiring design rules become finer, it has been required to reduce the number of photolithography processes, particularly mask alignment. In such a trend, as disclosed in JP-A-5-307194, by irradiating light from the back surface of the substrate, the transparent conductive film is patterned in a self-aligning manner using the data line and the gate line as a mask. -Etching methods have been proposed. By this method, the pixel electrode is formed in a portion surrounded by the data line and the gate line.
[0004]
If this method is used instead of the method of fabricating the pixel electrode by patterning and etching the conventional transparent conductive film by ordinary photolithography, mask alignment becomes unnecessary. Further, as disclosed in the publication, since the pixel electrode and the data line / gate line can be used in an overlapping manner, there is an advantage that the data line or the gate line can be used as a so-called black matrix. As described above, since patterning can be performed in a self-aligned manner along the gate line and the data line, it is not necessary to take a margin for aligning the mask as before, and therefore the ratio of the pixel electrodes (aperture ratio) is remarkably high. Improved.
[0005]
However, the active matrix circuit described in the publication only describes the matrix portion, and the description of the terminal portion and the like is insufficient. In an actual circuit, in particular, in a monolithic type device having a driver circuit for driving it on the same substrate in addition to a matrix circuit, a terminal electrode made of a transparent conductive film is provided, and a gate line / data line, Alternatively, it is necessary to connect the terminal electrode to a metal wiring such as a wiring of the same layer as those. However, according to the method described in the publication, it is impossible to form a contact between the metal wiring and the transparent conductive film.
[0006]
[Problems to be solved by the invention]
Such problems will be described with reference to FIGS. FIG. 1A is a cross-sectional view of a state in which a transparent conductive film 109 is formed (formed) on a general monolithic active matrix circuit. The monolithic active matrix circuit mainly includes an active matrix circuit region and a driver circuit region, and the active matrix circuit region includes a pixel transistor 103.
[0007]
The driver circuit area includes a driver transistor 102 and an input or output metal wiring 105. In addition, a wiring such as the metal wiring 106 may be provided in the active matrix circuit area and the driver circuit area. The wiring 106 may be formed only for the purpose of light shielding.
Generally, two layers of metal wiring are formed. The first is the same layer as the gate line, and the second is the same layer as the data line. Of course, if necessary, there may be a multilayer metal wiring layer. (Fig. 1 (A))
[0008]
Such transistors and metal wiring layers are formed on a transparent substrate 101. In the figure, the transistor is a planar type, but it may be a forward stagger type or a reverse stagger type. An interlayer insulator 104 is formed between each metal wiring layer and on the wiring. As the interlayer insulator, an organic resin having a lower dielectric constant is used in addition to silicon oxide and silicon nitride. The transparent conductive film 109 is often used as a pixel electrode or a terminal electrode (an electrode for bonding to an external wiring). Therefore, a contact hole is formed in the interlayer insulating film at a necessary location, and then a transparent conductive film is formed. For example, the contact hole 107 with the input / output wiring 105 and the contact hole 108 with the pixel transistor 103. The former is for forming a terminal electrode, and the latter is for forming a pixel electrode.
[0009]
An enlarged cross-sectional view of the driver transistor 102 is shown in FIG. In the case of the planar type as shown in the figure, gate electrodes 114 and 115 are provided on a thin film semiconductor layer having N-type regions 112 and 113 and P-type regions 110 and 111 with a gate insulating film interposed therebetween. The gate electrode is formed of the same wiring layer as the gate line. Further, wiring / electrodes 116 to 118 are provided in the N-type region and the P-type region. The wiring / electrode is formed of the same wiring layer as the data line. (Fig. 1 (B))
[0010]
An enlarged cross-sectional view of the pixel transistor 103 is illustrated in FIG. In the case of the planar type as shown in the figure, a gate electrode 121 is provided on a thin film semiconductor layer having N-type regions 119 and 120 with a gate insulating film interposed therebetween. The gate electrode is formed of the same wiring layer as the gate line. Further, a wiring / electrode 122 is provided on one of the N-type regions. The wiring / electrode is formed of the same wiring layer as the data line. Further, a contact hole 108 is provided on the other side of the N-type region, and a transparent conductive film 109 is formed. This is later etched into a pixel electrode. (Fig. 1 (B))
[0011]
FIG. 2 shows a case where the transparent conductive film of the monolithic active matrix circuit as shown in FIG. 1 (A) is etched using the technique disclosed in Japanese Patent Laid-Open No. 5-307194. First, a negative photoresist layer 201 is applied by a known method directly on the transparent conductive film or after another film is formed. (Fig. 2 (A))
[0012]
Then, light is irradiated from the back surface. The intensity and wavelength of the light at this time are selected so that the thin film semiconductor layer is transmitted and the metal wiring layer is not transmitted. In this case, the resist layer on the metal wiring is not exposed to light, and therefore the portion is not exposed. Strictly speaking, as described in the publication, since light wraps around, it is exposed to the inside slightly from the wiring. (Fig. 2 (B))
[0013]
Next, the exposed resist layer is developed to obtain a resist pattern 202. (Fig. 2 (C))
Then, the transparent conductive film is etched based on this pattern. In the drawing, it is depicted that etching is performed vertically according to the pattern 202, but in isotropic etching, etching is performed to the inside of the resist pattern. (Fig. 2 (D))
Thereafter, when the resist pattern is peeled off, transparent conductive film electrodes 204 and 205 are obtained in accordance with the pattern of the metal wiring layer in addition to the pixel electrode 203 in contact with the thin film semiconductor layer of the pixel transistor. (Fig. 2 (E))
[0014]
As can be seen from the figure, the pixel electrode contacts the thin film semiconductor layer and performs its function. For example, in the contact portion 208 between the terminal electrode 204 and the input / output wiring in the figure, the terminal electrode is disconnected. End up. This is because all the transparent conductive film on the metal wiring is etched as a result of exposure from the back surface. In addition, for example, even in the portion 206 where the overlap between the wiring and the electrode 206 of the transparent conductive film is desired to be sufficiently large, the overlap is not obtained. Thus, in addition to the problem of etching up to the portion of the transparent conductive film that should remain, the transparent conductive film may remain in unnecessary portions. For example, the transparent conductive film 207 on the driver circuit can hinder the operation, and therefore it is desired to remove it if possible. (Fig. 2 (F))
[0015]
[Means for solving problems]
The present invention relates to etching of a transparent conductive film in a circuit having a structure as shown in FIG. A first aspect of the present invention is a method for manufacturing an active matrix display device having the following steps (1) to (5) or (1 ′) to (5 ′) or (1 ″) to (5 ″). is there.
[0016]
That is,
(1) Application of negative-type or positive-type resist layer (first resist layer) on the transparent conductive film
(2) Selective exposure of the first resist layer and pattern formation by irradiating light from above the substrate using a mask
(3) Application of a negative second resist layer on the transparent conductive film or the first resist layer
(4) Selective exposure and pattern formation using the metal wiring of the second resist layer as a mask by irradiating light from the back surface of the substrate
(5) Selective etching of the transparent conductive film using the first and / or second resist layer as a mask
[0017]
Or
(1 ′) Application of negative resist layer (first resist layer) on transparent conductive film
(2 ′) Selective exposure and pattern formation using the metal wiring of the first resist layer as a mask by irradiating light from the back surface of the substrate
(3 ′) Application of negative or positive type second resist layer on transparent conductive film or first resist layer
(4 ′) Selective exposure and pattern formation of the second resist layer by using a mask and irradiating light from above the substrate
(5 ′) Selective etching of the transparent conductive film using the first and / or second resist layer as a mask
[0018]
Or
(1 ") Application of negative resist layer on transparent conductive film
(2 ″) Selective exposure of the resist layer by using a mask and irradiating light from above the substrate
(3 ″) Selective exposure using the metal wiring of the resist layer as a mask by irradiating light from the back surface of the substrate
(4 ") Development of resist layer and pattern formation
(5 ″) Selective etching of transparent conductive film using resist layer pattern as mask
[0019]
Here, there are two or more types of metal wiring layers, that is, the same layer as the gate line of the active matrix circuit and the same layer as the data line, and terminal electrodes to the outside of the active matrix circuit are these metal wiring layers. Or it consists of a transparent conductive film which contacts a thin film semiconductor layer. Further, there is no step of etching the transparent conductive film between the steps (2) and (4). Further, among the above steps, the order of (2 ″) and (3 ″) may be reversed, or may be performed simultaneously.
[0020]
A second aspect of the present invention is a method for manufacturing an active matrix display device having the following steps (1) to (4). That is,
(1) Application of negative resist layer on transparent conductive film
(2) Selective exposure using the metal wiring of the resist layer as a mask by irradiating light from the back surface of the substrate.
(3) Development of resist layer and pattern formation
(4) Selective etching of transparent conductive film using resist layer pattern as mask
[0021]
Here, there are two or more types of metal wiring layers, the same layer as the gate line of the active matrix circuit and the same layer as the data line. A terminal electrode to the outside of the active matrix circuit is made of a transparent conductive film that is in contact with only the thin film semiconductor layer without contacting with these metal wiring layers. Further, there is no step of etching the transparent conductive film between the steps (2) and (3).
[0022]
In the first of the present invention, the following steps may be added after the step (5) or (5 ′) or (5 ″), or in the second of the present invention, after the step (4). That is,
(A) Formation of pattern by another resist layer on element layer or transparent conductive film
(B) Etching of the transparent conductive film by the pattern obtained by the above process
[0023]
[Action]
In the first aspect of the present invention, the resist pattern using a mask is shown as a terminal electrode portion (portion 208 in FIG. 2) or a portion (indicated by 206 in FIG. If it is formed in the part), the part is not etched even by the back exposure technique.
In the second aspect of the present invention, since the terminal electrode and the metal wiring are not in direct contact, disconnection does not occur due to back exposure.
[0024]
Further, unnecessary steps of the remaining transparent conductive film can be etched by the steps A and B added to the first and second aspects of the present invention. For example, if there is a problem that the operation speed is reduced because a conductive film is formed on the driver circuit area, the transparent conductive film on the driver circuit area is etched by steps A and B. Can do. As a result, the transparent conductive film remains only in the terminal electrode and the active matrix circuit region.
[0025]
On the contrary, when it is necessary to protect the driver circuit from external noise, the transparent conductive film may be left, but in that case, the transparent conductive film and the terminal electrode for such purpose are used. The transparent conductive film for electrically isolating and protecting from noise may be separately connected to the ground potential.
Note that the transparent conductive film on the active matrix circuit region may not be etched in the etching of the transparent conductive film in the steps A and B. This is because there is no problem in adopting the technique disclosed in Japanese Patent Application Laid-Open No. 5-307194 in the active matrix circuit region.
[0026]
Further, when the technique of forming the pattern in the active matrix circuit region mainly by the back exposure technique is performed, the steps (1 ″) to (5 ″) are performed using a mask because the resist is a negative type. An area where light is blocked (that is, an area not exposed) is required to be an active matrix circuit area. That is, in the step (2 ″), the active matrix circuit region is not irradiated with light.
[0027]
【Example】
[Embodiment 1] FIGS. 3 and 4 show an etching method of an active matrix display device according to an embodiment of the present invention, in particular, a transparent conductive film. 3 and 4 are schematic views of the process cross section.
First, after forming a transparent conductive film (corresponding to 109 in FIG. 1A) by a known technique, a positive resist layer 301 is applied by a known spin coating method and baked.
[0028]
Further, exposure is performed by irradiating light from above the substrate using a mask 302 by a known photolithography method. In this embodiment, the mask 302 uses a metal mask, but a normal photomask (drawn with a metal film on a transparent substrate such as quartz) may be used. However, the present invention is not limited to this embodiment, and the mask alignment accuracy required in the present invention is not so high as using a photomask. Also in this embodiment, since only a portion other than the active matrix circuit region is covered with a mask, the alignment accuracy is 100 to 500 μm. Therefore, there is no problem even with a metal mask. (Fig. 3 (A))
[0029]
Thereafter, an exposed pattern is obtained by development and fixing processes. Since the positive type resist is used, only the resist in the portion exposed to light is dissolved, and as shown in the figure, the resist pattern 303 is left only in the portion other than the active matrix circuit region. (Fig. 3 (B))
Further, a negative resist layer 304 is formed by a known spin coating method and baked. (Figure 3 (C))
[0030]
Then, light is irradiated from the back surface, and self-aligned exposure is performed using the same metal wiring layer as the gate line and the same metal wiring layer as the data line as a mask. (Fig. 3 (D))
Thereafter, an exposed pattern is obtained by development and fixing processes. Since a negative resist is used, only the resist exposed to light (that is, the portion other than the metal wiring) remains, and a resist pattern 305 is formed. (Figure 3 (E))
Thereafter, the transparent conductive film is etched by a known method using the resist patterns 303 and 305 described above. As is apparent from the drawing, only the portion of the active matrix circuit region on the metal wiring is etched. (Fig. 3 (F))
[0031]
When the resist patterns 303 and 305 are peeled off by a known method, the result is as shown in FIG. At this stage, the terminal electrode 401 covers the driver circuit region, while the pixel electrode 402 is formed for each pixel transistor in the active matrix circuit region. The terminal electrode 401 and the pixel electrode 402 are separated by a dividing groove 403 on the metal wiring layer. (Fig. 4 (A))
[0032]
Even in this state, the circuit functions as a circuit, but preferably the following steps are added and the transparent conductive film 401 is further etched. First, a resist pattern 404 is formed by a known photolithography method. This pattern covers the active matrix circuit region, the terminal electrode portion, and part of the wiring corresponding to the wiring 106 in FIG. Although a positive resist is shown in the figure, a negative resist may be used. (Fig. 4 (B))
[0033]
Then, the transparent conductive film 401 is etched by this pattern 404 by a known method. (Fig. 4 (C))
When the resist pattern 404 is peeled off by a known method, a terminal electrode 405 and a transparent conductive film electrode or wiring 406 overlapping with the wiring are newly formed. Further, all the transparent conductive film on the driver transistor is etched. (Fig. 4 (D))
[0034]
Embodiment 2 FIG. 5 shows an etching method for an active matrix display device, particularly a transparent conductive film, according to an embodiment of the present invention. FIG. 5 is a schematic diagram of a cross section of the process.
First, after forming a transparent conductive film (corresponding to 109 in FIG. 1A) by a known technique, a negative resist layer 501 is formed by a known spin coating method and baked.
[0035]
Then, light is irradiated from the back surface, and self-aligned exposure is performed using the same metal wiring layer as the gate line and the same metal wiring layer as the data line as a mask. (Fig. 5 (A))
Thereafter, an exposed pattern is obtained by development and fixing processes. Since a negative resist is used, only the resist exposed to light (that is, the portion other than the metal wiring) remains, and a resist pattern 502 is formed. (Fig. 5 (B))
Further, a positive resist layer 503 is applied by a known spin coating method and baked. (Fig. 5 (C))
[0036]
Further, exposure is performed by irradiating light from above the substrate using a mask 504 by a known photolithography method. In this embodiment, a metal mask is used as in the first embodiment, but a normal photomask (drawn with a metal film on a transparent substrate such as quartz) may be used. (Fig. 5 (D))
Thereafter, an exposed pattern is obtained by development and fixing processes. Since a positive type resist is used, only the resist in the portion exposed to light is dissolved, and as shown in the figure, the resist pattern 505 is left only in the portion other than the active matrix circuit region. (Fig. 5 (E))
[0037]
Thereafter, the transparent conductive film is etched by a known method using the resist patterns 502 and 505 described above. As is apparent from the drawing, only the portion of the active matrix circuit region on the metal wiring is etched. (Fig. 5 (F))
When the resist patterns 502 and 505 are peeled off by a known method, the result is as shown in FIG. Thereafter, similarly to Example 1, the transparent conductive film may be further etched by the method shown in FIGS.
[0038]
[Embodiment 3] FIG. 6 shows an etching method of an active matrix display device according to an embodiment of the present invention, in particular, a transparent conductive film. FIG. 6 is a schematic diagram of a cross section of the process.
First, after forming a transparent conductive film (corresponding to 109 in FIG. 1A) by a known technique, a negative resist layer 601 is formed by a known spin coating method and baked.
[0039]
Then, exposure is performed by irradiating light from above the substrate using a mask 602 by a known photolithography method. In this embodiment, a metal mask is used as in the first embodiment, and a mask that covers the active matrix circuit region is used. Therefore, the alignment accuracy is not so required. Of course, an ordinary photomask (drawn with a metal film on a transparent substrate such as quartz) may be used. (Fig. 6 (A))
[0040]
Further, light is irradiated from the back surface, and self-aligned exposure is performed using the same metal wiring layer as the gate line and the same metal wiring layer as the data line as a mask. (Fig. 6 (B))
Thereafter, an exposed pattern is obtained by development and fixing processes. Since a negative resist is used, only the resist exposed to light by either the above-described exposure from the upper side or the back side remains, and a resist pattern 603 is formed. (Fig. 6 (C))
Thereafter, the transparent conductive film is etched by a known method using the resist pattern 603. As is apparent from the drawing, only the portion of the active matrix circuit region on the metal wiring is etched. (Fig. 6 (D))
[0041]
When the resist pattern 603 is peeled off by a known method, the result is as shown in FIG. Thereafter, similarly to Example 1, the transparent conductive film may be further etched by the method shown in FIGS.
In the present embodiment, the order of the exposure process of irradiating light from above in FIG. 6A and the exposure process of irradiating light from the back surface of FIG. Even if both steps are performed simultaneously, the resist pattern 603 obtained is the same.
[0042]
[Embodiment 4] FIG. 7 shows an etching method of an active matrix display device according to an embodiment of the present invention, in particular, a transparent conductive film. FIG. 7 is a schematic diagram of a cross section of the process.
First, an element layer including a thin film semiconductor layer 704 for connecting terminal electrodes, a driver transistor 702, a pixel transistor 703, an input / output wiring 707, and an interlayer insulator 705 for insulating between wiring layers is made transparent by a known technique. An insulating substrate 701 is formed. The thin film semiconductor layer 704 may be doped with an N-type or P-type conductivity impurity by a known technique.
[0043]
Then, contact holes are formed in the thin film semiconductor layer 704 for connecting terminal electrodes and the thin film semiconductor layer of the pixel transistor 702. Further, a transparent conductive film 706 is formed by a known technique. (Fig. 7 (A))
Thereafter, a negative resist layer 708 is formed by a known spin coating method and baked. Then, light is irradiated from the back surface, and self-aligned exposure is performed using the same metal wiring layer as the gate line and the same metal wiring layer as the data line as a mask. (Fig. 7 (B))
[0044]
Thereafter, an exposed pattern is obtained by development and fixing processes. Since a negative resist is used, only the resist exposed to light (that is, the portion other than the metal wiring) remains, and a resist pattern 708 is formed. (Fig. 7 (C))
Then, using the resist pattern 708, the transparent conductive film 706 is etched by a known method. As is apparent from the figure, only the portion on the metal wiring is etched. (Fig. 7 (D))
[0045]
Next, the resist pattern 708 is peeled off by a known method. Even at this stage, a terminal electrode 709 is formed in addition to the pixel electrode 710. The terminal electrode 709 is electrically connected to the input / output wiring 707 via the thin film semiconductor layer 704. (Fig. 7 (E))
Even in this state, the circuit functions as a circuit, but preferably the following steps are added. First, a resist pattern 711 is formed by a known photolithography method. This pattern covers the active matrix circuit region and the terminal electrode portion. Although a positive resist is shown in the figure, a negative resist may be used. (Fig. 7 (F))
[0046]
Then, when the transparent conductive film is etched by this pattern 711 by a known method and the resist pattern 711 is peeled by a known method, a terminal electrode 712 is newly formed. Further, all the transparent conductive film on the driver transistor is etched. (Fig. 7 (G))
[0047]
【The invention's effect】
As described above, according to the present invention, the technique disclosed in JP-A-5-307194 can be applied to a more general circuit. Below, the effect of this invention is examined. In order to obtain a structure equivalent to that shown in FIG. 3F by etching the transparent conductive film by a conventional ordinary method, it is necessary to go through the following five steps.
[0048]
That is,
(1) Application of resist layer
(2) Mask alignment (alignment accuracy conforms to wiring design rules)
(3) Exposure (from above)
(4) Development (including fixing)
(5) Etching
[0049]
On the other hand, the first of the present invention has the following five systems A to E. In order to obtain a structure equivalent to FIG. 3F, the system A needs to go through the following eight steps. That is,
(1) Application of first resist layer
(2) Mask alignment (the alignment accuracy can be low)
(3) Exposure (from above)
(4) Development (including fixing)
(5) Application of second resist layer (negative type)
(6) Exposure (from back side)
(7) Development (including fixing)
(8) Etching
[0050]
Method B needs to go through the following 8 stages. That is,
(1) Application of first resist layer (negative type)
(2) Exposure (from back side)
(3) Development (including fixing)
(4) Application of second resist layer
(5) Mask alignment (the alignment accuracy can be low)
(6) Exposure (from above)
(7) Development (including fixing)
(8) Etching
[0051]
Method C needs to go through the following six stages. That is,
(1) Application of negative resist layer
(2) Exposure (from back side)
(3) Mask alignment (alignment accuracy can be low)
(4) Exposure (from above)
(5) Development (including fixing)
(6) Etching
[0052]
Method D needs to go through the following six stages. That is,
(1) Application of negative resist layer
(2) Mask alignment (the alignment accuracy can be low)
(3) Exposure (from above)
(4) Exposure (from back side)
(5) Development (including fixing)
(6) Etching
[0053]
Method E needs to go through the following five stages. That is,
(1) Application of negative resist layer
(2) Mask alignment (the alignment accuracy can be low)
(3) Exposure (from above and from the back)
(4) Development (including fixing)
(5) Etching
[0054]
An example of the method A is shown in the first embodiment, an example of the method B is shown in the second embodiment, and an example of the method C is shown in the third embodiment.
Further, in the second aspect of the present invention, in order to obtain a structure equivalent to that shown in FIG. That is,
(1) Application of negative resist layer
(2) Exposure (from back side)
(3) Development (including fixing)
(4) Etching
[0055]
On the other hand, as described above, the technique disclosed in Japanese Patent Laid-Open No. 5-307194 cannot obtain a structure similar to that shown in FIG. In the present invention, it seems that only the second aspect of the present invention is more advantageous than the conventional system (the system that does not use the backside exposure technique, five steps) in terms of the number of steps, but also in the first aspect of the present invention. This is a substantial advantage over conventional methods.
In the conventional method, the mask alignment in the step (2) requires considerable accuracy, and a mask alignment margin is required, so that the area of the pixel electrode cannot be increased (that is, the aperture ratio cannot be raised). There's a problem.
[0056]
In the first aspect of the present invention, a minimum of 5 steps and a maximum of 8 steps are required, but such highly accurate mask alignment is not necessarily required. Therefore, although the number of apparent processes is large, a decrease in yield due to this is hardly considered. This is because the largest factor of the yield reduction in these processes is mask alignment. If a metal mask is used as in the embodiment, it is possible to increase the distance between the substrate and the mask and prevent the circuit from being damaged due to the contact between the substrate and the mask. Of course, the improvement of the aperture ratio which cannot be expected by the conventional method can be obtained in the present invention as in JP-A-5-307194.
[0057]
Next, consider a case where the transparent conductive film is etched to obtain a structure equivalent to that shown in FIG. According to the conventional method, it is necessary to go through the following five steps. That is,
(1) Application of resist layer
(2) Mask alignment (alignment accuracy conforms to wiring design rules)
(3) Exposure (from above)
(4) Development (including fixing)
(5) Etching
[0058]
On the other hand, the first of the present invention has the above-mentioned five systems A to E. The systems A and B are the above eight stages, the systems C and D are the above six stages, and the system E is the above five stages. In addition, the following five steps are required. That is,
(1 ') Stripping of all resist layers
(2 ') Application of a new resist layer
(3 ') Mask alignment (the alignment accuracy can be low)
(4 ') Exposure (from above)
(5 ') Development (including fixing)
(6 ') Etching
[0059]
Also in the second embodiment of the present invention, in addition to the above four steps, the above steps (1 ′) to (6 ′) are required. That is, in the present invention, at least 10 steps and at most 14 steps are required. However, even if the number of steps is increased, the advantage of the present invention by improving the aperture ratio is the same as described above. Furthermore, since the mask alignment accuracy required in the step (3 ′) is sufficiently lower than the design rule, this does not lower the yield as compared with the conventional method. For example, the pattern produced in the step (3 ′) is a terminal electrode pattern or the like, but the terminal electrode is supposed to be contacted by a method such as wire bonding with the outside, so the alignment accuracy is determined by the design rule. Ten times is sufficient.
[0060]
The second of the present invention seems to be advantageous in that the number of steps is smaller than the first, but for example, when the wiring 106 of FIG. 1 and the transparent conductive film need to be overlapped (see FIG. 1). 4 of 406) is not applicable. In the first aspect of the present invention, the method E is advantageous because the number of steps is smaller than the methods C and D and the same result can be obtained. For this purpose, light is simultaneously irradiated from the upper surface and the back surface of the substrate. An exposure machine that can be used is necessary.
Note that the first methods C and D of the present invention are advantageous because they require fewer steps than the first methods A and B.
[0061]
In the embodiment, a monolithic active matrix circuit in which a driver circuit is formed on the same substrate has been described as an example. However, even in an active matrix circuit having no driver circuit, terminal electrodes and the like are formed of the same transparent conductive film as a pixel electrode. Obviously, the present invention has an effect. As described above, the present invention has a great industrial value.
[Brief description of the drawings]
FIG. 1 is a view showing a cross section in which a transparent conductive film is formed on a conventional monolithic active matrix circuit, and cross sections of a driver transistor and a pixel transistor.
FIG. 2 is a cross-sectional view showing steps and problems of manufacturing a monolithic active matrix circuit using the technique disclosed in Japanese Patent Laid-Open No. 5-307194.
3 is a cross-sectional view showing a manufacturing process of the monolithic active matrix circuit according to Embodiment 1. FIG.
4 is a cross-sectional view showing a manufacturing process of a monolithic active matrix circuit according to Embodiment 1. FIG.
5 is a cross-sectional view showing a manufacturing process of a monolithic active matrix circuit according to Embodiment 2. FIG.
6 is a cross-sectional view showing a manufacturing process of a monolithic active matrix circuit according to Embodiment 3. FIG.
7 is a cross-sectional view showing a manufacturing process of a monolithic active matrix circuit according to Embodiment 4; FIG.
[Explanation of symbols]
101 substrate
102 Driver transistor
103 pixel transistor
104 Interlayer insulator
105 I / O wiring
106 Wiring
107, 108 Contact hole
109 Transparent conductive coating
301 Positive resist layer
302 mask
303,305 Resist pattern
304 Negative resist layer

Claims

透明な基板上に第１の金属配線層と、第２の金属配線層と、薄膜半導体層とを有する素子層を形成し、
前記素子層上に透明導電性被膜を形成し、
前記透明導電性被膜上にネガ型もしくはポジ型の第１のレジスト層を塗布し、
マスクを用いて、前記基板上方より光を照射することにより、前記第１のレジスト層を選択的に露光して第１のレジストパターンを形成し、
前記透明導電性被膜及び前記第１のレジストパターン上にネガ型の第２のレジスト層を塗布し、
前記基板の裏面より光を照射することにより、前記第２のレジスト層を前記第１の金属配線層及び前記第２の金属配線層をマスクとして、選択的に露光して第２のレジストパターンを形成し、
前記第１のレジストパターン及び前記第２のレジストパターンをマスクとして、前記透明導電性被膜の選択的なエッチングを行い、前記薄膜半導体層のうちの１つの半導体薄膜に接する前記透明導電性被膜でなる第１の電極及び前記第１の金属配線層のうちの１つの配線に接する前記透明導電性被膜でなる第２の電極を形成することを特徴とするアクティブマトリクス表示装置の作製方法。 A first metal wiring layer on a transparent substrate, a second metal wiring layer to form an element layer having a thin film semiconductor layer,
Forming a transparent conductive film on the element layer,
Applying a negative or positive first resist layer on the transparent conductive film ,
By irradiating light from above the substrate using a mask, the first resist layer is selectively exposed to form a first resist pattern ,
Applying a negative second resist layer on the transparent conductive film and the first resist pattern ,
By irradiating light from the back surface of the substrate, the second resist layer is selectively exposed using the first metal wiring layer and the second metal wiring layer as a mask to form a second resist pattern. Forming ,
Using the first resist pattern and the second resist pattern as a mask, the transparent conductive film is selectively etched, and the transparent conductive film is in contact with one semiconductor thin film of the thin film semiconductor layers. A method of manufacturing an active matrix display device, comprising: forming a second electrode made of the transparent conductive film in contact with one of the first electrode and the first metal wiring layer .

透明な基板上に第１の金属配線と、第２の金属配線と、半導体薄膜とを有するアクティブ素子、及び前記第１の金属配線と同一の層に形成された第３の金属配線を形成し、An active element having a first metal wiring, a second metal wiring, a semiconductor thin film, and a third metal wiring formed in the same layer as the first metal wiring are formed on a transparent substrate. ,
前記半導体薄膜及び前記第３の金属配線上で接する透明導電性被膜を形成し、Forming a transparent conductive film in contact with the semiconductor thin film and the third metal wiring;
前記透明導電性被膜上にネガ型もしくはポジ型の第１のレジスト層を塗布し、Applying a negative or positive first resist layer on the transparent conductive film,
マスクを用いて、前記基板上方より光を照射することにより、前記第１のレジスト層を選択的に露光して第１のレジストパターンを形成し、By irradiating light from above the substrate using a mask, the first resist layer is selectively exposed to form a first resist pattern,
前記透明導電性被膜及び前記第１のレジストパターン上にネガ型の第２のレジスト層を塗布し、Applying a negative second resist layer on the transparent conductive film and the first resist pattern,
前記基板の裏面より光を照射することにより、前記第２のレジスト層を前記第１の金属配線、前記第２の金属配線、及び前記第３の金属配線をマスクとして、選択的に露光して第２のレジストパターンを形成し、By irradiating light from the back surface of the substrate, the second resist layer is selectively exposed using the first metal wiring, the second metal wiring, and the third metal wiring as a mask. Forming a second resist pattern;
前記第１のレジストパターン及び前記第２のレジストパターンをマスクとして、前記透明導電性被膜の選択的なエッチングを行い、前記半導体薄膜上で接する前記透明導電性被膜でなる画素電極及び前記第３の金属配線上で接する前記透明導電性被膜でなる端子電極を形成することを特徴とするアクティブマトリクス表示装置の作製方法。The transparent conductive film is selectively etched using the first resist pattern and the second resist pattern as a mask, and the pixel electrode made of the transparent conductive film in contact with the semiconductor thin film and the third conductive film A method of manufacturing an active matrix display device, comprising forming a terminal electrode made of the transparent conductive film in contact with a metal wiring.

透明な基板上に第１の金属配線層と、第２の金属配線層と、薄膜半導体層とを有する素子層を形成し、
前記素子層上に透明導電性被膜を形成し、
前記透明導電性被膜上にネガ型の第１のレジスト層を塗布し、
前記基板の裏面より光を照射することにより、前記第１のレジスト層を前記第１の金属配線層及び前記第２の金属配線層をマスクとして、選択的に露光して第１のレジストパターンを形成し、
前記透明導電性被膜及び前記第１のレジストパターン上にネガ型もしくはポジ型の第２のレジスト層を塗布し、
マスクを用いて、前記基板上方より光を照射することにより、前記第２のレジスト層を選択的に露光して第２のレジストパターンを形成し、
前記第１のレジストパターン及び前記第２のレジストパターンをマスクとして、前記透明導電性被膜の選択的なエッチングを行い、前記薄膜半導体層のうちの１つの半導体薄膜に接する前記透明導電性被膜でなる第１の電極及び前記第１の金属配線層のうちの１つの配線に接する前記透明導電性被膜でなる第２の電極を形成することを特徴とするアクティブマトリクス表示装置の作製方法。 A first metal wiring layer on a transparent substrate, a second metal wiring layer to form an element layer having a thin film semiconductor layer,
Forming a transparent conductive film on the element layer,
Applying a negative first resist layer on the transparent conductive film ,
By irradiating light from the back surface of the substrate, the first resist layer is selectively exposed using the first metal wiring layer and the second metal wiring layer as a mask to form a first resist pattern. Forming ,
Applying a negative or positive second resist layer on the transparent conductive film and the first resist pattern ,
By irradiating light from above the substrate using a mask, the second resist layer is selectively exposed to form a second resist pattern ,
Using the first resist pattern and the second resist pattern as a mask, the transparent conductive film is selectively etched, and the transparent conductive film is in contact with one semiconductor thin film of the thin film semiconductor layers. A method of manufacturing an active matrix display device, comprising: forming a second electrode made of the transparent conductive film in contact with one of the first electrode and the first metal wiring layer .

透明な基板上に第１の金属配線と、第２の金属配線と、半導体薄膜とを有するアクティブ素子、及び前記第１の金属配線と同一の層に形成された第３の金属配線を形成し、An active element having a first metal wiring, a second metal wiring, a semiconductor thin film, and a third metal wiring formed in the same layer as the first metal wiring are formed on a transparent substrate. ,
前記半導体薄膜及び前記第３の金属配線上に接する透明導電性被膜を形成し、Forming a transparent conductive film in contact with the semiconductor thin film and the third metal wiring;
前記透明導電性被膜上にネガ型の第１のレジスト層を塗布し、Applying a negative first resist layer on the transparent conductive film,
前記基板の裏面より光を照射することにより、前記第１のレジスト層を前記第１の金属配線、前記第２の金属配線、及び前記第３の金属配線をマスクとして、選択的に露光して第１のレジストパターンを形成し、By irradiating light from the back surface of the substrate, the first resist layer is selectively exposed using the first metal wiring, the second metal wiring, and the third metal wiring as a mask. Forming a first resist pattern;
前記透明導電性被膜及び前記第１のレジストパターン上にネガ型もしくはポジ型の第２のレジスト層を塗布し、Applying a negative or positive second resist layer on the transparent conductive film and the first resist pattern,
マスクを用いて、前記基板上方より光を照射することにより、前記第２のレジスト層を選択的に露光して第２のレジストパターンを形成し、By irradiating light from above the substrate using a mask, the second resist layer is selectively exposed to form a second resist pattern,
前記第１のレジストパターン及び前記第２のレジストパターンをマスクとして、前記透明導電性被膜の選択的なエッチングを行い、前記半導体薄膜上で接する前記透明導電性被膜でなる画素電極及び前記第３の金属配線上で接する前記透明導電性被膜でなる端子電極を形成することを特徴とするアクティブマトリクス表示装置の作製方法。The transparent conductive film is selectively etched using the first resist pattern and the second resist pattern as a mask, and the pixel electrode made of the transparent conductive film in contact with the semiconductor thin film and the third conductive film A method of manufacturing an active matrix display device, comprising forming a terminal electrode made of the transparent conductive film in contact with a metal wiring.

請求項１又は請求項３において、前記透明導電性被膜の選択的なエッチングを行なった後、前記素子層及び前記透明導電性被膜上に、別のレジスト層によってパターンを形成し、前記別のレジスト層をマスクとして、前記第２の電極の選択的なエッチングを行うことを特徴とするアクティブマトリクス表示装置の作製方法。According to claim 1 or claim 3, after performing the selective etching of the transparent conductive film, the element layer and the transparent conductive on film, forming a pattern by another resist layer, the further resist the layers as a mask, a method for manufacturing an active matrix display comprising that you perform selective etching of the second electrode.

請求項１、請求項３、請求項５のいずれか一において、前記素子層には、薄膜トランジスタが設けられ、当該薄膜トランジスタは、プレーナー型、順スタガ型、又は逆スタガ型のいずれか一であることを特徴とするアクティブマトリクス表示装置の作製方法。6. The thin film transistor according to claim 1, wherein the thin film transistor is any one of a planar type, a forward stagger type, and an inverted stagger type. A method for manufacturing an active matrix display device.

請求項２又は請求項４において、前記透明導電性被膜の選択的なエッチングを行なった後、前記アクティブ素子及び前記透明導電性被膜上に、別のレジスト層によってパターンを形成し、前記別のレジスト層をマスクとして、前記端子電極の選択的なエッチングを行うことを特徴とするアクティブマトリクス表示装置の作製方法。5. The selective etching of the transparent conductive film according to claim 2 or 4, wherein after the selective etching of the transparent conductive film, a pattern is formed on the active element and the transparent conductive film with a separate resist layer, and the separate resist is formed. A method for manufacturing an active matrix display device, wherein the terminal electrode is selectively etched using a layer as a mask.

請求項２、請求項４、請求項７のいずれか一において、前記アクティブ素子は、プレーナー型、順スタガ型、又は逆スタガ型の薄膜トランジスタのいずれか一であることを特徴とするアクティブマトリクス表示装置の作製方法。8. The active matrix display device according to claim 2, wherein the active element is any one of a planar type, a forward stagger type, or an inverted stagger type thin film transistor. Manufacturing method.