JPS5938850A

JPS5938850A - 割算回路

Info

Publication number: JPS5938850A
Application number: JP57148813A
Authority: JP
Inventors: Shigenori Tokumitsu; 徳光　重則
Original assignee: Toshiba Corp; Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1982-08-27
Filing date: 1982-08-27
Publication date: 1984-03-02
Also published as: GB2126386A; DE3330688C2; KR860001321B1; US4599702A; GB2126386B; KR840006090A; GB8322867D0; JPS6259339B2; DE3330688A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は例えば文字放送システムやキャプテンシステ
ムに於いて、色データの縦方向のアドレスを設定するの
に好適な割算回路に関する。

文字放送やキャプテンシステムに於いては、表示画面は
横方向に２４８画素、縦方向に２０４画素のドツトパタ
ーンで構成されている。そして、着色に関しては横方向
に８画累、縦方向に１２画素のサブブロックと呼ばれる
単位で行なわれている。したがって、表示画面には第１
図に示すように横方向にＯ〜２４７までの８ビツトのＸ
アドレス、縦方向に０〜２０３　ｔでの８ピツトのＹア
ドレスが割り当てられる。そして、着色に際してはサブ
ブロックに対応して、横方向に８画素ごとにＯ〜３０ま
での単列、縦方向に１２画素ごとにＯ〜１６までの単行
が割り当てられる。また、ドツトパターンは、横方向８
画素単位に画像メモリから読み出される為、ドツトパタ
ーンに対しては、横方向はθ〜３０までの単列が、縦方
向は０〜２０３までのＹアドレスが構成単位となる。ま
た、着色は上述したサブブロックごとに行なわれる為、
色データは横方向に関してはドツトパターンデータと同
様にθ〜３０までの単列を単位に読み出せば工いが、縦
方向に関しては、１２画素単位の単行を単位として読み
出さなければならない。したがって、色データの縦方向
のアドレスをつくるにはドツトパターンデータの縦方向
のアドレスであるＯ〜２０３を１２単位ごとに分割して
Ｏ〜１６までの単行に変換する単行変換回路が必要であ
る。

また、着色墜位であるサブブロックは、現在は横方向８
画素、縦方向１２画素となっているが、サブブロックは
細かいほどエリ精密な着色ができる為、将来的には、現
在↓りもっと細かい単位になることが予想される。この
場合、縦方向のＹアドレスを単行変換しなければならな
いが、単行の単位が２ライン、４ライン、８ラインとい
った２”（ｎ＝１．２，３．・・・）ごとならば、８ビ
ツトのＹアドレスの上位７ビツト、上位６ビツト、上位
５ビツトを単行変換し次アドレスとすることによって簡
率に変換することができる。しかし、３ライン、６ライ
ン、９ライン。

・・・、それに現在採用されている１２ライン単位の変
換を行なう場合には、３ライン単位の単行変換を行なう
必要がある。そして、２ライン単位の単行変換と３ライ
ン単位の単行変換を組み合わせれば、２ライン、３ライ
ン、４ライン。

６ライン、８ライン、９ライン、１２ライン華位といっ
たほとんどの単行変換が可能となる。

この場合、２ライン単位の単行変換はＹアドレスの各ビ
ットをシフトさせるだけでよいので、３ライン単位の単
行変換回路をどの工うに構成するかが重要となってくる
。

ここで、８ビツトのＹアドレスとこれに３ライン単位の
単行変換をほどこした新しいアドレスとの対応表を表１
に示し、これを用いて３ライン単位の単行変換回路の例
について説明する。

・３ライン単位の単行変換を行なり一例としてリードオ
ンリーメモリ（以下、ＲＯＭと称する）を用いる方法が
ある。すなわち、８ビツトのＹアドレスをＲＯＭのアド
レスとし、そのアドレスに対応するデータの内容に単行
変換したアドレスＴｈｅき込んでおく方法である。具体
的には、表１に示すように０〜２５５までの８ビツトの
Ｙアドレスａ？　ａｅ　　ａ５　ａｔ　　ａｓ　　ａ２
　ａｔ　　ａ。

に対応するデータとして単行変換したアドレスである０
７ビツトのアドレスｂｅ　ｂａ　ｂａ　ｂｓ　ｂｚ　ｂａ　　ｂｏ　ｔｌ−
書き込んでおけばよい。

しかし、単行変換回路を含むようなあるシステムを集積
回路化する場合、このＲＯＭを用いる単行変換回路は２
５６Ｘ７＝１７９２個のメモリセルとＹアドレスをデコ
ードするアドレスデコーダが必要となり、ハード量が大
きくなり集積回路化には不向きである。

３ライン単位の単行変換を行なう別の例として表１の変
換を論理回路で構成すゐ方法がある。

１我１の変換表をもとに、単行変換したアドレスの各ビ
ットであるす。−ｂ？をＹアドレスの各ビットであるａ
。−ａ７の論理式で表わすと次のようになる。

ナオ、ｂ　１　　ｒ　ｂ　ｏの論理式は長くなるので省
略する。以上のことかられかるように、３ライン率位の
単行変換回路を論理回路で構成した場合、ＲＯＭ’ｉ用
いた場合と同様にハード量が膨大なものとなり、この単
行変換回路を含むあるシステムを集積回路化する場合、
この方法は不向きとなる。

〔発明の目的〕

この発明は上記の事情に対処すべくなされたもので、例
えば文字放送システムやキャプテンシステムに於いて、
表示画面の縦方向のアドレスの単行変換を行なう場合に
ハード量の低減を図り得る割算回路を提供することを目
的とする。

〔発明の概要〕

この発明は、ｎビットの２進数Ｌｎ　　をｍ分の１（但
し、ｍ＝２ａ−１，ａは２以上の正の整数）に割算する
のに、割算−を下記の無限級数に展開し、この無限級数
の各項の小数点以下を加算して整数桁への桁上り値を求
め、これを各項の整数桁の加算結果に加算するように構
成したものである。

〔発明の実施例〕

以下、図面を参照してこの発明の実施例を詳細に説明す
る。

説明の便宜上被除数を８ビツトで示される２進整Ｌｎ　
　とし、除数ｍをｍ＝３　（２ａ−１＝＝２”−１）と
しｆｃＬ！１−Ｌａの場合の割算を一例として説明３する。

まず、８ビツトのＹアドレスＬ８をＬＢ”’＆１　Ｒ６Ｒ５Ｒ４ａｓ　　Ｒ２ａｌ　　ａ。

とおくことにする。ここで、ａＯからＲ７はＹアドレス
Ｌ、を２進数で表現し１ａ場合の各ビットの数値を表わ
し、０または１をとる。ａｏは最下位ビラトラ表わし、
Ｒ７が最上位ビットを奔わす・ここで、ＹアドレスＬ、に３ライン単位の単行変換をほ
どこすということは、ＹアドレスＬ、を３で割ったとき
の商を求めることを意味りする。ところで、イ　　は次式（１）で表わされる。

となる。ここで、イ　　とはＹアドレスＬ１　ａ６ａＩ
Ｉａ４　ａｓ　＆ｔ　ａｌ　ａｏの小数点を２桁左に、
つまり上位ビット側に移動させることを意味し、Ｒ７１
Ｌ６　ａｓ　Ｒ４ａｇ　ａｌ　、　ａＩａｏと表わされ
る０これにより、イ　　は整数桁が６桁となり、これを
Ｒ６と表わすと、先の式（１）は次式（２）のように表
わされる。

となる。以下、同様に同じ操作を行なえば、＝Ｌ６＋Ｌ
、＋Ｌ、＋Ｌｏ＋・・・　　　・・−−−−（４）展開
できる。ここで、ＬＯｙ　Ｌ４　ｅ　Ｌｔ　ｅ　ＬＯｔ
・・・といった各項はＹアドレスＬ、を２進数表示し九
ａ７　ａｓ　ａ５　ａ４　ａｓ　ａ、　ａｌ　ａｎの小
数点を２桁ずつ左に移動させたもので、具体的には次の
工うになる。

ＬＯ””＆１　　ａｓ　　ａｌＩａ、　　ａ３　　ａｆ
ｆｉ　　ａ　　＆Ｈ＆６Ｌ４　　＝ａ７　　ａｅ　　ａ
５　　ａ４−　１！Ｌｓ　　Ｌｘ　　＆＋　　ａＯＬ２
　＝ａ７　＆ａ　−１５ａ４　ｊＬＢ　ａｔ　ａｔ　ａ
。

Ｌ（１＝Ｏ、ａ７　ａＱ　ａ、、　ａ４ａｌ　ａｔ　ａ
ｔ　ａ。

って求まる０この工うに示される無限級数の和を求める場合に於いて
、小数点以下は、次に示すような２ビツトの数を４回加
算する漸化項の総和を漸化的に求めることにエリ求まる
０ａｌ　　　ａ。

ａｓ　　　ａｔａ、　　　ａ。

この一つの漸化項の加算結果をｘ、　ｘ、　ｘ、　ｘｏとすると、このＸｓ　Ｘ２　Ｘ
Ｉ　ＸＯの値により上位桁の漸化項に桁上げの影響が知
れる。

これにエリ整数桁への桁上げを判定できる。

ａｏ　ｐａｌ　、ａｔ、ａ３　＊ｊＬ４　＋ａｌｌ　ｓ
ａ６　ｙａ？　　はそれぞれ０または１をとるが、それ
らの値のとり方によって一つの漸化項での４個の２ビツ
トの足し算の結果ｘ、　Ｘ、　Ｘ、　Ｘｏは次の表２に
示すように１３種類に分類される。例えば、ａ（、−ａ
７がすべてＯの場合、ｘ３ｘ、　ｘ、　ｘｏは００００
となり、ａｏ”’−ａ７がすべて１の場合、Ｘｓ　Ｘｔ
　ＸＩ　Ｘｏは１１００となる。

表　　　２この１３種類の結果にエリ整数桁への桁上げＹ２Ｙ、Ｙ
ｏ”、（求めると次の工うになる。

（１）　　Ｘｓ　Ｘ２　ＸＩ　ＸＯ＝　ＯＯ００の場合
ｏ　ｏ、ｏ　。

、ｏ　ｏ　ｏ　。

。　　００００したがって、Ｙｔ　ＹＩ　　Ｙｏ　＝０００（２）　　
Ｘｓ　Ｘ２　ＸＩ　ＸＯ＝　ＯＯ０１の場合００゜Ｏｌ、０００１、　　０００１したがって、Ｙ２Ｙ、Ｙ０＝ＯＯＯ −（３）　　Ｘｓ　ＸＩ　Ｘ、　ＸＯ＝ＯＯ１０（Ｄ場
合００　。１０００１０００１０したがって、Ｙｔ　ＹＩ　　Ｙｌｌ　＝０００（４）ｘ
、ｘ２ｘ、ｘｏ＝００１１の場合０　０．１　１００１１００１１ここで、０．１１１１１１・・・＝１．０　　なること
に注意すればＹｔ　ＹＩ　Ｙｏ　＝ＯＯ１トｔ、ｒル。

（５）　　　Ｘｓ　　Ｘ２　　ＸＩ　　ＸＯ＝０　１　
０００１．０００１０００１００したがって、Ｙ２Ｙ、Ｙｏ＝ＯＯ１以下、同様にしてｘ３ｘ２ｘ、ｘｏ工り整数桁への桁上
げｙ、ｙ、ｙｏｒ、−求めると、表３のようになる。

表　　３但し、この場合、０．１１１１１１・・・＝１．０　に
なることに注意しなければならない。このようにして、
小数点以下から整数桁への桁上げＹ、Ｙ、Ｙｏが求まる
と、あとはその桁上げを含めた整数桁だけの加算を行な
えば、Ｙアドレこの発明は上述した工うな考えに基づく
ものであるが、以下その回路構成を説明する０第１図に
於いて、１１．１２は２ビツト全加算器、１３．１５は
３ビツト全加算器、１６は６ビツト全加算器、１７は７
ビツト全加算器、１４は小数点以下から整数桁への桁上
げを判定する判定回路である。

上記構成に於いて動作を説明する。全加算器１１．１２
．１３で小数点以下の加算が行なわれる。

ａｌ　　ａ。

ａｍ　　ａｍａＩＩ　＆番ｘ、ｘ、ｘ、Ｘ。

具体的には全加算器１１でａ７　ａ５　とａｆｉ　ａ４
の加算が行なわれ、全加算器１２でａＳ　ａｍとａｌ　
　ａｏの加算が行なわれる。そして、全加算器１１．１
２の加算結果が全加算器１３で加算され、小数点以下の
加算結果ｘ、ｘ２ｘ、ｘｏが得られる。さらに判定回路
１４にエリ整数桁への桁上げＹ２Ｙ、Ｙｏが求められる
。判定回路１４は先の表３の結果より次の論理式で実現
できる。

ｙ、＝ｘ、　　・Ｘ。

Ｙ、＝Ｘ、　ａｘ２＋ｘ、−ｘ。

ｙｏ＝ｘ３−ｘ、・Ｘ＋十Ｘｓ”Ｘ２’ＸＩ　＋Ｘｚ”
Ｘ＋”Ｘｏ＋Ｘｓ”Ｘ２　＠Ｘ。

この工うな論理式を満足する判定回路１４は具体的には
第２図に示す工うに、７個のアンド回路Ｘ、％Ｘ１，２
個のオア回路Ｙ、、Ｙ、。

３個のインバータ回路２．〜２．で構成される。

判定回路１４にエリ得られた整数桁への桁上゛げと残り
の整数桁の加算が全加算器１．５〜１７で行なわれる。

具体的には、全加算器１５で整数桁への桁上げＹ２Ｙ、
ＹｏとＬ２の整数部分の加算が行なわれ、全加算器１６
でＬ６の整数部分とＬ４の整数部分の加算が行なわれる
。さらに全加算器１７で全加算器１５と１６の加算結果
の加算が行なわれ、この全加算器１１の出力として８ビ
ツトＹアドレスを単行変換したられる〇このようにこの実施例によれば、６個の全加算器１１〜
１３．１５〜１７と小数点以下からの整数桁への桁上り
を判定する判定回路１４だけで、３ライン単位の単行変
換を行なうことができ、従来構成に比ベノ・−ド量が少
なく集積回路化が容易な単行変換回路を実現することが
できる。

第１図はこの発明の第２の実施例の回路図である。図に
於いて、２１．２５は加算値を切換えるための切換え回
路、２２は小数点以下の加算を行なう４ビツト全加算器
、２６は整数桁及び整数桁への桁上がりの加Ｘを行なう
７ビツト全加算器、２３．２’ｉは加算結果を保持する
ラッチ回路、２４は整数桁への桁上がりを判定する判定
回路、２８は切換え回路２１．２’５やラッチ回路２３
．２’ｌに必要なパルスを発生するスイッチパルス・ラ
ッチパルス発生回路である。

上記構成に於いて、第５図のタイミングチャートを参照
しながら動作を説明する。第５図はスイッチパルス・ラ
ッチパルス発生回路２　ＩＩ　テ発生するパルスを示す
。まず、小数点以下の加算が切換え回路２１．４ビツト
全加算器２２、ラッチ回路２３の部分で行なわれる。４
個の２ビツトの値１１　　ａｏ　　ｒｌ”９　　ａ２　
＋ａＳ　ａ４　　＊ＩＬ？　ａｓが切換え回路２１にエ
リ切換えられ、順次全加算器２２へ与えられる。この切
換え用のスイッチパルスとして、パルスＳＰＪ。

ｓＰ２．ＳＦ３．ＳＦ３が使われる。また、２ビツト値
の加算結果はラッチ回路２３でラッチパルスＬＰＩ　、
ＬＰ２　、ＬＰ３　、ＬＰ４に工りその都度ラッテされ
る。そして、ラッテパルスＬＰＪに↓つてラッテされた
加算結果は、２ビツト値ａｌ　ａｏ　、　ａ３ａ２１　
ａ、　ａ４　ｔ　ａｙａａの加算結果Ｘ３Ｘ２Ｘ１Ｘｏ
どして判定回路２４に供給される。判定回路２４は例え
ば先の第２図に示すような回路構成をしており、この部
分で整数桁への桁上げＹ、Ｙ、Ｙｏが得られる〇一方、整数桁の加算は切換え回路２５．７ビツト全加算
器２６、ラッテ回路２７で行なわれるＯ　Ｌ６　の整数
桁ａｙ　　ａａ　　ａＢ　　１Ｌ４　　ａＢ　　ａ２、
Ｌ４の整数桁ａ７　ｆＬ６　ａ５１４　、Ｌ２の整数桁
ａ７　ａＢが切換え回路２６によって切換えられ、順次
全加算器２６に与えられる。これらの切換え用のスイッ
チパルスとして、パルスＳＰ２　。

ＳＦ３．ＳＦ３が使われる０ま几、整数桁の加算結果は
ラッチ回路２７でその都度ラッチされる。そのラッテパ
ルスはパルスＬＰ２．ＬＰ３゜ＬＰ４である。そして、
最後に整数桁への桁上げｙ２ｙ、ｙｏがスイッチパルス
ＳＰ５に工つて全加算器２６に与えられ、それ以前の加
算結果と加算される。そして、その加算結果はラッテパ
ルスＬＰ５でラッチされ、ＹアドレスＬ８を３ライン単
位で単行変換したす、ｂ、ｂ、ｂ３　ｂ２　ｂ、ｂｏが得られる。なお、
第５図に於いて、パルスＣＬＰはラッチ回路２３．２１
を初期状態に設定する為のクリアパルスである。

このような構成に於いても、先の実施例と同様の効果を
得ることができる。

なお、以上の説明では２進数を３分の１にする例につい
て説明したが、これに限らずこの発明は７分の１，１５
分の１にす′る場合等にも有効である。すなわち、この
発明は実際には２進数ｆｍ分の１にする場合に有効であ
る。但し、ｍ　＝＋　２　ａ−１で、ａは２以上の正の
整数である。

そして、無限級数の一般式は次式（５）で表わされる０但し、Ｌｎ　はｎビットの２進数。

例えば、３分の１にする場合についてみると、ｍ　＝　
３であるから、ａ＝２である。２進数を８ビツトの２進
数とすると、無限級数はとなり、上述したものと同じとなる。

同様にして７分の１にする場合の無限級数を求めてみる
と次のようになる。なお、以下の説明では８ビツトの２
進数を代表として求める。

ｍ　＝　７であるから、ａ＝３である。

＝Ｌｌｌ十り、＋・・・・・・この無限級数を書きなおすと、次のようになる０この場合、小数点以下はその上位ビットから３ビツトず
つ分割することによって得られる３ビツトの３個の足し
算の繰り返しとなっている。

この足し算によって整数桁への桁上がりを求め、これを
整数桁の加算結果に加算してやるようにすれば工い０なお、詳細は省略するが、１５分の１（２’−１）　　＊　３１分の１（２’−１）、・・・
にする場合も同様で、無限級数の各項の小数点以下をそ
の上位より４ビツト、５ビツト、・・・ずつに分割して
足し算を行ない、整数桁への桁上がりを求め、これを整
数桁の加算結果に加算してやればよい。

ると、となり、−膜化される０このことは、除数ｍはｍ＝２’−１なる数の一般数にお
いても上述の工うに、′　は無限級数に展開されること
を意味する。このため、本発明はｍ＝３．５　ＶＣ限ら
ず、ｍ＝２ａ−１で示される一般数について成立する０また、上述の例では被除数が８ビツトの数り、について
の実施例を示したが、被除数のピット数はこれに限らす
罠ビットで示される一般数にも適用される０上記の工うに本発明は、被除数がｎビットで示される数
で、除数πがｍ＝２”−１で示される場合においても適
用し得る口〔発明の効果〕このようにこの発明にぶれば、例えば表示画面の縦方向
のアドレスの単行変換を行なう場合にハード量の低減を
図り得る割算回路を提供することができる０

【図面の簡単な説明】

第１図は文字放送システム等に於けるアドレス設定を説
明する為の図、第２図はこの発明に係る割算回路の第１
の実施例を示す回路図、第３図は第２図に示す判定回路
の具体的構成の一例を示す回路図、第４図はこの発明に
係る割算回路の第２の実施例を示す回路図、第５図は第
４図に示すスイッチパルス・ラッチパルス発生回路から
発生されるパルスを示すタイミングチャートである。１１．１２・・・２ビツト全加算器、１３．１５・・・
３ビツト全加算器、１４．２４・・・判定回路、１６・
・・６ビツト全加算器、１７．２６・・・７ビツト全加
算器、２１．２５・・・切換え回路、２３゜２７・・・
２ツブ回路、ＸＩ〜Ｘ、・・・アンド回路、Ｙ、、Ｙ、
・・・オア回路、ｚ、〜２．・・・インバータ回路０

Claims

【特許請求の範囲】ｎビットの２進数Ｌｎ’ｅｍ分の１（但し、ｎ＋＝２’
−１，ａは２以上の正の整数）に割算する割算回路に於
いて、割算い　を次式で示される級数に展開して設定す
る手段を有し。上記の如く展開される級数に基づいて。前記級数の各項の小数点以下を上位ビットからａピット
ずつ分割し、各項の対応するａビット分割部を加算する
第１の加算手段と。前記第１の加算手段の加算結果エリ小数点以下からの整
数桁への桁上げを判定する判定手段と。前記級数の各項の整数桁及び前記判定手段から得られる
整数桁への桁上がり値を加算する第２の加算手段とを具
備し、ｎビットの２進数をｍ分の１に割算するように構
成されたことを特徴とする割算回路。