JP3655770B2 - Optical receiver circuit - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は光スイッチを用いた光ネットワークおよび光ネットワークに用いる光受信器に関する。
【０００２】
【従来の技術】
光空間スイッチを用いた光ネットワークでは光の大容量性を活用しポート当たりのスループットを数Ｇｂ／ｓ〜１０Ｇｂ／ｓとすることによって、電気によるスイッチを用いた場合と比較して大容量、小型、低レイテンシのネットワークを実現することができる。このような光ネットワークにおいて特に規模が大きくなった場合、各入力ポートの光送信器出力ばらつきや経路毎の光コネクタ損失ばらつき、スイッチ素子損失ばらつき、光ファイバケーブル損失ばらつきが積み重なり、出力ポートの光受信器に入力する信号光パワーの経路毎のばらつきは大きくなる。従って、光空間スイッチによって経路を切り替えると、出力ポートの光受信器は大きくレベルの異なる信号を受信する可能性があるので、レベル差に追従して受信することが要求される。受信信号のレベル差に追従する時間は、スイッチ切り替え時のガードタイムをできる限り短くし伝送効率を高めるために数ビット程度であることが望まれるが、数Ｇｂ／ｓ以上の高速光受信器において数タイムスロットでレベル差に追従するようなものについてはあまり検討されていない。
【０００３】
従来の光ネットワーク例えば特開平４−７２９３９号公報「光スイッチを用いたパケット交換装置」における光受信器はＡＣ結合光受信器を用いている。ＡＣ結合光受信器は、ダイナミックレンジが広い、デューティ比変動が少ないなどの利点があり、1000タイムスロット程度以上の緩やかなレベル変動に追従できる。この光受信器は、レベルの異なる信号を受信するために自動利得制御（ＡＧＣ）回路増幅器を用いている。このＡＧＣの時定数は、信号中に同符号が連続しても直流レベルが変化しないように１タイムスロットの１×１０3 〜１×１０5 倍程度に設定している。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来のＡＣ結合光受信器ではＡＣ結合やＡＧＣ時定数が１タイムスロットの１×１０3 〜１×１０5 倍程度であるために光スイッチを切り替えた際、切り替え前と後での受信光信号レベルが異なる場合、光スイッチ切り替え後の光レベルに追従するまでには１タイムスロットの１×１０3 〜１×１０5 倍程度の時間、つまり1000ビット以上を要するので数タイムスロットで大きな光レベル差に追従して光信号を受信することは困難であるという問題があった。前記公報の例では、スイッチ切り替え時間をＡＧＣの時定数とすることによってスイッチ切り替え時のレベル変動に追従するようにしているが、1000ビット以上の時間を要するので大容量、高効率、低レイテンシのネットワークが実現できないという問題があった。また、ＡＣ結合やＡＧＣの時定数を１タイムスロットの10倍程度とすると、スイッチ切り替え時のレベル変動に10ビット程度の時間で追従することはできるが、伝送可能な符号はごくわずかになってしまうという問題があった。
【０００５】
一方、１タイムスロットの高速なレベル変動があっても受信可能なＤＣ結合型受信器には、識別レベル固定型と瞬時応答自動識別レベル制御型の二種類がある。前者の識別レベル固定型ＤＣ結合光受信器は、回路構成、設計が簡単である反面、ダイナミックレンジが狭い、受信信号レベルによってデューティ比が大きく変わる等の問題があり実用に適さない。後者の瞬時応答自動識別レベル制御型ＤＣ結合光受信器は、1 タイムスロット毎に受信信号の識別レベルを最適な値に制御するもので、デューティ比の変動が少ない、ダイナミックレンジが広い等の優れた特徴があるが、数Ｇｂ／ｓ以上の広帯域で動作するものを製作することは素子の動作速度上非常に困難である。従って、数Ｇｂ／ｓ以上で動作する実用に適したＤＣ結合光受信器は実現困難であるという問題があった。実際に光データリンクと光スイッチを用いて光ネットワークを構築する際、その光データリンク部で正しくデータを送受できなければネットワークを実現することはできない。従来技術による光受信器を用いた光ネットワークでは、大規模、大容量、小型、低レイテンシの光ネットワークを実現することは困難であるという問題があった。
【０００６】
本発明の目的は、Ｇｂ／ｓ以上の高速領域で動作しかつ数タイムスロットで入力信号のレベル変動に追従する光受信器を実現し、大規模、大容量、小型、低レイテンシの光ネットワークを実現することが可能な光受信回路を提供するものである。
【０００７】
【課題を解決するための手段】
本発明の第１の光受信回路は、光信号を受光するホトディテクタに接続され、前記ホトディテクタの光電流が入力されるプリアンプ回路と、前記プリアンプ回路の後段に配して前記プリアンプ回路の出力が入力され、参照値に基づいて前記光信号の受信データを識別再生する出力差動アンプと、時定数が前記受信データの１バイト程度に設定され、前記プリアンプ回路から出力される出力電圧の時間平均値を保持する平均値保持回路とを備え、前記出力差動アンプの参照値として前記平均値保持回路の出力を入力することを特徴とする。
【０００８】
本発明の第２の光受信回路は、光信号を受光するホトディテクタに接続され、前記ホトディテクタの光電流が入力されるプリアンプ回路と、前記プリアンプ回路の後段に配して前記プリアンプ回路の出力が入力され、参照値に基づいて前記光信号の受信データを識別再生する出力差動アンプと、時定数が前記受信データの１バイト程度に設定され、前記プリアンプ回路から出力される出力電圧のピーク値を保持する出力電圧保持回路と、前記出力電圧保持回路出力をディジタル値として前記光信号の各セルを受信している間保持するディジタル値保持回路と、前記出力差動アンプの参照値としての電圧を前記ディジタル値保持回路の出力値に基づいて予め設定した複数の電圧から選択する電圧選択回路とを備える。
【０００９】
本発明の第３の光受信回路は、光信号を受光するホトディテクタに接続され、前記ホトディテクタの光電流が入力されるプリアンプ回路と、前記プリアンプ回路の後段に配して前記プリアンプ回路の出力が入力され、参照値に基づいて前記光信号の受信データを識別再生する出力差動アンプと、時定数が前記受信データの１バイト程度に設定され、前記プリアンプ回路から出力される出力電圧を保持する出力電圧保持回路と、しきい値電圧が異なる複数の差動アンプを有し、前記出力電圧保持回路の出力をディジタルデータに変換するアナログ／ディジタル変換回路と、前記アナログ／ディジタル変換回路の出力に基づいて前記出力差動アンプの参照値としての電圧を予め設定した複数の電圧の中から前記プリアンプ回路の出力の平均値と最も近いものを判定し選択信号を出力する判定回路と、前記光信号の各セルを受信している間前記判定回路の出力を保持する判定出力保持回路と、前記判定出力保持回路からの信号に基づいて前記予め設定した複数の電圧から選択した電圧を前記出力差動アンプの参照値として入力する選択回路とを備える。
【００１０】
本発明の第４の光受信回路は、光信号を受光するホトディテクタに接続され、前記ホトディテクタの光電流が入力されるプリアンプ回路と、前記プリアンプ回路の後段に配して前記光信号の受信データを識別再生するそれぞれしきい値電圧が異なる複数の差動アンプと、時定数が前記受信データの１バイト程度に設定され、前記複数の差動アンプのそれぞれの出力電圧を保持する出力電圧保持回路と、前記出力電圧保持回路の出力に基づいて前記しきい値電圧が異なる複数の差動アンプの中からしきい値電圧が前記プリアンプ回路の出力の平均値と最も近いものを判定し選択信号を出力する判定回路と、前記光信号の各セルを受信している間前記判定回路の出力を保持する判定出力保持回路と、前記判定出力保持回路の出力によって前記複数の差動アンプの出力から一つの信号を選択する選択回路とを備える。
【００１１】
本発明の第５の光受信回路は、光信号を受光するホトディテクタに接続され、前記ホトディテクタの光電流が入力されるプリアンプ回路と、前記プリアンプ回路の後段に配して前記光信号の受信データを識別再生するそれぞれしきい値電圧が異なる複数の差動アンプと、時定数が前記受信データの１バイト程度に設定され、前記複数の差動アンプのそれぞれの出力を保持する出力電圧保持回路と、前記出力電圧保持回路の出力を前記光信号の各セルを受信している間ディジタル値として保持するディジタル値保持回路と、前記ディジタル値保持回路の保持出力に基づいて前記しきい値電圧が異なる複数の差動アンプの中からしきい値電圧が前記プリアンプ回路の出力の平均値と最も近いものを判定し選択信号を出力する判定回路と、前記判定回路の出力によって前記複数の差動アンプの出力から一つの信号を選択する選択回路とを備える。
【００１２】
【発明の実施の形態】
次に、本発明の実施形態を図面を参照して説明する。
（第１の実施形態）
図１及び図２を参照して第１の実施形態について説明する。図１は第１の実施形態のブロック図であり、光受信回路１は、ゲート長0.15μｍのＧａＡｓ・ＭＥＳ−ＦＥＴプロセスによるもので、光入力信号を受光して電流を出力するホトディテクタ５に接続されており、プリアンプ回路２、出力差動アンプ３、平均値保持回路４から構成されている。前記プリアンプ回路２はトランスインピーダンス型回路として、帰還抵抗２１と出力電圧検出用抵抗２２で構成され、そのトランスインピーダンス利得は55ｄＢΩ、入力に容量が0.2 ｐＦの前記ホトディテクタ５を接続したときの３ｄＢ帯域は８ＧＨｚとなっている。前記出力差動アンプ３はリファレンス電圧Ｖref を入力信号振幅のＨｉｇｈレベルとＬｏｗレベルの中間電圧に調整することによって、データを識別再生する。前記平均値保持回路４はサンプルホールド回路４１と、前記プリアンプ回路２の出力電圧の平均値を保持する容量４２によって構成されている。前記容量４２と前記検出用抵抗２２によるＣＲ時定数は１ｎｓとなっているので１０Ｇｂ／ｓのデータ１バイト程度で受信信号の平均値レベルを検出することができる。この検出された平均値レベルをサンプルホールド回路４１において外部からのサンプリングパルスによってサンプルしホールドする。前記サンプルホールド回路４１の出力は前記差動アンプ３のリファレンス電圧として用いることによってデータを正確に識別再生することができる。
【００１３】
次に、図２のタイミングチャートを用いて第１の実施形態の動作について説明する。ここでは、受信する光信号は、64〜859 バイトのパケット信号、データ伝送速度は１０Ｇｂ／ｓとなっている。パケットの先頭５バイトは信号レベル判定や同期引き込み用プリアンブルで“1010・・”が繰り返し、２バイトはフレーム同期用ヘッダ、４バイトはその他制御用信号となっている。図２では前記光信号のうち、１パケットを受信する場合について示しており、また、プリアンブル５バイトのうちの後半２バイトとそれに続くデータについて示してある。前記ホトディテクタ５は光入力信号に比例した光電流を出力するので、プリアンプ回路２に入力した光電流は電流／電圧変換され波形１００１を出力する。波形１００１の平均電圧は、波形１００２のように１バイト程度の時定数で変化する。入力信号中に“０”ビットが１０ビット以上続けばこの値はほぼ０Ｖとなる。パケットが入力されると、波形１００１，１００２に示すようにプリアンブル１バイトでプリアンプ回路２の出力の平均値が容量４２から検出されるので、波形１００３に示すように、プリアンブルの第２バイトから第５バイトまでの間にサンプリングパルスを外部からサンプルホールド回路４１に入力し、検出されたデータの平均値をサンプル／ホールドするとパケットを受信している間そのパケットのレベルを保持する。入力信号中に“０”ビットが１０ビット以上続いたりして平均値電圧が変化しても、波形１００４に示すようにこの保持した値は変わらない。従って、パケット受信中は常に同じリファレンス電圧Ｖref によって入力データを識別することができる。パケット毎のレベルに差があった場合でも、プリアンブル中にレベルを検出してサンプル／ホールドしその値をリファレンス電圧Ｖref として用いデータ識別をするので、データを正しく受信することが可能である。
【００１４】
（第２の実施形態）
次に図３及び図４を参照して第２の実施形態について説明する。図３は第２の実施形態のブロック図であり、第１の実施形態と等価な部分には同一符号を付してある。光受信回路１００は、ゲート長0.15μｍのＧａＡｓ・ＭＥＳ−ＦＥＴプロセスによるもので、ホトディテクタ５に接続されており、プリアンプ回路２、出力差動アンプ３、出力電圧保持回路１４０、ディジタル値保持回路１４１、Ｖref 選択回路１６０から構成されている。前記プリアンプ回路２は第１の実施形態と同様である。また、前記出力電圧保持回路１４０は前記プリアンプ回路２の出力の平均値を検出する平均値検出回路として容量で構成されており、その時定数は１ｎｓとなっているので10Ｇｂ／ｓのデータ１バイト程度で受信信号の平均値レベルを検出することができる。前記ディジタル値保持回路１４１は、ここでは説明を判り易くするために、それぞれしきい値電圧の異なる３つのフリップフロップ１４１３，１４１４，１４１５によって構成され、前記出力電圧保持回路１４０の出力電圧をディジタル値に変換してこの値を外部からのサンプルパルスによって保持する。また、この例では、前記しきい値電圧の異なる３つのフリップフロップ１４１３，１４１４，１４１５のデータ入力端にそれぞれしきい値の異なる差動アンプ１４１０，１４１１，１４１２を介挿し、各フリップフロップが異なるしきい値で動作するように構成した例を示している。なお、各差動アンプ１４１０，１４１１，１４１２の各しきい値はＶref0，Ｖref1，Ｖref2の３値でＶref0＝10ｍＶ，Ｖref1＝40ｍＶ，Ｖref2＝ 100ｍＶである。前記Ｖref 選択回路１６０は、前記ディジタル値保持回路１４１の出力値に基づいて、前記差動アンプ３のリファレンス電圧Ｖref としての電圧を複数のしきい値電圧Ｖref10 ，Ｖref11 ，Ｖref12 から選択する回路で、前記デジタル値保持回路１４１の出力値に基づいてＶref を決定するＶref 決定回路１６１とセレクタ１６２によって構成されている。リファレンス電圧Ｖref として選択されるためにセレクタ１６２に入力する前記複数のしきい値電圧Ｖref10 ，Ｖref11 ，Ｖref12 の３値はＶref10 ＝20ｍＶ，Ｖref11 ＝60ｍＶ，Ｖref12 ＝140 ｍＶである。
【００１５】
次に図４のタイミングチャートを用いて第２の実施形態の回路動作について説明する。この例では受信する光信号は、64バイトのパケット（セル）信号、データ伝送速度は10Ｇｂ／ｓとなっている。セルの先頭５バイトは信号レベル判定や同期引き込み用プリアンブルで“1010・・”で、2 バイトはフレーム同期用ヘッダ、4 バイトはその他制御用信号となっており、１セルを受信する場合について示してある。ホトディテクタ５は光入力信号に比例した光電流を出力するので、プリアンプ回路２に入力した光電流は電流／電圧変換され波形１１０１を出力する。第１の実施形態と同様、波形１１０１の平均電圧は波形１１０２のように１バイト程度の時定数で変化し、パケットが入力されると、波形１１０２に示すようにプリアンブル１バイトでプリアンプ回路２の出力の平均値は検出される。その後プリアンブルを受信している間平均値は一定値となる。この例では、Ｖref1より大きく、Ｖref2より小さいので、波形１１０３〜１１０５に示すようにこのときのしきい値の異なる差動アンプ１４１０，１４１１，１４１２の出力はそれぞれ、“１”，“１”，“０”となる。波形１１０６に示すように、プリアンブルの第２バイトから第５バイトまでの間にサンプリングパルスを外部から各フリップフロップ１４１３，１４１４，１４１５に入力し、このしきい値の異なる差動アンプ出力を取り込み保持するとセルを受信している間そのセルのレベルをディジタル値にしたものを保持することができる。この例では、波形１１０７〜１１０９の出力はそれぞれ、“１”，“１”，“０”となる。この値に基づいてリファレンス電圧をＶref10 ，Ｖref11 ，Ｖref12 から選択するとＶref11 が差動アンプ３のリファレンス電圧Ｖref として選択される。入力信号中に“０”ビットが10ビット以上続いたりして平均値電圧が変化しても、波形１１１１に示すようにこの選択したリファレンス電圧Ｖref は変わらない。従ってセル受信中は常に同じリファレンス電圧Ｖref によって入力データを識別することができる。セル毎のレベルに差があった場合でも、プリアンブル中にレベルを検出して複数の電圧からリファレンス電圧として最適なものを選択して用いデータ識別をするので、データを正しく受信することが可能である。
【００１６】
ここで、本発明の第２の実施形態の変形例として、図３に示したプリアンプ回路２の出力を保持する出力電圧保持回路１４０を構成する平均値保持回路を、出力のピーク値を検出するピーク検出回路に置き換えてもよい。そして、このピーク値検出回路で検出したピーク値をディジタル値保持回路１４１に入力し、異なるしきい値のフリップフロップ１４１３〜１４１５の出力に基づいてＶref 選択回路１６０においてリファレンス電圧を選択するように構成してもよい。この変形例においても、第２の実施形態と同様にリファレンス電圧を安定化することが可能となる。
【００１７】
（第３の実施形態）
次に、図５及び図６を用いて第３の実施形態について説明する。図５は第３の実施形態のブロック図であり、前記各実施形態と等価な部分には同一符号を付してある。ホトディテクタ５に接続される光受信回路２００は、ゲート長0.15μｍのＧａＡｓ・ＭＥＳ−ＦＥＴプロセスによるもので、プリアンプ回路２、差動アンプ３、出力電圧保持回路２４０、アナログ／ディジタル回路２４１、Ｖref 選択回路２６０から構成されている。前記プリアンプ回路２は第１の実施形態と同様である。前記出力電圧保持回路２４０は前記プリアンプ回路２の出力のピーク値を保持するピーク検出回路として構成されており、その時定数は１ｎｓとなっているので10Ｇｂ／ｓのデータ１バイト程度で受信信号のピーク値を検出することができる。前記アナログ／ディジタル回路２４１はそれぞれしきい値電圧の異なる３つの差動アンプ２４１０，２４１１，２４１２によって構成され、出力電圧保持回路の出力電圧をディジタル値に変換する。前記各差動アンプのしきい値はＶref0，Ｖref1，Vef2の３値でＶref0＝20ｍＶ，Ｖref1＝60ｍＶ，Ｖref2＝140 ｍＶある。前記Ｖref 選択回路２６０は、アナログ／ディジタル回路２４１の出力値に基づいて、出力差動アンプ３のリファレンス電圧Ｖref として入力する電圧を複数のしきい値電圧から選択する回路で、前記アナログ／ディジタル回路２４１の出力値に基づいてＶref を決定する判定回路２６１と、セレクタ２６２と、判定出力保持回路２６３によって構成されている。前記判定回路２６１の出力は判定出力保持回路２６３において外部から入力されるサンプルパルスによって保持される。リファレンス電圧Ｖref として選択されるためにセレクタ２６２に入力する電圧はＶref10 ，Ｖref11 ，Vef12の３値でＶref10 ＝10ｍＶ，Ｖre f11 ＝30ｍＶ，Ｖref12 ＝70ｍＶである。
【００１８】
次に、図６のタイミングチャートを用いて第３の実施形態の回路動作について説明する。この例では受信する光信号は、64バイトのパケット（セル）信号、データ伝送速度は10Ｇｂ／ｓとなっている。セルの先頭５バイトは信号レベル判定や同期引き込み用プリアンブルで“1010・・”、２バイトはフレーム同期用ヘッダ、４バイトはその他制御用信号となっている。ホトディテクタ５は光入力信号に比例した光電流を出力するので、プリアンプ回路２に入力した光電流は電流／電圧変換され波形１２０１を出力する。第１の実施形態と同様に、波形１２０１のピーク電圧は波形１２０２のように１バイト程度の時定数で変化し、パケットが入力されると、波形１２０２に示すようにプリアンブル１バイトでプリアンプ出力のピーク値は検出される。その後プリアンブルを受信している間ピーク値は一定値となる。この例では、Ｖref0より大きく、Ｖref1より小さいので、波形１２０３〜１２０５に示すように、このときのしきい値の異なる差動アンプ２４１０，２４１１，２４１２の出力はそれぞれ、“１”，“０”，“０”となる。このとき判定回路２６１の出力（Ｓｅｌ０，Ｓｅｌ１）＝（０，０）となるので、波形１２０６に示すように、プリアンブルの第２バイトから第５バイトまでの間にサンプリングパルスを外部から入力し、判定回路２６１の出力Sel0，Sel1を取り込み保持するとセルを受信している間そのセルのレベルに応じたＶref 選択信号（Ｓ０，Ｓ１）＝（０，０）を保持することができる。（Ｓ０，Ｓ１）＝（０，０）のときＶref10 が選択される。入力信号中に“０”ビットが10ビット以上続いたりして平均値電圧が変化しても、波形１２０７，１２０８に示すように選択信号（Ｓ０，Ｓ１）は変わらないので、波形１２０９に示すようにこの選択したリファレンス電圧は変わらない。従って、波形１２１０に示すようにセル受信中は常に同じリファレンス電圧によって入力データを識別することができる。セル毎のレベルに差があった場合でも、プリアンブル中にレベルを検出して複数の電圧からリファレンス電圧として最適なものを選択して用いデータ識別をするので、データを正しく受信することが可能である。
【００１９】
ここで、本発明の第３の実施形態の変形例として、図５に示したプリアンプ回路２の出力を保持する出力電圧保持回路２４０を構成するピーク検出回路を、出力の平均値を保持する平均値保持回路に置き換えてもよい。そして、この平均値保持回路で保持する平均値をアナログ／ディジタル回路２４１に入力し、異なるしきい値の差動アンプ２４１０〜２４１２の出力に基づいてＶref 選択回路２６０においてリファレンス電圧を選択するように構成してもよい。この変形例においても、第３の実施形態と同様にリファレンス電圧を安定化することが可能となる。
【００２０】
（第４の実施形態）
次に図７及び図８を用いて第４の実施形態について説明する。図７は第４の実施形態のブロック図である。ホトディテクタ５に接続された光受信回路３００は、ゲート長0.15μｍのＧａＡｓ・ＭＥＳ−ＦＥＴプロセスによるもので、プリアンプ回路２、異なるしきい値の複数の差動アンプを備える差動アンプ回路３６３、選択回路３６２、データ選択回路３６０から構成されている。前記プリアンプ回路２は第１の実施形態と同様である。また、前記差動アンプ回路３６３は、異なるしきい値の４つの差動アンプ３６３０，３６３１，３６３２，３６３３によって構成されている。各差動アンプのしきい値はＶref0，Ｖref1，Vef2，Ｖref3の４値でＶref0＝20ｍＶ，Ｖref1＝60ｍＶ，Ｖref2＝100 ｍＶ，Ｖref3＝140 ｍＶである。前記各差動アンプのうち、３つの差動アンプ３６３０〜３６３２の出力の一方Ｑ０，Ｑ１，Ｑ２は前記選択回路３６２に接続し、もう一方は他の差動アンプ３６３３の出力と共に出力電圧保持回路３４２に入力され、そのピーク電圧値Ｖ０，Ｖ１，Ｖ２，Ｖ３を基にデータ選択回路３６０では出力Ｑ０，Ｑ１，Ｑ２の中から最適なリファレンス電圧で識別されたデータを選択する構成となっている。出力電圧保持回路３４２の時定数は１ｎｓとなっているので10Ｇｂ／ｓのデータ１バイト程度で受信信号レベルに対するＶ０，Ｖ１，Ｖ２，Ｖ３を検出することができる。
【００２１】
次に、図８のタイミングチャートを用いて第４の実施形態の回路動作について説明する。この例では受信する光信号は、64バイトのパケット（セル）信号、データ伝送速度は10Ｇｂ／ｓとなっている。セルの先頭５バイトは信号レベル判定や同期引き込み用プリアンブルで“1010・・”、２バイトはフレーム同期用ヘッダ、４バイトはその他制御用信号となっている。ホトディテクタ５は光入力信号に比例した光電流を出力するので、プリアンプ回路２に入力した光電流は電流／電圧変換され波形１３１０を出力する。この波形１３１０を異なるしきい値の４つの差動アンプ３６３０〜３６３３に入力したとき、それぞれの出力のピーク値Ｖ０，Ｖ１，Ｖ２，Ｖ３は波形１３０２，１３０３，１３０４，１３０５のように１バイト程度の時定数で変化し、セルが入力されると、プリアンブル１バイトでＶ０，Ｖ１，Ｖ２，Ｖ３は一定値となる。この例では、Ｖref2より大きく、Ｖref3より小さいので、波形１３０２〜１３０５に示すようにＶ０，Ｖ１，Ｖ２，Ｖ３はそれぞれ、“１”，“１”，“１”，“０”となる。このとき判定回路３６１の出力（Ｓｅｌ０，Ｓｅｌ１）＝（１，０）となる。波形１３０８に示すように、プリアンブルの第２バイトから第５バイトまでの間にサンプリングパルスを外部から入力し、判定回路３６１の出力Ｓｅｌ０，Ｓｅｌ１を取り込み保持すると、（Ｓ０，Ｓ１）＝（１，０）となり選択回路３６２ではＱ１を選択し出力する。判定出力保持回路３７０はフリップフロップによって構成されているので、セルを受信している間そのセルのレベルに応じたリファレンスで識別されたデータを選択する、データ選択信号（Ｓ０，Ｓ１）＝（１，０）を保持することができる。入力信号中に“０”ビットが10ビット以上続いたりして平均値電圧が変化しても、波形１３０９，１３１０に示すように選択信号（Ｓ０，Ｓ１）は変わらないので、選択した出力は変わらない。従ってパケット受信中は常に同じリファレンス電圧によって識別されたデータを出力することができる。パケット毎のレベルに差があった場合でも、プリアンブル中にレベルを検出して複数の電圧リファレンス電圧で識別されたデータから最適リファレンス電圧で識別されたものを選択して出力するので、データを正しく受信することが可能である。
【００２２】
ここで、本発明の第４の実施形態の変形例として、図７に示した出力電圧保持回路３４２を構成するピーク検出回路を、平均値保持回路に置き換えてもよい。そして、この平均値保持回路で識別データを選択する。その他の構成、動作については第六の実施例と同様である。この変形例においても、第４の実施形態と同様にリファレンス電圧を安定化することが可能となる。
【００２３】
（第５の実施形態）
次に図９及び図１０を用いて第５の実施形態について説明する。図９は第５の実施形態のブロック図である。ホトディテクタ５に接続される光受信回路４００は、ゲート長0.15μｍのＧａＡｓ・ＭＥＳ−ＦＥＴプロセスによるもので、プリアンプ回路２、異なるしきい値を有する差動アンプ回路４６３、選択回路４６２、データ選択回路４６０から構成されている。前記プリアンプ回路２は第１の実施形態と同様である。前記異なるしきい値の差動アンプ回路４６３は４つの差動アンプ４６３０，４６３１，４６３２，４６３３によって構成されている。このしきい値はＶref0，Ｖref1，Vef2，Ｖref3の４値でＶref0＝20ｍＶ，Ｖref1＝60ｍＶ，Ｖref2＝100 ｍＶ，Ｖref3＝140 ｍＶである。前記各差動アンプのうち、３つの差動アンプ４６３０〜４６３２の出力の一方Ｑ０，Ｑ１，Ｑ２は選択回路４６２に接続し、もう一方は他の差動アンプ４６３３の出力と共にピーク検出回路で構成される出力電圧保持回路４４２に入力され、そのピーク電圧値Ｖ０，Ｖ１，Ｖ２，Ｖ３をディジタル値保持回路４７０に入力する。ディジタル値保持回路４７０はフリップフロップ４６３４，４６３５，４６３６，４６３７によって構成され、これらの出力ＱＶ０，ＱＶ１，ＱＶ２，ＱＶ３を基に判定回路４６１では、Ｑ０，Ｑ１，Ｑ２の中から最適なリファレンス電圧で識別されたデータを判定し、選択回路４６２で選択する構成となっている。出力電圧保持回路４４２の時定数は１ｎｓとなっているので10Ｇｂ／ｓのデータ１バイト程度で受信信号レベルに対するＶ０，Ｖ１，Ｖ２，Ｖ３を検出することができる。
【００２４】
次に図１０のタイミングチャートを用いて第５の実施形態の回路動作について説明する。この例では受信する光信号は、64バイトのパケット（セル）信号、データ伝送速度は10Ｇｂ／ｓとなっている。セルの先頭５バイトは信号レベル判定や同期引き込み用プリアンブルで“1010・・”、２バイトはフレーム同期用ヘッダ、４バイトはその他制御用信号となっている。ホトディテクタ５は光入力信号に比例した光電流を出力するので、プリアンプ回路２に入力した光電流は電流／電圧変換され波形１４０１を出力する。波形１４０１を異なるしきい値の４つの差動アンプ４６３０〜４６３３に入力したとき、それぞれの出力のピーク値Ｖ０，Ｖ１，Ｖ２，Ｖ３は波形１４０２，１４０３，１４０４，１４０５のように１バイト程度の時定数で変化し、パケットが入力されると、プリアンブル１バイトでＶ０，Ｖ１，Ｖ２，Ｖ３は一定値となる。この例では、Ｖref3よりも大きいので、波形１４０２〜１４０５に示すようにＶ０，Ｖ１，Ｖ２，Ｖ３はそれぞれ、“１”，“１”，“１”，“１”となる。波形１４１２に示すように、ディジタル値保持回路４７０においてプリアンブルの第２バイトから第５バイトまでの間にサンプリングパルスを外部から入力し、Ｖ０，Ｖ１，Ｖ２，Ｖ３を取り込み保持すると、その出力ＱＶ０，ＱＶ１，ＱＶ２，ＱＶ３は波形１４０６，１４０７，１４０８，１４０９のようになる。入力信号中に“０”ビットが10ビット以上続いたりしてＶ０，Ｖ１，Ｖ２，Ｖ３が変化してもＱＶ０，ＱＶ１，ＱＶ２，ＱＶ３は一定である。また、このときの判定回路４６１の出力（Ｓ０，Ｓ１）＝（０，１）となり選択回路４６２ではＱ２を選択し出力する。ディジタル値保持回路４７０はフリップフロップによって構成されているのでパケットを受信している間そのパケットのレベルに応じたリファレンスで識別されたデータを選択し、データ選択信号（Ｓ０，Ｓ１）＝（０，１）を保持することができる。入力信号中に“０”ビットが10ビット以上続いたりしてピーク値保持回路の値が変化しても、波形１４１３，１４１４に示すように選択信号（Ｓ０，Ｓ１）は変わらないので、選択した出力は変わらない。従ってパケット受信中は常に同じリファレンス電圧によって識別されたデータを出力することができる。パケット毎のレベルに差があった場合でも、プリアンブル中にレベルを検出して複数の電圧リファレンス電圧で識別されたデータから最適リファレンス電圧で識別されたものを選択して出力するので、データを正しく受信することが可能である。
【００２５】
ここで、本発明の第５の実施形態の変形例として、図９に示した出力電圧保持回路４４２を構成するピーク検出回路を、平均値保持回路に置き換えてもよい。そして、この平均値保持回路で識別データを選択する。その他の構成、動作については第六の実施例と同様である。この変形例においても、第５の実施形態と同様にリファレンス電圧を安定化することが可能となる。
【００２６】
なお、前記各実施形態においては、光受信回路の製造プロセスとして、ＧａＡｓ・ＭＥＳ−ＦＥＴとしたが、これはＳｉ−Bipolar であってもＧａＡｓ・ＨＢＴであってもＣＭＯＳプロセスであっても問題ない。またパケットサイズ64〜859 バイトもしくは64バイトの固定セルとしたが、1000バイトであっても問題ない。異なるしきい値電圧を３値としたが、４値でも５値でも構わないし、しきい値電圧間隔も任意である。また、プリアンプ回路をトランスインピーダンス型としたが、高インピーダンス型としても良い。
【００２７】
【発明の効果】
以上説明したように本発明は、光信号を受光するホトディテクタの光電流が入力されるプリアンプ回路と、プリアンプ回路の後段に配してプリアンプ回路の出力が入力され、参照値に基づいて光信号の受信データを識別再生する出力差動アンプと、時定数が受信データの１バイト程度に設定され、プリアンプ回路から出力される出力電圧の時間平均値を保持する平均値保持回路とを備え、出力差動アンプの参照値として平均値保持回路の出力を入力する第１の光受信回路を始めとして、前記第２ないし第５の光受信回路を備えることにより、経路毎の光信号のレベル差が同じになるように調整することなく大容量、小型、低レイテンシのネットワークを実現することが可能となる。特に、受信データを識別再生する差動アンプの参照値を出力する平均値保持回路、出力電圧保持回路（ピーク値保持回路）のそれぞれの時定数を受信データの１バイト程度の時間に設定することで、光信号の高速レベル変動に追従した受信データの出力が可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態のブロック図である。
【図２】第１の実施形態の動作を説明するためのタイムチャートである。
【図３】本発明の第２の実施形態のブロック図である。
【図４】第２の実施形態の動作を説明するためのタイムチャートである。
【図５】本発明の第３の実施形態のブロック図である。
【図６】第３の実施形態の動作を説明するためのタイムチャートである。
【図７】本発明の第４の実施形態のブロック図である。
【図８】第４の実施形態の動作を説明するためのタイムチャートである。
【図９】本発明の第５の実施形態のブロック図である。
【図１０】第５の実施形態の動作を説明するためのタイムチャートである。
【符号の説明】
１，１００，２００，３００，４００ 光受信回路
２ プリアンプ回路
２１ 帰還抵抗
２２ 電圧検出用抵抗
３ 出力差動アンプ
４ 平均値保持回路
４１ 出力電圧保持回路
４２ サンプル／ホールド回路
５ ホトディテクタ
１４０ 出力電圧保持回路
１４１ ディジタル値保持回路
１４１０〜１４１２ 差動アンプ
１４１３〜１４１５ フリップフロップ
１６０ Ｖref 選択回路
１６１ Ｖref 決定回路
１６２ セレクタ
２４０ 出力電圧保持回路
２４１ アナログ／ディジタル回路
２４１０〜２４１２ 差動アンプ
２６０ Ｖref 選択回路
２６１ 判定回路
２６２ セレクタ
２６３ 判定出力保持回路
３４２ 出力電圧保持回路
３６０ データ選択回路
３６１ 判定回路
３６２ 選択回路
３６３ 差動アンプブロック
３６３０〜３６３３ 差動アンプ
３７０ 判定出力保持回路
３７１，３７２ フリップフロップ
４４２ 出力電圧保持回路
４６１ 判定回路
４６２ 選択回路
４６３ 差動アンプブロック
４６３０〜４６３３ 差動アンプ
４６３４〜４６３７ フリップフロップ
４７０ ディジタル値保持回路
１００１，１１０１，１２０１，１３０１，１４０１ プリアンプ出力波形
１００２ 平均値電圧波形
１００３ サンプリングパルス波形
１００４ Ｖref 波形
１００５ 出力データ波形
１１０２ 平均値電圧波形
１１０３〜１１０５ 差動アンプ出力波形
１１０６ サンプリングパルス波形
１１０７〜１１０９ フリップフロップ出力波形
１１１０，１１１１ 選択信号波形
１１１２ Ｖref 波形
１１１３ 出力データ波形
１２０２ ピーク電圧波形
１２０３〜１２０５ 差動アンプ出力波形
１２０６ サンプリングパルス波形
１２０７，１２０９ 選択信号波形
１２０９ Ｖref 波形
１２１０ 出力データ波形
１３０２〜１３０５ 差動アンプ出力ピーク値波形
１３０６，１３０７ 選択信号波形
１３０８ サンプリングパルス波形
１３０９，１３１０ 選択信号波形
１３１１ 出力データ波形
１４０２〜１４０５ 差動アンプ出力ピーク値波形
１４０６〜１４０９ フリップフロップ出力波形
１４１０，１４１１ 選択信号波形
１４１２ サンプリングパルス波形
１４１３，１４１４ 選択信号波形
１４１５ 出力データ波形[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an optical network using an optical switch and an optical receiver used in the optical network.
[0002]
[Prior art]
In an optical network using an optical space switch, a large capacity and a small size are obtained as compared with the case of using an electrical switch by utilizing the large capacity of light and setting the throughput per port to several Gb / s to 10 Gb / s. A low-latency network can be realized. When the scale of such an optical network becomes particularly large, variations in optical transmitter output at each input port, optical connector loss variation by path, switch element loss variation, and fiber optic cable loss variation accumulate, resulting in optical reception at the output port. The variation of the signal light power input to the device for each path increases. Therefore, when the path is switched by the optical space switch, the optical receiver at the output port may receive signals having greatly different levels, so that it is required to receive following the level difference. The time to follow the level difference of the received signal is preferably about several bits in order to shorten the guard time at the time of switching the switch as much as possible and increase the transmission efficiency. However, in a high-speed optical receiver of several Gb / s or more There has not been much consideration for something that follows a level difference in a few time slots.
[0003]
An optical receiver in a conventional optical network, for example, Japanese Patent Application Laid-Open No. 4-72939 “Packet switching apparatus using an optical switch” uses an AC coupled optical receiver. The AC coupled optical receiver has advantages such as a wide dynamic range and a small duty ratio fluctuation, and can follow a gradual level fluctuation of about 1000 time slots or more. This optical receiver uses an automatic gain control (AGC) circuit amplifier to receive signals of different levels. The time constant of this AGC is 1 × 10 in one time slot so that the DC level does not change even if the same sign continues in the signal.Three~ 1x10FiveIt is set to about double.
[0004]
[Problems to be solved by the invention]
However, in the conventional AC coupled optical receiver, AC coupling and AGC time constant are 1 × 10 1 timeslot.Three~ 1x10FiveIf the received optical signal level before and after switching is different when the optical switch is switched because it is about double, 1 × 10 in one time slot until the optical level after switching the optical switch is followedThree~ 1x10FiveSince it takes about twice as much time, that is, 1000 bits or more, there is a problem that it is difficult to receive an optical signal following a large optical level difference in several time slots. In the example of the above publication, the switch switching time is set to the AGC time constant so as to follow the level fluctuation at the time of switch switching. However, since it takes 1000 bits or more, it has a large capacity, high efficiency, and low latency. There was a problem that the network could not be realized. If the time constant of AC coupling or AGC is about 10 times that of one time slot, the level fluctuation at the time of switching can be followed in about 10 bits, but the number of codes that can be transmitted is very small. There was a problem that.
[0005]
On the other hand, there are two types of DC coupled receivers that can receive even if there is a high level fluctuation in one time slot: a fixed identification level type and an instantaneous response automatic identification level control type. The former identification level fixed type DC coupled optical receiver is not suitable for practical use because it has a simple circuit configuration and design, but has a problem that the dynamic range is narrow and the duty ratio varies greatly depending on the received signal level. The latter instantaneous response automatic identification level control type DC coupled optical receiver controls the identification level of the received signal to the optimum value for each time slot, and has excellent duty ratio fluctuation, wide dynamic range, etc. However, it is very difficult to manufacture a device that operates in a wide band of several Gb / s or more because of the operation speed of the device. Therefore, there is a problem that it is difficult to realize a DC coupled optical receiver suitable for practical use that operates at several Gb / s or more. When an optical network is actually constructed using an optical data link and an optical switch, the network cannot be realized unless the data is correctly transmitted and received by the optical data link unit. In an optical network using an optical receiver according to the prior art, there is a problem that it is difficult to realize a large-scale, large-capacity, small-size, low-latency optical network.
[0006]
An object of the present invention is to realize an optical receiver that operates in a high-speed region of Gb / s or more and follows the level fluctuation of an input signal in several time slots, and has a large-scale, large-capacity, small-sized, and low-latency optical network. An optical receiver circuit that can be realized is provided.
[0007]
[Means for Solving the Problems]
A first optical receiving circuit of the present invention is connected to a photodetector for receiving an optical signal, and a preamplifier circuit to which the photocurrent of the photodetector is input, and an output of the preamplifier circuit disposed at a subsequent stage of the preamplifier circuit. Is enteredThe received data of the optical signal is identified and reproduced based on the reference valueAn output differential amplifier;The time constant is set to about 1 byte of the received data,An average value holding circuit that holds a time average value of the output voltage output from the preamplifier circuit, and a reference value of the output differential amplifierAsThe output of the average value holding circuit is input.
[0008]
The second optical receiver circuit of the present invention is connected to a photodetector for receiving an optical signal, and a preamplifier circuit to which the photocurrent of the photodetector is input, and an output of the preamplifier circuit arranged after the preamplifier circuit. Is enteredThe received data of the optical signal is identified and reproduced based on the reference valueAn output differential amplifier;The time constant is set to about 1 byte of the received data,Output voltage output from the preamplifier circuitPeak value ofOutput voltage holding circuit for holding the output voltage and the output voltage holding circuit output as a digital valueWhile receiving each cell of the optical signalDigital value holding circuit to hold and reference to the output differential amplifierAs valueVoltageOutput value of digital value holding circuitAnd a voltage selection circuit for selecting from a plurality of preset voltages.
[0009]
A third optical receiving circuit of the present invention is connected to a photo detector that receives an optical signal, and a preamplifier circuit to which a photocurrent of the photo detector is inputted, and an output of the preamplifier circuit arranged at a subsequent stage of the preamplifier circuit. Is enteredThe received data of the optical signal is identified and reproduced based on the reference valueAn output differential amplifier;The time constant is set to about 1 byte of the received data,An analog / digital conversion that has an output voltage holding circuit that holds the output voltage output from the preamplifier circuit and a plurality of differential amplifiers having different threshold voltages, and converts the output of the output voltage holding circuit into digital data Circuit and output of the analog / digital conversion circuitA voltage as a reference value of the output differential amplifier based on a plurality of preset voltagesA determination circuit for determining a value closest to the average value of the output of the preamplifier circuit and outputting a selection signal;While receiving each cell of the optical signalJudgment holding output of the judgment circuitoutputA holding circuit and a signal from the determination output holding circuitA voltage selected from the plurality of preset voltages is input as a reference value for the output differential amplifier.A selection circuit.
[0010]
A fourth optical receiving circuit of the present invention is connected to a photo detector that receives an optical signal, and is disposed in a stage subsequent to the preamplifier circuit to which the photocurrent of the photo detector is input.Recognizing and reproducing the received data of the optical signalMultiple differential amplifiers with different threshold voltages;The time constant is set to about 1 byte of the received data,An output voltage holding circuit for holding each output voltage of the plurality of differential amplifiers, and an output of the output voltage holding circuit;Among a plurality of differential amplifiers having different threshold voltagesA determination circuit that determines a threshold voltage that is closest to an average value of the outputs of the preamplifier circuit and outputs a selection signal;While receiving each cell of the optical signalA determination output holding circuit for holding the output of the determination circuit; andJudgment output holding circuitAnd a selection circuit that selects one signal from the outputs of the plurality of differential amplifiers.
[0011]
A fifth optical receiver circuit according to the present invention is connected to a photodetector that receives an optical signal, and is disposed in a stage subsequent to the preamplifier circuit to which a photocurrent of the photodetector is input.Recognizing and reproducing the received data of the optical signalMultiple differential amplifiers with different threshold voltages;The time constant is set to about 1 byte of the received data,An output voltage holding circuit that holds the output of each of the plurality of differential amplifiers, and an output of the output voltage holding circuitDigital value holding circuit for holding each cell of the optical signal as a digital value during receptionAnd saidDigital value holding circuitBased on retained outputAmong a plurality of differential amplifiers having different threshold voltagesA determination circuit that determines a threshold voltage that is closest to an average value of the outputs of the preamplifier circuit and outputs a selection signal, and selects one signal from the outputs of the plurality of differential amplifiers according to the output of the determination circuit A selection circuit.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
Next, embodiments of the present invention will be described with reference to the drawings.
(First embodiment)
The first embodiment will be described with reference to FIGS. 1 and 2. FIG. 1 is a block diagram of the first embodiment. An optical receiving circuit 1 is based on a GaAs MES-FET process having a gate length of 0.15 μm. A photo detector 5 that receives an optical input signal and outputs a current is provided. The preamplifier circuit 2, the output differential amplifier 3, and the average value holding circuit 4 are connected. The preamplifier circuit 2 is composed of a feedback resistor 21 and an output voltage detection resistor 22 as a transimpedance type circuit, and has a transimpedance gain of 55 dBΩ and a 3 dB bandwidth when the photodetector 5 having a capacitance of 0.2 pF is connected to the input. Is 8 GHz. The output differential amplifier 3 identifies and reproduces data by adjusting the reference voltage Vref to an intermediate voltage between the high level and low level of the input signal amplitude. The average value holding circuit 4 includes a sample hold circuit 41 and a capacitor 42 that holds the average value of the output voltage of the preamplifier circuit 2. Since the CR time constant of the capacitor 42 and the detection resistor 22 is 1 ns, the average value level of the received signal can be detected with about 1 Gb / s data. The detected average value level is sampled and held in the sample hold circuit 41 by an external sampling pulse. By using the output of the sample and hold circuit 41 as a reference voltage for the differential amplifier 3, data can be accurately identified and reproduced.
[0013]
Next, the operation of the first embodiment will be described using the timing chart of FIG. Here, the received optical signal is a 64-859-byte packet signal, and the data transmission rate is 10 Gb / s. “1010...” Is repeated in the first 5 bytes of the packet in a preamble for signal level determination and synchronization pull-in, 2 bytes are a header for frame synchronization, and 4 bytes are other control signals. FIG. 2 shows the case where one packet of the optical signal is received, and the latter half 2 bytes of the 5 bytes of the preamble and the subsequent data. Since the photodetector 5 outputs a photocurrent proportional to the optical input signal, the photocurrent input to the preamplifier circuit 2 is subjected to current / voltage conversion and outputs a waveform 1001. The average voltage of the waveform 1001 changes with a time constant of about 1 byte as in the waveform 1002. If the “0” bit continues for 10 bits or more in the input signal, this value becomes almost 0V. When a packet is input, since the average value of the output of the preamplifier circuit 2 is detected from the capacitor 42 with 1 byte of the preamble as shown in waveforms 1001 and 1002, the second byte of the preamble starts with the second byte as shown in the waveform 1003. A sampling pulse is inputted from the outside to the sample hold circuit 41 for up to 5 bytes, and when the average value of the detected data is sampled / held, the level of the packet is held while the packet is received. Even if the “0” bit continues 10 bits or more in the input signal and the average voltage changes, the held value does not change as shown by the waveform 1004. Therefore, the input data can always be identified by the same reference voltage Vref during packet reception. Even if there is a difference in the level of each packet, the level is detected during the preamble, sampled / held, and the value is used as the reference voltage Vref to identify the data, so that the data can be received correctly.
[0014]
(Second Embodiment)
Next, a second embodiment will be described with reference to FIGS. FIG. 3 is a block diagram of the second embodiment, and parts equivalent to those of the first embodiment are denoted by the same reference numerals. The optical receiving circuit 100 is based on a GaAs MES-FET process having a gate length of 0.15 μm, and is connected to the photodetector 5, and includes a preamplifier circuit 2, an output differential amplifier 3, an output voltage holding circuit 140, and a digital value holding circuit. 141, a Vref selection circuit 160. The preamplifier circuit 2 is the same as that of the first embodiment. Further, the output voltage holding circuit 140 is constituted by a capacitor as an average value detection circuit for detecting the average value of the output of the preamplifier circuit 2, and its time constant is 1 ns, so that about 1 byte of data of 10 Gb / s. Thus, the average level of the received signal can be detected. The digital value holding circuit 141 is composed of three flip-flops 1413, 1414 and 1415 having different threshold voltages for easy understanding of the explanation, and the output voltage of the output voltage holding circuit 140 is converted into a digital value. And this value is held by an external sample pulse. In this example, differential amplifiers 1410, 1411, and 1412 having different threshold values are inserted at the data input terminals of the three flip-flops 1413, 1414, and 1415 having different threshold voltages, and the flip-flops are different. An example configured to operate at a threshold value is shown. The threshold values of the differential amplifiers 1410, 1411, and 1412 are Vref0, Vref1, and Vref2, which are Vref0 = 10 mV, Vref1 = 40 mV, and Vref2 = 100 mV. The Vref selection circuit 160 is a circuit that selects a voltage as a reference voltage Vref of the differential amplifier 3 from a plurality of threshold voltages Vref10, Vref11, and Vref12 based on the output value of the digital value holding circuit 141. A Vref determination circuit 161 for determining Vref based on the output value of the digital value holding circuit 141 and a selector 162 are included. The three threshold voltages Vref10, Vref11, and Vref12 input to the selector 162 to be selected as the reference voltage Vref are Vref10 = 20 mV, Vref11 = 60 mV, and Vref12 = 140 mV.
[0015]
Next, the circuit operation of the second embodiment will be described with reference to the timing chart of FIG. In this example, the received optical signal is a 64-byte packet (cell) signal, and the data transmission rate is 10 Gb / s. The first 5 bytes of the cell are “1010...” For signal level judgment and synchronization pull-in preamble, 2 bytes are header for frame synchronization and 4 bytes are other control signals. It is. Since the photodetector 5 outputs a photocurrent proportional to the optical input signal, the photocurrent input to the preamplifier circuit 2 is current / voltage converted and a waveform 1101 is output. Similar to the first embodiment, the average voltage of the waveform 1101 changes with a time constant of about 1 byte as in the waveform 1102, and when a packet is input, as shown in the waveform 1102, the preamble 110 The average value of the output is detected. Thereafter, the average value is constant while the preamble is received. In this example, since it is larger than Vref1 and smaller than Vref2, the outputs of the differential amplifiers 1410, 1411 and 1412 having different threshold values at this time are “1”, “1”, It becomes “0”. As shown by a waveform 1106, a sampling pulse is externally input to each of the flip-flops 1413, 1414, and 1415 between the second byte and the fifth byte of the preamble, and the differential amplifier outputs having different threshold values are captured and held. Then, while receiving a cell, it is possible to hold a digital level of the cell level. In this example, the outputs of the waveforms 1107 to 1109 are “1”, “1”, and “0”, respectively. When the reference voltage is selected from Vref10, Vref11, and Vref12 based on this value, Vref11 is selected as the reference voltage Vref of the differential amplifier 3. Even if the “0” bit continues 10 bits or more in the input signal and the average value voltage changes, the selected reference voltage Vref does not change as shown by the waveform 1111. Therefore, the input data can always be identified by the same reference voltage Vref during cell reception. Even if there is a difference in the level of each cell, the level is detected during the preamble and the optimum voltage is selected and used as the reference voltage from multiple voltages, so that data can be received correctly. is there.
[0016]
Here, as a modified example of the second embodiment of the present invention, the average value holding circuit constituting the output voltage holding circuit 140 holding the output of the preamplifier circuit 2 shown in FIG. It may be replaced with a peak detection circuit. The peak value detected by the peak value detection circuit is input to the digital value holding circuit 141, and the Vref selection circuit 160 selects the reference voltage based on the outputs of the flip-flops 1413 to 1415 having different threshold values. May be. Also in this modified example, the reference voltage can be stabilized as in the second embodiment.
[0017]
(Third embodiment)
Next, a third embodiment will be described with reference to FIGS. FIG. 5 is a block diagram of the third embodiment, and the same reference numerals are given to the parts equivalent to the respective embodiments. The optical receiving circuit 200 connected to the photodetector 5 is based on a GaAs MES-FET process having a gate length of 0.15 μm, and includes a preamplifier circuit 2, a differential amplifier 3, an output voltage holding circuit 240, an analog / digital circuit 241, and Vref. The selection circuit 260 is configured. The preamplifier circuit 2 is the same as that of the first embodiment. The output voltage holding circuit 240 is configured as a peak detection circuit that holds the peak value of the output of the preamplifier circuit 2, and its time constant is 1 ns. Therefore, the received signal can be received with about 1 byte of 10 Gb / s data.Peak valueCan be detected. The analog / digital circuit 241 is constituted by three differential amplifiers 2410, 2411, 2412 having different threshold voltages, and converts the output voltage of the output voltage holding circuit into a digital value. The threshold values of the differential amplifiers are Vref0, Vref1, and Vef2, which are Vref0 = 20 mV, Vref1 = 60 mV, and Vref2 = 140 mV. The Vref selection circuit 260 is a circuit that selects a voltage to be input as a reference voltage Vref of the output differential amplifier 3 from a plurality of threshold voltages based on the output value of the analog / digital circuit 241. The analog / digital circuit The determination circuit 261 determines Vref based on the output value 241, the selector 262, and the determination output holding circuit 263. The output of the determination circuit 261 is held by a sample pulse input from the outside in the determination output holding circuit 263. The voltage input to the selector 262 for selection as the reference voltage Vref is Vref10 = 10 mV, Vref11 = 30 mV, and Vref12 = 70 mV, which are the three values Vref10, Vref11, and Vef12.
[0018]
Next, the circuit operation of the third embodiment will be described using the timing chart of FIG. In this example, the received optical signal is a 64-byte packet (cell) signal, and the data transmission rate is 10 Gb / s. The first 5 bytes of the cell are “1010...” For signal level determination and synchronization pull-in preamble, 2 bytes for frame synchronization header, and 4 bytes for other control signals. Since the photodetector 5 outputs a photocurrent proportional to the optical input signal, the photocurrent input to the preamplifier circuit 2 is current / voltage converted and a waveform 1201 is output. Similar to the first embodiment, the peak voltage of the waveform 1201 changes with a time constant of about 1 byte as in the waveform 1202, and when a packet is input, the preamplifier output is output in 1 byte of the preamble as shown in the waveform 1202. The peak value is detected. After that, the peak value becomes a constant value while receiving the preamble. In this example, since it is larger than Vref0 and smaller than Vref1, the outputs of the differential amplifiers 2410, 2411 and 2412 having different thresholds at this time are “1” and “0”, respectively, as shown by waveforms 1203 to 1205. , “0”. At this time, since the output of the determination circuit 261 (Sel0, Sel1) = (0, 0), as shown in the waveform 1206, a sampling pulse is externally input between the second byte to the fifth byte of the preamble, If the outputs Sel0 and Sel1 of the determination circuit 261 are captured and held, the Vref selection signal (S0, S1) = (0, 0) corresponding to the level of the cell can be held while receiving the cell. When (S0, S1) = (0, 0), Vref10 is selected. Even if the “0” bit continues for 10 bits or more in the input signal and the average voltage changes, the selection signals (S0, S1) do not change as shown in waveforms 1207 and 1208. The selected reference voltage does not change. Therefore, as shown in the waveform 1210, the input data can always be identified by the same reference voltage during cell reception. Even if there is a difference in the level of each cell, the level is detected during the preamble and the optimum voltage is selected and used as the reference voltage from multiple voltages, so that data can be received correctly. is there.
[0019]
Here, as a modification of the third embodiment of the present invention, the peak detection circuit constituting the output voltage holding circuit 240 that holds the output of the preamplifier circuit 2 shown in FIG. It may be replaced with a value holding circuit. The average value held by the average value holding circuit is input to the analog / digital circuit 241 so that the reference voltage is selected by the Vref selection circuit 260 based on the outputs of the differential amplifiers 2410 to 2412 having different threshold values. It may be configured. Also in this modified example, the reference voltage can be stabilized as in the third embodiment.
[0020]
(Fourth embodiment)
Next, a fourth embodiment will be described with reference to FIGS. FIG. 7 is a block diagram of the fourth embodiment. An optical receiving circuit 300 connected to the photodetector 5 is based on a GaAs MES-FET process having a gate length of 0.15 μm, and includes a preamplifier circuit 2, a differential amplifier circuit 363 having a plurality of differential amplifiers having different threshold values, A selection circuit 362 and a data selection circuit 360 are included. The preamplifier circuit 2 is the same as that of the first embodiment. The differential amplifier circuit 363 includes four differential amplifiers 3630, 3631, 3632, and 3633 having different threshold values. The threshold values of the differential amplifiers are Vref0, Vref1, Vef2, and Vref3, which are Vref0 = 20 mV, Vref1 = 60 mV, Vref2 = 100 mV, and Vref3 = 140 mV. Of the differential amplifiers, one of outputs of three differential amplifiers 3630 to 3632, Q0, Q1, and Q2, is connected to the selection circuit 362, and the other is an output voltage holding circuit together with the outputs of the other differential amplifier 3633. Based on the peak voltage values V0, V1, V2 and V3, the data selection circuit 360 selects data identified by the optimum reference voltage from the outputs Q0, Q1 and Q2. . Since the time constant of the output voltage holding circuit 342 is 1 ns, V0, V1, V2, and V3 with respect to the received signal level can be detected with about 1 byte of data of 10 Gb / s.
[0021]
Next, the circuit operation of the fourth embodiment will be described using the timing chart of FIG. In this example, the received optical signal is a 64-byte packet (cell) signal, and the data transmission rate is 10 Gb / s. The first 5 bytes of the cell are “1010...” For signal level determination and synchronization pull-in preamble, 2 bytes for frame synchronization header, and 4 bytes for other control signals. Since the photodetector 5 outputs a photocurrent proportional to the optical input signal, the photocurrent input to the preamplifier circuit 2 is current / voltage converted and a waveform 1310 is output. When this waveform 1310 is input to four differential amplifiers 3630 to 3633 having different threshold values, the peak values V0, V1, V2, and V3 of the respective outputs are about 1 byte like waveforms 1302, 1303, 1304, and 1305. When a cell is input, V0, V1, V2, and V3 become constant values with one byte of preamble. In this example, since it is larger than Vref2 and smaller than Vref3, V0, V1, V2, and V3 are “1”, “1”, “1”, and “0”, respectively, as shown by waveforms 1302-1305. At this time, the output of the determination circuit 361 (Sel0, Sel1) = (1, 0). As shown in a waveform 1308, when a sampling pulse is input from the outside between the second byte and the fifth byte of the preamble and the outputs Sel0 and Sel1 of the determination circuit 361 are captured and held, (S0, S1) = (1, 0) and the selection circuit 362 selects and outputs Q1. Since the judgment output holding circuit 370 is constituted by a flip-flop, the data selection signal (S0, S1) = (1) is selected to select the data identified by the reference according to the level of the cell while receiving the cell. , 0) can be held. Even if the “0” bit continues for 10 bits or more in the input signal and the average voltage changes, the selection signals (S0, S1) do not change as shown by the waveforms 1309 and 1310, so the selected output does not change. Absent. Therefore, it is possible to always output data identified by the same reference voltage during packet reception. Even if there is a difference in the level of each packet, the level is detected during the preamble and the data identified by the optimal reference voltage is selected and output from the data identified by multiple voltage reference voltages. It is possible to receive.
[0022]
Here, as a modification of the fourth embodiment of the present invention, the peak detection circuit constituting the output voltage holding circuit 342 shown in FIG. 7 may be replaced with an average value holding circuit. Then, identification data is selected by this average value holding circuit. Other configurations and operations are the same as those in the sixth embodiment. Also in this modified example, the reference voltage can be stabilized as in the fourth embodiment.
[0023]
(Fifth embodiment)
Next, a fifth embodiment will be described with reference to FIGS. 9 and 10. FIG. 9 is a block diagram of the fifth embodiment. The optical receiving circuit 400 connected to the photodetector 5 is based on a GaAs / MES-FET process having a gate length of 0.15 μm, and includes a preamplifier circuit 2, a differential amplifier circuit 463 having different threshold values, a selection circuit 462, and a data selection circuit. The circuit 460 is configured. The preamplifier circuit 2 is the same as that of the first embodiment. The differential amplifier circuit 463 having different threshold values is composed of four differential amplifiers 4630, 4631, 4632 and 4633. The threshold values are four values of Vref0, Vref1, Vef2, and Vref3. Vref0 = 20 mV, Vref1 = 60 mV, Vref2 = 100 mV, and Vref3 = 140 mV. Of the differential amplifiers, one of the outputs of the three differential amplifiers 4630 to 4632, Q0, Q1, and Q2, is connected to the selection circuit 462, and the other is configured with a peak detection circuit together with the outputs of the other differential amplifiers 4633. The input voltage is input to the output voltage holding circuit 442, and the peak voltage values V0, V1, V2, and V3 are input to the digital value holding circuit 470. The digital value holding circuit 470 is composed of flip-flops 4634, 4635, 4636, and 4637. Based on these outputs QV0, QV1, QV2, and QV3, the decision circuit 461 uses an optimum reference voltage from among Q0, Q1, and Q2. The identified data is determined and selected by the selection circuit 462. Since the time constant of the output voltage holding circuit 442 is 1 ns, V0, V1, V2 and V3 with respect to the received signal level can be detected with about 1 byte of data of 10 Gb / s.
[0024]
Next, the circuit operation of the fifth embodiment will be described with reference to the timing chart of FIG. In this example, the received optical signal is a 64-byte packet (cell) signal, and the data transmission rate is 10 Gb / s. The first 5 bytes of the cell are “1010...” For signal level determination and synchronization pull-in preamble, 2 bytes for frame synchronization header, and 4 bytes for other control signals. Since the photodetector 5 outputs a photocurrent proportional to the optical input signal, the photocurrent input to the preamplifier circuit 2 is current / voltage converted and a waveform 1401 is output. When the waveform 1401 is input to four differential amplifiers 4630 to 4633 having different threshold values, the peak values V0, V1, V2, and V3 of the respective outputs are about 1 byte as in the waveforms 1402, 1403, 1404, and 1405. When the time constant changes and a packet is input, V0, V1, V2, and V3 become constant values in one byte of preamble. In this example, since it is larger than Vref3, V0, V1, V2, and V3 become “1”, “1”, “1”, and “1”, respectively, as indicated by waveforms 1402 to 1405. As shown in a waveform 1412, when a sampling pulse is externally input between the second byte to the fifth byte of the preamble in the digital value holding circuit 470 and V0, V1, V2, and V3 are captured and held, the output QV0, QV1, QV2, and QV3 have waveforms 1406, 1407, 1408, and 1409, respectively. QV0, QV1, QV2, and QV3 are constant even if V0, V1, V2, and V3 change as the "0" bit continues for 10 bits or more in the input signal. Further, the output (S0, S1) of the determination circuit 461 at this time becomes (0, 1), and the selection circuit 462 selects and outputs Q2. Since the digital value holding circuit 470 is constituted by a flip-flop, it selects the data identified by the reference according to the level of the packet while receiving the packet, and the data selection signal (S0, S1) = (0, 1) can be held. The selection signal (S0, S1) does not change as shown in the waveforms 1413 and 1414 even if the value of the peak value holding circuit changes because the “0” bit continues for 10 bits or more in the input signal. The output does not change. Therefore, it is possible to always output data identified by the same reference voltage during packet reception. Even if there is a difference in the level of each packet, the level is detected during the preamble and the data identified by the optimal reference voltage is selected and output from the data identified by multiple voltage reference voltages. It is possible to receive.
[0025]
Here, as a modification of the fifth embodiment of the present invention, the peak detection circuit constituting the output voltage holding circuit 442 shown in FIG. 9 may be replaced with an average value holding circuit. Then, identification data is selected by this average value holding circuit. Other configurations and operations are the same as those in the sixth embodiment. Also in this modified example, the reference voltage can be stabilized as in the fifth embodiment.
[0026]
In each of the above embodiments, the manufacturing process of the optical receiver circuit is GaAs / MES-FET. However, this may be Si-Bipolar, GaAs / HBT, or CMOS process. . Although the fixed cell has a packet size of 64 to 859 bytes or 64 bytes, there is no problem even if it is 1000 bytes. Although different threshold voltages are ternary, they may be quaternary or quinary, and the threshold voltage interval is arbitrary. Further, although the preamplifier circuit is a transimpedance type, it may be a high impedance type.
[0027]
【The invention's effect】
As described above, the present invention provides a preamplifier circuit to which a photocurrent of a photodetector that receives an optical signal is input;The output of the preamplifier circuit is input after the preamplifier circuit, and the output differential amplifier that identifies and reproduces the received data of the optical signal based on the reference value, and the time constant is set to about 1 byte of the received data. An average value holding circuit that holds the time average value of the output voltage output from the circuit, and inputs the output of the average value holding circuit as a reference value of the output differential amplifierBy including the first to fifth optical receiving circuits including the first optical receiving circuit, the capacity, the size, and the low latency are adjusted without adjusting the level difference of the optical signal for each path to be the same. Network can be realized.In particular, the time constants of the average value holding circuit and the output voltage holding circuit (peak value holding circuit) for outputting the reference value of the differential amplifier for identifying and reproducing the received data are set to a time of about 1 byte of the received data. Thus, it is possible to output received data following high-speed level fluctuation of the optical signal.
[Brief description of the drawings]
FIG. 1 is a block diagram of a first embodiment of the present invention.
FIG. 2 is a time chart for explaining the operation of the first embodiment;
FIG. 3 is a block diagram of a second embodiment of the present invention.
FIG. 4 is a time chart for explaining the operation of the second embodiment;
FIG. 5 is a block diagram of a third embodiment of the present invention.
FIG. 6 is a time chart for explaining the operation of the third embodiment;
FIG. 7 is a block diagram of a fourth embodiment of the present invention.
FIG. 8 is a time chart for explaining the operation of the fourth embodiment.
FIG. 9 is a block diagram of a fifth embodiment of the present invention.
FIG. 10 is a time chart for explaining the operation of the fifth embodiment.
[Explanation of symbols]
1,100,200,300,400 Optical receiver circuit
2 Preamplifier circuit
21 Feedback resistance
22 Resistance for voltage detection
3 output differential amplifier
4 Average value holding circuit
41 Output voltage holding circuit
42 Sample / hold circuit
5 Photodetector
140 Output voltage holding circuit
141 Digital value holding circuit
1410-1412 differential amplifier
1413-1415 flip-flop
160 Vref selection circuit
161 Vref decision circuit
162 selector
240 Output voltage holding circuit
241 Analog / digital circuit
2410 to 2412 differential amplifier
260 Vref selection circuit
261 judgment circuit
262 selector
263 judgment output holding circuit
342 Output voltage holding circuit
360 Data selection circuit
361 judgment circuit
362 selection circuit
363 Differential amplifier block
3630-3633 Differential amplifier
370 judgment output holding circuit
371, 372 flip-flop
442 Output voltage holding circuit
461 judgment circuit
462 Selection circuit
463 Differential Amplifier Block
4630-4633 differential amplifier
4634 to 4737 flip-flop
470 Digital value holding circuit
1001, 1101, 1201, 1301, 1401 Preamplifier output waveform
1002 Average voltage waveform
1003 Sampling pulse waveform
1004 Vref waveform
1005 Output data waveform
1102 Average value voltage waveform
1103-1105 Differential amplifier output waveform
1106 Sampling pulse waveform
1107 to 1109 Flip-flop output waveform
1110, 1111 Selection signal waveform
1112 Vref waveform
1113 Output data waveform
1202 Peak voltage waveform
1203-1205 Differential amplifier output waveform
1206 Sampling pulse waveform
1207, 1209 Selection signal waveform
1209 Vref waveform
1210 Output data waveform
1302-1305 Differential amplifier output peak value waveform
1306, 1307 Selection signal waveform
1308 Sampling pulse waveform
1309, 1310 Selection signal waveform
1311 Output data waveform
1402-1405 Differential amplifier output peak value waveform
1406 to 1409 Flip-flop output waveform
1410, 1411 Selection signal waveform
1412 Sampling pulse waveform
1413, 1414 Selection signal waveform
1415 Output data waveform

Claims (10)

光信号を受光するホトディテクタに接続され、前記ホトディテクタの光電流が入力されるプリアンプ回路と、前記プリアンプ回路の後段に配して前記プリアンプ回路の出力が入力され、参照値に基づいて前記光信号の受信データを識別再生する出力差動アンプと、時定数が前記受信データの１バイト程度に設定され、前記プリアンプ回路から出力される出力電圧のピーク値を保持する出力電圧保持回路と、前記出力電圧保持回路出力をディジタル値として前記光信号の各セルを受信している間保持するディジタル値保持回路と、前記出力差動アンプの参照値としての電圧を前記ディジタル値保持回路の出力値に基づいて予め設定した複数の電圧から選択する電圧選択回路とを備えることを特徴とする光受信回路。A preamplifier circuit connected to a photodetector for receiving an optical signal, to which a photocurrent of the photodetector is input, and an output of the preamplifier circuit disposed at a subsequent stage of the preamplifier circuit, and the light based on a reference value An output differential amplifier for identifying and reproducing received data of a signal, an output voltage holding circuit for setting a time constant to about 1 byte of the received data, and holding a peak value of an output voltage output from the preamplifier circuit; A digital value holding circuit for holding the output voltage holding circuit output as a digital value while receiving each cell of the optical signal, and a voltage as a reference value of the output differential amplifier as an output value of the digital value holding circuit An optical receiver circuit comprising: a voltage selection circuit that selects from a plurality of voltages set in advance based on the voltage selection circuit. 前記ディジタル値保持回路は、しきい値電圧が異なる複数のフリップフロップによって構成されることを特徴とする請求項１記載の光受信回路。The digital value holding circuit, an optical receiving circuit according to claim 1, wherein the threshold voltage is constituted by a plurality of different flip-flops. 光信号を受光するホトディテクタに接続され、前記ホトディテクタの光電流が入力されるプリアンプ回路と、前記プリアンプ回路の後段に配して前記プリアンプ回路の出力が入力され、参照値に基づいて前記光信号の受信データを識別再生する出力差動アンプと、時定数が前記受信データの１バイト程度に設定され、前記プリアンプ回路から出力される出力電圧を保持する出力電圧保持回路と、しきい値電圧が異なる複数の差動アンプを有し、前記出力電圧保持回路の出力をディジタルデータに変換するアナログ／ディジタル変換回路と、前記アナログ／ディジタル変換回路の出力に基づいて前記出力差動アンプの参照値としての電圧を予め設定した複数の電圧の中から前記プリアンプ回路の出力の平均値と最も近いものを判定し選択信号を出力する判定回路と、前記光信号の各セルを受信している間前記判定回路の出力を保持する判定出力保持回路と、前記判定出力保持回路からの信号に基づいて前記予め設定した複数の電圧から選択した電圧を前記出力差動アンプの参照値として入力する選択回路とを備えることを特徴とする光受信回路。A preamplifier circuit connected to a photodetector for receiving an optical signal, to which the photocurrent of the photodetector is input, and an output of the preamplifier circuit disposed at a subsequent stage of the preamplifier circuit, and the light based on a reference value An output differential amplifier for identifying and reproducing the received data of the signal, an output voltage holding circuit for setting the time constant to about 1 byte of the received data, and holding the output voltage output from the preamplifier circuit, and a threshold voltage An analog / digital conversion circuit for converting the output of the output voltage holding circuit into digital data, and a reference value of the output differential amplifier based on the output of the analog / digital conversion circuit a voltage multiple of the determined selection signal closest to the average value of the output of the preamplifier circuit from a voltage set in advance as And power determining circuit, and determines the output holding circuit for holding an output between said judging circuit receiving the respective cells of the optical signals, a plurality of voltage the previously set based on a signal from the judgment output hold circuit And a selection circuit that inputs a voltage selected from the above as a reference value of the output differential amplifier . 前記判定出力保持回路がフリップフロップによって構成されることを特徴とする請求項３に記載の光受信回路。4. The optical receiver circuit according to claim 3 , wherein the determination output holding circuit is constituted by a flip-flop. 光信号を受光するホトディテクタに接続され、前記ホトディテクタの光電流が入力されるプリアンプ回路と、前記プリアンプ回路の後段に配して前記光信号の受信データを識別再生するそれぞれしきい値電圧が異なる複数の差動アンプと、時定数が前記受信データの１バイト程度に設定され、前記複数の差動アンプのそれぞれの出力電圧を保持する出力電圧保持回路と、前記出力電圧保持回路の出力に基づいて前記しきい値電圧が異なる複数の差動アンプの中からしきい値電圧が前記プリアンプ回路の出力の平均値と最も近いものを判定し選択信号を出力する判定回路と、前記光信号の各セルを受信している間前記判定回路の出力を保持する判定出力保持回路と、前記判定出力保持回路の出力によって前記複数の差動アンプの出力から一つの信号を選択する選択回路とを備えることを特徴とする光受信回路。A preamplifier circuit connected to a photodetector for receiving an optical signal, to which the photocurrent of the photodetector is input, and a threshold voltage for identifying and reproducing the received data of the optical signal disposed after the preamplifier circuit. A plurality of different differential amplifiers, an output voltage holding circuit for holding the output voltage of each of the plurality of differential amplifiers, the time constant being set to about 1 byte of the received data, and the output of the output voltage holding circuit A determination circuit for determining a threshold voltage that is closest to an average value of the outputs of the preamplifier circuit from among a plurality of differential amplifiers having different threshold voltages based on the optical signal, and determining an output holding circuit for holding an output of said decision circuit while receiving each cell, the output of the decision output holding circuit of one from the output of said plurality of differential amplifiers Optical receiving circuit characterized by comprising a selection circuit for selecting items. 前記判定出力保持回路がフリップフロップによって構成されることを特徴とする請求項５記載の光受信回路。6. The optical receiver circuit according to claim 5, wherein the determination output holding circuit is constituted by a flip-flop. 光信号を受光するホトディテクタに接続され、前記ホトディテクタの光電流が入力されるプリアンプ回路と、前記プリアンプ回路の後段に配して前記光信号の受信データを識別再生するそれぞれしきい値電圧が異なる複数の差動アンプと、時定数が前記受信データの１バイト程度に設定され、前記複数の差動アンプのそれぞれの出力を保持する出力電圧保持回路と、前記出力電圧保持回路の出力を前記光信号の各セルを受信している間ディジタル値として保持するディジタル値保持回路と、前記ディジタル値保持回路の保持出力に基づいて前記しきい値電圧が異なる複数の差動アンプの中からしきい値電圧が前記プリアンプ回路の出力の平均値と最も近いものを判定し選択信号を出力する判定回路と、前記判定回路の出力によって前記複数の差動アンプの出力から一つの信号を選択する選択回路とを備えることを特徴とする光受信回路。A preamplifier circuit connected to a photodetector for receiving an optical signal, to which the photocurrent of the photodetector is input, and a threshold voltage for identifying and reproducing the received data of the optical signal disposed after the preamplifier circuit. a plurality of differential amplifiers having different, is set to 1 byte order of the time constant is the received data, and an output voltage holding circuit for holding the output of each of said plurality of differential amplifiers, wherein the output of said output voltage holding circuit Threshold value among a digital value holding circuit that holds a digital value while receiving each cell of an optical signal and a plurality of differential amplifiers having different threshold voltages based on the holding output of the digital value holding circuit A determination circuit that determines a value voltage that is closest to an average value of the outputs of the preamplifier circuit, and outputs a selection signal; Optical receiving circuit characterized by comprising a selection circuit for selecting one of the signal from the output of the dynamic amplifier. 前記ディジタル値保持回路はフリップフロップによって構成されることを特徴とする請求項７記載の光受信回路。8. The optical receiver circuit according to claim 7, wherein the digital value holding circuit is constituted by a flip-flop. 前記出力電圧保持回路が平均値を保持する容量によって構成されていることを特徴とする請求項１ないし７のいずれかに記載の光受信回路。Optical receiving circuit according to any one of claims 1 to 7, characterized in that said output voltage holding circuit is constituted by a capacitor for holding the average value. 前記出力電圧保持回路がピーク値を検出するピーク検出回路によって構成されていることを特徴とする請求項１ないし７のいずれかに記載の光受信回路。Optical receiving circuit according to any one of claims 1 to 7, characterized in that said output voltage holding circuit is constituted by a peak detection circuit for detecting a peak value.
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