JP3651875B2 - データ伝送装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、直交周波数分割多重（ＯＦＤＭ：Orthogonal Frequency Division Multiplex)変調方式を用いたディジタル伝送装置に関する。
【０００２】
【従来の技術】
近年、ヨーロッパやアメリカおよび日本でディジタル放送が検討されており、その変調方式としてＯＦＤＭ変調方式の採用が有力視されている。
このＯＦＤＭ変調方式とは、マルチキャリア変調方式の一種で、多数のディジタル変調波を加え合わせたものである。 このときの各キャリアの変調方式にはＱＰＳＫ(Quadrature Phase Shift Keying：４相位相偏移変調)方式等が用いられ、合成波であるＯＦＤＭ信号を得ることができる。
ここで、このＯＦＤＭ信号を数式で表すと、以下のようになる。
まず、各キャリアのＱＰＳＫ信号をαk(t)とすると、これは式(１)で表せる。
αk(t)＝ａk(t)・cos(2πkft)＋ｂk(t)・sin(2πkft) ・・・・・（１)
ここで、ｋはキャリアの番号を示し、ａk(t)、ｂk(t)は、ｋ番目のキャリアのデータで、［−１］または［１］の値をとる。
次に、キャリアの本数をＮとすると、ＯＦＤＭ信号はＮ本のキャリアの合成であり、これをβk(t)とすると、これは次の式(２)で表すことができる。
βk(t)=Σαk(t) (但し、ｋ＝１〜Ｎ) ・・・・・・（２）
ところで、ＯＦＤＭ変調方式では、マルチパスの影響を低減するため、信号にガードインターバルを付加するのが一般的である。
即ち、図８に示すように、有効シンボル期間Ｔｓにおいて、その有効シンボルの開始部分の波形と終了部分の少なくとも一方の波形をガードインターバルＴｇとして用いる。 ここで、図８の(ａ)は、ｋ＝１のとき、有効シンボル期間Ｔｓの終了部分にガードインターバルＴｇを付加した場合のＯＦＤＭ信号を示したもので、同図(ｂ)は、ｋ＝１〜５４４のとき、有効シンボル期間Ｔｓの終了部分にガードインターバルＴｇを付加した場合のＯＦＤＭ信号を示したものである。
このＯＦＤＭ信号は、上記信号単位から構成され、この信号単位シンボルは、例えば有効サンプル１０２４サンプルにガードインターバルデータ３２サンプルを付加した１０５６サンプルのシンボル３９６組に、４組の同期シンボルを付加した、全４００シンボルからなるフレームと呼ぶストリーム単位の繰返しで構成される。
【０００３】
次に、図９は、従来技術によるＯＦＤＭ伝送装置における変復調部の基本構成を示すブロック図で、処理部ＡとＩＦＦＴ(Inverse Fast Fourier Transform：逆フーリエ変換)部３Ａ、ガード付加部３Ｂ、それに処理部Ｃの各ブロックからなる送信側Ｔｘと、処理部Ｄと処理部Ｅの各ブロックからなる受信側Ｒｘで構成され、これら送信側Ｔｘと受信側Ｒｘは、例えば、電波を用いた無線の伝送路Ｌにより結ばれている。
以下、図９と図１０を用いてＯＦＤＭ信号の変復調処理について説明する。
送信側Ｔｘのレート変換部１に連続的に入力されるデータＤinは、例えば４００シンボルからなるフレーム毎に処理され、このフレーム期間内で同期シンボルの４シンボル期間を除く３９６個の情報シンボル毎に、１から４００番と、６２５から１０２４番までの計８００サンプル期間に、間欠状態のレート変換済データＤiiとして出力される。
また、レート変換部１は、フレーム周期である４００シンボル毎に、送信側のフレーム制御パルスＦＳＴを発生し、同期シンボル期間の開始を表わすフレームパルス信号として、他のブロックに供給する。
符号化部２Ｔは、入力されたデータＤiiを符号化し、Ｉ軸とＱ軸の２軸にマッピングしたデータＲｆとＩｆを出力する。
ＩＦＦＴ部３Ａは、これらデータＲｆとＩｆを周波数成分と見なし、１０２４サンプルからなる時間軸信号Ｒ(実数成分)とＩ(虚数成分)に変換する。
ガード付加部３Ｂは、１０２４サンプルからなる時間軸信号ＲとＩの開始期間における波形の中で、例えば最初の３２サンプルの波形を１０２４サンプル後に付加し、合計１０５６サンプルの時間軸波形からなる情報シンボルＲｇとＩｇを出力する。
【０００４】
同期シンボル挿入部５は、これら情報シンボルＲｇ，Ｉｇに対して、それらの３９６サンプル毎に、予めメモリ等に記憶された、４シンボルからなる同期波形を挿入し、フレーム構成のデータＲsgとＩsgを作成する。
これらのデータＲsg，Ｉsgは直交変調処理部８に供給され、ここでＤ／Ａ変換器８１と直交変調器８２、ローカル発振器８３により、周波数ＦｃのキャリアによるＯＦＤＭ変調波信号ＲＦとして生成され、高周波増幅されて伝送路Ｌに送出されことになる。
なお、送信側Ｔｘにおける処理に必要なクロックＣＫは、クロック発振器１１から各ブロックに送信側クロックＣＫｄとして供給される。
上記の様にして送信されたＯＦＤＭ変調波信号ＲＦは、受信側Ｒｘの直交復調処理部９に入力され、ここで、直交復調器９１により、電圧制御発振器９３から供給される周波数Ｆc'の局発信号と乗算され、ベースバンド信号に直交復調された後に、Ａ／Ｄ変換器９２によってディジタル化され、データＲ'sgとＩ'sgに変換される。
これらのデータＲ'sg，Ｉ'sgは、ＦＦＴ(Fast Fourier Transform：高速フーリエ変換)部３Ｃに供給され、時間軸波形信号から周波数成分信号Ｒ'fとＩ'fに変換される。
そして、これら周波数成分信号Ｒ'f，Ｉ'fは、復号化部２Ｒにて識別、復号化されて、データＤ'oになり、レート逆変換部７にて連続した信号Ｄoutとして出力される。
一方、上記データＲ'sgとＩ'sgは、同期検出器４にも入力され、ここで、同期シンボル群が検出され、これによりフレームパルスとなるパルスＦＳＴｒが取り出される。 このパルスＦＳＴｒは、受信側Ｒｘのフレーム制御パルスとなり、受信側Ｒｘの各ブロックに供給される。
また、この同期検出器４は、電圧制御クロック発振器１０から発生されるクロックＣＫｒとデータＲ'sgとＩ'sgの同期成分を比較し、比較結果に応じた制御電圧ＶＣを生成し、これにより電圧制御クロック発振器１０を制御し、正しい周期のクロックＣＫｒが発生され、受信側の各ブロックに供給される。
【０００５】
次に、図９に示した各ブロックの詳細について説明する。
まず、図１１は、レート変化部１の一例で、ここに入力されたシリアルデータＤinは、シリアルパラレル変換器１−１でパラレル信号となり、ＦＩＦＯメモリ１−３に書き込まれ、Ｄout端子からデータＤiiとして読み出される。 また、クロックＣＫは、ＰＬＬ＆ＶＣＯ１−４に入力され、ＰＬＬ＆ＶＣＯ１−４は、Ｎ／Ｇ倍の周波数のＣＫｍを出力する。 また、クロックＣＫは、ＦＳＴカウンタ１−５にも入力され、ここで送信側処理のフレーム基準となるＦＳＴパルスを発生、出力する。なお、このパルスＦＳＴは、ＦＩＦＯメモリ１−３のＷＲＳＴ端子とＲＲＳＴ端子に入力され、リセットの基準になる。
ここで、ＦＩＦＯメモリ１−３のデータ読み出しは、ＲＣＫ端子のクロックに同期してＲＥ端子のレベルに応じて行われる。 ＲＥ端子へのパルスはデコーダ１−６から出力される。
次に、符号化部２Ｔの一例を図１２に示す。 レート変化部１から出力されたデータＤiiは、マッピングＲＯＭ２−１，２−２に入力され、ここで、Ｉ，Ｑ軸の所定点に変換される。 この時、不要キャリアに相当する期間の信号はＳＥＬ(選択器)２−３，２−４にて０に置換され、データＲｆとＩｆが作成される。
このため、ＳＥＬ２−３，２−４は、クロックＣＫとパルスＦＳＴにより発生のタイミングが定められたコントローラ２−５のパルスＰselで制御される。
【０００６】
次に、ＩＦＦＴ部３Ａの一例を図１３に示す。 これはクロックＣＫとパルスＦＳＴとでタイミングを決められたコントローラ３Ａ−２によりガード期間を含めたシンボル周期の信号を基準にして、入力信号Ｒｆ，Ｉｆを、時間軸信号Ｒ，Ｉに変換するものである。 具体的には、このＩＦＦＴ変換部３Ａとしては、例えばプレッシー社のＰＤＳＰ１６５１０等のＩＣを用いれば実現できる。
次に、ガード付加部３Ｂの一例を図１４に示す。 ここに入力された時間軸信号Ｒ，Ｉは、１０２４サンプルの遅延時間を持つ遅延器３Ｂ−１，３Ｂ−２と、１０２５サンプル目から１０５６サンプル目のときだけ切り替わるＳＥＬ３Ｂ−３，３Ｂ−４に入力される。
ここで、ＳＥＬ３Ｂ−３，３Ｂ−４は、クロックＣＫとパルスＦＳＴによってタイミングが決められたコントローラ３Ｂ−５によって制御される。
その結果、出力されるべき全１０５６サンプルからなるシンボルは、１０２５サンプル目から１０５６サンプル目に、１サンプルから３２サンプル間の時間軸波形がガードとして付加され、情報シンボルＲｇ，Ｉｇとなる。
【０００７】
次に、同期シンボル挿入部５の一例を図１５に示す。 まず、ＲＯＭ５−１，５−２は、クロックＣＫとパルスＦＳＴでタイミングが決められたコントローラ５−５によって制御され、これにより、パルスＦＳＴに応じたタイミングで同期シンボル信号を発生する。
同様にＳＥＬ５−３，５−４は、クロックＣＫとパルスＦＳＴでタイミングが決められたコントローラ５−６によって制御され、ガード付の時間情報シンボル信号Ｒｇ，Ｉｇの、現段階では無信号期間である１シンボルから４シンボルまでの期間だけを、ＲＯＭ５−１，５−２から読み出した同期シンボル信号に切り替えて出力する。
ここで詳しい説明は省略するが、この同期シンボル信号は、ＮＵＬＬと呼ばれる部分とＳＷＥＥＰと呼ばれる部分が挿入されている。
そして、ＮＵＬＬとは無信号部分のことであり、これを挿入した目的は、同期シンボル群の存在を大まかに見つけるためであり、このＮＵＬＬシンボル期間は信号を一切出力しないようになっている。
また、ＳＷＥＥＰとは１シンボル期間に伝送帯域の下限周波数から上限周波数に変化する信号のことで、このＳＷＥＥＰを挿入した目的は、シンボル切り替わり点が正確に求められるようにすることである。
【０００８】
次に、図９により、直交変調処理部８について説明を補足すると、Ｄ／Ａ変換器８１により実数部の信号Ｒsgと虚数部の信号Ｉsgに対してＤ／Ａ変換を行い、直交変調器８２では、まず実数部信号に対しては発振器８３からの周波数ｆｃのキャリア信号のままで変調し、虚数部信号に対しては、発振器８３の周波数ｆｃのキャリア信号を９０°移相した信号で変調することによって直交変調を施し、これらの信号を合成してＯＦＤＭ変調波信号を得る。
次に、受信側の構成動作について説明する。
受信側では、伝送されたフレーム構成の信号は、まず直交復調処理部９に入力される。
ここでの処理は、送信側とは逆に、直交復調器９１によって、電圧制御発振器９３から出力される周波数Ｆc'のキャリア信号により復調した出力を実数部信号として取り出し、キャリア信号を９０°移相して復調した出力を虚数部信号として取り出すものである。 そして、これら実数部と虚数部の各復調アナログ信号を、Ａ／Ｄ変換器９２によりディジタル信号に変換する。
図１６はタイミング再生部の一例で、図９の同期検出器４から制御電圧ＶＣを発生する部分を除いたものに相当する。
直交復調したディジタル信号である時間軸信号Ｒ'sg，Ｉ'sgは、ＮＵＬＬ終了検出器４−１とＳＷＥＥＰ演算部４−２に入力される。
ＮＵＬＬ終了検出器４−１は、フレーム構成のシンボル群から同期シンボル中で無信号状態にあるＮＵＬＬを検出し、同期シンボルの大まかな位置(タイミング)を検出し、ＮＵＬＬ終了時点からタイマ回路によりＳＷＥＥＰシンボル開始時点を推定して、ＳＷＥＥＰ期間指示パルスＳＴを出力する。
【０００９】
ＳＷＥＥＰ演算部４−２は、ＳＷＥＥＰ期間指示パルスＳＴを参照しＮＵＬＬシンボルの後に存在するＳＷＥＥＰシンボルを検出し、各シンボルの正確な切り替わりタイミングを捜索する。
具体的には、予めＳＷＥＥＰシンボルのパターンが格納してあるメモリ４−３を用い、入力されたＯＦＤＭ信号とこのメモリ４−３から読み出したパターンを例えば相関演算し、両者の信号パターンが一致した時点で、一致パルスＨを出力するように構成してあり、発生した一致パルスＨは、フレームカウンタ４−４のリセット端子Ｒｅに入力される。
このフレームカウンタ４−４は、リセット端子Ｒｅに一致パルスＨが入力されリセットされた後、クロックＣＫのカウントを開始し、該カウント数がフレーム周期に相当する値(例えば、１０５６×４００)に到達する毎に、パルスＦＳＴｒを出力するとともに、カウント値を０に戻してから再びクロックＣＫのカウントを開始する。
従って、以後は、一定カウント毎に、即ちフレーム開始点毎にパルスＦＳＴｒが出力されることになり、受信側ではこのパルスＦＳＴｒを高速フーリエ変換、復号、逆レート変換の開始タイミングとする。
そして、ＦＦＴ部３Ｃは、このパルスＦＳＴｒに基づいてシンボルを区切り、前述のようにフーリエ変換を行うことでＯＦＤＭ復調を行い、データＲ'fとＩ'fを出力する。
次に、復号化部２Ｒは、例えばＲＯＭテーブル手法にて、データＲ'fとＩ'fを識別し、データＤ'oを算出するもので、図１８に示す様に、ＲＯＭ２Ｒ−１を備え、データＲ'fとＩ'fによりＲＯＭ２Ｒ−１を検索し、データＤ'oを算出する。そしてこの時、差分検出器２Ｒ−２、積和回路２Ｒ−３、それにコントローラ２Ｒ−４を用い、クロックＣＫｒとパルスＦＳＴｒによって動作タイミングをとり、直交復調処理部９の電圧制御発振器９３を制御するための制御電圧ＶＣ２を生成するように構成されている。
【００１０】
図１９はレート逆変換部７の一例で、レート変換部１を反転した構成である。即ち、ＦＩＦＯメモリ７−２とパラレルシリアル変換器７−１、デコーダ７−３、ＰＬＬ＆ＶＣＯ７−４、それにＦＳＴカウンタ７−５を備えている。 そして、クロックＣＫｒとパルスＦＳＴｒにより動作タイミングをとり、データＤ'oをＦＩＦＯメモリ７−２に書き込み、その後、読み出して、パラレルシリアル変換器７−１により、パラレル信号からシリアル信号に変換する。
ところで、該ＯＦＤＭ変調波信号ＲＦに必要な周波数帯域幅は、ベースバンドにおける時間情報信号Ｒsg，Ｉsgの帯域の２倍となる。 そして、ベースバンドの信号Ｒsg，Ｉsgの帯域は、ＩＦＦＴ部３Ａに入力されるデータに依存して決定される。
そこで、このＩＦＦＴ部３Ａの動作について、図１７により、更に詳しく説明すると、このＩＦＦＴ部３Ａは、周期１／ＳのクロックＣＫに同期して順次入力されてくるＮ個(Ｎ＝１０２４)の周波数成分を、ＩＦＦＴ変換によって、Ｎ個の周波数成分を持つ時間波形Ｒｆに変換する。 ここで、ＳはＩＦＦＴ部３Ａの読み出しクロックの周波数であり、従って、該ＩＦＦＴ部３Ａの書き込みクロックの周波数は、Ｓ×Ｎ／Ｇとなる。
このとき、１番目のデータｆ０は、直流成分であるキャリア０の振幅レベルを決定し、２番目のデータｆ１は、周期１０２４／Ｓのキャリア１の振幅レベルを決定する。 そして３番目のデータｆ２は、周期５１２／Ｓのキャリア２の振幅レベルを決定する。
このように、入力されるＮ個目の周波数成分は、周期１０２４／（Ｎ×Ｓ）のキャリアＮの振幅を決定することになり、従って、入力したデータ成分の個数が最高周波数、すなわち帯域幅を決定することになる。
なお、こうして個別に振幅が決定され、変換作成された計Ｎ本のキャリアは、キャリア毎に独立して出力されるのではなく、総加算されて一つの時間軸波形Ｒとなる。 ただし、この時間軸波形Ｒは、総計で１０２４サンプルのデータから構成され、各サンプルデータは周期１／ＳのクロックＣＫに同期して出力され、即ち、入力クロックＣＫ周期の１０２４倍の周波数となる。
また、このときのキャリア間隔は、ＩＦＦＴサンプル数とＩＦＦＴクロックによって決まる。 即ち、以下のようになる。
キャリア間隔＝(ＩＦＦＴサンプル数)／(ＦＦＴクロック周波数)
帯域幅は、以下のように、キャリア間隔とキャリア本数によって決定される。
帯域幅＝(キャリア間隔)×(キャリア本数)
【００１１】
【発明が解決しようとする課題】
上述のように、ＩＦＦＴ処理は、それぞれ割り当てられたデータで変調された各キャリアを全て加算して得られる時間軸波形の作成を、実時間で演算するものである。
つまり、基本的処理は、割り当てデータで各キャリアを変調し、これら変調済キャリアの全てを加算するものである。
以下、例えば、キャリア６４本の場合で、変調済みキャリアをＲＯＭから発生する例により説明する。
１シンボル期間分のサンプルポイント数を１０２４とすると、１０２４サンプルのデータ作成に１０ビット、１次変調のＤＱＰＳＫ(Differential Quadrature Phase Shift Keying：４相差動位相偏移変調)に割り当てるマッピングのＩ軸データを１ビットとすると、キャリア１本分の波形発生に、１１ビットアドレスのＲＯＭが必要であり、全キャリア数６４本分のビットとしては６４ビット、合計７４ビットのアドレスを持つＲＯＭが必要である。 昨今の半導体技術の進歩をしても、この様な大容量のＲＯＭは実現不可能である。 従って、１個のＲＯＭでなく複数個のＲＯＭを用いることとなる。
つまり、キャリア６４本の場合、６４個のＲＯＭと、これら６４の波形を加算する必要がある。 ＲＯＭ出力を８ビットとすると、８×６４(本)＝５１２(本)の入力信号を処理することになり、現実性にやや欠ける。
以上説明した様に、従来技術の構成では、ＩＦＦＴ部において膨大な演算処理が必要となる。 現在、このようなＩＦＦＴ処理を行うＬＳＩを入手することができる。 ただし、動作速度が２０ＭＨｚ以上の高速になる場合には、演算処理時間の都合から、このＬＳＩを複数個用い、並列運転する必要がある。
しかし、このＬＳＩは非常に高価な素子であり、さらに、このＬＳＩを複数個使用するため、装置全体の価格は非常に高価なものとなる。
従って、マルチキャリア変調による伝送性能の向上は評価されるものの、高価な装置価格がネックとなり、この装置の普及の障害となっている。
本発明は、これらの欠点を除去し、マルチキャリア変調を簡易な方法、安価な方法にて実現することを目的とする。
【００１２】
【課題を解決するための手段】
本発明は、上記目的を達成するため、データを複数の異なる周波数のキャリアに割り当て伝送するマルチキャリア変調方式を用いた伝送装置において、１シンボル内の全キャリアに割り当てられるデータをｎ組に分割し、当該分割した各組の対応データによりそれぞれ変調したキャリア時間軸波形の加算結果を生成するｎ組の部分ＩＦＦＴ部を有し、少なくとも上記部分ＩＦＦＴ部の１組は、１シンボル期間の内の所定期間の時間軸波形のみ生成し、当該所定期間の時間軸波形を繰り返して出力するものとし、上記ｎ組の部分ＩＦＦＴ部からのｎ系統の時間軸波形出力を１系統に統合して全キャリアにより定まる時間軸波形を生成するようにしたものである。
また、上記ｎ組の部分ＩＦＦＴ部を、それぞれ対応するキャリア時間軸波形の加算結果を予め記憶するメモリテーブル構成としたものである。
さらに、上記の時間軸波形発生に際し、１シンボル期間の終端部分に対応する所定期間の時間軸波形を出力後、正味の１シンボル期間の時間軸波形を出力するガードインターバル付加制御、または１シンボル期間の終端部分に対応する所定期間の時間軸波形を出力し、正味の１シンボル期間の時間軸波形を出力した後、１シンボル期間の開始部分に対応する所定期間の時間軸波形を出力するガードインターバル付加制御を行うようにしたものである。
【００１３】
即ち、本発明は、全ての時間軸波形加算処理を外部で行わず、一部加算を予め行った時間軸波形をテーブル化することで、後段の統合処理部の構成規模を簡略化することができる。
また、本発明は、発生する時間軸波形に繰り返し特性のあるキャリアについては、所定期間の時間軸波形を繰り返し出力しているため、波形記憶のテーブルの容量を低減することができる。
つまり、図２に示すように、キャリア２，４，６，…等、偶数番目のキャリア波形は、１シンボル期間の前半期間である０／４から２／４と、後半期間である２／４から４／４とで、同一の波形形状となる。
そのため、この特性を利用し、発生する時間軸波形を前半期間の分だけとし、後半期間部分は前半期間部分の時間軸波形を繰り返し用いることができる。
また、さらに４番目、８番目、１６番目、２４番目、３２番目、…のように、４と４の偶数倍番目のキャリアの場合は、シンボル期間の０／４から１／４部分のみの時間軸波形を、１／４から２／４、２／４から３／４、３／４から４／４の期間においても繰り返し用いることができる。
同様の繰り返しは、８と８の偶数倍番目等にも当てはまり、この場合シンボル期間の０／８から１／８の時間軸波形を、以後７回繰り返して用いる。
本発明では、前述のようにキャリアをグループ分けし、一部波形を繰り返して利用し、各キャリア時間軸波形を少ないＲＯＭ容量、すなわちＲＯＭ個数で発生することができ、例えば、偶数キャリアの発生データが半分で済むため、ＲＯＭ容量は少なくとも、３／４に低減できる。
以上の様に、ＲＯＭを各キャリア個別に用意せず、予め変調したキャリア複数本を集めて、それを加算した時間軸波形を記憶させることにより、ＲＯＭ容量のさらなる低減を図ることができる。 また複数の割り当てデータを指定すれば、変調された各キャリアを加算した時間軸波形が出力されるため、キャリア総数よりも出力系統数は減少し、後段のキャリア加算を行う処理部が簡略化される。
【００１４】
【発明の実施の形態】
以下、本発明によるＯＦＤＭ伝送装置について、図を用い詳細に説明する。
図１は、本発明の一実施例の全体構成を示すブロック図で、送信側Ｔｘに、図９の従来技術におけるＩＦＦＴ部３Ａとガード付加部３Ｂに代えて変調処理部３Ｒ，３Ｉを設けたものであり、その他の処理部Ａ、処理部Ｃ、及び受信側Ｒｘに、処理部Ｄと処理部Ｅを備えている点は、図９の従来技術によるＯＦＤＭ伝送装置と同じであり、それらの構成についても同じである。
まず、処理部ＡからのデータＲf，ＩfのＩＦＦＴ処理とガード付加処理を行う変調処理部３Ｒ，３Ｉの構成、動作について説明するが、同じ構成、動作のためここでは、変調処理部３Ｒについて詳細に説明する。
変調処理部３Ｒは、後述のシリアルパラレル変換部３Ｒ−１、繰り返し無し用の部分ＩＦＦＴ部３Ｒ−２、１／２繰り返し用部分ＩＦＦＴ部３Ｒ−３、１／４繰り返し用部分ＩＦＦＴ部３Ｒ−４、統合部３Ｒ−５、コントローラ３Ｒ−６から構成されている。
処理部Ａにおいてレート変換、符号化されたデータＲｆは、変調処理部３Ｒのシリアルパラレル変換部３Ｒ−１に入力され、パラレルデータに変換される。
そして、これらのパラレル変換された各キャリアへ割り当てられるデータは、奇数番目のキャリアに割り当てられるデータは繰り返し無し用部分ＩＦＦＴ部３Ｒ−２へ、４及び４の偶数倍番目を除く偶数番目のキャリアに割り当てられるデータは１／２繰り返し用の部分ＩＦＦＴ部３Ｒ−３に、４及び４の偶数倍番目のキャリアに割り当てられるデータは１／４繰り返し用の部分ＩＦＦＴ部３Ｒ−４に、それぞれアドレス入力として入力される。
【００１５】
これら部分ＩＦＦＴ部３Ｒ−２，３Ｒ−３，３Ｒ−４には、コントローラ３Ｒ−６からデータ発生期間の長さに応じた制御信号が入力される。
そして、これらの部分ＩＦＦＴ部３Ｒ−２，３Ｒ−３，３Ｒ−４の各出力は、統合部３Ｒ−５に入力され、ここで、加算統合された後、データＲｇとして出力される。
シリアルパラレル変換部３Ｒ−１は、前述のように、必要キャリアに割り当てられ入力される全てのデータ列Ｒｆを、ガードインターバル期間＋シンボル期間の間ホールドし、時分割してシーケンシャル状態のデータを並列に並べ直して、それぞれの部分ＩＦＦＴ部３Ｒ−２，３Ｒ−３，３Ｒ−４に、次に示す様な信号を出力する。
即ち、繰り返し無し用の部分ＩＦＦＴ部３Ｒ−２には、シンボル期間の全てのアドレス値(０から１０２３)が１０ビット信号として印加され、ここで、後述のようにして、図３の（ａ）に示すような、シンボル期間全体に相当する１０２４サンプル分の時間軸波形が生成される。
１／２繰り返し用の部分ＩＦＦＴ部３Ｒ−３には、シンボル期間の前半部分のアドレス値(０から５１１)が９ビット信号として印加され、ここで、後述のようにして、図３の（ｂ）に示すような、シンボル期間の前半部分に相当する５１２サンプル分の時間軸波形が生成される。
１／４繰り返し用の部分ＩＦＦＴ部３Ｒ−４には、シンボル期間の１／４部分のアドレス値(０から２５５)が８ビット信号として印加され、ここで、後述の様にして、図３の（ｃ）に示す様な、シンボル期間の１／４部分に相当する２５６サンプル分の時間軸波形が生成される。
【００１６】
次に、本発明の部分ＩＦＦＴ部３Ｒ−２，３Ｒ−３，３Ｒ−４として、メモリテーブル方式を採用した構成を、図４、図５、図６に示し、説明する。 なお、ここでは、キャリア本数を６４とした場合について説明する。
図４は、繰り返し無し用の部分ＩＦＦＴ部３Ｒ−２として用いる場合のＲＯＭテーブル構成を示すものである。
これは、アドレス１８ビットのＲＯＭを用い、キャリア１，３，５，７，９，１１，１３，１５に対応するそれぞれの時間軸波形を作成するものである。
つまり、データＲｆを例として説明すると、ＲＯＭアドレス１８ビットには、各キャリアに割り当てられるデータＲｆの８ビットと、時系列データ１０２４サンプルの１０ビットが割り当てられる。
そして、このＲＯＭには、各アドレスに対応する１０２４サンプル分の変調済時間軸波形２５６種類が記憶されており、ここに入力される上記データアドレス、サンプルアドレスに基づき、対応する記憶された時間軸波形が読み出される。
なお、アドレス１８ビットのＲＯＭの代わりに、アドレス１７ビットのＲＯＭを２個用いた構成としてもよい。 この場合、１から５１２サンプルと、５１３から１０２４サンプルでのＲＯＭの切り替えを行う。
ここで、キャリア１７，１９，２１，２３，２５，２７，２９，３１に対応する時間軸波形作成用のＲＯＭ、キャリア３３，３５，３７，３９，４１，４３，４５，４７に対応する時間軸波形作成用のＲＯＭ、キャリア４９，５１，５３，５５，５７，５９，６１，６３に対応する時間軸波形作成用のＲＯＭを、同様の構成とすることによって、部分ＩＦＦＴ部３Ｒ−２は、合計４個（アドレス１７ビットのＲＯＭの場合、合計８個)のＲＯＭによって実現できる。
【００１７】
次に、図５に、１／２繰り返し用の部分ＩＦＦＴ部３Ｒ−３として用いる場合のＲＯＭテーブル構成を示す。
これは、アドレス１７ビットのＲＯＭを用いてキャリア２，６，１０，１２，１４，１８，２０に対応するそれぞれの時間軸波形を作成するものである。
つまり、ＲＯＭアドレス１７ビットには、各キャリアに割り当てられるデータＲｆの８ビットと、時系列データ１０２４サンプルの半分の５１２サンプル分の９ビットが割り当てられる。
そして、このＲＯＭには、各アドレスに対応する５１２サンプル分の変調済み時間軸波形２５６種類が記憶されており、ここに入力される上記データアドレス、サンプルアドレスに基づき、対応する記憶された時間軸波形が読み出される。
ここで、キャリア２６，２８，３０，３４，３６，３８，４２，４４に対応する時間軸波形作成用のＲＯＭ、キャリア４６，５０，５２，５４，５８，６０，６２に対応する時間軸波形作成用のＲＯＭを、同様の構成とすることによって、部分ＩＦＦＴ部３Ｒ−３は、合計３個のＲＯＭにより実現できる。
【００１８】
次に、図６に、１／４繰り返し用の部分ＩＦＦＴ部３Ｒ−４として用いる場合のＲＯＭテーブル構成を示す。
これは、アドレス１７ビットのＲＯＭを用いてキャリア４，８，１６，２４，３２，４０，４８，５６，６４に対応するそれぞれの時間軸波形を作成するものである。
つまり、ＲＯＭアドレス１７ビットには、各キャリアに割り当てられるデータＲｆの９ビットと、時系列データ１０２４サンプルの１／４の２５６サンプル分の８ビットが振り当てられる。
そして、このＲＯＭには、上記各アドレスに対応する２５６サンプル分の変調済時間軸波形５１２種類が記憶されており、ここに入力されるデータアドレスとサンプルアドレスに基づき、対応する記憶された時間軸波形が読み出される。
以上のように、部分ＩＦＦＴ部３Ｒ−２，３Ｒ−３，３Ｒ−４としては、４個＋３個＋１個、合計８個(全てアドレス１７ビットのＲＯＭの場合、合計１２個)のＲＯＭによって、図１に示す８系統の時間軸波形を出力する部分ＩＦＦＴ部を構成することができる。
【００１９】
次に、ガード付加処理について、有効シンボル波形期間(正味シンボル期間)の１／８に相当するガードインターバル波形を、各正味シンボルの前後に設ける例を用いて説明する。
まず、図７に、コントローラ３Ｒ−６から出力される、サンプルアドレス値を示す。
図７に示すように、発生するアドレスは、正味シンボル期間の０から１０２３ではなく、まず、正味シンボルの後部(１／８)の８９５から１０２３までを発生し、そこで０に戻り、そこから１０２３まで発生し、そして０に戻り、そこから正味シンボルの前部(１／８)の１２７までを発生する。
つまり、付加されるガードインターバル波形は、正味シンボルの前部(１／８)の波形を正味シンボルの最後部に、そして正味シンボルの後部(１／８)の波形を正味シンボルの最前部につなげた波形である。
そのため、コントローラ３Ｒ−６は、正味シンボルの後部(１／８)のアドレス８５９から１０２３を、正味シンボルのアドレス発生開始前に出力する。
また、正味シンボルの前部(１／８)のアドレス０から１２７を、正味シンボルのアドレス発生終了後に出力する。
【００２０】
そして、これらのアドレスが入力される部分ＩＦＦＴ部３Ｒ−２，３Ｒ−３，３Ｒ−４では、それぞれ、まず、正味シンボルの後部(１／８)のアドレスに対応する記憶された時間軸波形が読み出され、次に正味シンボル期間に対応する記憶された時間軸波形が読み出され、最後に正味シンボルの後部(１／８)のアドレスに対応する記憶された時間軸波形が読み出される。
これにより、部分ＩＦＦＴ部３Ｒ−２，３Ｒ−３，３Ｒ−４において、ガードインターバル波形を伴った８系統の時間軸シンボル波形が作成できる。
そして、これら８系統の時間軸波形は、統合部３Ｒ−５で加算処理され、加算統合された後、データＲｇとして出力される。
以上、変調処理部３Ｒによって、ガードインターバル波形を伴った時間軸信号Ｒｇの生成について説明をしたが、ガードインターバル波形を伴った時間軸信号Ｉｇも、同様の構成の変調処理部３Ｉにより、生成することができる。
なお、上記の説明では、各キャリアに割り当てられるデータは、ＤＱＰＳＫで変調された１ビットデータとしたが、Ｄ８ＰＳＫ(Differential ８ Phase Shift Keying：８相差動位相偏移変調)等の場合は、２ビットを割り当てれば良い。
また、通常、発生する時間軸波形は、ランダム波形となるため、各キャリアは最終的には２〜３ビットの精度を持てば十分であり、複数本のキャリアを加算した時間軸波形は、８ビット程度で十分な精度で記憶できる。
なお、キャリア本数を６４本とした例で説明したが、この本数に限定されるものではなく、またサンプル数として１０２４サンプルの例を示したが、キャリア本数が少なければ、５１２サンプルもしくは２５６サンプルであっても良い。
【００２１】
【発明の効果】
以上説明したように本発明によれば、ＩＦＦＴ処理、ガード付加処理を簡易な構成で実現でき、安価な伝送システムを構築することができる。
【図面の簡単な説明】
【図１】本発明による伝送装置の一実施例の構成を示すブロック図
【図２】本発明による伝送装置の原理を説明するための波形図
【図３】本発明による伝送装置の原理を説明するためのキャリア時間軸波形図
【図４】本発明の繰り返し無し用部分ＩＦＦＴ部のＲＯＭテーブル構成を示す模式図
【図５】本発明の１／２繰り返し用部分ＩＦＦＴ部のＲＯＭテーブル構成の模式図
【図６】本発明の１／４繰り返し用部分ＩＦＦＴ部のＲＯＭテーブル構成の模式図
【図７】本発明におけるガード付加処理の動作を説明するための波形図
【図８】直交周波数分割多重変調信号の一例を示す波形図
【図９】従来技術による伝送装置の一実施例の構成を示すブロック図
【図１０】直交周波数分割多重変調信号伝送装置の動作を説明するタイムチャート
【図１１】従来のレート変換部の構成を示すブロック図
【図１２】従来の符号化部の構成を示すブロック図
【図１３】従来のＩＦＦＴ部の構成を示すブロック図
【図１４】従来のガード付加部の構成を示すブロック図
【図１５】従来の同期シンボル挿入部の構成を示すブロック図
【図１６】従来のタイミング再生部の構成を示すブロック図
【図１７】ＩＦＦＴ部の動作を説明するための波形図
【図１８】従来の復号化部の構成を示すブロック図
【図１９】従来のレート逆変換部の構成を示すブロック図
【符号の説明】
３Ｒ，３Ｉ：変調処理部、３Ｒ−１：シリアルパラレル変換部、３Ｒ−２：繰り返し無し用部分ＩＦＦＴ部、３Ｒ−３：１／２繰り返し用部分ＩＦＦＴ部、３Ｒ−４：１／４繰り返し用部分ＩＦＦＴ部、３Ｒ−５：統合部、３Ｒ−６：コントローラ、１：レート変換部、２Ｔ：符号化部、２Ｒ：復号化部、３Ｃ：ＦＦＴ部、４：同期検出器、５：同期シンボル挿入部、７：レート逆変換部、８：直交変調処理部、９：直交復調処理部。
【発明の属する技術分野】
本発明は、直交周波数分割多重（ＯＦＤＭ：Orthogonal Frequency Division Multiplex)変調方式を用いたディジタル伝送装置に関する。
【０００２】
【従来の技術】
近年、ヨーロッパやアメリカおよび日本でディジタル放送が検討されており、その変調方式としてＯＦＤＭ変調方式の採用が有力視されている。
このＯＦＤＭ変調方式とは、マルチキャリア変調方式の一種で、多数のディジタル変調波を加え合わせたものである。 このときの各キャリアの変調方式にはＱＰＳＫ(Quadrature Phase Shift Keying：４相位相偏移変調)方式等が用いられ、合成波であるＯＦＤＭ信号を得ることができる。
ここで、このＯＦＤＭ信号を数式で表すと、以下のようになる。
まず、各キャリアのＱＰＳＫ信号をαk(t)とすると、これは式(１)で表せる。
αk(t)＝ａk(t)・cos(2πkft)＋ｂk(t)・sin(2πkft) ・・・・・（１)
ここで、ｋはキャリアの番号を示し、ａk(t)、ｂk(t)は、ｋ番目のキャリアのデータで、［−１］または［１］の値をとる。
次に、キャリアの本数をＮとすると、ＯＦＤＭ信号はＮ本のキャリアの合成であり、これをβk(t)とすると、これは次の式(２)で表すことができる。
βk(t)=Σαk(t) (但し、ｋ＝１〜Ｎ) ・・・・・・（２）
ところで、ＯＦＤＭ変調方式では、マルチパスの影響を低減するため、信号にガードインターバルを付加するのが一般的である。
即ち、図８に示すように、有効シンボル期間Ｔｓにおいて、その有効シンボルの開始部分の波形と終了部分の少なくとも一方の波形をガードインターバルＴｇとして用いる。 ここで、図８の(ａ)は、ｋ＝１のとき、有効シンボル期間Ｔｓの終了部分にガードインターバルＴｇを付加した場合のＯＦＤＭ信号を示したもので、同図(ｂ)は、ｋ＝１〜５４４のとき、有効シンボル期間Ｔｓの終了部分にガードインターバルＴｇを付加した場合のＯＦＤＭ信号を示したものである。
このＯＦＤＭ信号は、上記信号単位から構成され、この信号単位シンボルは、例えば有効サンプル１０２４サンプルにガードインターバルデータ３２サンプルを付加した１０５６サンプルのシンボル３９６組に、４組の同期シンボルを付加した、全４００シンボルからなるフレームと呼ぶストリーム単位の繰返しで構成される。
【０００３】
次に、図９は、従来技術によるＯＦＤＭ伝送装置における変復調部の基本構成を示すブロック図で、処理部ＡとＩＦＦＴ(Inverse Fast Fourier Transform：逆フーリエ変換)部３Ａ、ガード付加部３Ｂ、それに処理部Ｃの各ブロックからなる送信側Ｔｘと、処理部Ｄと処理部Ｅの各ブロックからなる受信側Ｒｘで構成され、これら送信側Ｔｘと受信側Ｒｘは、例えば、電波を用いた無線の伝送路Ｌにより結ばれている。
以下、図９と図１０を用いてＯＦＤＭ信号の変復調処理について説明する。
送信側Ｔｘのレート変換部１に連続的に入力されるデータＤinは、例えば４００シンボルからなるフレーム毎に処理され、このフレーム期間内で同期シンボルの４シンボル期間を除く３９６個の情報シンボル毎に、１から４００番と、６２５から１０２４番までの計８００サンプル期間に、間欠状態のレート変換済データＤiiとして出力される。
また、レート変換部１は、フレーム周期である４００シンボル毎に、送信側のフレーム制御パルスＦＳＴを発生し、同期シンボル期間の開始を表わすフレームパルス信号として、他のブロックに供給する。
符号化部２Ｔは、入力されたデータＤiiを符号化し、Ｉ軸とＱ軸の２軸にマッピングしたデータＲｆとＩｆを出力する。
ＩＦＦＴ部３Ａは、これらデータＲｆとＩｆを周波数成分と見なし、１０２４サンプルからなる時間軸信号Ｒ(実数成分)とＩ(虚数成分)に変換する。
ガード付加部３Ｂは、１０２４サンプルからなる時間軸信号ＲとＩの開始期間における波形の中で、例えば最初の３２サンプルの波形を１０２４サンプル後に付加し、合計１０５６サンプルの時間軸波形からなる情報シンボルＲｇとＩｇを出力する。
【０００４】
同期シンボル挿入部５は、これら情報シンボルＲｇ，Ｉｇに対して、それらの３９６サンプル毎に、予めメモリ等に記憶された、４シンボルからなる同期波形を挿入し、フレーム構成のデータＲsgとＩsgを作成する。
これらのデータＲsg，Ｉsgは直交変調処理部８に供給され、ここでＤ／Ａ変換器８１と直交変調器８２、ローカル発振器８３により、周波数ＦｃのキャリアによるＯＦＤＭ変調波信号ＲＦとして生成され、高周波増幅されて伝送路Ｌに送出されことになる。
なお、送信側Ｔｘにおける処理に必要なクロックＣＫは、クロック発振器１１から各ブロックに送信側クロックＣＫｄとして供給される。
上記の様にして送信されたＯＦＤＭ変調波信号ＲＦは、受信側Ｒｘの直交復調処理部９に入力され、ここで、直交復調器９１により、電圧制御発振器９３から供給される周波数Ｆc'の局発信号と乗算され、ベースバンド信号に直交復調された後に、Ａ／Ｄ変換器９２によってディジタル化され、データＲ'sgとＩ'sgに変換される。
これらのデータＲ'sg，Ｉ'sgは、ＦＦＴ(Fast Fourier Transform：高速フーリエ変換)部３Ｃに供給され、時間軸波形信号から周波数成分信号Ｒ'fとＩ'fに変換される。
そして、これら周波数成分信号Ｒ'f，Ｉ'fは、復号化部２Ｒにて識別、復号化されて、データＤ'oになり、レート逆変換部７にて連続した信号Ｄoutとして出力される。
一方、上記データＲ'sgとＩ'sgは、同期検出器４にも入力され、ここで、同期シンボル群が検出され、これによりフレームパルスとなるパルスＦＳＴｒが取り出される。 このパルスＦＳＴｒは、受信側Ｒｘのフレーム制御パルスとなり、受信側Ｒｘの各ブロックに供給される。
また、この同期検出器４は、電圧制御クロック発振器１０から発生されるクロックＣＫｒとデータＲ'sgとＩ'sgの同期成分を比較し、比較結果に応じた制御電圧ＶＣを生成し、これにより電圧制御クロック発振器１０を制御し、正しい周期のクロックＣＫｒが発生され、受信側の各ブロックに供給される。
【０００５】
次に、図９に示した各ブロックの詳細について説明する。
まず、図１１は、レート変化部１の一例で、ここに入力されたシリアルデータＤinは、シリアルパラレル変換器１−１でパラレル信号となり、ＦＩＦＯメモリ１−３に書き込まれ、Ｄout端子からデータＤiiとして読み出される。 また、クロックＣＫは、ＰＬＬ＆ＶＣＯ１−４に入力され、ＰＬＬ＆ＶＣＯ１−４は、Ｎ／Ｇ倍の周波数のＣＫｍを出力する。 また、クロックＣＫは、ＦＳＴカウンタ１−５にも入力され、ここで送信側処理のフレーム基準となるＦＳＴパルスを発生、出力する。なお、このパルスＦＳＴは、ＦＩＦＯメモリ１−３のＷＲＳＴ端子とＲＲＳＴ端子に入力され、リセットの基準になる。
ここで、ＦＩＦＯメモリ１−３のデータ読み出しは、ＲＣＫ端子のクロックに同期してＲＥ端子のレベルに応じて行われる。 ＲＥ端子へのパルスはデコーダ１−６から出力される。
次に、符号化部２Ｔの一例を図１２に示す。 レート変化部１から出力されたデータＤiiは、マッピングＲＯＭ２−１，２−２に入力され、ここで、Ｉ，Ｑ軸の所定点に変換される。 この時、不要キャリアに相当する期間の信号はＳＥＬ(選択器)２−３，２−４にて０に置換され、データＲｆとＩｆが作成される。
このため、ＳＥＬ２−３，２−４は、クロックＣＫとパルスＦＳＴにより発生のタイミングが定められたコントローラ２−５のパルスＰselで制御される。
【０００６】
次に、ＩＦＦＴ部３Ａの一例を図１３に示す。 これはクロックＣＫとパルスＦＳＴとでタイミングを決められたコントローラ３Ａ−２によりガード期間を含めたシンボル周期の信号を基準にして、入力信号Ｒｆ，Ｉｆを、時間軸信号Ｒ，Ｉに変換するものである。 具体的には、このＩＦＦＴ変換部３Ａとしては、例えばプレッシー社のＰＤＳＰ１６５１０等のＩＣを用いれば実現できる。
次に、ガード付加部３Ｂの一例を図１４に示す。 ここに入力された時間軸信号Ｒ，Ｉは、１０２４サンプルの遅延時間を持つ遅延器３Ｂ−１，３Ｂ−２と、１０２５サンプル目から１０５６サンプル目のときだけ切り替わるＳＥＬ３Ｂ−３，３Ｂ−４に入力される。
ここで、ＳＥＬ３Ｂ−３，３Ｂ−４は、クロックＣＫとパルスＦＳＴによってタイミングが決められたコントローラ３Ｂ−５によって制御される。
その結果、出力されるべき全１０５６サンプルからなるシンボルは、１０２５サンプル目から１０５６サンプル目に、１サンプルから３２サンプル間の時間軸波形がガードとして付加され、情報シンボルＲｇ，Ｉｇとなる。
【０００７】
次に、同期シンボル挿入部５の一例を図１５に示す。 まず、ＲＯＭ５−１，５−２は、クロックＣＫとパルスＦＳＴでタイミングが決められたコントローラ５−５によって制御され、これにより、パルスＦＳＴに応じたタイミングで同期シンボル信号を発生する。
同様にＳＥＬ５−３，５−４は、クロックＣＫとパルスＦＳＴでタイミングが決められたコントローラ５−６によって制御され、ガード付の時間情報シンボル信号Ｒｇ，Ｉｇの、現段階では無信号期間である１シンボルから４シンボルまでの期間だけを、ＲＯＭ５−１，５−２から読み出した同期シンボル信号に切り替えて出力する。
ここで詳しい説明は省略するが、この同期シンボル信号は、ＮＵＬＬと呼ばれる部分とＳＷＥＥＰと呼ばれる部分が挿入されている。
そして、ＮＵＬＬとは無信号部分のことであり、これを挿入した目的は、同期シンボル群の存在を大まかに見つけるためであり、このＮＵＬＬシンボル期間は信号を一切出力しないようになっている。
また、ＳＷＥＥＰとは１シンボル期間に伝送帯域の下限周波数から上限周波数に変化する信号のことで、このＳＷＥＥＰを挿入した目的は、シンボル切り替わり点が正確に求められるようにすることである。
【０００８】
次に、図９により、直交変調処理部８について説明を補足すると、Ｄ／Ａ変換器８１により実数部の信号Ｒsgと虚数部の信号Ｉsgに対してＤ／Ａ変換を行い、直交変調器８２では、まず実数部信号に対しては発振器８３からの周波数ｆｃのキャリア信号のままで変調し、虚数部信号に対しては、発振器８３の周波数ｆｃのキャリア信号を９０°移相した信号で変調することによって直交変調を施し、これらの信号を合成してＯＦＤＭ変調波信号を得る。
次に、受信側の構成動作について説明する。
受信側では、伝送されたフレーム構成の信号は、まず直交復調処理部９に入力される。
ここでの処理は、送信側とは逆に、直交復調器９１によって、電圧制御発振器９３から出力される周波数Ｆc'のキャリア信号により復調した出力を実数部信号として取り出し、キャリア信号を９０°移相して復調した出力を虚数部信号として取り出すものである。 そして、これら実数部と虚数部の各復調アナログ信号を、Ａ／Ｄ変換器９２によりディジタル信号に変換する。
図１６はタイミング再生部の一例で、図９の同期検出器４から制御電圧ＶＣを発生する部分を除いたものに相当する。
直交復調したディジタル信号である時間軸信号Ｒ'sg，Ｉ'sgは、ＮＵＬＬ終了検出器４−１とＳＷＥＥＰ演算部４−２に入力される。
ＮＵＬＬ終了検出器４−１は、フレーム構成のシンボル群から同期シンボル中で無信号状態にあるＮＵＬＬを検出し、同期シンボルの大まかな位置(タイミング)を検出し、ＮＵＬＬ終了時点からタイマ回路によりＳＷＥＥＰシンボル開始時点を推定して、ＳＷＥＥＰ期間指示パルスＳＴを出力する。
【０００９】
ＳＷＥＥＰ演算部４−２は、ＳＷＥＥＰ期間指示パルスＳＴを参照しＮＵＬＬシンボルの後に存在するＳＷＥＥＰシンボルを検出し、各シンボルの正確な切り替わりタイミングを捜索する。
具体的には、予めＳＷＥＥＰシンボルのパターンが格納してあるメモリ４−３を用い、入力されたＯＦＤＭ信号とこのメモリ４−３から読み出したパターンを例えば相関演算し、両者の信号パターンが一致した時点で、一致パルスＨを出力するように構成してあり、発生した一致パルスＨは、フレームカウンタ４−４のリセット端子Ｒｅに入力される。
このフレームカウンタ４−４は、リセット端子Ｒｅに一致パルスＨが入力されリセットされた後、クロックＣＫのカウントを開始し、該カウント数がフレーム周期に相当する値(例えば、１０５６×４００)に到達する毎に、パルスＦＳＴｒを出力するとともに、カウント値を０に戻してから再びクロックＣＫのカウントを開始する。
従って、以後は、一定カウント毎に、即ちフレーム開始点毎にパルスＦＳＴｒが出力されることになり、受信側ではこのパルスＦＳＴｒを高速フーリエ変換、復号、逆レート変換の開始タイミングとする。
そして、ＦＦＴ部３Ｃは、このパルスＦＳＴｒに基づいてシンボルを区切り、前述のようにフーリエ変換を行うことでＯＦＤＭ復調を行い、データＲ'fとＩ'fを出力する。
次に、復号化部２Ｒは、例えばＲＯＭテーブル手法にて、データＲ'fとＩ'fを識別し、データＤ'oを算出するもので、図１８に示す様に、ＲＯＭ２Ｒ−１を備え、データＲ'fとＩ'fによりＲＯＭ２Ｒ−１を検索し、データＤ'oを算出する。そしてこの時、差分検出器２Ｒ−２、積和回路２Ｒ−３、それにコントローラ２Ｒ−４を用い、クロックＣＫｒとパルスＦＳＴｒによって動作タイミングをとり、直交復調処理部９の電圧制御発振器９３を制御するための制御電圧ＶＣ２を生成するように構成されている。
【００１０】
図１９はレート逆変換部７の一例で、レート変換部１を反転した構成である。即ち、ＦＩＦＯメモリ７−２とパラレルシリアル変換器７−１、デコーダ７−３、ＰＬＬ＆ＶＣＯ７−４、それにＦＳＴカウンタ７−５を備えている。 そして、クロックＣＫｒとパルスＦＳＴｒにより動作タイミングをとり、データＤ'oをＦＩＦＯメモリ７−２に書き込み、その後、読み出して、パラレルシリアル変換器７−１により、パラレル信号からシリアル信号に変換する。
ところで、該ＯＦＤＭ変調波信号ＲＦに必要な周波数帯域幅は、ベースバンドにおける時間情報信号Ｒsg，Ｉsgの帯域の２倍となる。 そして、ベースバンドの信号Ｒsg，Ｉsgの帯域は、ＩＦＦＴ部３Ａに入力されるデータに依存して決定される。
そこで、このＩＦＦＴ部３Ａの動作について、図１７により、更に詳しく説明すると、このＩＦＦＴ部３Ａは、周期１／ＳのクロックＣＫに同期して順次入力されてくるＮ個(Ｎ＝１０２４)の周波数成分を、ＩＦＦＴ変換によって、Ｎ個の周波数成分を持つ時間波形Ｒｆに変換する。 ここで、ＳはＩＦＦＴ部３Ａの読み出しクロックの周波数であり、従って、該ＩＦＦＴ部３Ａの書き込みクロックの周波数は、Ｓ×Ｎ／Ｇとなる。
このとき、１番目のデータｆ０は、直流成分であるキャリア０の振幅レベルを決定し、２番目のデータｆ１は、周期１０２４／Ｓのキャリア１の振幅レベルを決定する。 そして３番目のデータｆ２は、周期５１２／Ｓのキャリア２の振幅レベルを決定する。
このように、入力されるＮ個目の周波数成分は、周期１０２４／（Ｎ×Ｓ）のキャリアＮの振幅を決定することになり、従って、入力したデータ成分の個数が最高周波数、すなわち帯域幅を決定することになる。
なお、こうして個別に振幅が決定され、変換作成された計Ｎ本のキャリアは、キャリア毎に独立して出力されるのではなく、総加算されて一つの時間軸波形Ｒとなる。 ただし、この時間軸波形Ｒは、総計で１０２４サンプルのデータから構成され、各サンプルデータは周期１／ＳのクロックＣＫに同期して出力され、即ち、入力クロックＣＫ周期の１０２４倍の周波数となる。
また、このときのキャリア間隔は、ＩＦＦＴサンプル数とＩＦＦＴクロックによって決まる。 即ち、以下のようになる。
キャリア間隔＝(ＩＦＦＴサンプル数)／(ＦＦＴクロック周波数)
帯域幅は、以下のように、キャリア間隔とキャリア本数によって決定される。
帯域幅＝(キャリア間隔)×(キャリア本数)
【００１１】
【発明が解決しようとする課題】
上述のように、ＩＦＦＴ処理は、それぞれ割り当てられたデータで変調された各キャリアを全て加算して得られる時間軸波形の作成を、実時間で演算するものである。
つまり、基本的処理は、割り当てデータで各キャリアを変調し、これら変調済キャリアの全てを加算するものである。
以下、例えば、キャリア６４本の場合で、変調済みキャリアをＲＯＭから発生する例により説明する。
１シンボル期間分のサンプルポイント数を１０２４とすると、１０２４サンプルのデータ作成に１０ビット、１次変調のＤＱＰＳＫ(Differential Quadrature Phase Shift Keying：４相差動位相偏移変調)に割り当てるマッピングのＩ軸データを１ビットとすると、キャリア１本分の波形発生に、１１ビットアドレスのＲＯＭが必要であり、全キャリア数６４本分のビットとしては６４ビット、合計７４ビットのアドレスを持つＲＯＭが必要である。 昨今の半導体技術の進歩をしても、この様な大容量のＲＯＭは実現不可能である。 従って、１個のＲＯＭでなく複数個のＲＯＭを用いることとなる。
つまり、キャリア６４本の場合、６４個のＲＯＭと、これら６４の波形を加算する必要がある。 ＲＯＭ出力を８ビットとすると、８×６４(本)＝５１２(本)の入力信号を処理することになり、現実性にやや欠ける。
以上説明した様に、従来技術の構成では、ＩＦＦＴ部において膨大な演算処理が必要となる。 現在、このようなＩＦＦＴ処理を行うＬＳＩを入手することができる。 ただし、動作速度が２０ＭＨｚ以上の高速になる場合には、演算処理時間の都合から、このＬＳＩを複数個用い、並列運転する必要がある。
しかし、このＬＳＩは非常に高価な素子であり、さらに、このＬＳＩを複数個使用するため、装置全体の価格は非常に高価なものとなる。
従って、マルチキャリア変調による伝送性能の向上は評価されるものの、高価な装置価格がネックとなり、この装置の普及の障害となっている。
本発明は、これらの欠点を除去し、マルチキャリア変調を簡易な方法、安価な方法にて実現することを目的とする。
【００１２】
【課題を解決するための手段】
本発明は、上記目的を達成するため、データを複数の異なる周波数のキャリアに割り当て伝送するマルチキャリア変調方式を用いた伝送装置において、１シンボル内の全キャリアに割り当てられるデータをｎ組に分割し、当該分割した各組の対応データによりそれぞれ変調したキャリア時間軸波形の加算結果を生成するｎ組の部分ＩＦＦＴ部を有し、少なくとも上記部分ＩＦＦＴ部の１組は、１シンボル期間の内の所定期間の時間軸波形のみ生成し、当該所定期間の時間軸波形を繰り返して出力するものとし、上記ｎ組の部分ＩＦＦＴ部からのｎ系統の時間軸波形出力を１系統に統合して全キャリアにより定まる時間軸波形を生成するようにしたものである。
また、上記ｎ組の部分ＩＦＦＴ部を、それぞれ対応するキャリア時間軸波形の加算結果を予め記憶するメモリテーブル構成としたものである。
さらに、上記の時間軸波形発生に際し、１シンボル期間の終端部分に対応する所定期間の時間軸波形を出力後、正味の１シンボル期間の時間軸波形を出力するガードインターバル付加制御、または１シンボル期間の終端部分に対応する所定期間の時間軸波形を出力し、正味の１シンボル期間の時間軸波形を出力した後、１シンボル期間の開始部分に対応する所定期間の時間軸波形を出力するガードインターバル付加制御を行うようにしたものである。
【００１３】
即ち、本発明は、全ての時間軸波形加算処理を外部で行わず、一部加算を予め行った時間軸波形をテーブル化することで、後段の統合処理部の構成規模を簡略化することができる。
また、本発明は、発生する時間軸波形に繰り返し特性のあるキャリアについては、所定期間の時間軸波形を繰り返し出力しているため、波形記憶のテーブルの容量を低減することができる。
つまり、図２に示すように、キャリア２，４，６，…等、偶数番目のキャリア波形は、１シンボル期間の前半期間である０／４から２／４と、後半期間である２／４から４／４とで、同一の波形形状となる。
そのため、この特性を利用し、発生する時間軸波形を前半期間の分だけとし、後半期間部分は前半期間部分の時間軸波形を繰り返し用いることができる。
また、さらに４番目、８番目、１６番目、２４番目、３２番目、…のように、４と４の偶数倍番目のキャリアの場合は、シンボル期間の０／４から１／４部分のみの時間軸波形を、１／４から２／４、２／４から３／４、３／４から４／４の期間においても繰り返し用いることができる。
同様の繰り返しは、８と８の偶数倍番目等にも当てはまり、この場合シンボル期間の０／８から１／８の時間軸波形を、以後７回繰り返して用いる。
本発明では、前述のようにキャリアをグループ分けし、一部波形を繰り返して利用し、各キャリア時間軸波形を少ないＲＯＭ容量、すなわちＲＯＭ個数で発生することができ、例えば、偶数キャリアの発生データが半分で済むため、ＲＯＭ容量は少なくとも、３／４に低減できる。
以上の様に、ＲＯＭを各キャリア個別に用意せず、予め変調したキャリア複数本を集めて、それを加算した時間軸波形を記憶させることにより、ＲＯＭ容量のさらなる低減を図ることができる。 また複数の割り当てデータを指定すれば、変調された各キャリアを加算した時間軸波形が出力されるため、キャリア総数よりも出力系統数は減少し、後段のキャリア加算を行う処理部が簡略化される。
【００１４】
【発明の実施の形態】
以下、本発明によるＯＦＤＭ伝送装置について、図を用い詳細に説明する。
図１は、本発明の一実施例の全体構成を示すブロック図で、送信側Ｔｘに、図９の従来技術におけるＩＦＦＴ部３Ａとガード付加部３Ｂに代えて変調処理部３Ｒ，３Ｉを設けたものであり、その他の処理部Ａ、処理部Ｃ、及び受信側Ｒｘに、処理部Ｄと処理部Ｅを備えている点は、図９の従来技術によるＯＦＤＭ伝送装置と同じであり、それらの構成についても同じである。
まず、処理部ＡからのデータＲf，ＩfのＩＦＦＴ処理とガード付加処理を行う変調処理部３Ｒ，３Ｉの構成、動作について説明するが、同じ構成、動作のためここでは、変調処理部３Ｒについて詳細に説明する。
変調処理部３Ｒは、後述のシリアルパラレル変換部３Ｒ−１、繰り返し無し用の部分ＩＦＦＴ部３Ｒ−２、１／２繰り返し用部分ＩＦＦＴ部３Ｒ−３、１／４繰り返し用部分ＩＦＦＴ部３Ｒ−４、統合部３Ｒ−５、コントローラ３Ｒ−６から構成されている。
処理部Ａにおいてレート変換、符号化されたデータＲｆは、変調処理部３Ｒのシリアルパラレル変換部３Ｒ−１に入力され、パラレルデータに変換される。
そして、これらのパラレル変換された各キャリアへ割り当てられるデータは、奇数番目のキャリアに割り当てられるデータは繰り返し無し用部分ＩＦＦＴ部３Ｒ−２へ、４及び４の偶数倍番目を除く偶数番目のキャリアに割り当てられるデータは１／２繰り返し用の部分ＩＦＦＴ部３Ｒ−３に、４及び４の偶数倍番目のキャリアに割り当てられるデータは１／４繰り返し用の部分ＩＦＦＴ部３Ｒ−４に、それぞれアドレス入力として入力される。
【００１５】
これら部分ＩＦＦＴ部３Ｒ−２，３Ｒ−３，３Ｒ−４には、コントローラ３Ｒ−６からデータ発生期間の長さに応じた制御信号が入力される。
そして、これらの部分ＩＦＦＴ部３Ｒ−２，３Ｒ−３，３Ｒ−４の各出力は、統合部３Ｒ−５に入力され、ここで、加算統合された後、データＲｇとして出力される。
シリアルパラレル変換部３Ｒ−１は、前述のように、必要キャリアに割り当てられ入力される全てのデータ列Ｒｆを、ガードインターバル期間＋シンボル期間の間ホールドし、時分割してシーケンシャル状態のデータを並列に並べ直して、それぞれの部分ＩＦＦＴ部３Ｒ−２，３Ｒ−３，３Ｒ−４に、次に示す様な信号を出力する。
即ち、繰り返し無し用の部分ＩＦＦＴ部３Ｒ−２には、シンボル期間の全てのアドレス値(０から１０２３)が１０ビット信号として印加され、ここで、後述のようにして、図３の（ａ）に示すような、シンボル期間全体に相当する１０２４サンプル分の時間軸波形が生成される。
１／２繰り返し用の部分ＩＦＦＴ部３Ｒ−３には、シンボル期間の前半部分のアドレス値(０から５１１)が９ビット信号として印加され、ここで、後述のようにして、図３の（ｂ）に示すような、シンボル期間の前半部分に相当する５１２サンプル分の時間軸波形が生成される。
１／４繰り返し用の部分ＩＦＦＴ部３Ｒ−４には、シンボル期間の１／４部分のアドレス値(０から２５５)が８ビット信号として印加され、ここで、後述の様にして、図３の（ｃ）に示す様な、シンボル期間の１／４部分に相当する２５６サンプル分の時間軸波形が生成される。
【００１６】
次に、本発明の部分ＩＦＦＴ部３Ｒ−２，３Ｒ−３，３Ｒ−４として、メモリテーブル方式を採用した構成を、図４、図５、図６に示し、説明する。 なお、ここでは、キャリア本数を６４とした場合について説明する。
図４は、繰り返し無し用の部分ＩＦＦＴ部３Ｒ−２として用いる場合のＲＯＭテーブル構成を示すものである。
これは、アドレス１８ビットのＲＯＭを用い、キャリア１，３，５，７，９，１１，１３，１５に対応するそれぞれの時間軸波形を作成するものである。
つまり、データＲｆを例として説明すると、ＲＯＭアドレス１８ビットには、各キャリアに割り当てられるデータＲｆの８ビットと、時系列データ１０２４サンプルの１０ビットが割り当てられる。
そして、このＲＯＭには、各アドレスに対応する１０２４サンプル分の変調済時間軸波形２５６種類が記憶されており、ここに入力される上記データアドレス、サンプルアドレスに基づき、対応する記憶された時間軸波形が読み出される。
なお、アドレス１８ビットのＲＯＭの代わりに、アドレス１７ビットのＲＯＭを２個用いた構成としてもよい。 この場合、１から５１２サンプルと、５１３から１０２４サンプルでのＲＯＭの切り替えを行う。
ここで、キャリア１７，１９，２１，２３，２５，２７，２９，３１に対応する時間軸波形作成用のＲＯＭ、キャリア３３，３５，３７，３９，４１，４３，４５，４７に対応する時間軸波形作成用のＲＯＭ、キャリア４９，５１，５３，５５，５７，５９，６１，６３に対応する時間軸波形作成用のＲＯＭを、同様の構成とすることによって、部分ＩＦＦＴ部３Ｒ−２は、合計４個（アドレス１７ビットのＲＯＭの場合、合計８個)のＲＯＭによって実現できる。
【００１７】
次に、図５に、１／２繰り返し用の部分ＩＦＦＴ部３Ｒ−３として用いる場合のＲＯＭテーブル構成を示す。
これは、アドレス１７ビットのＲＯＭを用いてキャリア２，６，１０，１２，１４，１８，２０に対応するそれぞれの時間軸波形を作成するものである。
つまり、ＲＯＭアドレス１７ビットには、各キャリアに割り当てられるデータＲｆの８ビットと、時系列データ１０２４サンプルの半分の５１２サンプル分の９ビットが割り当てられる。
そして、このＲＯＭには、各アドレスに対応する５１２サンプル分の変調済み時間軸波形２５６種類が記憶されており、ここに入力される上記データアドレス、サンプルアドレスに基づき、対応する記憶された時間軸波形が読み出される。
ここで、キャリア２６，２８，３０，３４，３６，３８，４２，４４に対応する時間軸波形作成用のＲＯＭ、キャリア４６，５０，５２，５４，５８，６０，６２に対応する時間軸波形作成用のＲＯＭを、同様の構成とすることによって、部分ＩＦＦＴ部３Ｒ−３は、合計３個のＲＯＭにより実現できる。
【００１８】
次に、図６に、１／４繰り返し用の部分ＩＦＦＴ部３Ｒ−４として用いる場合のＲＯＭテーブル構成を示す。
これは、アドレス１７ビットのＲＯＭを用いてキャリア４，８，１６，２４，３２，４０，４８，５６，６４に対応するそれぞれの時間軸波形を作成するものである。
つまり、ＲＯＭアドレス１７ビットには、各キャリアに割り当てられるデータＲｆの９ビットと、時系列データ１０２４サンプルの１／４の２５６サンプル分の８ビットが振り当てられる。
そして、このＲＯＭには、上記各アドレスに対応する２５６サンプル分の変調済時間軸波形５１２種類が記憶されており、ここに入力されるデータアドレスとサンプルアドレスに基づき、対応する記憶された時間軸波形が読み出される。
以上のように、部分ＩＦＦＴ部３Ｒ−２，３Ｒ−３，３Ｒ−４としては、４個＋３個＋１個、合計８個(全てアドレス１７ビットのＲＯＭの場合、合計１２個)のＲＯＭによって、図１に示す８系統の時間軸波形を出力する部分ＩＦＦＴ部を構成することができる。
【００１９】
次に、ガード付加処理について、有効シンボル波形期間(正味シンボル期間)の１／８に相当するガードインターバル波形を、各正味シンボルの前後に設ける例を用いて説明する。
まず、図７に、コントローラ３Ｒ−６から出力される、サンプルアドレス値を示す。
図７に示すように、発生するアドレスは、正味シンボル期間の０から１０２３ではなく、まず、正味シンボルの後部(１／８)の８９５から１０２３までを発生し、そこで０に戻り、そこから１０２３まで発生し、そして０に戻り、そこから正味シンボルの前部(１／８)の１２７までを発生する。
つまり、付加されるガードインターバル波形は、正味シンボルの前部(１／８)の波形を正味シンボルの最後部に、そして正味シンボルの後部(１／８)の波形を正味シンボルの最前部につなげた波形である。
そのため、コントローラ３Ｒ−６は、正味シンボルの後部(１／８)のアドレス８５９から１０２３を、正味シンボルのアドレス発生開始前に出力する。
また、正味シンボルの前部(１／８)のアドレス０から１２７を、正味シンボルのアドレス発生終了後に出力する。
【００２０】
そして、これらのアドレスが入力される部分ＩＦＦＴ部３Ｒ−２，３Ｒ−３，３Ｒ−４では、それぞれ、まず、正味シンボルの後部(１／８)のアドレスに対応する記憶された時間軸波形が読み出され、次に正味シンボル期間に対応する記憶された時間軸波形が読み出され、最後に正味シンボルの後部(１／８)のアドレスに対応する記憶された時間軸波形が読み出される。
これにより、部分ＩＦＦＴ部３Ｒ−２，３Ｒ−３，３Ｒ−４において、ガードインターバル波形を伴った８系統の時間軸シンボル波形が作成できる。
そして、これら８系統の時間軸波形は、統合部３Ｒ−５で加算処理され、加算統合された後、データＲｇとして出力される。
以上、変調処理部３Ｒによって、ガードインターバル波形を伴った時間軸信号Ｒｇの生成について説明をしたが、ガードインターバル波形を伴った時間軸信号Ｉｇも、同様の構成の変調処理部３Ｉにより、生成することができる。
なお、上記の説明では、各キャリアに割り当てられるデータは、ＤＱＰＳＫで変調された１ビットデータとしたが、Ｄ８ＰＳＫ(Differential ８ Phase Shift Keying：８相差動位相偏移変調)等の場合は、２ビットを割り当てれば良い。
また、通常、発生する時間軸波形は、ランダム波形となるため、各キャリアは最終的には２〜３ビットの精度を持てば十分であり、複数本のキャリアを加算した時間軸波形は、８ビット程度で十分な精度で記憶できる。
なお、キャリア本数を６４本とした例で説明したが、この本数に限定されるものではなく、またサンプル数として１０２４サンプルの例を示したが、キャリア本数が少なければ、５１２サンプルもしくは２５６サンプルであっても良い。
【００２１】
【発明の効果】
以上説明したように本発明によれば、ＩＦＦＴ処理、ガード付加処理を簡易な構成で実現でき、安価な伝送システムを構築することができる。
【図面の簡単な説明】
【図１】本発明による伝送装置の一実施例の構成を示すブロック図
【図２】本発明による伝送装置の原理を説明するための波形図
【図３】本発明による伝送装置の原理を説明するためのキャリア時間軸波形図
【図４】本発明の繰り返し無し用部分ＩＦＦＴ部のＲＯＭテーブル構成を示す模式図
【図５】本発明の１／２繰り返し用部分ＩＦＦＴ部のＲＯＭテーブル構成の模式図
【図６】本発明の１／４繰り返し用部分ＩＦＦＴ部のＲＯＭテーブル構成の模式図
【図７】本発明におけるガード付加処理の動作を説明するための波形図
【図８】直交周波数分割多重変調信号の一例を示す波形図
【図９】従来技術による伝送装置の一実施例の構成を示すブロック図
【図１０】直交周波数分割多重変調信号伝送装置の動作を説明するタイムチャート
【図１１】従来のレート変換部の構成を示すブロック図
【図１２】従来の符号化部の構成を示すブロック図
【図１３】従来のＩＦＦＴ部の構成を示すブロック図
【図１４】従来のガード付加部の構成を示すブロック図
【図１５】従来の同期シンボル挿入部の構成を示すブロック図
【図１６】従来のタイミング再生部の構成を示すブロック図
【図１７】ＩＦＦＴ部の動作を説明するための波形図
【図１８】従来の復号化部の構成を示すブロック図
【図１９】従来のレート逆変換部の構成を示すブロック図
【符号の説明】
３Ｒ，３Ｉ：変調処理部、３Ｒ−１：シリアルパラレル変換部、３Ｒ−２：繰り返し無し用部分ＩＦＦＴ部、３Ｒ−３：１／２繰り返し用部分ＩＦＦＴ部、３Ｒ−４：１／４繰り返し用部分ＩＦＦＴ部、３Ｒ−５：統合部、３Ｒ−６：コントローラ、１：レート変換部、２Ｔ：符号化部、２Ｒ：復号化部、３Ｃ：ＦＦＴ部、４：同期検出器、５：同期シンボル挿入部、７：レート逆変換部、８：直交変調処理部、９：直交復調処理部。
Claims (4)
- データを複数の異なる周波数のキャリアに割り当て伝送するマルチキャリア変調方式を用いた伝送装置において、１シンボル内の全キャリアに割り当てられるデータをｎ組に分割し、当該分割した各組の対応データによりそれぞれ変調したキャリア時間軸波形の加算結果を生成するｎ組の部分ＩＦＦＴ(Inverse Fast Fourier Transform：逆フーリエ変換)部を有し、少なくとも上記部分ＩＦＦＴ部の１組は、１シンボル期間の内の所定期間の時間軸波形のみ生成し、当該所定期間の時間軸波形を繰り返して出力するものとし、上記ｎ組の部分ＩＦＦＴ部からのｎ系統の時間軸波形出力を１系統に統合して全キャリアにより定まる時間軸波形を生成することを特徴とするデータ伝送装置。
- 請求項１に記載のデータ伝送装置において、上記ｎ組の部分ＩＦＦＴ部を、それぞれ対応するキャリア時間軸波形の加算結果を予め記憶するメモリテーブル構成としたことを特徴とするデータ伝送装置。
- 請求項１または２に記載のデータ伝送装置において、上記の時間軸波形発生に際し、１シンボル期間の終端部分に対応する所定期間の時間軸波形を出力後、正味の１シンボル期間の時間軸波形を出力するガードインターバル付加制御を行うことを特徴とするデータ伝送装置。
- 請求項１または２に記載のデータ伝送装置において、上記の時間軸波形発生に際し、１シンボル期間の終端部分に対応する所定期間の時間軸波形を出力し、正味の１シンボル期間の時間軸波形を出力した後、１シンボル期間の開始部分に対応する所定期間の時間軸波形を出力するガードインターバル付加制御を行うことを特徴とするデータ伝送装置。
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