JP2014147000A

JP2014147000A - 変調信号処理回路および変調信号処理方法

Info

Publication number: JP2014147000A
Application number: JP2013015023A
Authority: JP
Inventors: Yuji Akiyama; 祐治秋山; Kazumi Oguchi; 和海小口
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2013-01-30
Filing date: 2013-01-30
Publication date: 2014-08-14

Abstract

【課題】ＱＰＳＫ−ＩＦＤＭにおいて、複数の複素乗算を行うことなく、回路規模を縮小することができるとともに、消費電力を低減することができる変調信号処理回路および変調信号処理方法を得る。
【解決手段】ＯＦＤＭによる通信システムにおける変調信号処理回路であって、ユーザデータを、位相を表す実数系列に変換するＱＰＳＫ位相変調器３１と、ＱＰＳＫ位相変調器３１からの実数系列を反復並べ替えする前段ＩＦＤＭ変調器３２と、前段ＩＦＤＭ変調器３２で反復並べ替えされた実数系列に対して、アドレスの加算および符号反転演算による変換処理を行う後段ＩＦＤＭ変調器３３と、後段ＩＦＤＭ変調器３３からの出力を、ＬＵＴ３５から呼び出した波形を用いて、複素系列に変換する位相ＩＱ変調器３４とを備える。
【選択図】図８

Description

この発明は、直交波周波数分割多重（ＯＦＤＭ：ＯｒｔｈｏｇｏｎａｌＦｒｅｑｕｅｎｃｙＤｉｖｉｓｉｏｎＭｕｌｔｉｐｌｅｘｉｎｇ）のサブキャリアを用いて通信を行うシステムにおける変調信号処理回路および変調信号処理方法に関する。

従来のインタリーブド周波数領域多重化（ＩＦＤＭ：ＩｎｔｅｒｌｅａｖｅｄＦｒｅｑｕｅｎｃｙＤｏｍａｉｎＭｕｌｔｉｐｌｅｘｉｎｇ）やＢｌｏｃｋＩＦＤＭの変調信号処理回路は、サブキャリアを一定間隔でインタリーブ配置するように変調を行う前段変調部と、前段信号を複素乗算器により周波数軸上でシフトさせる後段変調部とから構成されている（例えば、非特許文献１参照）。

ここで、非特許文献１の前段変調部（Ｆｉｇ．４のＩｎｓｅｒｔｃｙｃｌｉｃｐｒｅｆｉｘまでの４ブロック）は、演算式の変形により、入力信号を時間系列信号の反復並べ替えに置き換えることで、離散フーリエ変換（ＤＦＴ：ＤｉｓｃｒｅｔｅＦｏｕｒｉｅｒＴｒａｎｓｆｏｒｍ）のような乗算処理を不要とすることができ、簡易な信号処理回路で実装することができる。

これに対して、非特許文献１の後段変調部（Ｆｉｇ．４のＩｎｓｅｒｔｃｙｃｌｉｃｐｒｅｆｉｘよりも後ろの４ブロック）は、１サンプル毎に複素乗算を行う必要があるので、大規模な信号処理回路が必要となり、消費電力も大きくなる。

また、このＩＦＤＭ変調信号処理回路を４位相偏移変調（ＱＰＳＫ：ＱｕａｄｒａｔｕｒｅＰｈａｓｅＳｈｉｆｔＫｅｙｉｎｇ）に適用した場合においても、一般的に、ユーザデータを複素系列に変換して反復並べ替えした信号を、１サンプル毎に複素乗算する必要があるので、大規模な信号処理回路が必要となり、消費電力も大きくなる。

Ｅ．Ｐ．Ｓｉｍｏｎ，Ｄ．Ｐ．Ｇａｉｌｌｏｔ，Ｖ．Ｄｅｇａｒｄｉｎ，"Ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎｓｅｎｓｉｔｉｖｉｔｙｏｆｂｌｏｃｋ−ＩＦＤＭＡｓｙｓｔｅｍｓ"，ＩＥＥＥＴｒａｎｓ．Ｗｉｒｅｌ．Ｃｏｍｍｕｎ．，ｖｏｌ．９，ｎｏ．１，２５６−２６７，２０１０

しかしながら、従来技術には、以下のような課題がある。
すなわち、従来のＱＰＳＫ−ＩＦＤＭ変調信号処理回路では、上述したように、１サンプル毎に複素乗算を行う必要があるので、大規模な信号処理回路が必要となり、消費電力も大きくなるという問題がある。

この発明は、上記のような課題を解決するためになされたものであり、ＱＰＳＫ−ＩＦＤＭにおいて、複数の複素乗算を行うことなく、回路規模を縮小することができるとともに、消費電力を低減することができる変調信号処理回路および変調信号処理方法を得ることを目的とする。

この発明に係る変調信号処理回路は、ＯＦＤＭによる通信システムにおける変調信号処理回路であって、ユーザデータを、位相を表す実数系列に変換するＱＰＳＫ位相変調器と、ＱＰＳＫ位相変調器からの実数系列を反復並べ替えする前段ＩＦＤＭ変調器と、前段ＩＦＤＭ変調器で反復並べ替えされた実数系列に対して、アドレスの加算および符号反転演算による変換処理を行う後段ＩＦＤＭ変調器と、後段ＩＦＤＭ変調器からの出力を、ＬＵＴから呼び出した波形を用いて、複素系列に変換する位相ＩＱ変調器とを備えたものである。

また、この発明に係る変調信号処理方法は、ＯＦＤＭによる通信システムにおける変調信号処理回路によって実行される変調信号処理方法であって、ユーザデータを、位相を表す実数系列に変換するＱＰＳＫ位相変調ステップと、ＱＰＳＫ位相変調ステップで変換された実数系列を反復並べ替えする前段ＩＦＤＭ変調ステップと、前段ＩＦＤＭ変調ステップで反復並べ替えされた実数系列に対して、アドレスの加算および符号反転演算による変換処理を行う後段ＩＦＤＭ変調ステップと、後段ＩＦＤＭ変調ステップによる出力を、ＬＵＴから呼び出した波形を用いて、複素系列に変換する位相ＩＱ変調ステップとを備えたものである。

この発明に係る変調信号処理回路および変調信号処理方法によれば、ＱＰＳＫ位相変調器（ステップ）は、ユーザデータを、位相を表す実数系列に変換し、前段ＩＦＤＭ変調器（ステップ）は、ＱＰＳＫ位相変調器からの実数系列を反復並べ替えし、後段ＩＦＤＭ変調器（ステップ）は、前段ＩＦＤＭ変調器で反復並べ替えされた実数系列に対して、アドレスの加算および符号反転演算による変換処理を行い、位相ＩＱ変調器（ステップ）は、後段ＩＦＤＭ変調器からの出力を、ＬＵＴから呼び出した波形を用いて、複素系列に変換する。
そのため、ＱＰＳＫ−ＩＦＤＭにおいて、複数の複素乗算を行うことなく、回路規模を縮小することができるとともに、消費電力を低減することができる変調信号処理回路および変調信号処理方法を得ることができる。

一般的なＱＰＳＫ−ＩＦＤＭ変調信号処理回路を示す構成図である。ＣＰを除いたフレーム長が６４ポイントで、ＱＰＳＫを１次変調方式とするＩＦＤＭＡ変調信号処理回路を示す構成図である。（ａ）、（ｂ）は、移動平均フィルタ回路を例にしたベクトル幅およびワード長の縮約表記例を示す説明図である。（ａ）、（ｂ）は、２の補数または符号反転演算回路の縮約表記例を示す説明図である。（ａ）〜（ｃ）は、複素乗算回路の縮約表記例を示す説明図である。（ａ）、（ｂ）は、ｂｉｔシフト除算器における固定小数点の縮約表記例を示す説明図である。（ａ）、（ｂ）は、クリップ処理付のｂｉｔシフト乗算器における符号付き固定小数点の縮約表記例を示す説明図である。この発明の実施の形態１に係るＱＰＳＫ−ＩＦＤＭＡ変調信号処理回路を示す構成図である。この発明の実施の形態２に係る、ＣＰを除いたフレーム長が６４ポイントで、ＱＰＳＫを１次変調方式とするＩＦＤＭＡ変調信号処理回路を示す構成図である。この発明の実施の形態３に係る、ＣＰを除いたフレーム長が６４ポイントで、ＱＰＳＫを１次変調方式とするＩＦＤＭＡ変調信号処理回路を示す構成図である。この発明の実施の形態４に係る６４ポイント８ＰＳＫ−ＩＦＤＭＡ変調信号処理回路を、８ｆｏｌｄＴｗｅｅｄｌｅＬＵＴと組み合わせた回路を示す構成図である。この発明の実施の形態５に係る６４ポイント、４ＣＰとした場合のＱＰＳＫ−ＢｌｏｃｋＩＦＤＭＡ変調回路を示す構成図である。

以下、この発明に係る変調信号処理回路および変調信号処理方法の好適な実施の形態につき図面を用いて説明するが、各図において同一、または相当する部分については、同一符号を付して説明する。

まず、図１を参照しながら、一般的なＱＰＳＫ−ＩＦＤＭ変調信号処理回路について説明する。図１において、このＱＰＳＫ−ＩＦＤＭ変調信号処理回路は、ＱＰＳＫＩＱ変調器１１、前段ＩＦＤＭ変調器１２、後段ＩＦＤＭ変調器１３、ＬＵＴ（ＬｏｏｋＵｐＴａｂｌｅ）１４および複素乗算器１５を備えている。

ＱＰＳＫＩＱ変調器１１は、ユーザデータを複素系列に変換する。前段ＩＦＤＭ変調器１２は、ＱＰＳＫＩＱ変調器１１からの複素系列を反復並べ替えする。後段ＩＦＤＭ変調器１３は、前段ＩＦＤＭ変調器１２で反復並べ替えされた複素系列と、ＬＵＴ１４から呼び出した波形とを、サンプル毎に複素乗算器１５を用いて乗算する。

すなわち、図１に示したＱＰＳＫ−ＩＦＤＭ変調信号処理回路の構成によれば、上述したように、複数の複素乗算を行う必要があるので、大規模な信号処理回路が必要となり、消費電力も大きくなるという問題がある。

次に、図２を参照しながら、さらに具体的な構成について説明する。なお、図２では、記載を簡便化するために、縮約した記号を用いている。これらの縮約した記号については、後で説明する。

図２は、サイクリックプレフィックス（ＣＰ：ＣｙｃｌｉｃＰｒｅｆｉｘ）を除いたフレーム長が６４ポイントで、ＱＰＳＫを１次変調方式とするインタリーブド周波数領域多重化接続（ＩＦＤＭＡ：ＩｎｔｅｒｌｅａｖｅｄＦｒｅｑｕｅｎｃｙＤｏｍａｉｎＭｕｌｔｉｐｌｅｘｉｎｇＡｃｃｅｓｓ）変調信号処理回路を、原理式に忠実な形態で実装した場合の構成図である。

図２において、このＩＦＤＭＡ変調信号処理回路は、ＰＮ（Ｐｓｅｕｄｏ−ｒａｎｄｏｍＮｏｉｓｅ）系列生成回路から、ＩＦＤＭＡ変調処理回路、ＰＡ（Ｐｒｅａｍｂｌｅ）およびＣＰの生成挿入回路、搬送波周波数オフセット（ＣＦＯ：ＣａｒｒｉｅｒＦｒｅｑｕｅｎｃｙＯｆｆｓｅｔ）補償器、ＤＣ（ＤｉｒｅｃｔＣｕｒｒｅｎｔ）オフセット回路、ＤＡＣ（ＤｉｇｉｔａｌＡｎａｌｏｇＣｏｎｖｅｒｔｅｒ）／Ｓｅｒｄｅｓ（ＳＥＲｉａｌｉｚｅｒ／ＤＥＳｅｒｉａｌｉｚｅｒ）インタフェース回路まで、一通り含まれている。

ＰＮ系列生成回路を構成するＰＮ生成器２１（図中ＰＮＧｅｎ）は、３２並列展開されたＰＮ系列を生成し、これを１６並列の２ｂｉｔワードとして出力する。この２ｂｉｔワードは、ＩＦＤＭＡ変調処理回路を構成する後続のＬＵＴ２２により、ＩＱ平面上へのＧｒａｙマッピングに対応する１６ｘ２並列の複素Ｇｒａｙコードに変換される。

また、この複素Ｇｒａｙコードは、同じくＩＦＤＭＡ変調処理回路を構成するファン・アウト２３によりコード毎に４倍されることで６４ｘ２並列に展開され、時間領域での繰り返し反復に対応する処理が行われる。すなわち、これがＩＦＤＭ変調の前段変調処理となる。ここで、Ｇｒａｙコードマッピング用のＬＵＴ２２は、アドレス幅２ｂｉｔ／ワード幅１０ｂｉｔを格納したものが１６ｘ２並列必要となり、その容量は、１．２５ｋｂｉｔ（＝４ｘ１０ｘ１６ｘ２／１０２４）である。

ＩＦＤＭＡ変調処理回路の後段には、生成挿入回路を構成するセレクタ２４が配置され、同じく生成挿入回路を構成するＬＵＴ２５に記憶されたＰＡおよびＰｉｌｏｔシンボルを、所望のバーストフレームフォーマットに従って時間多重する処理が行われる。その後、多重信号の先頭の４サンプル部分が、同じく生成挿入回路を構成するファン・アウト２６により、ＣＰとして最後尾に付加され、６８ｘ２並列の１０ｂｉｔワードが得られる。

以上の回路と並行して、ＣＦＯ補償器として、周波数シフト用のＴｗｅｅｄｌｅ波形を生成する回路が必要となるが、この回路は、Ｔｗｅｅｄｌｅ波形を収容したＬＵＴ２７の読み出しポインタ値をインクリメントするアドレス生成回路２８により実現される。

なお、Ｔｗｅｅｄｌｅ波形収容用ＬＵＴ２７の基本容量は、アドレスｂｉｔ幅をデータのｂｉｔ幅と同等程度とすると、１，３６０ｋｂｉｔ（＝１０２４×１０×６８×２／１０２４）となる。ただし、折り畳み収容により、必要容量は、最大で１／８に削減することも可能である。

また、このアドレス生成回路２８は、どのサブキャリアをユーザに割り当てるのかを表すＭａｐ信号と、ＣＦＯの値やＬＮの極性等を表すＣＳＩ（ＣａｒｒｉｅｒＳｔａｔｅＩｎｆｏｒｍａｔｉｏｎ）信号とが与えられて、アドレスを導出する。ここで、Ｍａｐ信号のＭａｐ情報やＣＳＩ信号の極性情報は、各々の送信機毎にサブキャリアの衝突が起こらないように、システムから与えられ、バースト単位で同期的に更新される。

なお、ＣＳＩ信号は、受信機にて送信機のＣＦＯがＰｉｌｏｔ部により検出され、随時更新される。そのため、ＣＳＩ信号のＣＦＯに関する値は、シンボル単位で随時更新することにより、良好なキャリア同期特性を得ることができる。

また、ＣＦＯ補償器を構成する複素乗算器２９、ＤＣオフセット回路３０、ＤＡＣ／Ｓｅｒｄｅｓインタフェース回路３１の動作は、図１で示した後段ＩＦＤＭ変調器１３、ＬＵＴ１４および複素乗算器１５と同様なので、説明を省略する。

ここで、上述した図２で、記載を簡便化するために縮約した記号について説明する。なお、これらの縮約した記号は、以下の各実施の形態においても、同様に適用される。また、以下の各実施の形態において初めて出現する縮約した記号についても、併せて説明する。

（１）ベクトル幅およびワード長の縮約表記
図３（ａ）、（ｂ）は、移動平均フィルタ回路を例にしたベクトル幅およびワード長の縮約表記例を示す説明図である。図３において、（ｂ）は、（ａ）の信号処理回路をより縮約した形態で表記したものである。

図３の移動平均フィルタ回路は、本来無限の精度を持つ実数ないし複素数の信号を、ｍｂｉｔの有限精度を持つ固定小数点信号に置き換えたものを、ワード長ｍとして定義するとともに、この固定小数点ワード信号がｎ並列展開または多重分離されたものを、ベクトル幅として定義する。なお、Ｂｏｏｌｅａｎのワード長は１であり、ベクトル幅やワード長が１である場合は、略記も行うことができるものとする。

（２）２の補数または符号反転演算回路の縮約表記
図４（ａ）、（ｂ）は、２の補数または符号反転演算回路の縮約表記例を示す説明図である。図４において、この回路は、補数演算を表すので、左から右に抜ける黒塗りの矢印で表された主信号は、Ｂｏｏｌｅａｎではないが、ワード長表記は略されている。

また、自ずとインバータは、ｂｉｔ演算器がワード長と等しい数並列化されたものを表すこととなる。この回路例では、Ｕｎｓｉｇｎｅｄ信号およびＳｉｇｎｅｄ信号が定義され、その間の変換回路が示されている他、符号反転を指示するＢｏｏｌｅａｎ信号は、白抜きで区別して表している。

なお、図４（ｂ）は、図４（ａ）の回路をより縮約表記した例であるが、さらにＢｏｏｌｅａｎ信号が省かれるといったことも、この延長として行われる。

（３）複素乗算回路の縮約表記
図５（ａ）〜（ｃ）は、複素乗算回路の縮約表記例を示す説明図である。図５（ａ）は、複素乗算回路の概略構成であり、４個の乗算器、１個の加算器および１個の減算器からなることが分かる。なお、減算器は、２の補数の演算回路内の減算器と類似の回路構成であり、ここでは、記号も同様のものを用いるものとする。

また、ワード長ｍの実変数を２つの入力とする加算器が、ワード長ｍと同数のビット演算ユニット回路により構成できるのに対し、乗算器は、基本的にワード長ｍの３乗と等しい数のビット演算ユニット回路により構成される。実際の加算または乗算回路においては、入力ワード長や許容処理時間に応じた回路の最適化が可能なので、状況はより複雑であるが、ワード長がある程度長ければ、乗算器が回路リソースのボトルネックになるとみなすことが基本的に可能である。

なお、こういった点を踏まえ、図５（ｂ）に示されるように、乗算器の数のみを表記する場合があり、さらに図５（ｃ）に示されるように、略記することもある。

（４）ｂｉｔシフト除算器における固定小数点の縮約表記
図６（ａ）、（ｂ）は、ｂｉｔシフト除算器における固定小数点の縮約表記例を示す説明図である。図６に示されるように、ワード長に対して小数部長を表すこととし、ｂｉｔシフト回路のような実演算を伴わない回路や単なる信号解釈の変更に過ぎなくとも、結果として小数点位置の変更を伴う部分と、ワード長の変更が行われるが、小数点位置の変更を伴わない部分とを、各々図のように区別して表す。

また、小数点位置の変更を伴わなければ、信号の複製分岐やベクトルの合流や分岐とそれに伴うベクトル幅の変更、キャリーオーバを無視した最上位ビット（ＭＳＢ：ＭｏｓｔＳｉｇｎｉｆｉｃａｎｔＢｉｔ）の切り捨てや、最下位ビット（ＬＳＢ：ＬｅａｓｔＳｉｇｎｉｆｉｃａｎｔＢｉｔ）の切り捨ても同様の表記を用いることができる。

また、ワード長の扱いに関しては、加算器の出力部分でキャリーオーバ信号を無視するような処理を行うといった類の場合には、特にこの表記法を用いず、単に入出力における固定小数点位置やワード長の変遷として表す場合もある。

（５）クリップ処理付のｂｉｔシフト乗算器における符号付き固定小数点の縮約表記
図７（ａ）、（ｂ）は、クリップ処理付のｂｉｔシフト乗算器における符号付き固定小数点の縮約表記例を示す説明図である。図７に示されるように、一般的にｂｉｔシフト乗算においても、クリップ処理や符号処理を伴う場合は、実演算を伴うことがある。このように、実演算を伴う場合には、上述のような配線定義のみによる変換表記ではなく、演算器型のシンボルによる回路表記をとる。

実施の形態１．
図８は、この発明の実施の形態１に係るＱＰＳＫ−ＩＦＤＭＡ変調信号処理回路を示す構成図である。図８において、このＱＰＳＫ−ＩＦＤＭＡ変調信号処理回路は、ＱＰＳＫ位相変調器３１、前段ＩＦＤＭ変調器３２、後段ＩＦＤＭ変調器３３、位相ＩＱ変調器３４およびＬＵＴ３５を備えている。

ここで、この発明の実施の形態１に係るＱＰＳＫ−ＩＦＤＭＡ変調信号処理回路は、図１に示した一般的なＱＰＳＫ−ＩＦＤＭ変調信号処理回路とは、ＱＰＳＫ位相変調器３１、後段ＩＦＤＭ変調器３３および位相ＩＱ変調器３４が異なっている。

ＱＰＳＫ位相変調器３１は、ユーザデータを、位相を表す実数系列に変換する。前段ＩＦＤＭ変調器３２は、ＱＰＳＫ位相変調器３１からの実数系列を反復並べ替えする。後段ＩＦＤＭ変調器３３は、前段ＩＦＤＭ変調器１２で反復並べ替えされた実数系列に対して、アドレス（実数）の加算および符号反転演算による変換処理（周波数シフトに対応する処理）を行う。位相ＩＱ変調器３４は、後段ＩＦＤＭ変調器３３からの出力を、ＬＵＴ３５から呼び出した波形を用いて、複素系列に変換する。

具体的には、このＱＰＳＫ−ＩＦＤＭＡ変調信号処理回路は、以下のように式を展開することで、複素乗算器を用いずに変調信号処理が可能であることがわかる。ここでは、６４ポイントＱＰＳＫ−ＩＦＤＭＡにおいて、２５％帯域割当を行う場合の変調演算処理を例に挙げて説明する。

まず、６４サンプルポイントからなるｋ番目のＣｏｄｅを_ｌｘ_ｋとし、ｌ番目のＩＦＤＭシンボルにおけるＷｏｒｄを_ｌＤとすると、_ｌｘ_ｋおよび_ｌＤは、それぞれ次式（１）および次式（２）で表される。

また、ＣＰ長を４ポイントとした場合のインタリーブ変調演算を、次式（３）とする。

また、ＩＦＤＭＡサブキャリアマッピング演算を、次式（４）とする。

また、ＣＳＩに基づく送信周波数補償演算を、次式（５）とする。

同じく、ＣＳＩに基づくｌ番目シンボルの初期位相を、次式（６）として組み入れることにより、ＩＦＤＭＡ変調演算は、次式（７）で表される。

なお、サブキャリアマッピング演算および送信周波数補償演算は、次式（８）および次式（９）により統合することができ、さらに整理すると、次式（１０）が得られる。

ここで、一例として、次式（１１）で表される深さ１０２４（＝１０ｂｉｔアドレシング）のＬＵＴを導入すると、その読み出しポインタ値は、次式（１２）で表されるように、並列展開可能な、加算およびインクリメント演算、並びにＬＳＢの切り捨て操作により求めることができる。

また、ＩＦＤＭＡ変調演算について、次式（１３）で表されるように、ＬＵＴの深さに応じて、任意の精度で近似演算が成立することが分かる。

また、シンボル毎の初期位相は、次式（１４）により更新されるが、これは、上述したインクリメント演算を連続的に行うことによって、演算オーバヘッドなしに連続的に求めることができる。

これにより、複数の複素乗算を行うことなく（複素乗算器を用いることなく）、加算器を用いて処理を行うことが可能である。

以上のように、実施の形態１によれば、ＱＰＳＫ位相変調器は、ユーザデータを、位相を表す実数系列に変換し、前段ＩＦＤＭ変調器は、ＱＰＳＫ位相変調器からの実数系列を反復並べ替えし、後段ＩＦＤＭ変調器は、前段ＩＦＤＭ変調器で反復並べ替えされた実数系列に対して、アドレスの加算および符号反転演算による変換処理を行い、位相ＩＱ変調器は、後段ＩＦＤＭ変調器からの出力を、ＬＵＴから呼び出した波形を用いて、複素系列に変換する。
そのため、ＱＰＳＫ−ＩＦＤＭにおいて、複数の複素乗算を行うことなく、回路規模を縮小することができるとともに、消費電力を低減することができる。

実施の形態２．
図９は、この発明の実施の形態２に係る、ＣＰを除いたフレーム長が６４ポイントで、ＱＰＳＫを１次変調方式とするＩＦＤＭＡ変調信号処理回路を示す構成図である。

図９では、１次変換処理を、Ｔｗｅｅｄｌｅを収容するＬＵＴの参照アドレスで等化的に行うとともに、ＤＣオフセット回路をこのＬＵＴに織り込むことで、さらにこのＬＵＴの容量を基本構成の半分に削減するように、アドレス折り畳み変換回路を組み込んだ構成を示している。

図９に示した回路は、ＣＰ部の演算も含めてＴｗｅｅｄｌｅＬＵＴのアドレス領域で行っているので、乗算器が不要となり、回路規模の点で効率的な構成である。

実施の形態３．
図１０は、この発明の実施の形態３に係る、ＣＰを除いたフレーム長が６４ポイントで、ＱＰＳＫを１次変調方式とするＩＦＤＭＡ変調信号処理回路を示す構成図である。

図１０では、図９に示した実施の形態２と比較して、アドレス折り畳み変換回路を折り畳み解除回路と組み合わせることで、ＬＵＴ容量を減らした構成を示している。図１０に示した回路は、ＴｗｅｅｄｌｅＬＵＴを８回折り畳んだ形態で圧縮しているので、符号ｂｉｔの圧縮効果も含めるとＬＵＴ容量が１／９に圧縮されており、より効率的な構成である。

また同時に、並列展開された個々のＬＵＴのページあたりのアドレス深さも１２８と１／８となっており、ＬＵＴ部セレクタ回路のファン・イン数が十分小さくなり、図９と比較して、さらに回路規模を縮小することができるとともに、消費電力を低減することができる。

実施の形態４．
図１１は、この発明の実施の形態４に係る６４ポイント８ＰＳＫ−ＩＦＤＭＡ変調信号処理回路を、８ｆｏｌｄＴｗｅｅｄｌｅＬＵＴと組み合わせた回路を示す構成図である。

図１１において、Ｇｒａｙコードマッピング部が３ｂｉｔワードに拡張された以外は、図１０に示した実施の形態３に係る６４ポイントＱＰＳＫ−ＩＦＤＭＡ変調信号処理回路と全く同様の回路である。

すなわち、図１１に示した回路は、回路規模の点で効率的な構成であるとともに、ＱＰＳＫと８ＰＳＫとの間で動的に多値度を変更できるので、これらの間の適応変調システムにも親和性が高い構成である。

実施の形態５．
図１２は、この発明の実施の形態５に係る６４ポイント、４ＣＰとした場合のＱＰＳＫ−ＢｌｏｃｋＩＦＤＭＡ変調回路を示す構成図である。図１２において、この回路は、ＢｌｏｃｋＩＦＤＭＡ−ＰＯＮ（受動光ネットワーク：ＰａｓｓｉｖｅＯｐｔｉｃａｌＮｅｔｗｏｒｋ）システムへの適用を想定している。

ＢｌｏｃｋＩＦＤＭＡは、上述したＩＦＤＭＡ変調を、異なるサブキャリアにマッピングさせたうえで並列処理し、最終段で総和をとることにより、多重信号を得る方式である。

ＢｌｏｃｋＩＦＤＭＡ−ＰＯＮシステムにおいては、各々のＩＦＤＭＡ変調処理回路に対して光ネットワークユニット（ＯＮＵ：ＯｐｔｉｃａｌＮｅｔｗｏｒｋＵｎｉｔ）毎に共通したＣＳＩ情報が与えられ、マッピング情報は、各ＯＮＵの各々のＩＦＤＭＡ変調処理回路毎に対応した値が割り当てられる。

また、ＩＦＤＭＡ変調処理回路を受ける総和回路では、同時にＤＣオフセット（図１２に示した構成では、通常０ｘ１００）を加算するとともに、上限値を超えた値（＋０ｘ２００以上）および下限値を超えた値（−０ｘ００１以下）に対して、クリッピング処理を行って符号信号を省く。これにより、変調回路で符号付き信号のＤＡＣ入力仕様に対応した符号なし信号への変換を行う。

さらに、ＴｗｅｅｄｌｅＬＵＴＵｎｆｏｌｄ処理回路部では、極性変換処理を行い、ＬＵＴの値を書き換えることにより、変調ゲインとＩ−ｃｈおよびＱ−ｃｈとの間のゲインバランスの調整を行う。ここで、ＴｗｅｅｄｌｅＬＵＴに格納される値は、通常全てのＩＦＤＭＡ変調処理回路において同じ値でよい。

これにより、図１２に示されるように、乗算器を用いることなく回路を構成することができ、省回路規模で実現できるという効果がある。特に、ＰＯＮシステムにおいては、構成台数の多いＯＮＵ送信機で、回路規模の縮小および消費電力の低減に顕著な効果を有する。

なお、図８において、前段ＩＦＤＭ変調器３２を取り除いたものをシングルサブキャリア変調器とし、シングルサブキャリア変調器を複数並列させ、最終段でそれらのシングルサブキャリア変調信号の総和をとることにより、ｍ−ＰＳＫ−ＩＦＤＭ変調器としてもよい。

また、図８において、位相ＩＱ変調器３４に、絶対値の１ビットシフト機能を付加して強度変調機能を持たせることにより、ＰＡＭ（ＰｕｌｓｅＡｍｐｌｉｔｕｄｅＭｏｄｕｌａｔｉｏｎ）−ＩＦＤＭおよびＰＡＭ−ＢｌｏｃｋＩＦＤＭに対応させてもよい。

１１ＩＱ変調器、１２前段ＩＦＤＭ変調器、１３後段ＩＦＤＭ変調器、１４ＬＵＴ、１５複素乗算器、２１ＰＮ生成器、２２ＬＵＴ、２３ファン・アウト、２４セレクタ、２５ＬＵＴ、２６ファン・アウト、２７ＬＵＴ、２８アドレス生成回路、２９複素乗算器、３０ＤＣオフセット回路、３１ＤＡＣ／Ｓｅｒｄｅｓインタフェース回路、３１ＱＰＳＫ位相変調器、３２前段ＩＦＤＭ変調器、３３後段ＩＦＤＭ変調器、３４位相ＩＱ変調器、３５ＬＵＴ。

Claims

ＯＦＤＭによる通信システムにおける変調信号処理回路であって、
ユーザデータを、位相を表す実数系列に変換するＱＰＳＫ位相変調器と、
前記ＱＰＳＫ位相変調器からの実数系列を反復並べ替えする前段ＩＦＤＭ変調器と、
前記前段ＩＦＤＭ変調器で反復並べ替えされた実数系列に対して、アドレスの加算および符号反転演算による変換処理を行う後段ＩＦＤＭ変調器と、
前記後段ＩＦＤＭ変調器からの出力を、ＬＵＴから呼び出した波形を用いて、複素系列に変換する位相ＩＱ変調器と、
を備えた変調信号処理回路。
前記ＱＰＳＫ位相変調器は、多値度ｍのｍ−ＰＳＫ位相変調器である
請求項１に記載の変調信号処理回路。
ｍ−ＰＳＫ−ＩＦＤＭを複数並列させ、最終段でそれら変調信号の総和をとることにより、ｍ−ＰＳＫ−Ｂｌｏｃｋ−ＩＦＤＭ変調器とする
請求項２に記載の変調信号処理回路。
前記前段ＩＦＤＭ変調器を取り除いたものをシングルサブキャリア変調器とし、
前記シングルサブキャリア変調器を複数並列させ、最終段でそれらのシングルサブキャリア変調信号の総和をとることにより、ｍ−ＰＳＫ−ＩＦＤＭ変調器とする
請求項２または請求項３に記載の変調信号処理回路。
前記位相ＩＱ変調器に、絶対値の１ビットシフト機能を付加して強度変調機能を持たせることにより、ＰＡＭ−ＩＦＤＭおよびＰＡＭ−ＢｌｏｃｋＩＦＤＭに対応させる
請求項２から請求項４までの何れか１項に記載の変調信号処理回路。
ＯＦＤＭによる通信システムにおける変調信号処理回路によって実行される変調信号処理方法であって、
ユーザデータを、位相を表す実数系列に変換するＱＰＳＫ位相変調ステップと、
前記ＱＰＳＫ位相変調ステップで変換された実数系列を反復並べ替えする前段ＩＦＤＭ変調ステップと、
前記前段ＩＦＤＭ変調ステップで反復並べ替えされた実数系列に対して、アドレスの加算および符号反転演算による変換処理を行う後段ＩＦＤＭ変調ステップと、
前記後段ＩＦＤＭ変調ステップによる出力を、ＬＵＴから呼び出した波形を用いて、複素系列に変換する位相ＩＱ変調ステップと、
を備えた変調信号処理方法。