JP3645450B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP3645450B2 JP3645450B2 JP17845499A JP17845499A JP3645450B2 JP 3645450 B2 JP3645450 B2 JP 3645450B2 JP 17845499 A JP17845499 A JP 17845499A JP 17845499 A JP17845499 A JP 17845499A JP 3645450 B2 JP3645450 B2 JP 3645450B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- metal
- metal wiring
- semiconductor substrate
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
- H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
- H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
- H01L2224/02165—Reinforcing structures
- H01L2224/02166—Collar structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05556—Shape in side view
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01074—Tungsten [W]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/049—Nitrides composed of metals from groups of the periodic table
- H01L2924/0504—14th Group
- H01L2924/05042—Si3N4
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
Description
【発明の属する技術分野】
本発明は、半導体装置に関し、特に多層配線を有する半導体装置に関するものである。
【0002】
【従来の技術】
従来より、半導体装置(ICチップ)には、通常、外部との接続を行うためのボンディングパッドが設けられている。
【0003】
図4は、従来の半導体装置におけるボンディングパッド部分の構造を示す断面図である。半導体基板101上には絶縁膜110を介してポリシリコン膜102が形成され、このポリシリコン膜102上には層間絶縁膜103を介してボンディングパッド104が形成されている。このボンディングパッド104上には、パッド部分が開口された絶縁膜105が形成されている。
【0004】
また、パッド開口部の下を除く半導体基板101には、1層目のメタル配線106が形成されている。このメタル配線106上には、層間絶縁膜103を介して2層目のメタル配線107が形成されている。前記メタル配線106とメタル配線107、メタル配線107とボンディングパッド104は、それぞれビヤ108、109にて接続されている。
【0005】
このように構成されたボンディングパッド部分には、ボンディング時の圧力、加熱、あるいは振動により、クラックが発生することがある。そこで、このクラックが半導体基板にまで及ぶのを防ぐために、パッドの下にポリシリコン膜を設けたり、シリコン窒化膜を設けたりしている。
【0006】
【発明が解決しようとする課題】
しかしながら、ポリシリコン膜やシリコン窒化膜をボンディングパッドの下層に設けた場合でも、クラックが半導体基板にまで及ぶことがあり、ポリシリコン膜やシリコン窒化膜を設けるだけでは対策が不十分であるため、さらなる強化が必要とされている。
【0007】
そこで本発明は、前記課題に鑑みてなされたものであり、ボンディングパッド部分に発生するクラックが基板まで達するのを防止できる半導体装置を提供することを目的とする。
【0008】
【課題を解決するための手段】
前記目的を達成するために、本発明の一実施形態の半導体装置は、半導体基板上に形成されたポリシリコン膜と、前記ポリシリコン膜上に絶縁膜を介して形成されたフローティング状態にあるメタル層と、前記メタル層上に、絶縁膜を介して前記メタル層と対向するように形成されたボンディング用のパッドとを具備することを特徴とする。
【0009】
また、本発明の他の実施形態の半導体装置は、半導体基板上に形成されたメタル配線と、前記半導体基板上に、前記メタル配線と絶縁されて形成されたメタル層と、前記メタル層上に、絶縁膜を介して前記メタル層と対向するように形成されたボンディング用のパッドと、前記半導体基板と前記メタル層との間に形成されたポリシリコン膜とを具備することを特徴とする。
【0010】
また、本発明の他の実施形態の半導体装置は、半導体基板上に階層状に形成された多層の配線層と、前記多層の配線層のうち、最上層の配線層に形成されたボンディング用のパッドと、前記半導体基板上に、前記多層の配線層と絶縁されて前記パッドと対向するように形成されたメタル層と、前記半導体基板と前記メタル層との間に形成されたポリシリコン膜とを具備することを特徴とする。
【0011】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態について説明する。
【0012】
図1は、本発明に係る実施形態の半導体装置の平面図である。
【0013】
図1に示すように、半導体装置(ICチップ)1には、この半導体装置に形成された回路の端子である外部接続用のパッド(以下ボンディングパッド)2が形成されている。通常、この半導体装置はパッケージに収納され、ボンディングパッド2はパッケージに設けられた外部リード端子にワイヤボンディングによって接続される。
【0014】
[第1の実施の形態]
次に、第1の実施形態の半導体装置におけるボンディングパッド部分の断面構造について説明する。
【0015】
図2は、本発明の第1の実施形態の半導体装置におけるA−A線に沿った断面図である。
【0016】
半導体基板11上には絶縁膜20を介してポリシリコン膜12が形成され、このポリシリコン膜12上には層間絶縁膜13を介して、フローティング状態のメタルパターン14が形成されている。このメタルパターン14上には、層間絶縁膜13を介してこのメタルパターン14に対向するようにボンディングパッド2が形成されている。このボンディングパッド2上には、パッド2の所定エリアが開口された絶縁膜15が形成されている。
【0017】
前記メタルパターン14の大きさは、ボンディングパッド2の大きさと同等か、これよりも小さくしておく。これは、メタルパターン14とボンディングパッド2との間に形成される容量によって悪い影響を生じないようにするためである。
【0018】
また、ボンディングパッド2のパッド開口部下層を除く半導体基板11上には、層間絶縁膜13を介して1層目の第1メタル配線16が形成されている。この第1メタル配線16上には、層間絶縁膜13を介して2層目の第2メタル配線17が形成され、この第2メタル配線17上には層間絶縁膜13を介してボンディングパッド(3層目のメタル材)2が形成されている。第2メタル配線17とボンディングパッド2はビヤ19にて接続されている。また、前記第1メタル配線16と第2メタル配線17はビヤ18にて接続されてもよい。前記ボンディングパッド2、第1メタル配線16、及び第2メタル配線17はAlなどからなる。ビヤ18、ビヤ19は、タングステンなどからなる。
【0019】
図2に示すこの第1の実施形態のように、メタル材を3層構造で使用する半導体装置では、基板面から1層目の第1メタル配線16と同じ高さにメタルパターン14を形成している。これは、ボンディングパッド2と比較的近い層(例えば、2層目の第2メタル配線17と同じ層)にメタルパターン14が形成されると、パッド2がはがれやすくなる場合があるからである。そこで、1層目の第1メタル配線16の形成工程と同一の工程を用いて、1層目の第1メタル配線16と同じ高さにメタルパターン14を形成する。このように、同一の工程を用いてメタルパターン14を形成すれば製造工程が増加しないため、製造上、有利である。
【0020】
このように構成された半導体装置のボンディングパッド部分では、ワイヤボンディングによってボンディングパッド2、層間絶縁膜13にクラックが発生した場合でも、層間絶縁膜13の下にメタルパターン14が存在しているため、クラックはこのメタルパターン14で止められる。したがって、さらに下の半導体基板11に達することはない。なおここでは、クラックの防止をさらに強化するために、メタルパターン14の下にポリシリコン膜12を形成したが、メタルパターン14のみでクラックを防止できる場合にはポリシリコン膜12は形成しなくてもよい。
【0021】
以上説明したようにこの第1の実施の形態によれば、ボンディングパッドの下層に対向するようにメタルパターンを形成することにより、ボンディングパッド部分に発生するクラックが基板近くまで達するのを防止できる。さらに、前記メタルパターンの形成にメタル配線層を使用することにより、マスク及びPEPを追加することなく、充分なクロック対策を行うことができる。
【0022】
[第2の実施の形態]
次に、第2の実施形態の半導体装置におけるボンディングパッド部分の断面構造について説明する。
【0023】
図3は、本発明の第2の実施形態の半導体装置におけるA−A線に沿った断面図である。
【0024】
半導体基板11上にはポリシリコン膜12が形成され、このポリシリコン膜12上には層間絶縁膜13を介して、フローティング状態のメタルパターン14が形成されている。このメタルパターン14上には、層間絶縁膜13を介してこのメタルパターン14に対向するようにボンディングパッド2が形成されている。このボンディングパッド2上には、パッド2の所定エリアが開口された絶縁膜15が形成されている。
【0025】
前記メタルパターン14の大きさは、ボンディングパッド2の大きさと同等か、これよりも小さくしておく。これは、メタルパターン14とボンディングパッド2との間に形成される容量によって悪い影響を生じないようにするためである。
【0026】
また、ボンディングパッド2のパッド開口部下層を除く半導体基板11上には、層間絶縁膜13を介して1層目の第1メタル配線21が形成されている。この第1メタル配線21上には、層間絶縁膜13を介して2層目の第2メタル配線22が形成され、この第2メタル配線22上には層間絶縁膜13を介して3層目の第3メタル配線23が形成されている。同様に、第3メタル配線23上には、層間絶縁膜13を介して4層目の第4メタル配線24が形成され、この第4メタル配線24上には層間絶縁膜13を介してボンディングパッド(5層目のメタル材)2が形成されている。
【0027】
第4メタル配線24とボンディングパッド2はビヤ28にて接続されている。前記第1メタル配線21と第2メタル配線22はビヤ25にて接続され、第2メタル配線22と第3メタル配線23はビヤ26にて接続され、第3メタル配線23と第4メタル配線24はビヤ27にて接続されてもよい。前記ボンディングパッド2、第1メタル配線21、第2メタル配線22、第3メタル配線23、及び第4メタル配線24はAlなどからなる。ビヤ25〜28は、タングステンなどからなる。
【0028】
図3に示すこの第2の実施形態のように、メタル材を5層構造で使用する半導体装置では、基板面から2層目の第2メタル配線22と同じ高さにメタルパターン14を形成している。これは、ボンディングパッド2と比較的近い層(例えば、4層目の第4メタル配線24と同じ層)にメタルパターン14が形成されると、パッド2がはがれやすくなる場合があるからである。そこで、2層目の第2メタル配線22の形成工程と同一の工程を用いて、2層目の第2メタル配線22と同じ高さにメタルパターン14を形成する。このように、同一の工程を用いてメタルパターン14を形成すれば製造工程が増加しないため、製造上、有利である。なお、ここでは、2層目の第2メタル配線22と同じ高さにメタルパターン14を形成した例を示したが、これに限るわけではなく、1層目の第1メタル配線21あるいは3層目の第3メタル配線23と同じ高さにメタルパターン14を形成してもよい。
【0029】
このように構成された半導体装置のボンディングパッド部分では、ワイヤボンディングによってボンディングパッド2、層間絶縁膜13にクラックが発生した場合でも、層間絶縁膜13の下にメタルパターン14が存在しているため、クラックはこのメタルパターン14で止められる。したがって、クラックがさらに下の半導体基板11に達することはない。なおここでは、クラックの防止をさらに強化するために、メタルパターン14の下にポリシリコン膜12を形成したが、メタルパターン14のみでクラックを防止できる場合にはポリシリコン膜12は形成しなくてもよい。
【0030】
また、1層目の第1メタル配線21と同じ高さにメタルパターン14を形成してもクラックが半導体基板11に達するのを防ぐことができる。しかし、2層目の第2メタル配線22あるいは3層目の第3メタル配線23と同じ高さにメタルパターン14を形成した場合はボンディングパッド2がはがれやすくならず、かつ第1メタル配線21と同じ高さに形成したときに比べて、基板11から離れ位置でクラックを防ぐことができるため、より好ましい。
【0031】
以上説明したようにこの第2の実施の形態によれば、ボンディングパッドの下層に対向するようにメタルパターンを形成することにより、ボンディングパッド部分に発生するクラックが基板近くまで達するのを防止できる。さらに、前記メタルパターンの形成にメタル配線層を使用することにより、マスク及びPEPを追加することなく、充分なクロック対策を行うことができる。
【0032】
【発明の効果】
以上述べたように本発明によれば、ボンディングパッド部分に発生するクラックが基板まで達するのを防止できる半導体装置を提供することが可能である。
【図面の簡単な説明】
【図1】本発明に係る実施形態の半導体装置の平面図である。
【図2】本発明の第1の実施形態の半導体装置におけるボンディングパッド部分の断面図である。
【図3】本発明の第2の実施形態の半導体装置におけるボンディングパッド部分の断面図である。
【図4】従来の半導体装置におけるボンディングパッド部分の断面図である。
【符号の説明】
1…半導体装置(ICチップ)
2…外部接続用のパッド(ボンディングパッド)
11…半導体基板
12…ポリシリコン膜
13…層間絶縁膜
14…メタルパターン
15…絶縁膜
16…第1メタル配線
17…第2メタル配線
18…ビヤ
19…ビヤ
21…第1メタル配線
22…第2メタル配線
23…第3メタル配線
24…第4メタル配線
25…ビヤ
26…ビヤ
27…ビヤ
28…ビヤ
Claims (5)
- 半導体基板上に形成されたポリシリコン膜と、
前記ポリシリコン膜上に絶縁膜を介して形成されたフローティング状態にあるメタル層と、
前記メタル層上に、絶縁膜を介して前記メタル層と対向するように形成されたボンディング用のパッドと、
を具備することを特徴とする半導体装置。 - 半導体基板上に形成されたメタル配線と、
前記半導体基板上に、前記メタル配線と絶縁されて形成されたメタル層と、
前記メタル層上に、絶縁膜を介して前記メタル層と対向するように形成されたボンディング用のパッドと、
前記半導体基板と前記メタル層との間に形成されたポリシリコン膜と、
を具備することを特徴とする半導体装置。 - 半導体基板上に階層状に形成された多層の配線層と、
前記多層の配線層のうち、最上層の配線層に形成されたボンディング用のパッドと、
前記半導体基板上に、前記多層の配線層と絶縁されて前記パッドと対向するように形成されたメタル層と、
前記半導体基板と前記メタル層との間に形成されたポリシリコン膜と、
を具備することを特徴とする半導体装置。 - 前記多層の配線層には多層のメタル配線が形成され、前記多層のメタル配線はn(nは3以上の整数)層のメタル配線からなり、
前記メタル層が、前記半導体基板上に、この半導体基板面から(n−2)層のメタル配線と同じ高さの層に、前記パッドと対向するようにフローティング状態で形成されることを特徴とする請求項3に記載の半導体装置。 - 前記メタル層の領域の大きさは、前記パッドの領域以下であることを特徴とする請求項1乃至4のいずれか1つに記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17845499A JP3645450B2 (ja) | 1999-06-24 | 1999-06-24 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17845499A JP3645450B2 (ja) | 1999-06-24 | 1999-06-24 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001007113A JP2001007113A (ja) | 2001-01-12 |
JP3645450B2 true JP3645450B2 (ja) | 2005-05-11 |
Family
ID=16048809
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17845499A Expired - Fee Related JP3645450B2 (ja) | 1999-06-24 | 1999-06-24 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3645450B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11626376B2 (en) | 2020-09-08 | 2023-04-11 | Kioxia Corporation | Semiconductor device having a plurality of first structural bodies provided below a connection terminal and manufacturing method thereof |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7629689B2 (en) | 2004-01-22 | 2009-12-08 | Kawasaki Microelectronics, Inc. | Semiconductor integrated circuit having connection pads over active elements |
JP6524730B2 (ja) * | 2015-03-17 | 2019-06-05 | セイコーエプソン株式会社 | 半導体装置 |
-
1999
- 1999-06-24 JP JP17845499A patent/JP3645450B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11626376B2 (en) | 2020-09-08 | 2023-04-11 | Kioxia Corporation | Semiconductor device having a plurality of first structural bodies provided below a connection terminal and manufacturing method thereof |
Also Published As
Publication number | Publication date |
---|---|
JP2001007113A (ja) | 2001-01-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6650002B1 (en) | Semiconductor device having active element connected to an electrode metal pad via a barrier metal layer and interlayer insulating film | |
US6100589A (en) | Semiconductor device and a method for making the same that provide arrangement of a connecting region for an external connecting terminal | |
US7646087B2 (en) | Multiple-dies semiconductor device with redistributed layer pads | |
JP2916326B2 (ja) | 半導体装置のパッド構造 | |
US5220199A (en) | Semiconductor integrated circuit device in which a semiconductor chip is mounted with solder bumps for mounting to a wiring substrate | |
US7915744B2 (en) | Bond pad structures and semiconductor devices using the same | |
JPH0373136B2 (ja) | ||
US6455943B1 (en) | Bonding pad structure of semiconductor device having improved bondability | |
JP3898350B2 (ja) | 半導体装置 | |
US20080003820A1 (en) | Bonding pad structure and method for making the same | |
JP2002231753A (ja) | 半導体素子のボンディングパッド及びその製造方法 | |
US5463255A (en) | Semiconductor integrated circuit device having an electrode pad including an extended wire bonding portion | |
JP3645450B2 (ja) | 半導体装置 | |
US6459154B2 (en) | Bonding pad structure of a semiconductor device and method of fabricating the same | |
JPS58200526A (ja) | 多層配線を有する半導体装置 | |
JPS5833705B2 (ja) | タソウハイセンオ ユウスルハンドウタイソウチ | |
JP2555924B2 (ja) | 半導体装置 | |
JPS63293930A (ja) | 半導体装置における電極 | |
JPH03108338A (ja) | 半導体集積回路装置 | |
JPS6325951A (ja) | 半導体装置 | |
KR20050117715A (ko) | 반도체 패키지 및 그 제조방법 | |
JPH0462176B2 (ja) | ||
EP3376533B1 (en) | Pad structure and integrated circuit die using the same | |
JP2570457B2 (ja) | 半導体装置 | |
KR100752885B1 (ko) | 반도체 칩 및 반도체 칩의 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040113 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040210 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040412 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050201 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050203 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080210 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090210 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100210 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |