JP3644697B2 - 電力mos装置用集積構造電流感知抵抗 - Google Patents
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Description
【産業上の利用分野】
本発明は、電力MOS装置用、特に過負荷自己保護型電力MOS装置用の、集積構造電流感知抵抗に関するものである。
【0002】
【従来の技術】
電力MOS装置は、例えば出力負荷短絡回路による、過大電流に対して電力装置を保護するのに適した集積回路を特色にできる。
【0003】
典型的な解決法は電流感知MOSFET(酸化金属半導体電界効果トランジスタ)を具えた負帰還ループを設け、そのMOSFETのドレインとゲートとがそれぞれ主電力MOSFETのドレインとゲートとへ接続されて、且つそのMOSFETのソースが、電流感知抵抗を通して、集積された構成要素のソース端子へ接続される。バイポーラ接合トランジスタ(BJT)のベース−エミッタ接合が前記の感知抵抗を横切って接続され、一方そのバイポーラ接合トランジスタのコレクタは前記の二つのMOSFETの共通ゲートへ接続される。ゲート抵抗が集積された構成要素の外部ゲート端子と前記共通ゲートとの間に直列に最後に接続される。
【0004】
実際の装置においては、主電力MOSFETが感知MOSFETよりも非常に多数の類似のセルを具えているとしても、前記感知MOSFETと主電力MOSFETとの双方が類似のセルで作り上げられる。
【0005】
前記の主電力MOSFETを通って流れる電流の小さい一部分である前記の感知MOSFETを通って流れる電流は、この電力MOSFETを通って流れる電流が指令された最大値を超える場合に、感知抵抗を通って流れる一部分の電流が前記のバイポーラ接合トランジスタをターンオンするのに充分な電圧降下を発生するように値が選択されている感知抵抗を横切って電圧降下を発生する。ゲート抵抗から流れ出る電流によって、これが最後に前記の二つのMOSFETのゲートへ印加される電圧を減少させて、かくしてそれらを通って流れる電流が更に増大するのを防止する。
【0006】
更にその上、より高い温度において電流に対する最大値が減少するので、そのような負帰還ループの正の温度係数がこの保護回路の保護性能を改善する。
【0007】
国際出願番号第WO 91/09424 号に、上記の種類の帰還ループを電力トランジスタと同じ基板内に含んでいる電力装置が記載されている。その感知抵抗はそのMOSセルの多結晶珪素ゲート層と同時に得られる多結晶珪素ストリップから作り上げられている。
【0008】
この解決方法は感知抵抗を設置するために表面上に専用区域を必要とし、それは源泉セルの系列の外部にある。
【0009】
【発明が解決しようとする課題】
記載された技術の状態を考慮して、本発明の目的は区域の最小限の浪費に導く集積構造感知抵抗を提供することである。
【0010】
【課題を解決するための手段】
本発明によると、そのような目的は、アレイにおいて配置された第1の複数個及び第2の複数個の同じセルから各々形成された主電力装置及び電流感知装置を具える電力MOS装置用の集積構造電流感知抵抗であって、前記セルの各々は、第2導電型の半導体材料内に得られる第1導電型のディープボディ領域と、前記第1導電型の横方向チャネル領域と、前記ディープボディ領域内に部分的に延在すると共に前記横方向チャネル領域内に部分的に延在する前記第2導電型のソース領域と、前記チャネル領域上に重ねられた薄いゲート酸化物層によって前記半導体材料の上部表面から絶縁された導電性ゲート層とを具え、前記第1の複数個のセルにおける各々のセルは、第1の重ねられた導電性ソース電極によって前記第1の複数個のセルにおける他のすべてのセルと互いに電気的に接続され、前記第2の複数個のセルにおける各々のセルは、第2の重ねられた導電性ソース電極によって前記第2の複数個のセルにおける他のすべてのセルと互いに電気的に接続される、集積構造電流感知抵抗において、該抵抗は、前記第1の複数個のセルにおける少なくとも1個のセルのディープボディ領域から前記第2の複数個のセルにおける対応するセルのディープボディ領域まで延在する少なくとも1個のドープ領域から成ることを特徴とする電力MOS装置用集積構造電流感知抵抗によって達成される。
【0011】
本発明の第1の実施例においては、その集積構造電流感知抵抗は、前記第1の複数個のセルにおける少なくとも1個のセルのディープボディ領域に接続すると共にそこから前記第2の複数個のセルにおける対応するセルのディープボディ領域まで延在する前記第1導電型の延長されたディープボディ領域から成る。
【0012】
本発明の第2の実施例においては、その集積構造電流感知抵抗は、前記第1の複数個のセルにおける少なくとも1個のセルのディープボディ領域に接続すると共にそこから前記第2の複数個のセルにおける対応するセルのディープボディ領域まで延在する前記第1導電型の延長されたディープボディ領域内に配置される前記第2導電型の半導体領域から成る。
【0013】
本発明の第3の実施例においては、その集積構造電流感知抵抗は、前記第1の複数個のセルにおける少なくとも1個のセルのディープボディ領域に接続すると共にそこから前記第2の複数個のセルにおける対応するセルのディープボディ領域まで延在する前記第1導電型のボディ領域から成る。
【0014】
本発明のおかげて、電力装置のセルの配列(アレイ)に不規則性を導入することなく、集積構造電流感知抵抗を得ることが可能であり、且つ従って必要な面積を低減する。
【0015】
【実施例】
本発明の三つの実施例を添付の図面を参照して以下詳細に説明しよう。
【0016】
電力MOS装置、例えばnチャネルMOSFETが複数のセル1a及び1bにより作り上げられ、それらの各々は高ドープp+ ディープボディ領域2を具えており、その電力MOSFETのドレイン領域を表現する高ドープn+ 基板4上に成長された半導体材料の上面から低ドープn- エピタキシャル層3まで延びている。前記のp+
ディープボディ領域2の一面上に、低ドープp- チャネル領域5が設けられ、且つ高度にドープされたn+ ソース領域6が部分的にはp+ ディープボディ領域2内で且つ部分的には前記チャネル領域5内に延在している。薄いゲート酸化物層8によりこの半導体の上面から絶縁された多結晶珪素ゲート層7が、特定のバイアス条件のもとで活性チャネルの形成を許容するように、前記チャネル領域5の上に重ねられている。
【0017】
セル1aのp+ ディープボディ領域2とn+ ソース領域6とに接触する第1ソース電極層Saによって互いに接続されたセル1aのアレイが主電力MOSFETを構成し、一方今度は第2ソース電極層Sbによって同様に互いに接続されたセル1bの小さいアレイが感知MOSFETを構成している。
【0018】
図1に示された第1の実施例においては、少なくとも1個の主電力MOSFETのセル1aのp+ ディープボディ領域2が、感知MOSFETの相当するセル1bのp+ ディープボディ領域2と併合されるために延在しており、且つかくして延長されたディープボディ領域20が得られ、それはそれぞれソース電極Sa及びSbにより対向する側で接触される。そのようなソース電極Sa及びSbはかくして延長されたp+ ディープボディ領域20により電気的に接続され、それが感知MOSFETのソース電極Sbへの直列接続において、感知抵抗Rsを導入する。
【0019】
図2に示された第2の実施例においては、少なくとも1個の主電力MOSFETのセル1aのp+ ディープボディ領域2が再び延ばされて、且つ先の実施例におけると同様に延長されたp+ ディープボディ領域20を得るために、感知MOSFETの相当するセル1bのp+ ディープボディ領域2と併合される。それから延長されたn+ 半導体領域21がそのディープボディ領域20内に設けられて、前記の相当するセル1bのn+ ソース領域6と併合される。ソース電極Sa及びSbは延長されたn+ 半導体領域21の二つの側に接触し、それがソース電極SaとSbとの間の直列接続において、感知抵抗Rsを導入する。延長されたp+ ディープボディ領域20が延長されたn+ 半導体領域21をn- エピタキシャル層3から絶縁し、且つすべての寄生的動作を防止するためにソース電極Saへ接続される。
【0020】
第1ソース電極Saは集積された構成要素の外部ソース端子Sへも接続されている。
【0021】
多結晶珪素ゲート層7が、図面には示されていない集積されたゲート抵抗を通して、ゲート端子へ接続されており、一方同じく図示されていないバイポーラ接合トランジスタが感知抵抗Rsを横切って接続されたそれのベース−エミッタ接合を有している。前に記載した種類の負帰還ループがかくして得られる。
【0022】
図3に示された第2の実施例の変形は、延長されたp+ ディープボディ領域20と延長されたn+ 半導体領域21とが対向する側で双方とも接触されており、かくしてソース電極SaとSbとの間の直列接続において、二つの並列に接続された抵抗Rsp とRsnとを導入する。
【0023】
図4に示された第3の実施例においては、延長されたp+ ディープボディ領域が無くて、第1の複数のセル1aの少なくとも1個のセル1aのディープボディ領域2を第2の複数の相当するセル1bのディープボディ領域2へ接続するように、p- ボディ領域50が形成されている。このp- 領域の固有抵抗は前記のp+ 領域の固有抵抗よりも大幅に高いので、このボディ領域50により導入される抵抗は先の実施例のディープボディ領域20により導入される抵抗よりも大幅に高い。
【0024】
前述の実施例にすべてにおいて、第1の複数と第2の複数とのセルの間に並列に接続された幾つかの延長された領域があり得て、二つのソース領域の間の抵抗はそれら全部の並列により与えられる。
【0025】
本発明の第1の実施例による集積構造電流感知抵抗により特徴付けられる電力MOS装置を得るのに適した製造手順は、図5〜9に示されており、且つ電力MOS装置の製造のための既知の手順と同じ工程を含んでおり、且つn+ 型のこの例においては、高度にドープされた半導体基板4上に、例えばn型の、低ドープエピタキシャル層3の成長により開始する。
【0026】
フィールド酸化物層18が成長されてしまった後に、電力MOSFETの主セル1aと感知セル1bを構成する複数のp+ ディープボディ領域2、及び延長されたp+ ディープボディ領域20を形成するために、高濃度のp型ドーパントのマスクされた注入と引き続く拡散とが実行される(図5)。
【0027】
マスクする工程の後に、エピタキシャル層3の表面上に活性区域が規定され、薄いゲート酸化物層8がそれから前記の活性区域上に成長され、且つ多結晶珪素ゲート層7が前記のゲート酸化物層8上に引き続いて堆積されて、且つ低固有抵抗を達成するためにドープされる(図6)。
【0028】
それから多結晶珪素ゲート層7が前記ゲート領域の外側を選択的にエッチングされて、且つマスクする工程の後に、電力MOSFETの各セル1aと1bとのp-型チャネル領域5を形成するために、前記ゲート領域の下へ低濃度のp型ドーパントが注入され且つ拡散される(図7)。
【0029】
次の工程は、セル1aと1bとのソース領域6を形成するための、前記ゲート領域の側における高濃度のn型ドーパントのマスクされた注入と拡散、及び多結晶珪素ゲート層7上の絶縁酸化物層17の堆積である(図8)。
【0030】
この手順の最後の工程は接触区域の規定と、二つのソース電極Sa及びSbを形成するのに適した導電性層の堆積、及び不活性化層の堆積を伴う(図9)。
【0031】
この電力MOSFETへの接触を形成するために、基板4の底面の金属化も設けられる。
【0032】
この技術に熟達した誰にでも明らかなように、本発明による構造はp型の強度にドープされた基板により手順流れを開始することにより簡単に、絶縁ゲートバイポーラトランジスタ(IGBT)にも使用され得て、その基板上には前述のエピタキシャル層3に類似したn型のエピタキシャル層がその時成長される。
【0033】
また、本発明はpチャネルの装置にも適合され、この場合にはn型領域に対してp型領域を代用すること及びその逆のことが必要である。
【0034】
本発明はドレイン電極がソース及びゲート電極と同じ面上にある集積された装置にも適合され、前述の手順流れに対する変形はこの技術に熟達した誰にでもよく知られている。
【図面の簡単な説明】
【図1】 本発明の第1の実施例による集積構造電流感知抵抗の断面図である。
【図2】 本発明の第2の実施例による集積構造電流感知抵抗の断面図である。
【図3】 前記の第2の実施例の変形による集積構造電流感知抵抗の断面図である。
【図4】 本発明の第3の実施例による集積構造電流感知抵抗の断面図である。
【図5】 本発明の第1の実施例による集積構造電流感知抵抗を設けられた電力MOS装置の製造手順における一工程の断面図である。
【図6】 本発明の第1の実施例による集積構造電流感知抵抗を設けられた電力MOS装置の製造手順における一工程の断面図である。
【図7】 本発明の第1の実施例による集積構造電流感知抵抗を設けられた電力MOS装置の製造手順における一工程の断面図である。
【図8】 本発明の第1の実施例による集積構造電流感知抵抗を設けられた電力MOS装置の製造手順における一工程の断面図である。
【図9】 本発明の第1の実施例による集積構造電流感知抵抗を設けられた電力MOS装置の製造手順における一工程の断面図である。
【符号の説明】
1a, 1b セル
2 高ドープp+ ディープボディ領域
3 低ドープn- エピタキシャル層
4 高ドープn+ 基板
5 低ドープp- チャネル領域
6 高度にドープされたn+ ソース領域
7 多結晶珪素ゲート層
8 薄いゲート酸化物層
9 絶縁酸化物層
18 フィールド酸化物層
20 延長されたディープボディ領域
21 延長されたn+ 半導体領域
50 p- ボディ領域
S 外部ソース端子
Sa 第1ソース電極
Sb 第2ソース電極
Rs 感知抵抗
Rsn, Rsp 並列に接続された抵抗
Claims (16)
- アレイにおいて配置された第1の複数個及び第2の複数個の同じセルから各々形成された主電力装置及び電流感知装置を具える電力MOS装置用の集積構造電流感知抵抗であって、前記セルの各々は、第2導電型の半導体材料内に得られる第1導電型のディープボディ領域と、前記第1導電型の横方向チャネル領域と、前記ディープボディ領域内に部分的に延在すると共に前記横方向チャネル領域内に部分的に延在する前記第2導電型のソース領域と、前記チャネル領域上に重ねられた薄いゲート酸化物層によって前記半導体材料の上部表面から絶縁された導電性ゲート層とを具え、前記第1の複数個のセルにおける各々のセルは、第1の重ねられた導電性ソース電極によって前記第1の複数個のセルにおける他のすべてのセルと互いに電気的に接続され、前記第2の複数個のセルにおける各々のセルは、第2の重ねられた導電性ソース電極によって前記第2の複数個のセルにおける他のすべてのセルと互いに電気的に接続される、集積構造電流感知抵抗において、該抵抗は、前記第1の複数個のセルにおける少なくとも1個のセルのディープボディ領域から前記第2の複数個のセルにおける対応するセルのディープボディ領域まで延在する少なくとも1個のドープ領域から成ることを特徴とする集積構造電流感知抵抗。
- 請求項1記載の集積構造電流感知抵抗において、該抵抗は、前記第1の複数個のセルにおける少なくとも1個のセルのディープボディ領域に接続すると共にそこから前記第2の複数個のセルにおける対応するセルのディープボディ領域まで延在する前記第1導電型の延長されたディープボディ領域から成ることを特徴とする集積構造電流感知抵抗。
- 請求項1記載の集積構造電流感知抵抗において、該抵抗は、前記第1の複数個のセルにおける少なくとも1個のセルのディープボディ領域に接続すると共にそこから前記第2の複数個のセルにおける対応するセルのディープボディ領域まで延在する前記第1導電型の延長されたディープボディ領域内に配置される前記第2導電型の半導体領域から成ることを特徴とする集積構造電流感知抵抗。
- 請求項1記載の集積構造電流感知抵抗において、該抵抗は、前記第1の複数個のセルにおける少なくとも1個のセルのディープボディ領域に接続すると共にそこから前記第2の複数個のセルにおける対応するセルのディープボディ領域まで延在する前記第1導電型のボディ領域から成ることを特徴とする集積構造電流感知抵抗。
- 請求項1記載の集積構造電流感知抵抗において、該抵抗は、前記第1の複数個のセルにおける各々のセルのディープボディ領域から前記第2の複数個のセルにおける対応するセルのディープボディ領域まで各々延在する複数の並列に接続されたドープ領域から成ることを特徴とする集積構造電流感知抵抗。
- 請求項1ないし5のいずれか1項に記載の集積構造電流感知抵抗において、前記第1導電型のすべての領域は、アクセプタ不純物でドープされた半導体領域であり、前記第2導電型のすべての領域は、ドナー不純物でドープされた半導体領域であることを特徴とする集積構造電流感知抵抗。
- 請求項2又は3記載の集積構造電流感知抵抗において、前記第1導電型のすべての領域は、アクセプタ不純物でドープされた半導体領域であり、前記第2導電型のすべての領域は、ドナー不純物でドープされた半導体領域であり、第1導電型の前記ディープボディ領域及び前記延長されたディープボディ領域は、p + 型半導体領域であることを特徴とする集積構造電流感知抵抗。
- 請求項4記載の集積構造電流感知抵抗において、前記第1導電型のすべての領域は、アクセプタ不純物でドープされた半導体領域であり、前記第2導電型のすべての領域は、ドナー不純物でドープされた半導体領域であり、第1導電型の前記横方向チャネル領域及び前記ボディ領域は、p − 型半導体領域であることを特徴とする集積構造電流感知抵抗。
- 請求項6記載の集積構造電流感知抵抗において、
第2導電型の前記ソース領域がn+ 型半導体領域であることを特徴とする電力MOS装置用集積構造電流感知抵抗。 - 請求項1ないし5のいずれか1項に記載の集積構造電流感知抵抗において、前記第1導電型のすべての領域は、ドナー不純物でドープされた半導体領域であり、前記第2導電型のすべての領域は、アクセプタ不純物でドープされた半導体領域であることを特徴とする集積構造電流感知抵抗。
- 請求項2又は3記載の集積構造電流感知抵抗において、前記第1導電型のすべての領域は、ドナー不純物でドープされた半導体領域であり、前記第2導電型のすべての領域は、アクセプタ不純物でドープされた半導体領域であり、第1導電型の前記ディープボディ領域及び前記延長されたディープボディ領域は、n + 型半導体領域であることを特徴とする集積構造電流感知抵抗。
- 請求項4記載の集積構造電流感知抵抗において、前記第1導電型のすべての領域は、ドナー不純物でドープされた半導体領域であり、前記第2導電型のすべての領域は、アクセプタ不純物でドープされた半導体領域であり、第1導電型の前記横方向チャネル領域及び前記ボディ領域は、n − 型半導体領域であることを特徴とする集積構造電流感知抵抗。
- 請求項10記載の集積構造電流感知抵抗において、
第2導電型の前記ソース領域がp+ 型半導体領域であることを特徴とする電力MOS装置用集積構造電流感知抵抗。 - 前記請求項のいずれか1項記載の集積構造電流感知抵抗において、
前記第2導電型の前記半導体材料が半導体基板上に成長されたエピタキシャル層であることを特徴とする電力MOS装置用集積構造電流感知抵抗。 - 請求項14記載の集積構造電流感知抵抗において、
前記半導体基板が前記第1導電型のものであることを特徴とする電力MOS装置用集積構造電流感知抵抗。 - 請求項14記載の集積構造電流感知抵抗において、
前記半導体基板が前記第2導電型のものであることを特徴とする電力MOS装置用集積構造電流感知抵抗。
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