JP3641149B2 - 自己破壊型半導体装置 - Google Patents
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Description
【発明の属する技術分野】
本発明は、機密性の高い重要な情報を記憶および処理する機能を備えた半導体集積回路のメモリ内容の改ざんに対する物理的セキュリティー技術に係わり、特に物理的攻撃を検出したときに自己破壊を行う自己破壊型半導体装置に関するものである。
【0002】
【従来の技術】
近年、電子的な現金である電子マネーをネットワークシステムを介して送受信する際に用いられるICカード及びそのICカード搭載用のICチップの開発が活発に行われている。このICチップは、データ記億部に加えて、高機能化・ハイセキュリティ化のための制御部(CPU)を備えた一つの半導体装置であり、ハイエンドクラスではデジタルデータの改ざん防止のため、暗号を使用して信号処理するための暗号処理専用のコプロセッサも搭載されている。
【0003】
また、ハイエンドクラスのICチップには、デジタルデータの偽造対策として、耐タンパ(Tamper resistance )回路と呼ばれる不正動作防止回路も搭載されている。耐タンパ回路は、アタッカ(不正な解析者)がICチップを解析し、その動作を解析して、デジタルデータを改ざん、偽造することを防止する回路で、この耐タンパ回路の例としては、周波数検知回路、温度検知回路、電源電圧検知回路等がある。
【0004】
周波数検知回路については、アタッカがCPUへのクロックを1命令ごと入れながら解析する手法をとることが考えられ、この解析を防ぐためにCPUのクロックを検知する低周波検知回路が内蔵されている。
また、ICチップ上の集積回路は、どんな温度でも動作するというわけではなく、必ず最適の動作温度が存在する。この動作温度以外になったときには、動作が保証できなくなるため、温度検知回路により、規格外の温度になったとき集積回路の動作を停止させるようにしている。
同様に、規格電圧以外の電圧が印加されると集積回路の動作が不安定になるため、電源電圧検知回路により、正常電圧以外の電圧になったとき集積回路が動作しないように工夫している。
【0005】
しかし、これらの耐タンパ回路は、外部接続用電極を介したICチップの電気的な信号データ解析を防止するためのものなので、ICチップの物理的な解剖・解析を防止することはできない。
また、これらの耐タンパ回路は、外部接続用電極より供給された電力によって動作する回路であって、ICカードがリーダ/ライタに装着された状態におけるアタッカによる解析に対する防衛策であるに過ぎない。
【0006】
一般的に、アタッカが仕掛ける攻撃には制限はなく、偽造・改ざんの目的達成のためには、利用可能な全ての手法が試みられるであろう。これに対して、物理的攻撃に対処しなくてはならないICチップ提供者の立場からは、コストや、チップサイズ、動作周波数、機能等の様々な制約条件によって、アタッカが仕掛けると考えうる全ての攻撃形態に対して、万全の対策をすべて準備し、チップ上ないしシステム上に予め組み込んでおくことは不可能である。
【0007】
例えば、半導体集積回路(Integrated Circuit;IC )が形成されている半導体装置のその集積回路の機能、動作方法、回路方式、回路パタン、記憶データなどを解析するため、従来より、図9に示すように、半導体装置に設けられている外部接続用の電極パッド7(7−1〜7−8)あるいは電極パッド7とワイヤボンディングされているコンタクトパターン35(35−1〜35−8)に探査用電源を接続し、電気信号を供給してICテスター等で端子の信号の入出力信号を測定する方法がある。
【0008】
また、それらの解析のため、半導体装置表面より光学顕微鏡などの形状認識装置を用いて、回路ブロック構成や、回路パタンそのものを観察し、さらに一歩進んで、電子ビームテスター等を用いて電極パッド7に現れない電位信号を集積回路内部の配線上で観測する方法がある。
したがって、現行のICカード13においては、ICモジュール11を開放・解剖し、ICチップ12内部の情報を読み出し、さらにメモリ内容を解析して改ざんすることが可能であり、セキュリテイーの観点から問題である。
【0009】
例えば、現在使用されている接触型ICカードは次のように構成されている。すなわち、キャッシュカードやクレジットカードと同じサイズのプラスティック材料からなるカード本体13と、中央演算部やメモリ等を内蔵したICモジュール11とからなり、カード表面の8つのコンタクトパターン35を介して、ICチップ上の外部接続用電極パッド7によりカード外部と電気信号をやり取りを行っている。このICカードは、従来の磁気カードの置き換えとして、厚み0.76mmの中にICチップと接触端子を納めることが必要不可欠とされている。
【0010】
図9は、現在使用されている接触型のICカード13の概略的な構成例を示しており、同図において、(a)はICカード13に搭載された半導体集積回路における回路ブロック配置を示す平面図、(b)は断面図、(c)はICモジュール搭載例を示す断面図である。
図9(c)に示すように、カード厚0.76mmのICカード13には、ICチップ12とコンタクト電極基体とから構成されるICモジュール11がホットメルト接着剤34によって搭載されている。コンタクト電極基体は、ガラスエポキシ基板36上に接触型ICカード13の電極に当たるコンタクトパターン35の銅箔を印刷したものである。
【0011】
また、ICモジュール11は、コンタクトパターン35を形成したガラスエポキシ基板36に、ICチップ12がダイボンディングされ、金ワイヤ37によって、外部接続用電極パッド7と各コンタクトパターン35とがワイヤーボンディングされた後、モールド樹脂38により固定・封止された構造をしている。
【0012】
図9(a)に示すように、ICチップ12の上には、暗号コードや認証コードなど特に重要な情報を記憶している、複数ビットのデータの電気的な書込及び一括消去が可能な不揮発性メモリからなるデータメモリ(フラッシュメモリ、EEPROMあるいは強誘電体薄膜メモリなどで構成)14、およびその書込・消去のための電圧昇圧回路を始めとする周辺回路15、所定の制御プログラムが記憶された読み出し専用のプログラムメモリ(ROMなどで構成)16、プログラムメモリ16に記憶された制御プログラムを読み出し、この制御プログラムに応じて処理を行い、演算や不揮発性メモリ内に記憶されているデータの書換等の制御を行う中央演算処理部(CPU)17、一時的にデータを記憶する、揮発性メモリからなるランダムアクセスメモリ(RAM)18、セキュリティー認証用マイクロプロセッサ(MPU)19が形成されている。そして、これらの周辺には、データバスおよび電源供給用の電極配線(図示せず)が施されている。
【0013】
また、ICカード13とは別体のリーダ/ライタからICチップ12へ電気信号や駆動電圧を供給するために、このICチップ12の対向する2辺の端部近傍にはアルミニウム等の金属からなる合計8個の外部接続用電極パッド7が形成されている。したがって、カード表面のコンタクトパターン35を介して、ICチップ12上の外部接続用電極パッド7によりチップ外部との電気信号のやり取りが行われる。
なお、外部からの電気信号の読み出しや書き込みの際には、認証あるいは暗号処理用のマイクロプロセッサ19により電気信号の暗号処理が行われてセキュリティーを高めている。
【0014】
上記のICチップ12内の特にデータメモリ14には、通信の際に必要なプロトコル、認証用の番号コード、セキュリティーに必要なパスワードなどの重要なデータが格納されている。
そのため、これらのコードやデータ類、さらには半導体装置を構成している回路ブロック、回路パタンなどの情報は、ICカードの偽造・改ざんを防止する観点から、アタッカによって読み出されることを阻止する必要がある。
【0015】
しかしながら、図9に示すような半導体装置においては、上部からの光学的観察によって回路構成ブロックを始め、機能素子回路、データメモリ14やプログラムメモリ16及び認証用マイクロプロセッサ19の配置を見ることができ、その上、電子ビームを用いたプロービング測定により、メモリ素子の記憶内容を容易に読み出したり、認証用マイクロプロセッサ19をトリガー暴走させて誤動作させ、認証プロセスそのものをスキップさせたりすることが可能であった。
【0016】
そこで、ICモジュールの薄型化及び上部からの光学的観察を阻止する目的も兼ねて、最近の高密度実装技術においては、ICチップ12の半導体集積回路の形成されている素子面側に電気的な接続を得るためのバンプ電極を形成し、ICチップを裏返して外部接続用のコンタクト電極が形成された実装基板(電極基体)と接続するフリップチップ実装が頻繁に採用されている。
【0017】
図10(a)はフリップチップ実装を行ったICモジュールの断面図、図10(b)はICチップ単体の下面図である。
電極基体32は、ガラスエポキシ基板にコンタクトパターン35の銅箔を印刷したものである。ICチップ12は、異方性導電接着樹脂(ACF:Anisotropic Conductive Film )61が塗布された電極基体32のICチップ搭載面に、電極基体32の電極パッドと電極パッド7−1〜7−8とがバンプ27を介して接続されるように搭載される。電極基体32上に搭載されたICチップ12はモールド樹脂38によって封止される。
これにより、ICチップ12は、その前後左右上下が電極基体32及びモールド樹脂38で覆われ、簡単に取り出すことができないように保護されている。
【0018】
ところが、半導体集積回路の形成された半導体基板の裏面から、非破壊で、半導体基板表面近傍の回路を観察する手法も故障解析技術等の要請により開発されている。この手法は、観察光源として半導体基板に吸収されにくい波長の赤外線を用いることにより、半導体基板の透明性を高めて、主に金属からなる配線パタン等を半導体基板裏面側より観察するものである。これにより、最下層のトランジスタのパターンや第一層の配線パターンを非破壊で観察することができる。
【0019】
図10(a)に示すフリップチップ実装方法では、チップ裏面が外側に露出するため、ICチップ12の素子面側よりもむしろ裏面側からのパタン観察が容易となる。勿論、フリップチップ実装する場合には、ICチップ裏面にはチップ保護用のモールド樹脂38がコーティングされている。しかし、このような樹脂は化学薬品を用いれば容易に除去可能であるため、モールド樹脂38によって裏面側からのパタン観察を阻止することは困難である。
【0020】
そこで、上記の問題を解決する一手法として、筆者らは、薄型電力供給源を内蔵し、かつ薄型電力供給源をICチップの裏面に搭載することで、裏面からの光学的観察を阻止する自己破壊型半導体装置を提案した(特願平10−110527号、特願平10−188829号、特願平10−243444号)。
このような実装構造をとる概念的理由は以下の通りである。前述したように、アタッカによる物理的解析手法は多岐にわたり、その全てに有効な防御策を施すことは技術的にも困難が多く、またコスト的にも不可能である。より主体的な防御策としては、アタッカによる攻撃を限定させ、その限定した攻撃範囲において有効な防御策を組み込むことである。
【0021】
つまり、薄型電力供給源をフリップチップ実装したICチップの裏面に積層実装する構造にすると、アタッカはICチップ解析を進めるために、薄型電力供給源を最初に取り外さなくてはならなくなる。そこで、薄型電力供給源が取り外されたことを検知した場合に秘密重要情報を確実に消去する自己破壊の仕組みを考案した。
このような自己破壊型半導体装置に対するアタッカの攻撃として想定されるのは、(イ)遮蔽用の薄型電力供給源を取り外す、(ロ)薄型電力供給源を予め短絡させるなどしてメモリ消去をできないようにするという2つである。
【0022】
したがって、自己破壊型半導体装置に要求される自己破壊機能は、電力供給源に対する攻撃を検知したら、秘密重要情報を消去することである。さらに、アタッカによる攻撃は、何時起こるか予測できず、ICチップの動作保証期間の間、常にアタッカによる攻撃を監視し続ける必要がある。そこで、耐タンパ回路は、薄型電力供給源の限られた電池容量の範囲で、ICチップの動作保証期間の間、常時、攻撃検知を続け、かつアタッカによる攻撃を検知した場合は、直ちにメモリを消去しなくてはならない。
【0023】
上述の自己破壊型半導体装置では、攻撃検知センサとして、薄型電力供給源そのものを用い、その電圧変化を常時監視することとする。そして、薄型電力供給源の電力を、電力供給源と並列に接続された大容量の破壊用キャパシタに蓄積することで、電力供給源が先に攻撃されて、動作不良となった場合の、破壊用電力供給源としておく。当然、電力供給源と破壊用キャパシタ、及び破壊用キャパシタと破壊回路との接続は、電圧変化検出回路からの検出出力により同時に切り替わるようになっている。
【0024】
図11に、特願平10−110527号で提案した自己破壊型半導体装置の基本的な回路ブロック構成図を示す。半導体基板9上の半導体集積回路1には、前述した図9(a)に示すように、本来のICカード機能に必要なデータメモリ14、プログラムメモリ16、中央演算処理部17、ランダムアクセスメモリ18、認証用マイクロプロセッサ19が形成されているが、ここでは省略している。
【0025】
本構成では、以上の構成に加えて、破壊回路2として、メモリ情報を破壊する破壊回路が付加されており、さらに半導体基板9上には、破壊用キャパシタ3、制御用回路乃至素子4、および電圧変化検出回路5が形成されている。
そして、電圧変化検出回路5により端子電圧が常時監視されている端子10に、薄型の電力供給源6が接続配置されている。
破壊回路2を駆動するための電源としては、半導体基板9上に形成された大容量の破壊用キャパシタ3に蓄積された電荷を用いる。このキャパシタ3には、通常動作状態において、制御回路乃至素子4を介して電力供給源6が接続されており、電力供給源6の出力電圧は、電圧変化検出回路5により、随時、監視されている。
【0026】
図12は上記の自己破壊型半導体装置の基本構成を示しており、(a)は平面図、(b)は断面図である。
自己破壊型のICチップ12が形成された半導体基板9は、ICカード13としての動作に必要な8つの電極パッド7に加え、電力供給源6と接続するための電極パッド10が新たに2つ(コンタクトペア)追加されている。
薄型の電力供給源6は、図12(b)に示すように、正極集電体兼端子板21、正極22、固体電解質23、負極24、負極集電体兼端子板25の積層構造により形成され、周辺を封止材26により熱溶着封止されている。また、正極集電体兼端子板21と負極集電体兼端子板25の外形寸法を異なる設計とし、金属等の導電性材料に電池端面が接触しても、短絡しないように構成されている。なお、通常は、正極集電体兼端子板21の面積が負極集電体兼端子板25より小さめになっている。
【0027】
そして、電力供給源の接続リード28と電力供給源接続用電極パッド10は、バンプ27により接続されている。
電力供給源6の搭載方法には、図12(a)に示すように、ICチップ12に並列に配置することも可能である。
しかし、表面側を電極基体により遮蔽するフェースダウンのフリップチップ実装をする場合には、裏面観察を阻止するために、図12(b)に示すように裏面側に接着フィルム20を介して搭載することが好ましい。これにより、裏面側を光学的に遮蔽することができる。
【0028】
また、図13(a)は、特願平10−188829号で提案した自己破壊型半導体装置の配置構成例を示す下面図、図13(b)はこの自己破壊型半導体装置の断面図、図14はフリップチップ実装の様子を示す図である。なお、図13(a)は、フリップチップ実装を行う前の状態を示している。
この自己破壊型半導体装置では、電極基体32a上にフリップチップ実装したICチップ12aの裏面を遮蔽するように複数本の接続リード28を持つ電力供給源6を搭載したものである。
【0029】
2n本の接続リード28を持つ電力供給源6の実装構造に対応して、ICチップ12aが形成された半導体基板9aには、ICカードとしての動作に必要な8つの外部接続用電極パッド7(7−1〜7−8)に加え、電力供給源6aと接続するための電極パッド10が2n個、すなわち電力供給源6aの正極リード用にn個、負極リード用にn個追加されている。
そして、電極基体32aのICチップ搭載面には、ICチップ12aの外部接続用電極パッド7−1〜7−8に対応する外部接続用電極パッド62−1〜62−8が形成され、各電極パッド62−1〜62−8は、それぞれスルーホール等によってコンタクトパターン35−1〜35−8と接続されている。
【0030】
さらに、電極基体32aのICチップ搭載面には、ICチップ12aの2n個の電力供給源接続用電極パッド10に対応する2n個(正極及び負極用にn個ずつ)の電力供給源接続用電極パッド63が形成されると共に、電力供給源6bの2n本の接続リード28に対応する2n個(正極及び負極リード用にn個ずつ)の電力供給源接続用電極パッド64が形成されている。そして、電極パッド63の各々は、対応する電極パッド64と配線接続されている。
【0031】
この自己破壊型半導体装置では、図13(b)に示すように、電極基体32aのICチップ搭載面全体に塗布された異方性導電接着樹脂61を介して、ICチップ12aが電極基体32a上にフリップチップ実装される。さらに、電極基体32aにフリップチップ実装されたICチップ12aの裏面に、電力供給源6が接着フィルム20を介して搭載され、その接続リード28と電極基体32aの電力供給源接続用電極パッド64とが電気的に接続される。
こうして、電力供給源6によるICチップ12aの裏面遮蔽効果を備えた実装構造を実現することができる。
さらに、特願平10−243444号では、図13、図14で示した電力供給源6と電力供給源接続用電極パッド64を金属薄膜で覆う構造を提案した。
【0032】
【発明が解決しようとする課題】
以上のような自己破壊型半導体装置では、ICチップの動作保証期間の間、常にアタッカによる攻撃を監視し続ける必要がある。そして、ICチップの改ざんを目的とするアタッカが電力供給源6を取り外そうとした場合には、これを直ちに検出して、半導体集積回路1内のデータメモリ14のメモリ情報を確実に破壊しなくてはならない。
しかし、従来の自己破壊型半導体装置では、耐タンパ回路(破壊回路2、破壊用キャパシタ3、制御回路乃至素子4及び電圧変化検出回路5)のスタンバイ時の動作電流が大きいため、耐タンパ回路を電力供給源の限られた電池容量でICチップの動作保証期間の間、動作させることが難しいという問題点があった。
【0033】
また、ICチップの遮蔽用に用いている電力供給源6が自己破壊用の電力供給源であることを解析により認知したアタッカが、改ざんを目的とする解剖に当たって、予め電力供給源6に針を刺す等して、電力供給源6を短絡させようと試みる場合も想定される。
しかし、図11に示した従来の自己破壊型半導体装置では、電圧変化検出回路5が電力供給源6の短絡に対して直ちに反応しないため、短絡した電力供給源6を通じて、破壊用キャパシタ3に蓄えられた電荷が放電してしまい、その結果、自己破壊メカニズムが作動しないという問題点があった。
【0034】
本発明は、上記課題を解決するためになされたもので、電力供給源の限られた電池容量で必要な期間動作し、かつ半導体集積回路のメモリ内容の改ざん行為を確実に防止できる自己破壊型半導体装置を提供することを目的とする。
【0035】
【課題を解決するための手段】
本発明の自己破壊型半導体装置は、半導体メモリ素子と、このメモリ素子に記憶されたデータを処理する中央演算処理素子と、半導体メモリ素子のメモリ情報の少なくとも一部を消去することにより自己破壊を行う破壊回路(2)と、この破壊回路により自己破壊を行うための電荷を蓄積しておく破壊用キャパシタ(3)と、破壊用キャパシタに電荷を蓄積する電力供給源の正極及び負極用に設けられた接続端子(10a,10b)と、正極及び負極用の接続端子の端子間電圧を監視しその電圧低下に応じて検出信号を出力する電圧変化検出回路(5a)と、通常動作時は上記接続端子を介して電力供給源と破壊用キャパシタを接続し、電圧変化検出回路から検出信号が出力されたときは、上記接続を遮断して破壊用キャパシタと破壊回路を接続する制御回路乃至素子(4a)とを、同一半導体基板(9a)上に有すると共に、上記接続端子に接続された電力供給源(6)を有している。電圧変化検出回路(5a)は、電力供給源の開放・短絡を検出する開放・短絡検出回路(50)と、所定の基準電圧を生成する基準電圧設定回路(51)と、開放・短絡検出回路の出力電圧(Vin)と基準電圧設定回路の基準電圧(Vref )とを比較し、開放・短絡検出回路の出力電圧低下を検出したとき上記検出信号(Vout )を出力する差動増幅回路(52)とを備え、各回路がMOSトランジスタ回路から構成される。また、制御回路乃至素子(4a)は、CMOSセレクタ回路から構成される。
電力供給源(6)の取り外しや短絡が発生すると、電圧変化検出回路(5a)により電圧低下が検出される。この検出信号により制御回路乃至素子(4a)がオン動作し、破壊回路(2)と破壊用キャパシタ(3)が接続される。これにより、破壊用キャパシタ(3)に蓄積された電荷が破壊回路(2)に供給される。そのため、改ざんしようとする集積回路の必須メモリデータが破壊されるので、改ざんは不可能となる。
【0036】
また、請求項2に記載のように、上記開放・短絡検出回路(50)は、正極及び負極用の接続端子間に直列に挿入された第1、第2、第3のキャパシタ(C1,C2,C3)からなる接続端子間電圧分圧部と、ソース電極が上記接続端子を介して電力供給源の高電位側と接続され、ドレイン電極が上記接続端子を介して電力供給源の低電位側と接続され、ゲート電極が第1、第2のキャパシタの接続点に接続されたpチャネルMOSトランジスタ(Q1)とを備え、第2、第3のキャパシタの接続点で得られる分圧電圧を出力するものである。
このように、開放・短絡検出回路(50)は、電力供給源(6)が接続端子(10a,10b)から外され、接続端子が開放端となったことを検出するためのRC時定数回路で構成されている。電力供給源(6)が接続端子(10a,10b)から取り外されると、キャパシタ(C1,C2,C3)に蓄えられた電荷は、pチャネルMOSトランジスタ(Q1)を通る経路で放電され、出力電圧(Vin)が低下する。また、電力供給源(6)の短絡が発生した場合には、出力電圧(Vin)は直ちに低下する。
また、請求項3に記載のように、上記基準電圧設定回路(51)は、上記正極および負極用の接続端子間に直列に挿入された第1、第2のキャパシタ(C10,C11)を備え、第1、第2のキャパシタの接続点で得られる分圧電圧を上記基準電圧(Vref )として出力するものである。
【0037】
また、請求項4に記載のように、上記差動増幅回路(52)は、第1、第2のpチャネルMOSトランジスタ(Q20,Q21)からなる差動増幅部と、差動増幅部と接続された、第1、第2のnチャネルMOSトランジスタ(Q22,Q23)からなるカレントミラー型負荷と、カレントミラー型負荷と接続された、パワー制御用の第3のpチャネルMOSトランジスタ(Q24)とを備え、第1、第2のpチャネルMOSトランジスタのソース電極が、上記接続端子を介して電力供給源の高電位側と接続され、第1、第2のpチャネルMOSトランジスタのドレイン電極が、第1、第2のnチャネルMOSトランジスタのドレイン電極とそれぞれ接続され、第1のpチャネルMOSトランジスタのゲート電極に上記開放・短絡検出回路の出力電圧が入力され、第2のpチャネルMOSトランジスタのゲート電極に上記基準電圧設定回路の基準電圧が入力され、第1、第2のnチャネルMOSトランジスタのソース電極が、第3のpチャネルMOSトランジスタのソース電極と接続され、第3のpチャネルMOSトランジスタのゲート電極に上記開放・短絡検出回路の出力電圧が入力され、第3のpチャネルMOSトランジスタのドレイン電極が、上記接続端子を介して電力供給源の低電位側と接続され、第2のpチャネルMOSトランジスタと第2のnチャネルMOSトランジスタの共通ドレイン電極の電圧を上記検出信号(Vout )として出力するものである。
このように差動増幅回路として、検出感度の高い変形カレントミラー型の差動増幅回路を用いることにより、開放・短絡検出回路の出力電圧(Vin)と基準電圧設定回路の基準電圧(Vref )の電位差を精度良く検出することができる。
【0038】
また、請求項5に記載のように、上記差動増幅回路の検出信号(Vout )と相補な信号(バーVout )を生成するデジタル出力バッファ回路(53)を有し、上記制御回路乃至素子(4a)は、ソース電極とドレイン電極がそれぞれ共通接続されたpチャネルMOSトランジスタ(Q40,Q42)とnチャネルMOSトランジスタ(Q41,Q43)のペアで構成されたトランスミッションゲートを2つ直列接続してなるCMOSセレクタ回路であり、各トランスミッションゲートでは、pチャネルMOSトランジスタの基板電極がドレイン電極と接続され、nチャネルMOSトランジスタの基板電極が上記接続端子を介して電力供給源の低電位側と接続され、第1のトランスミッションゲート内のnチャネルMOSトランジスタと第2のトランスミッションゲート内のpチャネルMOSトランジスタの各ゲート電極に上記検出信号が入力され、第1のトランスミッションゲート内のpチャネルMOSトランジスタと第2のトランスミッションゲート内のnチャネルMOSトランジスタの各ゲート電極に上記検出信号と相補な信号が入力され、各トランジスタの共通接続されたドレイン電極が上記破壊用キャパシタと接続され、第1のトランスミッションゲート内の各トランジスタの共通接続されたソース電極が上記接続端子と接続され、第2のトランスミッションゲート内の各トランジスタの共通接続されたソース電極が上記破壊回路と接続されるものである。
【0039】
また、請求項6に記載のように、上記デジタル出力バッファ回路(53)は、nチャネルMOSトランジスタ(Q30)とpチャネルMOSトランジスタ(Q31)とから構成されるCMOSインバータであり、nチャネルMOSトランジスタとpチャネルMOSトランジスタのゲート電極同士が接続されると共に、ドレイン電極同士が接続され、pチャネルMOSトランジスタのソース電極及び基板電極が上記接続端子を介して電力供給源の高電位側と接続され、nチャネルMOSトランジスタのソース電極及び基板電極が上記接続端子を介して電力供給源の低電位側と接続され、各トランジスタの共通接続されたゲート電極に上記差動増幅回路の検出信号が入力され、各トランジスタの共通接続されたドレイン電極から上記検出信号(Vout )と相補な信号(バーVout )を出力する。
また、請求項7に記載のように、ドレイン電極とソース電極が上記基準電圧設定回路(51)、差動増幅回路(52)、制御回路乃至素子(4a)、破壊用キャパシタ(3)及び破壊回路(2)と接続端子(10a)との間に直列に挿入され、ゲート電極に上記開放・短絡検出回路(50)の出力電圧(Vin)が入力される、電力供給源短絡時保護用のnチャネルMOSトランジスタ(Q50)を有するものである。
【0040】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。図1は本発明の実施の形態を示す自己破壊型半導体装置の回路ブロック構成図である。
本実施の形態においても、図9と同様に、半導体基板9a上の半導体集積回路1には、本来のICカード機能に必要なデータメモリ、周辺回路、プログラムメモリ、中央演算処理部、ランダムアクセスメモリ、セキュリティー認証用マイクロプロセッサが形成されているが、ここでは省略している。
【0041】
本発明では、以上の構成に加えて、データメモリのメモリ情報を消去する破壊回路2が半導体基板9a上に付加されており、さらに破壊回路2、破壊用キャパシタ3、制御用回路乃至素子4a及び電圧変化検出回路5aが半導体基板9a上に付加されている。こうして、自己破壊型のICチップ12aが構成されている。
【0042】
そして、本発明では、破壊回路2を駆動するための電力を蓄積するものとして、半導体基板9a上に形成された大容量の破壊用キャパシタ3を用いる。破壊用キャパシタ3は、半導体基板9a上に形成した熱酸化膜(Si02 )を絶縁膜として利用する構造にし、大容量のものとするのが望ましい。
というのは、熱酸化膜の場合、そのリーク電流が極めて少ない等の特徴が利用でき、エネルギー密度の小さな薄型の電力供給源6によってキャパシタ3に大量の電荷を蓄積でき、しかもリークによるエネルギー消費が少なくできるからである。
【0043】
破壊用キャパシタ3に電荷を蓄積するための薄型の電力供給源6は、図12(b)に示すように、正極集電体兼端子板21、正極22、固体電解質23、負極24、負極集電体兼端子板25の積層構造により形成され、周辺を封止材26により熱溶着封止されている。
【0044】
なお、電力供給源6は、破壊回路2、破壊用キャパシタ3、制御回路乃至素子4a、電圧変化検出回路5aに電力を供給するものであって、破壊回路2を除く半導体集積回路1には、8つの外部接続用電極パッド7のうちの電力供給端子を介して外部から電力が供給される。
【0045】
以上のような電力供給源6に対して、ICチップ12aが形成された半導体基板9aには、ICカードとしての動作に必要な8つの外部接続用電極パッド7に加え、電力供給源6の正極と接続するための電力供給源接続用電極パッド10aが少なくとも2個追加され、さらに電力供給源6の負極と接続するための電力供給源接続用電極パッド10bが少なくとも1個追加されている。
【0046】
電圧変化検出回路5aは、電力供給源接続用電極パッド10aと10b間の電圧、すなわち電力供給源6の出力電圧を随時、監視している。この電圧変化検出回路5aは、電力供給源6の開放・短絡を検出する開放・短絡検出回路50と、所定の基準電圧Vref を生成する基準電圧設定回路51と、開放・短絡検出回路50の出力電圧Vinと基準電圧設定回路51の基準電圧Vref とを比較する差動増幅回路52と、差動増幅回路52から出力される検出信号Vout と相補な信号バーVout を生成するデジタル出力バッファ回路53と、電力供給源短絡時保護用のnチャネルMOSトランジスタQ50とから構成されている。
【0047】
そして、制御回路乃至素子4aは、電圧変化検出回路5aから出力される検出信号を制御入力とするスイッチを有しており、このスイッチは、電圧変化検出回路5aからの検出信号出力がない通常動作状態において図1に示すNC側を選択している。
【0048】
次に、本実施の形態の自己破壊型半導体装置を設計するに当たって、考慮すべき課題としては以下の2つがある。
イ)自己破壊機能を実現する耐タンパ回路において許容される消費電流Istの大きさ
ロ)破壊用キャパシタ3に必要とされる容量値CBKの大きさ
【0049】
以下、このような課題に対する考え方を説明する。
まず、電力供給源6の電池容量をCBT[mAh]とし、耐タンパ回路(破壊回路2、破壊用キャパシタ3、制御回路乃至素子4a及び電圧変化検出回路5a)が動作し続けなくてはならない動作保証期間をT[h]とする。
耐タンパ回路において許容される常時導通可能な電流量Istは、次式で与えられる。
Ist=CBT/T[A] ・・・(1)
【0050】
例えば、現在手に入りうる厚さ0.3mmの薄型リチウム電池の場合、電池サイズが1×1cm2 の場合、その電池容量CBTは約3mAhである。耐タンパ回路の動作保証期間Tを約3年と仮定すると、単純計算よりシステムに許容される定常電流値Istは、約114nAとなる。
耐タンパ回路全体の平常時の動作電流は、この定常電流値Ist未満に止めるように設計しなくてはならない。
【0051】
図1に示す耐タンパ回路において、考慮しなくてはならない消費電流は、開放・短絡検出回路50を流れるスタンバイ電流ILK1 と、差動増幅回路52の動作電流ILK2 と、デジタル出力バッファ回路53を流れるリーク電流ILK3 の3つである。
後述のように、基準電圧設定回路51は直列接続された複数個のキャパシタから構成されるので、基準電圧設定回路51を流れるリーク電流成分は問題とはならない。同様に、破壊用キャパシタ3も容量であるので、破壊用キャパシタ3を流れるリーク電流成分も問題とはならない。
【0052】
一方、通常動作時に、破壊用キャパシタ3から制御回路乃至素子4aを介して破壊回路2に流れるリーク電流が考えられるので、その大きさを微弱に止めることが重要である。後述のように、制御回路乃至素子4aは2つのCMOSトランスミッションゲートから構成されるので、各トランスミッションゲートのしきい値電圧を高めに設定することで、サブスレッショルドリーク電流を小さく絞ることが可能である。
【0053】
したがって、図1に示す耐タンパ回路において、常時導通している総電流量がIst未満であるという条件は、次式で与えられる。
ILK1 +ILK2 +ILK3 <Ist ・・・(2)
【0054】
次に、データメモリの特に重要な情報を記憶しているメモリ部分を消去するために必要な電荷量Qerは、破壊回路2を構成する電圧昇圧回路に流す電流Icp及びその駆動時間tcpより、次式で与えられる。
Qer=Icp×tcp ・・・(3)
これにより、破壊用キャパシタ3に必要とされる容量値CBKは、電力供給源6の出力電圧をVddとすると、次式で与えられる。
CBK=α×Qer/Vdd ・・・(4)
式(4)において、αは安全係数であり、1より大きい正の実数である。
【0055】
具体的には、Vdd=3.3Vで動作する64kbitのEEPROMを消去するのに、標準的な0.6μmのデザインルールで製造されたチャンネルホットエレクトロン注入方式で書込/消去するEEPROMでは、消去電流1mAを消去時間10msの間、流し続ける必要がある。
したがって、破壊用キャパシタ3の容量値CBKとしては、α=3として式(4)を用いると、約10μFが必要となる。
【0056】
なお、この破壊用キャパシタ3に必要とされる容量値CBKは、データメモリに採用されている不揮発性メモリの消去方式に強く依存している。
EEPROMを構成している浮遊ゲート素子のトンネル酸化膜間に、制御ゲート電極に高電圧を印加した際にファウラー・ノルドハイムトンネル電流を流すことにより消去を行う方式(FN消去方式)の場合には、消去時の電流はさほど必要ではなく、また消去時間も短くなる。したがって、FN消去方式によるEEPROMをデータメモリとして用いた場合、破壊用キャパシタ3に要求される容量値CBKは10μFよりも1桁から2桁弱程小さくなる可能性がある。
【0057】
以上の条件のもと、図1の自己破壊型半導体装置を以下のように構成する。図2は、図1の自己破壊型半導体装置の具体的な1構成例を示す回路ブロック構成図である。
まず、電力供給源6の開放(取り外し)・短絡を検出する開放・短絡検出回路50について説明する。図3は開放・短絡検出回路50の1構成例を示す回路図である。
【0058】
図3の開放・短絡検出回路50は、電力供給源接続用電極パッド10a,10b間に直列に挿入された3つのキャパシタC1,C2,C3からなる接続端子間電圧分圧部と、ソース電極が正極用の電極パッド10aと接続され、ドレイン電極が負極用の電極パッド10bと接続され、ゲート電極がキャパシタC1,C2の接続点に接続された、開放端検出用のpチャネルMOSトランジスタQ1とを備えている。
【0059】
本実施の形態の開放・短絡検出回路50は、電力供給源6が電力供給源接続用電極パッド10a,10bから外され、電極パッド10a,10bが開放端となったことを検出するためのRC時定数回路で構成されている。
電力供給源6の出力電圧Vddは、キャパシタC1,C2,C3によって分圧される。そして、キャパシタC2,C3の接続点で得られる分圧電圧が開放・短絡検出回路50の出力電圧Vinとなる。
【0060】
次に、このような開放・短絡検出回路50の動作を説明する。
通常動作状態において、pチャネルMOSトランジスタQ1は、キャパシタC1,C2の接続点で得られる分圧電圧によりバイアスされ、常時オン状態にある。
ここで、電力供給源6が電力供給源接続用電極パッド10a,10bから取り外されると、キャパシタC1,C2,C3に蓄えられた電荷は、オン状態にあるpチャネルMOSトランジスタQ1を通る経路で放電される。
【0061】
このような回路のRC時定数の抵抗成分Rは、pチャネルMOSトランジスタQ1のオン抵抗により与えられる。また、RC時定数の容量成分Cは、キャパシタC1,C2,C3により与えられる。
よって、電力供給源6が電力供給源接続用電極パッド10a,10bから取り外されると、出力電圧Vinは、上記RC時定数に従って次第に低下する。
【0062】
また、電力供給源6の短絡が発生した場合には、この短絡によってキャパシタC1,C2,C3に蓄えられた電荷が即座に放電されるので、出力電圧Vinは、直ちに低下する。
以上のような開放・短絡検出回路50を流れる電流ILK1 は、pチャネルMOSトランジスタQ1を流れるサブスレッショルド電流であり、この電流値はトランジスタQ1のしきい値電圧の設定の仕方により小さく絞り込むことが可能である。
【0063】
本実施の形態の開放・短絡検出回路50では、上記RC時定数が、電力供給源接続用電極パッド10a,10bの開放が発生した際の放電時定数を決定している。
したがって、電力供給源6の取り外しに応じて自己破壊機能を速やかに動作させるためには、RC時定数をできるだけ短くして、出力電圧Vinを速やかに低下させる必要がある。
【0064】
一方、電力供給源6の電池容量の消耗を抑えるために、pチャネルMOSトランジスタQ1を流れるサブスレッショルド電流ILK1 をできるだけ小さく絞り込む必要がある。これに伴い、トランジスタQ1のオン抵抗Rが大きくなるので、RC時定数を短くするために、キャパシタC1,C2,C3を微小な容量に設定することが望ましい。
【0065】
次に、所定の基準電圧Vref を生成する基準電圧設定回路51について説明する。図4は基準電圧設定回路51の1構成例を示す回路図である。
本実施の形態の基準電圧設定回路51は、キャパシタC10,C11からなる容量分割回路で構成される。電力供給源6及びそれに並列接続された破壊用キャパシタ3からの電圧Vddは、キャパシタC10,C11により分圧される。そして、キャパシタC10,C11の接続点で得られる分圧電圧が基準電圧Vref となる。
【0066】
この基準電圧設定回路51に蓄えられる電荷量Qは、次式で与えられる。
Q=Ctot ×Vdd=C11×Vref =C10×(Vdd−Vref )・・・(5)
式(5)において、Ctot は、基準電圧設定回路51の総容量であり、次式で与えられる。
Ctot =C10×C11/(C10+C11) ・・・(6)
【0067】
よって、式(5)、(6)より、キャパシタC10,C11の接続点から出力される基準電圧Vref は、以下のようになる。
本実施の形態では、キャパシタC10,C11の直列接続によって基準電圧設定回路51を構成しているので、その電流経路にリーク経路がない。したがって、電力供給源6の限られた電力を消費することがない構成となっている。
【0068】
次に、電圧変化検出回路5における心臓部とも云うべき差動増幅回路52について説明する。
図5は差動増幅回路52の1構成例を示す回路図である。本実施の形態では、差動増幅回路52として、MOSトランジスタによる変形カレントミラー型差動増幅回路を用いている。
【0069】
本実施の形態では、通常、2つのpチャネルMOSトランジスタでカレントミラー型負荷を組むところを、2つのnチャネルMOSトランジスタQ22,Q23でカレントミラー型負荷を構成し、代わりに2つのpチャネルMOSトランジスタQ20,Q21で差動増幅部を構成している。
このように従来のカレントミラー型センスアンプの回路内ブロック構成を逆転させることにより、差動増幅回路全体の消費電流を低減し、限られた電池容量の電力供給源6により長時間動作可能な回路構成としてある。
【0070】
差動増幅部を構成する2つのpチャネルMOSトランジスタQ20,Q21のソース電極は、正極用の電力供給源接続用電極パッド10aを介して電力供給源6の高電位側と接続される。
第1のpチャネルMOSトランジスタQ20のドレイン電極は、カレントミラー型負荷を構成する第1のnチャネルMOSトランジスタQ22のドレイン電極と接続され、第2のpチャネルMOSトランジスタQ21のドレイン電極は、同負荷を構成する第2のnチャネルMOSトランジスタQ23のドレイン電極と接続される。
【0071】
第1、第2のnチャネルMOSトランジスタQ22,Q23のソース電極は、パワー制御用の第3のpチャネルMOSトランジスタQ24のソース電極と接続される。この第3のpチャネルMOSトランジスタQ24のドレイン電極は、負極用の電力供給源接続用電極パッド10bを介して電力供給源6の低電位側と接続される。
【0072】
第1のpチャネルMOSトランジスタQ20のゲート電極及び第3のpチャネルMOSトランジスタQ24のゲート電極には、開放・短絡検出回路50からの出力電圧Vinが入力される。
一方、第2のpチャネルMOSトランジスタQ21のゲート電極には、基準電圧設定回路51からの基準電圧Vref が入力される。
そして、第2のpチャネルMOSトランジスタQ21と第2のnチャネルMOSトランジスタQ23の共通ドレイン電極の電圧が検出信号Vout として出力される。
【0073】
2つのnチャネルMOSトランジスタQ22,Q23で構成されるカレントミラー型負荷では、トランジスタQ22のドレイン電極とトランジスタQ22,23のゲート電極とが接続されることにより、第1のnチャネルMOSトランジスタQ22のドレイン電流と等しいドレイン電流が流れるように第2のnチャネルMOSトランジスタQ23のゲート電極がバイアスされる。
これにより、差動増幅部のVin側とVref 側とが同一の電流駆動を受けるように構成される。
【0074】
そして、検出信号Vout の電位は、差動増幅部を構成する第1のpチャネルMOSトランジスタQ20と第2のpチャネルMOSトランジスタQ21とを流れる電流の比で決定される。
次に、差動増幅回路52の動作を説明する。まず、通常動作状態において、開放・短絡検出回路50からの出力電圧Vinと基準電圧設定回路51からの基準電圧Vref は、等電位となるように各回路で設定されている。
【0075】
このとき、差動増幅回路52は、「H」レベルの検出信号Vout を出力する。一方、電力供給源6の取り外しや短絡によって、開放・短絡検出回路50の出力電圧Vinが基準電圧設定回路51の基準電圧Vref より低くなると、差動増幅回路52は、「L」レベルの検出信号Vout を出力する。
なお、ここでの「H」レベルとは、後述するデジタル出力バッファ回路53のしきい値電圧以上のレベルを意味する。
【0076】
以上のような差動増幅回路52において、カレントミラー型負荷の共通接続されたソース電極側に直列接続された第3のpチャネルMOSトランジスタQ24は、図5の変形カレントミラー型差動増幅回路全体のパワーダウン制御のために用いられている。
したがって、差動増幅回路52の動作電流ILK2 は、第3のpチャネルMOSトランジスタQ24を流れるサブスレッショルド電流である。このサブスレッショルド電流は、pチャネルMOSトランジスタQ24のしきい値電圧の設定の仕方により小さく絞り込むことが可能である。
【0077】
次に、差動増幅回路52から出力された検出信号Vout をVss(0)あるいはVddの2値電圧に変換するデジタル出力バッファ回路53について説明する。
図6はデジタル出力バッファ回路53の1構成例を示す回路図である。本実施の形態では、デジタル出力バッファ回路53として、CMOSインバータを用いている。
【0078】
図6に示すように、CMOSインバータは、nチャネルMOSトランジスタQ30を駆動素子、pチャネルMOSトランジスタQ31を負荷素子とし、トランジスタQ30,Q31のゲート電極を共通接続して入力端子とし、ドレイン電極を共通接続して出力端子としたものである。すなわち、nチャネルMOSトランジスタQ30とpチャネルMOSトランジスタQ31とが電力供給源接続用電極パッド10a,10bを介して電力供給源6の高電位Vddと低電位Vssとの間に直列接続されている。
【0079】
nチャネルMOSトランジスタQ30の基板電極は、通常、低電位Vssに接続(接地)されており、pチャネルMOSトランジスタQ31の基板電極は、高電位Vddに接続されている。
差動増幅回路52から出力された検出信号Vout は、トランジスタQ30,Q31の共通接続されたゲート電極に印加され、検出信号と相補な信号バーVout が、トランジスタQ30,Q31の共通接続されたドレイン電極から取り出される。
【0080】
このようなCMOSインバータでは、検出信号Vout が「L」レベルのとき、nチャネルMOSトランジスタQ30がオフ(非導通)となり、pチャネルMOSトランジスタQ31がオン(導通)となって、出力信号バーVout が「H」レベルとなる。
逆に、検出信号Vout が「H」レベルのとき、nチャネルMOSトランジスタQ30がオンとなり、pチャネルMOSトランジスタQ31がオフとなって、出力信号バーVout が「L」レベルとなる。
【0081】
このように、差動増幅回路52からの検出信号Vout に応じて、トランジスタQ30,Q31の何れか一方が導通、他方が非導通となるので、高電位Vddから低電位Vssへ向かうCMOS回路を通じての電流リークが原理的に少ない。
ただし、実際のCMOSインバータでは、何れか一方のMOSトランジスタがオフしても、チャネル部をリークするサブスレッショルド電流が存在するので、この電流がCMOSインバータ全体を通じたリーク電流ILK3 となる。このサブスレッショルド電流に関しては、トランジスタQ30,Q31のしきい値電圧を高めに設定するなどして低減することが可能である。
【0082】
次に、制御回路乃至素子4aについて説明する。図7は制御回路乃至素子4aの1構成例を示す回路図である。本実施の形態では、制御回路乃至素子4aとして、CMOSトランスミッションゲートを2つ組み合わせたCMOSセレクタ回路を用いている。
【0083】
この制御回路乃至素子4aに要求される特性は、以下の通りである。
通常動作時には、電力供給源6の出力電圧が制御回路乃至素子4aを介して破壊用キャパシタ3に印加され、破壊用キャパシタ3に破壊用電荷が蓄積される。このとき、破壊用キャパシタ3と破壊回路2との間は非道通状態となっている。
【0084】
一方、開放・短絡検出回路50と基準電圧設定回路51との間に生じた電圧差が差動増幅回路52によって検出されると、その「L」レベルの検出信号Vout はデジタル出力バッファ回路53により「H」レベルの出力信号バーVout に変換される。
これに応じて、制御回路乃至素子4aは、電力供給源6と破壊用キャパシタ3との経路を遮断し、代わって破壊用キャパシタ3と破壊回路2との経路を導通させる。
【0085】
トランスミッションゲートTG1は、図7に示すように、ソース電極が共通接続されると共にドレイン電極が共通接続されたpチャネルMOSトランジスタQ40とnチャネルMOSトランジスタQ41のペアで構成されている。
pチャネルMOSトランジスタQ40の基板電極は、ドレイン電極と接続され、nチャネルMOSトランジスタQ41の基板電極は、負極用の電力供給源接続用電極パッド10bを介して電力供給源6の低電位側と接続されている。
【0086】
差動増幅回路52の検出信号Vout はnチャネルMOSトランジスタQ41のゲート電極に印加され、デジタル出力バッファ回路53の出力信号バーVout はpチャネルMOSトランジスタQ40のゲート電極に印加される。
検出信号Vout が「H」レベル(信号バーVout は「L」レベル)のとき、トランジスタQ40,Q41は共にオン(導通状態)となり、入力(ドレイン電極)と出力(ソース電極)とが接続される。
【0087】
一方、検出信号Vout が「L」レベル(信号バーVout は「H」レベル)のとき、トランジスタQ40,Q41は共にオフ(非導通状態)となり、出力は入力から切り離され、それ以前の出力電位を寄生容量で保持することになる。
このようなCMOSトランスミッションゲートは、入出力に対して対称であり、信号伝搬は双方向性である。
【0088】
したがって、図7のように、第1のトランスミッションゲートTG1と、このTG1と同構成の第2のトランスミッションゲートTG2のドレイン電極同士を接続して、検出信号Vout を第1のトランスミッションゲートTG1を構成するnチャネルMOSトランジスタQ41及び第2のトランスミッションゲートTG2を構成するpチャネルMOSトランジスタQ42のゲート電極に印加すると共に、その相補信号バーVout を第1のトランスミッションゲートTG1を構成するpチャネルMOSトランジスタQ40及び第2のトランスミッションゲートTG2を構成するnチャネルMOSトランジスタQ43のゲート電極に印加すれば、第1、第2のトランスミッションゲートTG1,TG2の接続点を入力とする1入力2出力の切り替えスイッチ、即ちセレクタとして作用させることが可能である。
【0089】
本実施の形態では、2つのCMOSトランスミッションゲートより構成されたCMOSセレクタ回路のこのような性質を利用して、必要とする機能を備えた制御回路乃至素子4aを構成している。
なお、破壊用キャパシタ3は、トランスミッションゲートTG1,TG2の入力(ドレイン電極)と接続され、電力供給源接続用電極パッド10a(より正確にはトランジスタQ50のソース電極)は第1の出力(トランスミッションゲートTG1のソース電極)と接続され、破壊回路2は第2の出力(トランスミッションゲートTG2のソース電極)と接続される。
【0090】
次に、データメモリに格納された秘密情報の消去を行う破壊回路2について説明する。図8は破壊回路2の1構成例を示す回路図である。本実施の形態では、破壊回路2として、電圧昇圧回路を用いている。
【0091】
一般に、データメモリを構成する不揮発性メモリは、浮遊ゲート素子を基本デバイスとするEEPROM(Electrically Erasable and Programable ROM )やフラッシュメモリからなる。
これら不揮発性メモリでは、記憶セルにセル情報を書き込む場合あるいは記憶セルに格納されているセル情報を消去する場合、電源電圧Vddより高い書き込み電圧あるいは消去電圧Vppが必要である。
【0092】
前述したように、書き込みにホットエレクトロン注入を用いるプログラム方式の不揮発性メモリの場合、大電流が必要なため、高電圧Vppは外部から供給されなくてはならない。つまり、この場合は、外部接続用電極パッド7に接続される電源によって、書き込み・消去が行われている。
【0093】
一方、書き込み・消去にファウラー・ノルドハイムトンネル電流を用いるFN方式の不揮発性メモリの場合には、電流値が小さくてもよいので、チップ上のチャージポンピングによって発生する昇圧電圧でまかなうことができる。
そこで、電力供給源6の出力電圧Vddを高電圧Vppにまで昇圧する図8のような電圧昇圧回路により、破壊回路2を構成することが可能となる。
【0094】
本実施の形態の破壊回路2では、ゲート電極がドレイン電極と接続され、基板電極が電力供給源接続用電極パッド10bを介して電力供給源6の低電圧側と接続された昇圧用のnチャネルMOSトランジスタQ3−k(k=1,2,・・・n)と、一端がトランジスタQ3−kのソース電極と接続された昇圧用のキャパシタC4−kとからなる昇圧ブロックが、ソース電極と次段のトランジスタのドレイン電極とを接続することで、n段直列に接続されている。
【0095】
さらに、最終段のトランジスタQ3−nのソース電極には、nチャネルMOSトランジスタQ4のドレイン電極が接続され、このトランジスタQ4のゲート電極は、ドレイン電極と接続されている。
nチャネルMOSトランジスタQ4のソース電極には、出力キャパシタC5の一端が接続され、出力キャパシタC5の他端は、電力供給源6の低電圧側と接続されている。
【0096】
さらに、pチャネルMOSトランジスタQ5とnチャネルMOSトランジスタQ6とからなる第1のCMOSインバータとpチャネルMOSトランジスタQ7とnチャネルMOSトランジスタQ8とからなる第2のCMOSインバータとを直列に接続することにより、発振器の出力段が構成されている。
【0097】
第1のCMOSインバータの入力端子にはクロック信号CLKが入力される。この第1のCMOSインバータの出力信号であるクロック信号バーφは、第2のCMOSインバータの入力端子に入力されると共に、キャパシタC4−kのうち偶数段のキャパシタC4−i(i=2,4,・・・)の他端に与えられる。
そして、第2のCMOSインバータの出力信号であるクロック信号φは、キャパシタC4−kのうち奇数段のキャパシタC4−j(j=1,3,・・・)の他端に与えられる。
【0098】
このように構成された破壊回路2では、初段のトランジスタQ3−1に破壊用キャパシタ3からの電圧Vddが供給されると、後段のトランジスタQ4のソース電極から出力される出力電圧Vppは、ほぼ電源電圧Vddのレベルとなる。
この状態で、第1のCMOSインバータにクロック信号CLKが入力されると、第2のCMOSインバータから出力されるクロック信号φの第1パルスでキャパシタC4−1のドレイン・ソース端子がVssからVddのレベルまで引き上げられるため、キャパシタC4−1とトランジスタQ3−2のカップリングレシオに基づいてトランジスタQ3−2のドレイン電圧及びゲート電圧が引き上げられ、その電位が出力電圧Vppとして出力端子Tout から出力される。
【0099】
次いで、クロック信号CLKに応じてクロック信号φ、バーφが反転すると、容量C4−2とトランジスタQ3−3との間で上記と同様の動作が行われて、出力電圧Vppが更に引き上げられる。
そして、このようなクロック信号CLKに応じたクロック信号φ、バーφの反転動作が繰り返されると、出力電圧Vppのレベルは階段状に上昇する。
【0100】
以上のように、クロック信号CLKの半周期ごとに破壊用キャパシタ3からの電荷を次段に転送して出力キャパシタC5を高電圧Vppのレベルまで充電することにより、メモリ消去に必要な高電圧Vppを得ることができる。
この高電圧Vppを消去電圧としてデータメモリの秘密情報を格納したメモリブロックに対応する制御ゲート電極に印加することにより、該メモリブロック全体が消去され、必要とするメモリ消去の機能を実現することが可能となる。
【0101】
さて、本実施の形態では、電力供給源6より供給される高々3.6V程度の低い電圧から記憶セルを構成する浮遊ゲート素子のトンネル酸化膜にファウラー・ノルドハイムトンネル電流を流すのに必要な十数Vの高電圧にまで昇圧するために、チャージポンプの各段を構成するトランジスタQ3−k,Q4にしきい値電圧が0V近傍にあるトランジスタを使用する。
【0102】
その理由は、バックゲート効果による電圧の効果を抑制するためである。また、消費電力の低減のために昇圧用クロック信号CLKは出来るだけ遅くして、書き込み時の消費電力を、Vdd=3V時に約1mA程度以下に抑制する。
このようにして構成した電圧昇圧回路を破壊回路2とすることで、限られた電池容量の電力供給源6に並列接続された破壊用キャパシタ3に蓄積された電荷により、データメモリ内の秘密情報を記憶しているメモリブロックを消去することが可能となる。
【0103】
次に、本実施の形態の自己破壊型半導体装置の自己破壊メカニズムについて説明する。ICチップ12aの改ざんを目的とする第三者は、まずプラスティックケースよりICモジュールを外し、次に化学薬品を用いてモールド樹脂を除去する。そして、ICチップ12aの裏面あるいは素子面を観察しようとするが、電力供給源6がICチップ12aの裏面あるいは素子面上に搭載されている場合、電力供給源6を取り外さない限り、観察することができない。
【0104】
ここで、電力供給源6が電力供給源接続用電極パッド10a,10bから取り外されると、前述のように、開放・短絡検出回路50内のキャパシタC1,C2,C3に蓄えられた電荷が、pチャネルMOSトランジスタQ1を通る経路で放電され、開放・短絡検出回路50の出力電圧Vinが低下する。
【0105】
一方、大容量の破壊用キャパシタ3に充電された電圧を基準電圧設定回路51で分圧することによって生成される基準電圧Vref は、電力供給源接続用電極パッド10a,10b間が開放されても、直ぐに低下することはない。よって、開放・短絡検出回路50の出力電圧Vinと基準電圧設定回路51の基準電圧Vref との間に電位差が生じる。
変形カレントミラー型の差動増幅回路52は、この電位差を精度良く検出して「L」レベルの検出信号Vout を出力する。
【0106】
制御回路乃至素子4aは、「H」レベルの検出信号Vout が出力されている通常動作時、電力供給源6と破壊用キャパシタ3とを接続している。
ここで、差動増幅回路52から「L」レベルの検出信号Vout が出力され、デジタル出力バッファ回路53から「H」レベルの相補信号バーVout が出力されると、制御回路乃至素子4aは、電力供給源6と破壊用キャパシタ3との接続を遮断し、破壊用キャパシタ3と破壊回路2とを接続する。
こうして、破壊回路2が動作を開始し、半導体集積回路1内のデータメモリに格納された秘密重要情報が消去される。
【0107】
一方、アタッカが電力供給源6に針を刺す等して電力供給源6を短絡させた場合には、開放・短絡検出回路50内のキャパシタC1,C2,C3に蓄えられた電荷が、短絡によって即座に放電されるので、開放・短絡検出回路50の出力電圧Vinは直ちに低下する。
【0108】
ここで、電力供給源接続用電極パッド10aから基準電圧設定回路51、差動増幅回路52、制御回路乃至素子4a、破壊用キャパシタ3及び破壊回路2へ至る電源ラインには、電力供給源短絡時保護用のnチャネルMOSトランジスタQ50が直列に挿入され、このトランジスタQ50のゲート電極には開放・短絡検出回路50の出力電圧Vinが入力される。よって、通常動作時、nチャネルMOSトランジスタQ50はオン状態にある。
【0109】
これに対し、電力供給源6の短絡によって開放・短絡検出回路50の出力電圧Vinが低下すると、トランジスタQ50はオフ状態に移行する。これにより、破壊用キャパシタ3に蓄えられた電荷が電力供給源6の短絡によって放電されることを防ぐことができる。
そして、最終的には、開放時と同様の動作により、制御回路乃至素子4aが電力供給源6と破壊用キャパシタ3との接続を遮断し、破壊回路2が半導体集積回路1内のデータメモリに格納された秘密重要情報を消去する。
【0110】
なお、本実施の形態では、ICチップ12aと電力供給源6の搭載方法について説明していないが、図12で示した搭載方法を用いてもよいし、図13、図14で示した搭載方法を用いてもよく、また別の搭載方法でもよい。
【0111】
【発明の効果】
本発明によれば、請求項1に記載のように、電圧変化検出回路内の開放・短絡検出回路、基準電圧設定回路及び差動増幅回路をMOSトランジスタ回路で構成し、制御回路乃至素子をCMOSセレクタ回路で構成することにより、動作電流を抑えることができる。また、開放・短絡検出回路を設けることにより、電力供給源の取り外しだけでなく、電力供給源の短絡も検出することができる。その結果、半導体集積回路の動作保証期間の間、常に物理的攻撃を監視し続け、電力供給源の取り外しあるいは短絡が発生した場合には、これを直ちに検出して、半導体集積回路のメモリ情報を破壊することができるので、半導体集積回路のメモリ内容の改ざん、偽造行為を確実に防止することができる。
【0112】
また、請求項2に記載のように、開放・短絡検出回路を、第1、第2、第3のキャパシタとからなる接続端子間電圧分圧部と、pチャネルMOSトランジスタとから構成することにより、電力供給源の取り外し(接続端子の開放)及び短絡を確実に検出でき、動作電流を抑えることができる。
【0113】
また、請求項3に記載のように、基準電圧設定回路を第1、第2のキャパシタから構成することにより、リーク電流の少ない回路を実現することができる。
【0114】
また、請求項4に記載のように、差動増幅回路を、第1、第2のpチャネルMOSトランジスタからなる差動増幅部と、第1、第2のnチャネルMOSトランジスタからなるカレントミラー型負荷と、第3のpチャネルMOSトランジスタとから構成することにより、検出精度の高い変形カレントミラー型の差動増幅回路を実現でき、動作電流を抑えることができる。
【0115】
また、請求項5に記載のように、制御回路乃至素子を、pチャネルMOSトランジスタとnチャネルMOSトランジスタのペアで構成されたトランスミッションゲートを2つ直列接続してなるCMOSセレクタ回路から構成することにより、リーク電流を抑えることができる。
【0116】
また、請求項6に記載のように、デジタル出力バッファ回路をCMOSインバータで構成することにより、リーク電流を抑えることができる。
【0117】
また、請求項7に記載のように、基準電圧設定回路、差動増幅回路、制御回路乃至素子、破壊用キャパシタ及び破壊回路と接続端子との間にnチャネルMOSトランジスタを直列に挿入することにより、破壊用キャパシタに蓄えられた電荷が電力供給源の短絡によって放電されることをより確実に防ぐことができる。
【図面の簡単な説明】
【図1】 本発明の実施の形態を示す自己破壊型半導体装置の回路ブロック構成図である。
【図2】 図1の自己破壊型半導体装置の具体的な1構成例を示す回路ブロック構成図である。
【図3】 開放・短絡検出回路の1構成例を示す回路図である。
【図4】 基準電圧設定回路の1構成例を示す回路図である。
【図5】 差動増幅回路の1構成例を示す回路図である。
【図6】 デジタル出力バッファ回路の1構成例を示す回路図である。
【図7】 制御回路乃至素子の1構成例を示す回路図である。
【図8】 破壊回路の1構成例を示す回路図である。
【図9】 一般的なICカードの構成例を示す説明図である。
【図10】 フリップチップ実装を行ったICモジュールの断面図及びICチップ単体の下面図である。
【図11】 従来の自己破壊型半導体装置の回路ブロック構成図である。
【図12】 図11の自己破壊型半導体装置の配置構成例を示す平面図および断面図である。
【図13】 図11の自己破壊型半導体装置の他の構成例を示す平面図および断面図である。
【図14】 図13の自己破壊型半導体装置におけるフリップチップ実装の様子を示す図である。
【符号の説明】
1…半導体集積回路、2…破壊回路、3…破壊用キャパシタ、4a…制御回路乃至素子、5a…電圧変化検出回路、6…電力供給源、7…外部接続用電極パッド、9a…半導体基板、10a、10b…電力供給源接続用電極パッド、12a…ICチップ、50…開放・短絡検出回路、51…基準電圧設定回路、52…差動増幅回路、53…デジタル出力バッファ回路、Q1、Q5、Q7、Q20、Q21、Q24、Q31、Q40、Q42…pチャネルMOSトランジスタ、Q3−k、Q4、Q6、Q8、Q22、Q23、Q30、Q41、Q43、Q50…nチャネルMOSトランジスタ、C1、C2、C3、C4−k、C5、C10、C11…キャパシタ。
Claims (7)
- 半導体メモリ素子と、このメモリ素子に記憶されたデータを処理する中央演算処理素子と、半導体メモリ素子のメモリ情報の少なくとも一部を消去することにより自己破壊を行う破壊回路と、この破壊回路により自己破壊を行うための電荷を蓄積しておく破壊用キャパシタと、破壊用キャパシタに電荷を蓄積する電力供給源の正極及び負極用に設けられた接続端子と、正極及び負極用の接続端子の端子間電圧を監視しその電圧低下に応じて検出信号を出力する電圧変化検出回路と、通常動作時は前記接続端子を介して電力供給源と破壊用キャパシタを接続し、電圧変化検出回路から検出信号が出力されたときは、前記接続を遮断して破壊用キャパシタと破壊回路を接続する制御回路乃至素子とを、同一半導体基板上に有すると共に、前記接続端子に接続された電力供給源を有する自己破壊型半導体装置であって、
前記電圧変化検出回路は、電力供給源の開放・短絡を検出する開放・短絡検出回路と、
所定の基準電圧を生成する基準電圧設定回路と、
開放・短絡検出回路の出力電圧と基準電圧設定回路の基準電圧とを比較し、開放・短絡検出回路の出力電圧低下を検出したとき前記検出信号を出力する差動増幅回路とを備え、各回路がMOSトランジスタ回路から構成されるものであり、
前記制御回路乃至素子は、CMOSセレクタ回路から構成されるものであることを特徴とする自己破壊型半導体装置。 - 請求項1記載の自己破壊型半導体装置において、
前記開放・短絡検出回路は、正極及び負極用の接続端子間に直列に挿入された第1、第2、第3のキャパシタからなる接続端子間電圧分圧部と、
ソース電極が前記接続端子を介して電力供給源の高電位側と接続され、ドレイン電極が前記接続端子を介して電力供給源の低電位側と接続され、ゲート電極が第1、第2のキャパシタの接続点に接続されたpチャネルMOSトランジスタとを備え、
第2、第3のキャパシタの接続点で得られる分圧電圧を出力することを特徴とする自己破壊型半導体装置。 - 請求項1記載の自己破壊型半導体装置において、
前記基準電圧設定回路は、前記正極および負極用の接続端子間に直列に挿入された第1、第2のキャパシタを備え、第1、第2のキャパシタの接続点で得られる分圧電圧を前記基準電圧として出力することを特徴とする自己破壊型半導体装置。 - 請求項1記載の自己破壊型半導体装置において、
前記差動増幅回路は、第1、第2のpチャネルMOSトランジスタからなる差動増幅部と、
差動増幅部と接続された、第1、第2のnチャネルMOSトランジスタからなるカレントミラー型負荷と、
カレントミラー型負荷と接続された、パワー制御用の第3のpチャネルMOSトランジスタとを備え、
第1、第2のpチャネルMOSトランジスタのソース電極が、前記接続端子を介して電力供給源の高電位側と接続され、第1、第2のpチャネルMOSトランジスタのドレイン電極が、第1、第2のnチャネルMOSトランジスタのドレイン電極とそれぞれ接続され、第1のpチャネルMOSトランジスタのゲート電極に前記開放・短絡検出回路の出力電圧が入力され、第2のpチャネルMOSトランジスタのゲート電極に前記基準電圧設定回路の基準電圧が入力され、第1、第2のnチャネルMOSトランジスタのソース電極が、第3のpチャネルMOSトランジスタのソース電極と接続され、第3のpチャネルMOSトランジスタのゲート電極に前記開放・短絡検出回路の出力電圧が入力され、第3のpチャネルMOSトランジスタのドレイン電極が、前記接続端子を介して電力供給源の低電位側と接続され、第2のpチャネルMOSトランジスタと第2のnチャネルMOSトランジスタの共通ドレイン電極の電圧を前記検出信号として出力することを特徴とする自己破壊型半導体装置。 - 請求項1記載の自己破壊型半導体装置において、
前記差動増幅回路の検出信号と相補な信号を生成するデジタル出力バッファ回路を有し、
前記制御回路乃至素子は、ソース電極とドレイン電極がそれぞれ共通接続されたpチャネルMOSトランジスタとnチャネルMOSトランジスタのペアで構成されたトランスミッションゲートを2つ直列接続してなるCMOSセレクタ回路であり、
各トランスミッションゲートでは、pチャネルMOSトランジスタの基板電極がドレイン電極と接続され、nチャネルMOSトランジスタの基板電極が前記接続端子を介して電力供給源の低電位側と接続され、第1のトランスミッションゲート内のnチャネルMOSトランジスタと第2のトランスミッションゲート内のpチャネルMOSトランジスタの各ゲート電極に前記検出信号が入力され、第1のトランスミッションゲート内のpチャネルMOSトランジスタと第2のトランスミッションゲート内のnチャネルMOSトランジスタの各ゲート電極に前記検出信号と相補な信号が入力され、各トランジスタの共通接続されたドレイン電極が前記破壊用キャパシタと接続され、第1のトランスミッションゲート内の各トランジスタの共通接続されたソース電極が前記接続端子と接続され、第2のトランスミッションゲート内の各トランジスタの共通接続されたソース電極が前記破壊回路と接続されることを特徴とする自己破壊型半導体装置。 - 請求項5記載の自己破壊型半導体装置において、
前記デジタル出力バッファ回路は、nチャネルMOSトランジスタとpチャネルMOSトランジスタとから構成されるCMOSインバータであり、
nチャネルMOSトランジスタとpチャネルMOSトランジスタのゲート電極同士が接続されると共に、ドレイン電極同士が接続され、pチャネルMOSトランジスタのソース電極及び基板電極が前記接続端子を介して電力供給源の高電位側と接続され、nチャネルMOSトランジスタのソース電極及び基板電極が前記接続端子を介して電力供給源の低電位側と接続され、各トランジスタの共通接続されたゲート電極に前記差動増幅回路の検出信号が入力され、各トランジスタの共通接続されたドレイン電極から前記検出信号と相補な信号を出力することを特徴とする自己破壊型半導体装置。 - 請求項1記載の自己破壊型半導体装置において、
ドレイン電極とソース電極が前記基準電圧設定回路、差動増幅回路、制御回路乃至素子、破壊用キャパシタ及び破壊回路と接続端子との間に直列に挿入され、ゲート電極に前記開放・短絡検出回路の出力電圧が入力される、電力供給源短絡時保護用のnチャネルMOSトランジスタを有することを特徴とする自己破壊型半導体装置。
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JP5144413B2 (ja) * | 2008-07-25 | 2013-02-13 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP5796289B2 (ja) * | 2010-11-26 | 2015-10-21 | ソニー株式会社 | 二次電池セル、電池パック及び電力消費機器 |
CN106295362B (zh) * | 2016-07-29 | 2018-12-18 | 福州瑞芯微电子股份有限公司 | 一种芯片自毁装置及方法 |
FR3077673B1 (fr) * | 2018-02-07 | 2020-10-16 | Ingenico Group | Circuit securise d'alimentation de memoire volatile |
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