JP3637706B2 - ディジタル遅延回路およびそれを用いたディジタル制御発振回路 - Google Patents
ディジタル遅延回路およびそれを用いたディジタル制御発振回路 Download PDFInfo
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Description
【発明の属する技術分野】
本発明は、ディジタル遅延回路およびそれを用いたディジタル制御発振回路に関するものである。
【0002】
【従来の技術】
PLL(Phase Locked Loop )回路などに用いられる発振器は、その発振周波数のレンジが広く、且つ周波数の偏移は連続的で滑らかな特性が要求されている。このため、従来ではアナログ値である電圧信号により、発振周波数を制御する電圧制御発振器(VCO)が殆どである。
ディジタル回路の場合、ディジタル信号で直接発振器の発振周波数を制御できるいわゆるディジタル制御発振器(DCO: Digital Controlled Oscillator )が用いられている。
【0003】
図8はディジタル制御発振器(以下、単にDCOと表記する)を用いたPLL回路の一例を示している。
図8に示すように、本例のPLL回路は位相比較器2、ディジタルカウンタ3およびDCO4により構成されている。
【0004】
位相比較器2は、外部から入力された基準信号Sref とDCO4からの発振信号SO の位相を比較し、比較結果に応じて、アップ信号Supまたはダウン信号Sdwを発生し、ディジタルカウンタ3に出力する。
ディジタルカウンタ3は、位相比較器2からのアップ信号Supまたはダウン信号Sdwを受けて、これらの信号のレベルに応じて、例えば、nビットのカウント値SC を発生し、DCO4に出力する。
DCO4は、ディジタルカウンタ3からのカウント値SC を受けて、これに応じて発振周波数を設定し、発振信号So を生成し、位相比較器2に出力する。
【0005】
図8に示すPLL回路において、位相比較器2により、外部から入力された基準信号Sref とDCO4から発生された発振信号SC の位相が比較され、比較結果に応じてアップ信号Supまたはダウン信号Sdwが生成され、ディジタルカウンタ3に出力される。ディジタルカウンタ3により、nビットのカウント値SC が生成される。そして、カウント値SC がDCO4にフィードバックされ、これに応じて、DCO4の発振周波数が制御されるので、DCO4により発生された発振信号SC の位相は、位相比較器2に入力された基準信号Sref の位相に追従する。
【0006】
上述のように、従来の電圧制御発振器(VCO)を用いたPLL回路と同様に、図8に示すディジタル制御発振器(DCO)により構成されたPLL回路により、入力された基準信号の位相に追従する発振信号が生成できる。
【0007】
以下、図9〜11を参照しながら、一般に用いられているDCOの構成およびその動作について簡単に説明する。
図9は異なる遅延時間を与える遅延素子および反転出力を与えるセレクタを複数用いて構成されているDCOの一例を示す回路図である。
図9に示すように、本例のDCOは、例えば、遅延素子Di (i=n−1,n−2,…,2,1,0)とセレクタSELi により構成された遅延段をn段直列に接続して構成されている。
なお、ここでは、nは偶数である。
【0008】
図示のように、本例のDCOにおいて、各遅延段を構成するセレクタSELi の一方の入力端子Aは前段のセレクタの出力端子に接続され、他方の入力端子Bは遅延素子Di の出力端子に接続されている。遅延素子Di の入力端子は前段のセレクタの出力端子に接続されている。
なお、初段のセレクタSELn-1 の入力端子AはNANDゲートNGTの出力端子に接続され、入力端子Bは遅延素子Dn-1 を介して、NANDゲートNGTの出力端子に接続されている。
また、最後段のセレクタSEL0 の出力端子はNANDゲートNGTの一方の入力端子に接続され、NANDゲートNGTの他方の入力端子にイネーブル信号ENBが入力される。
さらに、NANDゲートNGTの出力端子はインバータINVを介して、発振信号SO の出力端子Tout に接続されている。
【0009】
各セレクタSELn-1 ,SELn-2 ,…,SEL2 ,SEL1 ,SEL0 の選択信号入力端子ckに、例えば、nビットのカウント値SC の各ビットSn-1 ,Sn-2 ,…,S2 ,S1 ,S0 がそれぞれ入力される。各セレクタは、選択信号入力端子に入力された信号のレベルに応じて、入力端子Aまたは入力端子Bの信号を選択して、その反転した信号を出力する。
例えば、選択信号入力端子ckにローレベルの信号が入力されるとき、セレクタは入力端子Aに入力された信号を選択して、それを反転して出力端子に出力する。逆に、選択信号入力端子ckにハイレベルの信号が入力されたとき、セレクタは入力端子Bに入力された信号を選択して、それを反転して出力端子に出力する。
【0010】
さらに、遅延素子D0 の遅延時間はTD とすると、遅延素子Di の遅延時間は2i TD となる。例えば、遅延素子Dn-1 の遅延時間は2n-1 TD となり、遅延素子D1 の遅延時間は2TD となる。
【0011】
上述したDCOにより、カウント値SC の各ビットSn-1 ,Sn-2 ,…,S2 ,S1 ,S0 のレベルに応じて、NANDゲートNGTの出力端子から、最後段のセレクタSEL0 の出力端子までの信号の遅延時間が設定される。NANDゲートNGTにハイレベルのイネーブル信号ENBが入力されるとき、各遅延段およびNANDゲートNGTによりリングオシレータが構成され、カウント値SC により制御された発振周波数で発振する。
【0012】
図10は他のDCOの一構成例を示す回路図である。
図10に示すように、本例のDCOはNANDゲートNGTと直列に接続されたn個の遅延素子DLYn-1 ,DLYn-2 ,…,DLY2 ,DLY1 ,DLY0 により構成され、遅延素子DLY0 の出力端子はNANDゲートNGTの入力端子に接続され、リングオシレータを構成されている。
なお、ここで、前例と同様にnは偶数である。
【0013】
遅延素子DLYn-1 ,DLYn-2 ,…,DLY2 ,DLY1 ,DLY0 は同様な構成を有し、図11は遅延素子DLY0 を例として、その構成を示している。
図示のように、遅延素子DLY0 はnMOSトランジスタTnn-1 ,Tnn-2 ,…,Tn2 ,Tn1 ,Tn0 ,Tn00、pMOSトランジスタTpn-1 ,Tpn-2 ,…,Tp2 ,Tp1 ,Tp0 ,Tp00により構成されている。
【0014】
pMOSトランジスタTpn-1 ,Tpn-2 ,…,Tp2 ,Tp1 ,Tp0 は電源電圧VCCの供給線とノードNDpとの間に並列に接続されている。即ち、pMOSトランジスタTpn-1 ,Tpn-2 ,…,Tp2 ,Tp1 ,Tp0 のソースは電源電圧VCCの供給線に接続され、ドレインはノードNDpに接続されている。さらに、これらのpMOSトランジスタのゲートにそれぞれカウント値SC の各ビットSn-1 ,Sn-2 ,…,S2 ,S1 ,S0 の反転信号/Sn-1 ,/Sn-2 ,…,/S2 ,/S1 ,/S0 が入力されている。
pMOSトランジスタTp00のソースはノードNDpに接続され、ドレインは出力端子Tout に接続されている。
【0015】
nMOSトランジスタTnn−1,Tnn−2,…,Tn2,Tn1,Tn0はグランド(GND)とノードNDnとの間に並列に接続されている。即ち、nMOSトランジスタTnn−1,Tnn−2,…,Tn2,Tn1,Tn0 のソースはグランド(GND)に接続され、ドレインはノードNDnに接続されている。更に、これらのnMOSトランジスタのゲートにそれぞれカウント値Sc の各ビットSnn−1,Snn−2,…,S2,S1,S0が入力されている。nMOSトランジスタTn00のドレインは出力端子Toutに接続され、ソースはノードNDnに接続されている。
【0016】
即ち、nMOSトランジスタTn00のドレインとpMOSトランジスタTp00のドレインが遅延素子の出力端子Tout に共通に接続されている。さらに、nMOSトランジスタTn00のゲートとpMOSトランジスタTp00のゲートが入力端子Tinに共通に接続されている。
【0017】
図10に示す遅延素子においては、nMOSトランジスタTn00とpMOSトランジスタTp00は駆動用トランジスタとして機能する。
カウント値SC の各ビットSn-1 ,Sn-2 ,…,S2 ,S1 ,S0 のレベルに応じて、pMOSトランジスタTpn-1 ,Tpn-2 ,…,Tp2 ,Tp1 ,Tp0 およびnMOSトランジスタTnn-1 ,Tnn-2 ,…,Tn2 ,Tn1 ,Tn0 の導通状態がそれぞれ設定される。
【0018】
また、各トランジスタのサイズ、例えば、チャネル幅がそれぞれ異なるように設定されるので、各トランジスタのオン/オフ状態に応じて、例えば、電源電圧VCCの供給線とノードNDp間の抵抗値と駆動用pMOSトランジスタTp00の抵抗値との比が変化し、同様に、接地線とノードNDn間の抵抗値と駆動用nMOSトランジスタTn00の抵抗値との比も変化するので、入力端子Tinに入力された信号の反転信号が出力端子Tout に出力されるまでの遅延時間がこの抵抗比の変化に応じて制御される。
【0019】
即ち、各遅延素子DLYn-1 ,DLYn-2 ,…,DLY2 ,DLY1 ,DLY0 の遅延時間は、それぞれの遅延素子に入力されたカウント値SC により制御される。
このため、NANDゲートNGTにハイレベルのイネーブル信号ENBが入力されるとき、各遅延素子およびNANDゲートNGTによりリングオシレータが構成され、カウント値SC により制御された発振周波数で発振する。
【0020】
【発明が解決しようとする課題】
ところで、上述したDCOにはそれぞれの問題点がある。例えば、図9に示すDCOにおいては、発振周波数のレンジが広くとることができるが、信号のパスがダイナミックに切り換えられるため、カウント値SC の何れかのビットの値が変化する場合、信号が一瞬切れる恐れがあり、信号の連続性に問題がある。
また、図10に示すDCOにおいては、発振信号の周波数偏移は連続的で滑らかであるが、各遅延素子の電流は駆動用トランジスタTp00およびTn00の抵抗に大きく影響され、発振周波数のレンジを広くとることができないという問題がある。
【0021】
図10に示すDCOの発振周波数レンジを広くとるため、駆動用トランジスタTp00およびTn00の抵抗を小さくし、即ち、トランジスタのサイズを大きくする必要がある。これは遅延素子の消費電力の増大を招く結果となる。また、実際に基板上にトランジスタを形成する場合に、トランジスタのサイズに限界がある。
【0022】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、発振周波数のレンジが広く、且つ発振周波数の偏移は連続的で滑らかなディジタル制御発振回路を提供することにある。
【0023】
【課題を解決するための手段】
上記目的を達成するため、本発明のディジタル遅延回路は、制御信号により設定された遅延時間だけ入力信号を遅延させて出力する遅延回路であって、上記入力信号を所定のレベルに保持して出力する複数個のバッファと、上記バッファの出力側に一端が接続され、他端に上記制御信号が供給され、該制御信号のレベルに応じて駆動される重み付された第1の導電型の電界効果トランジスタと第2の導電型の電界効果トランジスタで形成され、上記バッファの出力側から導出された信号の立ち上がりまたは立ち下がりに応じて遅延させる容量素子とを有し、前記第1の導電型の電界効果トランジスタと第2の導電型の電界効果トランジスタとで形成されたそれぞれの容量の前記他端を前記制御信号で駆動し、容量値を増減するようにした。
【0024】
また、本発明では、好適には、上記容量素子は、拡散層が上記バッファの出力側に接続し、ゲートが上記制御信号の入力端子に接続する絶縁ゲート型電界効果トランジスタにより構成されている。
【0025】
また、本発明のディジタル制御発振回路はリング状に接続した複数の遅延回路により構成し、制御信号に応じて、発振周波数が制御される発振回路であって、上記遅延回路は、上記入力信号を所定のレベルに保持して出力するバッファと、上記バッファの出力側に一端が接続され、他端に上記制御信号が供給され、該制御信号のレベルに応じて重み付された第1の導電型の電界効果トランジスタと第2の導電型の電界効果トランジスタで形成され、上記バッファの出力側から導出された信号の立ち上がりまたは立ち下がりに応じて遅延させるマトリックス状に配列された容量素子とを有し、前記第1の導電型の電界効果トランジスタと第2の導電型の電界効果トランジスタとで形成されたそれぞれの容量の前記他端を前記制御信号で駆動し、容量値を増減するようにした。
【0026】
さらに、本発明では、好適には、上記制御信号はnビットのディジタル信号であり、且つ、上記遅延回路をn段有し、上記i段目の遅延回路の容量素子を構成する絶縁ゲート型電界効果トランジスタのゲートに、上記nビットのディジタル信号の内iビット目の信号が入力され、さらに、上記絶縁ゲート型電界効果トランジスタのサイズは、当該絶縁ゲート型電界効果トランジスタのゲートに入力されるディジタル信号のビット位置に応じて、設定される。
【0027】
本発明によれば、入力信号に応じて遅延時間が制御されるディジタル遅延回路を複数用いて、リング状の発振回路が構成され、各ディジタル遅延回路の遅延時間を入力信号に応じて設定することにより、発振回路の発振周波数が制御される。
【0028】
各ディジタル遅延回路は、例えば、バッファとその出力端子に接続され、容量が入力信号に応じて設定される容量素子により構成され、容量素子は、例えば、ソース、ドレイン拡散層がバッファの出力端子に共通に接続され、基板が接地または電源電圧によりバイアスされ、ゲートに入力信号が印加されるnMOSトランジスタまたはpMOSトランジスタにより構成される。トランジスタのゲートに入力される信号のレベルに応じて、トランジスタのチャネル領域と基板間の空乏層の厚さが制御され、トランジスタの拡散層と基板間の容量が変化するので、各ディジタル遅延回路の遅延時間は入力信号に応じて制御される。
【0029】
本発明により、ディジタル制御発振回路の周波数レンジを広く設定でき、且つ、入力信号が変化するとき、発振信号周波数の偏移が連続的に実現でき、さらに発振回路を構成する素子数を少なくでき、回路構造の簡単化および低消費電力化を実現できる。
【0030】
【発明の実施の形態】
第1実施形態
図1は本発明に係るディジタル制御発振回路の第1の実施形態を示す回路図である。
図1に示すように、本実施形態のディジタル制御発振回路(DCO)は、バッファとその出力端子に接続されている可変容量素子からなる遅延段を複数用いて構成されている。
【0031】
図1において、BUFn-1 ,BUFn-2 ,…,BUF2 ,BUF1 ,BUF0 ,BUF00はバッファ、Tnn-1 ,Tnn-2 ,…,Tn2 ,Tn1 ,Tn0 は容量素子を構成するnMOSトランジスタ、NGTはNANDゲート、INVはインバータをそれぞれ示している。
なお、バッファBUFn-1 ,BUFn-2 ,…,BUF2 ,BUF1 ,BUF0 ,BUF00は、それぞれ例えば、2段のインバータが直列に接続して構成されている。
【0032】
図1に示すDCOにおいて、バッファBUFi とnMOSトランジスタTni からなる容量素子により、i番目の遅延段が構成され、各遅延段はNANDゲートNGTの出力端子とバッファBUF00の入力端子との間に直列に接続されている。
各遅延段において、nMOSトランジスタTni のソースおよびドレインはバッファBUFi の出力端子に接続され、p型基板は接地されている。ゲートにはカウント値SC のiビット目の信号Si が入力されている。
【0033】
NANDゲートNGTの一方の入力端子がバッファBUF00の出力端子に接続され、他方の入力端子にはイネーブル信号ENBが入力されている。
また、NANDゲートNGTの出力端子はインバータINVを介して、発振信号SO の出力端子Tout に接続されている。
【0034】
本発明では、MOSトランジスタの拡散層と基板間の容量をトランジスタのゲートに印加する信号のレベルにより設定し、DCOを構成する各遅延段の遅延時間を変化させることにより、DCOの発振周波数を制御する。
【0035】
容量素子を構成するnMOSトランジスタTni においては、ゲートに入力された信号Si のレベルに応じて、容量が変化する。
例えば、nMOSトランジスタTni のゲートにハイレベルの信号Si が入力された場合、トランジスタのチャネル領域と基板間に空乏層が形成され、共通に接続されているソース、ドレイン拡散層と基板間の容量は空乏層を介するチャネル領域と基板間の容量が加わり、大きくなる。
逆に、nMOSトランジスタTni のゲートにローレベルの信号Si が入力された場合、トランジスタのチャネル領域と基板間に空乏層が形成せず、共通に接続されているソース、ドレイン拡散層と基板間の容量はそれぞれの拡散層と基板間の容量の和のみであり、容量が小さくなる。
【0036】
その結果、格遅延段により、入力信号に与える遅延時間は、その遅延段を構成するnMOSトランジスタのゲートに印加する信号Siのレベルにより制御される。更に、各遅延段の容量素子を構成するnMOSトランジスタのサイズをその遅延段に入力されるカウント値Scのビットに応じて、2の冪乗に比例して設定される。
【0037】
例えば、カウント値SC の最下位ビットS0 により制御されている遅延段の最大遅延時間がTD とすると、カウント値SC の最上位ビットSn-1 により制御されている遅延段の最大遅延時間は2n-1 TD になるように、nMOSトランジスタTnn-1 のサイズが設定される。
【0038】
このため、NANDゲートNGTにハイレベルのイネーブル信号ENBが入力されるとき、各遅延段およびNANDゲートNGTによりリングオシレータが構成され、カウント値SC により制御された発振周波数の発振信号SO が出力端子Tout から得られる。
このように構成されたDCOにおいて、発振信号SO の周波数レンジが広く、且つカウント値SC が切り換わるとき、リングオシレータにおける信号のパスが切れることなく、連続的な周波数の偏移が得られる。
【0039】
以上説明したように、本実施形態によれば、バッファおよびその出力端子に接続されているnMOSトランジスタからなる可変容量素子により構成された遅延段をn段用いて、リングオシレータを構成し、各遅延段を構成する容量素子はソース、ドレインが共通に接続し、ゲートがカウント値SC の所定のビットに接続するnMOSトランジスタにより構成し、入力ビットに応じて、トランジスタのサイズを設定し、各遅延段の遅延時間を重み付けることにより、カウント値SC の値に応じて、遅延時間が設定され、NANDゲートNGTにハイレベルのイネーブル信号ENBを入力するとき、カウント値SC に応じてDCOの発振周波数を制御するので、DCOの発振周波数のレンジが広く、発振信号の周波数偏移が連続的で滑らかになる。さらに、DCOを構成する素子数は少なく、回路の消費電力の低減が図れる。
【0040】
なお、以上の説明において、各遅延段のバッファは、例えば、2段のインバータを直列接続して構成される。リングオシレータを構成する場合、バッファの代わりに、インバータを用いることもできる。しかし、本実施形態に示す遅延段を用いて単に遅延回路を構成する場合には、容量素子はnMOSトランジスタにより構成されたため、入力信号の立ち上がりエッジに対してのみ遅延を与え、立ち下がりエッジに与える遅延量が小さく、遅延回路の動作は入力信号の立ち上がりエッジおよび立ち下がりエッジにおいて非対称となる。
なお、インバータを用いてDCOを構成する場合、遅延段の段数nは偶数に限られる。
【0041】
第2実施形態
図2は本発明に係るディジタル制御発振回路の第2の実施形態を示す回路図である。
図2に示すように、本実施形態のDCOは図1に示す第1の実施形態とほぼ同じであり、但し、本実施形態においては、各遅延段の容量素子を構成するトランジスタは、pMOSトランジスタにより構成されている。
【0042】
図2に示すように、i番目の遅延段において、バッファBUFi の出力端子Tに、容量素子を構成するpMOSトランジスタTpi のソース、ドレイン拡散層が共通に接続されている。pMOSトランジスタTpi のn型基板は、例えば、電源電圧VCCの供給線に接続されている。pMOSトランジスタTpi のゲートには、カウント値SC のiビット目の信号Si の反転信号/Si が入力されている。
【0043】
pMOSトランジスタTpi のゲートにハイレベルの信号/Si が入力されたとき、チャネル領域と基板間に空乏層が形成せず、共通に接続されたソース、ドレイン拡散層と基板間の容量は、各拡散層と基板間の容量の和となり、容量が小さい。
逆に、pMOSトランジスタTpi のゲートにローレベルの信号/Si が入力されたとき、チャネル領域に空乏層が形成され、共通に接続されたソース、ドレイン拡散層と基板間の容量は、各拡散層と基板間の容量の和に空乏層を介するチャネル領域と基板間の容量が加わり、容量が大きくなる。
【0044】
このため、遅延段を構成するpMOSトランジスタTpi のゲートに入力される信号/Si のレベルを設定することにより、バッファBUFi の出力端子に接続された容量素子の容量が変化し、遅延段により入力信号に与える遅延時間が変化する。
【0045】
各遅延段の容量素子を構成するpMOSトランジスタTpi のサイズは、その遅延段の重みに応じて設定されている。
例えば、カウント値SC の最下位ビットの反転信号/S0 により制御されている遅延段の最大遅延時間がTD とすると、カウント値SC の最上位ビットの反転信号/Sn-1 により制御されている遅延段の最大遅延時間は2n-1 TD になるように、nMOSトランジスタTpn-1 のサイズが設定される。
【0046】
このため、カウント値SC の各ビットのレベルに応じて、各遅延段の遅延時間が制御され、NANDゲートNGTの出力端子からバッファBUF00の入力端子までの信号の遅延時間はカウント値SC に比例して設定されるので、NANDゲートNGTにハイレベルのイネーブル信号ENBが入力されるとき、各遅延段およびNANDゲートNGTによりリングオシレータが構成され、カウント値SC により制御された発振周波数の発振信号SO が出力端子Tout から得られる。
【0047】
なお、図1に示す第1の実施形態と同様に、本実施形態のDCOにおいて、発振信号SO の周波数レンジが広く、且つカウント値SC が切り換わるとき、リングオシレータにおける信号のパスが切れることなく、連続的な周波数の偏移が得られる。
但し、第1実施形態においては、各遅延段の容量素子はnMOSトランジスタにより構成され、これらのnMOSトランジスタの基板はp型領域により構成され、接地されるため、各遅延段の入力信号の立ち上がりエッジにおいて、容量素子がチャージされる。即ち、第1の実施形態においては、各遅延段は入力信号の立ち上がりエッジに対してのみ遅延時間を与える。本実施形態においては、各遅延段の容量素子は、pMOSトランジスタにより構成され、これらのnMOSトランジスタの基板はn型領域により構成され、電源電圧VCCのによりバイアスされているため、各遅延段の入力信号の立ち下がりエッジにおいて、容量素子がチャージされる。即ち、本第2の実施形態においては、各遅延段は入力信号の立ち下がりエッジに対してのみ遅延時間を与える。
【0048】
このため、遅延段により単に遅延回路を構成して動作するとき、第1の実施形態の遅延段および第2の実施形態の遅延段から構成された遅延回路は、入力信号に対して、遅延動作は異なるが、図1および図2に示すように、遅延段によりリングオシレータを構成して発振動作を行う場合、両者の相違はない。
【0049】
以上説明したように、本実施形態によれば、バッファおよびその出力端子に接続されているpMOSトランジスタからなる可変容量素子により構成された遅延段をn段用いて、リングオシレータを構成し、各遅延段を構成する容量素子はソース、ドレインが共通に接続し、ゲートにカウント値SC の所定のビットの反転信号を入力するpMOSトランジスタにより構成し、入力ビットに応じて、トランジスタのサイズを設定し、各遅延段の遅延時間を重み付けることにより、カウント値SC の各ビットの値に応じて、遅延時間が設定され、NANDゲートNGTにハイレベルのイネーブル信号ENBを入力するとき、カウント値SC に応じてDCOの発振周波数を制御するので、DCOの発振周波数のレンジが広く、発振信号の周波数偏移が連続的で滑らかになる。
【0050】
なお、以上の説明において、各遅延段のバッファは、例えば、2段のインバータを直列接続して構成される。リングオシレータを構成する場合、バッファの代わりに、インバータを用いることもできる。しかし、本実施形態に示す遅延段を用いて単に遅延回路を構成する場合には、容量素子がpMOSトランジスタにより構成されたため、入力信号の立ち下がりエッジに対してのみ遅延を与え、立ち上がりエッジに与える遅延量が小さく、遅延回路の動作は入力信号の立ち上がりエッジおよび立ち下がりエッジにおいて非対称となる。
なお、インバータを用いてDCOを構成する場合、遅延段の段数nは偶数に限られる。
【0051】
第3実施形態
図3は本発明に係るディジタル制御発振回路の第3の実施形態を示す回路図である。
図3に示すように、本実施形態のDCOは図1に示す第1の実施形態および図2に示す第2の実施形態と同じく、カウント値SC により遅延時間が制御される遅延段を複数段により、リングオシレータを構成し、その発振周波数はカウント値SC により制御するものである。
但し、本実施形態においては、各遅延段の容量素子はnMOSトランジスタおよびpMOSトランジスタの組合せにより構成されている。
【0052】
図3において、INVn-1 ,INVn-2 ,…,INV2 ,INV1 ,INV0 はインバータ、BUF00はバッファ、Tnn-1 ,Tnn-2 ,…,Tn2 ,Tn1 ,Tn0 は容量素子を構成するnMOSトランジスタ、Tpn-1 ,Tpn-2 ,…,Tp2 ,Tp1 ,Tp0 は容量素子を構成するpMOSトランジスタ、NGTはNANDゲート、INVはインバータをそれぞれ示している。
【0053】
図3に示すように、インバータINVi とその出力端子に接続されているnMOSトランジスタTni およびpMOSトランジスタTpi により、i番目の遅延段を構成している。
nMOSトランジスタTni のソース、ドレイン拡散層はインバータINVi の出力端子に接続され、基板は接地されている。ゲートには、カウント値SC のiビット目の信号Si が入力されている。
pMOSトランジスタTpi のソース、ドレイン拡散層はインバータINVi の出力端子に接続され、基板は電源電圧VCCの供給線に接続されている。ゲートには、カウント値SC のiビット目の信号の反転信号/Si が入力されている。
【0054】
このようにnMOSトランジスタおよびpMOSトランジスタにより構成された容量素子において、共通に接続されているソース、ドレイン拡散層と基板間の結合容量が利用される。そして、ゲートに印加された信号のレベルに応じて、拡散層と基板間の容量が変化し、容量素子の容量がゲートへの入力信号レベルに応じて制御される。
【0055】
例えば、nMOSトランジスタTni において、ゲートにハイレベルの信号が入力されたとき、トランジスタのチャネル領域と基板間に空乏層が形成され、共通に接続されたソース、ドレイン拡散層と基板間の容量が大きくなり、ゲートにローレベルの信号が入力されたとき、トランジスタのチャネル領域と基板間に空乏層が形成せず、容量素子の容量が小さくなる。
pMOSトランジスタTpi においては、これとは逆に、ゲートにハイレベルの信号が入力されたとき、トランジスタのチャネル領域と基板間に空乏層が形成せず、共通に接続されたソース、ドレイン拡散層と基板間の容量が小さくなり、ゲートにローレベルの信号が入力されたとき、トランジスタのチャネル領域と基板間に空乏層が形成され、共通に接続されたソース、ドレイン拡散層と基板間の容量が大きくなる。
【0056】
さらに、各遅延段の容量素子を構成するnMOSトランジスタおよびpMOSトランジスタのサイズは、入力ビットに応じて設定されている。例えば、下位ビットに接続されているnMOSトランジスタTn0 、pMOSトランジスタTp0 から上位ビットに接続されているnMOSトランジスタTnn-1 、pMOSトランジスタTpn-1 に向かって、トランジスタのサイズは2の巾乗に比例して大きく設定されている。
【0057】
このため、各遅延段を構成する容量素子の容量は2の巾乗に比例して増加し、それぞれの遅延段により生じた遅延時間も同様に重み付けられる。例えば、最下位ビットに接続された遅延段の最大遅延時間をTD とすると、最上位ビットに接続された遅延段の最大遅延時間は2n-1 TD となる。
【0058】
上述した構成を有する遅延段により構成されたDCOにおいては、NANDゲートNGTの入力端子にハイレベルのイネーブル信号ENBが入力されているとき、リングオシレータが構成され、DCOが発振し、発振周波数はカウント値SC に応じて制御される。
なお、本例においては、インバータの段数nは偶数とする。このため、リングオシレータを構成する反転素子の数は、NANDゲートNGTを含めて、奇数個となる。
【0059】
上述したように、本例のDCOにおいては、各遅延段を構成する容量素子は、インバータの出力端子に並列に接続されているnMOSトランジスタとpMOSトランジスタとにより構成されるので、インバータの出力信号の立ち上がりエッジおよび立ち下がりエッジのどちらに対しても遅延させることができ、入力信号に対して、確実に遅延を与えることができる。
【0060】
図1に示す第1の実施形態および図2に示す第2の実施形態のおける遅延段は、nMOSトランジスタまたはpMOSトランジスタの何れかにより構成され、信号の立ち上がりエッジまたは立ち下がりエッジの何れかにしか遅延を与えることができないのに対して、本実施形態における遅延段は、nMOSトランジスタとpMOSトランジスタとの組合せにより構成され、信号の立ち上がりエッジおよび立ち下がりエッジの両方に対して有効に遅延を与えることができる。
【0061】
以上説明したように、本実施形態によれば、インバータの出力端子にnMOSトランジスタおよびpMOSトランジスタにより構成された容量素子を並列に接続して構成した遅延段を複数段用いて、NANDゲートNGTともにリングオシレータを構成し、各遅延段の容量素子を構成するnMOSトランジスタおよびpMOSトランジスタのサイズは、入力ビットに応じて、2の巾乗に比例して設定し、nMOSトランジスタのゲートにカウント値SC の所定のビットを入力し、pMOSトランジスタのゲートにそのビットの反転信号を入力するので、DCOの発振周波数は入力したカウント値SC により制御され、且つ、DCOの発振周波数のレンジを広く取れ、カウント値SC の切り換えに伴う発振周波数の偏移は連続的である。
【0062】
第4実施形態
図4は本発明に係るディジタル制御発振回路の第4の実施形態を示す回路図である。
図4に示すように、本実施形態のDCOはバッファおよびその出力端子に接続された複数の容量素子からなる遅延段を複数段用いて構成されている。各遅延段の容量素子はnMOSトランジスタにより構成されている。
【0063】
図4において、BUFn-1 ,BUFn-2 ,…,BUF2 ,BUF1 ,BUF0 ,BUF00はバッファ、Tnn-1 ,Tnn-2 ,…,Tn2 ,Tn1 ,Tn0 は容量素子を構成するnMOSトランジスタ、NGTはNANDゲート、INVはインバータをそれぞれ示している。
なお、バッファBUFn-1 ,BUFn-2 ,…,BUF2 ,BUF1 ,BUF0 ,BUF00は、例えば、2段のインバータが直列に接続して構成される。
【0064】
図示のように、例えば、i段目の遅延段は、バッファBUFi とその出力端子に接続されたn個の容量素子からなる。これらの容量素子は、nMOSトランジスタTnn-1 ,Tnn-2 ,…,Tn2 ,Tn1 ,Tn0 により構成されている。
【0065】
各nMOSトランジスタのソース、ドレイン拡散層はバッファの出力端子に共通に接続され、基板は接地され、ゲートは、それぞれカウント値SC の各ビットに接続されている。例えば、nMOSトランジスタTnn-1 のゲートはビットSn-1 に接続され、nMOSトランジスタTn0 のゲートはビットS0 に接続されている。
【0066】
このため、nMOSトランジスタTni のゲートにハイレベルの信号が入力されているとき、nMOSトランジスタTni のチャネル領域と基板間に空乏層が形成され、容量素子の容量が大きくなり、逆にnMOSトランジスタTni のゲートにローレベルの信号が入力されたとき、チャネル領域と基板間に空乏層が形成せず、容量素子の容量が小さくなる。
【0067】
各遅延段の容量素子を構成するnMOSトランジスタのサイズは、入力ビットに応じて設定されている。例えば、下位ビットに接続されているnMOSトランジスタTn0 から上位ビットに接続されているnMOSトランジスタTnn-1 に向かって、トランジスタのサイズは2の巾乗に比例して大きく設定されているので、それにより構成された容量素子の容量は2の巾乗に比例した値となる。
【0068】
このような遅延段に構成されたDCOにおいて、図4に示すように、例えば、ビットSn-1 がハイレベルに保持されたとき、バッファBUFn-1 ,BUFn-2 ,…,BUF2 ,BUF1 ,BUF0 の出力端子にそれぞれ接続されているnMOSトランジスタTnn-1 の容量が大きくなり、NANDゲートNGTの出力端子からバッファBUF00の入力端子までの間に信号の遅延時間がnMOSトランジスタTnn-1 の容量に応じて大きく設定される。また、ビットS0 がハイレベルに保持されたとき、NANDゲートNGTの出力端子からバッファBUF00の入力端子までの間に信号の遅延時間がnMOSトランジスタTnn-1 の容量に応じて設定される。
【0069】
なお、図4に示すように、本実施形態においては、各遅延段は入力信号に対して、同じ遅延時間を与える。これに対して、前述した第1、第2および第3の実施形態は、各遅延段の遅延時間は、入力ビットに応じて、2の巾乗に比例して重み付けられている。
【0070】
このため、図4に示すDCOにおいては、カウント値SC に応じて、各遅延段の遅延時間が設定され、NANDゲートNGTにハイレベルのイネーブル信号ENBが入力されるとき、各遅延段およびNANDゲートNGTによりリングオシレータが構成され、カウント値SC により制御された発振周波数の発振信号SO が出力端子Tout から得られる。
【0071】
以上説明したように、本実施形態によれば、DCOを構成する各遅延段はバッファとその出力端子に接続されている複数の容量素子により構成され、これらの容量素子は、ゲートはカウント値SC のそれぞれのビットに接続され、拡散層はバッファの出力端子に並列に接続されているnMOSトランジスタにより構成される。カウント値SC により、各遅延段の遅延時間を制御し、NANDゲートNGTとともにリングオシレータを構成する場合、発振周波数をカウント値SC により制御するので、発振周波数のレンジを広く設定でき、且つ、カウント値SC の切り換えに伴う発振周波数の偏移は連続的である。
【0072】
なお、以上の説明においては、各遅延段を構成するバッファは、例えば、2段のインバータを直列接続して構成される。リングオシレータを構成する場合、バッファの代わりに、インバータを用いることもできる。しかし、本実施形態に示す遅延段を用いて単に遅延回路を構成する場合には、容量素子がnMOSトランジスタにより構成されたため、入力信号の立ち上がりエッジに対してのみ遅延を与え、立ち下がりエッジに与える遅延量が小さく、遅延回路の動作は入力信号の立ち上がりエッジおよび立ち下がりエッジにおいて非対称となる。
【0073】
第5実施形態
図5は本発明に係るディジタル制御発振回路の第5の実施形態を示す回路図である。
図5に示すように、本実施形態のDCOはバッファおよびその出力端子に接続された複数の容量素子からなる遅延段を複数段用いて構成されている。各遅延段の容量素子はpMOSトランジスタにより構成されている。
【0074】
図5と第4の実施形態を示す図4を比較すると、本実施形態は、nMOSトランジスタの代わりに、pMOSトランジスタを用いて、遅延段の容量素子を構成することで異なる。この相違点を除けば、本実施形態は、第4の実施形態とほぼ同じである。以下、本実施形態の異なる点についてのみ説明し、それ以外の説明を省略する。
【0075】
図5に示すように、DCOを構成する各遅延段はバッファとその出力端子に接続されている複数のpMOSトランジスタからなる容量素子により構成されている。これらのpMOSトランジスタのソース、ドレイン拡散層はバッファの出力端子に共通に接続され、基板は電源電圧VCCの供給線に接続され、ゲートには、カウント値SC の各ビットの反転信号が入力されている。
【0076】
このため、pMOSトランジスタのゲートにハイレベルの信号が入力されたとき、チャネル領域と基板間に空乏層が形成せず、容量素子の容量が小さく、逆に、pMOSトランジスタのゲートにローレベルの信号が入力されたとき、チャネル領域と基板間に空乏層が形成され、容量素子の容量が大きくなる。
【0077】
各遅延段の容量素子を構成するpMOSトランジスタのサイズは、入力ビットに応じて設定されている。例えば、下位ビットに接続されているpMOSトランジスタTp0 から上位ビットに接続されているpMOSトランジスタTpn-1 に向かって、トランジスタのサイズは2の巾乗に比例して大きく設定されているので、それにより構成された容量素子の容量は2の巾乗に比例した値となる。
【0078】
このため、各遅延段の遅延時間は、その遅延段の容量素子を構成する各pMOSトランジスタのゲートに印加されている信号のレベルに応じて設定される。例えば、ゲートにハイレベルの信号が印加された場合、pMOSトランジスタの容量が小さく、遅延段の遅延時間も小さく設定されている。逆に、ゲートにローレベルの信号が印加された場合、pMOSトランジスタの容量が大きくなり、遅延段の遅延時間も大きく設定される。
【0079】
即ち、図5に示すDCOにおいては、カウント値SC に応じて、各遅延段の遅延時間が制御され、NANDゲートNGTにハイレベルのイネーブル信号ENBが入力されているとき、各遅延段およびNANDゲートNGTによりリングオシレータが構成され、カウント値SC により制御された発振周波数の発振信号SO が出力端子Tout から得られる。
【0080】
以上説明したように、本実施形態によれば、DCOを構成する各遅延段はバッファとその出力端子に接続されている複数の容量素子により構成され、これらの容量素子は、ゲートはカウント値SC のそれぞれのビットの反転信号端子に接続され、拡散層はバッファの出力端子に並列に接続されているpMOSトランジスタにより構成される。カウント値SC により、各遅延段の遅延時間を制御し、NANDゲートNGTとともにリングオシレータを構成する場合に、発振周波数はカウント値SC により制御するので、発振周波数のレンジを広く設定でき、且つ、カウント値SC の切り換えに伴う発振周波数の偏移は連続的である。
【0081】
なお、以上の説明においては、各遅延段を構成するバッファは、例えば、2段のインバータを直列接続して構成される。リングオシレータを構成する場合、バッファの代わりに、インバータを用いることもできる。しかし、本実施形態に示す遅延段を用いて単に遅延回路を構成する場合には、容量素子がpMOSトランジスタにより構成されたため、入力信号の立ち下がりエッジに対してのみ遅延を与え、立ち上がりエッジに与える遅延量が小さく、遅延回路の動作は入力信号の立ち上がりエッジおよび立ち下がりエッジにおいて非対称となる。
【0082】
第6実施形態
図6は本発明に係るディジタル制御発振回路の第6の実施形態を示す回路図である。
図6に示すように、本実施形態のDCOはバッファおよびその出力端子に接続された複数の容量素子からなる遅延段を複数段用いて構成されている。各遅延段の容量素子はnMOSトランジスタおよびpMOSトランジスタにより構成されている。
【0083】
なお、本実施形態は、図4に示す第4の実施形態および図5に示す第5の実施形態の概念を組み合わせたものであり、上述した第4および第5の実施形態により、本実施形態の構成および動作が説明できるので、ここでは、本実施形態の構成および動作については、その詳細の説明を省略する。
【0084】
但し、図6に示すとおりに、本実施形態においては、各遅延段の容量素子は、nMOSトランジスタおよびpMOSトランジスタの両方を用いて構成するので、信号の立ち上がりエッジおよび立ち下がりエッジのどちらに対しても同じ遅延時間を与えることができる。
【0085】
このため、本実施形態の遅延段を用いて、単に遅延回路を構成する場合には、上述した第4および第5の実施形態とは異なり、入力信号の立ち上がりエッジおよび立ち下がりエッジに対して、同じ遅延時間を与えることができ、即ち、遅延回路の動作は入力信号の立ち上がりエッジおよび立ち下がりエッジに対して対称である。
【0086】
第7実施形態
図7は本発明に係るディジタル制御発振回路の第7の実施形態を示す回路図である。
図7に示すように、本実施形態のDCOはバッファおよびその出力端子に接続された容量素子からなる遅延段を複数段用いて構成されている。
但し、図示のように、下位ビットに接続されている3つの遅延段においては、バッファの出力端子にそれぞれ3つのnMOSトランジスタTn2 ,Tn1 ,Tn0 により構成された容量が接続されている。それ以外の遅延段においては、バッファとその出力端子に接続されている一つのnMOSトランジスタからなる容量素子が接続されている。
【0087】
即ち、本実施形態は、図1に示す本発明の第1の実施形態および図4に示す第4の実施形態両方の概念を取り入れたものであり、これにより、例えば、上位ビットに接続されている遅延段においては、2の巾乗に比例してサイズが設定されたnMOSトランジスタTnn-1 ,Tnn-2 ,Tnn-3 を用いて、入力ビットに応じた重み付けされた遅延時間を与えることができる。
【0088】
一方、下位のビットに接続された遅延段、例えば、図7に示すように、下位3ビットS2 ,S1 ,S0 に接続された遅延段は、バッファの出力端子にそれぞれ3つのnMOSトランジスタTnn-1 ,Tnn-2 ,Tnn-3 からなる容量素子を接続し、これらのnMOSトランジスタのサイズは、接続されたビットに応じて、2の巾乗に比例して細かく設定することにより、下位3ビットS2 ,S1 ,S0 の信号レベルに応じて、これらの遅延段の遅延時間を細かく設定することができ、カウント値SC に応じて、DCOの発振周波数を精度よく制御することができる。なお、上位および下位のビット数は限定されず、任意の自然数である。
【0089】
図7に示すDCOにおいては、各遅延段の容量素子はnMOSトランジスタにより構成されているが、これに限定されるものではなく、pMOSトランジスタにより容量素子を構成することができることはいうまでもない。但し、この場合、pMOSトランジスタのゲートにカウント値SC の各ビットの反転信号が入力される。
【0090】
【発明の効果】
以上説明したように、本発明のディジタル遅延回路およびそれを用いたディジタル制御発振回路によれば、発振周波数のレンジを広く設定することができ、且つ、ディジタル信号に応じて発振周波数を制御する場合、発振周波数の偏移を連続的で滑らかにできる利点がある。
【図面の簡単な説明】
【図1】本発明に係るディジタル制御発振回路の第1の実施形態を示す回路図である。
【図2】本発明に係るディジタル制御発振回路の第2の実施形態を示す回路図である。
【図3】本発明に係るディジタル制御発振回路の第3の実施形態を示す回路図である。
【図4】本発明に係るディジタル制御発振回路の第4の実施形態を示す回路図である。
【図5】本発明に係るディジタル制御発振回路の第5の実施形態を示す回路図である。
【図6】本発明に係るディジタル制御発振回路の第6の実施形態を示す回路図である。
【図7】本発明に係るディジタル制御発振回路の第7の実施形態を示す回路図である。
【図8】ディジタル制御発振回路を用いたPLL回路の一例を示す回路図である。
【図9】従来のディジタル制御発振回路の一例を示す回路図である。
【図10】従来のディジタル制御発振回路の一例を示す回路図である。
【図11】図10における遅延素子の構成を示す回路図である。
【符号の説明】
INVn-1 ,INVn-2 ,…,INV2 ,INV1 ,INV0 ,INV…インバータ、BUFn-1 ,BUFn-2 ,…,BUF2 ,BUF1 ,BUF0 ,BUF00…バッファ、Tnn-1 ,Tnn-2 ,…,Tn2 ,Tn1 ,Tn0 …nMOSトランジスタ、Tpn-1 ,Tpn-2 ,…,Tp2 ,Tp1 ,Tp0 …pMOSトランジスタ、NGT…NANDゲート、VCC…電源電圧、GND…接地電位。
Claims (2)
- 制御信号により設定された遅延時間だけ入力信号を遅延させて出力する遅延回路であって、
上記入力信号を所定のレベルに保持して出力する複数個のバッファと、
上記バッファの出力側に一端が接続され、他端に上記制御信号が供給され、上記バッファの出力側から導出された信号の立ち上がりまたは立ち下がりに応じて遅延させる前記制御信号のレベルに応じて駆動される重み付された第1の導電型の電界効果トランジスタと第2の導電型の電界効果トランジスタで形成された容量素子とを有し、
前記第1の導電型の電界効果トランジスタと第2の導電型の電界効果トランジスタとで形成されたそれぞれの容量の前記他端を前記制御信号で駆動し、容量値を増減するようにした
ディジタル遅延回路。 - リング状に接続した複数の遅延回路により構成し、制御信号に応じて、発振周波数が制御される発振回路であって、
上記遅延回路は、上記入力信号を所定のレベルに保持して出力する複数個のバッファと、
上記バッファの出力側に一端が接続され、他端に上記制御信号が供給され、上記バッファの出力側から導出された信号の立ち上がりまたは立ち下がりに応じて遅延させる前記制御信号のレベルに応じて駆動される重み付された第1の導電型の電界効果トランジスタと第2の導電型の電界効果トランジスタで形成された容量素子とを有し、
前記第1の導電型の電界効果トランジスタと第2の導電型の電界効果トランジスタとで形成されたそれぞれの容量の前記他端を前記制御信号で駆動し、容量値を増減するようにした
ディジタル制御発振回路。
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