JP3637706B2

JP3637706B2 - Digital delay circuit and digitally controlled oscillation circuit using the same

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Publication number: JP3637706B2
Application number: JP31675296A
Authority: JP
Inventors: 弘柳内
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-11-27
Filing date: 1996-11-27
Publication date: 2005-04-13
Anticipated expiration: 2016-11-27
Also published as: JPH10163822A

Description

【０００１】
【発明の属する技術分野】
本発明は、ディジタル遅延回路およびそれを用いたディジタル制御発振回路に関するものである。
【０００２】
【従来の技術】
ＰＬＬ（Phase Locked Loop ）回路などに用いられる発振器は、その発振周波数のレンジが広く、且つ周波数の偏移は連続的で滑らかな特性が要求されている。このため、従来ではアナログ値である電圧信号により、発振周波数を制御する電圧制御発振器（ＶＣＯ）が殆どである。
ディジタル回路の場合、ディジタル信号で直接発振器の発振周波数を制御できるいわゆるディジタル制御発振器（ＤＣＯ: Digital Controlled Oscillator ）が用いられている。
【０００３】
図８はディジタル制御発振器（以下、単にＤＣＯと表記する）を用いたＰＬＬ回路の一例を示している。
図８に示すように、本例のＰＬＬ回路は位相比較器２、ディジタルカウンタ３およびＤＣＯ４により構成されている。
【０００４】
位相比較器２は、外部から入力された基準信号Ｓ_refとＤＣＯ４からの発振信号Ｓ_Oの位相を比較し、比較結果に応じて、アップ信号Ｓ_upまたはダウン信号Ｓ_dwを発生し、ディジタルカウンタ３に出力する。
ディジタルカウンタ３は、位相比較器２からのアップ信号Ｓ_upまたはダウン信号Ｓ_dwを受けて、これらの信号のレベルに応じて、例えば、ｎビットのカウント値Ｓ_Cを発生し、ＤＣＯ４に出力する。
ＤＣＯ４は、ディジタルカウンタ３からのカウント値Ｓ_Cを受けて、これに応じて発振周波数を設定し、発振信号Ｓ_oを生成し、位相比較器２に出力する。
【０００５】
図８に示すＰＬＬ回路において、位相比較器２により、外部から入力された基準信号Ｓ_refとＤＣＯ４から発生された発振信号Ｓ_Cの位相が比較され、比較結果に応じてアップ信号Ｓ_upまたはダウン信号Ｓ_dwが生成され、ディジタルカウンタ３に出力される。ディジタルカウンタ３により、ｎビットのカウント値Ｓ_Cが生成される。そして、カウント値Ｓ_CがＤＣＯ４にフィードバックされ、これに応じて、ＤＣＯ４の発振周波数が制御されるので、ＤＣＯ４により発生された発振信号Ｓ_Cの位相は、位相比較器２に入力された基準信号Ｓ_refの位相に追従する。
【０００６】
上述のように、従来の電圧制御発振器（ＶＣＯ）を用いたＰＬＬ回路と同様に、図８に示すディジタル制御発振器（ＤＣＯ）により構成されたＰＬＬ回路により、入力された基準信号の位相に追従する発振信号が生成できる。
【０００７】
以下、図９〜１１を参照しながら、一般に用いられているＤＣＯの構成およびその動作について簡単に説明する。
図９は異なる遅延時間を与える遅延素子および反転出力を与えるセレクタを複数用いて構成されているＤＣＯの一例を示す回路図である。
図９に示すように、本例のＤＣＯは、例えば、遅延素子Ｄ_i（ｉ＝ｎ−１，ｎ−２，…，２，１，０）とセレクタＳＥＬ_iにより構成された遅延段をｎ段直列に接続して構成されている。
なお、ここでは、ｎは偶数である。
【０００８】
図示のように、本例のＤＣＯにおいて、各遅延段を構成するセレクタＳＥＬ_iの一方の入力端子Ａは前段のセレクタの出力端子に接続され、他方の入力端子Ｂは遅延素子Ｄ_iの出力端子に接続されている。遅延素子Ｄ_iの入力端子は前段のセレクタの出力端子に接続されている。
なお、初段のセレクタＳＥＬ_n-1の入力端子ＡはＮＡＮＤゲートＮＧＴの出力端子に接続され、入力端子Ｂは遅延素子Ｄ_n-1を介して、ＮＡＮＤゲートＮＧＴの出力端子に接続されている。
また、最後段のセレクタＳＥＬ₀の出力端子はＮＡＮＤゲートＮＧＴの一方の入力端子に接続され、ＮＡＮＤゲートＮＧＴの他方の入力端子にイネーブル信号ＥＮＢが入力される。
さらに、ＮＡＮＤゲートＮＧＴの出力端子はインバータＩＮＶを介して、発振信号Ｓ_Oの出力端子Ｔ_outに接続されている。
【０００９】
各セレクタＳＥＬ_n-1，ＳＥＬ_n-2，…，ＳＥＬ₂，ＳＥＬ₁，ＳＥＬ₀の選択信号入力端子ｃｋに、例えば、ｎビットのカウント値Ｓ_Cの各ビットＳ_n-1，Ｓ_n-2，…，Ｓ₂，Ｓ₁，Ｓ₀がそれぞれ入力される。各セレクタは、選択信号入力端子に入力された信号のレベルに応じて、入力端子Ａまたは入力端子Ｂの信号を選択して、その反転した信号を出力する。
例えば、選択信号入力端子ｃｋにローレベルの信号が入力されるとき、セレクタは入力端子Ａに入力された信号を選択して、それを反転して出力端子に出力する。逆に、選択信号入力端子ｃｋにハイレベルの信号が入力されたとき、セレクタは入力端子Ｂに入力された信号を選択して、それを反転して出力端子に出力する。
【００１０】
さらに、遅延素子Ｄ₀の遅延時間はＴ_Dとすると、遅延素子Ｄ_iの遅延時間は２ⁱＴ_Dとなる。例えば、遅延素子Ｄ_n-1の遅延時間は２^n-1Ｔ_Dとなり、遅延素子Ｄ₁の遅延時間は２Ｔ_Dとなる。
【００１１】
上述したＤＣＯにより、カウント値Ｓ_Cの各ビットＳ_n-1，Ｓ_n-2，…，Ｓ₂，Ｓ₁，Ｓ₀のレベルに応じて、ＮＡＮＤゲートＮＧＴの出力端子から、最後段のセレクタＳＥＬ₀の出力端子までの信号の遅延時間が設定される。ＮＡＮＤゲートＮＧＴにハイレベルのイネーブル信号ＥＮＢが入力されるとき、各遅延段およびＮＡＮＤゲートＮＧＴによりリングオシレータが構成され、カウント値Ｓ_Cにより制御された発振周波数で発振する。
【００１２】
図１０は他のＤＣＯの一構成例を示す回路図である。
図１０に示すように、本例のＤＣＯはＮＡＮＤゲートＮＧＴと直列に接続されたｎ個の遅延素子ＤＬＹ_n-1，ＤＬＹ_n-2，…，ＤＬＹ₂，ＤＬＹ₁，ＤＬＹ₀により構成され、遅延素子ＤＬＹ₀の出力端子はＮＡＮＤゲートＮＧＴの入力端子に接続され、リングオシレータを構成されている。
なお、ここで、前例と同様にｎは偶数である。
【００１３】
遅延素子ＤＬＹ_n-1，ＤＬＹ_n-2，…，ＤＬＹ₂，ＤＬＹ₁，ＤＬＹ₀は同様な構成を有し、図１１は遅延素子ＤＬＹ₀を例として、その構成を示している。
図示のように、遅延素子ＤＬＹ₀はｎＭＯＳトランジスタＴｎ_n-1，Ｔｎ_n-2，…，Ｔｎ₂，Ｔｎ₁，Ｔｎ₀，Ｔｎ₀₀、ｐＭＯＳトランジスタＴｐ_n-1，Ｔｐ_n-2，…，Ｔｐ₂，Ｔｐ₁，Ｔｐ₀，Ｔｐ₀₀により構成されている。
【００１４】
ｐＭＯＳトランジスタＴｐ_n-1，Ｔｐ_n-2，…，Ｔｐ₂，Ｔｐ₁，Ｔｐ₀は電源電圧Ｖ_CCの供給線とノードＮＤｐとの間に並列に接続されている。即ち、ｐＭＯＳトランジスタＴｐ_n-1，Ｔｐ_n-2，…，Ｔｐ₂，Ｔｐ₁，Ｔｐ₀のソースは電源電圧Ｖ_CCの供給線に接続され、ドレインはノードＮＤｐに接続されている。さらに、これらのｐＭＯＳトランジスタのゲートにそれぞれカウント値Ｓ_Cの各ビットＳ_n-1，Ｓ_n-2，…，Ｓ₂，Ｓ₁，Ｓ₀の反転信号／Ｓ_n-1，／Ｓ_n-2，…，／Ｓ₂，／Ｓ₁，／Ｓ₀が入力されている。
ｐＭＯＳトランジスタＴｐ₀₀のソースはノードＮＤｐに接続され、ドレインは出力端子Ｔ_outに接続されている。
【００１５】
ｎＭＯＳトランジスタＴｎ_ｎ−１，Ｔｎ_ｎ−２，…，Ｔｎ_２，Ｔｎ_１，Ｔｎ_０はグランド（ＧＮＤ）とノードＮＤｎとの間に並列に接続されている。即ち、ｎＭＯＳトランジスタＴｎ_ｎ−１，Ｔｎ_ｎ−２，…，Ｔｎ_２，Ｔｎ_１，Ｔｎ_０のソースはグランド（ＧＮＤ）に接続され、ドレインはノードＮＤｎに接続されている。更に、これらのｎＭＯＳトランジスタのゲートにそれぞれカウント値Ｓ_ｃの各ビットＳｎ_ｎ−１，Ｓｎ_ｎ−２，…，Ｓ_２，Ｓ_１，Ｓ_０が入力されている。ｎＭＯＳトランジスタＴｎ_００のドレインは出力端子Ｔ_ｏｕｔに接続され、ソースはノードＮＤｎに接続されている。
【００１６】
即ち、ｎＭＯＳトランジスタＴｎ₀₀のドレインとｐＭＯＳトランジスタＴｐ₀₀のドレインが遅延素子の出力端子Ｔ_outに共通に接続されている。さらに、ｎＭＯＳトランジスタＴｎ₀₀のゲートとｐＭＯＳトランジスタＴｐ₀₀のゲートが入力端子Ｔ_inに共通に接続されている。
【００１７】
図１０に示す遅延素子においては、ｎＭＯＳトランジスタＴｎ₀₀とｐＭＯＳトランジスタＴｐ₀₀は駆動用トランジスタとして機能する。
カウント値Ｓ_Cの各ビットＳ_n-1，Ｓ_n-2，…，Ｓ₂，Ｓ₁，Ｓ₀のレベルに応じて、ｐＭＯＳトランジスタＴｐ_n-1，Ｔｐ_n-2，…，Ｔｐ₂，Ｔｐ₁，Ｔｐ₀およびｎＭＯＳトランジスタＴｎ_n-1，Ｔｎ_n-2，…，Ｔｎ₂，Ｔｎ₁，Ｔｎ₀の導通状態がそれぞれ設定される。
【００１８】
また、各トランジスタのサイズ、例えば、チャネル幅がそれぞれ異なるように設定されるので、各トランジスタのオン／オフ状態に応じて、例えば、電源電圧Ｖ_CCの供給線とノードＮＤｐ間の抵抗値と駆動用ｐＭＯＳトランジスタＴｐ₀₀の抵抗値との比が変化し、同様に、接地線とノードＮＤｎ間の抵抗値と駆動用ｎＭＯＳトランジスタＴｎ₀₀の抵抗値との比も変化するので、入力端子Ｔ_inに入力された信号の反転信号が出力端子Ｔ_outに出力されるまでの遅延時間がこの抵抗比の変化に応じて制御される。
【００１９】
即ち、各遅延素子ＤＬＹ_n-1，ＤＬＹ_n-2，…，ＤＬＹ₂，ＤＬＹ₁，ＤＬＹ₀の遅延時間は、それぞれの遅延素子に入力されたカウント値Ｓ_Cにより制御される。
このため、ＮＡＮＤゲートＮＧＴにハイレベルのイネーブル信号ＥＮＢが入力されるとき、各遅延素子およびＮＡＮＤゲートＮＧＴによりリングオシレータが構成され、カウント値Ｓ_Cにより制御された発振周波数で発振する。
【００２０】
【発明が解決しようとする課題】
ところで、上述したＤＣＯにはそれぞれの問題点がある。例えば、図９に示すＤＣＯにおいては、発振周波数のレンジが広くとることができるが、信号のパスがダイナミックに切り換えられるため、カウント値Ｓ_Cの何れかのビットの値が変化する場合、信号が一瞬切れる恐れがあり、信号の連続性に問題がある。
また、図１０に示すＤＣＯにおいては、発振信号の周波数偏移は連続的で滑らかであるが、各遅延素子の電流は駆動用トランジスタＴｐ₀₀およびＴｎ₀₀の抵抗に大きく影響され、発振周波数のレンジを広くとることができないという問題がある。
【００２１】
図１０に示すＤＣＯの発振周波数レンジを広くとるため、駆動用トランジスタＴｐ₀₀およびＴｎ₀₀の抵抗を小さくし、即ち、トランジスタのサイズを大きくする必要がある。これは遅延素子の消費電力の増大を招く結果となる。また、実際に基板上にトランジスタを形成する場合に、トランジスタのサイズに限界がある。
【００２２】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、発振周波数のレンジが広く、且つ発振周波数の偏移は連続的で滑らかなディジタル制御発振回路を提供することにある。
【００２３】
【課題を解決するための手段】
上記目的を達成するため、本発明のディジタル遅延回路は、制御信号により設定された遅延時間だけ入力信号を遅延させて出力する遅延回路であって、上記入力信号を所定のレベルに保持して出力する複数個のバッファと、上記バッファの出力側に一端が接続され、他端に上記制御信号が供給され、該制御信号のレベルに応じて駆動される重み付された第１の導電型の電界効果トランジスタと第２の導電型の電界効果トランジスタで形成され、上記バッファの出力側から導出された信号の立ち上がりまたは立ち下がりに応じて遅延させる容量素子とを有し、前記第１の導電型の電界効果トランジスタと第２の導電型の電界効果トランジスタとで形成されたそれぞれの容量の前記他端を前記制御信号で駆動し、容量値を増減するようにした。
【００２４】
また、本発明では、好適には、上記容量素子は、拡散層が上記バッファの出力側に接続し、ゲートが上記制御信号の入力端子に接続する絶縁ゲート型電界効果トランジスタにより構成されている。
【００２５】
また、本発明のディジタル制御発振回路はリング状に接続した複数の遅延回路により構成し、制御信号に応じて、発振周波数が制御される発振回路であって、上記遅延回路は、上記入力信号を所定のレベルに保持して出力するバッファと、上記バッファの出力側に一端が接続され、他端に上記制御信号が供給され、該制御信号のレベルに応じて重み付された第１の導電型の電界効果トランジスタと第２の導電型の電界効果トランジスタで形成され、上記バッファの出力側から導出された信号の立ち上がりまたは立ち下がりに応じて遅延させるマトリックス状に配列された容量素子とを有し、前記第１の導電型の電界効果トランジスタと第２の導電型の電界効果トランジスタとで形成されたそれぞれの容量の前記他端を前記制御信号で駆動し、容量値を増減するようにした。
【００２６】
さらに、本発明では、好適には、上記制御信号はｎビットのディジタル信号であり、且つ、上記遅延回路をｎ段有し、上記ｉ段目の遅延回路の容量素子を構成する絶縁ゲート型電界効果トランジスタのゲートに、上記ｎビットのディジタル信号の内ｉビット目の信号が入力され、さらに、上記絶縁ゲート型電界効果トランジスタのサイズは、当該絶縁ゲート型電界効果トランジスタのゲートに入力されるディジタル信号のビット位置に応じて、設定される。
【００２７】
本発明によれば、入力信号に応じて遅延時間が制御されるディジタル遅延回路を複数用いて、リング状の発振回路が構成され、各ディジタル遅延回路の遅延時間を入力信号に応じて設定することにより、発振回路の発振周波数が制御される。
【００２８】
各ディジタル遅延回路は、例えば、バッファとその出力端子に接続され、容量が入力信号に応じて設定される容量素子により構成され、容量素子は、例えば、ソース、ドレイン拡散層がバッファの出力端子に共通に接続され、基板が接地または電源電圧によりバイアスされ、ゲートに入力信号が印加されるｎＭＯＳトランジスタまたはｐＭＯＳトランジスタにより構成される。トランジスタのゲートに入力される信号のレベルに応じて、トランジスタのチャネル領域と基板間の空乏層の厚さが制御され、トランジスタの拡散層と基板間の容量が変化するので、各ディジタル遅延回路の遅延時間は入力信号に応じて制御される。
【００２９】
本発明により、ディジタル制御発振回路の周波数レンジを広く設定でき、且つ、入力信号が変化するとき、発振信号周波数の偏移が連続的に実現でき、さらに発振回路を構成する素子数を少なくでき、回路構造の簡単化および低消費電力化を実現できる。
【００３０】
【発明の実施の形態】
第１実施形態
図１は本発明に係るディジタル制御発振回路の第１の実施形態を示す回路図である。
図１に示すように、本実施形態のディジタル制御発振回路（ＤＣＯ）は、バッファとその出力端子に接続されている可変容量素子からなる遅延段を複数用いて構成されている。
【００３１】
図１において、ＢＵＦ_n-1，ＢＵＦ_n-2，…，ＢＵＦ₂，ＢＵＦ₁，ＢＵＦ₀，ＢＵＦ₀₀はバッファ、Ｔｎ_n-1，Ｔｎ_n-2，…，Ｔｎ₂，Ｔｎ₁，Ｔｎ₀は容量素子を構成するｎＭＯＳトランジスタ、ＮＧＴはＮＡＮＤゲート、ＩＮＶはインバータをそれぞれ示している。
なお、バッファＢＵＦ_n-1，ＢＵＦ_n-2，…，ＢＵＦ₂，ＢＵＦ₁，ＢＵＦ₀，ＢＵＦ₀₀は、それぞれ例えば、２段のインバータが直列に接続して構成されている。
【００３２】
図１に示すＤＣＯにおいて、バッファＢＵＦ_iとｎＭＯＳトランジスタＴｎ_iからなる容量素子により、ｉ番目の遅延段が構成され、各遅延段はＮＡＮＤゲートＮＧＴの出力端子とバッファＢＵＦ₀₀の入力端子との間に直列に接続されている。
各遅延段において、ｎＭＯＳトランジスタＴｎ_iのソースおよびドレインはバッファＢＵＦ_iの出力端子に接続され、ｐ型基板は接地されている。ゲートにはカウント値Ｓ_Cのｉビット目の信号Ｓ_iが入力されている。
【００３３】
ＮＡＮＤゲートＮＧＴの一方の入力端子がバッファＢＵＦ₀₀の出力端子に接続され、他方の入力端子にはイネーブル信号ＥＮＢが入力されている。
また、ＮＡＮＤゲートＮＧＴの出力端子はインバータＩＮＶを介して、発振信号Ｓ_Oの出力端子Ｔ_outに接続されている。
【００３４】
本発明では、ＭＯＳトランジスタの拡散層と基板間の容量をトランジスタのゲートに印加する信号のレベルにより設定し、ＤＣＯを構成する各遅延段の遅延時間を変化させることにより、ＤＣＯの発振周波数を制御する。
【００３５】
容量素子を構成するｎＭＯＳトランジスタＴｎ_iにおいては、ゲートに入力された信号Ｓ_iのレベルに応じて、容量が変化する。
例えば、ｎＭＯＳトランジスタＴｎ_iのゲートにハイレベルの信号Ｓ_iが入力された場合、トランジスタのチャネル領域と基板間に空乏層が形成され、共通に接続されているソース、ドレイン拡散層と基板間の容量は空乏層を介するチャネル領域と基板間の容量が加わり、大きくなる。
逆に、ｎＭＯＳトランジスタＴｎ_iのゲートにローレベルの信号Ｓ_iが入力された場合、トランジスタのチャネル領域と基板間に空乏層が形成せず、共通に接続されているソース、ドレイン拡散層と基板間の容量はそれぞれの拡散層と基板間の容量の和のみであり、容量が小さくなる。
【００３６】
その結果、格遅延段により、入力信号に与える遅延時間は、その遅延段を構成するｎＭＯＳトランジスタのゲートに印加する信号Ｓ_ｉのレベルにより制御される。更に、各遅延段の容量素子を構成するｎＭＯＳトランジスタのサイズをその遅延段に入力されるカウント値Ｓ_ｃのビットに応じて、２の冪乗に比例して設定される。
【００３７】
例えば、カウント値Ｓ_Cの最下位ビットＳ₀により制御されている遅延段の最大遅延時間がＴ_Dとすると、カウント値Ｓ_Cの最上位ビットＳ_n-1により制御されている遅延段の最大遅延時間は２^n-1Ｔ_Dになるように、ｎＭＯＳトランジスタＴｎ_n-1のサイズが設定される。
【００３８】
このため、ＮＡＮＤゲートＮＧＴにハイレベルのイネーブル信号ＥＮＢが入力されるとき、各遅延段およびＮＡＮＤゲートＮＧＴによりリングオシレータが構成され、カウント値Ｓ_Cにより制御された発振周波数の発振信号Ｓ_Oが出力端子Ｔ_outから得られる。
このように構成されたＤＣＯにおいて、発振信号Ｓ_Oの周波数レンジが広く、且つカウント値Ｓ_Cが切り換わるとき、リングオシレータにおける信号のパスが切れることなく、連続的な周波数の偏移が得られる。
【００３９】
以上説明したように、本実施形態によれば、バッファおよびその出力端子に接続されているｎＭＯＳトランジスタからなる可変容量素子により構成された遅延段をｎ段用いて、リングオシレータを構成し、各遅延段を構成する容量素子はソース、ドレインが共通に接続し、ゲートがカウント値Ｓ_Cの所定のビットに接続するｎＭＯＳトランジスタにより構成し、入力ビットに応じて、トランジスタのサイズを設定し、各遅延段の遅延時間を重み付けることにより、カウント値Ｓ_Cの値に応じて、遅延時間が設定され、ＮＡＮＤゲートＮＧＴにハイレベルのイネーブル信号ＥＮＢを入力するとき、カウント値Ｓ_Cに応じてＤＣＯの発振周波数を制御するので、ＤＣＯの発振周波数のレンジが広く、発振信号の周波数偏移が連続的で滑らかになる。さらに、ＤＣＯを構成する素子数は少なく、回路の消費電力の低減が図れる。
【００４０】
なお、以上の説明において、各遅延段のバッファは、例えば、２段のインバータを直列接続して構成される。リングオシレータを構成する場合、バッファの代わりに、インバータを用いることもできる。しかし、本実施形態に示す遅延段を用いて単に遅延回路を構成する場合には、容量素子はｎＭＯＳトランジスタにより構成されたため、入力信号の立ち上がりエッジに対してのみ遅延を与え、立ち下がりエッジに与える遅延量が小さく、遅延回路の動作は入力信号の立ち上がりエッジおよび立ち下がりエッジにおいて非対称となる。
なお、インバータを用いてＤＣＯを構成する場合、遅延段の段数ｎは偶数に限られる。
【００４１】
第２実施形態
図２は本発明に係るディジタル制御発振回路の第２の実施形態を示す回路図である。
図２に示すように、本実施形態のＤＣＯは図１に示す第１の実施形態とほぼ同じであり、但し、本実施形態においては、各遅延段の容量素子を構成するトランジスタは、ｐＭＯＳトランジスタにより構成されている。
【００４２】
図２に示すように、ｉ番目の遅延段において、バッファＢＵＦ_iの出力端子Ｔに、容量素子を構成するｐＭＯＳトランジスタＴｐ_iのソース、ドレイン拡散層が共通に接続されている。ｐＭＯＳトランジスタＴｐ_iのｎ型基板は、例えば、電源電圧Ｖ_CCの供給線に接続されている。ｐＭＯＳトランジスタＴｐ_iのゲートには、カウント値Ｓ_Cのｉビット目の信号Ｓ_iの反転信号／Ｓ_iが入力されている。
【００４３】
ｐＭＯＳトランジスタＴｐ_iのゲートにハイレベルの信号／Ｓ_iが入力されたとき、チャネル領域と基板間に空乏層が形成せず、共通に接続されたソース、ドレイン拡散層と基板間の容量は、各拡散層と基板間の容量の和となり、容量が小さい。
逆に、ｐＭＯＳトランジスタＴｐ_iのゲートにローレベルの信号／Ｓ_iが入力されたとき、チャネル領域に空乏層が形成され、共通に接続されたソース、ドレイン拡散層と基板間の容量は、各拡散層と基板間の容量の和に空乏層を介するチャネル領域と基板間の容量が加わり、容量が大きくなる。
【００４４】
このため、遅延段を構成するｐＭＯＳトランジスタＴｐ_iのゲートに入力される信号／Ｓ_iのレベルを設定することにより、バッファＢＵＦ_iの出力端子に接続された容量素子の容量が変化し、遅延段により入力信号に与える遅延時間が変化する。
【００４５】
各遅延段の容量素子を構成するｐＭＯＳトランジスタＴｐ_iのサイズは、その遅延段の重みに応じて設定されている。
例えば、カウント値Ｓ_Cの最下位ビットの反転信号／Ｓ₀により制御されている遅延段の最大遅延時間がＴ_Dとすると、カウント値Ｓ_Cの最上位ビットの反転信号／Ｓ_n-1により制御されている遅延段の最大遅延時間は２^n-1Ｔ_Dになるように、ｎＭＯＳトランジスタＴｐ_n-1のサイズが設定される。
【００４６】
このため、カウント値Ｓ_Cの各ビットのレベルに応じて、各遅延段の遅延時間が制御され、ＮＡＮＤゲートＮＧＴの出力端子からバッファＢＵＦ₀₀の入力端子までの信号の遅延時間はカウント値Ｓ_Cに比例して設定されるので、ＮＡＮＤゲートＮＧＴにハイレベルのイネーブル信号ＥＮＢが入力されるとき、各遅延段およびＮＡＮＤゲートＮＧＴによりリングオシレータが構成され、カウント値Ｓ_Cにより制御された発振周波数の発振信号Ｓ_Oが出力端子Ｔ_outから得られる。
【００４７】
なお、図１に示す第１の実施形態と同様に、本実施形態のＤＣＯにおいて、発振信号Ｓ_Oの周波数レンジが広く、且つカウント値Ｓ_Cが切り換わるとき、リングオシレータにおける信号のパスが切れることなく、連続的な周波数の偏移が得られる。
但し、第１実施形態においては、各遅延段の容量素子はｎＭＯＳトランジスタにより構成され、これらのｎＭＯＳトランジスタの基板はｐ型領域により構成され、接地されるため、各遅延段の入力信号の立ち上がりエッジにおいて、容量素子がチャージされる。即ち、第１の実施形態においては、各遅延段は入力信号の立ち上がりエッジに対してのみ遅延時間を与える。本実施形態においては、各遅延段の容量素子は、ｐＭＯＳトランジスタにより構成され、これらのｎＭＯＳトランジスタの基板はｎ型領域により構成され、電源電圧Ｖ_CCのによりバイアスされているため、各遅延段の入力信号の立ち下がりエッジにおいて、容量素子がチャージされる。即ち、本第２の実施形態においては、各遅延段は入力信号の立ち下がりエッジに対してのみ遅延時間を与える。
【００４８】
このため、遅延段により単に遅延回路を構成して動作するとき、第１の実施形態の遅延段および第２の実施形態の遅延段から構成された遅延回路は、入力信号に対して、遅延動作は異なるが、図１および図２に示すように、遅延段によりリングオシレータを構成して発振動作を行う場合、両者の相違はない。
【００４９】
以上説明したように、本実施形態によれば、バッファおよびその出力端子に接続されているｐＭＯＳトランジスタからなる可変容量素子により構成された遅延段をｎ段用いて、リングオシレータを構成し、各遅延段を構成する容量素子はソース、ドレインが共通に接続し、ゲートにカウント値Ｓ_Cの所定のビットの反転信号を入力するｐＭＯＳトランジスタにより構成し、入力ビットに応じて、トランジスタのサイズを設定し、各遅延段の遅延時間を重み付けることにより、カウント値Ｓ_Cの各ビットの値に応じて、遅延時間が設定され、ＮＡＮＤゲートＮＧＴにハイレベルのイネーブル信号ＥＮＢを入力するとき、カウント値Ｓ_Cに応じてＤＣＯの発振周波数を制御するので、ＤＣＯの発振周波数のレンジが広く、発振信号の周波数偏移が連続的で滑らかになる。
【００５０】
なお、以上の説明において、各遅延段のバッファは、例えば、２段のインバータを直列接続して構成される。リングオシレータを構成する場合、バッファの代わりに、インバータを用いることもできる。しかし、本実施形態に示す遅延段を用いて単に遅延回路を構成する場合には、容量素子がｐＭＯＳトランジスタにより構成されたため、入力信号の立ち下がりエッジに対してのみ遅延を与え、立ち上がりエッジに与える遅延量が小さく、遅延回路の動作は入力信号の立ち上がりエッジおよび立ち下がりエッジにおいて非対称となる。
なお、インバータを用いてＤＣＯを構成する場合、遅延段の段数ｎは偶数に限られる。
【００５１】
第３実施形態
図３は本発明に係るディジタル制御発振回路の第３の実施形態を示す回路図である。
図３に示すように、本実施形態のＤＣＯは図１に示す第１の実施形態および図２に示す第２の実施形態と同じく、カウント値Ｓ_Cにより遅延時間が制御される遅延段を複数段により、リングオシレータを構成し、その発振周波数はカウント値Ｓ_Cにより制御するものである。
但し、本実施形態においては、各遅延段の容量素子はｎＭＯＳトランジスタおよびｐＭＯＳトランジスタの組合せにより構成されている。
【００５２】
図３において、ＩＮＶ_n-1，ＩＮＶ_n-2，…，ＩＮＶ₂，ＩＮＶ₁，ＩＮＶ₀はインバータ、ＢＵＦ₀₀はバッファ、Ｔｎ_n-1，Ｔｎ_n-2，…，Ｔｎ₂，Ｔｎ₁，Ｔｎ₀は容量素子を構成するｎＭＯＳトランジスタ、Ｔｐ_n-1，Ｔｐ_n-2，…，Ｔｐ₂，Ｔｐ₁，Ｔｐ₀は容量素子を構成するｐＭＯＳトランジスタ、ＮＧＴはＮＡＮＤゲート、ＩＮＶはインバータをそれぞれ示している。
【００５３】
図３に示すように、インバータＩＮＶ_iとその出力端子に接続されているｎＭＯＳトランジスタＴｎ_iおよびｐＭＯＳトランジスタＴｐ_iにより、ｉ番目の遅延段を構成している。
ｎＭＯＳトランジスタＴｎ_iのソース、ドレイン拡散層はインバータＩＮＶ_iの出力端子に接続され、基板は接地されている。ゲートには、カウント値Ｓ_Cのｉビット目の信号Ｓ_iが入力されている。
ｐＭＯＳトランジスタＴｐ_iのソース、ドレイン拡散層はインバータＩＮＶ_iの出力端子に接続され、基板は電源電圧Ｖ_CCの供給線に接続されている。ゲートには、カウント値Ｓ_Cのｉビット目の信号の反転信号／Ｓ_iが入力されている。
【００５４】
このようにｎＭＯＳトランジスタおよびｐＭＯＳトランジスタにより構成された容量素子において、共通に接続されているソース、ドレイン拡散層と基板間の結合容量が利用される。そして、ゲートに印加された信号のレベルに応じて、拡散層と基板間の容量が変化し、容量素子の容量がゲートへの入力信号レベルに応じて制御される。
【００５５】
例えば、ｎＭＯＳトランジスタＴｎ_iにおいて、ゲートにハイレベルの信号が入力されたとき、トランジスタのチャネル領域と基板間に空乏層が形成され、共通に接続されたソース、ドレイン拡散層と基板間の容量が大きくなり、ゲートにローレベルの信号が入力されたとき、トランジスタのチャネル領域と基板間に空乏層が形成せず、容量素子の容量が小さくなる。
ｐＭＯＳトランジスタＴｐ_iにおいては、これとは逆に、ゲートにハイレベルの信号が入力されたとき、トランジスタのチャネル領域と基板間に空乏層が形成せず、共通に接続されたソース、ドレイン拡散層と基板間の容量が小さくなり、ゲートにローレベルの信号が入力されたとき、トランジスタのチャネル領域と基板間に空乏層が形成され、共通に接続されたソース、ドレイン拡散層と基板間の容量が大きくなる。
【００５６】
さらに、各遅延段の容量素子を構成するｎＭＯＳトランジスタおよびｐＭＯＳトランジスタのサイズは、入力ビットに応じて設定されている。例えば、下位ビットに接続されているｎＭＯＳトランジスタＴｎ₀、ｐＭＯＳトランジスタＴｐ₀から上位ビットに接続されているｎＭＯＳトランジスタＴｎ_n-1、ｐＭＯＳトランジスタＴｐ_n-1に向かって、トランジスタのサイズは２の巾乗に比例して大きく設定されている。
【００５７】
このため、各遅延段を構成する容量素子の容量は２の巾乗に比例して増加し、それぞれの遅延段により生じた遅延時間も同様に重み付けられる。例えば、最下位ビットに接続された遅延段の最大遅延時間をＴ_Dとすると、最上位ビットに接続された遅延段の最大遅延時間は２^n-1Ｔ_Dとなる。
【００５８】
上述した構成を有する遅延段により構成されたＤＣＯにおいては、ＮＡＮＤゲートＮＧＴの入力端子にハイレベルのイネーブル信号ＥＮＢが入力されているとき、リングオシレータが構成され、ＤＣＯが発振し、発振周波数はカウント値Ｓ_Cに応じて制御される。
なお、本例においては、インバータの段数ｎは偶数とする。このため、リングオシレータを構成する反転素子の数は、ＮＡＮＤゲートＮＧＴを含めて、奇数個となる。
【００５９】
上述したように、本例のＤＣＯにおいては、各遅延段を構成する容量素子は、インバータの出力端子に並列に接続されているｎＭＯＳトランジスタとｐＭＯＳトランジスタとにより構成されるので、インバータの出力信号の立ち上がりエッジおよび立ち下がりエッジのどちらに対しても遅延させることができ、入力信号に対して、確実に遅延を与えることができる。
【００６０】
図１に示す第１の実施形態および図２に示す第２の実施形態のおける遅延段は、ｎＭＯＳトランジスタまたはｐＭＯＳトランジスタの何れかにより構成され、信号の立ち上がりエッジまたは立ち下がりエッジの何れかにしか遅延を与えることができないのに対して、本実施形態における遅延段は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとの組合せにより構成され、信号の立ち上がりエッジおよび立ち下がりエッジの両方に対して有効に遅延を与えることができる。
【００６１】
以上説明したように、本実施形態によれば、インバータの出力端子にｎＭＯＳトランジスタおよびｐＭＯＳトランジスタにより構成された容量素子を並列に接続して構成した遅延段を複数段用いて、ＮＡＮＤゲートＮＧＴともにリングオシレータを構成し、各遅延段の容量素子を構成するｎＭＯＳトランジスタおよびｐＭＯＳトランジスタのサイズは、入力ビットに応じて、２の巾乗に比例して設定し、ｎＭＯＳトランジスタのゲートにカウント値Ｓ_Cの所定のビットを入力し、ｐＭＯＳトランジスタのゲートにそのビットの反転信号を入力するので、ＤＣＯの発振周波数は入力したカウント値Ｓ_Cにより制御され、且つ、ＤＣＯの発振周波数のレンジを広く取れ、カウント値Ｓ_Cの切り換えに伴う発振周波数の偏移は連続的である。
【００６２】
第４実施形態
図４は本発明に係るディジタル制御発振回路の第４の実施形態を示す回路図である。
図４に示すように、本実施形態のＤＣＯはバッファおよびその出力端子に接続された複数の容量素子からなる遅延段を複数段用いて構成されている。各遅延段の容量素子はｎＭＯＳトランジスタにより構成されている。
【００６３】
図４において、ＢＵＦ_n-1，ＢＵＦ_n-2，…，ＢＵＦ₂，ＢＵＦ₁，ＢＵＦ₀，ＢＵＦ₀₀はバッファ、Ｔｎ_n-1，Ｔｎ_n-2，…，Ｔｎ₂，Ｔｎ₁，Ｔｎ₀は容量素子を構成するｎＭＯＳトランジスタ、ＮＧＴはＮＡＮＤゲート、ＩＮＶはインバータをそれぞれ示している。
なお、バッファＢＵＦ_n-1，ＢＵＦ_n-2，…，ＢＵＦ₂，ＢＵＦ₁，ＢＵＦ₀，ＢＵＦ₀₀は、例えば、２段のインバータが直列に接続して構成される。
【００６４】
図示のように、例えば、ｉ段目の遅延段は、バッファＢＵＦ_iとその出力端子に接続されたｎ個の容量素子からなる。これらの容量素子は、ｎＭＯＳトランジスタＴｎ_n-1，Ｔｎ_n-2，…，Ｔｎ₂，Ｔｎ₁，Ｔｎ₀により構成されている。
【００６５】
各ｎＭＯＳトランジスタのソース、ドレイン拡散層はバッファの出力端子に共通に接続され、基板は接地され、ゲートは、それぞれカウント値Ｓ_Cの各ビットに接続されている。例えば、ｎＭＯＳトランジスタＴｎ_n-1のゲートはビットＳ_n-1に接続され、ｎＭＯＳトランジスタＴｎ₀のゲートはビットＳ₀に接続されている。
【００６６】
このため、ｎＭＯＳトランジスタＴｎ_iのゲートにハイレベルの信号が入力されているとき、ｎＭＯＳトランジスタＴｎ_iのチャネル領域と基板間に空乏層が形成され、容量素子の容量が大きくなり、逆にｎＭＯＳトランジスタＴｎ_iのゲートにローレベルの信号が入力されたとき、チャネル領域と基板間に空乏層が形成せず、容量素子の容量が小さくなる。
【００６７】
各遅延段の容量素子を構成するｎＭＯＳトランジスタのサイズは、入力ビットに応じて設定されている。例えば、下位ビットに接続されているｎＭＯＳトランジスタＴｎ₀から上位ビットに接続されているｎＭＯＳトランジスタＴｎ_n-1に向かって、トランジスタのサイズは２の巾乗に比例して大きく設定されているので、それにより構成された容量素子の容量は２の巾乗に比例した値となる。
【００６８】
このような遅延段に構成されたＤＣＯにおいて、図４に示すように、例えば、ビットＳ_n-1がハイレベルに保持されたとき、バッファＢＵＦ_n-1，ＢＵＦ_n-2，…，ＢＵＦ₂，ＢＵＦ₁，ＢＵＦ₀の出力端子にそれぞれ接続されているｎＭＯＳトランジスタＴｎ_n-1の容量が大きくなり、ＮＡＮＤゲートＮＧＴの出力端子からバッファＢＵＦ₀₀の入力端子までの間に信号の遅延時間がｎＭＯＳトランジスタＴｎ_n-1の容量に応じて大きく設定される。また、ビットＳ₀がハイレベルに保持されたとき、ＮＡＮＤゲートＮＧＴの出力端子からバッファＢＵＦ₀₀の入力端子までの間に信号の遅延時間がｎＭＯＳトランジスタＴｎ_n-1の容量に応じて設定される。
【００６９】
なお、図４に示すように、本実施形態においては、各遅延段は入力信号に対して、同じ遅延時間を与える。これに対して、前述した第１、第２および第３の実施形態は、各遅延段の遅延時間は、入力ビットに応じて、２の巾乗に比例して重み付けられている。
【００７０】
このため、図４に示すＤＣＯにおいては、カウント値Ｓ_Cに応じて、各遅延段の遅延時間が設定され、ＮＡＮＤゲートＮＧＴにハイレベルのイネーブル信号ＥＮＢが入力されるとき、各遅延段およびＮＡＮＤゲートＮＧＴによりリングオシレータが構成され、カウント値Ｓ_Cにより制御された発振周波数の発振信号Ｓ_Oが出力端子Ｔ_outから得られる。
【００７１】
以上説明したように、本実施形態によれば、ＤＣＯを構成する各遅延段はバッファとその出力端子に接続されている複数の容量素子により構成され、これらの容量素子は、ゲートはカウント値Ｓ_Cのそれぞれのビットに接続され、拡散層はバッファの出力端子に並列に接続されているｎＭＯＳトランジスタにより構成される。カウント値Ｓ_Cにより、各遅延段の遅延時間を制御し、ＮＡＮＤゲートＮＧＴとともにリングオシレータを構成する場合、発振周波数をカウント値Ｓ_Cにより制御するので、発振周波数のレンジを広く設定でき、且つ、カウント値Ｓ_Cの切り換えに伴う発振周波数の偏移は連続的である。
【００７２】
なお、以上の説明においては、各遅延段を構成するバッファは、例えば、２段のインバータを直列接続して構成される。リングオシレータを構成する場合、バッファの代わりに、インバータを用いることもできる。しかし、本実施形態に示す遅延段を用いて単に遅延回路を構成する場合には、容量素子がｎＭＯＳトランジスタにより構成されたため、入力信号の立ち上がりエッジに対してのみ遅延を与え、立ち下がりエッジに与える遅延量が小さく、遅延回路の動作は入力信号の立ち上がりエッジおよび立ち下がりエッジにおいて非対称となる。
【００７３】
第５実施形態
図５は本発明に係るディジタル制御発振回路の第５の実施形態を示す回路図である。
図５に示すように、本実施形態のＤＣＯはバッファおよびその出力端子に接続された複数の容量素子からなる遅延段を複数段用いて構成されている。各遅延段の容量素子はｐＭＯＳトランジスタにより構成されている。
【００７４】
図５と第４の実施形態を示す図４を比較すると、本実施形態は、ｎＭＯＳトランジスタの代わりに、ｐＭＯＳトランジスタを用いて、遅延段の容量素子を構成することで異なる。この相違点を除けば、本実施形態は、第４の実施形態とほぼ同じである。以下、本実施形態の異なる点についてのみ説明し、それ以外の説明を省略する。
【００７５】
図５に示すように、ＤＣＯを構成する各遅延段はバッファとその出力端子に接続されている複数のｐＭＯＳトランジスタからなる容量素子により構成されている。これらのｐＭＯＳトランジスタのソース、ドレイン拡散層はバッファの出力端子に共通に接続され、基板は電源電圧Ｖ_CCの供給線に接続され、ゲートには、カウント値Ｓ_Cの各ビットの反転信号が入力されている。
【００７６】
このため、ｐＭＯＳトランジスタのゲートにハイレベルの信号が入力されたとき、チャネル領域と基板間に空乏層が形成せず、容量素子の容量が小さく、逆に、ｐＭＯＳトランジスタのゲートにローレベルの信号が入力されたとき、チャネル領域と基板間に空乏層が形成され、容量素子の容量が大きくなる。
【００７７】
各遅延段の容量素子を構成するｐＭＯＳトランジスタのサイズは、入力ビットに応じて設定されている。例えば、下位ビットに接続されているｐＭＯＳトランジスタＴｐ₀から上位ビットに接続されているｐＭＯＳトランジスタＴｐ_n-1に向かって、トランジスタのサイズは２の巾乗に比例して大きく設定されているので、それにより構成された容量素子の容量は２の巾乗に比例した値となる。
【００７８】
このため、各遅延段の遅延時間は、その遅延段の容量素子を構成する各ｐＭＯＳトランジスタのゲートに印加されている信号のレベルに応じて設定される。例えば、ゲートにハイレベルの信号が印加された場合、ｐＭＯＳトランジスタの容量が小さく、遅延段の遅延時間も小さく設定されている。逆に、ゲートにローレベルの信号が印加された場合、ｐＭＯＳトランジスタの容量が大きくなり、遅延段の遅延時間も大きく設定される。
【００７９】
即ち、図５に示すＤＣＯにおいては、カウント値Ｓ_Cに応じて、各遅延段の遅延時間が制御され、ＮＡＮＤゲートＮＧＴにハイレベルのイネーブル信号ＥＮＢが入力されているとき、各遅延段およびＮＡＮＤゲートＮＧＴによりリングオシレータが構成され、カウント値Ｓ_Cにより制御された発振周波数の発振信号Ｓ_Oが出力端子Ｔ_outから得られる。
【００８０】
以上説明したように、本実施形態によれば、ＤＣＯを構成する各遅延段はバッファとその出力端子に接続されている複数の容量素子により構成され、これらの容量素子は、ゲートはカウント値Ｓ_Cのそれぞれのビットの反転信号端子に接続され、拡散層はバッファの出力端子に並列に接続されているｐＭＯＳトランジスタにより構成される。カウント値Ｓ_Cにより、各遅延段の遅延時間を制御し、ＮＡＮＤゲートＮＧＴとともにリングオシレータを構成する場合に、発振周波数はカウント値Ｓ_Cにより制御するので、発振周波数のレンジを広く設定でき、且つ、カウント値Ｓ_Cの切り換えに伴う発振周波数の偏移は連続的である。
【００８１】
なお、以上の説明においては、各遅延段を構成するバッファは、例えば、２段のインバータを直列接続して構成される。リングオシレータを構成する場合、バッファの代わりに、インバータを用いることもできる。しかし、本実施形態に示す遅延段を用いて単に遅延回路を構成する場合には、容量素子がｐＭＯＳトランジスタにより構成されたため、入力信号の立ち下がりエッジに対してのみ遅延を与え、立ち上がりエッジに与える遅延量が小さく、遅延回路の動作は入力信号の立ち上がりエッジおよび立ち下がりエッジにおいて非対称となる。
【００８２】
第６実施形態
図６は本発明に係るディジタル制御発振回路の第６の実施形態を示す回路図である。
図６に示すように、本実施形態のＤＣＯはバッファおよびその出力端子に接続された複数の容量素子からなる遅延段を複数段用いて構成されている。各遅延段の容量素子はｎＭＯＳトランジスタおよびｐＭＯＳトランジスタにより構成されている。
【００８３】
なお、本実施形態は、図４に示す第４の実施形態および図５に示す第５の実施形態の概念を組み合わせたものであり、上述した第４および第５の実施形態により、本実施形態の構成および動作が説明できるので、ここでは、本実施形態の構成および動作については、その詳細の説明を省略する。
【００８４】
但し、図６に示すとおりに、本実施形態においては、各遅延段の容量素子は、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタの両方を用いて構成するので、信号の立ち上がりエッジおよび立ち下がりエッジのどちらに対しても同じ遅延時間を与えることができる。
【００８５】
このため、本実施形態の遅延段を用いて、単に遅延回路を構成する場合には、上述した第４および第５の実施形態とは異なり、入力信号の立ち上がりエッジおよび立ち下がりエッジに対して、同じ遅延時間を与えることができ、即ち、遅延回路の動作は入力信号の立ち上がりエッジおよび立ち下がりエッジに対して対称である。
【００８６】
第７実施形態
図７は本発明に係るディジタル制御発振回路の第７の実施形態を示す回路図である。
図７に示すように、本実施形態のＤＣＯはバッファおよびその出力端子に接続された容量素子からなる遅延段を複数段用いて構成されている。
但し、図示のように、下位ビットに接続されている３つの遅延段においては、バッファの出力端子にそれぞれ３つのｎＭＯＳトランジスタＴｎ₂，Ｔｎ₁，Ｔｎ₀により構成された容量が接続されている。それ以外の遅延段においては、バッファとその出力端子に接続されている一つのｎＭＯＳトランジスタからなる容量素子が接続されている。
【００８７】
即ち、本実施形態は、図１に示す本発明の第１の実施形態および図４に示す第４の実施形態両方の概念を取り入れたものであり、これにより、例えば、上位ビットに接続されている遅延段においては、２の巾乗に比例してサイズが設定されたｎＭＯＳトランジスタＴｎ_n-1，Ｔｎ_n-2，Ｔｎ_n-3を用いて、入力ビットに応じた重み付けされた遅延時間を与えることができる。
【００８８】
一方、下位のビットに接続された遅延段、例えば、図７に示すように、下位３ビットＳ₂，Ｓ₁，Ｓ₀に接続された遅延段は、バッファの出力端子にそれぞれ３つのｎＭＯＳトランジスタＴｎ_n-1，Ｔｎ_n-2，Ｔｎ_n-3からなる容量素子を接続し、これらのｎＭＯＳトランジスタのサイズは、接続されたビットに応じて、２の巾乗に比例して細かく設定することにより、下位３ビットＳ₂，Ｓ₁，Ｓ₀の信号レベルに応じて、これらの遅延段の遅延時間を細かく設定することができ、カウント値Ｓ_Cに応じて、ＤＣＯの発振周波数を精度よく制御することができる。なお、上位および下位のビット数は限定されず、任意の自然数である。
【００８９】
図７に示すＤＣＯにおいては、各遅延段の容量素子はｎＭＯＳトランジスタにより構成されているが、これに限定されるものではなく、ｐＭＯＳトランジスタにより容量素子を構成することができることはいうまでもない。但し、この場合、ｐＭＯＳトランジスタのゲートにカウント値Ｓ_Cの各ビットの反転信号が入力される。
【００９０】
【発明の効果】
以上説明したように、本発明のディジタル遅延回路およびそれを用いたディジタル制御発振回路によれば、発振周波数のレンジを広く設定することができ、且つ、ディジタル信号に応じて発振周波数を制御する場合、発振周波数の偏移を連続的で滑らかにできる利点がある。
【図面の簡単な説明】
【図１】本発明に係るディジタル制御発振回路の第１の実施形態を示す回路図である。
【図２】本発明に係るディジタル制御発振回路の第２の実施形態を示す回路図である。
【図３】本発明に係るディジタル制御発振回路の第３の実施形態を示す回路図である。
【図４】本発明に係るディジタル制御発振回路の第４の実施形態を示す回路図である。
【図５】本発明に係るディジタル制御発振回路の第５の実施形態を示す回路図である。
【図６】本発明に係るディジタル制御発振回路の第６の実施形態を示す回路図である。
【図７】本発明に係るディジタル制御発振回路の第７の実施形態を示す回路図である。
【図８】ディジタル制御発振回路を用いたＰＬＬ回路の一例を示す回路図である。
【図９】従来のディジタル制御発振回路の一例を示す回路図である。
【図１０】従来のディジタル制御発振回路の一例を示す回路図である。
【図１１】図１０における遅延素子の構成を示す回路図である。
【符号の説明】
ＩＮＶ_n-1，ＩＮＶ_n-2，…，ＩＮＶ₂，ＩＮＶ₁，ＩＮＶ₀，ＩＮＶ…インバータ、ＢＵＦ_n-1，ＢＵＦ_n-2，…，ＢＵＦ₂，ＢＵＦ₁，ＢＵＦ₀，ＢＵＦ₀₀…バッファ、Ｔｎ_n-1，Ｔｎ_n-2，…，Ｔｎ₂，Ｔｎ₁，Ｔｎ₀…ｎＭＯＳトランジスタ、Ｔｐ_n-1，Ｔｐ_n-2，…，Ｔｐ₂，Ｔｐ₁，Ｔｐ₀…ｐＭＯＳトランジスタ、ＮＧＴ…ＮＡＮＤゲート、Ｖ_CC…電源電圧、ＧＮＤ…接地電位。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a digital delay circuit and a digitally controlled oscillator circuit using the same.
[0002]
[Prior art]
An oscillator used for a PLL (Phase Locked Loop) circuit or the like is required to have a wide oscillation frequency range and a continuous and smooth characteristic of frequency shift. For this reason, most voltage controlled oscillators (VCOs) that control the oscillation frequency with a voltage signal that is an analog value are conventionally used.
In the case of a digital circuit, a so-called digital controlled oscillator (DCO) that can directly control the oscillation frequency of the oscillator with a digital signal is used.
[0003]
FIG. 8 shows an example of a PLL circuit using a digitally controlled oscillator (hereinafter simply referred to as DCO).
As shown in FIG. 8, the PLL circuit of this example includes a phase comparator 2, a digital counter 3, and a DCO 4.
[0004]
The phase comparator 2 receives the reference signal S inputted from the outside._refAnd oscillation signal S from DCO4_OAnd the up signal S according to the comparison result._upOr down signal S_dwIs output to the digital counter 3.
The digital counter 3 receives the up signal S from the phase comparator 2._upOr down signal S_dwIn response to these signal levels, for example, an n-bit count value S_CIs output to the DCO 4.
The DCO 4 receives the count value S from the digital counter 3_CIn response, the oscillation frequency is set according to this, and the oscillation signal S_oIs output to the phase comparator 2.
[0005]
In the PLL circuit shown in FIG. 8, the reference signal S input from the outside by the phase comparator 2._refAnd oscillation signal S generated from DCO 4_CAre compared, and the up signal S is determined according to the comparison result._upOr down signal S_dwIs generated and output to the digital counter 3. The digital counter 3 causes an n-bit count value S_CIs generated. And the count value S_CIs fed back to the DCO 4 and the oscillation frequency of the DCO 4 is controlled accordingly._COf the reference signal S input to the phase comparator 2_refFollow the phase of.
[0006]
As described above, in the same manner as a PLL circuit using a conventional voltage controlled oscillator (VCO), the phase of the input reference signal is tracked by the PLL circuit configured by the digital controlled oscillator (DCO) shown in FIG. An oscillation signal can be generated.
[0007]
Hereinafter, with reference to FIGS. 9 to 11, the configuration and operation of a commonly used DCO will be briefly described.
FIG. 9 is a circuit diagram showing an example of a DCO configured using a plurality of delay elements giving different delay times and selectors giving inverted outputs.
As shown in FIG. 9, the DCO of this example is, for example, a delay element D_i(I = n-1, n-2, ..., 2, 1, 0) and selector SEL_iThe delay stage constituted by n is connected in series in n stages.
Here, n is an even number.
[0008]
As shown in the figure, in the DCO of this example, the selector SEL that constitutes each delay stage._iOne input terminal A is connected to the output terminal of the preceding selector, and the other input terminal B is a delay element D._iIs connected to the output terminal. Delay element D_iIs connected to the output terminal of the preceding selector.
The first stage selector SEL_n-1Is connected to the output terminal of the NAND gate NGT, and the input terminal B is connected to the delay element D._n-1To the output terminal of the NAND gate NGT.
The last selector SEL₀Are connected to one input terminal of the NAND gate NGT, and the enable signal ENB is input to the other input terminal of the NAND gate NGT.
Further, the output terminal of the NAND gate NGT is connected to the oscillation signal S via the inverter INV._OOutput terminal T_outIt is connected to the.
[0009]
Each selector SEL_n-1, SEL_n-2, ..., SEL₂, SEL₁, SEL₀For example, an n-bit count value S is applied to the selection signal input terminal ck._CEach bit S_n-1, S_n-2, ..., S₂, S₁, S₀Are entered respectively. Each selector selects the signal at the input terminal A or B according to the level of the signal input to the selection signal input terminal, and outputs the inverted signal.
For example, when a low level signal is input to the selection signal input terminal ck, the selector selects the signal input to the input terminal A, inverts it, and outputs it to the output terminal. Conversely, when a high level signal is input to the selection signal input terminal ck, the selector selects the signal input to the input terminal B, inverts it, and outputs it to the output terminal.
[0010]
Further, the delay element D₀The delay time is T_DThen, the delay element D_iDelay time is 2ⁱT_DIt becomes. For example, the delay element D_n-1Delay time is 2^n-1T_DDelay element D₁Delay time is 2T_DIt becomes.
[0011]
The count value S is obtained by the DCO described above._CEach bit S_n-1, S_n-2, ..., S₂, S₁, S₀The selector SEL at the last stage from the output terminal of the NAND gate NGT according to the level of₀The delay time of the signal to the output terminal is set. When the high level enable signal ENB is input to the NAND gate NGT, each delay stage and the NAND gate NGT constitute a ring oscillator, and the count value S_CIt oscillates at the oscillation frequency controlled by.
[0012]
FIG. 10 is a circuit diagram showing a configuration example of another DCO.
As shown in FIG. 10, the DCO of this example includes n delay elements DLY connected in series with the NAND gate NGT._n-1, DLY_n-2, ..., DLY₂, DLY₁, DLY₀Delay element DLY₀Are connected to the input terminal of the NAND gate NGT to form a ring oscillator.
Here, as in the previous example, n is an even number.
[0013]
Delay element DLY_n-1, DLY_n-2, ..., DLY₂, DLY₁, DLY₀Have the same configuration, and FIG. 11 shows the delay element DLY.₀As an example, the configuration is shown.
As shown, the delay element DLY₀Is an nMOS transistor Tn_n-1, Tn_n-2, ..., Tn₂, Tn₁, Tn₀, Tn₀₀PMOS transistor Tp_n-1, Tp_n-2, ..., Tp₂, Tp₁, Tp₀, Tp₀₀It is comprised by.
[0014]
pMOS transistor Tp_n-1, Tp_n-2, ..., Tp₂, Tp₁, Tp₀Is the power supply voltage V_CCAre connected in parallel between the supply line and the node NDp. That is, the pMOS transistor Tp_n-1, Tp_n-2, ..., Tp₂, Tp₁, Tp₀The source of the power supply voltage V_CCThe drain is connected to the node NDp. Furthermore, the count value S is respectively applied to the gates of these pMOS transistors._CEach bit S_n-1, S_n-2, ..., S₂, S₁, S₀Inverted signal / S_n-1, / S_n-2, ..., / S₂, / S₁, / S₀Is entered.
pMOS transistor Tp₀₀Is connected to the node NDp and the drain is connected to the output terminal T._outIt is connected to the.
[0015]
nMOS transistor Tn_n-1, Tn_n-2, ..., Tn₂, Tn₁, Tn₀IsGround (GND)And the node NDn are connected in parallel. That is, the nMOS transistor Tn_n-1, Tn_n-2, ..., Tn₂, Tn₁, Tn₀  Source ofOn the ground (GND)The drain is connected to the node NDn. Furthermore, the count value S is applied to the gates of these nMOS transistors, respectively._c  Each bit Sn_n-1, Sn_n-2, ..., S₂, S₁, S₀Is entered. nMOS transistor Tn₀₀The drain of the output terminal T_outThe source is connected to the node NDn.
[0016]
That is, the nMOS transistor Tn₀₀Drain and pMOS transistor Tp₀₀Is the output terminal T of the delay element_outConnected in common. Furthermore, the nMOS transistor Tn₀₀Gate and pMOS transistor Tp₀₀Is the input terminal T_inConnected in common.
[0017]
In the delay element shown in FIG. 10, the nMOS transistor Tn₀₀And pMOS transistor Tp₀₀Functions as a driving transistor.
Count value S_CEach bit S_n-1, S_n-2, ..., S₂, S₁, S₀Depending on the level of pMOS transistor Tp_n-1, Tp_n-2, ..., Tp₂, Tp₁, Tp₀And nMOS transistor Tn_n-1, Tn_n-2, ..., Tn₂, Tn₁, Tn₀Each of the conduction states is set.
[0018]
Further, since the size of each transistor, for example, the channel width is set to be different from each other, for example, the power supply voltage V_CCResistance value between the power supply line and the node NDp and the driving pMOS transistor Tp₀₀Similarly, the ratio between the resistance value and the resistance value between the ground line and the node NDn and the driving nMOS transistor Tn changes.₀₀Since the ratio with the resistance value also changes, the input terminal T_inThe inverted signal of the signal input to the output terminal T_outThe delay time until the signal is output is controlled according to the change in the resistance ratio.
[0019]
That is, each delay element DLY_n-1, DLY_n-2, ..., DLY₂, DLY₁, DLY₀The delay time of the count value S input to each delay element_CControlled by
Therefore, when the high level enable signal ENB is input to the NAND gate NGT, each delay element and the NAND gate NGT constitute a ring oscillator, and the count value S_CIt oscillates at the oscillation frequency controlled by.
[0020]
[Problems to be solved by the invention]
By the way, the above-mentioned DCO has respective problems. For example, in the DCO shown in FIG. 9, the oscillation frequency range can be widened, but the signal path is dynamically switched._CWhen the value of any of the bits changes, the signal may be momentarily cut off, and there is a problem in signal continuity.
In the DCO shown in FIG. 10, the frequency shift of the oscillation signal is continuous and smooth, but the current of each delay element is the driving transistor Tp.₀₀And Tn₀₀There is a problem that the range of oscillation frequency cannot be widened.
[0021]
In order to increase the oscillation frequency range of the DCO shown in FIG.₀₀And Tn₀₀It is necessary to reduce the resistance of the transistor, that is, to increase the size of the transistor. This results in an increase in power consumption of the delay element. In addition, when a transistor is actually formed on a substrate, the size of the transistor is limited.
[0022]
The present invention has been made in view of such circumstances, and an object of the present invention is to provide a digitally controlled oscillator circuit having a wide oscillation frequency range and a continuous and smooth oscillation frequency shift.
[0023]
[Means for Solving the Problems]
  In order to achieve the above object, a digital delay circuit according to the present invention is a delay circuit that delays and outputs an input signal by a delay time set by a control signal, and holds and outputs the input signal at a predetermined level. DoMultipleOne end is connected to the buffer and the output side of the buffer,The control signal is supplied to the other end, and is formed of a weighted first conductivity type field effect transistor and a second conductivity type field effect transistor that are driven according to the level of the control signal,And a capacitive element that delays in response to the rise or fall of the signal derived from the output side of the buffer.The other end of each capacitor formed by the first conductivity type field effect transistor and the second conductivity type field effect transistor is driven by the control signal to increase or decrease the capacitance value. .
[0024]
In the present invention, it is preferable that the capacitive element is composed of an insulated gate field effect transistor having a diffusion layer connected to the output side of the buffer and a gate connected to the control signal input terminal.
[0025]
  The digitally controlled oscillation circuit according to the present invention includes a plurality of delay circuits connected in a ring shape, and an oscillation circuit whose oscillation frequency is controlled according to a control signal. The delay circuit receives the input signal. A buffer that holds and outputs at a predetermined level, and one end connected to the output side of the buffer,The control signal is supplied to the other end, and is formed by a field effect transistor of the first conductivity type and a field effect transistor of the second conductivity type weighted according to the level of the control signal,Delay in response to the rise or fall of the signal derived from the output side of the bufferArranged in a matrixWith capacitive elementThe other end of each capacitor formed by the first conductivity type field effect transistor and the second conductivity type field effect transistor is driven by the control signal to increase or decrease the capacitance value. .
[0026]
Further, in the present invention, preferably, the control signal is an n-bit digital signal, and has n stages of the delay circuits, and an insulated gate type electric field that constitutes a capacitive element of the i-th delay circuit. The i-th signal of the n-bit digital signal is input to the gate of the effect transistor, and the size of the insulated gate field effect transistor is a digital value input to the gate of the insulated gate field effect transistor. It is set according to the bit position of the signal.
[0027]
According to the present invention, a ring-shaped oscillation circuit is configured by using a plurality of digital delay circuits whose delay times are controlled according to an input signal, and the delay time of each digital delay circuit is set according to the input signal. Thus, the oscillation frequency of the oscillation circuit is controlled.
[0028]
Each digital delay circuit is composed of, for example, a capacitor connected to the buffer and its output terminal, and the capacitance is set according to the input signal. The capacitor element has, for example, a source and drain diffusion layer at the output terminal of the buffer. The nMOS transistors or pMOS transistors are connected in common, the substrate is biased by ground or a power supply voltage, and an input signal is applied to the gate. The thickness of the depletion layer between the transistor channel region and the substrate is controlled in accordance with the level of the signal input to the transistor gate, and the capacitance between the transistor diffusion layer and the substrate changes. The delay time is controlled according to the input signal.
[0029]
According to the present invention, the frequency range of the digitally controlled oscillation circuit can be set wide, and when the input signal changes, the oscillation signal frequency shift can be continuously realized, and the number of elements constituting the oscillation circuit can be reduced, Simplification of the circuit structure and low power consumption can be realized.
[0030]
DETAILED DESCRIPTION OF THE INVENTION
First embodiment
FIG. 1 is a circuit diagram showing a first embodiment of a digitally controlled oscillator circuit according to the present invention.
As shown in FIG. 1, the digitally controlled oscillator circuit (DCO) of this embodiment is configured by using a plurality of delay stages including a buffer and a variable capacitance element connected to its output terminal.
[0031]
In FIG. 1, BUF_n-1, BUF_n-2, ..., BUF₂, BUF₁, BUF₀, BUF₀₀Is the buffer, Tn_n-1, Tn_n-2, ..., Tn₂, Tn₁, Tn₀Denotes an nMOS transistor constituting a capacitive element, NGT denotes a NAND gate, and INV denotes an inverter.
Buffer BUF_n-1, BUF_n-2, ..., BUF₂, BUF₁, BUF₀, BUF₀₀Each is configured, for example, by connecting two stages of inverters in series.
[0032]
In the DCO shown in FIG. 1, the buffer BUF_iAnd nMOS transistor Tn_iAn i-th delay stage is configured by the capacitor element, and each delay stage includes an output terminal of the NAND gate NGT and a buffer BUF.₀₀Is connected in series with the input terminal of.
In each delay stage, the nMOS transistor Tn_iSource and drain of buffer BUF_iThe p-type substrate is grounded. The gate has a count value S_CI-th signal S_iIs entered.
[0033]
One input terminal of the NAND gate NGT is a buffer BUF₀₀The enable signal ENB is input to the other input terminal.
The output terminal of the NAND gate NGT is connected to the oscillation signal S via the inverter INV._OOutput terminal T_outIt is connected to the.
[0034]
In the present invention, the capacitance between the diffusion layer of the MOS transistor and the substrate is set by the level of a signal applied to the gate of the transistor, and the delay time of each delay stage constituting the DCO is changed to control the oscillation frequency of the DCO. To do.
[0035]
NMOS transistor Tn constituting a capacitive element_i, The signal S input to the gate_iDepending on the level, the capacity changes.
For example, nMOS transistor Tn_iHigh level signal S at the gate of_iIs input, a depletion layer is formed between the channel region of the transistor and the substrate, and the capacitance between the source and drain diffusion layers connected to the substrate and the substrate is added to the capacitance between the channel region and the substrate via the depletion layer. ,growing.
Conversely, nMOS transistor Tn_iLow level signal S at the gate of_iIs input, the depletion layer is not formed between the channel region of the transistor and the substrate, and the capacitance between the source and drain diffusion layers and the substrate connected in common is only the sum of the capacitance between the respective diffusion layers and the substrate. And the capacity is reduced.
[0036]
  As a result, the delay time given to the input signal by the case delay stage is the signal S applied to the gate of the nMOS transistor constituting the delay stage._iIt is controlled by the level. Furthermore, the size of the nMOS transistor constituting the capacitive element of each delay stage is set to the count value S input to the delay stage._cIs set in proportion to the power of 2.Ru.
[0037]
For example, the count value S_CLeast significant bit S₀The maximum delay time of the delay stage controlled by T_DThen, the count value S_CMost significant bit S_n-1The maximum delay time of the delay stage controlled by is 2^n-1T_DNMOS transistor Tn so that_n-1The size of is set.
[0038]
Therefore, when the high level enable signal ENB is input to the NAND gate NGT, each delay stage and the NAND gate NGT constitute a ring oscillator, and the count value S_CThe oscillation signal S of the oscillation frequency controlled by_OIs the output terminal T_outObtained from.
In the DCO configured as described above, the oscillation signal S_OThe frequency range is wide and the count value S_CWhen is switched, a continuous frequency shift is obtained without breaking the signal path in the ring oscillator.
[0039]
As described above, according to the present embodiment, a ring oscillator is configured using n delay stages each composed of a variable capacitance element including an nMOS transistor connected to a buffer and its output terminal, and each delay is configured. The capacitive elements constituting the stage have a source and a drain connected in common, and a gate having a count value S._CNMOS transistors connected to a predetermined bit, and the size of the transistor is set in accordance with the input bit, and the delay time of each delay stage is weighted, whereby the count value S_CWhen the delay time is set according to the value of the high-level enable signal ENB to the NAND gate NGT, the count value S_CSince the oscillation frequency of the DCO is controlled in accordance with the above, the oscillation frequency range of the DCO is wide and the frequency shift of the oscillation signal is continuous and smooth. Further, the number of elements constituting the DCO is small, and the power consumption of the circuit can be reduced.
[0040]
In the above description, the buffer of each delay stage is configured by connecting, for example, two stages of inverters in series. When the ring oscillator is configured, an inverter can be used instead of the buffer. However, when a delay circuit is simply configured using the delay stage shown in the present embodiment, since the capacitive element is configured by an nMOS transistor, a delay is given only to the rising edge of the input signal and given to the falling edge. The delay amount is small, and the operation of the delay circuit is asymmetric at the rising edge and the falling edge of the input signal.
When a DCO is configured using an inverter, the number n of delay stages is limited to an even number.
[0041]
Second embodiment
FIG. 2 is a circuit diagram showing a second embodiment of the digitally controlled oscillator circuit according to the present invention.
As shown in FIG. 2, the DCO of this embodiment is almost the same as that of the first embodiment shown in FIG. 1, except that in this embodiment, the transistors constituting the capacitor elements of the respective delay stages are pMOS transistors. It is comprised by.
[0042]
As shown in FIG. 2, in the i-th delay stage, the buffer BUF_iTo the output terminal T of the pMOS transistor Tp constituting the capacitive element_iThe source and drain diffusion layers are connected in common. pMOS transistor Tp_iThe n-type substrate is, for example, a power supply voltage V_CCConnected to the supply line. pMOS transistor Tp_iThe gate has a count value S_CI-th signal S_iInverted signal / S_iIs entered.
[0043]
pMOS transistor Tp_iHigh level signal / S_iIs input, the depletion layer is not formed between the channel region and the substrate, and the capacitance between the source and drain diffusion layers and the substrate connected in common is the sum of the capacitance between each diffusion layer and the substrate. small.
Conversely, the pMOS transistor Tp_iLow level signal / S at the gate of_iIs input, a depletion layer is formed in the channel region, and the capacitance between the commonly connected source and drain diffusion layers and the substrate is equal to the sum of the capacitance between each diffusion layer and the substrate and the channel region via the depletion layer. The capacity between the substrates is added, and the capacity increases.
[0044]
Therefore, the pMOS transistor Tp constituting the delay stage_iSignal / S input to the gate of_iBy setting the level of the buffer BUF_iThe capacitance of the capacitive element connected to the output terminal changes, and the delay time given to the input signal changes due to the delay stage.
[0045]
PMOS transistor Tp constituting the capacitive element of each delay stage_iIs set according to the weight of the delay stage.
For example, the count value S_CInverted signal of least significant bit of / S₀The maximum delay time of the delay stage controlled by T_DThen, the count value S_CInversion signal of most significant bit of / S_n-1The maximum delay time of the delay stage controlled by is 2^n-1T_DNMOS transistor Tp so that_n-1The size of is set.
[0046]
For this reason, the count value S_CIn accordance with the level of each bit, the delay time of each delay stage is controlled, and the buffer BUF is output from the output terminal of the NAND gate NGT.₀₀The delay time of the signal to the input terminal is the count value S_CTherefore, when a high level enable signal ENB is input to the NAND gate NGT, each delay stage and the NAND gate NGT constitute a ring oscillator, and the count value S_CThe oscillation signal S of the oscillation frequency controlled by_OIs the output terminal T_outObtained from.
[0047]
As in the first embodiment shown in FIG. 1, in the DCO of this embodiment, the oscillation signal S_OFrequency range is wide and the count value S_CWhen is switched, a continuous frequency shift is obtained without breaking the signal path in the ring oscillator.
However, in the first embodiment, the capacitive element of each delay stage is composed of nMOS transistors, and the substrate of these nMOS transistors is composed of a p-type region and is grounded. Therefore, the rising edge of the input signal of each delay stage The capacitor element is charged. That is, in the first embodiment, each delay stage gives a delay time only to the rising edge of the input signal. In the present embodiment, the capacitive element of each delay stage is constituted by pMOS transistors, the substrate of these nMOS transistors is constituted by an n-type region, and the power supply voltage V_CCTherefore, the capacitive element is charged at the falling edge of the input signal of each delay stage. In other words, in the second embodiment, each delay stage gives a delay time only to the falling edge of the input signal.
[0048]
For this reason, when the delay circuit simply operates by configuring the delay circuit by the delay stage, the delay circuit composed of the delay stage of the first embodiment and the delay stage of the second embodiment performs a delay operation on the input signal. 1 and FIG. 2, there is no difference between them when a ring oscillator is configured by a delay stage to perform an oscillation operation.
[0049]
As described above, according to the present embodiment, a ring oscillator is configured using n delay stages each composed of a variable capacitance element including a buffer and a pMOS transistor connected to an output terminal thereof, and each delay is performed. The capacitive elements constituting the stage have a source and drain connected in common, and a count value S at the gate._CA pMOS transistor that inputs an inversion signal of a predetermined bit is set, the size of the transistor is set in accordance with the input bit, and the delay time of each delay stage is weighted, whereby the count value S_CThe delay time is set in accordance with the value of each bit of N. When the high level enable signal ENB is input to the NAND gate NGT, the count value S_CSince the oscillation frequency of the DCO is controlled in accordance with the above, the oscillation frequency range of the DCO is wide and the frequency shift of the oscillation signal is continuous and smooth.
[0050]
In the above description, the buffer of each delay stage is configured by connecting, for example, two stages of inverters in series. When the ring oscillator is configured, an inverter can be used instead of the buffer. However, when a delay circuit is simply configured using the delay stage shown in the present embodiment, since the capacitive element is configured by a pMOS transistor, a delay is given only to the falling edge of the input signal and given to the rising edge. The delay amount is small, and the operation of the delay circuit is asymmetric at the rising edge and the falling edge of the input signal.
When a DCO is configured using an inverter, the number n of delay stages is limited to an even number.
[0051]
Third embodiment
FIG. 3 is a circuit diagram showing a third embodiment of the digitally controlled oscillator circuit according to the present invention.
As shown in FIG. 3, the DCO of this embodiment is similar to the first embodiment shown in FIG. 1 and the second embodiment shown in FIG._CA ring oscillator is configured by a plurality of delay stages whose delay time is controlled by the oscillation stage, and the oscillation frequency is a count value S_CIt controls by.
However, in this embodiment, the capacitive element of each delay stage is configured by a combination of an nMOS transistor and a pMOS transistor.
[0052]
In FIG. 3, INV_n-1, INV_n-2, ..., INV₂, INV₁, INV₀Is an inverter, BUF₀₀Is the buffer, Tn_n-1, Tn_n-2, ..., Tn₂, Tn₁, Tn₀Is an nMOS transistor constituting a capacitive element, Tp_n-1, Tp_n-2, ..., Tp₂, Tp₁, Tp₀Denotes a pMOS transistor constituting a capacitive element, NGT denotes a NAND gate, and INV denotes an inverter.
[0053]
As shown in FIG. 3, the inverter INV_iAnd an nMOS transistor Tn connected to the output terminal thereof_iAnd pMOS transistor Tp_iThus, the i-th delay stage is configured.
nMOS transistor Tn_iSource and drain diffusion layers of the inverter INV_iThe output terminal is connected to the substrate, and the substrate is grounded. The gate has a count value S_CI-th signal S_iIs entered.
pMOS transistor Tp_iSource and drain diffusion layers of the inverter INV_iConnected to the output terminal of the power supply voltage V_CCConnected to the supply line. The gate has a count value S_CInverted signal / S of the i-th signal of_iIs entered.
[0054]
Thus, in the capacitive element constituted by the nMOS transistor and the pMOS transistor, the coupling capacitance between the source and drain diffusion layers and the substrate connected in common is used. The capacitance between the diffusion layer and the substrate changes according to the level of the signal applied to the gate, and the capacitance of the capacitive element is controlled according to the input signal level to the gate.
[0055]
For example, nMOS transistor Tn_iWhen a high level signal is input to the gate, a depletion layer is formed between the channel region of the transistor and the substrate, the capacitance between the source and drain diffusion layers connected to the substrate and the substrate increases, and the gate has a low level. When a level signal is input, a depletion layer is not formed between the channel region of the transistor and the substrate, and the capacitance of the capacitor is reduced.
pMOS transistor Tp_iIn contrast, when a high level signal is input to the gate, a depletion layer is not formed between the channel region of the transistor and the substrate, but between the source and drain diffusion layers and the substrate connected in common. When the capacitance is reduced and a low level signal is input to the gate, a depletion layer is formed between the channel region of the transistor and the substrate, and the capacitance between the commonly connected source and drain diffusion layers and the substrate is increased.
[0056]
Further, the sizes of the nMOS transistor and the pMOS transistor constituting the capacitive element of each delay stage are set according to the input bit. For example, the nMOS transistor Tn connected to the lower bit₀PMOS transistor Tp₀NMOS transistor Tn connected to the upper bit from_n-1PMOS transistor Tp_n-1On the other hand, the size of the transistor is set larger in proportion to the power of 2.
[0057]
For this reason, the capacitance of the capacitive element constituting each delay stage increases in proportion to the power of 2, and the delay time generated by each delay stage is similarly weighted. For example, the maximum delay time of the delay stage connected to the least significant bit is expressed as T_DThen, the maximum delay time of the delay stage connected to the most significant bit is 2^n-1T_DIt becomes.
[0058]
In the DCO configured by the delay stage having the above-described configuration, when a high level enable signal ENB is input to the input terminal of the NAND gate NGT, a ring oscillator is configured, the DCO oscillates, and the oscillation frequency is counted. Value S_CIt is controlled according to.
In this example, the inverter stage number n is an even number. For this reason, the number of inversion elements constituting the ring oscillator is an odd number including the NAND gate NGT.
[0059]
As described above, in the DCO of the present example, the capacitive element constituting each delay stage is composed of an nMOS transistor and a pMOS transistor connected in parallel to the output terminal of the inverter. Both the rising edge and the falling edge can be delayed, and the delay can be surely given to the input signal.
[0060]
The delay stage in the first embodiment shown in FIG. 1 and the second embodiment shown in FIG. 2 is constituted by either an nMOS transistor or a pMOS transistor, and is only at the rising edge or the falling edge of the signal. While the delay cannot be given, the delay stage in the present embodiment is configured by a combination of an nMOS transistor and a pMOS transistor, and effectively gives a delay to both the rising edge and the falling edge of the signal. Can do.
[0061]
As described above, according to the present embodiment, both the NAND gate NGT and the NAND gate NGT are ring-connected by using a plurality of delay stages configured by connecting in parallel the capacitance element composed of the nMOS transistor and the pMOS transistor to the output terminal of the inverter. The sizes of the nMOS transistor and the pMOS transistor constituting the oscillator and constituting the capacitive element of each delay stage are set in proportion to the power of 2 according to the input bit, and the count value S is set at the gate of the nMOS transistor._CIs input to the gate of the pMOS transistor and the inverted signal of the bit is input to the gate of the pMOS transistor._CAnd the range of the oscillation frequency of the DCO can be widened, and the count value S_CThe oscillation frequency shift accompanying the switching is continuous.
[0062]
Fourth embodiment
FIG. 4 is a circuit diagram showing a fourth embodiment of the digitally controlled oscillator circuit according to the present invention.
As shown in FIG. 4, the DCO according to the present embodiment is configured by using a plurality of delay stages each including a buffer and a plurality of capacitive elements connected to the output terminal thereof. The capacitive element of each delay stage is composed of an nMOS transistor.
[0063]
In FIG. 4, BUF_n-1, BUF_n-2, ..., BUF₂, BUF₁, BUF₀, BUF₀₀Is the buffer, Tn_n-1, Tn_n-2, ..., Tn₂, Tn₁, Tn₀Denotes an nMOS transistor constituting a capacitive element, NGT denotes a NAND gate, and INV denotes an inverter.
Buffer BUF_n-1, BUF_n-2, ..., BUF₂, BUF₁, BUF₀, BUF₀₀For example, a two-stage inverter is connected in series.
[0064]
As shown, for example, the i-th delay stage is a buffer BUF._iAnd n capacitive elements connected to the output terminals thereof. These capacitive elements are nMOS transistors Tn._n-1, Tn_n-2, ..., Tn₂, Tn₁, Tn₀It is comprised by.
[0065]
The source and drain diffusion layers of each nMOS transistor are connected in common to the output terminal of the buffer, the substrate is grounded, and the gate is the count value S._CConnected to each bit. For example, nMOS transistor Tn_n-1The gate of bit S_n-1NMOS transistor Tn₀The gate of bit S₀It is connected to the.
[0066]
For this reason, the nMOS transistor Tn_iWhen a high level signal is input to the gate of nMOS transistor Tn_iA depletion layer is formed between the channel region and the substrate of the semiconductor device, and the capacitance of the capacitive element is increased. Conversely, the nMOS transistor Tn_iWhen a low level signal is input to the gate, a depletion layer is not formed between the channel region and the substrate, and the capacitance of the capacitor is reduced.
[0067]
The size of the nMOS transistor constituting the capacitive element of each delay stage is set according to the input bit. For example, the nMOS transistor Tn connected to the lower bit₀NMOS transistor Tn connected to the upper bit from_n-1On the other hand, since the size of the transistor is set to be larger in proportion to the power of 2, the capacitance of the capacitive element formed thereby becomes a value proportional to the power of 2.
[0068]
In a DCO configured in such a delay stage, as shown in FIG._n-1When BUF is held high, the buffer BUF_n-1, BUF_n-2, ..., BUF₂, BUF₁, BUF₀NMOS transistors Tn connected respectively to the output terminals of_n-1Of the NAND gate NGT and the buffer BUF from the output terminal of the NAND gate NGT₀₀Signal delay time to the input terminal of the nMOS transistor Tn_n-1It is set large according to the capacity. Bit S₀Is held at the high level, the buffer BUF is output from the output terminal of the NAND gate NGT.₀₀Signal delay time to the input terminal of the nMOS transistor Tn_n-1It is set according to the capacity.
[0069]
As shown in FIG. 4, in this embodiment, each delay stage gives the same delay time to the input signal. On the other hand, in the first, second, and third embodiments described above, the delay time of each delay stage is weighted in proportion to the power of 2 in accordance with the input bit.
[0070]
Therefore, in the DCO shown in FIG._CAccordingly, when the delay time of each delay stage is set and a high level enable signal ENB is input to the NAND gate NGT, a ring oscillator is configured by each delay stage and the NAND gate NGT, and the count value S_CThe oscillation signal S of the oscillation frequency controlled by_OIs the output terminal T_outObtained from.
[0071]
As described above, according to the present embodiment, each delay stage constituting the DCO is constituted by a plurality of capacitive elements connected to the buffer and its output terminal, and the gate of the capacitive element is the count value S._CThe diffusion layer is formed of an nMOS transistor connected in parallel to the output terminal of the buffer. Count value S_CTherefore, when the delay time of each delay stage is controlled and a ring oscillator is configured with the NAND gate NGT, the oscillation frequency is set to the count value S_CTherefore, the oscillation frequency range can be set wide and the count value S_CThe oscillation frequency shift accompanying the switching is continuous.
[0072]
In the above description, the buffer constituting each delay stage is configured by connecting, for example, two stages of inverters in series. When the ring oscillator is configured, an inverter can be used instead of the buffer. However, when a delay circuit is simply configured using the delay stage shown in the present embodiment, since the capacitive element is composed of an nMOS transistor, a delay is given only to the rising edge of the input signal and given to the falling edge. The delay amount is small, and the operation of the delay circuit is asymmetric at the rising edge and the falling edge of the input signal.
[0073]
Fifth embodiment
FIG. 5 is a circuit diagram showing a fifth embodiment of the digitally controlled oscillator circuit according to the present invention.
As shown in FIG. 5, the DCO according to the present embodiment is configured by using a plurality of delay stages each including a buffer and a plurality of capacitive elements connected to an output terminal thereof. The capacitive element of each delay stage is composed of a pMOS transistor.
[0074]
Comparing FIG. 5 with FIG. 4 showing the fourth embodiment, the present embodiment is different in that a delay stage capacitive element is formed using a pMOS transistor instead of an nMOS transistor. Except for this difference, the present embodiment is almost the same as the fourth embodiment. Hereinafter, only different points of the present embodiment will be described, and other description will be omitted.
[0075]
As shown in FIG. 5, each delay stage constituting the DCO is composed of a capacitor and a capacitive element including a plurality of pMOS transistors connected to its output terminal. The source and drain diffusion layers of these pMOS transistors are connected in common to the output terminal of the buffer, and the substrate is connected to the power supply voltage V_CCIs connected to the supply line, and the gate has a count value S._CAn inverted signal of each bit is input.
[0076]
Therefore, when a high level signal is input to the gate of the pMOS transistor, a depletion layer is not formed between the channel region and the substrate, and the capacitance of the capacitive element is small. Conversely, a low level signal is applied to the gate of the pMOS transistor. Is input, a depletion layer is formed between the channel region and the substrate, and the capacitance of the capacitor increases.
[0077]
The size of the pMOS transistor constituting the capacitive element of each delay stage is set according to the input bit. For example, the pMOS transistor Tp connected to the lower bit₀To pMOS transistor Tp connected to upper bit_n-1On the other hand, since the size of the transistor is set to be larger in proportion to the power of 2, the capacitance of the capacitive element formed thereby becomes a value proportional to the power of 2.
[0078]
For this reason, the delay time of each delay stage is set according to the level of the signal applied to the gate of each pMOS transistor constituting the capacitive element of that delay stage. For example, when a high level signal is applied to the gate, the capacitance of the pMOS transistor is small and the delay time of the delay stage is also set small. Conversely, when a low level signal is applied to the gate, the capacity of the pMOS transistor increases and the delay time of the delay stage is also set large.
[0079]
That is, in the DCO shown in FIG._CAccordingly, when the delay time of each delay stage is controlled and a high level enable signal ENB is input to the NAND gate NGT, each delay stage and the NAND gate NGT constitute a ring oscillator, and the count value S_CThe oscillation signal S of the oscillation frequency controlled by_OIs the output terminal T_outObtained from.
[0080]
As described above, according to the present embodiment, each delay stage constituting the DCO is constituted by a plurality of capacitive elements connected to the buffer and its output terminal, and the gate of the capacitive element is the count value S._CThe diffusion layer is composed of a pMOS transistor connected in parallel to the output terminal of the buffer. Count value S_CThus, when the delay time of each delay stage is controlled and a ring oscillator is configured with the NAND gate NGT, the oscillation frequency is the count value S._CTherefore, the oscillation frequency range can be set wide and the count value S_CThe oscillation frequency shift accompanying the switching is continuous.
[0081]
In the above description, the buffer constituting each delay stage is configured by connecting, for example, two stages of inverters in series. When the ring oscillator is configured, an inverter can be used instead of the buffer. However, when a delay circuit is simply configured using the delay stage shown in the present embodiment, since the capacitive element is configured by a pMOS transistor, a delay is given only to the falling edge of the input signal and given to the rising edge. The delay amount is small, and the operation of the delay circuit is asymmetric at the rising edge and the falling edge of the input signal.
[0082]
Sixth embodiment
FIG. 6 is a circuit diagram showing a sixth embodiment of the digitally controlled oscillator circuit according to the present invention.
As shown in FIG. 6, the DCO according to the present embodiment is configured by using a plurality of delay stages including a buffer and a plurality of capacitive elements connected to the output terminal thereof. The capacitive element of each delay stage is composed of an nMOS transistor and a pMOS transistor.
[0083]
Note that this embodiment is a combination of the concepts of the fourth embodiment shown in FIG. 4 and the fifth embodiment shown in FIG. 5, and this embodiment is based on the above-described fourth and fifth embodiments. Therefore, the detailed description of the configuration and operation of the present embodiment will be omitted here.
[0084]
  However, as shown in FIG.CageIn addition, in the present embodiment, the capacitive element of each delay stage is configured using both the nMOS transistor and the pMOS transistor, so that the same delay time is given to both the rising edge and the falling edge of the signal. Can do.
[0085]
For this reason, when the delay stage of the present embodiment is used to simply configure a delay circuit, the rising edge and the falling edge of the input signal are different from the fourth and fifth embodiments described above. The same delay time can be provided, i.e., the operation of the delay circuit is symmetric with respect to the rising and falling edges of the input signal.
[0086]
Seventh embodiment
FIG. 7 is a circuit diagram showing a seventh embodiment of the digitally controlled oscillator circuit according to the present invention.
As shown in FIG. 7, the DCO of the present embodiment is configured by using a plurality of delay stages composed of a buffer and a capacitive element connected to its output terminal.
However, as shown in the figure, in the three delay stages connected to the lower bits, three nMOS transistors Tn are respectively connected to the output terminals of the buffers.₂, Tn₁, Tn₀The capacity configured by is connected. In the other delay stages, a capacitor and a capacitor composed of one nMOS transistor connected to the output terminal are connected.
[0087]
In other words, the present embodiment incorporates the concepts of both the first embodiment of the present invention shown in FIG. 1 and the fourth embodiment shown in FIG. 4. In the delay stage, the nMOS transistor Tn whose size is set in proportion to the power of 2_n-1, Tn_n-2, Tn_n-3Can be used to give a weighted delay time according to the input bits.
[0088]
On the other hand, a delay stage connected to the lower bits, for example, the lower 3 bits S, as shown in FIG.₂, S₁, S₀Are connected to three nMOS transistors Tn at the output terminals of the buffers._n-1, Tn_n-2, Tn_n-3The size of these nMOS transistors is set in proportion to the power of 2 in accordance with the connected bits, so that the lower 3 bits S₂, S₁, S₀The delay time of these delay stages can be set finely according to the signal level of the count value S_CAccordingly, the oscillation frequency of the DCO can be accurately controlled. Note that the numbers of upper and lower bits are not limited and are arbitrary natural numbers.
[0089]
In the DCO shown in FIG. 7, the capacitive element of each delay stage is configured by an nMOS transistor. However, the present invention is not limited to this, and it goes without saying that the capacitive element can be configured by a pMOS transistor. In this case, however, the count value S is applied to the gate of the pMOS transistor._CAn inverted signal of each bit is input.
[0090]
【The invention's effect】
As described above, according to the digital delay circuit of the present invention and the digitally controlled oscillator circuit using the same, the oscillation frequency range can be set wide and the oscillation frequency is controlled according to the digital signal. There is an advantage that the deviation of the oscillation frequency can be made continuous and smooth.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a first embodiment of a digitally controlled oscillator circuit according to the present invention.
FIG. 2 is a circuit diagram showing a second embodiment of a digitally controlled oscillator circuit according to the present invention.
FIG. 3 is a circuit diagram showing a third embodiment of the digitally controlled oscillator circuit according to the present invention.
FIG. 4 is a circuit diagram showing a fourth embodiment of a digitally controlled oscillator circuit according to the present invention.
FIG. 5 is a circuit diagram showing a fifth embodiment of a digitally controlled oscillator circuit according to the present invention.
FIG. 6 is a circuit diagram showing a sixth embodiment of the digitally controlled oscillator circuit according to the present invention.
FIG. 7 is a circuit diagram showing a seventh embodiment of the digitally controlled oscillator circuit according to the present invention.
FIG. 8 is a circuit diagram showing an example of a PLL circuit using a digitally controlled oscillation circuit.
FIG. 9 is a circuit diagram showing an example of a conventional digitally controlled oscillation circuit.
FIG. 10 is a circuit diagram showing an example of a conventional digitally controlled oscillator circuit.
11 is a circuit diagram showing a configuration of a delay element in FIG. 10. FIG.
[Explanation of symbols]
INV_n-1, INV_n-2, ..., INV₂, INV₁, INV₀, INV ... Inverter, BUF_n-1, BUF_n-2, ..., BUF₂, BUF₁, BUF₀, BUF₀₀... Buffer, Tn_n-1, Tn_n-2, ..., Tn₂, Tn₁, Tn₀... nMOS transistors, Tp_n-1, Tp_n-2, ..., Tp₂, Tp₁, Tp₀... pMOS transistor, NGT ... NAND gate, V_CC... power supply voltage, GND ... ground potential.

Claims

制御信号により設定された遅延時間だけ入力信号を遅延させて出力する遅延回路であって、
上記入力信号を所定のレベルに保持して出力する複数個のバッファと、
上記バッファの出力側に一端が接続され、他端に上記制御信号が供給され、上記バッファの出力側から導出された信号の立ち上がりまたは立ち下がりに応じて遅延させる前記制御信号のレベルに応じて駆動される重み付された第１の導電型の電界効果トランジスタと第２の導電型の電界効果トランジスタで形成された容量素子とを有し、
前記第１の導電型の電界効果トランジスタと第２の導電型の電界効果トランジスタとで形成されたそれぞれの容量の前記他端を前記制御信号で駆動し、容量値を増減するようにした
ディジタル遅延回路。A delay circuit that delays and outputs an input signal by a delay time set by a control signal;
A plurality of buffers for holding and outputting the input signal at a predetermined level;
One end is connected to the output side of the buffer, the control signal is supplied to the other end, and it is driven according to the level of the control signal that is delayed in response to the rise or fall of the signal derived from the output side of the buffer have a first conductive type field-effect transistor and the second conductivity type field effect transistor capacitance formed by the elements of which are assigned weights that are,
A digital delay in which the other end of each capacitance formed by the first conductivity type field effect transistor and the second conductivity type field effect transistor is driven by the control signal to increase or decrease the capacitance value. circuit.

リング状に接続した複数の遅延回路により構成し、制御信号に応じて、発振周波数が制御される発振回路であって、
上記遅延回路は、上記入力信号を所定のレベルに保持して出力する複数個のバッファと、
上記バッファの出力側に一端が接続され、他端に上記制御信号が供給され、上記バッファの出力側から導出された信号の立ち上がりまたは立ち下がりに応じて遅延させる前記制御信号のレベルに応じて駆動される重み付された第１の導電型の電界効果トランジスタと第２の導電型の電界効果トランジスタで形成された容量素子とを有し、
前記第１の導電型の電界効果トランジスタと第２の導電型の電界効果トランジスタとで形成されたそれぞれの容量の前記他端を前記制御信号で駆動し、容量値を増減するようにした
ディジタル制御発振回路。An oscillation circuit configured by a plurality of delay circuits connected in a ring shape, the oscillation frequency being controlled according to a control signal,
The delay circuit includes a plurality of buffers for holding and outputting the input signal at a predetermined level;
One end is connected to the output side of the buffer, the control signal is supplied to the other end, and it is driven according to the level of the control signal that is delayed in response to the rise or fall of the signal derived from the output side of the buffer have a first conductive type field-effect transistor and the second conductivity type field effect transistor capacitance formed by the elements of which are assigned weights that are,
Digital control in which the other end of each capacitance formed by the first conductivity type field effect transistor and the second conductivity type field effect transistor is driven by the control signal to increase or decrease the capacitance value. Oscillator circuit.