JP3634258B2 - レーダ信号処理装置 - Google Patents
レーダ信号処理装置 Download PDFInfo
- Publication number
- JP3634258B2 JP3634258B2 JP2000353381A JP2000353381A JP3634258B2 JP 3634258 B2 JP3634258 B2 JP 3634258B2 JP 2000353381 A JP2000353381 A JP 2000353381A JP 2000353381 A JP2000353381 A JP 2000353381A JP 3634258 B2 JP3634258 B2 JP 3634258B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- arithmetic
- transmission path
- signal processing
- processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Radar Systems Or Details Thereof (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、ある一定周期で入力される複数の素子アンテナからの素子信号を用いて、ディジタルビーム形成をすることにより得られる複数のビームの受信信号をもとに、所定の時間内に複数のプロセッサを用いてクラッタ抑圧、目標検出等の処理を行うレーダ信号処理装置に関するものである。
【０００２】
【従来の技術】
図１３は従来のレーダ信号処理装置の構成を示すブロック図である。図において、１は受信信号が入力される入力伝送路で、２は入力伝送路１から入力された受信信号を受けて入力用バス３を介して出力する入力制御器で、４ａ，４ｂ，４ｃは入力制御器２から入力される受信信号の演算を行い出力用バス５を介して出力する演算用プロセッサで、６は演算用プロセッサ４ａ〜４ｃから出力される処理結果を入力して出力伝送路７に対し出力する出力制御器で、８はこれらを基本構成とする演算ブロックである。
【０００３】
次に動作について説明する。
レーダ信号処理装置の前段より入力伝送路１に入力された受信信号は入力制御器２に入力され、入力用バス３を経由して、各演算プロセッサ４ａ〜４ｃにそれぞれ振り分けて送られる。各演算プロセッサ４ａ〜４ｃでは、その受信信号の信号処理を実行して、得られた処理結果を出力用バス５へそれぞれ出力し、出力制御器６にて処理結果が統合される。出力制御器６は統合した処理結果を出力伝送路７に対し出力する。
【０００４】
また、ＤＢＦ（Ｄｉｇｉｔａｌ Ｂｅａｍ Ｆｏｒｍｉｎｇ）レーダのように、同時に複数のビームが生成され、レーダ信号処理装置の前段より入力される受信信号数が増える場合には、図１４に示すように、演算ブロック８をさらに複数個用意して並列に動作させることによって実現している。図１４の場合は、ビーム数が２の場合である。
【０００５】
【発明が解決しようとする課題】
従来のレーダ信号処理装置は上記のように構成されているので、同時に生成されるビーム数、すなわち受信信号数が増加すれば、演算ブロック８をさらに追加しなければならないという課題があった。
【０００６】
また、各演算ブロック８は、受け持つ受信信号の処理負荷がビーム間で一定でなかったり、あるいは送信パルスの周期に応じたレーダモードによって処理負荷が変動したりすることがあるため、予測される最大負荷に応じた演算用プロセッサ数を並列に接続しなければならず、稼働率の点で非効率であり、並列化による効果が最大限に生かされていないという課題があった。
【０００７】
この発明は上記のような課題を解決するためになされたもので、必要最小限の演算用プロセッサ数で、かつ演算用プロセッサの稼働率を向上することが可能なレーダ信号処理装置を得ることを目的とする。
【０００８】
【課題を解決するための手段】
この発明に係るレーダ信号処理装置は、入力される複数の受信信号を各周期毎に振り分ける第１の伝送路スイッチと、上記第１の伝送路スイッチにより、各周期毎に振り分けられた複数の受信信号の信号処理を実行する複数の演算ブロックと、上記複数の演算ブロックにより信号処理が実行された複数の受信信号を、各受信信号毎に出力する第２の伝送路スイッチとを備え、上記演算ブロックが、上記複数の受信信号の信号処理を実行する複数の演算用プロセッサと、上記演算用プロセッサの信号処理の処理結果から不要反射波であるクラッタの有無を判定し、クラッタの有無に応じて上記第１の伝送路スイッチ及び上記第２の伝送路スイッチを制御するクラッタ状況認識プロセッサとを備えたものである。
【０００９】
この発明に係るレーダ信号処理装置は、演算ブロックが、第１の伝送路スイッチにより振り分けられた受信信号を、クラッタ状況認識プロセッサの制御により、上記受信信号毎に各演算用プロセッサに出力する入力制御器と、上記各演算用プロセッサからの出力結果を、上記クラッタ状況認識プロセッサの制御により、上記受信信号毎に第２の伝送路スイッチに出力する出力制御器とを備えたものである。
【００１０】
この発明に係るレーダ信号処理装置は、入力される複数の受信信号を各周期毎に振り分ける第１の伝送路スイッチと、上記第１の伝送路スイッチにより、各周期毎に振り分けられた複数の受信信号の信号処理を実行する複数の演算ブロックと、上記複数の演算ブロックにより信号処理が実行された複数の受信信号を、各受信信号毎に出力する第２の伝送路スイッチとを備え、上記演算ブロックが、上記複数の受信信号の信号処理を実行する複数の演算用プロセッサと、あらかじめ通知された送信パルスの周期に応じたレーダモードにより、上記演算用プロセッサの信号処理の負荷を予測し、予測結果に応じて上記第１の伝送路スイッチ及び上記第２の伝送路スイッチを制御するレーダモード制御プロセッサとを備えたものである。
【００１１】
この発明に係るレーダ信号処理装置は、演算ブロックが、第１の伝送路スイッチにより振り分けられた受信信号を、レーダモード制御プロセッサの制御により、上記受信信号毎に各演算用プロセッサに出力する入力制御器と、上記各演算用プロセッサからの出力結果を、上記レーダモード制御プロセッサの制御により、上記受信信号毎に第２の伝送路スイッチに出力する出力制御器とを備えたものである。
【００１２】
この発明に係るレーダ信号処理装置は、第１の伝送路スイッチが、複数の演算ブロックの各演算用プロセッサと連接された複数の受信信号毎の伝送路用ポートを備え、第２の伝送路スイッチが、複数の演算ブロックの各演算用プロセッサと連接された複数の受信信号毎の伝送路用ポートを備えたものである。
【００１３】
この発明に係るレーダ信号処理装置は、第１の伝送路スイッチが、入力した受信信号を複製して、入力した元の受信信号と複製した受信信号を出力し、演算ブロックが、第１の伝送路スイッチからの元の受信信号と複製した受信信号を入力し、各演算用プロセッサにより処理を分割して実行するものである。
【００１４】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
参考例１．
図１はこの発明の参考例１によるレーダ信号処理装置の構成を示すブロック図である。図において、１ａ，１ｂはビーム毎の受信信号（ビームＡ受信信号、ビームＢ受信信号）が入力される複数の入力伝送路（図１の例では２本）、９ａは入力伝送路１ａ，１ｂの振り分けを行う伝送路スイッチである。
【００１５】
１ｃ，１ｄ，１ｅ，１ｆは入力伝送路１ａ，１ｂを各演算ブロック１１ａ，１１ｂへ振り分けた複数の新たな入力伝送路（図示の例では２本ずつ）、２ａ，２ｂは伝送路スイッチ９ａによって振り分けられた受信信号を入力用バス３ａ，３ｂ，３ｃ，３ｄを介して演算用プロセッサ４ａ〜４ｃ，４ｄ〜４ｆへ出力する複数の入力制御器（図示の例では２つ）、４ａ，４ｂ，４ｃ及び４ｄ，４ｅ，４ｆは、入力制御器２ａ又は２ｂから入力される受信信号の演算を行う複数の演算用プロセッサ（図示の例では各３つずつ）、３ａ，３ｂ，３ｃ，３ｄは、それぞれ入力制御器２ａと演算用プロセッサ４ａ〜４ｃ、あるいは入力制御器２ｂと演算用プロセッサ４ｄ〜４ｆとを接続する複数の入力用バス（図示の例では２本ずつ）である。
【００１６】
５ａ，５ｂ，５ｃ，５ｄは、それぞれ演算プロセッサ４ａ〜４ｃ、あるいは４ｄ〜４ｆより処理結果が出力される複数の出力用バス（図示の例では２本ずつ）で、６ａ，６ｂは、それぞれ演算用プロセッサ４ａ〜４ｃから出力される処理結果を出力用バス５ａ，５ｂを介して入力し、あるいは演算用プロセッサ４ｄ〜４ｆから出力される処理結果を出力用バス５ｃ，５ｄを介して入力し、出力伝送路７ｃ，７ｄ又は７ｅ，７ｆに対し出力する複数の出力制御器（図示の例では２つ）である。
【００１７】
７ｃ，７ｄ，７ｅ，７ｆは、ビーム毎に処理結果を統合するための複数の新たな出力伝送路（図示の例では２本ずつ）、９ｂは出力伝送路７ａ，７ｂにビーム毎の処理結果（ビームＡ処理結果、ビームＢ処理結果）を出力をするための伝送路スイッチ、７ａ，７ｂはビーム毎の処理結果（ビームＡ処理結果、ビームＢ処理結果）を出力する複数の出力伝送路（図示の例では２本）、１０ａ，１０ｂは各演算用プロセッサ４ａ〜４ｃ、又は４ｄ〜４ｆの処理負荷状況を監視し互いに監視結果を伝える複数の処理負荷状況監視プロセッサ（図示の例では２つ）、１１ａ，１１ｂは伝送路スイッチ９ａ，９ｂを除くこれらを基本構成とする複数の演算ブロック（図示の例では２つ）である。なお、１〜７については図１４に同等の符号を付したものと同一のものである。
【００１８】
ここで、演算ブロック１１ａ，１１ｂ、入力伝送路１ｃ，１ｄ、入力伝送路１ｅ，１ｆ、入力用バス３ａ，３ｂ、入力用バス３ｃ，３ｄ、出力用バス５ａ，５ｂ、出力用バス５ｃ，５ｄ、出力伝送路７ｃ，７ｄ、出力伝送路７ｅ，７ｆ、出力伝送路７ａ，７ｂは、受信信号の数だけ用意されている。
【００１９】
次に動作について説明する。
レーダ信号処理装置の前段より入力伝送路１ａに入力されたビームＡ受信信号は、伝送路スイッチ９ａ、入力伝送路１ｃを介して演算ブロック１１ａの入力制御器２ａに入力される。また、入力伝送路１ａに入力されたビームＡ受信信号は、伝送路スイッチ９ａ、入力伝送路１ｅを介して演算ブロック１１ｂの入力制御器２ｂへも入力される。同様に、入力伝送路１ｂに入力されたビームＢ受信信号は、伝送路スイッチ９ａ、入力伝送路１ｆを介して演算ブロック１１ｂの入力制御器２ｂと、伝送路スイッチ９ａ、入力伝送路１ｄを介して演算ブロック１１ａの入力制御器２ａに入力される。
【００２０】
入力制御器２ａからは、入力用バス３ａ又は３ｂを経由して、各演算用プロセッサ４ａ〜４ｃにそれぞれ振り分けて送られる。ここで、入力伝送路１ａから入力されたビームＡ受信信号は入力用バス３ａを経由し、入力伝送路１ｂから入力されたビームＢ受信信号は入力用バス３ｂを経由する。
【００２１】
各演算プロセッサ４ａ〜４ｃでは、その受信信号の信号処理を実行して、それぞれ得られた処理結果を出力用バス５ａ又は５ｂへ出力し、出力制御器６ａにて処理結果が統合される。ここで、入力伝送路１ａから入力されたビームＡ受信信号は出力用バス５ａを経由し、入力伝送路１ｂから入力されたビームＢ受信信号は出力用バス５ｂを経由する。
【００２２】
出力制御器６ａは統合した処理結果を出力伝送路７ｃ又は７ｄ、伝送路スイッチ９ｂを介して出力伝送路７ａ，７ｂに出力する。ここで、入力伝送路１ａから入力されたビームＡ受信信号は出力伝送路７ｃを経由して出力伝送路７ａに出力し、入力伝送路１ｂから入力されたビームＢ受信信号は出力伝送路７ｄを経由して出力伝送路７ｂに出力する。
【００２３】
同様に、演算ブロック１１ｂにおいて、入力制御器２ｂからは、入力用バス３ｃ又は３ｄを経由して、各演算プロセッサ４ｄ〜４ｆにそれぞれ振り分けて送られる。ここで、入力伝送路１ａから入力されたビームＡ受信信号は入力用バス３ｃを経由し、入力伝送路１ｂから入力されたものビームＢ受信信号は入力用バス３ｄを経由する。
【００２４】
各演算プロセッサ４ｄ〜４ｆでは、その受信信号の信号処理を実行して、それぞれ得られた処理結果を出力用バス５ｃ又は５ｄへ出力し、出力制御器６ｂにて処理結果が統合される。ここで、入力伝送路１ａから入力されたビームＡ受信信号は出力用バス５ｃを経由し、入力伝送路１ｂから入力されたビームＢ受信信号は出力用バス５ｄを経由する。
【００２５】
出力制御器６ｂは統合した処理結果を出力伝送路７ｅ又は７ｆ、伝送路スイッチ９ｂを介して出力伝送路７ａ，７ｂに対し出力する。ここで、入力伝送路１ａから入力されたビームＡ受信信号は出力伝送路７ｅを経由して出力伝送路７ａに出力し、入力伝送路１ｂから入力されたビームＢ受信信号は出力伝送路７ｆを経由して出力伝送路７ｂに出力する。
【００２６】
また、処理負荷状況監視プロセッサ１０ａ，１０ｂは、それぞれ各演算ブロック１１ａ，１１ｂの演算用プロセッサ４ａ〜４ｃ，４ｄ〜４ｆの処理実行中、処理完了等の動作状況を監視し監視結果を互いに通知し、互いの監視結果に基づき伝送路スイッチ９ａ，９ｂ、入力制御器２ａ，２ｂ、出力制御器６ａ，６ｂを制御し各経路を切り換える。
【００２７】
図２はこの発明の参考例１によるレーダ信号処理装置の動作を説明する図であり、入力伝送路１ａと１ｂに入力されるビームＡ受信信号とビームＢ受信信号の処理負荷が異なる場合を示している。図２に示すように、入力伝送路１ａ，１ｂに周期的にビームＡ受信信号、ビームＢ受信信号が入力されていたとする。入力伝送路１ａのビームＡ受信信号は、周期１で演算用プロセッサ４ａに割り振られ、周期２で演算用プロセッサ４ｂに割り振られ、周期３では、周期１の処理（処理周期＝２）が終了している演算用プロセッサ４ａに割り振られ、周期４では周期２の処理（処理周期＝２）が終了している演算用プロセッサ４ｂに割り振られている。これらの演算用プロセッサ４ａ，４ｂへの割り振りは、処理負荷状況監視プロセッサ１０ａが、入力制御器２ａを制御することにより行われる。
【００２８】
同様に、入力伝送路１ｂのビームＢ受信信号は、周期１で演算用プロセッサ４ｄに割り振られ、周期２で演算用プロセッサ４ｅに割り振られ、周期３で演算用プロセッサ４ｆに割り振られている。これらの演算用プロセッサ４ｄ，４ｅ，４ｆへの割り振りは、処理負荷状況監視プロセッサ１０ｂが、入力制御器２ｂを制御することにより行われる。しかしながら、周期４では演算ブロック１１ｂの全ての演算プロセッサが処理中（処理周期＝４）のため、処理を割当てるプロセッサが存在しなくなる。
【００２９】
また、このとき、演算ブロック１１ａでは各演算用プロセッサの処理周期が２周期のため、演算用プロセッサを３つ必要としない。これを利用して、処理負荷状況監視プロセッサ１０ａは、入力伝送路１ｂのビームＢ受信信号を周期４で演算ブロック１１ａの演算用プロセッサ４ｃに処理を割り当てるように、伝送路スイッチ９ａに対して演算ブロック１１ａの選択、入力制御器２ａ及び出力制御器６ａに対して演算用プロセッサ４ｃの選択、伝送路スイッチ９ｂに対して演算ブロック１１ａの選択を行わせることで、受信信号の経路選択を行わせる。
【００３０】
例えば、図２の周期３における受信信号の入出力経路と周期４における受信信号の入出力経路は次のようになる。周期３において、ビームＡ受信信号については、入力伝送路１ａ、伝送路スイッチ９ａ、入力伝送路１ｃ、入力制御器２ａ、入力用バス３ａ、演算用プロセッサ４ａ、出力用バス５ａ、出力制御器６ａ、出力伝送路７ｃ、出力伝送路７ａとなる。ビームＢ受信信号については、入力伝送路１ｂ、伝送路スイッチ９ａ、入力伝送路１ｆ、入力制御器２ｂ、入力用バス３ｄ、演算用プロセッサ４ｆ、出力用バス５ｄ、出力制御器６ｂ、出力伝送路７ｆ、出力伝送路７ｂとなる。
【００３１】
周期４において、ビームＡ受信信号については、入力伝送路１ａ、伝送路スイッチ９ａ、入力伝送路１ｃ、入力制御器２ａ、入力用バス３ａ、演算用プロセッサ４ｂ、出力用バス５ａ、出力制御器６ａ、出力伝送路７ｃ、出力伝送路７ａとなる。これは周期３と比較して、どの演算用プロセッサ４ａ〜４ｃに受信信号が入力されるかの違いがあるのみで経路は全く同じである。
【００３２】
一方、ビームＢ受信信号については、入力伝送路１ｂ、伝送路スイッチ９ａ、入力伝送路１ｄ、入力制御器２ａ、入力用バス３ｂ、演算用プロセッサ４ｃ、出力用バス５ｂ、出力制御器６ａ、出力伝送路７ｄ、出力伝送路７ｂとなる。これは周期３と比較して伝送路スイッチ９ａ以降の経路が異なる。このようにして、演算用プロセッサ４ｃが入力伝送路１ｂに入力されたビームＢ受信信号の信号処理を行う。
【００３３】
以上のように、この参考例１によれば、各演算ブロック１１ａ，１１ｂの演算用プロセッサ４ａ〜４ｆの動作状況を監視し、各演算用プロセッサ４ａ〜４ｆへ受信信号の割り当てを行う処理負荷状況監視プロセッサ１０ａ，１０ｂ（図示の例では２つ）と、経路を切り替える伝送路スイッチ９ａ，９ｂを設け、さらに入力伝送路及び入力用バスを拡張しているので、全ビームでの最大処理負荷量に応じた、必要最小限でかつ高稼働率の演算用プロセッサ４ａ〜４ｆを備えたレーダ信号処理装置が実現できるという効果が得られる。
【００３４】
実施の形態１．
図３はこの発明の実施の形態１によるレーダ信号処理装置の構成を示すブロック図である。図において、１２ａ，１２ｂは各演算用プロセッサ４ａ〜４ｂ，４ｄ〜４ｆの処理結果から不要反射波であるクラッタの有無を判定し、クラッタ有りの同一方位、仰角、距離に対してビームが照射された受信信号では、処理負荷が増大することから、参考例１と同様に、該当受信信号の入力経路及び出力経路を切り換える複数のクラッタ状況認識プロセッサ（図示の例では２つ）であり、１３ａ，１３ｂは、上記参考例１における図１の処理負荷状況監視プロセッサ１０ａ，１０ｂに代わりに、クラッタ状況認識プロセッサ１２ａ，１２ｂを備えたものを基本構成とする新たな複数の演算ブロック（図示の例では２つ）である。その他は参考例１と同一のものである。
【００３５】
次に動作について説明する。
クラッタ状況認識プロセッサ１２ａ，１２ｂは、各演算用プロセッサ４ａ〜４ｃ，４ｄ〜４ｆの処理結果からクラッタの有無を判定し、方位、仰角、距離の３次元空間のクラッタ有無を記憶しておく。そして、クラッタ有りと判定された方位、仰角、距離に対して照射されたビームの受信信号が入力されるときは、各演算用プロセッサ４ａ〜４ｆの処理負荷が増大することが予測されるため、該当受信信号の入力ときに、クラッタ状況認識プロセッサ１２ａ，１２ｂは、クラッタ有無の判定結果を互いに通知し、あらかじめ処理の割り当てを変更するように、参考例１と同様に入力経路及び出力経路を切り換える。
【００３６】
例えば、参考例１の図２では、各演算用プロセッサ４ａ〜４ｃ，４ｄ〜４ｆの動作状況を監視し、非動作の演算用プロセッサへ動的に処理割り当てを行うことを示しているが、この図２を実施の形態１に置き換えてみれば、演算用プロセッサ４ａ，４ｂがクラッタ無しの受信信号を処理し、演算用プロセッサ４ｃ〜４ｆがクラッタ有りの受信信号を処理していることを示すことになる。参考例１との違いは、あらかじめクラッタの有無から処理割り当てが決定できる点である。
【００３７】
以上のように、この実施の形態１によれば、各演算ブロック１３ａ，１３ｂの演算用プロセッサ４ａ〜４ｃ，４ｄ〜４ｆの処理結果からクラッタの有無を判定し、クラッタ有りの該当受信信号が入力されるときに、各演算用プロセッサ４ａ〜４ｃ，４ｄ〜４ｆへ受信信号の割り当てを行うクラッタ状況認識プロセッサ１２ａ，１２ｂ（図示の例では２つ）と、経路を切り替える伝送路スイッチ９ａ，９ｂを設け、さらに入力伝送路及び入力用バスを拡張しているので、全ビームでの最大処理負荷量に応じた、必要最小限でかつ高稼働率の演算用プロセッサ４ａ〜４ｆを備えたレーダ信号処理装置を実現できるという効果が得られる。
【００３８】
実施の形態２．
図４はこの発明の実施の形態２によるレーダ信号処理装置の構成を示すブロック図である。図において、１４ａ，１４ｂは送信パルスの周期に応じたレーダモードによりあらかじめ演算用プロセッサ４ａ〜４ｃ，４ｄ〜４ｆの処理負荷を予測し、参考例１と同様に、受信信号の入力経路及び出力経路を切り換えるレーダモード制御プロセッサで、１５ａ，１５ｂは、参考例１における図１の処理負荷状況監視プロセッサ１０ａ，１０ｂに代わりに、レーダモード制御プロセッサ１４ａ，１４ｂを備えたものを基本構成とする新たな演算ブロックである。その他は参考例１と同一のものである。
【００３９】
通常、レーダモードはあらかじめレーダ信号処理装置に伝達されるため、レーダモード制御プロセッサ１４ａ，１４ｂは、そのレーダモードに応じた信号処理負荷を予測でき、この処理負荷予測に基づいて、参考例１と同様に入力経路及び出力経路を切り換える。
【００４０】
図５はこの発明の実施の形態２によるレーダ信号処理装置の動作を説明する図であり、例えばレーダモードが切り換わり、入力されるビーム数が２本から１本に変更され、処理負荷が増加する場合を示している。図５に示すように、周期１及び周期２ではビーム数が２本、処理周期が２周期であるのに対し、周期３以降ではビーム数１本、処理周期が６周期であることを示している。周期３以降では、処理周期が６に増加するため、ビームＡ受信信号を演算ブロック１５ｂへも伝達する必要があり、参考例１と同様に、伝送路スイッチ９ａ、入力伝送路１ｅ、入力制御器２ｂ、入力用バス３ｃを経由して演算用プロセッサ４ｄ〜４ｆに入力する。このようにして、入力伝送路１ａに入力されたビームＡ受信信号の信号処理が、演算用プロセッサ４ｄ〜４ｆにより行われる。
【００４１】
以上のように、この実施の形態２によれば、レーダモードから処理負荷を予測し、演算用プロセッサ４ａ〜４ｃ，４ｄ〜４ｆへ受信信号の割り当てを行うレーダモード制御プロセッサ１４ａ，１４ｂ（図示の例では２つ）と、経路を切り替える伝送路スイッチ９ａ，９ｂを設け、さらに入力伝送路及び入力用バスを拡張しているので、全ビームでの最大処理負荷量に応じた、必要最小限でかつ高稼働率の演算用プロセッサ４ａ〜４ｆを備えたレーダ信号処理装置を実現できるという効果が得られる。
【００４２】
実施の形態３．
図６はこの発明の実施の形態３によるレーダ信号処理装置の構成を示すブロック図である。図において、１６は参考例１における図１の伝送路スイッチ９ａに、受信信号の複製機能を追加した新たな伝送路スイッチであり、その他は参考例１と同一のものである。
【００４３】
次に動作について説明する。
図７はこの発明の実施の形態３によるレーダ信号処理装置の動作を説明する図であり、入力伝送路１ａと１ｂに入力される受信信号の処理負荷が異なる場合を示している。参考例１の図２と同様に、ビームＡ受信信号の処理周期が２、ビームＢ受信信号の処理周期が４とする。このとき、各演算用プロセッサ４ａ〜４ｆの処理内容が信号処理Ｐと信号処理Ｑの２種で構成でき、かつ処理負荷がそれぞれ同等とすると、この信号処理Ｐと信号処理Ｑを２つの演算用プロセッサに分割して割り当てることができる。
【００４４】
図７に示すように、ビームＡ受信信号を伝送路スイッチ１６にて複製し、これらを演算用プロセッサ４ａと４ｂに入力し、それぞれ信号処理Ｐ、信号処理Ｑを実行する。ビームＢ受信信号も同様に、演算用プロセッサ４ｄと４ｅ及び４ｆと４ｃに入力し、それぞれ信号処理Ｐ、信号処理Ｑを実行する。ビームＢ受信信号の処理が高負荷のため、周期２では、参考例１と同様に、演算ブロック１１ｂの演算用プロセッサ４ｄ〜４ｆに処理を割り当てられなくなり、演算ブロック１１ａの演算用プロセッサ４ｃへビームＢ受信信号を入力している。
【００４５】
よって、伝送路スイッチ１６によって、演算ブロック１１ａ，１１ｂの境界を意識することなく処理負荷を分散でき、かつ演算信号処理内容を分割し、複数（図示の例では２）の演算用プロセッサに分割して実行しているので、見かけの処理周期は短く（図示の例では２分の１）となる。また、信号処理Ｐと信号処理Ｑのそれぞれの処理結果は、伝送路スイッチ９ｂによって、１本の伝送路に統合されて出力される。
【００４６】
以上のように、この実施の形態３によれば、参考例１の伝送路スイッチ９ａの代わりに、受信信号の複製を行い経路を切り替える伝送路スイッチ１６を備えているので、参考例１と同等の効果が得られると共に、処理を分割して実行することにより、処理時間を短縮できるという効果が得られる。
【００４７】
実施の形態４．
図８はこの発明の実施の形態４によるレーダ信号処理装置の構成を示すブロック図である。図において、１６は実施の形態１における図３の伝送路スイッチ９ａに受信信号の複製機能を追加した新たな伝送路スイッチである。その他は実施の形態１と同一のものである。
【００４８】
次に動作について説明する。
実施の形態３と同様に、入力側の伝送路スイッチに複製機能を追加しているため、同一の受信信号を複数の演算用プロセッサへ入力することが可能となり、信号処理内容を複数の演算用プロセッサで分割して実行することができる。
【００４９】
実施の形態３の図７をこの実施の形態４に適用すると、ビームＡ受信信号がクラッタ無し、ビームＢ受信信号がクラッタ有りの場合に該当し、周期２で演算ブロック１１ｂの演算用プロセッサ４ｄ〜４ｆが全て稼働中のため、伝送路スイッチ１６により、演算ブロック１３ａの演算用プロセッサ４ｃへビームＢ受信信号を入力する点は、実施の形態１と同一の動作となる。また、同一の受信信号を複数の演算用プロセッサに複製して入力し、さらに信号処理内容を分割し、複数の演算用プロセッサにて独立に実行する点は実施の形態３と同一の動作となる。
【００５０】
以上のように、この実施の形態４によれば、実施の形態１の伝送路スイッチ９ａの代わりに、受信信号の複製を行い経路を切り替える伝送路スイッチ１６を備えているので、実施の形態１と同等の効果が得られると共に、処理を分割して実行することにより、処理時間を短縮できるという効果が得られる。
【００５１】
実施の形態５．
図９はこの発明の実施の形態５によるレーダ信号処理装置の構成を示すブロック図である。図において、１６は実施の形態２における図４の伝送路スイッチ９ａに、受信信号の複製機能を追加した新たな伝送路スイッチであり、その他は実施の形態２と同一のものである。
【００５２】
次に動作について説明する。
図１０はこの発明の実施の形態５によるレーダ信号処理装置の動作を説明する図であり、レーダモードの切り換えに応じ、周期２でビーム数が２本から１本に変更され、周期２以降の処理負荷が増加する場合を示している。実施の形態３と同様に、入力側の伝送路スイッチに受信信号の複製機能を追加しているため、同一の受信信号を複数の演算用プロセッサへ入力することが可能となり、信号処理内容を複数の演算用プロセッサ（図示の例では２）で分割して実行することができる。
【００５３】
また、この場合、周期３で演算ブロック１５ａの演算用プロセッサが不足するため、演算ブロック１５ｂへもビームＡ受信信号を入力する。この動作は実施の形態２と同一の動作となる。また、同一の受信信号を複数の演算用プロセッサに複製して入力し、さらに信号処理内容を分割し、複数の演算用プロセッサにて独立に実行する点は実施の形態３と同一の動作となる。
【００５４】
以上のように、この実施の形態５によれば、実施の形態２の伝送路スイッチ９ａの代わりに、受信信号の複製を行い経路を切り替える伝送路スイッチ１６を設けているので、実施の形態２と同等の効果が得られると共に、処理時間を短縮できるという効果が得られる。
【００５５】
実施の形態６．
図１１はこの発明の実施の形態６によるレーダ信号処理装置の構成を示すブロック図である。図において、１７ａ，１７ｂは参考例１の図１の伝送路スイッチ９ａ，９ｂに、伝送路用ポートを追加した新たな伝送路スイッチで、１ｇ，１ｈ，１ｉ，１ｊ，１ｋ，１ｍ，１ｎ，１ｐ，１ｒ，１ｓ，１ｔ，１ｕは、参考例１の入力伝送路１ｃ，１ｄ，１ｅ，１ｆ、入力制御器２ａ，２ｂ及び入力用バス３ａ，３ｂ，３ｃ，３ｄに代わり、伝送路スイッチ１７ａと演算用プロセッサ４ａ〜４ｆとを直接連接する入力伝送路である。
【００５６】
７ｇ，７ｈ，７ｉ，７ｊ，７ｋ，７ｍ，７ｎ，７ｐ，７ｒ，７ｓ，７ｔ，７ｕは、参考例１の出力用バス５ａ，５ｂ，５ｃ，５ｄ、出力制御器６ａ，６ｂ及び出力伝送路７ｃ，７ｄ，７ｅ，７ｆに代わり、演算用プロセッサ４ａ〜４ｆと伝送路スイッチ１７ｂとを直接連接する出力伝送路であり、その他は参考例１と同一のものである。
【００５７】
参考例１では、伝送路スイッチ９ａがビームをどの演算ブロックに割り当てるかを切り換え、入力制御器２ａ，２ｂが割り当てられたビームをどの演算用プロセッサ４ａ〜４ｃ，４ｄ〜４ｆに割り当てるかを切り換えていた。しかしながら、伝送路スイッチ１７ａに伝送路用ポートを拡張し、演算用プロセッサ４ａ〜４ｆと直接連接したことにより、処理負荷状況監視プロセッサ１０ａ，１０ｂから演算用プロセッサ４ａ〜４ｆの選択制御を受け、ビームＡ受信信号、ビームＢ受信信号をどの演算用プロセッサ４ａ〜４ｆに割り当てるかを伝送路スイッチ１７ａが選択する。
【００５８】
この実施の形態では、参考例１のレーダ信号処理装置に適用しているが、実施の形態１及び実施の形態２のレーダ信号処理装置にも適用できる。
【００５９】
以上のように、この実施の形態６によれば、伝送路スイッチ１７ａ，１７ｂに伝送路用ポートを拡張し、演算用プロセッサ４ａ〜４ｆと直接連接したことにより、演算ブロック１１ａ，１１ｂの選択、演算用プロセッサ４ａ〜４ｆの選択という２段階の制御を、１段階の制御に減らすことができ、制御を容易にすることができるという効果が得られる。
【００６０】
実施の形態７．
図１２はこの発明の実施の形態７によるレーダ信号処理装置の構成を示すブロック図である。図において、１８は実施の形態６の図１１の伝送路スイッチ１７ａに、受信信号の複製機能を追加した新たな伝送路スイッチであり、その他は実施の形態６と同一のものである。
【００６１】
実施の形態６の伝送路スイッチ１７ａに受信信号の複製機能を追加したことにより、実施の形態３と同様に、同一ビームを複数の演算用プロセッサに入力することが可能になる。そうすることによって、信号処理内容を分割し、複数の演算用プロセッサに分割して実行することが可能となる。
【００６２】
以上のように、この実施の形態７によれば、実施の形態３及び実施の形態６と同等の効果が得られる。
【００６３】
【発明の効果】
以上のように、この発明によれば、入力される複数の受信信号を各周期毎に振り分ける第１の伝送路スイッチと、各周期毎に振り分けられた複数の受信信号の信号処理を実行する複数の演算ブロックと、信号処理が実行された複数の受信信号を、各受信信号毎に出力する第２の伝送路スイッチとを備え、演算ブロックが、複数の受信信号の信号処理を実行する複数の演算用プロセッサと、演算用プロセッサの信号処理の処理結果から不要反射波であるクラッタの有無を判定し、クラッタの有無に応じて第１の伝送路スイッチ及び第２の伝送路スイッチを制御するクラッタ状況認識プロセッサとを得たことにより、必要最小限でかつ高稼働率の演算用プロセッサを備えたレーダ信号処理装置が実現できるという効果がある。
【００６４】
この発明によれば、演算ブロックが、第１の伝送路スイッチにより振り分けられた受信信号を、クラッタ状況認識プロセッサの制御により、受信信号毎に各演算用プロセッサに出力する入力制御器と、各演算用プロセッサからの出力結果を、クラッタ状況認識プロセッサの制御により、受信信号毎に第２の伝送路スイッチに出力する出力制御器とを備えたことにより、必要最小限でかつ高稼働率の演算用プロセッサを備えたレーダ信号処理装置が実現できるという効果がある。
【００６５】
この発明によれば、入力される複数の受信信号を各周期毎に振り分ける第１の伝送路スイッチと、各周期毎に振り分けられた複数の受信信号の信号処理を実行する複数の演算ブロックと、信号処理が実行された複数の受信信号を、各受信信号毎に出力する第２の伝送路スイッチとを備え、演算ブロックが、複数の受信信号の信号処理を実行する複数の演算用プロセッサと、あらかじめ通知された送信パルスの周期に応じたレーダモードにより、演算用プロセッサの信号処理の負荷を予測し、予測結果に応じて第１の伝送路スイッチ及び第２の伝送路スイッチを制御するレーダモード制御プロセッサとを備えたことにより、必要最小限でかつ高稼働率の演算用プロセッサを備えたレーダ信号処理装置が実現できるという効果がある。
【００６６】
この発明によれば、演算ブロックが、第１の伝送路スイッチにより振り分けられた受信信号を、レーダモード制御プロセッサの制御により、受信信号毎に各演算用プロセッサに出力する入力制御器と、各演算用プロセッサからの出力結果を、レーダモード制御プロセッサの制御により、受信信号毎に第２の伝送路スイッチに出力する出力制御器とを備えたことにより、必要最小限でかつ高稼働率の演算用プロセッサを備えたレーダ信号処理装置が実現できるという効果がある。
【００６７】
この発明によれば、第１の伝送路スイッチが、複数の演算ブロックの各演算用プロセッサと連接された複数の受信信号毎の伝送路用ポートを備え、第２の伝送路スイッチが、複数の演算ブロックの各演算用プロセッサと連接された複数の受信信号毎の伝送路用ポートを備えたことにより、制御を容易にすることができるという効果がある。
【００６８】
この発明によれば、第１の伝送路スイッチが、入力した受信信号を複製して、入力した元の受信信号と複製した受信信号を出力し、演算ブロックが、第１の伝送路スイッチからの元の受信信号と複製した受信信号を入力し、各演算用プロセッサにより処理を分割して実行することにより、必要最小限でかつ高稼働率の演算用プロセッサを備え、処理時間を短縮できるレーダ信号処理装置が実現できるという効果がある。
【図面の簡単な説明】
【図１】この発明の参考例１によるレーダ信号処理装置の構成を示すブロック図である。
【図２】この発明の参考例１によるレーダ信号処理装置の動作を説明する図である。
【図３】この発明の実施の形態１によるレーダ信号処理装置の構成を示すブロック図である。
【図４】この発明の実施の形態２によるレーダ信号処理装置の構成を示すブロック図である。
【図５】この発明の実施の形態２によるレーダ信号処理装置の動作を説明する図である。
【図６】この発明の実施の形態３によるレーダ信号処理装置の構成を示すブロック図である。
【図７】この発明の実施の形態３によるレーダ信号処理装置の動作を説明する図である。
【図８】この発明の実施の形態４によるレーダ信号処理装置の構成を示すブロック図である。
【図９】この発明の実施の形態５によるレーダ信号処理装置の構成を示すブロック図である。
【図１０】この発明の実施の形態５によるレーダ信号処理装置の動作を説明する図である。
【図１１】この発明の実施の形態６によるレーダ信号処理装置の構成を示すブロック図である。
【図１２】この発明の実施の形態７によるレーダ信号処理装置の構成を示すブロック図である。
【図１３】従来のレーダ信号処理装置の構成を示すブロック図である。
【図１４】従来のレーダ信号処理装置の構成を示すブロック図である。
【符号の説明】
１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ，１ｇ，１ｈ，１ｉ，１ｊ，１ｋ，１ｍ，１ｎ，１ｐ，１ｒ，１ｓ，１ｔ，１ｕ 入力伝送路、２ａ，２ｂ 入力制御器、３ａ，３ｂ，３ｃ，３ｄ 入力用バス、４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ 演算用プロセッサ、５ａ，５ｂ，５ｃ，５ｄ 出力用バス、６ａ，６ｂ 出力制御器、７ａ，７ｂ，７ｃ，７ｄ，７ｅ，７ｆ，７ｇ，７ｈ，７ｉ，７ｊ，７ｋ，７ｍ，７ｎ，７ｐ，７ｒ，７ｓ，７ｔ，７ｕ 出力伝送路、９ａ，９ｂ 伝送路スイッチ、１０ａ，１０ｂ 処理負荷状況監視プロセッサ、１１ａ，１１ｂ 演算ブロック、１２ａ，１２ｂ クラッタ状況認識プロセッサ、１３ａ，１３ｂ 演算ブロック、１４ａ，１４ｂ レーダモード制御プロセッサ、１５ａ，１５ｂ 演算ブロック、１６ 伝送路スイッチ、１７ａ，１７ｂ 伝送路スイッチ、１８ 伝送路スイッチ。
【発明の属する技術分野】
この発明は、ある一定周期で入力される複数の素子アンテナからの素子信号を用いて、ディジタルビーム形成をすることにより得られる複数のビームの受信信号をもとに、所定の時間内に複数のプロセッサを用いてクラッタ抑圧、目標検出等の処理を行うレーダ信号処理装置に関するものである。
【０００２】
【従来の技術】
図１３は従来のレーダ信号処理装置の構成を示すブロック図である。図において、１は受信信号が入力される入力伝送路で、２は入力伝送路１から入力された受信信号を受けて入力用バス３を介して出力する入力制御器で、４ａ，４ｂ，４ｃは入力制御器２から入力される受信信号の演算を行い出力用バス５を介して出力する演算用プロセッサで、６は演算用プロセッサ４ａ〜４ｃから出力される処理結果を入力して出力伝送路７に対し出力する出力制御器で、８はこれらを基本構成とする演算ブロックである。
【０００３】
次に動作について説明する。
レーダ信号処理装置の前段より入力伝送路１に入力された受信信号は入力制御器２に入力され、入力用バス３を経由して、各演算プロセッサ４ａ〜４ｃにそれぞれ振り分けて送られる。各演算プロセッサ４ａ〜４ｃでは、その受信信号の信号処理を実行して、得られた処理結果を出力用バス５へそれぞれ出力し、出力制御器６にて処理結果が統合される。出力制御器６は統合した処理結果を出力伝送路７に対し出力する。
【０００４】
また、ＤＢＦ（Ｄｉｇｉｔａｌ Ｂｅａｍ Ｆｏｒｍｉｎｇ）レーダのように、同時に複数のビームが生成され、レーダ信号処理装置の前段より入力される受信信号数が増える場合には、図１４に示すように、演算ブロック８をさらに複数個用意して並列に動作させることによって実現している。図１４の場合は、ビーム数が２の場合である。
【０００５】
【発明が解決しようとする課題】
従来のレーダ信号処理装置は上記のように構成されているので、同時に生成されるビーム数、すなわち受信信号数が増加すれば、演算ブロック８をさらに追加しなければならないという課題があった。
【０００６】
また、各演算ブロック８は、受け持つ受信信号の処理負荷がビーム間で一定でなかったり、あるいは送信パルスの周期に応じたレーダモードによって処理負荷が変動したりすることがあるため、予測される最大負荷に応じた演算用プロセッサ数を並列に接続しなければならず、稼働率の点で非効率であり、並列化による効果が最大限に生かされていないという課題があった。
【０００７】
この発明は上記のような課題を解決するためになされたもので、必要最小限の演算用プロセッサ数で、かつ演算用プロセッサの稼働率を向上することが可能なレーダ信号処理装置を得ることを目的とする。
【０００８】
【課題を解決するための手段】
この発明に係るレーダ信号処理装置は、入力される複数の受信信号を各周期毎に振り分ける第１の伝送路スイッチと、上記第１の伝送路スイッチにより、各周期毎に振り分けられた複数の受信信号の信号処理を実行する複数の演算ブロックと、上記複数の演算ブロックにより信号処理が実行された複数の受信信号を、各受信信号毎に出力する第２の伝送路スイッチとを備え、上記演算ブロックが、上記複数の受信信号の信号処理を実行する複数の演算用プロセッサと、上記演算用プロセッサの信号処理の処理結果から不要反射波であるクラッタの有無を判定し、クラッタの有無に応じて上記第１の伝送路スイッチ及び上記第２の伝送路スイッチを制御するクラッタ状況認識プロセッサとを備えたものである。
【０００９】
この発明に係るレーダ信号処理装置は、演算ブロックが、第１の伝送路スイッチにより振り分けられた受信信号を、クラッタ状況認識プロセッサの制御により、上記受信信号毎に各演算用プロセッサに出力する入力制御器と、上記各演算用プロセッサからの出力結果を、上記クラッタ状況認識プロセッサの制御により、上記受信信号毎に第２の伝送路スイッチに出力する出力制御器とを備えたものである。
【００１０】
この発明に係るレーダ信号処理装置は、入力される複数の受信信号を各周期毎に振り分ける第１の伝送路スイッチと、上記第１の伝送路スイッチにより、各周期毎に振り分けられた複数の受信信号の信号処理を実行する複数の演算ブロックと、上記複数の演算ブロックにより信号処理が実行された複数の受信信号を、各受信信号毎に出力する第２の伝送路スイッチとを備え、上記演算ブロックが、上記複数の受信信号の信号処理を実行する複数の演算用プロセッサと、あらかじめ通知された送信パルスの周期に応じたレーダモードにより、上記演算用プロセッサの信号処理の負荷を予測し、予測結果に応じて上記第１の伝送路スイッチ及び上記第２の伝送路スイッチを制御するレーダモード制御プロセッサとを備えたものである。
【００１１】
この発明に係るレーダ信号処理装置は、演算ブロックが、第１の伝送路スイッチにより振り分けられた受信信号を、レーダモード制御プロセッサの制御により、上記受信信号毎に各演算用プロセッサに出力する入力制御器と、上記各演算用プロセッサからの出力結果を、上記レーダモード制御プロセッサの制御により、上記受信信号毎に第２の伝送路スイッチに出力する出力制御器とを備えたものである。
【００１２】
この発明に係るレーダ信号処理装置は、第１の伝送路スイッチが、複数の演算ブロックの各演算用プロセッサと連接された複数の受信信号毎の伝送路用ポートを備え、第２の伝送路スイッチが、複数の演算ブロックの各演算用プロセッサと連接された複数の受信信号毎の伝送路用ポートを備えたものである。
【００１３】
この発明に係るレーダ信号処理装置は、第１の伝送路スイッチが、入力した受信信号を複製して、入力した元の受信信号と複製した受信信号を出力し、演算ブロックが、第１の伝送路スイッチからの元の受信信号と複製した受信信号を入力し、各演算用プロセッサにより処理を分割して実行するものである。
【００１４】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
参考例１．
図１はこの発明の参考例１によるレーダ信号処理装置の構成を示すブロック図である。図において、１ａ，１ｂはビーム毎の受信信号（ビームＡ受信信号、ビームＢ受信信号）が入力される複数の入力伝送路（図１の例では２本）、９ａは入力伝送路１ａ，１ｂの振り分けを行う伝送路スイッチである。
【００１５】
１ｃ，１ｄ，１ｅ，１ｆは入力伝送路１ａ，１ｂを各演算ブロック１１ａ，１１ｂへ振り分けた複数の新たな入力伝送路（図示の例では２本ずつ）、２ａ，２ｂは伝送路スイッチ９ａによって振り分けられた受信信号を入力用バス３ａ，３ｂ，３ｃ，３ｄを介して演算用プロセッサ４ａ〜４ｃ，４ｄ〜４ｆへ出力する複数の入力制御器（図示の例では２つ）、４ａ，４ｂ，４ｃ及び４ｄ，４ｅ，４ｆは、入力制御器２ａ又は２ｂから入力される受信信号の演算を行う複数の演算用プロセッサ（図示の例では各３つずつ）、３ａ，３ｂ，３ｃ，３ｄは、それぞれ入力制御器２ａと演算用プロセッサ４ａ〜４ｃ、あるいは入力制御器２ｂと演算用プロセッサ４ｄ〜４ｆとを接続する複数の入力用バス（図示の例では２本ずつ）である。
【００１６】
５ａ，５ｂ，５ｃ，５ｄは、それぞれ演算プロセッサ４ａ〜４ｃ、あるいは４ｄ〜４ｆより処理結果が出力される複数の出力用バス（図示の例では２本ずつ）で、６ａ，６ｂは、それぞれ演算用プロセッサ４ａ〜４ｃから出力される処理結果を出力用バス５ａ，５ｂを介して入力し、あるいは演算用プロセッサ４ｄ〜４ｆから出力される処理結果を出力用バス５ｃ，５ｄを介して入力し、出力伝送路７ｃ，７ｄ又は７ｅ，７ｆに対し出力する複数の出力制御器（図示の例では２つ）である。
【００１７】
７ｃ，７ｄ，７ｅ，７ｆは、ビーム毎に処理結果を統合するための複数の新たな出力伝送路（図示の例では２本ずつ）、９ｂは出力伝送路７ａ，７ｂにビーム毎の処理結果（ビームＡ処理結果、ビームＢ処理結果）を出力をするための伝送路スイッチ、７ａ，７ｂはビーム毎の処理結果（ビームＡ処理結果、ビームＢ処理結果）を出力する複数の出力伝送路（図示の例では２本）、１０ａ，１０ｂは各演算用プロセッサ４ａ〜４ｃ、又は４ｄ〜４ｆの処理負荷状況を監視し互いに監視結果を伝える複数の処理負荷状況監視プロセッサ（図示の例では２つ）、１１ａ，１１ｂは伝送路スイッチ９ａ，９ｂを除くこれらを基本構成とする複数の演算ブロック（図示の例では２つ）である。なお、１〜７については図１４に同等の符号を付したものと同一のものである。
【００１８】
ここで、演算ブロック１１ａ，１１ｂ、入力伝送路１ｃ，１ｄ、入力伝送路１ｅ，１ｆ、入力用バス３ａ，３ｂ、入力用バス３ｃ，３ｄ、出力用バス５ａ，５ｂ、出力用バス５ｃ，５ｄ、出力伝送路７ｃ，７ｄ、出力伝送路７ｅ，７ｆ、出力伝送路７ａ，７ｂは、受信信号の数だけ用意されている。
【００１９】
次に動作について説明する。
レーダ信号処理装置の前段より入力伝送路１ａに入力されたビームＡ受信信号は、伝送路スイッチ９ａ、入力伝送路１ｃを介して演算ブロック１１ａの入力制御器２ａに入力される。また、入力伝送路１ａに入力されたビームＡ受信信号は、伝送路スイッチ９ａ、入力伝送路１ｅを介して演算ブロック１１ｂの入力制御器２ｂへも入力される。同様に、入力伝送路１ｂに入力されたビームＢ受信信号は、伝送路スイッチ９ａ、入力伝送路１ｆを介して演算ブロック１１ｂの入力制御器２ｂと、伝送路スイッチ９ａ、入力伝送路１ｄを介して演算ブロック１１ａの入力制御器２ａに入力される。
【００２０】
入力制御器２ａからは、入力用バス３ａ又は３ｂを経由して、各演算用プロセッサ４ａ〜４ｃにそれぞれ振り分けて送られる。ここで、入力伝送路１ａから入力されたビームＡ受信信号は入力用バス３ａを経由し、入力伝送路１ｂから入力されたビームＢ受信信号は入力用バス３ｂを経由する。
【００２１】
各演算プロセッサ４ａ〜４ｃでは、その受信信号の信号処理を実行して、それぞれ得られた処理結果を出力用バス５ａ又は５ｂへ出力し、出力制御器６ａにて処理結果が統合される。ここで、入力伝送路１ａから入力されたビームＡ受信信号は出力用バス５ａを経由し、入力伝送路１ｂから入力されたビームＢ受信信号は出力用バス５ｂを経由する。
【００２２】
出力制御器６ａは統合した処理結果を出力伝送路７ｃ又は７ｄ、伝送路スイッチ９ｂを介して出力伝送路７ａ，７ｂに出力する。ここで、入力伝送路１ａから入力されたビームＡ受信信号は出力伝送路７ｃを経由して出力伝送路７ａに出力し、入力伝送路１ｂから入力されたビームＢ受信信号は出力伝送路７ｄを経由して出力伝送路７ｂに出力する。
【００２３】
同様に、演算ブロック１１ｂにおいて、入力制御器２ｂからは、入力用バス３ｃ又は３ｄを経由して、各演算プロセッサ４ｄ〜４ｆにそれぞれ振り分けて送られる。ここで、入力伝送路１ａから入力されたビームＡ受信信号は入力用バス３ｃを経由し、入力伝送路１ｂから入力されたものビームＢ受信信号は入力用バス３ｄを経由する。
【００２４】
各演算プロセッサ４ｄ〜４ｆでは、その受信信号の信号処理を実行して、それぞれ得られた処理結果を出力用バス５ｃ又は５ｄへ出力し、出力制御器６ｂにて処理結果が統合される。ここで、入力伝送路１ａから入力されたビームＡ受信信号は出力用バス５ｃを経由し、入力伝送路１ｂから入力されたビームＢ受信信号は出力用バス５ｄを経由する。
【００２５】
出力制御器６ｂは統合した処理結果を出力伝送路７ｅ又は７ｆ、伝送路スイッチ９ｂを介して出力伝送路７ａ，７ｂに対し出力する。ここで、入力伝送路１ａから入力されたビームＡ受信信号は出力伝送路７ｅを経由して出力伝送路７ａに出力し、入力伝送路１ｂから入力されたビームＢ受信信号は出力伝送路７ｆを経由して出力伝送路７ｂに出力する。
【００２６】
また、処理負荷状況監視プロセッサ１０ａ，１０ｂは、それぞれ各演算ブロック１１ａ，１１ｂの演算用プロセッサ４ａ〜４ｃ，４ｄ〜４ｆの処理実行中、処理完了等の動作状況を監視し監視結果を互いに通知し、互いの監視結果に基づき伝送路スイッチ９ａ，９ｂ、入力制御器２ａ，２ｂ、出力制御器６ａ，６ｂを制御し各経路を切り換える。
【００２７】
図２はこの発明の参考例１によるレーダ信号処理装置の動作を説明する図であり、入力伝送路１ａと１ｂに入力されるビームＡ受信信号とビームＢ受信信号の処理負荷が異なる場合を示している。図２に示すように、入力伝送路１ａ，１ｂに周期的にビームＡ受信信号、ビームＢ受信信号が入力されていたとする。入力伝送路１ａのビームＡ受信信号は、周期１で演算用プロセッサ４ａに割り振られ、周期２で演算用プロセッサ４ｂに割り振られ、周期３では、周期１の処理（処理周期＝２）が終了している演算用プロセッサ４ａに割り振られ、周期４では周期２の処理（処理周期＝２）が終了している演算用プロセッサ４ｂに割り振られている。これらの演算用プロセッサ４ａ，４ｂへの割り振りは、処理負荷状況監視プロセッサ１０ａが、入力制御器２ａを制御することにより行われる。
【００２８】
同様に、入力伝送路１ｂのビームＢ受信信号は、周期１で演算用プロセッサ４ｄに割り振られ、周期２で演算用プロセッサ４ｅに割り振られ、周期３で演算用プロセッサ４ｆに割り振られている。これらの演算用プロセッサ４ｄ，４ｅ，４ｆへの割り振りは、処理負荷状況監視プロセッサ１０ｂが、入力制御器２ｂを制御することにより行われる。しかしながら、周期４では演算ブロック１１ｂの全ての演算プロセッサが処理中（処理周期＝４）のため、処理を割当てるプロセッサが存在しなくなる。
【００２９】
また、このとき、演算ブロック１１ａでは各演算用プロセッサの処理周期が２周期のため、演算用プロセッサを３つ必要としない。これを利用して、処理負荷状況監視プロセッサ１０ａは、入力伝送路１ｂのビームＢ受信信号を周期４で演算ブロック１１ａの演算用プロセッサ４ｃに処理を割り当てるように、伝送路スイッチ９ａに対して演算ブロック１１ａの選択、入力制御器２ａ及び出力制御器６ａに対して演算用プロセッサ４ｃの選択、伝送路スイッチ９ｂに対して演算ブロック１１ａの選択を行わせることで、受信信号の経路選択を行わせる。
【００３０】
例えば、図２の周期３における受信信号の入出力経路と周期４における受信信号の入出力経路は次のようになる。周期３において、ビームＡ受信信号については、入力伝送路１ａ、伝送路スイッチ９ａ、入力伝送路１ｃ、入力制御器２ａ、入力用バス３ａ、演算用プロセッサ４ａ、出力用バス５ａ、出力制御器６ａ、出力伝送路７ｃ、出力伝送路７ａとなる。ビームＢ受信信号については、入力伝送路１ｂ、伝送路スイッチ９ａ、入力伝送路１ｆ、入力制御器２ｂ、入力用バス３ｄ、演算用プロセッサ４ｆ、出力用バス５ｄ、出力制御器６ｂ、出力伝送路７ｆ、出力伝送路７ｂとなる。
【００３１】
周期４において、ビームＡ受信信号については、入力伝送路１ａ、伝送路スイッチ９ａ、入力伝送路１ｃ、入力制御器２ａ、入力用バス３ａ、演算用プロセッサ４ｂ、出力用バス５ａ、出力制御器６ａ、出力伝送路７ｃ、出力伝送路７ａとなる。これは周期３と比較して、どの演算用プロセッサ４ａ〜４ｃに受信信号が入力されるかの違いがあるのみで経路は全く同じである。
【００３２】
一方、ビームＢ受信信号については、入力伝送路１ｂ、伝送路スイッチ９ａ、入力伝送路１ｄ、入力制御器２ａ、入力用バス３ｂ、演算用プロセッサ４ｃ、出力用バス５ｂ、出力制御器６ａ、出力伝送路７ｄ、出力伝送路７ｂとなる。これは周期３と比較して伝送路スイッチ９ａ以降の経路が異なる。このようにして、演算用プロセッサ４ｃが入力伝送路１ｂに入力されたビームＢ受信信号の信号処理を行う。
【００３３】
以上のように、この参考例１によれば、各演算ブロック１１ａ，１１ｂの演算用プロセッサ４ａ〜４ｆの動作状況を監視し、各演算用プロセッサ４ａ〜４ｆへ受信信号の割り当てを行う処理負荷状況監視プロセッサ１０ａ，１０ｂ（図示の例では２つ）と、経路を切り替える伝送路スイッチ９ａ，９ｂを設け、さらに入力伝送路及び入力用バスを拡張しているので、全ビームでの最大処理負荷量に応じた、必要最小限でかつ高稼働率の演算用プロセッサ４ａ〜４ｆを備えたレーダ信号処理装置が実現できるという効果が得られる。
【００３４】
実施の形態１．
図３はこの発明の実施の形態１によるレーダ信号処理装置の構成を示すブロック図である。図において、１２ａ，１２ｂは各演算用プロセッサ４ａ〜４ｂ，４ｄ〜４ｆの処理結果から不要反射波であるクラッタの有無を判定し、クラッタ有りの同一方位、仰角、距離に対してビームが照射された受信信号では、処理負荷が増大することから、参考例１と同様に、該当受信信号の入力経路及び出力経路を切り換える複数のクラッタ状況認識プロセッサ（図示の例では２つ）であり、１３ａ，１３ｂは、上記参考例１における図１の処理負荷状況監視プロセッサ１０ａ，１０ｂに代わりに、クラッタ状況認識プロセッサ１２ａ，１２ｂを備えたものを基本構成とする新たな複数の演算ブロック（図示の例では２つ）である。その他は参考例１と同一のものである。
【００３５】
次に動作について説明する。
クラッタ状況認識プロセッサ１２ａ，１２ｂは、各演算用プロセッサ４ａ〜４ｃ，４ｄ〜４ｆの処理結果からクラッタの有無を判定し、方位、仰角、距離の３次元空間のクラッタ有無を記憶しておく。そして、クラッタ有りと判定された方位、仰角、距離に対して照射されたビームの受信信号が入力されるときは、各演算用プロセッサ４ａ〜４ｆの処理負荷が増大することが予測されるため、該当受信信号の入力ときに、クラッタ状況認識プロセッサ１２ａ，１２ｂは、クラッタ有無の判定結果を互いに通知し、あらかじめ処理の割り当てを変更するように、参考例１と同様に入力経路及び出力経路を切り換える。
【００３６】
例えば、参考例１の図２では、各演算用プロセッサ４ａ〜４ｃ，４ｄ〜４ｆの動作状況を監視し、非動作の演算用プロセッサへ動的に処理割り当てを行うことを示しているが、この図２を実施の形態１に置き換えてみれば、演算用プロセッサ４ａ，４ｂがクラッタ無しの受信信号を処理し、演算用プロセッサ４ｃ〜４ｆがクラッタ有りの受信信号を処理していることを示すことになる。参考例１との違いは、あらかじめクラッタの有無から処理割り当てが決定できる点である。
【００３７】
以上のように、この実施の形態１によれば、各演算ブロック１３ａ，１３ｂの演算用プロセッサ４ａ〜４ｃ，４ｄ〜４ｆの処理結果からクラッタの有無を判定し、クラッタ有りの該当受信信号が入力されるときに、各演算用プロセッサ４ａ〜４ｃ，４ｄ〜４ｆへ受信信号の割り当てを行うクラッタ状況認識プロセッサ１２ａ，１２ｂ（図示の例では２つ）と、経路を切り替える伝送路スイッチ９ａ，９ｂを設け、さらに入力伝送路及び入力用バスを拡張しているので、全ビームでの最大処理負荷量に応じた、必要最小限でかつ高稼働率の演算用プロセッサ４ａ〜４ｆを備えたレーダ信号処理装置を実現できるという効果が得られる。
【００３８】
実施の形態２．
図４はこの発明の実施の形態２によるレーダ信号処理装置の構成を示すブロック図である。図において、１４ａ，１４ｂは送信パルスの周期に応じたレーダモードによりあらかじめ演算用プロセッサ４ａ〜４ｃ，４ｄ〜４ｆの処理負荷を予測し、参考例１と同様に、受信信号の入力経路及び出力経路を切り換えるレーダモード制御プロセッサで、１５ａ，１５ｂは、参考例１における図１の処理負荷状況監視プロセッサ１０ａ，１０ｂに代わりに、レーダモード制御プロセッサ１４ａ，１４ｂを備えたものを基本構成とする新たな演算ブロックである。その他は参考例１と同一のものである。
【００３９】
通常、レーダモードはあらかじめレーダ信号処理装置に伝達されるため、レーダモード制御プロセッサ１４ａ，１４ｂは、そのレーダモードに応じた信号処理負荷を予測でき、この処理負荷予測に基づいて、参考例１と同様に入力経路及び出力経路を切り換える。
【００４０】
図５はこの発明の実施の形態２によるレーダ信号処理装置の動作を説明する図であり、例えばレーダモードが切り換わり、入力されるビーム数が２本から１本に変更され、処理負荷が増加する場合を示している。図５に示すように、周期１及び周期２ではビーム数が２本、処理周期が２周期であるのに対し、周期３以降ではビーム数１本、処理周期が６周期であることを示している。周期３以降では、処理周期が６に増加するため、ビームＡ受信信号を演算ブロック１５ｂへも伝達する必要があり、参考例１と同様に、伝送路スイッチ９ａ、入力伝送路１ｅ、入力制御器２ｂ、入力用バス３ｃを経由して演算用プロセッサ４ｄ〜４ｆに入力する。このようにして、入力伝送路１ａに入力されたビームＡ受信信号の信号処理が、演算用プロセッサ４ｄ〜４ｆにより行われる。
【００４１】
以上のように、この実施の形態２によれば、レーダモードから処理負荷を予測し、演算用プロセッサ４ａ〜４ｃ，４ｄ〜４ｆへ受信信号の割り当てを行うレーダモード制御プロセッサ１４ａ，１４ｂ（図示の例では２つ）と、経路を切り替える伝送路スイッチ９ａ，９ｂを設け、さらに入力伝送路及び入力用バスを拡張しているので、全ビームでの最大処理負荷量に応じた、必要最小限でかつ高稼働率の演算用プロセッサ４ａ〜４ｆを備えたレーダ信号処理装置を実現できるという効果が得られる。
【００４２】
実施の形態３．
図６はこの発明の実施の形態３によるレーダ信号処理装置の構成を示すブロック図である。図において、１６は参考例１における図１の伝送路スイッチ９ａに、受信信号の複製機能を追加した新たな伝送路スイッチであり、その他は参考例１と同一のものである。
【００４３】
次に動作について説明する。
図７はこの発明の実施の形態３によるレーダ信号処理装置の動作を説明する図であり、入力伝送路１ａと１ｂに入力される受信信号の処理負荷が異なる場合を示している。参考例１の図２と同様に、ビームＡ受信信号の処理周期が２、ビームＢ受信信号の処理周期が４とする。このとき、各演算用プロセッサ４ａ〜４ｆの処理内容が信号処理Ｐと信号処理Ｑの２種で構成でき、かつ処理負荷がそれぞれ同等とすると、この信号処理Ｐと信号処理Ｑを２つの演算用プロセッサに分割して割り当てることができる。
【００４４】
図７に示すように、ビームＡ受信信号を伝送路スイッチ１６にて複製し、これらを演算用プロセッサ４ａと４ｂに入力し、それぞれ信号処理Ｐ、信号処理Ｑを実行する。ビームＢ受信信号も同様に、演算用プロセッサ４ｄと４ｅ及び４ｆと４ｃに入力し、それぞれ信号処理Ｐ、信号処理Ｑを実行する。ビームＢ受信信号の処理が高負荷のため、周期２では、参考例１と同様に、演算ブロック１１ｂの演算用プロセッサ４ｄ〜４ｆに処理を割り当てられなくなり、演算ブロック１１ａの演算用プロセッサ４ｃへビームＢ受信信号を入力している。
【００４５】
よって、伝送路スイッチ１６によって、演算ブロック１１ａ，１１ｂの境界を意識することなく処理負荷を分散でき、かつ演算信号処理内容を分割し、複数（図示の例では２）の演算用プロセッサに分割して実行しているので、見かけの処理周期は短く（図示の例では２分の１）となる。また、信号処理Ｐと信号処理Ｑのそれぞれの処理結果は、伝送路スイッチ９ｂによって、１本の伝送路に統合されて出力される。
【００４６】
以上のように、この実施の形態３によれば、参考例１の伝送路スイッチ９ａの代わりに、受信信号の複製を行い経路を切り替える伝送路スイッチ１６を備えているので、参考例１と同等の効果が得られると共に、処理を分割して実行することにより、処理時間を短縮できるという効果が得られる。
【００４７】
実施の形態４．
図８はこの発明の実施の形態４によるレーダ信号処理装置の構成を示すブロック図である。図において、１６は実施の形態１における図３の伝送路スイッチ９ａに受信信号の複製機能を追加した新たな伝送路スイッチである。その他は実施の形態１と同一のものである。
【００４８】
次に動作について説明する。
実施の形態３と同様に、入力側の伝送路スイッチに複製機能を追加しているため、同一の受信信号を複数の演算用プロセッサへ入力することが可能となり、信号処理内容を複数の演算用プロセッサで分割して実行することができる。
【００４９】
実施の形態３の図７をこの実施の形態４に適用すると、ビームＡ受信信号がクラッタ無し、ビームＢ受信信号がクラッタ有りの場合に該当し、周期２で演算ブロック１１ｂの演算用プロセッサ４ｄ〜４ｆが全て稼働中のため、伝送路スイッチ１６により、演算ブロック１３ａの演算用プロセッサ４ｃへビームＢ受信信号を入力する点は、実施の形態１と同一の動作となる。また、同一の受信信号を複数の演算用プロセッサに複製して入力し、さらに信号処理内容を分割し、複数の演算用プロセッサにて独立に実行する点は実施の形態３と同一の動作となる。
【００５０】
以上のように、この実施の形態４によれば、実施の形態１の伝送路スイッチ９ａの代わりに、受信信号の複製を行い経路を切り替える伝送路スイッチ１６を備えているので、実施の形態１と同等の効果が得られると共に、処理を分割して実行することにより、処理時間を短縮できるという効果が得られる。
【００５１】
実施の形態５．
図９はこの発明の実施の形態５によるレーダ信号処理装置の構成を示すブロック図である。図において、１６は実施の形態２における図４の伝送路スイッチ９ａに、受信信号の複製機能を追加した新たな伝送路スイッチであり、その他は実施の形態２と同一のものである。
【００５２】
次に動作について説明する。
図１０はこの発明の実施の形態５によるレーダ信号処理装置の動作を説明する図であり、レーダモードの切り換えに応じ、周期２でビーム数が２本から１本に変更され、周期２以降の処理負荷が増加する場合を示している。実施の形態３と同様に、入力側の伝送路スイッチに受信信号の複製機能を追加しているため、同一の受信信号を複数の演算用プロセッサへ入力することが可能となり、信号処理内容を複数の演算用プロセッサ（図示の例では２）で分割して実行することができる。
【００５３】
また、この場合、周期３で演算ブロック１５ａの演算用プロセッサが不足するため、演算ブロック１５ｂへもビームＡ受信信号を入力する。この動作は実施の形態２と同一の動作となる。また、同一の受信信号を複数の演算用プロセッサに複製して入力し、さらに信号処理内容を分割し、複数の演算用プロセッサにて独立に実行する点は実施の形態３と同一の動作となる。
【００５４】
以上のように、この実施の形態５によれば、実施の形態２の伝送路スイッチ９ａの代わりに、受信信号の複製を行い経路を切り替える伝送路スイッチ１６を設けているので、実施の形態２と同等の効果が得られると共に、処理時間を短縮できるという効果が得られる。
【００５５】
実施の形態６．
図１１はこの発明の実施の形態６によるレーダ信号処理装置の構成を示すブロック図である。図において、１７ａ，１７ｂは参考例１の図１の伝送路スイッチ９ａ，９ｂに、伝送路用ポートを追加した新たな伝送路スイッチで、１ｇ，１ｈ，１ｉ，１ｊ，１ｋ，１ｍ，１ｎ，１ｐ，１ｒ，１ｓ，１ｔ，１ｕは、参考例１の入力伝送路１ｃ，１ｄ，１ｅ，１ｆ、入力制御器２ａ，２ｂ及び入力用バス３ａ，３ｂ，３ｃ，３ｄに代わり、伝送路スイッチ１７ａと演算用プロセッサ４ａ〜４ｆとを直接連接する入力伝送路である。
【００５６】
７ｇ，７ｈ，７ｉ，７ｊ，７ｋ，７ｍ，７ｎ，７ｐ，７ｒ，７ｓ，７ｔ，７ｕは、参考例１の出力用バス５ａ，５ｂ，５ｃ，５ｄ、出力制御器６ａ，６ｂ及び出力伝送路７ｃ，７ｄ，７ｅ，７ｆに代わり、演算用プロセッサ４ａ〜４ｆと伝送路スイッチ１７ｂとを直接連接する出力伝送路であり、その他は参考例１と同一のものである。
【００５７】
参考例１では、伝送路スイッチ９ａがビームをどの演算ブロックに割り当てるかを切り換え、入力制御器２ａ，２ｂが割り当てられたビームをどの演算用プロセッサ４ａ〜４ｃ，４ｄ〜４ｆに割り当てるかを切り換えていた。しかしながら、伝送路スイッチ１７ａに伝送路用ポートを拡張し、演算用プロセッサ４ａ〜４ｆと直接連接したことにより、処理負荷状況監視プロセッサ１０ａ，１０ｂから演算用プロセッサ４ａ〜４ｆの選択制御を受け、ビームＡ受信信号、ビームＢ受信信号をどの演算用プロセッサ４ａ〜４ｆに割り当てるかを伝送路スイッチ１７ａが選択する。
【００５８】
この実施の形態では、参考例１のレーダ信号処理装置に適用しているが、実施の形態１及び実施の形態２のレーダ信号処理装置にも適用できる。
【００５９】
以上のように、この実施の形態６によれば、伝送路スイッチ１７ａ，１７ｂに伝送路用ポートを拡張し、演算用プロセッサ４ａ〜４ｆと直接連接したことにより、演算ブロック１１ａ，１１ｂの選択、演算用プロセッサ４ａ〜４ｆの選択という２段階の制御を、１段階の制御に減らすことができ、制御を容易にすることができるという効果が得られる。
【００６０】
実施の形態７．
図１２はこの発明の実施の形態７によるレーダ信号処理装置の構成を示すブロック図である。図において、１８は実施の形態６の図１１の伝送路スイッチ１７ａに、受信信号の複製機能を追加した新たな伝送路スイッチであり、その他は実施の形態６と同一のものである。
【００６１】
実施の形態６の伝送路スイッチ１７ａに受信信号の複製機能を追加したことにより、実施の形態３と同様に、同一ビームを複数の演算用プロセッサに入力することが可能になる。そうすることによって、信号処理内容を分割し、複数の演算用プロセッサに分割して実行することが可能となる。
【００６２】
以上のように、この実施の形態７によれば、実施の形態３及び実施の形態６と同等の効果が得られる。
【００６３】
【発明の効果】
以上のように、この発明によれば、入力される複数の受信信号を各周期毎に振り分ける第１の伝送路スイッチと、各周期毎に振り分けられた複数の受信信号の信号処理を実行する複数の演算ブロックと、信号処理が実行された複数の受信信号を、各受信信号毎に出力する第２の伝送路スイッチとを備え、演算ブロックが、複数の受信信号の信号処理を実行する複数の演算用プロセッサと、演算用プロセッサの信号処理の処理結果から不要反射波であるクラッタの有無を判定し、クラッタの有無に応じて第１の伝送路スイッチ及び第２の伝送路スイッチを制御するクラッタ状況認識プロセッサとを得たことにより、必要最小限でかつ高稼働率の演算用プロセッサを備えたレーダ信号処理装置が実現できるという効果がある。
【００６４】
この発明によれば、演算ブロックが、第１の伝送路スイッチにより振り分けられた受信信号を、クラッタ状況認識プロセッサの制御により、受信信号毎に各演算用プロセッサに出力する入力制御器と、各演算用プロセッサからの出力結果を、クラッタ状況認識プロセッサの制御により、受信信号毎に第２の伝送路スイッチに出力する出力制御器とを備えたことにより、必要最小限でかつ高稼働率の演算用プロセッサを備えたレーダ信号処理装置が実現できるという効果がある。
【００６５】
この発明によれば、入力される複数の受信信号を各周期毎に振り分ける第１の伝送路スイッチと、各周期毎に振り分けられた複数の受信信号の信号処理を実行する複数の演算ブロックと、信号処理が実行された複数の受信信号を、各受信信号毎に出力する第２の伝送路スイッチとを備え、演算ブロックが、複数の受信信号の信号処理を実行する複数の演算用プロセッサと、あらかじめ通知された送信パルスの周期に応じたレーダモードにより、演算用プロセッサの信号処理の負荷を予測し、予測結果に応じて第１の伝送路スイッチ及び第２の伝送路スイッチを制御するレーダモード制御プロセッサとを備えたことにより、必要最小限でかつ高稼働率の演算用プロセッサを備えたレーダ信号処理装置が実現できるという効果がある。
【００６６】
この発明によれば、演算ブロックが、第１の伝送路スイッチにより振り分けられた受信信号を、レーダモード制御プロセッサの制御により、受信信号毎に各演算用プロセッサに出力する入力制御器と、各演算用プロセッサからの出力結果を、レーダモード制御プロセッサの制御により、受信信号毎に第２の伝送路スイッチに出力する出力制御器とを備えたことにより、必要最小限でかつ高稼働率の演算用プロセッサを備えたレーダ信号処理装置が実現できるという効果がある。
【００６７】
この発明によれば、第１の伝送路スイッチが、複数の演算ブロックの各演算用プロセッサと連接された複数の受信信号毎の伝送路用ポートを備え、第２の伝送路スイッチが、複数の演算ブロックの各演算用プロセッサと連接された複数の受信信号毎の伝送路用ポートを備えたことにより、制御を容易にすることができるという効果がある。
【００６８】
この発明によれば、第１の伝送路スイッチが、入力した受信信号を複製して、入力した元の受信信号と複製した受信信号を出力し、演算ブロックが、第１の伝送路スイッチからの元の受信信号と複製した受信信号を入力し、各演算用プロセッサにより処理を分割して実行することにより、必要最小限でかつ高稼働率の演算用プロセッサを備え、処理時間を短縮できるレーダ信号処理装置が実現できるという効果がある。
【図面の簡単な説明】
【図１】この発明の参考例１によるレーダ信号処理装置の構成を示すブロック図である。
【図２】この発明の参考例１によるレーダ信号処理装置の動作を説明する図である。
【図３】この発明の実施の形態１によるレーダ信号処理装置の構成を示すブロック図である。
【図４】この発明の実施の形態２によるレーダ信号処理装置の構成を示すブロック図である。
【図５】この発明の実施の形態２によるレーダ信号処理装置の動作を説明する図である。
【図６】この発明の実施の形態３によるレーダ信号処理装置の構成を示すブロック図である。
【図７】この発明の実施の形態３によるレーダ信号処理装置の動作を説明する図である。
【図８】この発明の実施の形態４によるレーダ信号処理装置の構成を示すブロック図である。
【図９】この発明の実施の形態５によるレーダ信号処理装置の構成を示すブロック図である。
【図１０】この発明の実施の形態５によるレーダ信号処理装置の動作を説明する図である。
【図１１】この発明の実施の形態６によるレーダ信号処理装置の構成を示すブロック図である。
【図１２】この発明の実施の形態７によるレーダ信号処理装置の構成を示すブロック図である。
【図１３】従来のレーダ信号処理装置の構成を示すブロック図である。
【図１４】従来のレーダ信号処理装置の構成を示すブロック図である。
【符号の説明】
１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ，１ｇ，１ｈ，１ｉ，１ｊ，１ｋ，１ｍ，１ｎ，１ｐ，１ｒ，１ｓ，１ｔ，１ｕ 入力伝送路、２ａ，２ｂ 入力制御器、３ａ，３ｂ，３ｃ，３ｄ 入力用バス、４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ 演算用プロセッサ、５ａ，５ｂ，５ｃ，５ｄ 出力用バス、６ａ，６ｂ 出力制御器、７ａ，７ｂ，７ｃ，７ｄ，７ｅ，７ｆ，７ｇ，７ｈ，７ｉ，７ｊ，７ｋ，７ｍ，７ｎ，７ｐ，７ｒ，７ｓ，７ｔ，７ｕ 出力伝送路、９ａ，９ｂ 伝送路スイッチ、１０ａ，１０ｂ 処理負荷状況監視プロセッサ、１１ａ，１１ｂ 演算ブロック、１２ａ，１２ｂ クラッタ状況認識プロセッサ、１３ａ，１３ｂ 演算ブロック、１４ａ，１４ｂ レーダモード制御プロセッサ、１５ａ，１５ｂ 演算ブロック、１６ 伝送路スイッチ、１７ａ，１７ｂ 伝送路スイッチ、１８ 伝送路スイッチ。
Claims (6)
- 入力される複数の受信信号を各周期毎に振り分ける第１の伝送路スイッチと、
上記第１の伝送路スイッチにより、各周期毎に振り分けられた複数の受信信号の信号処理を実行する複数の演算ブロックと、
上記複数の演算ブロックにより信号処理が実行された複数の受信信号を、各受信信号毎に出力する第２の伝送路スイッチとを備え、
上記演算ブロックが、
上記複数の受信信号の信号処理を実行する複数の演算用プロセッサと、
上記演算用プロセッサの信号処理の処理結果から不要反射波であるクラッタの有無を判定し、クラッタの有無に応じて上記第１の伝送路スイッチ及び上記第２の伝送路スイッチを制御するクラッタ状況認識プロセッサとを
備えたことを特徴とするレーダ信号処理装置。 - 演算ブロックが、
第１の伝送路スイッチにより振り分けられた受信信号を、クラッタ状況認識プロセッサの制御により、上記受信信号毎に各演算用プロセッサに出力する入力制御器と、
上記各演算用プロセッサからの出力結果を、上記クラッタ状況認識プロセッサの制御により、上記受信信号毎に第２の伝送路スイッチに出力する出力制御器とを
備えたことを特徴とする請求項１記載のレーダ信号処理装置。 - 入力される複数の受信信号を各周期毎に振り分ける第１の伝送路スイッチと、
上記第１の伝送路スイッチにより、各周期毎に振り分けられた複数の受信信号の信号処理を実行する複数の演算ブロックと、
上記複数の演算ブロックにより信号処理が実行された複数の受信信号を、各受信信号毎に出力する第２の伝送路スイッチとを備え、
上記演算ブロックが、
上記複数の受信信号の信号処理を実行する複数の演算用プロセッサと、
あらかじめ通知された送信パルスの周期に応じたレーダモードにより、上記演算用プロセッサの信号処理の負荷を予測し、予測結果に応じて上記第１の伝送路スイッチ及び上記第２の伝送路スイッチを制御するレーダモード制御プロセッサとを
備えたことを特徴とするレーダ信号処理装置。 - 演算ブロックが、
第１の伝送路スイッチにより振り分けられた受信信号を、レーダモード制御プロセッサの制御により、上記受信信号毎に各演算用プロセッサに出力する入力制御器と、
上記各演算用プロセッサからの出力結果を、上記レーダモード制御プロセッサの制御により、上記受信信号毎に第２の伝送路スイッチに出力する出力制御器とを
備えたことを特徴とする請求項３記載のレーダ信号処理装置。 - 第１の伝送路スイッチが、複数の演算ブロックの各演算用プロセッサと連接された複数の受信信号毎の伝送路用ポートを備え、
第２の伝送路スイッチが、複数の演算ブロックの各演算用プロセッサと連接された複数の受信信号毎の伝送路用ポートを備えた
ことを特徴とする請求項１又は請求項３のうちのいずれか１項記載のレーダ信号処理装置。 - 第１の伝送路スイッチが、入力した受信信号を複製して、入力した元の受信信号と複製した受信信号を出力し、
演算ブロックが、第１の伝送路スイッチからの元の受信信号と複製した受信信号を入力し、各演算用プロセッサにより処理を分割して実行する
ことを特徴とする請求項１、請求項３又は請求項５のうちのいずれか１項記載のレーダ信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000353381A JP3634258B2 (ja) | 2000-11-20 | 2000-11-20 | レーダ信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000353381A JP3634258B2 (ja) | 2000-11-20 | 2000-11-20 | レーダ信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002156443A JP2002156443A (ja) | 2002-05-31 |
| JP3634258B2 true JP3634258B2 (ja) | 2005-03-30 |
Family
ID=18826156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000353381A Expired - Fee Related JP3634258B2 (ja) | 2000-11-20 | 2000-11-20 | レーダ信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3634258B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5653066B2 (ja) * | 2010-04-26 | 2015-01-14 | 三菱電機株式会社 | レーダ処理装置 |
| JP5834440B2 (ja) * | 2011-03-24 | 2015-12-24 | 日本電気株式会社 | レーダ装置及び該レーダ装置に用いられるレーダ信号処理装置 |
| JP6044116B2 (ja) * | 2012-05-23 | 2016-12-14 | 日本電気株式会社 | レーダ装置、測角方法およびプログラム |
-
2000
- 2000-11-20 JP JP2000353381A patent/JP3634258B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002156443A (ja) | 2002-05-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5168572A (en) | System for dynamic selection of globally-determined optimal data path | |
| JP3634258B2 (ja) | レーダ信号処理装置 | |
| JP2003115847A (ja) | 制御システム及び冗長系信号処理装置 | |
| JP2002170194A (ja) | 交通信号制御装置 | |
| US11694014B2 (en) | Logical node layout method and apparatus, computer device, and storage medium | |
| EP0663366A1 (en) | Intelligent distributed control for elevators | |
| JP2008128785A (ja) | 並列信号処理装置 | |
| JP3713015B2 (ja) | レーダ信号処理装置及びレーダ信号処理方法 | |
| KR20200061371A (ko) | 고도로 자동화되어 주행 가능한 차량용 제어 장치를 위한 데이터 스트림을 분배하기 위한 방법 및 분배 장치 | |
| US5742766A (en) | Parallel computing system for synchronizing processors by using partial switch circuits for broadcasting messages after receiving synchronization signals and judging synchronization thereof | |
| JP2011175531A (ja) | 情報処理装置、および情報処理装置の制御方法 | |
| JPH0888641A (ja) | 通信システム | |
| WO2023084581A1 (ja) | 電子制御装置及び車両制御システム | |
| JPS62280538A (ja) | 空気調和機の集中制御システム | |
| JPH10307603A (ja) | データ伝送装置 | |
| CN114077488A (zh) | 一种可变构并行计算*** | |
| JP4465471B2 (ja) | ハードウェアシステム及び情報処理方法 | |
| JP2704656B2 (ja) | デジタルコントローラシステム | |
| JP2671863B2 (ja) | モードｓ２次監視レーダー装置 | |
| JPH01256242A (ja) | 集約配線システムの制御方式 | |
| RU2197745C2 (ru) | Ячейка однородной среды | |
| JPH0350662A (ja) | 並列計算機の処理制御方式 | |
| JPH02135559A (ja) | 入出力装置切替制御方式 | |
| JP2021012517A (ja) | コントローラ冗長化システム及びその制御方法 | |
| JPH06219280A (ja) | 二重系移動体制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040325 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040601 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040729 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041124 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041222 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |