JP3628402B2 - 同調増幅器 - Google Patents
同調増幅器 Download PDFInfo
- Publication number
- JP3628402B2 JP3628402B2 JP32108395A JP32108395A JP3628402B2 JP 3628402 B2 JP3628402 B2 JP 3628402B2 JP 32108395 A JP32108395 A JP 32108395A JP 32108395 A JP32108395 A JP 32108395A JP 3628402 B2 JP3628402 B2 JP 3628402B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- phase shift
- signal
- input
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Amplifiers (AREA)
- Networks Using Active Elements (AREA)
Description
【0001】
【発明の属する技術分野】
この発明は、集積化が容易な同調増幅器に関し、特に、同調周波数と最大減衰量とを互いに干渉することなく、任意に調整し得る同調増幅器に関する。
【0002】
【従来の技術および発明が解決しようとする課題】
同調増幅器として従来より能動素子およびリアクタンス素子を使用した各種の増幅回路が提案され実用化されている。
【0003】
例えばLC共振を利用した従来の同調増幅器は、同調周波数を調整するとLC回路に依存するQと利得が変化し、最大減衰量を調整すると同調周波数が変化する。あるいは、図19の特性曲線AおよびBに示すように、最大減衰量を調整すると同調周波数における利得が変化する。
【0004】
このように、従来の同調増幅器においては、同調周波数、同調周波数における利得、最大減衰量C1、C2を互いに干渉しあうことなく調整することは極めて困難であった。また、同調周波数および最大減衰量を調整し得る同調増幅器を集積回路によって形成することは困難であった。
【0005】
本発明は、このような点に鑑みて創作されたものであり、その目的は集積化に適しており、同調周波数、同調周波数における利得、最大減衰量を互いに干渉しあうことなく調整することができ、特に同調周波数を可変したときに出力振幅の変化を抑えた同調増幅器を提供することにある。
【0006】
【課題を解決するための手段】
上述した課題を解決するために、請求項1の同調増幅器は、縦続接続された全域通過型の2つの移相回路、非反転回路および分圧回路と、これら縦続接続された複数の回路の最終段の出力を初段の入力側に帰還させるとともにこの帰還信号と入力信号とを加算して初段の回路に入力する加算回路とを備え、前記2つの移相回路の全体により位相シフト量の合計が360°となる周波数近傍の信号のみを通過させるとともに、前記分圧回路に入力前の信号を同調出力として取り出すことを特徴とする。ここで、全域通過型とは、入力信号の周波数にかかわらず出力信号が一定の振幅を有し、位相のみがシフトすることをいう。
【0007】
請求項2の同調増幅器は、請求項1において、前記2つの移相回路のそれぞれは、入力された交流信号を同相および逆相の交流信号に変換して出力する変換手段と、前記変換手段によって変換された一方の交流信号をキャパシタあるいはインダクタを介して、他方の交流信号を抵抗を介して合成する合成手段とを含んでおり、入力される交流信号の周波数に応じて振幅が一定で位相のみが所定量シフトした信号を出力し、前記2つの移相回路の全体によりある周波数で位相シフト量の合計が360°となることを特徴とする。
【0008】
請求項3の同調増幅器は、請求項1または2において、
前記加算回路は、帰還側インピーダンス素子と入力側インピーダンス素子とを有しており、前記帰還側インピーダンス素子および前記入力側インピーダンス素子のそれぞれを介することにより前記帰還信号と前記入力信号とを加算しており、
前記2つの移相回路のそれぞれに含まれる前記変換手段は、ソースおよびドレインのそれぞれにあるいはエミッタおよびコレクタのそれぞれに抵抗値がほぼ等しい抵抗が接続されているとともに、ゲートあるいはベースに交流信号が入力されるトランジスタによって構成されており、前記トランジスタのソース・ドレイン間あるいはエミッタ・コレクタ間に前記合成手段を構成するキャパシタおよび前記抵抗からなるCR回路を接続しており、
前記CR回路を構成する前記キャパシタおよび前記抵抗の接続の仕方を前記2つの移相回路において反対にしたことを特徴とする。
【0009】
ここで、帰還側インピーダンス素子および入力側インピーダンス素子のそれぞれは、最も一般的には抵抗が用いられるが、抵抗やキャパシタ等の素子を組み合わせることによりインピーダンスの実数成分と虚数成分の各比が同じになるように形成してもよい。
【0010】
請求項4の同調増幅器は、請求項1または2において、
前記加算回路は、帰還側インピーダンス素子と入力側インピーダンス素子とを有しており、前記帰還側インピーダンス素子および前記入力側インピーダンス素子のそれぞれを介することにより前記帰還信号と前記入力信号とを加算しており、
前記2つの移相回路のそれぞれに含まれる前記変換手段は、ソースおよびドレインのそれぞれにあるいはエミッタおよびコレクタのそれぞれに抵抗値がほぼ等しい抵抗が接続されているとともに、ゲートあるいはベースに交流信号が入力されるトランジスタによって構成されており、前記トランジスタのソース・ドレイン間あるいはエミッタ・コレクタ間に前記合成手段を構成するインダクタおよび前記抵抗からなるLR回路を接続しており、
前記LR回路を構成する前記インダクタおよび前記抵抗の接続の仕方を前記2つの移相回路において反対にしたことを特徴とする。
【0011】
請求項5の同調増幅器は、請求項1または2において、
前記加算回路は、帰還側インピーダンス素子と入力側インピーダンス素子とを有しており、前記帰還側インピーダンス素子および前記入力側インピーダンス素子のそれぞれを介することにより前記帰還信号と前記入力信号とを加算しており、
前記2つの移相回路の一方において、前記変換手段は、ソースおよびドレインのそれぞれにあるいはエミッタおよびコレクタのそれぞれに抵抗値がほぼ等しい抵抗が接続されているとともに、ゲートあるいはベースに交流信号が入力されるトランジスタによって構成されており、前記トランジスタのソース・ドレイン間あるいはエミッタ・コレクタ間に前記合成手段を構成するキャパシタおよび前記抵抗からなるCR回路を接続しており、
前記2つの移相回路の他方において、前記変換手段は、ソースおよびドレインのそれぞれにあるいはエミッタおよびコレクタのそれぞれに抵抗値がほぼ等しい抵抗が接続されているとともに、ゲートあるいはベースに交流信号が入力されるトランジスタによって構成されており、前記トランジスタのソース・ドレイン間あるいはエミッタ・コレクタ間に前記合成手段を構成するインダクタおよび前記抵抗からなるLR回路を接続しており、
前記キャパシタあるいは前記インダクタからなるリアクタンス素子と前記抵抗の接続の仕方を、前記2つの移相回路において反対にしたことを特徴とする。
【0012】
請求項6の同調増幅器は、縦続接続された全域通過型の2つの移相回路、位相反転回路および分圧回路と、これら縦続接続された複数の回路の最終段の出力を初段の入力側に帰還させるとともにこの帰還信号と入力信号とを加算して初段の回路に入力する加算回路とを備え、前記2つの移相回路の全体により位相シフト量の合計が180°となる周波数近傍の信号のみを通過させるとともに、前記分圧回路に入力前の信号を同調出力として取り出すことを特徴とする。
【0013】
請求項7の同調増幅器は、請求項6において、前記2つの移相回路のそれぞれは、入力された交流信号を同相および逆相の交流信号に変換して出力する変換手段と、前記変換手段によって変換された一方の交流信号をキャパシタあるいはインダクタを介して、他方の交流信号を抵抗を介して合成する合成手段とを含んでおり、入力される交流信号の周波数に応じて振幅が一定で位相のみが所定量シフトした信号を出力し、前記2つの移相回路の全体によりある周波数で位相シフト量の合計が180°となることを特徴とする。
【0014】
請求項8の同調増幅器は、請求項6または7において、
前記加算回路は、帰還側インピーダンス素子と入力側インピーダンス素子とを有しており、前記帰還側インピーダンス素子および前記入力側インピーダンス素子のそれぞれを介することにより前記帰還信号と前記入力信号とを加算しており、
前記2つの移相回路のそれぞれに含まれる前記変換手段は、ソースおよびドレインのそれぞれにあるいはエミッタおよびコレクタのそれぞれに抵抗値がほぼ等しい抵抗が接続されているとともに、ゲートあるいはベースに交流信号が入力されるトランジスタによって構成されており、前記トランジスタのソース・ドレイン間あるいはエミッタ・コレクタ間に前記合成手段を構成するキャパシタおよび前記抵抗からなるCR回路を接続しており、
前記CR回路を構成する前記キャパシタおよび前記抵抗の接続の仕方を前記2つの移相回路において同じにしたことを特徴とする。
【0015】
請求項9の同調増幅器は、請求項6または7において、
前記加算回路は、帰還側インピーダンス素子と入力側インピーダンス素子とを有しており、前記帰還側インピーダンス素子および前記入力側インピーダンス素子のそれぞれを介することにより前記帰還信号と前記入力信号とを加算しており、
前記2つの移相回路のそれぞれに含まれる前記変換手段は、ソースおよびドレインのそれぞれにあるいはエミッタおよびコレクタのそれぞれに抵抗値がほぼ等しい抵抗が接続されているとともに、ゲートあるいはベースに交流信号が入力されるトランジスタによって構成されており、前記トランジスタのソース・ドレイン間あるいはエミッタ・コレクタ間に前記合成手段を構成するインダクタおよび前記抵抗からなるLR回路を接続しており、
前記LR回路を構成する前記インダクタおよび前記抵抗の接続の仕方を前記2つの移相回路において同じにしたことを特徴とする。
【0016】
請求項10の同調増幅器は、請求項6または7において、
前記加算回路は、帰還側インピーダンス素子と入力側インピーダンス素子とを有しており、前記帰還側インピーダンス素子および前記入力側インピーダンス素子のそれぞれを介することにより前記帰還信号と前記入力信号とを加算しており、
前記2つの移相回路の一方において、前記変換手段は、ソースおよびドレインのそれぞれにあるいはエミッタおよびコレクタのそれぞれに抵抗値がほぼ等しい抵抗が接続されているとともに、ゲートあるいはベースに交流信号が入力されるトランジスタによって構成されており、前記トランジスタのソース・ドレイン間あるいはエミッタ・コレクタ間に前記合成手段を構成するキャパシタおよび前記抵抗からなるCR回路を接続しており、
前記2つの移相回路の他方において、前記変換手段は、ソースおよびドレインのそれぞれにあるいはエミッタおよびコレクタのそれぞれに抵抗値がほぼ等しい抵抗が接続されているとともに、ゲートあるいはベースに交流信号が入力されるトランジスタによって構成されており、前記トランジスタのソース・ドレイン間あるいはエミッタ・コレクタ間に前記合成手段を構成するインダクタおよび前記抵抗からなるLR回路を接続しており、
前記キャパシタあるいは前記インダクタからなるリアクタンス素子と前記抵抗の接続の仕方を、前記2つの移相回路において同じにしたことを特徴とする。
【0017】
請求項11の同調増幅器は、請求項1〜10のいずれかにおいて、前記2つの移相回路の少なくとも一方の位相シフト量を変えることにより同調周波数を可変することを特徴とする。
【0018】
請求項12の同調増幅器は、請求項3〜5、8〜10のいずれかにおいて、前記2つの移相回路の少なくとも一方に含まれる前記CR回路あるいは前記LR回路の時定数を変えることにより同調周波数を可変することを特徴とする。
【0019】
請求項13の同調増幅器は、請求項12において、前記CR回路あるいは前記LR回路に含まれる抵抗を可変抵抗によって形成し、この可変抵抗の抵抗値を変えることを特徴とする。
【0020】
請求項14の同調増幅器は、請求項13において、前記可変抵抗はFETによって形成されており、ゲート電圧を変えることによりソース・ドレイン間のチャネル抵抗を変化させることを特徴とする。
【0021】
請求項15の同調増幅器は、請求項13において、前記可変抵抗をpチャネル型のFETとnチャネル型のFETとを並列接続することにより形成し、ゲート電圧を変えることにより並列接続された各FETのチャネル抵抗を変えることを特徴とする。
【0022】
請求項16の同調増幅器は、請求項12において、前記CR回路に含まれるキャパシタを可変容量素子によって形成し、この可変容量素子の静電容量を変えることを特徴とする。
【0023】
請求項17の同調増幅器は、請求項3〜5、8〜10のいずれかにおいて、前記帰還側インピーダンス素子および前記入力側インピーダンス素子は抵抗であり、すくなくとも一方の抵抗値を可変することにより最大減衰量を変化させることを特徴とする。
【0024】
請求項18の同調増幅器は、請求項1〜17のいずれかにおいて、構成部品を半導体基板上に一体形成したことを特徴とする。
【0025】
【発明の実施の形態】
以下、本発明を適用した一の実施形態の同調増幅器について、図面を参照しながら具体的に説明する。
【0026】
〔第1の実施形態〕
図1は、本発明を適用した第1の実施形態の同調増幅器の構成を示す回路図である。同図に示す同調増幅器1は、それぞれが入力される交流信号の位相を所定量シフトさせることにより所定の周波数において合計で360°の位相シフトを行う2つの移相回路10C、30Cと、移相回路30Cの出力信号の位相を変えずに所定の増幅度で増幅して出力する非反転回路50と、非反転回路50の後段に設けられた抵抗162および164からなる分圧回路160と、帰還抵抗70および入力抵抗74(入力抵抗74は帰還抵抗70のn倍の抵抗値を有しているものとする)のそれぞれを介することにより分圧回路160の分圧出力(帰還信号)と入力端子90に入力される信号(入力信号)とを所定の割合で加算する加算回路とを含んで構成されている。
【0027】
帰還抵抗70と直列に接続されたキャパシタ72、および入力抵抗74と入力端子90との間に挿入されたキャパシタ76はともに直流電流を阻止するためのものであり、そのインピーダンスは動作周波数において極めて小さく、すなわち大きな静電容量を有している。
【0028】
図2は、図1に示した前段の移相回路10Cの構成を抜き出して示したものである。同図に示す前段の移相回路10Cは、ゲートが入力端22に接続されたFET12と、このFET12のソース・ドレイン間に直列に接続された抵抗16およびキャパシタ14と、FET12のドレインと正電源との間に接続された抵抗18と、FET12のソースとアースとの間に接続された抵抗20とを含んで構成されている。
【0029】
ここで、上述したFET12のソースおよびドレインに接続された2つの抵抗20、18の抵抗値はほぼ等しく設定されており、入力端22に印加される入力電圧の交流成分に着目すると、位相が一致した信号がFET12のソースから、位相が反転した(位相が180°シフトした)信号がFET12のドレインからそれぞれ出力されるようになっている。
【0030】
なお、図1に示した移相回路10C内の抵抗26は、FET12に適切なバイアス電圧を印加するためのものである。
【0031】
このような構成を有する移相回路10Cにおいて、所定の交流信号が入力端22に入力されると、すなわちFET12のゲートに所定の交流電圧(入力電圧)が印加されると、FET12のソースにはこの入力電圧と同相の交流電圧が現れ、反対にFET12のドレインにはこの入力電圧と逆相であってソースに現れる電圧と振幅が等しい交流電圧が現れる。このソースおよびドレインに現れる交流電圧の振幅をともにEi とする。
【0032】
このFET12のソース・ドレイン間には抵抗16とキャパシタ14とにより構成される直列回路(CR回路)が接続されている。したがって、FET12のソースおよびドレインに現れる電圧のそれぞれを抵抗16あるいはキャパシタ14を介して合成した信号が出力端24から出力される。
【0033】
図3は、前段の移相回路10Cの入出力電圧とキャパシタ等に現れる電圧との関係を示すベクトル図である。
【0034】
FET12のソースとドレインにはそれぞれ入力電圧と同相および逆相であって電圧振幅がEi の交流電圧が現れるため、ソース・ドレイン間の電位差(交流成分)は2Ei となる。また、キャパシタ14の両端に現れる電圧VC1と抵抗16の両端に現れる電圧VR1とは互いに90°位相がずれており、これらをベクトル的に合成したものが、FET12のソース・ドレイン間の電圧2Ei に等しくなる。
【0035】
したがって、図3に示すように、電圧Ei の2倍を斜辺とし、キャパシタ14の両端電圧VC1と抵抗16の両端電圧VR1とが直交する2辺を構成する直角三角形を形成することになる。このため、入力信号の振幅が一定で周波数のみが変化した場合には、図3に示す半円の円周に沿ってキャパシタ14の両端電圧VC1と抵抗16の両端電圧VR1とが変化する。
【0036】
ところで、キャパシタ14と抵抗16の接続点とグランドレベルとの電位差を出力電圧Eo として取り出すものとすると、この出力電圧Eo は、図3に示した半円においてその中心点を始点とし、電圧VC1と電圧VR1とが交差する円周上の一点を終点とするベクトルで表すことができ、その大きさは半円の半径Ei に等しくなる。しかも、入力信号の周波数が変化しても、このベクトルの終点は円周上を移動するだけであるため、周波数に応じて出力振幅が変化しない安定した出力を得ることができる。
【0037】
また、図3から明らかなように、電圧VC1と電圧VR1とは円周上で直角に交わるため、理論的にはFET12のゲートに印加される入力電圧と電圧VC1との位相差は、周波数ωが0から∞まで変化するに従って0°から90°まで変化する。そして、移相回路10C全体の位相シフト量φ1 はその2倍であり、周波数に応じて0°から180°まで変化する。
【0038】
同様に、図4は図1に示した後段の移相回路30Cの構成を抜き出して示したものである。同図に示す後段の移相回路30Cは、ゲートが入力端42に接続されたFET32と、このFET32のソース・ドレイン間に直列に接続されたキャパシタ34および可変抵抗36と、FET32のドレインと正電源との間に接続された抵抗38と、FET32のソースとアースとの間に接続された抵抗40とを含んで構成されている。
【0039】
移相回路10Cと同様に、図4に示したFET32のソースおよびドレインに接続された2つの抵抗40、38の抵抗値はほぼ等しく設定されており、入力端42に印加される入力電圧の交流成分に着目すると、位相が一致した信号がFET32のソースから、位相が反転した信号がFET32のドレインからそれぞれ出力されるようになっている。
【0040】
なお、図1に示した移相回路30C内の抵抗46はFET32に適切なバイアス電圧を印加するためのものであり、移相回路30Cと10Cとの間に設けられたキャパシタ48は、移相回路10Cの出力から直流成分を取り除く直流電流阻止用であり、交流成分のみが移相回路30Cに入力される。
【0041】
このような構成を有する移相回路30Cにおいて、所定の交流信号が入力端42に入力されると、すなわちFET32のゲートに所定の交流電圧(入力電圧)が印加されると、FET32のソースにはこの入力電圧と同相の交流電圧が現れ、反対にFET32のドレインにはこの入力電圧と逆相であってソースに現れる電圧と振幅が等しい交流電圧が現れる。このソースおよびドレインに現れる交流電圧の振幅をともにEi とする。
【0042】
このFET32のソース・ドレイン間にはキャパシタ34と可変抵抗36とにより構成される直列回路が接続されている。したがって、FET32のソースおよびドレインに現れる電圧のそれぞれをキャパシタ34あるいは可変抵抗36を介して合成した信号が出力端44から出力される。
【0043】
図5は、後段の移相回路30Cのキャパシタ等に現れる電圧との関係を示すベクトル図である。
【0044】
FET32のソースとドレインにはそれぞれ入力電圧と同相および逆相であって電圧振幅がEi の交流電圧が現れるため、ソース・ドレイン間の電位差は2Ei となる。また、可変抵抗36の両端に現れる電圧VR2とキャパシタ34の両端に現れる電圧VC2とは互いに90°位相がずれており、これらをベクトル的に加算したものが、FET32のソース・ドレイン間の電位差2Ei に等しくなる。
【0045】
したがって、図5に示すように、電圧Ei の2倍を斜辺とし、可変抵抗36の両端電圧VR2とキャパシタ34の両端電圧VC2とが直交する2辺を構成する直角三角形を形成することになる。このため、入力信号の振幅が一定で周波数のみが変化した場合には、図5に示す半円の円周に沿って可変抵抗36の両端電圧VR2とキャパシタ34の両端電圧VC2とが変化する。
【0046】
可変抵抗36とキャパシタ34の接続点とグランドレベルとの電位差を出力電圧Eo として取り出すものとすると、この出力電圧Eo は、図5に示した半円においてその中心点を始点とし、電圧VR2と電圧VC2とが交差する円周上の一点を終点とするベクトルで表すことができ、その大きさは半円の半径Ei に等しくなる。しかも、入力信号の周波数が変化しても、このベクトルの終点は円周上を移動するだけであるため、周波数に応じて出力振幅が変化しない安定した出力を得ることができる。
【0047】
また、図5から明らかなように、電圧VR2と電圧VC2とは円周上で直角に交わるため、理論的にはFET32のゲートに印加される入力電圧と電圧VR2との位相差は、周波数ωが0から∞まで変化するに従って90°から0°まで変化する。そして、移相回路30C全体の位相シフト量φ2 はその2倍であり、周波数に応じて180°から0°まで変化する。
【0048】
このようにして、2つの移相回路10C、30Cのそれぞれにおいて位相が所定量シフトされる。しかも、図3および図5に示すように、各移相回路10C、30Cのそれぞれにおける入出力電圧の相対的な位相関係は反対方向であって、所定の周波数において2つの移相回路10C、30Cの全体により位相シフト量の合計が360°となる信号が出力される。
【0049】
また、図1に示した非反転回路50は、ドレインと正電源との間に抵抗54が、ソースとアースとの間に抵抗56がそれぞれ接続されたFET52と、ベースがFET52のドレインに接続されているとともにコレクタが抵抗60を介してソースに接続されたトランジスタ58と、FET52に適切なバイアス電圧を印加するための抵抗62とを含んで構成されている。なお、図1に示した非反転回路50の前段に設けられたキャパシタ64は、後段の移相回路30Cの出力から直流成分を取り除く直流電流阻止用であり、交流成分のみが非反転回路50に入力される。
【0050】
FET52は、ゲートに交流信号が入力されると、逆相の信号をドレインから出力する。また、トランジスタ58は、ベースにこの逆相の信号が入力されると、さらに位相を反転した信号、すなわちFET52のゲートに入力された信号の位相を基準に考えると同相の信号をコレクタから出力し、この同相の信号が非反転回路50から出力される。
【0051】
この非反転回路50の出力は、出力端子92から同調増幅器1の出力として取り出されるとともに、この非反転回路50の出力を分圧回路160を通した信号が帰還抵抗70を介して前段の移相回路10Cの入力側に帰還されている。そして、この帰還された信号と入力抵抗74を介して入力される信号とが加算され、この加算された信号の電圧が前段の移相回路10Cの入力端(図2に示した入力端22)に印加されている。
【0052】
また、上述した非反転回路50の増幅度は、上述した抵抗54、56、60の各抵抗値によって決まり、これら各抵抗の抵抗値を調整することにより、図1に示した2つの移相回路10C、30C、分圧回路160および帰還抵抗70を含んで形成される帰還ループのオープンループゲインが1以下になるように設定されている。すなわち、2つの移相回路10C、30Cおよび分圧回路160を通すことにより信号振幅の減衰が生じるが、この減衰分を非反転回路50による増幅で補うことにより、同調増幅器全体の帰還ループのオープンループゲインが1以下になるように設定している。
【0053】
また、同調増幅器1の出力端子92からは、分圧回路160に入力される前の非反転回路50の出力信号が取り出されているため、同調増幅器1自体に利得を持たせることができ、後述する同調動作と同時に信号振幅の増幅が可能となる。
【0054】
図6は、上述した構成を有する2つの移相回路10C、30C、非反転回路50および分圧回路160の全体を伝達関数K1 を有する回路に置き換えたシステム図であり、伝達関数K1 を有する回路と並列に抵抗R0 を有する帰還抵抗70が、直列に帰還抵抗70のn倍の抵抗値(nR0 )を有する入力抵抗74が接続されている。図7は、図6に示すシステムをミラーの定理によって変換したシステム図であり、変換後のシステム全体の伝達関数Aは、
A=Vo /Vi =K1 /{n(1−K1 )+1} ・・・(1)
で表すことができる。
【0055】
ところで、前段の移相回路10Cの伝達関数K2 は、抵抗16とキャパシタ14からなるCR回路の時定数をT1 (抵抗16の抵抗値をR、キャパシタ14の静電容量をCとするとT1 =CR)とすると、
K2 =a1 (1−T1 s)/(1+T1 s) ・・・(2)
となる。ここで、s=jω、a1 は移相回路10Cの利得であって1未満の値となる。
【0056】
また、後段の移相回路30Cの伝達関数K3 は、キャパシタ34と可変抵抗36からなるCR回路の時定数をT2 (可変抵抗36の抵抗値をR、キャパシタ34の静電容量をCとするとT2 =CR)とすると、
K3 =−a2 (1−T2 s)/(1+T2 s) ・・・(3)
となる。ここで、a2 は移相回路30Cの利得であって1未満の値となる。
【0057】
また、分圧回路160の利得をa3 (≦1)とするとともに、これら移相回路10C、30Cおよび分圧回路160による信号振幅の減衰分を補うために、非反転回路50の利得を1/a1 a2 a3 とすると、移相回路10C、30C、非反転回路50および分圧回路160を縦続接続した場合の全体の伝達関数K1 は、
K1 =−{1+(Ts)2 −2Ts}/{1+(Ts)2 +2Ts}・・・(4)
となる。なお、計算を簡単なものとするために、各移相回路の時定数T1 、T2 をともにTとした。この(4)式を上述した(1)式に代入すると、
となる。
【0058】
この(5)式によれば、ω=0(直流の領域)のときにA=−1/(2n+1)となって、最大減衰量を与えることがわかる。また、ω=∞のときにもA=−1/(2n+1)となって、最大減衰量を与えることがわかる。さらに、ω=1/Tの同調点(各移相回路の時定数が異なる場合には、ω=1/√(T1 ・T2 )の同調点)においてはA=1であって帰還抵抗70と入力抵抗74の抵抗比nに無関係であることがわかる。換言すれば、図8に示すように、nの値を変化させても同調点がずれることなく、かつ同調点の減衰量も変化しない。
【0059】
しかも、後段の移相回路30C内の可変抵抗36の抵抗値を変えることにより、可変抵抗36とキャパシタ34からなるCR回路の時定数T2 を変化させることができ、同調周波数ωをある範囲で任意に変化させることができる。
【0060】
なお、(2)式あるいは(3)式から図3、図5に示したφ1 、φ2 を求めると、
φ1 =tan{2ωT1 /(1−ω2 T1 2 )} ・・・(6)
φ2 =−tan{2ωT2 /(1−ω2 T2 2 )} ・・・(7)
となる。なお、ここでは図3に示したφ1 を基準に考えて、図5に示したφ2 の符号を「−」として表した。
【0061】
例えばT1 =T2 (=T)の場合には、ω=1/Tのときに2つの移相回路10C、30Cによる位相シフト量の合計が360°となって上述した同調動作が行われ、このときφ1 =90°、φ2 =−90°となる。
【0062】
ところで、図5では前段の移相回路30Cの入力電圧と同相の電圧Ei よりも出力電圧Eo の方が位相が進んでいるように図示したが、実際には入力信号を基準に考えると出力信号は常に遅れ位相の状態にある。
【0063】
図9は、2つの移相回路10C、30Cに入出力される信号間の位相関係を示す図であり、前段の移相回路10Cに同調周波数と等しい周波数の信号が入力された場合であって、一例として各移相回路10C、30Cの時定数T1 、T2 が等しい場合が示されている。
【0064】
前段の移相回路10Cは、図9(A)に示すように、入力信号S1に対してφ1 (=90°)の位相シフトを行って、出力信号S2を出力している。
【0065】
また、後段の移相回路30Cは、図9(B)に示すように、入力信号S2(前段の移相回路10Cの出力信号と共通)に対してφ2 の位相シフトを行って、出力信号S3を出力している。ここで、出力信号S3は入力信号S2に対して、一見90°位相が進んでいるように見えるが、実際には信号が反転したさらに90°の位相遅れになるので、位相遅れ方向にφ2 ′=270°の位相シフトが行われる。
【0066】
したがって、2つの移相回路10C、30Cを縦続接続した場合には、図9(C)に示すように、上述したφ1 =90°とφ2 ′=270°が足し合わされて、全体として360°の位相シフトが行われる。
【0067】
別の見方をすれば、同調増幅器1に入力される信号の中で2つの移相回路10C、30Cによる位相シフト量の合計が360°以外の周波数成分は閉ループを循環する際に減衰し、位相シフト量の合計が360°となる周波数成分のみが選択、出力されて所定の同調動作が行われる。
【0068】
このように、上述した同調増幅器1によれば、入力抵抗74の抵抗値を可変して帰還抵抗70と入力抵抗74の抵抗比nを変えても同調周波数および同調時の利得が一定であり、最大減衰量のみを変化させることができる。なお、入力抵抗74を可変抵抗ではなく抵抗値が固定の抵抗とし、反対に帰還抵抗70を可変抵抗によって構成し、この帰還抵抗70の抵抗値を可変して上述した抵抗比nを変えるようにしてもよい。
【0069】
また、後段の移相回路30C内の可変抵抗36の抵抗値を変えることにより、キャパシタ34と可変抵抗36からなるCR回路の時定数T2 を変化させることができるため、1/√(T1 T2 )によって算出される同調周波数ωもある範囲で可変することができる。
【0070】
また、最大減衰量は、帰還抵抗70と入力抵抗74の抵抗比nによって決定されるため、移相回路30C内の可変抵抗36の抵抗値を変えて同調周波数を変えた場合であっても、この最大減衰量に影響を与えることはなく、同調周波数や最大減衰量を互いに干渉しあうことなく調整することができる。
【0071】
また、非反転回路50の後段に分圧回路160を接続して、この分圧回路160による分圧出力を帰還信号として用いるとともに分圧前の信号を同調増幅器1の出力として取り出すことにより、同調動作と同時に信号の増幅を行うことができる。
【0072】
また、上述した同調増幅器1は、トランジスタ、キャパシタおよび抵抗を組み合わせて構成しており、どの構成素子も半導体基板上に形成することができることから、同調周波数および最大減衰量を調整し得る同調増幅器1の全体を半導体基板上に形成して集積回路とすることも容易である。
【0073】
なお、上述した同調増幅器1に含まれる非反転回路50は、バイポーラトランジスタ58を含んで構成したが、これをFETに置き換えて、2段のソース接地回路によって構成するようにしてもよい。この場合には、同調増幅器1に使用されるトランジスタの全てがFETで統一されるため、製造プロセスの簡略化が可能となる。
【0074】
〔第2の実施形態〕
上述した第1の実施形態の同調増幅器1は、各移相回路10C、30CをCR回路を含んで構成したが、CR回路を抵抗とインダクタからなるLR回路に置き換えた移相回路を用いて同調増幅器を構成することもできる。
【0075】
図10は、本発明を適用した第2の実施形態の同調増幅器の構成を示す回路図である。同図に示す同調増幅器1Aは、それぞれが入力される交流信号の位相を所定量シフトさせることにより所定の周波数において合計で360°の位相シフトを行う2つの移相回路10L、30Lと、移相回路30Lの出力信号の位相を変えずに所定の増幅度で増幅して出力する非反転回路50と、非反転回路50の後段に設けられた抵抗162および164からなる分圧回路160と、帰還抵抗70および入力抵抗74のそれぞれを介することにより分圧回路160の分圧出力(帰還信号)と入力端子90に入力される信号(入力信号)とを所定の割合で加算する加算回路とを含んで構成されている。同図に示す同調増幅器1Aは、図1に示した同調増幅器1に対して前段の移相回路10Cを移相回路10Lに、後段の移相回路30Cを移相回路30Lにそれぞれ置き換えた構成を有している。
【0076】
図11は、図10に示した前段の移相回路10Lの構成を抜き出して示したものである。同図に示す移相回路10Lは、図2に示した移相回路10C内のキャパシタ14と抵抗16からなるCR回路を、抵抗16とインダクタ17からなるLR回路に置き換えた構成を有している。なお、抵抗16とFET12のドレインとの間に挿入されたキャパシタ19は直流電流阻止用であり、そのインピーダンスは動作周波数において極めて小さく設定され、すなわち大きな静電容量を有している。
【0077】
図12は、移相回路10Lの入出力電圧とインダクタ等に現れる電圧との関係を示すベクトル図である。
【0078】
抵抗16の両端に現れる電圧VR3とインダクタ17の両端に現れる電圧VL1とは互いに90°位相がずれており、これらをベクトル的に合成したものがFET12のソース・ドレイン間の電圧2Ei に等しくなる。したがって、図12に示すように、電圧Ei の2倍を斜辺とし、抵抗16の両端電圧VR3とインダクタ17の両端電圧VL1とが直交する2辺を構成する直角三角形を形成することになる。このため、入力信号の振幅が一定で周波数のみが変化した場合には、図12に示す半円の円周に沿って抵抗16の両端電圧VR3とインダクタ17の両端電圧VL1とが変化する。
【0079】
抵抗16とインダクタ17の接続点とグランドレベルとの電位差を出力電圧Eo として取り出すものとすると、この出力電圧Eo は、図12に示した半円においてその中心点を始点とし、電圧VR3と電圧VL1とが交差する円周上の一点を終点とするベクトルで表すことができ、その大きさは半円の半径Ei に等しくなる。しかも、入力信号の周波数が変化しても、このベクトルの終点は円周上を移動するだけであるため、周波数に応じて出力振幅が変化しない安定した出力を得ることができる。
【0080】
また、図12から明らかなように、電圧VR3と電圧VL1とは円周上で直角に交わるため、理論的にはFET12のゲートに印加される入力電圧と電圧VR3との位相差は、周波数ωが0から∞まで変化するに従って0°から90°まで変化する。そして、移相回路10L全体の位相シフト量φ3 はその2倍であり、周波数に応じて0°から180°まで変化する。
【0081】
また、この位相シフト量φ3 は、抵抗16とインダクタ17により構成されるLR回路の時定数をT1 (抵抗16の抵抗値をR、インダクタ17のインダクタンスをLとするとT1 =L/R)とすると、上述した(6)式に示したφ1 と同じとなる。
【0082】
同様に、図13は、図10に示した後段の移相回路30Lの構成を抜き出して示したものである。同図に示す移相回路30Lは、図4に示した移相回路30C内の可変抵抗36とキャパシタ34からなるCR回路を、インダクタ37と可変抵抗36からなるLR回路に置き換えた構成を有している。なお、インダクタ37とFET32のドレインとの間に挿入されたキャパシタ39は直流電流阻止用であり、そのインピーダンスは動作周波数において極めて小さく設定され、すなわち大きな静電容量を有している。
【0083】
図14は、移相回路30Lの入出力電圧とインダクタ等に現れる電圧との関係を示すベクトル図である。
【0084】
インダクタ37の両端に現れる電圧VL2と可変抵抗36の両端に現れる電圧VR4とは互いに90°位相がずれており、これらをベクトル的に合成したものがFET32のソース・ドレイン間の電圧2Ei に等しくなる。したがって、図14に示すように、電圧Ei の2倍を斜辺とし、インダクタ37の両端電圧VL2と可変抵抗36の両端電圧VR4とが直交する2辺を構成する直角三角形を形成することになる。このため、入力信号の振幅が一定で周波数のみが変化した場合には、図14に示す半円の円周に沿ってインダクタ37の両端電圧VL2と可変抵抗36の両端電圧VR4とが変化する。
【0085】
インダクタ37と可変抵抗36の接続点とグランドレベルとの電位差を出力電圧Eo として取り出すものとすると、この出力電圧Eo は、図14に示した半円においてその中心点を始点とし、電圧VL2と電圧VR4とが交差する円周上の一点を終点とするベクトルで表すことができ、その大きさは半円の半径Ei に等しくなる。しかも、入力信号の周波数が変化しても、このベクトルの終点は円周上を移動するだけであるため、周波数に応じて出力振幅が変化しない安定した出力を得ることができる。
【0086】
また、図14から明らかなように、電圧VL2と電圧VR4とは円周上で直角に交わるため、理論的にはFET32のゲートに印加される入力電圧と電圧VL2との位相差は、周波数ωが0から∞まで変化するに従って90°から0°まで変化する。そして、移相回路30L全体の位相シフト量φ4 はその2倍であり、周波数に応じて180°から0°まで変化する。
【0087】
また、この位相シフト量φ4 は、インダクタ37と可変抵抗36により構成されるLR回路の時定数をT2 (インダクタ37のインダクタンスをL、可変抵抗36の抵抗値をRとするとT2 =L/R)とすると、上述した(7)式に示したφ2 と同じとなる。
【0088】
このように、図10に示した同調増幅器1Aに含まれる2つの移相回路10L、30Lのそれぞれは、時定数を用いて表すと図1に示した同調増幅器1に含まれる2つの移相回路10C、30Cと等価であり、同調増幅器1Aは同調増幅器1と同様の同調動作および増幅動作が可能となる。
【0089】
また、同調増幅器1Aを構成する2つの移相回路10L、30Lのそれぞれは、各移相回路10L、30Lに含まれるLR回路の時定数によって同調周波数が決まることになるが、各時定数Tは例えばL/Rであって、同調周波数ωは1/T=R/Lに比例する。ここで、LR回路を構成するインダクタは、写真触刻法等により渦巻き形状の導体を半導体基板上に形成することにより実現できるが、このようにして形成したインダクタを用いることにより、同調増幅器の全体を半導体基板上に集積化することができる。
【0090】
但し、この場合にはインダクタが有するインダクタンスが極めて小さくなるため、同調周波数が高くなる。別の見方をすれば、同調増幅器の同調周波数は例えば各移相回路10L、30L内のLR回路の時定数の逆数R/Lに比例し、この中でインダクタンスLは集積化等により小さくすることが容易であるため、上述した同調増幅器1A全体をを集積化することにより同調周波数の高周波化が容易となる。
【0091】
なお、図10に示した同調増幅器1Aは、図1に示した同調増幅器1に含まれる移相回路10C、30Cの両方を等価な移相回路10L、30Lに置き換えて構成したが、同調増幅器1に含まれる移相回路10C、30Cのいずれか一方のみを移相回路10Lあるいは30Lに置き換えて同調増幅器を構成してもよい。特に、このような同調増幅器全体を集積化した場合には、温度変化による同調周波数の変動を防止する、いわゆる温度補償が可能となる。すなわち、CR回路の時定数TはCRであり、LR回路の時定数TはL/Rであって、それぞれにおいて抵抗値Rが分子と分母に分かれるため、集積化によってCR回路およびLR回路を構成する抵抗を半導体材料によって形成するような場合には、これら各抵抗の温度変化に対する同調周波数の変動を抑制する効果がある。
【0092】
〔第3の実施形態〕
上述した第1および第2の実施形態の同調増幅器1、1Aは、互いに移相方向が異なる2つの移相回路を含んで構成したが、基本的に同じ構成を有する2つの移相回路を組み合わせて同調増幅器を構成することもできる。
【0093】
図15は、本発明の第3の実施形態の同調増幅器の構成を示す回路図である。同図に示す同調増幅器1Bは、それぞれが入力される交流信号の位相を所定量シフトさせることにより所定の周波数において合計で180°の位相シフトを行う2つの移相回路10Cおよび10C′と、後段の移相回路10C′の出力信号の位相をさらに反転する位相反転回路80と、位相反転回路80の後段に設けられた抵抗162および164からなる分圧回路160と、帰還抵抗70および入力抵抗74(入力抵抗74は帰還抵抗70の抵抗値のn倍の抵抗値を有しているものとする)のそれぞれを介することにより分圧回路160の分圧出力(帰還信号)と入力端子90に入力される信号(入力信号)とを所定の割合で加算する加算回路とを含んで構成されている。
【0094】
前段の移相回路10Cは、その詳細構成および入出力信号の位相関係は図2および図3を用いて説明した通りであり、例えばキャパシタ14と抵抗16からなるCR回路の時定数をT1 とすると、ω=1/T1 の周波数において位相シフト量φ1 が遅れ位相方向に90°となる。
【0095】
また、後段の移相回路10C′は、上述した前段の移相回路10Cと基本的な構成は同じであり、移相回路10C内の抵抗16を可変抵抗15に置き換えた構成を有している。したがって、例えばキャパシタ14と可変抵抗15からなるCR回路の時定数をT3 とすると、ω=1/T3 の周波数において位相シフトφ1 ′が遅れ位相方向に90°となる。
【0096】
このように、2つの移相回路10Cおよび10C′の全体による遅れ位相方向の位相シフト量の合計が所定の周波数において、φ1 +φ1 ′=90°+90°=180°となる。
【0097】
また、位相反転回路80は、ドレインと正電源との間に抵抗84が、ソースとアースとの間に抵抗86がそれぞれ接続されたFET82と、FET82のゲートに所定のバイアス電圧を印加する抵抗88とを含んで構成されている。FET82のゲートに交流信号が入力されると、FET82のドレインからは位相を反転した逆相の信号が出力される。また、この位相反転回路80は、2つの抵抗84、86の抵抗比によって定まる所定の増幅度を有する。
【0098】
このように、所定の周波数において、2つの移相回路10Cおよび10C′によって位相が180°シフトされ、さらに後段に接続された位相反転回路80によって位相が反転され、これら3つの回路の全体による位相シフト量の合計が360°となる。
【0099】
また、位相反転回路80の出力は出力端子92から同調増幅器1Bの出力として取り出されるとともに、位相反転回路80の出力を分圧回路160を通した信号が帰還抵抗70を介して前段の移相回路10Cの入力側に帰還されている。そして、この帰還される信号と入力抵抗74を介して入力される信号とが加算され、この加算された信号の電圧が前段の移相回路10Cの入力端に印加されている。
【0100】
このように、分圧回路160の出力を帰還抵抗70を介して前段の移相回路10Cの入力側に帰還させ、この帰還信号に入力抵抗74を介して入力した信号を加算するとともに、位相反転回路80の利得と分圧回路160の分圧比を調整して帰還ループのオープンループゲインを1以下に設定することにより、図1に示した同調増幅器1と同様の同調動作および増幅動作を行うことができる。
【0101】
図16は、第3の実施形態の同調増幅器の他の構成を示す回路図である。同図に示す同調増幅器1Cは、それぞれが入力される交流信号の位相を所定量シフトさせることにより所定の周波数において合計で180°の位相シフトを行う2つの移相回路30C′および30Cと、後段の移相回路30Cの出力信号の位相をさらに反転する位相反転回路80と、位相反転回路80の後段に設けられた抵抗162および164からなる分圧回路160と、帰還抵抗70および入力抵抗74のそれぞれを介することにより分圧回路160の分圧出力(帰還信号)と入力端子90に入力される信号(入力信号)とを所定の割合で加算する加算回路とを含んで構成されている。
【0102】
前段の移相回路30C′は、図4に構成を示した移相回路30Cと基本的な構成は同じであり、移相回路30C内の可変抵抗36を抵抗値が固定の抵抗35に置き換えた構成を有している。したがって、例えば、抵抗35とキャパシタ34からなるCR回路の時定数をT4 とし、ω=1/T4 の周波数における移相量φ2 ′を考えると、信号が反転してさらに位相遅れ方向に90°となる。
【0103】
また、後段の移相回路30Cは、その詳細構成および入出力信号の位相関係は図4および図5を用いて説明した通りであり、例えば可変抵抗36とキャパシタ34からなるCR回路の時定数をT2 とし、ω=1/T2 の周波数における移相量φ2 を考えると、信号が反転してさらに位相遅れ方向に90°となる。
【0104】
このように、2つの移相回路30C′および30Cの全体による遅れ位相方向の位相シフト量の合計が所定の周波数において、φ2 ′+φ2 =90°+90°=180°となる。
【0105】
このように、上述した2つの移相回路30C′、30Cを用いた場合であっても、所定の周波数において2つの移相回路30C′および30Cによって位相が180°シフトされ、さらに後段に接続された位相反転回路80によって位相が反転され、これら3つの回路の全体による位相シフト量の合計が360°となる。
【0106】
したがって、上述した同調増幅器1Cは、分圧回路160の出力を帰還抵抗70を介して前段の移相回路30C′の入力側に帰還させ、この帰還信号に入力抵抗74を介して入力した信号を加算するとともに、位相反転回路80の利得と分圧回路160の分圧比を調整して帰還ループのオープンループゲインを1以下に設定することにより、図15に示した同調増幅器1Bと同様の同調動作および増幅動作を行うことができる。
【0107】
なお、図15、図16に示した同調増幅器1B、1Cは、いずれも2つの移相回路をCR回路を含んで構成したが、少なくとも一方をLR回路を含んで構成するようにしてもよい。
【0108】
具体的には、図15に示した同調増幅器1Bにおいて、前段の移相回路10Cを図11に示した移相回路10Lに、あるいは後段の移相回路10C′を図11に示した移相回路10Lの抵抗16を可変抵抗15に変更した移相回路10L′に置き換える。または、2つの移相回路10C、10C′の両方を上述した移相回路10L、10L′に置き換える。
【0109】
また、図16に示した同調増幅器1Cにおいて、前段の移相回路30C′を図13に示した移相回路30Lの可変抵抗36を抵抗値が固定の抵抗35に変更した移相回路30L′に、あるいは後段の移相回路30Cを図13に示した移相回路30Lに置き換える。または、2つの移相回路30C′、30Cの両方を上述した移相回路30L′、30Lに置き換える。
【0110】
特に、両方の移相回路をLR回路を有する移相回路に置き換えた場合には、同調増幅器全体を集積化することにより同調周波数の高周波化が容易となり、一方の移相回路をLR回路を有する移相回路に置き換えた場合には、温度変化による同調周波数の変動を防止する、いわゆる温度補償が可能となる。
【0111】
〔その他の実施形態〕
ところで、上述した各種の同調増幅器1等は、位相シフトに着目すると2つの移相回路と非反転回路あるいは2つの移相回路と位相反転回路によって構成されており、接続された3つの回路の全体によって所定の周波数において合計の位相シフト量を360°にすることにより所定の同調動作を行うようになっている。したがって、位相シフト量だけに着目すると、2つの移相回路のどちらを前段に用いるか、あるいは3つの回路をどのような順番で接続するかはある程度の自由度があり、必要に応じて接続順番を決めることができる。
【0112】
図17は、2つの移相回路と非反転回路50を組み合わせて同調増幅器を構成した場合において、その接続状態を示す図である。なお、これらの図において、帰還側インピーダンス素子70aおよび入力側インピーダンス素子74aは、各同調増幅器の出力信号と入力信号とを所定の割合で加算するためのものであり、最も一般的には図1等に示すように、帰還側インピーダンス素子70aとして帰還抵抗70を、入力側インピーダンス素子74aとして入力抵抗74を使用する。
【0113】
但し、帰還側インピーダンス素子70aおよび入力側インピーダンス素子74aは、それぞれの素子に入力された信号の位相関係を変えることなく加算できればよいことから、帰還側インピーダンス素子70aおよび入力側インピーダンス素子74aをともにキャパシタにより形成したり、抵抗やキャパシタ等を組み合わせてインピーダンスの実数分と虚数分の比を同時に調整しうるようにしてもよい。
【0114】
また、図17および後述する図18に示した同調増幅器の構成には分圧回路160を除いた構成を示したが、実際には最終段の回路のさらに後段にこの分圧回路160を接続し、分圧後の信号を帰還信号として用いるとともに分圧前の信号を出力として取り出せばよい。
【0115】
図17(A)には2つの移相回路の後段に非反転回路50を配置した構成が示されており、図1に示した同調増幅器1や図10に示した同調増幅器1Aに対応している。このように、後段に非反転回路50を配置した場合には、この非反転回路50に出力バッファの機能を持たせることにより、大きな出力電流を取り出すこともできる。
【0116】
図17(B)には2つの移相回路の間に非反転回路50を配置した構成が示されている。このように、中間に非反転回路50を配置した場合には、前段の移相回路と後段の移相回路の相互干渉を完全に防止することができる。
【0117】
図17(C)には2つの移相回路のさらに前段に非反転回路50を配置した構成が示されている。このように、初段に非反転回路50を配置した場合には、前段の移相回路に対する帰還側インピーダンス素子70a等の影響を最小限に抑えることができる。
【0118】
同様に、図18は、2つの移相回路と位相反転回路を組み合わせて同調増幅器を構成した場合において、その接続状態を示す図である。
【0119】
図18(A)には2つの移相回路の後段に位相反転回路80を配置した構成が示されており、図15に示した同調増幅器1Bあるいは図16に示した同調増幅器1Cに対応している。このように、後段に位相反転回路80を配置した場合には、この位相反転回路80に出力バッファの機能を持たせることにより、大きな出力電流を取り出すこともできる。
【0120】
図18(B)には2つの移相回路の間に位相反転回路80を配置した構成が示されており、この場合には2つの移相回路間の相互干渉を完全に防止することができる。図18(C)には2つの移相回路のさらに前段に位相反転回路80を配置した構成が示されており、この場合には前段の移相回路に対する帰還側インピーダンス素子70a等の影響を最小限に抑えることができる。
【0121】
本発明は上述した各種の実施形態に限定されるものではなく、この発明の要旨の範囲内で種々の変形実施が可能である。
【0122】
例えば、上述した各種の同調増幅器に含まれる可変抵抗36等は、半導体基板上に集積化するには接合型あるいはMOS型のFETのチャネルを抵抗体として用いて実現することができる。このようにFETによって可変抵抗を形成した場合には、ゲート電圧を可変することによりソース・ドレイン間の抵抗を変化させることができる。
【0123】
また、上述した可変抵抗74、36等をpチャネルのFETとnチャネルのFETとを並列接続して構成してもよい。このように、2つのFETを組み合わせて可変抵抗を構成することにより、FETの非線形領域の改善を行うことができるため、同調出力の歪みを少なくすることができる。
【0124】
また、上述した各種の同調増幅器においては、一方の移相回路に可変抵抗を含ませておいたが、2つの移相回路の両方に可変抵抗を含ませておいて(例えば図1に示した同調増幅器1において移相回路10C内の抵抗16を可変抵抗15に置き換えて)、2つの移相回路の各位相シフト量を同時に変化させるようにしてもよい。この場合には、同調増幅器全体の同調周波数の変化量、すなわち同調周波数の可変範囲を大きく設定できる利点がある。
【0125】
また、上述した可変抵抗をPINダイオードによって構成し、このPINダイオードに流す電流値を変化させて、両端に現れる抵抗を変化させるようにしてもよい。
【0126】
また、CR回路を有する移相回路においては、各移相回路内のCR回路を構成する抵抗の抵抗値を変化させるのではなく、キャパシタの静電容量を変えることによりCR回路の時定数を変化させ、これにより移相回路の位相シフト量、すなわち同調増幅器の同調周波数を変化させるようにしてもよい。
【0127】
具体的には、CR回路を構成するキャパシタ(例えば図2に示したキャパシタ14)を可変容量ダイオードと直流電流阻止用のキャパシタに置き換える。可変容量ダイオードは、印加する逆バイアス電圧を変えることによりアノード・カソード間の静電容量が変化するものである。このような可変容量ダイオードと抵抗とを直列接続してCR回路を構成することにより、印加する逆バイアス電圧を変えてこのCR回路の時定数を変えることができ、移相回路による位相シフト量を変化させることができる。
【0128】
また、この可変容量ダイオードの代わりに、ゲートに印加する制御電圧に応じてそのゲート容量がある範囲で変更可能なFETを可変容量素子として用いるようにしてもよい。
【0129】
また、上述したように可変抵抗や可変容量素子を用いる場合の他、素子定数が異なる複数の抵抗、キャパシタあるいはインダクタを用意しておいて、スイッチを切り換えることにより、これら複数の素子の中から1つあるいは複数を選ぶようにしてもよい。この場合にはスイッチ切り換えにより接続する素子の個数および接続方法(直列接続、並列接続あるいはこれらの組み合わせ)によって、素子定数を不連続に切り換えることができる。
【0130】
例えば、可変抵抗の代わりに抵抗値がR、2R、4R、…といった2のn乗の系列の複数の抵抗を用意しておいて、1つあるいは任意の複数を選択して直列接続することにより、等間隔の抵抗値の切り換えをより少ない素子で容易に実現することができる。同様に、キャパシタの代わりに静電容量がC、2C、4C、…といった2のn乗の系列の複数のキャパシタを用意しておいて、1つあるいは任意の複数を選択して並列接続することにより、等間隔の静電容量の切り換えをより少ない素子で容易に実現することができる。このため、同調周波数が複数ある回路、例えばAMラジオにこの実施形態の同調増幅器を適用して、複数の放送局から1局を選局して受信するような用途に適している。
【0131】
また、上述した各種の同調増幅器に含まれる2つの移相回路は、接合型のFET12あるいはFET32を用いて構成した場合を図示したが、MOS型のFETにより、あるいはバイポーラトランジスタによって移相回路を構成するようにしてもよい。
【0132】
FETをバイポーラトランジスタに置き換えた移相回路においては、入力信号がベースに入力されたときにベース・エミッタ間で電流が流れるため、エミッタに現れる電圧(交流電圧)とコレクタに現れる電圧(交流電圧)とは正確には同じにはならない。但し、電流増幅度が数十倍から百倍程度である場合には、その差は1%から数%であり、事実上無視することができる。あるいは、エミッタ抵抗よりコレクタ抵抗を若干大きく設定することにより、この差を補正するようにしてもよい。
【0133】
特に、バイポーラトランジスタを用いて移相回路を構成した場合には、動作周波数の上限を高くすることができ、また、ベース・エミッタ間の電位差がFETのゲート・ソース間の電位差よりも小さいため移相回路に入出力される信号振幅の減衰を少なくすることができる。したがって、少なくとも1段目の移相回路をバイポーラトランジスタを用いて構成することが好ましい。但し、2段目の移相回路は高入力インピーダンスにする必要があるため、FETを用いて構成することが好ましい。
【0134】
【発明の効果】
以上の各実施形態に基づく説明から明らかなように、この発明の同調増幅器は、最大減衰量が入力側インピーダンス素子と帰還側インピーダンス素子の抵抗比nによって決まるとともに、同調周波数が各移相回路におけるCR回路やLR回路の時定数によって決まるため、最大減衰量や同調周波数および同調周波数における利得を互いに干渉しあうことなく設定することができる。
【0135】
また、同調増幅器内の2つの移相回路をCR回路を含んで構成した場合には、同調増幅器全体を容易に集積化することができる。同様に、2つの移相回路をLR回路を含んで構成した場合には、集積化によって小さなインダクタを形成することにより容易に同調周波数の高周波化が可能となる。一方の移相回路をCR回路を含んで、他方の移相回路をLR回路を含んで構成した場合には、温度等による特性の変動を防止して特性の安定化が可能となる。
【0136】
また、同調増幅器の出力として分圧回路を通す前の信号を取り出すことにより、同調増幅器に増幅作用を持たせることができる。
【図面の簡単な説明】
【図1】本発明を適用した第1の実施形態の同調増幅器の構成を示す回路図である。
【図2】図1に示した前段の移相回路の構成を抜き出して示した回路図である。
【図3】前段の移相回路の入出力電圧とキャパシタ等に現れる電圧との関係を示すベクトル図である。
【図4】図1に示した後段の移相回路の構成を抜き出して示した回路図である。
【図5】後段の移相回路の入出力電圧とキャパシタ等に現れる電圧との関係を示すベクトル図である。
【図6】2つの移相回路の全体を所定の伝達関数を有する回路に置き換えた回路図である。
【図7】図6に示す構成をミラーの定理によって変換した回路図である。
【図8】図1に示した同調増幅器の同調特性を示す図である。
【図9】同調増幅器に含まれる2つの移相回路に入出力される信号間の位相関係を示す図である。
【図10】本発明を適用した第2の実施形態の同調増幅器の構成を示す回路図である。
【図11】図10に示した前段の移相回路の構成を抜き出して示した回路図である。
【図12】前段の移相回路の入出力電圧とインダクタ等に現れる電圧との関係を示すベクトル図である。
【図13】図10に示した後段の移相回路の構成を抜き出して示した回路図である。
【図14】後段の移相回路の入出力電圧とインダクタ等に現れる電圧との関係を示すベクトル図である。
【図15】本発明を適用した第3の実施形態の同調増幅器の構成を示す回路図である。
【図16】第3の実施形態の同調増幅器の他の構成を示す回路図である。
【図17】移相回路と非反転回路の接続形態を示す図である。
【図18】移相回路と位相反転回路の接続形態を示す図である。
【図19】従来の同調増幅器における同調周波数、同調周波数における利得、最大減衰量の関係の一例を示す特性曲線図である。
【符号の説明】
1 同調増幅器
10C、30C 移相回路
12、32、52 FET
14、34 キャパシタ
16、18、20、40、38 抵抗
36 可変抵抗
50 非反転回路
70 帰還抵抗
74 入力抵抗
90 入力端子
92 出力端子
160 分圧回路
【発明の属する技術分野】
この発明は、集積化が容易な同調増幅器に関し、特に、同調周波数と最大減衰量とを互いに干渉することなく、任意に調整し得る同調増幅器に関する。
【0002】
【従来の技術および発明が解決しようとする課題】
同調増幅器として従来より能動素子およびリアクタンス素子を使用した各種の増幅回路が提案され実用化されている。
【0003】
例えばLC共振を利用した従来の同調増幅器は、同調周波数を調整するとLC回路に依存するQと利得が変化し、最大減衰量を調整すると同調周波数が変化する。あるいは、図19の特性曲線AおよびBに示すように、最大減衰量を調整すると同調周波数における利得が変化する。
【0004】
このように、従来の同調増幅器においては、同調周波数、同調周波数における利得、最大減衰量C1、C2を互いに干渉しあうことなく調整することは極めて困難であった。また、同調周波数および最大減衰量を調整し得る同調増幅器を集積回路によって形成することは困難であった。
【0005】
本発明は、このような点に鑑みて創作されたものであり、その目的は集積化に適しており、同調周波数、同調周波数における利得、最大減衰量を互いに干渉しあうことなく調整することができ、特に同調周波数を可変したときに出力振幅の変化を抑えた同調増幅器を提供することにある。
【0006】
【課題を解決するための手段】
上述した課題を解決するために、請求項1の同調増幅器は、縦続接続された全域通過型の2つの移相回路、非反転回路および分圧回路と、これら縦続接続された複数の回路の最終段の出力を初段の入力側に帰還させるとともにこの帰還信号と入力信号とを加算して初段の回路に入力する加算回路とを備え、前記2つの移相回路の全体により位相シフト量の合計が360°となる周波数近傍の信号のみを通過させるとともに、前記分圧回路に入力前の信号を同調出力として取り出すことを特徴とする。ここで、全域通過型とは、入力信号の周波数にかかわらず出力信号が一定の振幅を有し、位相のみがシフトすることをいう。
【0007】
請求項2の同調増幅器は、請求項1において、前記2つの移相回路のそれぞれは、入力された交流信号を同相および逆相の交流信号に変換して出力する変換手段と、前記変換手段によって変換された一方の交流信号をキャパシタあるいはインダクタを介して、他方の交流信号を抵抗を介して合成する合成手段とを含んでおり、入力される交流信号の周波数に応じて振幅が一定で位相のみが所定量シフトした信号を出力し、前記2つの移相回路の全体によりある周波数で位相シフト量の合計が360°となることを特徴とする。
【0008】
請求項3の同調増幅器は、請求項1または2において、
前記加算回路は、帰還側インピーダンス素子と入力側インピーダンス素子とを有しており、前記帰還側インピーダンス素子および前記入力側インピーダンス素子のそれぞれを介することにより前記帰還信号と前記入力信号とを加算しており、
前記2つの移相回路のそれぞれに含まれる前記変換手段は、ソースおよびドレインのそれぞれにあるいはエミッタおよびコレクタのそれぞれに抵抗値がほぼ等しい抵抗が接続されているとともに、ゲートあるいはベースに交流信号が入力されるトランジスタによって構成されており、前記トランジスタのソース・ドレイン間あるいはエミッタ・コレクタ間に前記合成手段を構成するキャパシタおよび前記抵抗からなるCR回路を接続しており、
前記CR回路を構成する前記キャパシタおよび前記抵抗の接続の仕方を前記2つの移相回路において反対にしたことを特徴とする。
【0009】
ここで、帰還側インピーダンス素子および入力側インピーダンス素子のそれぞれは、最も一般的には抵抗が用いられるが、抵抗やキャパシタ等の素子を組み合わせることによりインピーダンスの実数成分と虚数成分の各比が同じになるように形成してもよい。
【0010】
請求項4の同調増幅器は、請求項1または2において、
前記加算回路は、帰還側インピーダンス素子と入力側インピーダンス素子とを有しており、前記帰還側インピーダンス素子および前記入力側インピーダンス素子のそれぞれを介することにより前記帰還信号と前記入力信号とを加算しており、
前記2つの移相回路のそれぞれに含まれる前記変換手段は、ソースおよびドレインのそれぞれにあるいはエミッタおよびコレクタのそれぞれに抵抗値がほぼ等しい抵抗が接続されているとともに、ゲートあるいはベースに交流信号が入力されるトランジスタによって構成されており、前記トランジスタのソース・ドレイン間あるいはエミッタ・コレクタ間に前記合成手段を構成するインダクタおよび前記抵抗からなるLR回路を接続しており、
前記LR回路を構成する前記インダクタおよび前記抵抗の接続の仕方を前記2つの移相回路において反対にしたことを特徴とする。
【0011】
請求項5の同調増幅器は、請求項1または2において、
前記加算回路は、帰還側インピーダンス素子と入力側インピーダンス素子とを有しており、前記帰還側インピーダンス素子および前記入力側インピーダンス素子のそれぞれを介することにより前記帰還信号と前記入力信号とを加算しており、
前記2つの移相回路の一方において、前記変換手段は、ソースおよびドレインのそれぞれにあるいはエミッタおよびコレクタのそれぞれに抵抗値がほぼ等しい抵抗が接続されているとともに、ゲートあるいはベースに交流信号が入力されるトランジスタによって構成されており、前記トランジスタのソース・ドレイン間あるいはエミッタ・コレクタ間に前記合成手段を構成するキャパシタおよび前記抵抗からなるCR回路を接続しており、
前記2つの移相回路の他方において、前記変換手段は、ソースおよびドレインのそれぞれにあるいはエミッタおよびコレクタのそれぞれに抵抗値がほぼ等しい抵抗が接続されているとともに、ゲートあるいはベースに交流信号が入力されるトランジスタによって構成されており、前記トランジスタのソース・ドレイン間あるいはエミッタ・コレクタ間に前記合成手段を構成するインダクタおよび前記抵抗からなるLR回路を接続しており、
前記キャパシタあるいは前記インダクタからなるリアクタンス素子と前記抵抗の接続の仕方を、前記2つの移相回路において反対にしたことを特徴とする。
【0012】
請求項6の同調増幅器は、縦続接続された全域通過型の2つの移相回路、位相反転回路および分圧回路と、これら縦続接続された複数の回路の最終段の出力を初段の入力側に帰還させるとともにこの帰還信号と入力信号とを加算して初段の回路に入力する加算回路とを備え、前記2つの移相回路の全体により位相シフト量の合計が180°となる周波数近傍の信号のみを通過させるとともに、前記分圧回路に入力前の信号を同調出力として取り出すことを特徴とする。
【0013】
請求項7の同調増幅器は、請求項6において、前記2つの移相回路のそれぞれは、入力された交流信号を同相および逆相の交流信号に変換して出力する変換手段と、前記変換手段によって変換された一方の交流信号をキャパシタあるいはインダクタを介して、他方の交流信号を抵抗を介して合成する合成手段とを含んでおり、入力される交流信号の周波数に応じて振幅が一定で位相のみが所定量シフトした信号を出力し、前記2つの移相回路の全体によりある周波数で位相シフト量の合計が180°となることを特徴とする。
【0014】
請求項8の同調増幅器は、請求項6または7において、
前記加算回路は、帰還側インピーダンス素子と入力側インピーダンス素子とを有しており、前記帰還側インピーダンス素子および前記入力側インピーダンス素子のそれぞれを介することにより前記帰還信号と前記入力信号とを加算しており、
前記2つの移相回路のそれぞれに含まれる前記変換手段は、ソースおよびドレインのそれぞれにあるいはエミッタおよびコレクタのそれぞれに抵抗値がほぼ等しい抵抗が接続されているとともに、ゲートあるいはベースに交流信号が入力されるトランジスタによって構成されており、前記トランジスタのソース・ドレイン間あるいはエミッタ・コレクタ間に前記合成手段を構成するキャパシタおよび前記抵抗からなるCR回路を接続しており、
前記CR回路を構成する前記キャパシタおよび前記抵抗の接続の仕方を前記2つの移相回路において同じにしたことを特徴とする。
【0015】
請求項9の同調増幅器は、請求項6または7において、
前記加算回路は、帰還側インピーダンス素子と入力側インピーダンス素子とを有しており、前記帰還側インピーダンス素子および前記入力側インピーダンス素子のそれぞれを介することにより前記帰還信号と前記入力信号とを加算しており、
前記2つの移相回路のそれぞれに含まれる前記変換手段は、ソースおよびドレインのそれぞれにあるいはエミッタおよびコレクタのそれぞれに抵抗値がほぼ等しい抵抗が接続されているとともに、ゲートあるいはベースに交流信号が入力されるトランジスタによって構成されており、前記トランジスタのソース・ドレイン間あるいはエミッタ・コレクタ間に前記合成手段を構成するインダクタおよび前記抵抗からなるLR回路を接続しており、
前記LR回路を構成する前記インダクタおよび前記抵抗の接続の仕方を前記2つの移相回路において同じにしたことを特徴とする。
【0016】
請求項10の同調増幅器は、請求項6または7において、
前記加算回路は、帰還側インピーダンス素子と入力側インピーダンス素子とを有しており、前記帰還側インピーダンス素子および前記入力側インピーダンス素子のそれぞれを介することにより前記帰還信号と前記入力信号とを加算しており、
前記2つの移相回路の一方において、前記変換手段は、ソースおよびドレインのそれぞれにあるいはエミッタおよびコレクタのそれぞれに抵抗値がほぼ等しい抵抗が接続されているとともに、ゲートあるいはベースに交流信号が入力されるトランジスタによって構成されており、前記トランジスタのソース・ドレイン間あるいはエミッタ・コレクタ間に前記合成手段を構成するキャパシタおよび前記抵抗からなるCR回路を接続しており、
前記2つの移相回路の他方において、前記変換手段は、ソースおよびドレインのそれぞれにあるいはエミッタおよびコレクタのそれぞれに抵抗値がほぼ等しい抵抗が接続されているとともに、ゲートあるいはベースに交流信号が入力されるトランジスタによって構成されており、前記トランジスタのソース・ドレイン間あるいはエミッタ・コレクタ間に前記合成手段を構成するインダクタおよび前記抵抗からなるLR回路を接続しており、
前記キャパシタあるいは前記インダクタからなるリアクタンス素子と前記抵抗の接続の仕方を、前記2つの移相回路において同じにしたことを特徴とする。
【0017】
請求項11の同調増幅器は、請求項1〜10のいずれかにおいて、前記2つの移相回路の少なくとも一方の位相シフト量を変えることにより同調周波数を可変することを特徴とする。
【0018】
請求項12の同調増幅器は、請求項3〜5、8〜10のいずれかにおいて、前記2つの移相回路の少なくとも一方に含まれる前記CR回路あるいは前記LR回路の時定数を変えることにより同調周波数を可変することを特徴とする。
【0019】
請求項13の同調増幅器は、請求項12において、前記CR回路あるいは前記LR回路に含まれる抵抗を可変抵抗によって形成し、この可変抵抗の抵抗値を変えることを特徴とする。
【0020】
請求項14の同調増幅器は、請求項13において、前記可変抵抗はFETによって形成されており、ゲート電圧を変えることによりソース・ドレイン間のチャネル抵抗を変化させることを特徴とする。
【0021】
請求項15の同調増幅器は、請求項13において、前記可変抵抗をpチャネル型のFETとnチャネル型のFETとを並列接続することにより形成し、ゲート電圧を変えることにより並列接続された各FETのチャネル抵抗を変えることを特徴とする。
【0022】
請求項16の同調増幅器は、請求項12において、前記CR回路に含まれるキャパシタを可変容量素子によって形成し、この可変容量素子の静電容量を変えることを特徴とする。
【0023】
請求項17の同調増幅器は、請求項3〜5、8〜10のいずれかにおいて、前記帰還側インピーダンス素子および前記入力側インピーダンス素子は抵抗であり、すくなくとも一方の抵抗値を可変することにより最大減衰量を変化させることを特徴とする。
【0024】
請求項18の同調増幅器は、請求項1〜17のいずれかにおいて、構成部品を半導体基板上に一体形成したことを特徴とする。
【0025】
【発明の実施の形態】
以下、本発明を適用した一の実施形態の同調増幅器について、図面を参照しながら具体的に説明する。
【0026】
〔第1の実施形態〕
図1は、本発明を適用した第1の実施形態の同調増幅器の構成を示す回路図である。同図に示す同調増幅器1は、それぞれが入力される交流信号の位相を所定量シフトさせることにより所定の周波数において合計で360°の位相シフトを行う2つの移相回路10C、30Cと、移相回路30Cの出力信号の位相を変えずに所定の増幅度で増幅して出力する非反転回路50と、非反転回路50の後段に設けられた抵抗162および164からなる分圧回路160と、帰還抵抗70および入力抵抗74(入力抵抗74は帰還抵抗70のn倍の抵抗値を有しているものとする)のそれぞれを介することにより分圧回路160の分圧出力(帰還信号)と入力端子90に入力される信号(入力信号)とを所定の割合で加算する加算回路とを含んで構成されている。
【0027】
帰還抵抗70と直列に接続されたキャパシタ72、および入力抵抗74と入力端子90との間に挿入されたキャパシタ76はともに直流電流を阻止するためのものであり、そのインピーダンスは動作周波数において極めて小さく、すなわち大きな静電容量を有している。
【0028】
図2は、図1に示した前段の移相回路10Cの構成を抜き出して示したものである。同図に示す前段の移相回路10Cは、ゲートが入力端22に接続されたFET12と、このFET12のソース・ドレイン間に直列に接続された抵抗16およびキャパシタ14と、FET12のドレインと正電源との間に接続された抵抗18と、FET12のソースとアースとの間に接続された抵抗20とを含んで構成されている。
【0029】
ここで、上述したFET12のソースおよびドレインに接続された2つの抵抗20、18の抵抗値はほぼ等しく設定されており、入力端22に印加される入力電圧の交流成分に着目すると、位相が一致した信号がFET12のソースから、位相が反転した(位相が180°シフトした)信号がFET12のドレインからそれぞれ出力されるようになっている。
【0030】
なお、図1に示した移相回路10C内の抵抗26は、FET12に適切なバイアス電圧を印加するためのものである。
【0031】
このような構成を有する移相回路10Cにおいて、所定の交流信号が入力端22に入力されると、すなわちFET12のゲートに所定の交流電圧(入力電圧)が印加されると、FET12のソースにはこの入力電圧と同相の交流電圧が現れ、反対にFET12のドレインにはこの入力電圧と逆相であってソースに現れる電圧と振幅が等しい交流電圧が現れる。このソースおよびドレインに現れる交流電圧の振幅をともにEi とする。
【0032】
このFET12のソース・ドレイン間には抵抗16とキャパシタ14とにより構成される直列回路(CR回路)が接続されている。したがって、FET12のソースおよびドレインに現れる電圧のそれぞれを抵抗16あるいはキャパシタ14を介して合成した信号が出力端24から出力される。
【0033】
図3は、前段の移相回路10Cの入出力電圧とキャパシタ等に現れる電圧との関係を示すベクトル図である。
【0034】
FET12のソースとドレインにはそれぞれ入力電圧と同相および逆相であって電圧振幅がEi の交流電圧が現れるため、ソース・ドレイン間の電位差(交流成分)は2Ei となる。また、キャパシタ14の両端に現れる電圧VC1と抵抗16の両端に現れる電圧VR1とは互いに90°位相がずれており、これらをベクトル的に合成したものが、FET12のソース・ドレイン間の電圧2Ei に等しくなる。
【0035】
したがって、図3に示すように、電圧Ei の2倍を斜辺とし、キャパシタ14の両端電圧VC1と抵抗16の両端電圧VR1とが直交する2辺を構成する直角三角形を形成することになる。このため、入力信号の振幅が一定で周波数のみが変化した場合には、図3に示す半円の円周に沿ってキャパシタ14の両端電圧VC1と抵抗16の両端電圧VR1とが変化する。
【0036】
ところで、キャパシタ14と抵抗16の接続点とグランドレベルとの電位差を出力電圧Eo として取り出すものとすると、この出力電圧Eo は、図3に示した半円においてその中心点を始点とし、電圧VC1と電圧VR1とが交差する円周上の一点を終点とするベクトルで表すことができ、その大きさは半円の半径Ei に等しくなる。しかも、入力信号の周波数が変化しても、このベクトルの終点は円周上を移動するだけであるため、周波数に応じて出力振幅が変化しない安定した出力を得ることができる。
【0037】
また、図3から明らかなように、電圧VC1と電圧VR1とは円周上で直角に交わるため、理論的にはFET12のゲートに印加される入力電圧と電圧VC1との位相差は、周波数ωが0から∞まで変化するに従って0°から90°まで変化する。そして、移相回路10C全体の位相シフト量φ1 はその2倍であり、周波数に応じて0°から180°まで変化する。
【0038】
同様に、図4は図1に示した後段の移相回路30Cの構成を抜き出して示したものである。同図に示す後段の移相回路30Cは、ゲートが入力端42に接続されたFET32と、このFET32のソース・ドレイン間に直列に接続されたキャパシタ34および可変抵抗36と、FET32のドレインと正電源との間に接続された抵抗38と、FET32のソースとアースとの間に接続された抵抗40とを含んで構成されている。
【0039】
移相回路10Cと同様に、図4に示したFET32のソースおよびドレインに接続された2つの抵抗40、38の抵抗値はほぼ等しく設定されており、入力端42に印加される入力電圧の交流成分に着目すると、位相が一致した信号がFET32のソースから、位相が反転した信号がFET32のドレインからそれぞれ出力されるようになっている。
【0040】
なお、図1に示した移相回路30C内の抵抗46はFET32に適切なバイアス電圧を印加するためのものであり、移相回路30Cと10Cとの間に設けられたキャパシタ48は、移相回路10Cの出力から直流成分を取り除く直流電流阻止用であり、交流成分のみが移相回路30Cに入力される。
【0041】
このような構成を有する移相回路30Cにおいて、所定の交流信号が入力端42に入力されると、すなわちFET32のゲートに所定の交流電圧(入力電圧)が印加されると、FET32のソースにはこの入力電圧と同相の交流電圧が現れ、反対にFET32のドレインにはこの入力電圧と逆相であってソースに現れる電圧と振幅が等しい交流電圧が現れる。このソースおよびドレインに現れる交流電圧の振幅をともにEi とする。
【0042】
このFET32のソース・ドレイン間にはキャパシタ34と可変抵抗36とにより構成される直列回路が接続されている。したがって、FET32のソースおよびドレインに現れる電圧のそれぞれをキャパシタ34あるいは可変抵抗36を介して合成した信号が出力端44から出力される。
【0043】
図5は、後段の移相回路30Cのキャパシタ等に現れる電圧との関係を示すベクトル図である。
【0044】
FET32のソースとドレインにはそれぞれ入力電圧と同相および逆相であって電圧振幅がEi の交流電圧が現れるため、ソース・ドレイン間の電位差は2Ei となる。また、可変抵抗36の両端に現れる電圧VR2とキャパシタ34の両端に現れる電圧VC2とは互いに90°位相がずれており、これらをベクトル的に加算したものが、FET32のソース・ドレイン間の電位差2Ei に等しくなる。
【0045】
したがって、図5に示すように、電圧Ei の2倍を斜辺とし、可変抵抗36の両端電圧VR2とキャパシタ34の両端電圧VC2とが直交する2辺を構成する直角三角形を形成することになる。このため、入力信号の振幅が一定で周波数のみが変化した場合には、図5に示す半円の円周に沿って可変抵抗36の両端電圧VR2とキャパシタ34の両端電圧VC2とが変化する。
【0046】
可変抵抗36とキャパシタ34の接続点とグランドレベルとの電位差を出力電圧Eo として取り出すものとすると、この出力電圧Eo は、図5に示した半円においてその中心点を始点とし、電圧VR2と電圧VC2とが交差する円周上の一点を終点とするベクトルで表すことができ、その大きさは半円の半径Ei に等しくなる。しかも、入力信号の周波数が変化しても、このベクトルの終点は円周上を移動するだけであるため、周波数に応じて出力振幅が変化しない安定した出力を得ることができる。
【0047】
また、図5から明らかなように、電圧VR2と電圧VC2とは円周上で直角に交わるため、理論的にはFET32のゲートに印加される入力電圧と電圧VR2との位相差は、周波数ωが0から∞まで変化するに従って90°から0°まで変化する。そして、移相回路30C全体の位相シフト量φ2 はその2倍であり、周波数に応じて180°から0°まで変化する。
【0048】
このようにして、2つの移相回路10C、30Cのそれぞれにおいて位相が所定量シフトされる。しかも、図3および図5に示すように、各移相回路10C、30Cのそれぞれにおける入出力電圧の相対的な位相関係は反対方向であって、所定の周波数において2つの移相回路10C、30Cの全体により位相シフト量の合計が360°となる信号が出力される。
【0049】
また、図1に示した非反転回路50は、ドレインと正電源との間に抵抗54が、ソースとアースとの間に抵抗56がそれぞれ接続されたFET52と、ベースがFET52のドレインに接続されているとともにコレクタが抵抗60を介してソースに接続されたトランジスタ58と、FET52に適切なバイアス電圧を印加するための抵抗62とを含んで構成されている。なお、図1に示した非反転回路50の前段に設けられたキャパシタ64は、後段の移相回路30Cの出力から直流成分を取り除く直流電流阻止用であり、交流成分のみが非反転回路50に入力される。
【0050】
FET52は、ゲートに交流信号が入力されると、逆相の信号をドレインから出力する。また、トランジスタ58は、ベースにこの逆相の信号が入力されると、さらに位相を反転した信号、すなわちFET52のゲートに入力された信号の位相を基準に考えると同相の信号をコレクタから出力し、この同相の信号が非反転回路50から出力される。
【0051】
この非反転回路50の出力は、出力端子92から同調増幅器1の出力として取り出されるとともに、この非反転回路50の出力を分圧回路160を通した信号が帰還抵抗70を介して前段の移相回路10Cの入力側に帰還されている。そして、この帰還された信号と入力抵抗74を介して入力される信号とが加算され、この加算された信号の電圧が前段の移相回路10Cの入力端(図2に示した入力端22)に印加されている。
【0052】
また、上述した非反転回路50の増幅度は、上述した抵抗54、56、60の各抵抗値によって決まり、これら各抵抗の抵抗値を調整することにより、図1に示した2つの移相回路10C、30C、分圧回路160および帰還抵抗70を含んで形成される帰還ループのオープンループゲインが1以下になるように設定されている。すなわち、2つの移相回路10C、30Cおよび分圧回路160を通すことにより信号振幅の減衰が生じるが、この減衰分を非反転回路50による増幅で補うことにより、同調増幅器全体の帰還ループのオープンループゲインが1以下になるように設定している。
【0053】
また、同調増幅器1の出力端子92からは、分圧回路160に入力される前の非反転回路50の出力信号が取り出されているため、同調増幅器1自体に利得を持たせることができ、後述する同調動作と同時に信号振幅の増幅が可能となる。
【0054】
図6は、上述した構成を有する2つの移相回路10C、30C、非反転回路50および分圧回路160の全体を伝達関数K1 を有する回路に置き換えたシステム図であり、伝達関数K1 を有する回路と並列に抵抗R0 を有する帰還抵抗70が、直列に帰還抵抗70のn倍の抵抗値(nR0 )を有する入力抵抗74が接続されている。図7は、図6に示すシステムをミラーの定理によって変換したシステム図であり、変換後のシステム全体の伝達関数Aは、
A=Vo /Vi =K1 /{n(1−K1 )+1} ・・・(1)
で表すことができる。
【0055】
ところで、前段の移相回路10Cの伝達関数K2 は、抵抗16とキャパシタ14からなるCR回路の時定数をT1 (抵抗16の抵抗値をR、キャパシタ14の静電容量をCとするとT1 =CR)とすると、
K2 =a1 (1−T1 s)/(1+T1 s) ・・・(2)
となる。ここで、s=jω、a1 は移相回路10Cの利得であって1未満の値となる。
【0056】
また、後段の移相回路30Cの伝達関数K3 は、キャパシタ34と可変抵抗36からなるCR回路の時定数をT2 (可変抵抗36の抵抗値をR、キャパシタ34の静電容量をCとするとT2 =CR)とすると、
K3 =−a2 (1−T2 s)/(1+T2 s) ・・・(3)
となる。ここで、a2 は移相回路30Cの利得であって1未満の値となる。
【0057】
また、分圧回路160の利得をa3 (≦1)とするとともに、これら移相回路10C、30Cおよび分圧回路160による信号振幅の減衰分を補うために、非反転回路50の利得を1/a1 a2 a3 とすると、移相回路10C、30C、非反転回路50および分圧回路160を縦続接続した場合の全体の伝達関数K1 は、
K1 =−{1+(Ts)2 −2Ts}/{1+(Ts)2 +2Ts}・・・(4)
となる。なお、計算を簡単なものとするために、各移相回路の時定数T1 、T2 をともにTとした。この(4)式を上述した(1)式に代入すると、
となる。
【0058】
この(5)式によれば、ω=0(直流の領域)のときにA=−1/(2n+1)となって、最大減衰量を与えることがわかる。また、ω=∞のときにもA=−1/(2n+1)となって、最大減衰量を与えることがわかる。さらに、ω=1/Tの同調点(各移相回路の時定数が異なる場合には、ω=1/√(T1 ・T2 )の同調点)においてはA=1であって帰還抵抗70と入力抵抗74の抵抗比nに無関係であることがわかる。換言すれば、図8に示すように、nの値を変化させても同調点がずれることなく、かつ同調点の減衰量も変化しない。
【0059】
しかも、後段の移相回路30C内の可変抵抗36の抵抗値を変えることにより、可変抵抗36とキャパシタ34からなるCR回路の時定数T2 を変化させることができ、同調周波数ωをある範囲で任意に変化させることができる。
【0060】
なお、(2)式あるいは(3)式から図3、図5に示したφ1 、φ2 を求めると、
φ1 =tan{2ωT1 /(1−ω2 T1 2 )} ・・・(6)
φ2 =−tan{2ωT2 /(1−ω2 T2 2 )} ・・・(7)
となる。なお、ここでは図3に示したφ1 を基準に考えて、図5に示したφ2 の符号を「−」として表した。
【0061】
例えばT1 =T2 (=T)の場合には、ω=1/Tのときに2つの移相回路10C、30Cによる位相シフト量の合計が360°となって上述した同調動作が行われ、このときφ1 =90°、φ2 =−90°となる。
【0062】
ところで、図5では前段の移相回路30Cの入力電圧と同相の電圧Ei よりも出力電圧Eo の方が位相が進んでいるように図示したが、実際には入力信号を基準に考えると出力信号は常に遅れ位相の状態にある。
【0063】
図9は、2つの移相回路10C、30Cに入出力される信号間の位相関係を示す図であり、前段の移相回路10Cに同調周波数と等しい周波数の信号が入力された場合であって、一例として各移相回路10C、30Cの時定数T1 、T2 が等しい場合が示されている。
【0064】
前段の移相回路10Cは、図9(A)に示すように、入力信号S1に対してφ1 (=90°)の位相シフトを行って、出力信号S2を出力している。
【0065】
また、後段の移相回路30Cは、図9(B)に示すように、入力信号S2(前段の移相回路10Cの出力信号と共通)に対してφ2 の位相シフトを行って、出力信号S3を出力している。ここで、出力信号S3は入力信号S2に対して、一見90°位相が進んでいるように見えるが、実際には信号が反転したさらに90°の位相遅れになるので、位相遅れ方向にφ2 ′=270°の位相シフトが行われる。
【0066】
したがって、2つの移相回路10C、30Cを縦続接続した場合には、図9(C)に示すように、上述したφ1 =90°とφ2 ′=270°が足し合わされて、全体として360°の位相シフトが行われる。
【0067】
別の見方をすれば、同調増幅器1に入力される信号の中で2つの移相回路10C、30Cによる位相シフト量の合計が360°以外の周波数成分は閉ループを循環する際に減衰し、位相シフト量の合計が360°となる周波数成分のみが選択、出力されて所定の同調動作が行われる。
【0068】
このように、上述した同調増幅器1によれば、入力抵抗74の抵抗値を可変して帰還抵抗70と入力抵抗74の抵抗比nを変えても同調周波数および同調時の利得が一定であり、最大減衰量のみを変化させることができる。なお、入力抵抗74を可変抵抗ではなく抵抗値が固定の抵抗とし、反対に帰還抵抗70を可変抵抗によって構成し、この帰還抵抗70の抵抗値を可変して上述した抵抗比nを変えるようにしてもよい。
【0069】
また、後段の移相回路30C内の可変抵抗36の抵抗値を変えることにより、キャパシタ34と可変抵抗36からなるCR回路の時定数T2 を変化させることができるため、1/√(T1 T2 )によって算出される同調周波数ωもある範囲で可変することができる。
【0070】
また、最大減衰量は、帰還抵抗70と入力抵抗74の抵抗比nによって決定されるため、移相回路30C内の可変抵抗36の抵抗値を変えて同調周波数を変えた場合であっても、この最大減衰量に影響を与えることはなく、同調周波数や最大減衰量を互いに干渉しあうことなく調整することができる。
【0071】
また、非反転回路50の後段に分圧回路160を接続して、この分圧回路160による分圧出力を帰還信号として用いるとともに分圧前の信号を同調増幅器1の出力として取り出すことにより、同調動作と同時に信号の増幅を行うことができる。
【0072】
また、上述した同調増幅器1は、トランジスタ、キャパシタおよび抵抗を組み合わせて構成しており、どの構成素子も半導体基板上に形成することができることから、同調周波数および最大減衰量を調整し得る同調増幅器1の全体を半導体基板上に形成して集積回路とすることも容易である。
【0073】
なお、上述した同調増幅器1に含まれる非反転回路50は、バイポーラトランジスタ58を含んで構成したが、これをFETに置き換えて、2段のソース接地回路によって構成するようにしてもよい。この場合には、同調増幅器1に使用されるトランジスタの全てがFETで統一されるため、製造プロセスの簡略化が可能となる。
【0074】
〔第2の実施形態〕
上述した第1の実施形態の同調増幅器1は、各移相回路10C、30CをCR回路を含んで構成したが、CR回路を抵抗とインダクタからなるLR回路に置き換えた移相回路を用いて同調増幅器を構成することもできる。
【0075】
図10は、本発明を適用した第2の実施形態の同調増幅器の構成を示す回路図である。同図に示す同調増幅器1Aは、それぞれが入力される交流信号の位相を所定量シフトさせることにより所定の周波数において合計で360°の位相シフトを行う2つの移相回路10L、30Lと、移相回路30Lの出力信号の位相を変えずに所定の増幅度で増幅して出力する非反転回路50と、非反転回路50の後段に設けられた抵抗162および164からなる分圧回路160と、帰還抵抗70および入力抵抗74のそれぞれを介することにより分圧回路160の分圧出力(帰還信号)と入力端子90に入力される信号(入力信号)とを所定の割合で加算する加算回路とを含んで構成されている。同図に示す同調増幅器1Aは、図1に示した同調増幅器1に対して前段の移相回路10Cを移相回路10Lに、後段の移相回路30Cを移相回路30Lにそれぞれ置き換えた構成を有している。
【0076】
図11は、図10に示した前段の移相回路10Lの構成を抜き出して示したものである。同図に示す移相回路10Lは、図2に示した移相回路10C内のキャパシタ14と抵抗16からなるCR回路を、抵抗16とインダクタ17からなるLR回路に置き換えた構成を有している。なお、抵抗16とFET12のドレインとの間に挿入されたキャパシタ19は直流電流阻止用であり、そのインピーダンスは動作周波数において極めて小さく設定され、すなわち大きな静電容量を有している。
【0077】
図12は、移相回路10Lの入出力電圧とインダクタ等に現れる電圧との関係を示すベクトル図である。
【0078】
抵抗16の両端に現れる電圧VR3とインダクタ17の両端に現れる電圧VL1とは互いに90°位相がずれており、これらをベクトル的に合成したものがFET12のソース・ドレイン間の電圧2Ei に等しくなる。したがって、図12に示すように、電圧Ei の2倍を斜辺とし、抵抗16の両端電圧VR3とインダクタ17の両端電圧VL1とが直交する2辺を構成する直角三角形を形成することになる。このため、入力信号の振幅が一定で周波数のみが変化した場合には、図12に示す半円の円周に沿って抵抗16の両端電圧VR3とインダクタ17の両端電圧VL1とが変化する。
【0079】
抵抗16とインダクタ17の接続点とグランドレベルとの電位差を出力電圧Eo として取り出すものとすると、この出力電圧Eo は、図12に示した半円においてその中心点を始点とし、電圧VR3と電圧VL1とが交差する円周上の一点を終点とするベクトルで表すことができ、その大きさは半円の半径Ei に等しくなる。しかも、入力信号の周波数が変化しても、このベクトルの終点は円周上を移動するだけであるため、周波数に応じて出力振幅が変化しない安定した出力を得ることができる。
【0080】
また、図12から明らかなように、電圧VR3と電圧VL1とは円周上で直角に交わるため、理論的にはFET12のゲートに印加される入力電圧と電圧VR3との位相差は、周波数ωが0から∞まで変化するに従って0°から90°まで変化する。そして、移相回路10L全体の位相シフト量φ3 はその2倍であり、周波数に応じて0°から180°まで変化する。
【0081】
また、この位相シフト量φ3 は、抵抗16とインダクタ17により構成されるLR回路の時定数をT1 (抵抗16の抵抗値をR、インダクタ17のインダクタンスをLとするとT1 =L/R)とすると、上述した(6)式に示したφ1 と同じとなる。
【0082】
同様に、図13は、図10に示した後段の移相回路30Lの構成を抜き出して示したものである。同図に示す移相回路30Lは、図4に示した移相回路30C内の可変抵抗36とキャパシタ34からなるCR回路を、インダクタ37と可変抵抗36からなるLR回路に置き換えた構成を有している。なお、インダクタ37とFET32のドレインとの間に挿入されたキャパシタ39は直流電流阻止用であり、そのインピーダンスは動作周波数において極めて小さく設定され、すなわち大きな静電容量を有している。
【0083】
図14は、移相回路30Lの入出力電圧とインダクタ等に現れる電圧との関係を示すベクトル図である。
【0084】
インダクタ37の両端に現れる電圧VL2と可変抵抗36の両端に現れる電圧VR4とは互いに90°位相がずれており、これらをベクトル的に合成したものがFET32のソース・ドレイン間の電圧2Ei に等しくなる。したがって、図14に示すように、電圧Ei の2倍を斜辺とし、インダクタ37の両端電圧VL2と可変抵抗36の両端電圧VR4とが直交する2辺を構成する直角三角形を形成することになる。このため、入力信号の振幅が一定で周波数のみが変化した場合には、図14に示す半円の円周に沿ってインダクタ37の両端電圧VL2と可変抵抗36の両端電圧VR4とが変化する。
【0085】
インダクタ37と可変抵抗36の接続点とグランドレベルとの電位差を出力電圧Eo として取り出すものとすると、この出力電圧Eo は、図14に示した半円においてその中心点を始点とし、電圧VL2と電圧VR4とが交差する円周上の一点を終点とするベクトルで表すことができ、その大きさは半円の半径Ei に等しくなる。しかも、入力信号の周波数が変化しても、このベクトルの終点は円周上を移動するだけであるため、周波数に応じて出力振幅が変化しない安定した出力を得ることができる。
【0086】
また、図14から明らかなように、電圧VL2と電圧VR4とは円周上で直角に交わるため、理論的にはFET32のゲートに印加される入力電圧と電圧VL2との位相差は、周波数ωが0から∞まで変化するに従って90°から0°まで変化する。そして、移相回路30L全体の位相シフト量φ4 はその2倍であり、周波数に応じて180°から0°まで変化する。
【0087】
また、この位相シフト量φ4 は、インダクタ37と可変抵抗36により構成されるLR回路の時定数をT2 (インダクタ37のインダクタンスをL、可変抵抗36の抵抗値をRとするとT2 =L/R)とすると、上述した(7)式に示したφ2 と同じとなる。
【0088】
このように、図10に示した同調増幅器1Aに含まれる2つの移相回路10L、30Lのそれぞれは、時定数を用いて表すと図1に示した同調増幅器1に含まれる2つの移相回路10C、30Cと等価であり、同調増幅器1Aは同調増幅器1と同様の同調動作および増幅動作が可能となる。
【0089】
また、同調増幅器1Aを構成する2つの移相回路10L、30Lのそれぞれは、各移相回路10L、30Lに含まれるLR回路の時定数によって同調周波数が決まることになるが、各時定数Tは例えばL/Rであって、同調周波数ωは1/T=R/Lに比例する。ここで、LR回路を構成するインダクタは、写真触刻法等により渦巻き形状の導体を半導体基板上に形成することにより実現できるが、このようにして形成したインダクタを用いることにより、同調増幅器の全体を半導体基板上に集積化することができる。
【0090】
但し、この場合にはインダクタが有するインダクタンスが極めて小さくなるため、同調周波数が高くなる。別の見方をすれば、同調増幅器の同調周波数は例えば各移相回路10L、30L内のLR回路の時定数の逆数R/Lに比例し、この中でインダクタンスLは集積化等により小さくすることが容易であるため、上述した同調増幅器1A全体をを集積化することにより同調周波数の高周波化が容易となる。
【0091】
なお、図10に示した同調増幅器1Aは、図1に示した同調増幅器1に含まれる移相回路10C、30Cの両方を等価な移相回路10L、30Lに置き換えて構成したが、同調増幅器1に含まれる移相回路10C、30Cのいずれか一方のみを移相回路10Lあるいは30Lに置き換えて同調増幅器を構成してもよい。特に、このような同調増幅器全体を集積化した場合には、温度変化による同調周波数の変動を防止する、いわゆる温度補償が可能となる。すなわち、CR回路の時定数TはCRであり、LR回路の時定数TはL/Rであって、それぞれにおいて抵抗値Rが分子と分母に分かれるため、集積化によってCR回路およびLR回路を構成する抵抗を半導体材料によって形成するような場合には、これら各抵抗の温度変化に対する同調周波数の変動を抑制する効果がある。
【0092】
〔第3の実施形態〕
上述した第1および第2の実施形態の同調増幅器1、1Aは、互いに移相方向が異なる2つの移相回路を含んで構成したが、基本的に同じ構成を有する2つの移相回路を組み合わせて同調増幅器を構成することもできる。
【0093】
図15は、本発明の第3の実施形態の同調増幅器の構成を示す回路図である。同図に示す同調増幅器1Bは、それぞれが入力される交流信号の位相を所定量シフトさせることにより所定の周波数において合計で180°の位相シフトを行う2つの移相回路10Cおよび10C′と、後段の移相回路10C′の出力信号の位相をさらに反転する位相反転回路80と、位相反転回路80の後段に設けられた抵抗162および164からなる分圧回路160と、帰還抵抗70および入力抵抗74(入力抵抗74は帰還抵抗70の抵抗値のn倍の抵抗値を有しているものとする)のそれぞれを介することにより分圧回路160の分圧出力(帰還信号)と入力端子90に入力される信号(入力信号)とを所定の割合で加算する加算回路とを含んで構成されている。
【0094】
前段の移相回路10Cは、その詳細構成および入出力信号の位相関係は図2および図3を用いて説明した通りであり、例えばキャパシタ14と抵抗16からなるCR回路の時定数をT1 とすると、ω=1/T1 の周波数において位相シフト量φ1 が遅れ位相方向に90°となる。
【0095】
また、後段の移相回路10C′は、上述した前段の移相回路10Cと基本的な構成は同じであり、移相回路10C内の抵抗16を可変抵抗15に置き換えた構成を有している。したがって、例えばキャパシタ14と可変抵抗15からなるCR回路の時定数をT3 とすると、ω=1/T3 の周波数において位相シフトφ1 ′が遅れ位相方向に90°となる。
【0096】
このように、2つの移相回路10Cおよび10C′の全体による遅れ位相方向の位相シフト量の合計が所定の周波数において、φ1 +φ1 ′=90°+90°=180°となる。
【0097】
また、位相反転回路80は、ドレインと正電源との間に抵抗84が、ソースとアースとの間に抵抗86がそれぞれ接続されたFET82と、FET82のゲートに所定のバイアス電圧を印加する抵抗88とを含んで構成されている。FET82のゲートに交流信号が入力されると、FET82のドレインからは位相を反転した逆相の信号が出力される。また、この位相反転回路80は、2つの抵抗84、86の抵抗比によって定まる所定の増幅度を有する。
【0098】
このように、所定の周波数において、2つの移相回路10Cおよび10C′によって位相が180°シフトされ、さらに後段に接続された位相反転回路80によって位相が反転され、これら3つの回路の全体による位相シフト量の合計が360°となる。
【0099】
また、位相反転回路80の出力は出力端子92から同調増幅器1Bの出力として取り出されるとともに、位相反転回路80の出力を分圧回路160を通した信号が帰還抵抗70を介して前段の移相回路10Cの入力側に帰還されている。そして、この帰還される信号と入力抵抗74を介して入力される信号とが加算され、この加算された信号の電圧が前段の移相回路10Cの入力端に印加されている。
【0100】
このように、分圧回路160の出力を帰還抵抗70を介して前段の移相回路10Cの入力側に帰還させ、この帰還信号に入力抵抗74を介して入力した信号を加算するとともに、位相反転回路80の利得と分圧回路160の分圧比を調整して帰還ループのオープンループゲインを1以下に設定することにより、図1に示した同調増幅器1と同様の同調動作および増幅動作を行うことができる。
【0101】
図16は、第3の実施形態の同調増幅器の他の構成を示す回路図である。同図に示す同調増幅器1Cは、それぞれが入力される交流信号の位相を所定量シフトさせることにより所定の周波数において合計で180°の位相シフトを行う2つの移相回路30C′および30Cと、後段の移相回路30Cの出力信号の位相をさらに反転する位相反転回路80と、位相反転回路80の後段に設けられた抵抗162および164からなる分圧回路160と、帰還抵抗70および入力抵抗74のそれぞれを介することにより分圧回路160の分圧出力(帰還信号)と入力端子90に入力される信号(入力信号)とを所定の割合で加算する加算回路とを含んで構成されている。
【0102】
前段の移相回路30C′は、図4に構成を示した移相回路30Cと基本的な構成は同じであり、移相回路30C内の可変抵抗36を抵抗値が固定の抵抗35に置き換えた構成を有している。したがって、例えば、抵抗35とキャパシタ34からなるCR回路の時定数をT4 とし、ω=1/T4 の周波数における移相量φ2 ′を考えると、信号が反転してさらに位相遅れ方向に90°となる。
【0103】
また、後段の移相回路30Cは、その詳細構成および入出力信号の位相関係は図4および図5を用いて説明した通りであり、例えば可変抵抗36とキャパシタ34からなるCR回路の時定数をT2 とし、ω=1/T2 の周波数における移相量φ2 を考えると、信号が反転してさらに位相遅れ方向に90°となる。
【0104】
このように、2つの移相回路30C′および30Cの全体による遅れ位相方向の位相シフト量の合計が所定の周波数において、φ2 ′+φ2 =90°+90°=180°となる。
【0105】
このように、上述した2つの移相回路30C′、30Cを用いた場合であっても、所定の周波数において2つの移相回路30C′および30Cによって位相が180°シフトされ、さらに後段に接続された位相反転回路80によって位相が反転され、これら3つの回路の全体による位相シフト量の合計が360°となる。
【0106】
したがって、上述した同調増幅器1Cは、分圧回路160の出力を帰還抵抗70を介して前段の移相回路30C′の入力側に帰還させ、この帰還信号に入力抵抗74を介して入力した信号を加算するとともに、位相反転回路80の利得と分圧回路160の分圧比を調整して帰還ループのオープンループゲインを1以下に設定することにより、図15に示した同調増幅器1Bと同様の同調動作および増幅動作を行うことができる。
【0107】
なお、図15、図16に示した同調増幅器1B、1Cは、いずれも2つの移相回路をCR回路を含んで構成したが、少なくとも一方をLR回路を含んで構成するようにしてもよい。
【0108】
具体的には、図15に示した同調増幅器1Bにおいて、前段の移相回路10Cを図11に示した移相回路10Lに、あるいは後段の移相回路10C′を図11に示した移相回路10Lの抵抗16を可変抵抗15に変更した移相回路10L′に置き換える。または、2つの移相回路10C、10C′の両方を上述した移相回路10L、10L′に置き換える。
【0109】
また、図16に示した同調増幅器1Cにおいて、前段の移相回路30C′を図13に示した移相回路30Lの可変抵抗36を抵抗値が固定の抵抗35に変更した移相回路30L′に、あるいは後段の移相回路30Cを図13に示した移相回路30Lに置き換える。または、2つの移相回路30C′、30Cの両方を上述した移相回路30L′、30Lに置き換える。
【0110】
特に、両方の移相回路をLR回路を有する移相回路に置き換えた場合には、同調増幅器全体を集積化することにより同調周波数の高周波化が容易となり、一方の移相回路をLR回路を有する移相回路に置き換えた場合には、温度変化による同調周波数の変動を防止する、いわゆる温度補償が可能となる。
【0111】
〔その他の実施形態〕
ところで、上述した各種の同調増幅器1等は、位相シフトに着目すると2つの移相回路と非反転回路あるいは2つの移相回路と位相反転回路によって構成されており、接続された3つの回路の全体によって所定の周波数において合計の位相シフト量を360°にすることにより所定の同調動作を行うようになっている。したがって、位相シフト量だけに着目すると、2つの移相回路のどちらを前段に用いるか、あるいは3つの回路をどのような順番で接続するかはある程度の自由度があり、必要に応じて接続順番を決めることができる。
【0112】
図17は、2つの移相回路と非反転回路50を組み合わせて同調増幅器を構成した場合において、その接続状態を示す図である。なお、これらの図において、帰還側インピーダンス素子70aおよび入力側インピーダンス素子74aは、各同調増幅器の出力信号と入力信号とを所定の割合で加算するためのものであり、最も一般的には図1等に示すように、帰還側インピーダンス素子70aとして帰還抵抗70を、入力側インピーダンス素子74aとして入力抵抗74を使用する。
【0113】
但し、帰還側インピーダンス素子70aおよび入力側インピーダンス素子74aは、それぞれの素子に入力された信号の位相関係を変えることなく加算できればよいことから、帰還側インピーダンス素子70aおよび入力側インピーダンス素子74aをともにキャパシタにより形成したり、抵抗やキャパシタ等を組み合わせてインピーダンスの実数分と虚数分の比を同時に調整しうるようにしてもよい。
【0114】
また、図17および後述する図18に示した同調増幅器の構成には分圧回路160を除いた構成を示したが、実際には最終段の回路のさらに後段にこの分圧回路160を接続し、分圧後の信号を帰還信号として用いるとともに分圧前の信号を出力として取り出せばよい。
【0115】
図17(A)には2つの移相回路の後段に非反転回路50を配置した構成が示されており、図1に示した同調増幅器1や図10に示した同調増幅器1Aに対応している。このように、後段に非反転回路50を配置した場合には、この非反転回路50に出力バッファの機能を持たせることにより、大きな出力電流を取り出すこともできる。
【0116】
図17(B)には2つの移相回路の間に非反転回路50を配置した構成が示されている。このように、中間に非反転回路50を配置した場合には、前段の移相回路と後段の移相回路の相互干渉を完全に防止することができる。
【0117】
図17(C)には2つの移相回路のさらに前段に非反転回路50を配置した構成が示されている。このように、初段に非反転回路50を配置した場合には、前段の移相回路に対する帰還側インピーダンス素子70a等の影響を最小限に抑えることができる。
【0118】
同様に、図18は、2つの移相回路と位相反転回路を組み合わせて同調増幅器を構成した場合において、その接続状態を示す図である。
【0119】
図18(A)には2つの移相回路の後段に位相反転回路80を配置した構成が示されており、図15に示した同調増幅器1Bあるいは図16に示した同調増幅器1Cに対応している。このように、後段に位相反転回路80を配置した場合には、この位相反転回路80に出力バッファの機能を持たせることにより、大きな出力電流を取り出すこともできる。
【0120】
図18(B)には2つの移相回路の間に位相反転回路80を配置した構成が示されており、この場合には2つの移相回路間の相互干渉を完全に防止することができる。図18(C)には2つの移相回路のさらに前段に位相反転回路80を配置した構成が示されており、この場合には前段の移相回路に対する帰還側インピーダンス素子70a等の影響を最小限に抑えることができる。
【0121】
本発明は上述した各種の実施形態に限定されるものではなく、この発明の要旨の範囲内で種々の変形実施が可能である。
【0122】
例えば、上述した各種の同調増幅器に含まれる可変抵抗36等は、半導体基板上に集積化するには接合型あるいはMOS型のFETのチャネルを抵抗体として用いて実現することができる。このようにFETによって可変抵抗を形成した場合には、ゲート電圧を可変することによりソース・ドレイン間の抵抗を変化させることができる。
【0123】
また、上述した可変抵抗74、36等をpチャネルのFETとnチャネルのFETとを並列接続して構成してもよい。このように、2つのFETを組み合わせて可変抵抗を構成することにより、FETの非線形領域の改善を行うことができるため、同調出力の歪みを少なくすることができる。
【0124】
また、上述した各種の同調増幅器においては、一方の移相回路に可変抵抗を含ませておいたが、2つの移相回路の両方に可変抵抗を含ませておいて(例えば図1に示した同調増幅器1において移相回路10C内の抵抗16を可変抵抗15に置き換えて)、2つの移相回路の各位相シフト量を同時に変化させるようにしてもよい。この場合には、同調増幅器全体の同調周波数の変化量、すなわち同調周波数の可変範囲を大きく設定できる利点がある。
【0125】
また、上述した可変抵抗をPINダイオードによって構成し、このPINダイオードに流す電流値を変化させて、両端に現れる抵抗を変化させるようにしてもよい。
【0126】
また、CR回路を有する移相回路においては、各移相回路内のCR回路を構成する抵抗の抵抗値を変化させるのではなく、キャパシタの静電容量を変えることによりCR回路の時定数を変化させ、これにより移相回路の位相シフト量、すなわち同調増幅器の同調周波数を変化させるようにしてもよい。
【0127】
具体的には、CR回路を構成するキャパシタ(例えば図2に示したキャパシタ14)を可変容量ダイオードと直流電流阻止用のキャパシタに置き換える。可変容量ダイオードは、印加する逆バイアス電圧を変えることによりアノード・カソード間の静電容量が変化するものである。このような可変容量ダイオードと抵抗とを直列接続してCR回路を構成することにより、印加する逆バイアス電圧を変えてこのCR回路の時定数を変えることができ、移相回路による位相シフト量を変化させることができる。
【0128】
また、この可変容量ダイオードの代わりに、ゲートに印加する制御電圧に応じてそのゲート容量がある範囲で変更可能なFETを可変容量素子として用いるようにしてもよい。
【0129】
また、上述したように可変抵抗や可変容量素子を用いる場合の他、素子定数が異なる複数の抵抗、キャパシタあるいはインダクタを用意しておいて、スイッチを切り換えることにより、これら複数の素子の中から1つあるいは複数を選ぶようにしてもよい。この場合にはスイッチ切り換えにより接続する素子の個数および接続方法(直列接続、並列接続あるいはこれらの組み合わせ)によって、素子定数を不連続に切り換えることができる。
【0130】
例えば、可変抵抗の代わりに抵抗値がR、2R、4R、…といった2のn乗の系列の複数の抵抗を用意しておいて、1つあるいは任意の複数を選択して直列接続することにより、等間隔の抵抗値の切り換えをより少ない素子で容易に実現することができる。同様に、キャパシタの代わりに静電容量がC、2C、4C、…といった2のn乗の系列の複数のキャパシタを用意しておいて、1つあるいは任意の複数を選択して並列接続することにより、等間隔の静電容量の切り換えをより少ない素子で容易に実現することができる。このため、同調周波数が複数ある回路、例えばAMラジオにこの実施形態の同調増幅器を適用して、複数の放送局から1局を選局して受信するような用途に適している。
【0131】
また、上述した各種の同調増幅器に含まれる2つの移相回路は、接合型のFET12あるいはFET32を用いて構成した場合を図示したが、MOS型のFETにより、あるいはバイポーラトランジスタによって移相回路を構成するようにしてもよい。
【0132】
FETをバイポーラトランジスタに置き換えた移相回路においては、入力信号がベースに入力されたときにベース・エミッタ間で電流が流れるため、エミッタに現れる電圧(交流電圧)とコレクタに現れる電圧(交流電圧)とは正確には同じにはならない。但し、電流増幅度が数十倍から百倍程度である場合には、その差は1%から数%であり、事実上無視することができる。あるいは、エミッタ抵抗よりコレクタ抵抗を若干大きく設定することにより、この差を補正するようにしてもよい。
【0133】
特に、バイポーラトランジスタを用いて移相回路を構成した場合には、動作周波数の上限を高くすることができ、また、ベース・エミッタ間の電位差がFETのゲート・ソース間の電位差よりも小さいため移相回路に入出力される信号振幅の減衰を少なくすることができる。したがって、少なくとも1段目の移相回路をバイポーラトランジスタを用いて構成することが好ましい。但し、2段目の移相回路は高入力インピーダンスにする必要があるため、FETを用いて構成することが好ましい。
【0134】
【発明の効果】
以上の各実施形態に基づく説明から明らかなように、この発明の同調増幅器は、最大減衰量が入力側インピーダンス素子と帰還側インピーダンス素子の抵抗比nによって決まるとともに、同調周波数が各移相回路におけるCR回路やLR回路の時定数によって決まるため、最大減衰量や同調周波数および同調周波数における利得を互いに干渉しあうことなく設定することができる。
【0135】
また、同調増幅器内の2つの移相回路をCR回路を含んで構成した場合には、同調増幅器全体を容易に集積化することができる。同様に、2つの移相回路をLR回路を含んで構成した場合には、集積化によって小さなインダクタを形成することにより容易に同調周波数の高周波化が可能となる。一方の移相回路をCR回路を含んで、他方の移相回路をLR回路を含んで構成した場合には、温度等による特性の変動を防止して特性の安定化が可能となる。
【0136】
また、同調増幅器の出力として分圧回路を通す前の信号を取り出すことにより、同調増幅器に増幅作用を持たせることができる。
【図面の簡単な説明】
【図1】本発明を適用した第1の実施形態の同調増幅器の構成を示す回路図である。
【図2】図1に示した前段の移相回路の構成を抜き出して示した回路図である。
【図3】前段の移相回路の入出力電圧とキャパシタ等に現れる電圧との関係を示すベクトル図である。
【図4】図1に示した後段の移相回路の構成を抜き出して示した回路図である。
【図5】後段の移相回路の入出力電圧とキャパシタ等に現れる電圧との関係を示すベクトル図である。
【図6】2つの移相回路の全体を所定の伝達関数を有する回路に置き換えた回路図である。
【図7】図6に示す構成をミラーの定理によって変換した回路図である。
【図8】図1に示した同調増幅器の同調特性を示す図である。
【図9】同調増幅器に含まれる2つの移相回路に入出力される信号間の位相関係を示す図である。
【図10】本発明を適用した第2の実施形態の同調増幅器の構成を示す回路図である。
【図11】図10に示した前段の移相回路の構成を抜き出して示した回路図である。
【図12】前段の移相回路の入出力電圧とインダクタ等に現れる電圧との関係を示すベクトル図である。
【図13】図10に示した後段の移相回路の構成を抜き出して示した回路図である。
【図14】後段の移相回路の入出力電圧とインダクタ等に現れる電圧との関係を示すベクトル図である。
【図15】本発明を適用した第3の実施形態の同調増幅器の構成を示す回路図である。
【図16】第3の実施形態の同調増幅器の他の構成を示す回路図である。
【図17】移相回路と非反転回路の接続形態を示す図である。
【図18】移相回路と位相反転回路の接続形態を示す図である。
【図19】従来の同調増幅器における同調周波数、同調周波数における利得、最大減衰量の関係の一例を示す特性曲線図である。
【符号の説明】
1 同調増幅器
10C、30C 移相回路
12、32、52 FET
14、34 キャパシタ
16、18、20、40、38 抵抗
36 可変抵抗
50 非反転回路
70 帰還抵抗
74 入力抵抗
90 入力端子
92 出力端子
160 分圧回路
Claims (18)
- 縦続接続された全域通過型の2つの移相回路、非反転回路および分圧回路と、これら縦続接続された複数の回路の最終段の出力を初段の入力側に帰還させるとともにこの帰還信号と入力信号とを加算して初段の回路に入力する加算回路とを備え、前記2つの移相回路の全体により位相シフト量の合計が360°となる周波数近傍の信号のみを通過させるとともに、前記分圧回路に入力前の信号を同調出力として取り出すことを特徴とする同調増幅器。
- 請求項1において、
前記2つの移相回路のそれぞれは、入力された交流信号を同相および逆相の交流信号に変換して出力する変換手段と、前記変換手段によって変換された一方の交流信号をキャパシタあるいはインダクタを介して、他方の交流信号を抵抗を介して合成する合成手段とを含んでおり、入力される交流信号の周波数に応じて振幅が一定で位相のみが所定量シフトした信号を出力し、前記2つの移相回路の全体によりある周波数で位相シフト量の合計が360°となることを特徴とする同調増幅器。 - 請求項1または2において、
前記加算回路は、帰還側インピーダンス素子と入力側インピーダンス素子とを有しており、前記帰還側インピーダンス素子および前記入力側インピーダンス素子のそれぞれを介することにより前記帰還信号と前記入力信号とを加算しており、
前記2つの移相回路のそれぞれに含まれる前記変換手段は、ソースおよびドレインのそれぞれにあるいはエミッタおよびコレクタのそれぞれに抵抗値がほぼ等しい抵抗が接続されているとともに、ゲートあるいはベースに交流信号が入力されるトランジスタによって構成されており、前記トランジスタのソース・ドレイン間あるいはエミッタ・コレクタ間に前記合成手段を構成するキャパシタおよび前記抵抗からなるCR回路を接続しており、
前記CR回路を構成する前記キャパシタおよび前記抵抗の接続の仕方を前記2つの移相回路において反対にしたことを特徴とする同調増幅器。 - 請求項1または2において、
前記加算回路は、帰還側インピーダンス素子と入力側インピーダンス素子とを有しており、前記帰還側インピーダンス素子および前記入力側インピーダンス素子のそれぞれを介することにより前記帰還信号と前記入力信号とを加算しており、
前記2つの移相回路のそれぞれに含まれる前記変換手段は、ソースおよびドレインのそれぞれにあるいはエミッタおよびコレクタのそれぞれに抵抗値がほぼ等しい抵抗が接続されているとともに、ゲートあるいはベースに交流信号が入力されるトランジスタによって構成されており、前記トランジスタのソース・ドレイン間あるいはエミッタ・コレクタ間に前記合成手段を構成するインダクタおよび前記抵抗からなるLR回路を接続しており、
前記LR回路を構成する前記インダクタおよび前記抵抗の接続の仕方を前記2つの移相回路において反対にしたことを特徴とする同調増幅器。 - 請求項1または2において、
前記加算回路は、帰還側インピーダンス素子と入力側インピーダンス素子とを有しており、前記帰還側インピーダンス素子および前記入力側インピーダンス素子のそれぞれを介することにより前記帰還信号と前記入力信号とを加算しており、
前記2つの移相回路の一方において、前記変換手段は、ソースおよびドレインのそれぞれにあるいはエミッタおよびコレクタのそれぞれに抵抗値がほぼ等しい抵抗が接続されているとともに、ゲートあるいはベースに交流信号が入力されるトランジスタによって構成されており、前記トランジスタのソース・ドレイン間あるいはエミッタ・コレクタ間に前記合成手段を構成するキャパシタおよび前記抵抗からなるCR回路を接続しており、
前記2つの移相回路の他方において、前記変換手段は、ソースおよびドレインのそれぞれにあるいはエミッタおよびコレクタのそれぞれに抵抗値がほぼ等しい抵抗が接続されているとともに、ゲートあるいはベースに交流信号が入力されるトランジスタによって構成されており、前記トランジスタのソース・ドレイン間あるいはエミッタ・コレクタ間に前記合成手段を構成するインダクタおよび前記抵抗からなるLR回路を接続しており、
前記キャパシタあるいは前記インダクタからなるリアクタンス素子と前記抵抗の接続の仕方を、前記2つの移相回路において反対にしたことを特徴とする同調増幅器。 - 縦続接続された全域通過型の2つの移相回路、位相反転回路および分圧回路と、これら縦続接続された複数の回路の最終段の出力を初段の入力側に帰還させるとともにこの帰還信号と入力信号とを加算して初段の回路に入力する加算回路とを備え、前記2つの移相回路の全体により位相シフト量の合計が180°となる周波数近傍の信号のみを通過させるとともに、前記分圧回路に入力前の信号を同調出力として取り出すことを特徴とする同調増幅器。
- 請求項6において、
前記2つの移相回路のそれぞれは、入力された交流信号を同相および逆相の交流信号に変換して出力する変換手段と、前記変換手段によって変換された一方の交流信号をキャパシタあるいはインダクタを介して、他方の交流信号を抵抗を介して合成する合成手段とを含んでおり、入力される交流信号の周波数に応じて振幅が一定で位相のみが所定量シフトした信号を出力し、前記2つの移相回路の全体によりある周波数で位相シフト量の合計が180°となることを特徴とする同調増幅器。 - 請求項6または7において、
前記加算回路は、帰還側インピーダンス素子と入力側インピーダンス素子とを有しており、前記帰還側インピーダンス素子および前記入力側インピーダンス素子のそれぞれを介することにより前記帰還信号と前記入力信号とを加算しており、
前記2つの移相回路のそれぞれに含まれる前記変換手段は、ソースおよびドレインのそれぞれにあるいはエミッタおよびコレクタのそれぞれに抵抗値がほぼ等しい抵抗が接続されているとともに、ゲートあるいはベースに交流信号が入力されるトランジスタによって構成されており、前記トランジスタのソース・ドレイン間あるいはエミッタ・コレクタ間に前記合成手段を構成するキャパシタおよび前記抵抗からなるCR回路を接続しており、
前記CR回路を構成する前記キャパシタおよび前記抵抗の接続の仕方を前記2つの移相回路において同じにしたことを特徴とする同調増幅器。 - 請求項6または7において、
前記加算回路は、帰還側インピーダンス素子と入力側インピーダンス素子とを有しており、前記帰還側インピーダンス素子および前記入力側インピーダンス素子のそれぞれを介することにより前記帰還信号と前記入力信号とを加算しており、
前記2つの移相回路のそれぞれに含まれる前記変換手段は、ソースおよびドレインのそれぞれにあるいはエミッタおよびコレクタのそれぞれに抵抗値がほぼ等しい抵抗が接続されているとともに、ゲートあるいはベースに交流信号が入力されるトランジスタによって構成されており、前記トランジスタのソース・ドレイン間あるいはエミッタ・コレクタ間に前記合成手段を構成するインダクタおよび前記抵抗からなるLR回路を接続しており、
前記LR回路を構成する前記インダクタおよび前記抵抗の接続の仕方を前記2つの移相回路において同じにしたことを特徴とする同調増幅器。 - 請求項6または7において、
前記加算回路は、帰還側インピーダンス素子と入力側インピーダンス素子とを有しており、前記帰還側インピーダンス素子および前記入力側インピーダンス素子のそれぞれを介することにより前記帰還信号と前記入力信号とを加算しており、
前記2つの移相回路の一方において、前記変換手段は、ソースおよびドレインのそれぞれにあるいはエミッタおよびコレクタのそれぞれに抵抗値がほぼ等しい抵抗が接続されているとともに、ゲートあるいはベースに交流信号が入力されるトランジスタによって構成されており、前記トランジスタのソース・ドレイン間あるいはエミッタ・コレクタ間に前記合成手段を構成するキャパシタおよび前記抵抗からなるCR回路を接続しており、
前記2つの移相回路の他方において、前記変換手段は、ソースおよびドレインのそれぞれにあるいはエミッタおよびコレクタのそれぞれに抵抗値がほぼ等しい抵抗が接続されているとともに、ゲートあるいはベースに交流信号が入力されるトランジスタによって構成されており、前記トランジスタのソース・ドレイン間あるいはエミッタ・コレクタ間に前記合成手段を構成するインダクタおよび前記抵抗からなるLR回路を接続しており、
前記キャパシタあるいは前記インダクタからなるリアクタンス素子と前記抵抗の接続の仕方を、前記2つの移相回路において同じにしたことを特徴とする同調増幅器。 - 請求項1〜10のいずれかにおいて、
前記2つの移相回路の少なくとも一方の位相シフト量を変えることにより同調周波数を可変することを特徴とする同調増幅器。 - 請求項3〜5、8〜10のいずれかにおいて、
前記2つの移相回路の少なくとも一方に含まれる前記CR回路あるいは前記LR回路の時定数を変えることにより同調周波数を可変することを特徴とする同調増幅器。 - 請求項12において、
前記CR回路あるいは前記LR回路に含まれる抵抗を可変抵抗によって形成し、この可変抵抗の抵抗値を変えることを特徴とする同調増幅器。 - 請求項13において、
前記可変抵抗はFETによって形成されており、ゲート電圧を変えることによりソース・ドレイン間のチャネル抵抗を変化させることを特徴とする同調増幅器。 - 請求項13において、
前記可変抵抗をpチャネル型のFETとnチャネル型のFETとを並列接続することにより形成し、ゲート電圧を変えることにより並列接続された各FETのチャネル抵抗を変えることを特徴とする同調増幅器。 - 請求項12において、
前記CR回路に含まれるキャパシタを可変容量素子によって形成し、この可変容量素子の静電容量を変えることを特徴とする同調増幅器。 - 請求項3〜5、8〜10のいずれかにおいて、
前記帰還側インピーダンス素子および前記入力側インピーダンス素子は抵抗であり、すくなくとも一方の抵抗値を可変することにより最大減衰量を変化させることを特徴とする同調増幅器。 - 請求項1〜17のいずれかにおいて、
構成部品を半導体基板上に一体形成したことを特徴とする同調増幅器。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32108395A JP3628402B2 (ja) | 1995-11-15 | 1995-11-15 | 同調増幅器 |
TW85101900A TW293202B (en) | 1995-11-15 | 1996-02-15 | Tuned amplifier |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32108395A JP3628402B2 (ja) | 1995-11-15 | 1995-11-15 | 同調増幅器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09139634A JPH09139634A (ja) | 1997-05-27 |
JP3628402B2 true JP3628402B2 (ja) | 2005-03-09 |
Family
ID=18128628
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32108395A Expired - Fee Related JP3628402B2 (ja) | 1995-11-15 | 1995-11-15 | 同調増幅器 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP3628402B2 (ja) |
TW (1) | TW293202B (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010074421A (ja) * | 2008-09-17 | 2010-04-02 | Denso Corp | フィルタ回路 |
-
1995
- 1995-11-15 JP JP32108395A patent/JP3628402B2/ja not_active Expired - Fee Related
-
1996
- 1996-02-15 TW TW85101900A patent/TW293202B/zh active
Also Published As
Publication number | Publication date |
---|---|
TW293202B (en) | 1996-12-11 |
JPH09139634A (ja) | 1997-05-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3628334B2 (ja) | 同調増幅器 | |
WO1996021970A1 (fr) | Circuit d'accord | |
EP0768753A1 (en) | Tuned amplifier | |
JP3628402B2 (ja) | 同調増幅器 | |
JP3628407B2 (ja) | 同調増幅器 | |
JP3764483B2 (ja) | 同調制御方式 | |
JP3625526B2 (ja) | 同調増幅器 | |
JP3766472B2 (ja) | 同調回路 | |
JPH0974319A (ja) | 受信機 | |
JPH0865100A (ja) | 同調増幅器 | |
JP3636774B2 (ja) | 同調増幅器 | |
JPH08154034A (ja) | 同調増幅器 | |
JPH0936659A (ja) | 発振器 | |
JP3628388B2 (ja) | 同調増幅器 | |
JP3628389B2 (ja) | 同調増幅器 | |
JPH08265056A (ja) | 同調増幅器 | |
JPH09191229A (ja) | 同調制御方式 | |
JP3628408B2 (ja) | 同調制御方式 | |
JPH0865102A (ja) | 同調増幅器 | |
JPH08111612A (ja) | 発振器 | |
WO1996004712A1 (fr) | Amplificateur d'accord | |
JPH0974318A (ja) | 受信機 | |
JPH0865043A (ja) | 発振器 | |
JPH09214288A (ja) | 同調回路 | |
JPH09223934A (ja) | 同調回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040527 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041207 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041208 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |