JP3625439B2 - ３レベルインバータのゲート制御装置および方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、自己消弧素子型の電力半導体素子（以下、単に「自己消弧素子」という）を用いた３レベルインバータのゲート制御装置および方法に関し、特にスイッチング動作時に最短の転流ループを形成することにより自己消弧素子の破損を防止した３レベルインバータのゲート制御装置および方法に関するものである。
【０００２】
【従来の技術】
一般的な３レベルインバータとしては、たとえば、ＰＥＳＣ（２００１年）の第１１３５頁〜１１４０頁に記載された「能動ＮＰＣスイッチを適用した３レベル電源インバータのロスバランシング（Ｌｏｓｓ Ｂａｌａｎｃｉｎｇ ｉｎ Ｔｈｒｅｅ−Ｌｅｖｅｌ Ｖｏｌｔａｇｅ Ｓｏｕｒｃｅ Ｉｎｖｅｒｔｅｒｓａｐｐｌｙｉｎｇ Ａｃｔｉｖｅ ＮＰＣ Ｓｗｉｔｃｈｅｓ）」に参照することができる。
【０００３】
上記文献中の図３〜図５（Ｆｉｇｓ．３〜５）および表３（ＴＡＢＬＥＩＩＩ）に参照されるように、能動ＮＰＣスイッチ（Ａｃｔｉｖｅ ＮＰＣ Ｓｗｉｔｃｈｅｓ）としては、自己消弧素子Ｔ５、Ｔ６が付加されている。
また、直流電源の中性点電位を３レベルインバータに出力する場合に、４種類のゲート制御方法が記述されている。
【０００４】
上記文献の目的は、４種類のゲート制御方法を適宜選択して、３レベルインバータを構成する自己消弧素子Ｔ５、Ｔ６の発生損失を平準化することにある。
したがって、３レベルインバータ内の配線構造のインダクタンスを考慮した転流動作については、特に記述されていない。
【０００５】
【発明が解決しようとする課題】
従来の３レベルインバータのゲート制御装置および方法は以上のように、３レベルインバータ内の配線構造のインダクタンスを考慮した転流動作について工夫が施されていないので、３レベルインバータの信頼性の低下を招くという問題点があった。
【０００６】
特に、３レベルインバータを構成する各自己消弧素子間の転流時に、転流ループを形成する配線構造のインダクタンス（配線素子数に対応する）が大きくなると、スイッチング動作時に自己消弧素子を破損するという問題点があった。
【０００７】
この発明は上記のような問題点を解決するためになされたもので、自己消弧素子間の転流時に最短の転流ループを形成することにより、転流ループのインダクタンスを小さくして自己消弧素子の破損を防止した３レベルインバータのゲート制御装置および方法を得ることを目的とする。
【０００８】
【課題を解決するための手段】
この発明に係る３レベルインバータのゲート制御装置は、第１〜第３の電位レベルを有する第１〜第３の直流端子と、第１および第３の直流端子間に直列接続された第１〜第４の自己消弧素子と、第１および第２の自己消弧素子の接続点と第３および第４の自己消弧素子の接続点との間に逆並列接続された第１および第２のクランプダイオードと、第１および第２のクランプダイオードの各両端子間に個別に逆並列接続された第５および第６の自己消弧素子とを備え、第１および第２のクランプダイオードの接続点が第２の直流端子に接続された３レベルインバータのゲート制御装置において、第１および第３の自己消弧素子に対する第１の導通制御指令と第２および第４の自己消弧素子に対する第２の導通制御指令とを生成するＰＷＭ回路と、第１および第２の導通制御指令に基づいて第１〜第６の自己消弧素子のゲートに対するゲート信号を生成するゲート制御回路とを備え、ゲート制御回路は、第１および第２の導通制御指令を個別に反転する第１および第２の反転回路と、第１および第２の導通制御指令と反転後の第１および第２の導通制御指令とに基づいてゲート信号を生成するディレイ回路群とを含み、第３および第５の自己消弧素子は同時に導通制御され、第２および第６の自己消弧素子は同時に導通制御されるものである。
【０００９】
また、この発明に係る３レベルインバータのゲート制御装置によるディレイ回路群は、第１〜第４の自己消弧素子に対する第１〜第４のゲート信号を生成する第１〜第４のオンディレイ回路と、第５の自己消弧素子に対する第５のゲート信号を生成する第５のオンディレイ回路および第１のオフディレイ回路からなる第１の直列回路と、第６の自己消弧素子に対する第６のゲート信号を生成する第６のオンディレイ回路および第２のオフディレイ回路からなる第２の直列回路とを含み、第１および第２のオフディレイ回路の第１のデッドタイムは、第５および第６のオンディレイ回路のデッドタイムよりも短く設定され、第１〜第４のオンディレイ回路の第２のデッドタイムは、第５および第６のオンディレイ回路のデッドタイムよりも長く設定され、第５の自己消弧素子は、第３の自己消弧素子の導通開始時点よりも先行して導通開始するとともに、第３の自己消弧素子の導通終了時点よりも遅れて導通終了し、第６の自己消弧素子は、第２の自己消弧素子の導通開始時点よりも先行して導通開始するとともに、第２の自己消弧素子の導通終了時点よりも遅れて導通終了するものである。
【００１０】
また、この発明に係る３レベルインバータのゲート制御装置は、３レベルインバータの出力電流の極性に応じた電流極性信号を生成する正極性比較器および負極性比較器と、正極性比較器および負極性比較器からの各電流極性信号を個別に反転する第３および第４の反転回路とを備え、ゲート制御回路は、各電流極性信号と第３および第４の反転回路の各出力信号とに応じてゲート信号を切り換え選択する第１〜第６の選択回路を含み、出力電流が正極性を示す場合には、第３および第５の自己消弧素子が同時に導通制御され、出力電流が負極性を示す場合には、第２および第６の自己消弧素子が同時に導通制御されるものである。
【００１１】
また、この発明に係る３レベルインバータのゲート制御装置によるゲート制御回路は、第３のオンディレイ回路の出力信号と第１の直列回路の出力信号との排他的論理和をとって第５の自己消弧素子のゲートに対するゲート信号を生成する第１の排他的オア回路と、第２のオンディレイ回路の出力信号と第２の直列回路の出力信号との排他的論理和をとって第６の自己消弧素子のゲートに対するゲート信号を生成する第２の排他的オア回路とを含み、第５の自己消弧素子は、第３の自己消弧素子の導通開始時点よりも先行して導通開始し、第３の自己消弧素子の導通期間中は不導通状態を保持するとともに、第３の自己消弧素子の導通終了時点から第１のデッドタイムだけ導通し、第６の自己消弧素子は、第２の自己消弧素子の導通開始時点よりも先行して導通開始し、第２の自己消弧素子の導通期間中は不導通状態を保持するとともに、第２の自己消弧素子の導通終了時点から第１のデッドタイムだけ導通するものである。
【００１２】
また、この発明に係る３レベルインバータのゲート制御装置によるゲート制御回路は、第２および第３のオンディレイ回路の出力信号を個別に反転する第５および第６の反転回路と、第１の直列回路の出力信号と第５の反転回路の出力信号との論理積をとる第１のアンド回路と、第１の排他的オア回路の出力信号と第１のアンド回路の出力信号との論理和をとって第５の自己消弧素子のゲートに対するゲート信号を生成する第１のオア回路と、第２の直列回路の出力信号と第６の反転回路の出力信号との論理積をとる第２のアンド回路と、第２の排他的オア回路の出力信号と第２のアンド回路の出力信号との論理和をとって第６の自己消弧素子のゲートに対するゲート信号を生成する第２のオア回路とを含み、第５の自己消弧素子は、第３の自己消弧素子の導通開始時点よりも先行して導通開始し、第１および第２の自己消弧素子が同時に不導通となる期間以外は不導通状態を保持するとともに、第３の自己消弧素子の導通終了時点から第１のデッドタイムだけ導通し、第６の自己消弧素子は、第２の自己消弧素子の導通開始時点よりも先行して導通開始し、第３および第４の自己消弧素子が同時に不導通となる期間以外は不導通状態を保持するとともに、第２の自己消弧素子の導通終了時点から第１のデッドタイムだけ導通するものである。
【００１３】
また、この発明に係る３レベルインバータのゲート制御方法は、第１〜第３の電位レベルを有する第１〜第３の直流端子と、第１および第３の直流端子間に直列接続された第１〜第４の自己消弧素子と、第１および第２の自己消弧素子の接続点と第３および第４の自己消弧素子の接続点との間に逆並列接続された第１および第２のクランプダイオードと、第１および第２のクランプダイオードの各両端子間に個別に逆並列接続された第５および第６の自己消弧素子とを備え、第１および第２のクランプダイオードの接続点が第２の直流端子に接続された３レベルインバータのゲート制御方法において、第３および第５の自己消弧素子を同時に導通制御するとともに、第２および第６の自己消弧素子を同時に導通制御するものである。
【００１４】
また、この発明に係る３レベルインバータのゲート制御方法は、第５の自己消弧素子を、第３の自己消弧素子の導通開始時点よりも先行して導通開始させるとともに、第３の自己消弧素子の導通終了時点よりも遅れて導通終了させ、第６の自己消弧素子を、第２の自己消弧素子の導通開始時点よりも先行して導通開始させるとともに、第２の自己消弧素子の導通終了時点よりも遅れて導通終了させるものである。
【００１５】
また、この発明に係る３レベルインバータのゲート制御方法は、３レベルインバータの出力電流が正極性を示す場合には、第３および第５の自己消弧素子を同時に導通制御し、出力電流が負極性を示す場合には、第２および第６の自己消弧素子を同時に導通制御するものである。
【００１６】
また、この発明に係る３レベルインバータのゲート制御方法は、第５の自己消弧素子を、第３の自己消弧素子の導通開始時点よりも先行して導通開始させ、第３の自己消弧素子の導通期間中は不導通状態に保持させるとともに、第３の自己消弧素子の導通終了時点から所定時間だけ導通させ、第６の自己消弧素子を、第２の自己消弧素子の導通開始時点よりも先行して導通開始させ、第２の自己消弧素子の導通期間中は不導通状態に保持させるとともに、第２の自己消弧素子の導通終了時点から所定時間だけ導通させるものである。
【００１７】
また、この発明に係る３レベルインバータのゲート制御方法は、第５の自己消弧素子を、第３の自己消弧素子の導通開始時点よりも先行して導通開始させ、第１および第２の自己消弧素子が同時に不導通となる期間以外は不導通状態に保持させるとともに、第３の自己消弧素子の導通終了時点から所定時間だけ導通させ、第６の自己消弧素子を、第２の自己消弧素子の導通開始時点よりも先行して導通開始させ、第３および第４の自己消弧素子が同時に不導通となる期間以外は不導通状態に保持させるとともに、第２の自己消弧素子の導通終了時点から所定時間だけ導通させるものである。
【００１８】
【発明の実施の形態】
実施の形態１．
以下、図面を参照しながら、この発明の実施の形態１について詳細に説明する。
図１はこの発明の実施の形態１における転流ループを説明するための回路構成図であり、一般的な３レベルインバータの主回路１相分の構成を示している。
【００１９】
図１において、１は３レベルインバータ（以下、単に「インバータ」という）、Ｐ、Ｃ、Ｎはインバータ１の直流端子である。
直流端子Ｐ、Ｃ、Ｎは、それぞれ、「＋」、「０」、「−」の３つの電位（３レベル）を有する。
【００２０】
Ｃ１、Ｃ２は直流端子Ｐ、Ｎ間に直列に挿入された直流コンデンサであり、直流コンデンサＣ１は直流端子Ｐ、Ｃ間に挿入され、直流コンデンサＣ２は直流端子Ｃ、Ｎ間に接続されている。
【００２１】
Ｔ１、Ｔ２、Ｔ３、Ｔ４は直流端子Ｐ、Ｎ間に直列接続された自己消弧素子であり、自己消弧素子Ｔ２およびＴ３の中間接続点は、インバータ１の出力端子を構成しており、交流電圧Ｖｏｕｔを出力する。
【００２２】
Ｄ１、Ｄ２、Ｄ３、Ｄ４は各自己消弧素子Ｔ１、Ｔ２、Ｔ３、Ｔ４に個別に逆並列接続されたダイオードである。
【００２３】
Ｄ５は直流端子Ｐ側のクランプダイオードであり、自己消弧素子Ｔ１およびＴ２の中間接続点と直流端子Ｃとの間に挿入されている。
Ｄ６は直流端子Ｎ側のクランプダイオードであり、自己消弧素子Ｔ３およびＴ４の中間接続点と直流端子Ｃとの間に挿入されている。
【００２４】
Ｔ５、Ｔ６は各クランプダイオードＤ５、Ｄ６に個別に逆並列接続された自己消弧素子である。
Ｌ１、Ｌ２、Ｌ３、Ｌ４はインバータ１内に形成される４つの転流ループであり、各自己消弧素子Ｔ２、Ｔ３、Ｔ５、Ｔ６のオンオフにより切り換え形成される。
【００２５】
次に、図１に示したインバータ１における基本的な転流ループＬ１〜Ｌ４の切り換え形成動作について説明する。
図１において、転流ループＬ１は、自己消弧素子Ｔ１（または、ダイオードＤ１）と自己消弧素子Ｔ５（または、クランプダイオードＤ５）との間の転流時に形成される。
【００２６】
転流ループＬ１は、直流コンデンサＣ１→自己消弧素子Ｔ１（または、ダイオードＤ１）→自己消弧素子Ｔ５（または、クランプダイオードＤ５）を介した閉ループからなる。
【００２７】
転流ループＬ２は、自己消弧素子Ｔ１（または、ダイオードＤ１）と自己消弧素子Ｔ３（または、ダイオードＤ３）との間の転流時に形成され、直流コンデンサＣ１→自己消弧素子Ｔ１（または、ダイオードＤ１）→自己消弧素子Ｔ２（または、ダイオードＤ２）→自己消弧素子Ｔ３（または、ダイオードＤ３）→自己消弧素子Ｔ６（または、クランプダイオードＤ６）を介した閉ループからなる。
【００２８】
転流ループＬ３は、自己消弧素子Ｔ２（または、ダイオードＤ２）と自己消弧素子Ｔ４（または、ダイオードＤ４）との間の転流時に形成され、直流コンデンサＣ２→自己消弧素子Ｔ５（または、クランプダイオードＤ５）→自己消弧素子Ｔ２（または、ダイオードＤ２）→自己消弧素子Ｔ３（または、ダイオードＤ３）→自己消弧素子Ｔ４（または、ダイオードＤ４）を介した閉ループからなる。
【００２９】
転流ループＬ４は、自己消弧素子Ｔ６（または、クランプダイオードＤ６）と自己消弧素子Ｔ４（または、ダイオードＤ４）との間の転流時に形成され、直流コンデンサＣ２→自己消弧素子Ｔ６（または、クランプダイオードＤ６）→自己消弧素子Ｔ５（または、クランプダイオードＤ５）を介した閉ループからなる。
【００３０】
なお、各転流ループＬ１〜Ｌ４の閉ループの記載において、たとえば「自己消弧素子Ｔ１（または、ダイオードＤ１）」は、インバータ１の出力電流Ｉｏｕｔの極性に応じて自己消弧素子Ｔ１またはダイオードＤ１のいずれかが通流するという意味である。
【００３１】
ここで、転流ループＬ１〜Ｌ４の配線構造インダクタンスに注目すれば、閉ループを形成する半導体素子（自己消弧素子、ダイオード）の直列数の比較から、転流ループＬ１、Ｌ４の配線構造インダクタンスは、転流ループＬ２、Ｌ３の配線構造インダクタンスよりも小さくなる。
【００３２】
次に、図２の回路構成図を参照しながら、この発明の実施の形態１によるゲート制御装置の具体的な回路構成について説明する。
図２において、２はＰＷＭ回路であり、直流端子Ｐ側の自己消弧素子Ｔ１、Ｔ３（図１参照）に対する導通制御指令ＳＰと、直流端子Ｎ側の自己消弧素子Ｔ２、Ｔ４に対する導通制御指令ＳＮとを生成する。
【００３３】
３はＰＷＭ回路２に接続されたゲート制御回路であり、導通制御指令ＳＰおよびＳＮに基づいて、自己消弧素子Ｔ１〜Ｔ６に対するゲート指令ＳＴ１〜ＳＴ６を出力する。
【００３４】
ゲート制御回路３内において、３Ｐ、３Ｎは導通制御指令ＳＰ、ＳＮの符号を反転する反転回路、３１〜３４はデッドタイムＴｄ（実際上、Ｔｄ＝数１０μｓ）の遅れ要素を有するオンディレイ回路である。
【００３５】
オンディレイ回路３１は、導通制御指令ＳＰに基づいて、自己消弧素子Ｔ１に対するゲート信号ＳＴ１を出力する。
オンディレイ回路３２は、反転回路３Ｎを介して符号反転された導通制御指令ＳＮに基づいて、自己消弧素子Ｔ２およびＴ６に対するゲート信号ＳＴ２を出力する。
【００３６】
オンディレイ回路３３は、反転回路３Ｐを介して符号反転された導通制御指令ＳＰに基づいて、自己消弧素子Ｔ３およびＴ５に対するゲート信号ＳＴ３を出力する。
オンディレイ回路３４は、導通制御指令ＳＮに基づいて、自己消弧素子Ｔ４に対するゲート信号ＳＴ４を出力する。
【００３７】
４は自己消弧素子Ｔ１〜Ｔ６の各ゲートを駆動するゲートドライブ回路であり、ゲート制御回路３からの各ゲート信号ＳＴ１〜ＳＴ４に基づいて、各自己消弧素子Ｔ１〜Ｔ６に対するオンゲートパルスＰＴ１〜ＰＴ６を出力する。
ゲートドライブ回路４内において、４１〜４６は各自己消弧素子Ｔ１〜Ｔ６に対応したゲート回路である。
【００３８】
次に、図１とともに、図３を参照しながら、図２に示したこの発明の実施の形態１によるゲート制御動作について説明する。
図３は図２内のゲート制御回路３の動作を示すタイミングチャートである。
【００３９】
図３において、ＰＷＭ回路２から出力される導通制御指令ＳＰおよびＳＮの定常動作論理（転流時を除く）は、インバータ１の出力電圧Ｖｏｕｔに対して、以下のように、３つのモード「Ｐ」、「０」、「Ｎ」を有する。
【００４０】
第１のモード「Ｐ」は、ＳＰ＝１、ＳＮ＝０の場合（時刻ｔ１以前の状態）であり、自己消弧素子Ｔ１、Ｔ２がオンされて、インバータ１の出力電圧Ｖｏｕｔが「＋」電位のモードである。
【００４１】
第２のモード「０」は、ＳＰ＝０、ＳＮ＝０の場合（時刻ｔ１〜ｔ３、時刻ｔ５〜ｔ７の状態）であり、自己消弧素子Ｔ２、Ｔ３、Ｔ５、Ｔ６がオンされて、インバータ１の出力電圧Ｖｏｕｔが「０」電位のモードである。
【００４２】
第３のモード「Ｎ」は、ＳＰ＝０、ＳＮ＝１の場合（時刻ｔ３〜ｔ５の状態）であり、自己消弧素子Ｔ３、Ｔ４がオンされて、インバータ１の出力電圧Ｖｏｕｔが「−」電位のモードである。
【００４３】
このように、時刻ｔ１以前の期間においては、第１のモード「Ｐ」（ＳＰ＝１、ＳＮ＝０、ＳＴ１＝ＳＴ２＝１）であり、自己消弧素子Ｔ１、Ｔ２にはオンゲートパルスＰＴ１、ＰＴ２が与えられる。
【００４４】
なお、ＳＴ２＝１の場合には、自己消弧素子Ｔ６に対してもオンゲートパルスＰＴ６が与えられるが、自己消弧素子Ｔ３、Ｔ４がオフされているので、出力電流Ｉｏｕｔは通流しない。
【００４５】
その後、時刻ｔ１において、ＳＰ＝０になると、ＳＴ１＝０になるが、ＳＴ２＝１の状態は継続される。
【００４６】
続いて、オンディレイ回路３３のオン動作遅れ時間Ｔｄに相当する時刻ｔ２において、ＳＴ３＝１になり、自己消弧素子Ｔ３、Ｔ５に対してオンゲートパルスＰＴ３、ＰＴ５が与えられる。
【００４７】
ここで、インバータ１の出力電流Ｉｏｕｔ（図１参照）の極性を正と定義すると、時刻ｔ１〜ｔ２の期間に出力電流Ｉｏｕｔが負極性の場合には、この出力電流Ｉｏｕｔは、ダイオードＤ２およびＤ１を経由して、直流端子Ｐへ通流している。
【００４８】
時刻ｔ２において、自己消弧素子Ｔ３およびＴ５がオンされると、転流ループＬ１およびＬ２が同時に発生する。このとき、ダイオードＤ１が逆回復すれば、出力電流Ｉｏｕｔは、ダイオードＤ２→自己消弧素子Ｔ５→直流端子Ｃの経路と、自己消弧素子Ｔ３→クランプダイオードＤ６→直流端子Ｃの経路とに分流して流れる。
【００４９】
ここで、前述したように、転流ループＬ１の配線構造インダクタンスは、転流ループＬ２よりも小さいので、転流ループＬ１内の自己消弧素子Ｔ５の電流は、転流ループＬ２内の自己消弧素子Ｔ３の電流よりも大きくなる。
【００５０】
また、自己消弧素子Ｔ５が設けられていない場合の転流ループＬ２のインダクタンスと比べて、等価的に並列の転流ループのインダクタンスを小さくすることができる。
【００５１】
続いて、時刻ｔ２〜ｔ３の期間は、第２のモード「０」（ＳＰ＝０、ＳＮ＝０、ＳＴ２＝ＳＴ３＝１）であり、自己消弧素子Ｔ２、Ｔ３、Ｔ５、Ｔ６に対してオンゲートパルスＰＴ２、ＰＴ３、ＰＴ５、ＰＴ６が与えられる。
【００５２】
次に、時刻ｔ３において、ＳＰ＝０、ＳＮ＝１になると、ＳＴ２＝０になり、自己消弧素子Ｔ２およびＴ６はオフされる。
このとき、出力電流Ｉｏｕｔが正極性の場合には、直流端子Ｃ→クランプダイオードＤ５→自己消弧素子Ｔ２の経路と、直流端子Ｃ→自己消弧素子Ｔ６→ダイオードＤ３の経路とに分流していた電流は、転流ループＬ３およびＬ４で直流端子Ｎ→ダイオードＤ４→ダイオードＤ３の経路に転流する。
【００５３】
また、自己消弧素子Ｔ６が設けられていない場合の転流ループＬ３のインダクタンスと比べて、等価的に並列の転流ループのインダクタンスを小さくすることができる。
【００５４】
続いて、オンディレイ回路３４のオン動作遅れ時間Ｔｄに相当する時刻ｔ４において、ＳＴ４＝１になり、自己消弧素子Ｔ４に対してオンゲートパルスＰＴ４が与えられる。
このとき、自己消弧素子Ｔ３、Ｔ４、Ｔ５にオンゲートパルスＰＴ３、ＰＴ４、ＰＴ５が与えられているので、第３のモード「Ｎ」の状態である。
【００５５】
次に、時刻ｔ５において、ＳＮ＝０になると、ＳＴ４＝０になり、自己消弧素子Ｔ４はオフされる。
【００５６】
続いて、オンディレイ回路３２のオン動作遅れ時間Ｔｄに相当する時刻ｔ６において、ＳＴ２＝１になり、自己消弧素子Ｔ２、Ｔ６にオンゲートパルスＰＴ２、ＰＴ６が与えられる。
【００５７】
ここで、時刻ｔ６の直前に、出力電流Ｉｏｕｔが正極性であって、直流端子Ｎ→ダイオードＤ４→ダイオードＤ３の経路で通流している場合には、自己消弧素子Ｔ２およびＴ６がオンすると、転流ループＬ３およびＬ４で、直流端子Ｃ→クランプダイオードＤ５→自己消弧素子Ｔ２の経路と、直流端子Ｃ→自己消弧素子Ｔ６→ダイオードＤ３の経路との分流経路に転流する。
したがって、自己消弧素子Ｔ５が設けられていない場合の転流ループＬ２のインダクタンスと比べて、等価的に並列の転流ループのインダクタンスを小さくすることができる。
【００５８】
次に、時刻ｔ７において、ＳＰ＝１になると、ＳＴ３＝０になり、自己消弧素子Ｔ３およびＴ５はオフされる。
【００５９】
このとき、出力電流Ｉｏｕｔが負極性の場合には、ダイオードＤ２→自己消弧素子Ｔ５→直流端子Ｃの経路と、自己消弧素子Ｔ３→クランプダイオードＤ６→直流端子Ｃの経路との分流経路の通流状態から、転流ループＬ１およびＬ２で、ダイオードＤ２→ダイオードＤ１→直流端子Ｐの経路へ転流する。
したがって、自己消弧素子Ｔ５が設けられていない場合の転流ループＬ２のインダクタンスと比べて、等価的に並列の転流ループのインダクタンスを小さくすることができる。
【００６０】
以上のように、自己消弧素子Ｔ２およびＴ６を同時導通制御し、自己消弧素子Ｔ３およびＴ５を同時導通制御して、第２のモード「０」の場合に、自己消弧素子Ｔ２、Ｔ３、Ｔ５、Ｔ６がゲートオン状態を形成する。
【００６１】
これにより、転流時において、転流ループＬ１およびＬ２（または、転流ループＬ３およびＬ４）が同時に生じるので、並列の転流ループのインダクタンスを小さくすることができ、転流ループを形成する自己消弧素子の破損を防止することができる。
【００６２】
実施の形態２．
なお、上記実施の形態１では、各オンディレイ回路３１〜３４のデッドタイムＴｄを一定に設定したが、異なるデッドタイムを設定して各自己消弧素子Ｔ４〜Ｔ６のオンオフタイミングをシフトさせてもよい。
【００６３】
図４は自己消弧素子Ｔ４〜Ｔ６のオンオフタイミングをシフトさせたこの発明の実施の形態２によるゲート制御装置を示すブロック図であり、前述（図２参照）と同様のものについては、同一符号を付して、または符号の後に「ａ」を付して、詳述を省略する。
【００６４】
図４において、３ａはＰＷＭ回路２に接続されたゲート制御回路であり、導通制御指令ＳＰおよびＳＮに基づいて、自己消弧素子Ｔ１〜Ｔ６に対するゲート指令ＳＴ１〜ＳＴ６を出力する。
【００６５】
ゲート制御回路３ａ内において、３１ａ〜３４ａは第２のデッドタイムＴｄ２（＞Ｔｄ）の遅れ要素を有するオンディレイ回路、３２および３３は第１のデッドタイムＴｄの遅れ要素を有するオンディレイ回路、３５ａおよび３６ａは第１のデッドタイムＴｄ１（＜Ｔｄ）の遅れ要素を有するオフディレイ回路である。
【００６６】
オンディレイ回路３２は反転回路３Ｎの出力端子に接続され、オンディレイ回路３３は反転回路３Ｐの出力端子に接続されている。
また、オフディレイ回路３５ａ、３６ａは、それぞれ、オンディレイ回路３３、３２に接続されている。
【００６７】
オンディレイ回路３１ａ〜３４ａは、前述のオンディレイ回路３１〜３４と同様に、導通制御指令ＳＰ、ＳＮに基づいて、自己消弧素子Ｔ１〜Ｔ４に対するゲート信号ＳＴ１〜ＳＴ４を出力する。
【００６８】
オンディレイ回路３３およびオフディレイ回路３５ａは、反転回路３Ｐを介して符号反転された導通制御指令ＳＰに基づいて、自己消弧素子Ｔ５に対するゲート信号ＳＴ５を出力する。
【００６９】
オンディレイ回路３２およびオフディレイ回路３６ａは、反転回路３Ｎを介して符号反転された導通制御指令ＳＮに基づいて、自己消弧素子Ｔ６に対するゲート信号ＳＴ６を出力する。
【００７０】
ゲート制御回路３ａから出力される各ゲート信号ＳＴ１〜ＳＴ６は、ゲートドライブ回路４を介してオンゲートパルスＰＴ１〜ＰＴ６となり、各自己消弧素子Ｔ１〜Ｔ６のゲートに印加される。
【００７１】
次に、図１とともに、図５のタイミングチャートを参照しながら、図４に示したこの発明の実施の形態２によるゲート制御回路３ａの動作について説明する。
まず、時刻ｔ１において、ＳＰ＝０になると、ＳＴ１＝０となり、自己消弧素子Ｔ１はオフされる。
【００７２】
続いて、時刻ｔ１からデッドタイムＴｄが経過した後の時刻ｔ２において、オンディレイ回路３３により、ＳＴ５＝１となり、自己消弧素子Ｔ５はオンされる。
【００７３】
一方、オンディレイ回路３３ａにより、時刻ｔ１から第２のデッドタイム（以下、単に「デッドタイム」という）Ｔｄ２だけ遅れた時刻ｔ２′において、ＳＴ３＝１となり、自己消弧素子Ｔ３はオンされる。
【００７４】
ここで、デッドタイムＴｄおよびＴｄ２の間には、Ｔｄ２＞Ｔｄの関係があるので、自己消弧素子Ｔ５のオン時刻ｔ２は、自己消弧素子Ｔ３のオン時刻ｔ２′よりも先行している。
【００７５】
したがって、出力電流Ｉｏｕｔが負極性の場合には、時刻ｔ２において自己消弧素子Ｔ５がオンされると、転流ループＬ１により、ダイオードＤ１から自己消弧素子Ｔ５に転流するので、転流インダクタンスを小さくすることができる。
その後、時刻ｔ２′において自己消弧素子Ｔ３がオンされると、出力電流Ｉｏｕｔは、自己消弧素子Ｔ３→クランプダイオードＤ６の経路に分流する。
【００７６】
次に、時刻ｔ３において、ＳＮ＝１になると、ＳＴ２＝０となり、自己消弧素子Ｔ２はオフされる。
このとき、出力電流Ｉｏｕｔが正極性の場合には、クランプダイオードＤ５→自己消弧素子Ｔ２の経路の分流電流は、自己消弧素子Ｔ６→ダイオードＤ３の分流経路に転流する。
【００７７】
その後、オフディレイ回路３６ａにより、時刻ｔ３から第１のデッドタイム（以下、単に「デッドタイム」という）Ｔｄ１だけ遅れた時刻ｔ４′において、ＳＴ６＝０となり、自己消弧素子Ｔ６がオフされる。
したがって、転流ループＬ４により、ダイオードＤ４に転流するので、転流インダクタンスを小さくすることができる。
【００７８】
続いて、オンディレイ回路３４ａにより、時刻ｔ３からデッドタイムＴｄ２が経過した後の時刻ｔ４において、ＳＴ４＝１となり、自己消弧素子Ｔ４はオンされる。
【００７９】
ここで、デッドタイムＴｄ、Ｔｄ１およびＴｄ２の間に、以下の（１）式を満たす関係があれば、時刻ｔ４′と時刻ｔ４との時間間隔は、デッドタイムＴｄに相当することになる。
【００８０】
Ｔｄ２−Ｔｄ１＝Ｔｄ ・・・（１）
【００８１】
次に、時刻ｔ５において、ＳＮ＝０になると、ＳＴ４＝０となり、自己消弧素子Ｔ４はオフされる。
続いて、オンディレイ回路３２により、時刻ｔ５からデッドタイムＴｄが経過した後の時刻ｔ６において、ＳＴ６＝１となり、自己消弧素子Ｔ６はオンされる。
【００８２】
このとき、出力電流Ｉｏｕｔが正極性の場合には、転流ループＬ４により、ダイオードＤ４から自己消弧素子Ｔ６に転流するので、転流インダクタンスを小さくすることができる。
【００８３】
続いて、オンディレイ回路３２ａにより、時刻ｔ５からデッドタイムＴｄ２が経過した後の時刻ｔ６′において、ＳＴ２＝１となり、自己消弧素子Ｔ２はオンされる。
これにより、自己消弧素子Ｔ６→ダイオードＤ３の経路から、クランプダイオードＤ５→自己消弧素子Ｔ２の経路に分流する。
【００８４】
次に、時刻ｔ７において、ＳＰ＝１になると、ＳＴ３＝０となり、自己消弧素子Ｔ３はオフされる。
このとき、出力電流Ｉｏｕｔが負極性の場合には、自己消弧素子Ｔ３→クランプダイオードＤ６の経路の分流電流は、ダイオードＤ２→自己消弧素子Ｔ５の分流経路に転流する。
【００８５】
その後、オフディレイ回路３５ａにより、デッドタイムＴｄ１だけ遅れた時刻ｔ８′において、ＳＴ５＝０となり、自己消弧素子Ｔ５はオフされる。
したがって、転流ループＬ１により、ダイオードＤ１に転流するので、転流インダクタンスを小さくすることができる。
【００８６】
続いて、オンディレイ回路３１ａにより、時刻ｔ７からデッドタイムＴｄ２が経過した後の時刻ｔ８において、ＳＴ１＝１となり、自己消弧素子Ｔ１はオンされる。
【００８７】
以上のゲート制御により、自己消弧素子Ｔ５は、自己消弧素子Ｔ３の導通開始時点よりも先行して導通開始するとともに、自己消弧素子Ｔ３の導通終了時点よりも遅れて導通終了する。
【００８８】
一方、自己消弧素子Ｔ６は、自己消弧素子Ｔ２の導通開始時点よりも先行して導通開始するとともに、自己消弧素子Ｔ２の導通終了時点よりも遅れて導通終了する。
【００８９】
これにより、転流ループＬ１およびＬ４で転流動作を行うことができ、転流インダクタンスをさらに低減させることができる。
【００９０】
実施の形態３．
なお、上記実施の形態２では、導通制御指令ＳＰ、ＳＮのみに基づいてゲート信号ＳＴ１〜ＳＴ６を生成したが、出力電流Ｉｏｕｔの極性検出値に基づいてゲート信号ＳＴ１〜ＳＴ６を切り換え生成してもよい。
【００９１】
図６は出力電流Ｉｏｕｔの極性検出値を用いたこの発明の実施の形態３による３レベルインバータおよびゲート制御装置を示すブロック図である。
図６において、前述（図１、図２、図４参照）と同様のものについては、同一符号を付して、または符号の後に「ｂ」を付して詳述を省略する。また、ここでは、図面を簡略化するために、ゲートドライブ回路４の図示を省略している。
【００９２】
図６において、３ｂはＰＷＭ回路２に接続されたゲート制御回路であり、導通制御指令ＳＰ、ＳＮおよび出力電流Ｉｏｕｔに基づいて、自己消弧素子Ｔ１〜Ｔ６に対するゲート指令ＳＴ１〜ＳＴ６を出力する。
【００９３】
この場合、ゲート制御回路３ｂの入力信号として、ＰＷＭ回路２からの導通制御指令ＳＰ、ＳＮのみならず、出力電流Ｉｏｕｔの電流極性信号Ｓ６Ｐ、Ｓ６Ｎと、各電流極性信号Ｓ６Ｐ、Ｓ６Ｎの反転信号とが付加されている。
【００９４】
５は出力電流Ｉｏｕｔを検出する電流検出器、６Ｐは出力電流Ｉｏｕｔの正極性を判別する正極性比較器、６Ｎは出力電流Ｉｏｕｔの負極性を判別する負極性比較器、６Ｐは正極性比較器、６Ｎは負極性比較器、６Ｐ１は正極性比較器６Ｐからの電流極性信号Ｓ６Ｐを反転する反転回路、６Ｎ１は負極性比較器６Ｎからの電流極性信号Ｓ６Ｎを反転する反転回路である。
【００９５】
電流検出器５の出力信号は、正極性比較器６Ｐおよび負極性比較器６Ｎに入力される。
正極性比較器６Ｐおよび負極性比較器６Ｎからの各電流極性信号Ｓ６Ｐ、Ｓ６Ｎは、ゲート制御回路３ｂに直接与えられるとともに、各反転回路６Ｐ１、６Ｎ１を介して符号反転された信号がゲート制御回路３ｂに与えられる。
【００９６】
ゲート制御回路３ｂ内において、３ｂ１〜３ｂ６は選択回路であり、それぞれ、入力側に並設された２つのアンド回路と、各アンド回路の出力信号の論理和をとるオア回路とにより構成されている。
【００９７】
ゲート制御回路３ｂは、オンディレイ回路３１〜３４、３１ａ〜３４ａと、オフデイレイ回路３５ａ、３６ａとに加えて、選択回路３ｂ１〜３ｂ６とを備えている。
【００９８】
選択回路３ｂ１において、一方のアンド回路は、負の電流極性信号Ｓ６Ｎに応答してオンディレイ回路３１ａ（デッドタイムＴｄ２）の出力信号を通過させ、他方のアンド回路は、電流極性信号Ｓ６Ｎの反転値に応答してオンディレイ回路３１（デッドタイムＴｄ）の出力信号を通過させる。
【００９９】
選択回路３ｂ２において、一方のアンド回路は、正の電流極性信号Ｓ６Ｐに応答してオンディレイ回路３２ａ（デッドタイムＴｄ２）の出力信号を通過させ、他方のアンド回路は、電流極性信号Ｓ６Ｐの反転値に応答してオンディレイ回路３２（デッドタイムＴｄ）の出力信号を通過させる。
【０１００】
選択回路３ｂ３において、一方のアンド回路は、負の電流極性信号Ｓ６Ｎに応答してオンディレイ回路３３ａ（デッドタイムＴｄ２）の出力信号を通過させ、他方のアンド回路は、電流極性信号Ｓ６Ｎの反転値に応答してオンディレイ回路３３（デッドタイムＴｄ）の出力信号を通過させる。
【０１０１】
選択回路３ｂ４において、一方のアンド回路は、正の電流極性信号Ｓ６Ｐに応答してオンディレイ回路３４ａ（デッドタイムＴｄ２）の出力信号を通過させ、他方のアンド回路は、電流極性信号Ｓ６Ｐの反転値に応答してオンディレイ回路３４（デッドタイムＴｄ）の出力信号を通過させる。
【０１０２】
選択回路３ｂ５において、一方のアンド回路は、負の電流極性信号Ｓ６Ｎに応答して、オンディレイ回路３３（デッドタイムＴｄ）およびオフディレイ回路３５ａ（デッドタイムＴｄ１）からなる直列回路の出力信号を通過させ、他方のアンド回路は、電流極性信号Ｓ６Ｎの反転値に応答してオンディレイ回路３３の出力信号を通過させる。
【０１０３】
選択回路３ｂ６において、一方のアンド回路は、正の電流極性信号Ｓ６Ｐに応答して、オンディレイ回路３２（デッドタイムＴｄ）およびオフディレイ回路３６ａ（デッドタイムＴｄ１）からなる直列回路の出力信号を通過させ、他方のアンド回路は、電流極性信号Ｓ６Ｐの反転値に応答してオンディレイ回路３２の出力信号を通過させる。
【０１０４】
上記のように、オンディレイ回路３１〜３４、３１ａ〜３４ａ、オフデイレイ回路３５ａおよび３６ａの各出力信号は、正極性比較器６Ｐおよび負極性比較器６Ｎからの電流極性信号Ｓ６Ｐ、Ｓ６Ｎと、反転回路６Ｐ１、６Ｎ１の各出力信号とによって選択され、各選択回路３ｂ１〜３ｂ６を介したゲート信号ＳＴ１〜ＳＴ６は、ゲートドライブ回路４（図２参照）に与えられる。
【０１０５】
正極性比較器６Ｐおよび負極性比較器６Ｎの比較レベルは、出力電流Ｉｏｕｔの脈動によって各電流極性信号Ｓ６Ｐ、Ｓ６Ｎがほぼ同時に「１」（Ｈレベル）になるのを防止するために、それぞれ、零レベルから隔離設定されている。
【０１０６】
すなわち、図６のブロック内に特性波形として示すように、正極性比較器６Ｐの比較レベルＩｐは、出力電流Ｉｏｕｔの零レベルよりも大きい値に設定され、負極性比較器６Ｎの比較レベルＩｎは、出力電流Ｉｏｕｔの零レベルよりも小さい値に設定されている。
【０１０７】
さらに、図６のブロック内に破線で示すように、正極性比較器６Ｐおよび負極性比較器６Ｎの比較動作において、比較出力のオンオフレベルにヒステリシス特性をもたせれば、ハンチング発生を確実に防止することができる。
【０１０８】
次に、図７および図８のタイミングチャートを参照しながら、ゲート制御回路３ｂの動作について説明する。
【０１０９】
図７はインバータ１の出力電流Ｉｏｕｔが正極性の場合の動作を示しており、ゲート信号ＳＴ５は図３内の波形に対応し、ゲート信号ＳＴ６は図５内の波形に対応している。このとき、正極性比較器６Ｐからの電流極性信号Ｓ６Ｐは「１」であり、負極性比較器６Ｎからの電流極性信号Ｓ６Ｎは「０」である。
【０１１０】
また、図８はインバータ１の出力電流Ｉｏｕｔが負極性の場合の動作を示しており、ゲート信号ＳＴ５は図５内の波形に対応し、ゲート信号ＳＴ６は図３内の波形に対応している。このとき、正極性比較器６Ｐからの電流極性信号Ｓ６Ｐは「０」であり、負極性比較器６Ｎからの電流極性信号Ｓ６Ｎは「１」である。
【０１１１】
まず、図７のように、インバータ１の出力電流Ｉｏｕｔが正極性の場合には、Ｓ６Ｐ＝１、Ｓ６Ｎ＝０となり、選択回路３ｂ１〜３ｂ６を介した各ゲート信号ＳＴ１〜ＳＴ６の選択動作は以下のようになる。
【０１１２】
すなわち、ゲート信号ＳＴ１としてはオンディレイ回路３１の出力、ゲート信号ＳＴ２としてはオンディレイ回路３２ａの出力、ゲート信号ＳＴ３としてはオンディレイ回路３３の出力、ゲート信号ＳＴ４としてはオンディレイ回路３４ａの出力、ゲート信号ＳＴ５としてはオンディレイ回路３３の出力、ゲート信号ＳＴ６としてはオフディレイ回路３６ａの出力が、それぞれ選択される。
【０１１３】
ここで、時刻ｔ１付近および時刻ｔ７付近で出力電流Ｉｏｕｔが正極性であれば、ダイオードＤ１は不導通状態なので、前述（図５参照）のように自己消弧素子Ｔ５を自己消弧素子Ｔ３の導通開始時点よりも先行させて導通開始させ且つ自己消弧素子Ｔ３の導通終了時点よりも遅れて導通終了させる必要はない。
【０１１４】
したがって、図７において、前述（図３参照）のように自己消弧素子Ｔ３およびＴ５を同時導通制御することにより、たとえば時刻ｔ１から自己消弧素子Ｔ３のオン時刻ｔ２までの時間をデッドタイムＴｄに短縮することができ、ＰＷＭ回路２の出力信号に対するゲート制御の応答性を向上させることができる。
【０１１５】
一方、図８のように、インバータ１の出力電流Ｉｏｕｔが負極性の場合には、Ｓ６Ｐ＝０、Ｓ６Ｎ＝１となり、選択回路３ｂ１〜３ｂ６を介した各ゲート信号ＳＴ１〜ＳＴ６の選択動作は以下のようになる。
【０１１６】
すなわち、ゲート信号ＳＴ１としてはオンディレイ回路３１ａの出力、ゲート信号ＳＴ２としてはオンディレイ回路３２の出力、ゲート信号ＳＴ３としてはオンディレイ回路３３ａの出力、ゲート信号ＳＴ４としてはオンディレイ回路３４の出力、ゲート信号ＳＴ５としてはオフディレイ回路３５ａの出力、ゲート信号ＳＴ６としてはオンディレイ回路３２の出力が、それぞれ選択される。
【０１１７】
ここで、時刻ｔ３付近および時刻ｔ５付近でインバータ１の出力電流Ｉｏｕｔが負極性であれば、ダイオードＤ４は不導通状態なので、前述（図５参照）のように自己消弧素子Ｔ６を自己消弧素子Ｔ２の導通開始時点よりも先行させて導通開始させ且つ自己消弧素子Ｔ２の導通終了時点よりも遅れて導通終了させる必要はない。
【０１１８】
したがって、図８において、前述（図３参照）のように自己消弧素子Ｔ２およびＴ６を同時導通制御することにより、たとえば時刻ｔ５から自己消弧素子Ｔ２およびＴ６をオンする時刻ｔ６までの時間をデッドタイムＴｄに短縮することができ、ＰＷＭ回路２の出力信号に対するゲート制御の応答性を向上させることができる。
【０１１９】
このように、インバータ１の出力電流Ｉｏｕｔの正負極性に応答して、図７または図８のようにゲート信号ＳＴ５、ＳＴ６を切り換えることにより、自己消弧素子Ｔ３、Ｔ５の同時導通制御による時刻ｔ１〜ｔ２の時間短縮、または、自己消弧素子Ｔ２、Ｔ６の同時導通制御による時刻ｔ５〜ｔ６の時間短縮を実現し、ＰＷＭ回路２の出力信号に対するゲート制御の応答性を向上させることができる。
【０１２０】
実施の形態４．
なお、上記実施の形態２では、オフディレイ回路３５ａ、３６ａの出力をそのままゲートドライブ回路４に入力したが、排他的オア回路を介してゲートドライブ回路４に入力してもよい。
【０１２１】
図９は排他的オア回路を設けたこの発明の実施の形態４による３レベルインバータのゲート制御装置を示すブロック図である。
図９において、前述（図４参照）と同様のものについては、同一符号を付して、または符号の後に「ｃ」を付して、詳述を省略する。
【０１２２】
この場合、ゲート制御回路３ｃは、前述（図５参照）の構成に加えて、排他的オア回路３ｃ１、３ｃ２を備えており、排他的オア回路３ｃ１は、オンディレイ回路３３ａとオフディレイ回路３５ａとの各出力信号の排他的論理和をとってゲート信号ＳＴ５を生成し、排他的オア回路３ｃ２は、オンディレイ回路３２ａとオフディレイ回路３６ａとの各出力信号の排他的論理和をとってゲート信号ＳＴ６を生成する。
【０１２３】
次に、図１０のタイミングチャートを参照しながら、図９に示したこの発明の実施の形態４によるゲート制御回路３ｃの動作について説明する。
図１０においては、各ゲート信号ＳＴ５、ＳＴ６の波形のみが前述（図５参照）と異なる。
【０１２４】
図１０において、排他的オア回路３ｃ１から出力されるゲート信号ＳＴ５は、オンディレイ回路３３ａから出力されるゲート信号ＳＴ３と、オフディレイ回路３５ａの出力信号（図５内のゲート信号ＳＴ５）との排他的論理和であるから、時刻ｔ２から時刻ｔ２′までの期間と、時刻ｔ７から時刻ｔ８′までの期間とにおいて「１」となり、自己消弧素子Ｔ５をオンさせる。
【０１２５】
また、排他的オア回路３ｃ２から出力されるゲート信号ＳＴ６は、オンディレイ回路３２ａから出力されるゲート信号ＳＴ２と、オフディレイ回路３６ａの出力信号（図５内のゲート信号ＳＴ６）との排他的論理和であるから、時刻ｔ３から時刻ｔ４′までの期間と、時刻ｔ６から時刻ｔ６′までの期間とにおいて「１」となり、自己消弧素子Ｔ６をオンさせる。
【０１２６】
図１０のように自己消弧素子Ｔ５、Ｔ６を導通制御することにより、前述と同様に転流時のインダクタンス低減効果が得られるうえ、さらにオンゲートパルスＰＴ５、ＰＴ６の発生期間を短縮させることができ、ゲートドライブ回路４の消費電力を低減させることができる。
【０１２７】
実施の形態５．
なお、上記実施の形態４では、排他的オア回路３ｃ１、３ｃ２のみを追加したが、自己消弧素子Ｔ１、Ｔ２（または、Ｔ３、Ｔ４）が同時にオフゲート期間中に自己消弧素子Ｔ５（または、Ｔ６）にオンゲートパルスＰＴ５（または、ＰＴ６）を与えた場合に、自己消弧素子Ｔ１、Ｔ２（または、Ｔ３、Ｔ４）の電圧分担を均一化するための論理回路をさらに追加してもよい。
【０１２８】
図１１は電圧分担均一化用の論理回路を設けたこの発明の実施の形態５による３レベルインバータのゲート制御装置を示すブロック図である。
図１１において、前述（図９参照）と同様のものについては、同一符号を付して、または符号の後に「ｄ」を付して、詳述を省略する。
【０１２９】
この場合、ゲート制御回路３ｄは、前述（図９参照）の構成に加えて、反転回路３ｄ１、３ｄ２、アンド回路３ｄ３、３ｄ４、および、オア回路３ｄ５、３ｄ６を備えている。
【０１３０】
反転回路３ｄ１、３ｄ２は、オンディレイ回路３２ａおよびオンディレイ回路３３ａの各出力信号を反転して、それぞれ、アンド回路３ｄ３、３ｄ４に入力する。
【０１３１】
アンド回路３ｄ３は、オフディレイ回路３５ａおよび反転回路３ｄ１の各出力信号の論理積をとって、オア回路３ｄ５に入力する。
アンド回路３ｄ４は、オフディレイ回路３６ａおよび反転回路３ｄ２の各出力信号の論理積をとって、オア回路３ｄ６に入力する。
【０１３２】
オア回路３ｄ５は、排他的オア回路３ｃ１およびアンド回路３ｄ３の各出力信号の論理和をとってゲート信号ＳＴ５を生成する。
オア回路３ｄ６は、排他的オア回路３ｃ２およびアンド回路３ｄ４の各出力信号の論理和をとってゲート信号ＳＴ６を生成する。
【０１３３】
次に、図１２のタイミングチャートを参照しながら、図１１に示したこの発明の実施の形態５によるゲート制御回路３ｄの動作について説明する。
図１２においては、各ゲート信号ＳＴ５、ＳＴ６の波形のみが前述（図５、図１０参照）と異なる。
【０１３４】
この場合、アンド回路３ｄ３の出力波形は、オフディレイ回路３５ａの出力信号（図５内のゲート信号ＳＴ５）と、オンディレイ回路３２ａの出力信号（ゲート信号ＳＴ２）の反転信号との論理積であるから、時刻ｔ３から時刻ｔ６′までの期間において「１」となる。
【０１３５】
また、オア回路３ｄ５から出力されるゲート信号ＳＴ５は、排他的オア回路３ｃ１の出力信号（図１０内のゲート信号ＳＴ５）と、アンド回路３ｄ３の出力信号との論理和であるから、図１２に示した波形となる。
【０１３６】
一方、アンド回路３ｄ４出力波形は、オフディレイ回路３６ａの出力信号（図５内のＳＴ６）と、オンディレイ回路３３ａの出力信号（ゲート信号ＳＴ３）の反転信号との論理積であるから、時刻ｔ２′までの期間および時刻ｔ７以降の期間において「１」となる。
【０１３７】
また、オア回路３ｄ６から出力されるゲート信号ＳＴ６は、排他的オア回路３ｃ２の出力信号（図１０内のゲート信号ＳＴ６）と、アンド回路３ｄ４の出力信号との論理和であるから、図１２に示した波形となる。
【０１３８】
この結果、自己消弧素子Ｔ１、Ｔ２が同時にオフゲート期間中に自己消弧素子Ｔ５にオンゲートパルスＰＴ５を与えた場合に、転流動作とは無関係であるが、自己消弧素子Ｔ１、Ｔ２の電圧分担を均一化することができる。
【０１３９】
同様に、自己消弧素子Ｔ３、Ｔ４が同時にオフゲート期間中に自己消弧素子Ｔ６にオンゲートパルスＰＴ６を与えた場合にも、転流動作とは無関係であるが、自己消弧素子Ｔ３、Ｔ４の電圧分担を均一化することができる。
【０１４０】
【発明の効果】
以上のように、この発明によれば、第１〜第３の電位レベルを有する第１〜第３の直流端子と、第１および第３の直流端子間に直列接続された第１〜第４の自己消弧素子と、第１および第２の自己消弧素子の接続点と第３および第４の自己消弧素子の接続点との間に逆並列接続された第１および第２のクランプダイオードと、第１および第２のクランプダイオードの各両端子間に個別に逆並列接続された第５および第６の自己消弧素子とを備え、第１および第２のクランプダイオードの接続点が第２の直流端子に接続された３レベルインバータのゲート制御装置において、第１および第３の自己消弧素子に対する第１の導通制御指令と第２および第４の自己消弧素子に対する第２の導通制御指令とを生成するＰＷＭ回路と、第１および第２の導通制御指令に基づいて第１〜第６の自己消弧素子のゲートに対するゲート信号を生成するゲート制御回路とを備え、ゲート制御回路は、第１および第２の導通制御指令を個別に反転する第１および第２の反転回路と、第１および第２の導通制御指令と反転後の第１および第２の導通制御指令とに基づいてゲート信号を生成するディレイ回路群とを含み、第３および第５の自己消弧素子は同時に導通制御され、第２および第６の自己消弧素子は同時に導通制御され、自己消弧素子間の転流時に最短の転流ループを形成するようにしたので、転流ループのインダクタンスを小さくして自己消弧素子の破損を防止した３レベルインバータのゲート制御装置および方法が得られる効果がある。
【０１４１】
また、この発明によれば、ディレイ回路群は、第１〜第４の自己消弧素子に対する第１〜第４のゲート信号を生成する第１〜第４のオンディレイ回路と、第５の自己消弧素子に対する第５のゲート信号を生成する第５のオンディレイ回路および第１のオフディレイ回路からなる第１の直列回路と、第６の自己消弧素子に対する第６のゲート信号を生成する第６のオンディレイ回路および第２のオフディレイ回路からなる第２の直列回路とを含み、第１および第２のオフディレイ回路の第１のデッドタイムは、第５および第６のオンディレイ回路のデッドタイムよりも短く設定され、第１〜第４のオンディレイ回路の第２のデッドタイムは、第５および第６のオンディレイ回路のデッドタイムよりも長く設定され、第５の自己消弧素子は、第３の自己消弧素子の導通開始時点よりも先行して導通開始するとともに、第３の自己消弧素子の導通終了時点よりも遅れて導通終了し、第６の自己消弧素子は、第２の自己消弧素子の導通開始時点よりも先行して導通開始するとともに、第２の自己消弧素子の導通終了時点よりも遅れて導通終了するようにしたので、転流インダクタンスをさらに低減させた３レベルインバータのゲート制御装置および方法が得られる効果がある。
【０１４２】
また、この発明によれば、３レベルインバータの出力電流の極性に応じた電流極性信号を生成する正極性比較器および負極性比較器と、正極性比較器および負極性比較器からの各電流極性信号を個別に反転する第３および第４の反転回路とを備え、ゲート制御回路は、各電流極性信号と第３および第４の反転回路の各出力信号とに応じてゲート信号を切り換え選択する第１〜第６の選択回路を含み、出力電流が正極性を示す場合には、第３および第５の自己消弧素子が同時に導通制御され、出力電流が負極性を示す場合には、第２および第６の自己消弧素子が同時に導通制御されるようにしたので、時間短縮を実現してＰＷＭ出力信号に対するゲート制御の応答性を向上させた３レベルインバータのゲート制御装置および方法が得られる効果がある。
【０１４３】
また、この発明によれば、ゲート制御回路は、第３のオンディレイ回路の出力信号と第１の直列回路の出力信号との排他的論理和をとって第５の自己消弧素子のゲートに対するゲート信号を生成する第１の排他的オア回路と、第２のオンディレイ回路の出力信号と第２の直列回路の出力信号との排他的論理和をとって第６の自己消弧素子のゲートに対するゲート信号を生成する第２の排他的オア回路とを含み、第５の自己消弧素子は、第３の自己消弧素子の導通開始時点よりも先行して導通開始し、第３の自己消弧素子の導通期間中は不導通状態を保持するとともに、第３の自己消弧素子の導通終了時点から第１のデッドタイムだけ導通し、第６の自己消弧素子は、第２の自己消弧素子の導通開始時点よりも先行して導通開始し、第２の自己消弧素子の導通期間中は不導通状態を保持するとともに、第２の自己消弧素子の導通終了時点から第１のデッドタイムだけ導通するようにしたので、転流時のインダクタンス低減効果に加えて、オンゲートパルスの発生期間を短縮させてゲートドライブ回路の消費電力を低減させた３レベルインバータのゲート制御装置および方法が得られる効果がある。
【０１４４】
また、この発明によれば、ゲート制御回路は、第２および第３のオンディレイ回路の出力信号を個別に反転する第５および第６の反転回路と、第１の直列回路の出力信号と第５の反転回路の出力信号との論理積をとる第１のアンド回路と、第１の排他的オア回路の出力信号と第１のアンド回路の出力信号との論理和をとって第５の自己消弧素子のゲートに対するゲート信号を生成する第１のオア回路と、第２の直列回路の出力信号と第６の反転回路の出力信号との論理積をとる第２のアンド回路と、第２の排他的オア回路の出力信号と第２のアンド回路の出力信号との論理和をとって第６の自己消弧素子のゲートに対するゲート信号を生成する第２のオア回路とを含み、第５の自己消弧素子は、第３の自己消弧素子の導通開始時点よりも先行して導通開始し、第１および第２の自己消弧素子が同時に不導通となる期間以外は不導通状態を保持するとともに、第３の自己消弧素子の導通終了時点から第１のデッドタイムだけ導通し、第６の自己消弧素子は、第２の自己消弧素子の導通開始時点よりも先行して導通開始し、第３および第４の自己消弧素子が同時に不導通となる期間以外は不導通状態を保持するとともに、第２の自己消弧素子の導通終了時点から第１のデッドタイムだけ導通するようにしたので、第１および第２（または、第３および第４）の自己消弧素子が同時にオフゲート期間中に第５（または、第６）の自己消弧素子Ｔ５にオンゲートパルスを与えた場合に、第１（または、第２）の自己消弧素子の電圧分担を均一化させた３レベルインバータのゲート制御装置および方法が得られる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１〜５による３レベルインバータのゲート制御装置での転流ループを説明するための回路構成図である。
【図２】この発明の実施の形態１による３レベルインバータのゲート制御装置に適用されるゲート制御回路を示す回路構成図である。
【図３】この発明の実施の形態１による３レベルインバータのゲート制御装置の動作を説明するためのタイミングチャートである。
【図４】この発明の実施の形態２による３レベルインバータのゲート制御装置に適用されるゲート制御回路を示す回路構成図である。
【図５】この発明の実施の形態２による３レベルインバータのゲート制御装置の動作を説明するためのタイミングチャートである。
【図６】この発明の実施の形態３による３レベルインバータのゲート制御装置に適用されるゲート制御回路を示す回路構成図である。
【図７】この発明の実施の形態３による３レベルインバータのゲート制御装置の正極性での動作を説明するためのタイミングチャートである。
【図８】この発明の実施の形態３による３レベルインバータのゲート制御装置の負極性での動作を説明するためのタイミングチャートである。
【図９】この発明の実施の形態４による３レベルインバータのゲート制御装置に適用されるゲート制御回路を示す回路構成図である。
【図１０】この発明の実施の形態４による３レベルインバータのゲート制御装置の動作を説明するためのタイミングチャートである。
【図１１】この発明の実施の形態５による３レベルインバータのゲート制御装置に適用されるゲート制御回路を示す回路構成図である。
【図１２】この発明の実施の形態５による３レベルインバータのゲート制御装置の動作を説明するためのタイミングチャートである。
【符号の説明】
１ ３レベルインバータ、２ ＰＷＭ回路、３、３ａ〜３ｄ ゲート制御回路、３ｂ１〜３ｂ６ 選択回路、３ｃ１、３ｃ２ 排他的オア回路、３ｄ３、３ｄ４ アンド回路、３ｄ５、３ｄ６ オア回路、３Ｐ、３Ｎ、３ｄ１、３ｄ２、６Ｐ１、６Ｎ１ 反転回路、３１〜３４、３１ａ〜３４ａ オンディレイ回路、
３５ａ、３６ａ オフディレイ回路、４、４１〜４６ ゲートドライブ回路、５電流検出器、６Ｐ 正極性比較器、６Ｎ 負極性比較器、Ｄ５、Ｄ６ クランプダイオード、Ｉｏｕｔ 出力電流、Ｐ、Ｃ、Ｎ 直流端子、ＰＴ１〜ＰＴ６ オンゲートパルス、ＳＰ、ＳＮ 導通制御指令、ＳＴ１〜ＳＴ６ ゲート信号、
Ｓ６Ｐ、Ｓ６Ｎ 電流極性信号、Ｔ１〜Ｔ６ 自己消弧素子、Ｔｄ デッドタイム、Ｔｄ１ 第１のデッドタイム、Ｔｄ２ 第２のデッドタイム。
【発明の属する技術分野】
この発明は、自己消弧素子型の電力半導体素子（以下、単に「自己消弧素子」という）を用いた３レベルインバータのゲート制御装置および方法に関し、特にスイッチング動作時に最短の転流ループを形成することにより自己消弧素子の破損を防止した３レベルインバータのゲート制御装置および方法に関するものである。
【０００２】
【従来の技術】
一般的な３レベルインバータとしては、たとえば、ＰＥＳＣ（２００１年）の第１１３５頁〜１１４０頁に記載された「能動ＮＰＣスイッチを適用した３レベル電源インバータのロスバランシング（Ｌｏｓｓ Ｂａｌａｎｃｉｎｇ ｉｎ Ｔｈｒｅｅ−Ｌｅｖｅｌ Ｖｏｌｔａｇｅ Ｓｏｕｒｃｅ Ｉｎｖｅｒｔｅｒｓａｐｐｌｙｉｎｇ Ａｃｔｉｖｅ ＮＰＣ Ｓｗｉｔｃｈｅｓ）」に参照することができる。
【０００３】
上記文献中の図３〜図５（Ｆｉｇｓ．３〜５）および表３（ＴＡＢＬＥＩＩＩ）に参照されるように、能動ＮＰＣスイッチ（Ａｃｔｉｖｅ ＮＰＣ Ｓｗｉｔｃｈｅｓ）としては、自己消弧素子Ｔ５、Ｔ６が付加されている。
また、直流電源の中性点電位を３レベルインバータに出力する場合に、４種類のゲート制御方法が記述されている。
【０００４】
上記文献の目的は、４種類のゲート制御方法を適宜選択して、３レベルインバータを構成する自己消弧素子Ｔ５、Ｔ６の発生損失を平準化することにある。
したがって、３レベルインバータ内の配線構造のインダクタンスを考慮した転流動作については、特に記述されていない。
【０００５】
【発明が解決しようとする課題】
従来の３レベルインバータのゲート制御装置および方法は以上のように、３レベルインバータ内の配線構造のインダクタンスを考慮した転流動作について工夫が施されていないので、３レベルインバータの信頼性の低下を招くという問題点があった。
【０００６】
特に、３レベルインバータを構成する各自己消弧素子間の転流時に、転流ループを形成する配線構造のインダクタンス（配線素子数に対応する）が大きくなると、スイッチング動作時に自己消弧素子を破損するという問題点があった。
【０００７】
この発明は上記のような問題点を解決するためになされたもので、自己消弧素子間の転流時に最短の転流ループを形成することにより、転流ループのインダクタンスを小さくして自己消弧素子の破損を防止した３レベルインバータのゲート制御装置および方法を得ることを目的とする。
【０００８】
【課題を解決するための手段】
この発明に係る３レベルインバータのゲート制御装置は、第１〜第３の電位レベルを有する第１〜第３の直流端子と、第１および第３の直流端子間に直列接続された第１〜第４の自己消弧素子と、第１および第２の自己消弧素子の接続点と第３および第４の自己消弧素子の接続点との間に逆並列接続された第１および第２のクランプダイオードと、第１および第２のクランプダイオードの各両端子間に個別に逆並列接続された第５および第６の自己消弧素子とを備え、第１および第２のクランプダイオードの接続点が第２の直流端子に接続された３レベルインバータのゲート制御装置において、第１および第３の自己消弧素子に対する第１の導通制御指令と第２および第４の自己消弧素子に対する第２の導通制御指令とを生成するＰＷＭ回路と、第１および第２の導通制御指令に基づいて第１〜第６の自己消弧素子のゲートに対するゲート信号を生成するゲート制御回路とを備え、ゲート制御回路は、第１および第２の導通制御指令を個別に反転する第１および第２の反転回路と、第１および第２の導通制御指令と反転後の第１および第２の導通制御指令とに基づいてゲート信号を生成するディレイ回路群とを含み、第３および第５の自己消弧素子は同時に導通制御され、第２および第６の自己消弧素子は同時に導通制御されるものである。
【０００９】
また、この発明に係る３レベルインバータのゲート制御装置によるディレイ回路群は、第１〜第４の自己消弧素子に対する第１〜第４のゲート信号を生成する第１〜第４のオンディレイ回路と、第５の自己消弧素子に対する第５のゲート信号を生成する第５のオンディレイ回路および第１のオフディレイ回路からなる第１の直列回路と、第６の自己消弧素子に対する第６のゲート信号を生成する第６のオンディレイ回路および第２のオフディレイ回路からなる第２の直列回路とを含み、第１および第２のオフディレイ回路の第１のデッドタイムは、第５および第６のオンディレイ回路のデッドタイムよりも短く設定され、第１〜第４のオンディレイ回路の第２のデッドタイムは、第５および第６のオンディレイ回路のデッドタイムよりも長く設定され、第５の自己消弧素子は、第３の自己消弧素子の導通開始時点よりも先行して導通開始するとともに、第３の自己消弧素子の導通終了時点よりも遅れて導通終了し、第６の自己消弧素子は、第２の自己消弧素子の導通開始時点よりも先行して導通開始するとともに、第２の自己消弧素子の導通終了時点よりも遅れて導通終了するものである。
【００１０】
また、この発明に係る３レベルインバータのゲート制御装置は、３レベルインバータの出力電流の極性に応じた電流極性信号を生成する正極性比較器および負極性比較器と、正極性比較器および負極性比較器からの各電流極性信号を個別に反転する第３および第４の反転回路とを備え、ゲート制御回路は、各電流極性信号と第３および第４の反転回路の各出力信号とに応じてゲート信号を切り換え選択する第１〜第６の選択回路を含み、出力電流が正極性を示す場合には、第３および第５の自己消弧素子が同時に導通制御され、出力電流が負極性を示す場合には、第２および第６の自己消弧素子が同時に導通制御されるものである。
【００１１】
また、この発明に係る３レベルインバータのゲート制御装置によるゲート制御回路は、第３のオンディレイ回路の出力信号と第１の直列回路の出力信号との排他的論理和をとって第５の自己消弧素子のゲートに対するゲート信号を生成する第１の排他的オア回路と、第２のオンディレイ回路の出力信号と第２の直列回路の出力信号との排他的論理和をとって第６の自己消弧素子のゲートに対するゲート信号を生成する第２の排他的オア回路とを含み、第５の自己消弧素子は、第３の自己消弧素子の導通開始時点よりも先行して導通開始し、第３の自己消弧素子の導通期間中は不導通状態を保持するとともに、第３の自己消弧素子の導通終了時点から第１のデッドタイムだけ導通し、第６の自己消弧素子は、第２の自己消弧素子の導通開始時点よりも先行して導通開始し、第２の自己消弧素子の導通期間中は不導通状態を保持するとともに、第２の自己消弧素子の導通終了時点から第１のデッドタイムだけ導通するものである。
【００１２】
また、この発明に係る３レベルインバータのゲート制御装置によるゲート制御回路は、第２および第３のオンディレイ回路の出力信号を個別に反転する第５および第６の反転回路と、第１の直列回路の出力信号と第５の反転回路の出力信号との論理積をとる第１のアンド回路と、第１の排他的オア回路の出力信号と第１のアンド回路の出力信号との論理和をとって第５の自己消弧素子のゲートに対するゲート信号を生成する第１のオア回路と、第２の直列回路の出力信号と第６の反転回路の出力信号との論理積をとる第２のアンド回路と、第２の排他的オア回路の出力信号と第２のアンド回路の出力信号との論理和をとって第６の自己消弧素子のゲートに対するゲート信号を生成する第２のオア回路とを含み、第５の自己消弧素子は、第３の自己消弧素子の導通開始時点よりも先行して導通開始し、第１および第２の自己消弧素子が同時に不導通となる期間以外は不導通状態を保持するとともに、第３の自己消弧素子の導通終了時点から第１のデッドタイムだけ導通し、第６の自己消弧素子は、第２の自己消弧素子の導通開始時点よりも先行して導通開始し、第３および第４の自己消弧素子が同時に不導通となる期間以外は不導通状態を保持するとともに、第２の自己消弧素子の導通終了時点から第１のデッドタイムだけ導通するものである。
【００１３】
また、この発明に係る３レベルインバータのゲート制御方法は、第１〜第３の電位レベルを有する第１〜第３の直流端子と、第１および第３の直流端子間に直列接続された第１〜第４の自己消弧素子と、第１および第２の自己消弧素子の接続点と第３および第４の自己消弧素子の接続点との間に逆並列接続された第１および第２のクランプダイオードと、第１および第２のクランプダイオードの各両端子間に個別に逆並列接続された第５および第６の自己消弧素子とを備え、第１および第２のクランプダイオードの接続点が第２の直流端子に接続された３レベルインバータのゲート制御方法において、第３および第５の自己消弧素子を同時に導通制御するとともに、第２および第６の自己消弧素子を同時に導通制御するものである。
【００１４】
また、この発明に係る３レベルインバータのゲート制御方法は、第５の自己消弧素子を、第３の自己消弧素子の導通開始時点よりも先行して導通開始させるとともに、第３の自己消弧素子の導通終了時点よりも遅れて導通終了させ、第６の自己消弧素子を、第２の自己消弧素子の導通開始時点よりも先行して導通開始させるとともに、第２の自己消弧素子の導通終了時点よりも遅れて導通終了させるものである。
【００１５】
また、この発明に係る３レベルインバータのゲート制御方法は、３レベルインバータの出力電流が正極性を示す場合には、第３および第５の自己消弧素子を同時に導通制御し、出力電流が負極性を示す場合には、第２および第６の自己消弧素子を同時に導通制御するものである。
【００１６】
また、この発明に係る３レベルインバータのゲート制御方法は、第５の自己消弧素子を、第３の自己消弧素子の導通開始時点よりも先行して導通開始させ、第３の自己消弧素子の導通期間中は不導通状態に保持させるとともに、第３の自己消弧素子の導通終了時点から所定時間だけ導通させ、第６の自己消弧素子を、第２の自己消弧素子の導通開始時点よりも先行して導通開始させ、第２の自己消弧素子の導通期間中は不導通状態に保持させるとともに、第２の自己消弧素子の導通終了時点から所定時間だけ導通させるものである。
【００１７】
また、この発明に係る３レベルインバータのゲート制御方法は、第５の自己消弧素子を、第３の自己消弧素子の導通開始時点よりも先行して導通開始させ、第１および第２の自己消弧素子が同時に不導通となる期間以外は不導通状態に保持させるとともに、第３の自己消弧素子の導通終了時点から所定時間だけ導通させ、第６の自己消弧素子を、第２の自己消弧素子の導通開始時点よりも先行して導通開始させ、第３および第４の自己消弧素子が同時に不導通となる期間以外は不導通状態に保持させるとともに、第２の自己消弧素子の導通終了時点から所定時間だけ導通させるものである。
【００１８】
【発明の実施の形態】
実施の形態１．
以下、図面を参照しながら、この発明の実施の形態１について詳細に説明する。
図１はこの発明の実施の形態１における転流ループを説明するための回路構成図であり、一般的な３レベルインバータの主回路１相分の構成を示している。
【００１９】
図１において、１は３レベルインバータ（以下、単に「インバータ」という）、Ｐ、Ｃ、Ｎはインバータ１の直流端子である。
直流端子Ｐ、Ｃ、Ｎは、それぞれ、「＋」、「０」、「−」の３つの電位（３レベル）を有する。
【００２０】
Ｃ１、Ｃ２は直流端子Ｐ、Ｎ間に直列に挿入された直流コンデンサであり、直流コンデンサＣ１は直流端子Ｐ、Ｃ間に挿入され、直流コンデンサＣ２は直流端子Ｃ、Ｎ間に接続されている。
【００２１】
Ｔ１、Ｔ２、Ｔ３、Ｔ４は直流端子Ｐ、Ｎ間に直列接続された自己消弧素子であり、自己消弧素子Ｔ２およびＴ３の中間接続点は、インバータ１の出力端子を構成しており、交流電圧Ｖｏｕｔを出力する。
【００２２】
Ｄ１、Ｄ２、Ｄ３、Ｄ４は各自己消弧素子Ｔ１、Ｔ２、Ｔ３、Ｔ４に個別に逆並列接続されたダイオードである。
【００２３】
Ｄ５は直流端子Ｐ側のクランプダイオードであり、自己消弧素子Ｔ１およびＴ２の中間接続点と直流端子Ｃとの間に挿入されている。
Ｄ６は直流端子Ｎ側のクランプダイオードであり、自己消弧素子Ｔ３およびＴ４の中間接続点と直流端子Ｃとの間に挿入されている。
【００２４】
Ｔ５、Ｔ６は各クランプダイオードＤ５、Ｄ６に個別に逆並列接続された自己消弧素子である。
Ｌ１、Ｌ２、Ｌ３、Ｌ４はインバータ１内に形成される４つの転流ループであり、各自己消弧素子Ｔ２、Ｔ３、Ｔ５、Ｔ６のオンオフにより切り換え形成される。
【００２５】
次に、図１に示したインバータ１における基本的な転流ループＬ１〜Ｌ４の切り換え形成動作について説明する。
図１において、転流ループＬ１は、自己消弧素子Ｔ１（または、ダイオードＤ１）と自己消弧素子Ｔ５（または、クランプダイオードＤ５）との間の転流時に形成される。
【００２６】
転流ループＬ１は、直流コンデンサＣ１→自己消弧素子Ｔ１（または、ダイオードＤ１）→自己消弧素子Ｔ５（または、クランプダイオードＤ５）を介した閉ループからなる。
【００２７】
転流ループＬ２は、自己消弧素子Ｔ１（または、ダイオードＤ１）と自己消弧素子Ｔ３（または、ダイオードＤ３）との間の転流時に形成され、直流コンデンサＣ１→自己消弧素子Ｔ１（または、ダイオードＤ１）→自己消弧素子Ｔ２（または、ダイオードＤ２）→自己消弧素子Ｔ３（または、ダイオードＤ３）→自己消弧素子Ｔ６（または、クランプダイオードＤ６）を介した閉ループからなる。
【００２８】
転流ループＬ３は、自己消弧素子Ｔ２（または、ダイオードＤ２）と自己消弧素子Ｔ４（または、ダイオードＤ４）との間の転流時に形成され、直流コンデンサＣ２→自己消弧素子Ｔ５（または、クランプダイオードＤ５）→自己消弧素子Ｔ２（または、ダイオードＤ２）→自己消弧素子Ｔ３（または、ダイオードＤ３）→自己消弧素子Ｔ４（または、ダイオードＤ４）を介した閉ループからなる。
【００２９】
転流ループＬ４は、自己消弧素子Ｔ６（または、クランプダイオードＤ６）と自己消弧素子Ｔ４（または、ダイオードＤ４）との間の転流時に形成され、直流コンデンサＣ２→自己消弧素子Ｔ６（または、クランプダイオードＤ６）→自己消弧素子Ｔ５（または、クランプダイオードＤ５）を介した閉ループからなる。
【００３０】
なお、各転流ループＬ１〜Ｌ４の閉ループの記載において、たとえば「自己消弧素子Ｔ１（または、ダイオードＤ１）」は、インバータ１の出力電流Ｉｏｕｔの極性に応じて自己消弧素子Ｔ１またはダイオードＤ１のいずれかが通流するという意味である。
【００３１】
ここで、転流ループＬ１〜Ｌ４の配線構造インダクタンスに注目すれば、閉ループを形成する半導体素子（自己消弧素子、ダイオード）の直列数の比較から、転流ループＬ１、Ｌ４の配線構造インダクタンスは、転流ループＬ２、Ｌ３の配線構造インダクタンスよりも小さくなる。
【００３２】
次に、図２の回路構成図を参照しながら、この発明の実施の形態１によるゲート制御装置の具体的な回路構成について説明する。
図２において、２はＰＷＭ回路であり、直流端子Ｐ側の自己消弧素子Ｔ１、Ｔ３（図１参照）に対する導通制御指令ＳＰと、直流端子Ｎ側の自己消弧素子Ｔ２、Ｔ４に対する導通制御指令ＳＮとを生成する。
【００３３】
３はＰＷＭ回路２に接続されたゲート制御回路であり、導通制御指令ＳＰおよびＳＮに基づいて、自己消弧素子Ｔ１〜Ｔ６に対するゲート指令ＳＴ１〜ＳＴ６を出力する。
【００３４】
ゲート制御回路３内において、３Ｐ、３Ｎは導通制御指令ＳＰ、ＳＮの符号を反転する反転回路、３１〜３４はデッドタイムＴｄ（実際上、Ｔｄ＝数１０μｓ）の遅れ要素を有するオンディレイ回路である。
【００３５】
オンディレイ回路３１は、導通制御指令ＳＰに基づいて、自己消弧素子Ｔ１に対するゲート信号ＳＴ１を出力する。
オンディレイ回路３２は、反転回路３Ｎを介して符号反転された導通制御指令ＳＮに基づいて、自己消弧素子Ｔ２およびＴ６に対するゲート信号ＳＴ２を出力する。
【００３６】
オンディレイ回路３３は、反転回路３Ｐを介して符号反転された導通制御指令ＳＰに基づいて、自己消弧素子Ｔ３およびＴ５に対するゲート信号ＳＴ３を出力する。
オンディレイ回路３４は、導通制御指令ＳＮに基づいて、自己消弧素子Ｔ４に対するゲート信号ＳＴ４を出力する。
【００３７】
４は自己消弧素子Ｔ１〜Ｔ６の各ゲートを駆動するゲートドライブ回路であり、ゲート制御回路３からの各ゲート信号ＳＴ１〜ＳＴ４に基づいて、各自己消弧素子Ｔ１〜Ｔ６に対するオンゲートパルスＰＴ１〜ＰＴ６を出力する。
ゲートドライブ回路４内において、４１〜４６は各自己消弧素子Ｔ１〜Ｔ６に対応したゲート回路である。
【００３８】
次に、図１とともに、図３を参照しながら、図２に示したこの発明の実施の形態１によるゲート制御動作について説明する。
図３は図２内のゲート制御回路３の動作を示すタイミングチャートである。
【００３９】
図３において、ＰＷＭ回路２から出力される導通制御指令ＳＰおよびＳＮの定常動作論理（転流時を除く）は、インバータ１の出力電圧Ｖｏｕｔに対して、以下のように、３つのモード「Ｐ」、「０」、「Ｎ」を有する。
【００４０】
第１のモード「Ｐ」は、ＳＰ＝１、ＳＮ＝０の場合（時刻ｔ１以前の状態）であり、自己消弧素子Ｔ１、Ｔ２がオンされて、インバータ１の出力電圧Ｖｏｕｔが「＋」電位のモードである。
【００４１】
第２のモード「０」は、ＳＰ＝０、ＳＮ＝０の場合（時刻ｔ１〜ｔ３、時刻ｔ５〜ｔ７の状態）であり、自己消弧素子Ｔ２、Ｔ３、Ｔ５、Ｔ６がオンされて、インバータ１の出力電圧Ｖｏｕｔが「０」電位のモードである。
【００４２】
第３のモード「Ｎ」は、ＳＰ＝０、ＳＮ＝１の場合（時刻ｔ３〜ｔ５の状態）であり、自己消弧素子Ｔ３、Ｔ４がオンされて、インバータ１の出力電圧Ｖｏｕｔが「−」電位のモードである。
【００４３】
このように、時刻ｔ１以前の期間においては、第１のモード「Ｐ」（ＳＰ＝１、ＳＮ＝０、ＳＴ１＝ＳＴ２＝１）であり、自己消弧素子Ｔ１、Ｔ２にはオンゲートパルスＰＴ１、ＰＴ２が与えられる。
【００４４】
なお、ＳＴ２＝１の場合には、自己消弧素子Ｔ６に対してもオンゲートパルスＰＴ６が与えられるが、自己消弧素子Ｔ３、Ｔ４がオフされているので、出力電流Ｉｏｕｔは通流しない。
【００４５】
その後、時刻ｔ１において、ＳＰ＝０になると、ＳＴ１＝０になるが、ＳＴ２＝１の状態は継続される。
【００４６】
続いて、オンディレイ回路３３のオン動作遅れ時間Ｔｄに相当する時刻ｔ２において、ＳＴ３＝１になり、自己消弧素子Ｔ３、Ｔ５に対してオンゲートパルスＰＴ３、ＰＴ５が与えられる。
【００４７】
ここで、インバータ１の出力電流Ｉｏｕｔ（図１参照）の極性を正と定義すると、時刻ｔ１〜ｔ２の期間に出力電流Ｉｏｕｔが負極性の場合には、この出力電流Ｉｏｕｔは、ダイオードＤ２およびＤ１を経由して、直流端子Ｐへ通流している。
【００４８】
時刻ｔ２において、自己消弧素子Ｔ３およびＴ５がオンされると、転流ループＬ１およびＬ２が同時に発生する。このとき、ダイオードＤ１が逆回復すれば、出力電流Ｉｏｕｔは、ダイオードＤ２→自己消弧素子Ｔ５→直流端子Ｃの経路と、自己消弧素子Ｔ３→クランプダイオードＤ６→直流端子Ｃの経路とに分流して流れる。
【００４９】
ここで、前述したように、転流ループＬ１の配線構造インダクタンスは、転流ループＬ２よりも小さいので、転流ループＬ１内の自己消弧素子Ｔ５の電流は、転流ループＬ２内の自己消弧素子Ｔ３の電流よりも大きくなる。
【００５０】
また、自己消弧素子Ｔ５が設けられていない場合の転流ループＬ２のインダクタンスと比べて、等価的に並列の転流ループのインダクタンスを小さくすることができる。
【００５１】
続いて、時刻ｔ２〜ｔ３の期間は、第２のモード「０」（ＳＰ＝０、ＳＮ＝０、ＳＴ２＝ＳＴ３＝１）であり、自己消弧素子Ｔ２、Ｔ３、Ｔ５、Ｔ６に対してオンゲートパルスＰＴ２、ＰＴ３、ＰＴ５、ＰＴ６が与えられる。
【００５２】
次に、時刻ｔ３において、ＳＰ＝０、ＳＮ＝１になると、ＳＴ２＝０になり、自己消弧素子Ｔ２およびＴ６はオフされる。
このとき、出力電流Ｉｏｕｔが正極性の場合には、直流端子Ｃ→クランプダイオードＤ５→自己消弧素子Ｔ２の経路と、直流端子Ｃ→自己消弧素子Ｔ６→ダイオードＤ３の経路とに分流していた電流は、転流ループＬ３およびＬ４で直流端子Ｎ→ダイオードＤ４→ダイオードＤ３の経路に転流する。
【００５３】
また、自己消弧素子Ｔ６が設けられていない場合の転流ループＬ３のインダクタンスと比べて、等価的に並列の転流ループのインダクタンスを小さくすることができる。
【００５４】
続いて、オンディレイ回路３４のオン動作遅れ時間Ｔｄに相当する時刻ｔ４において、ＳＴ４＝１になり、自己消弧素子Ｔ４に対してオンゲートパルスＰＴ４が与えられる。
このとき、自己消弧素子Ｔ３、Ｔ４、Ｔ５にオンゲートパルスＰＴ３、ＰＴ４、ＰＴ５が与えられているので、第３のモード「Ｎ」の状態である。
【００５５】
次に、時刻ｔ５において、ＳＮ＝０になると、ＳＴ４＝０になり、自己消弧素子Ｔ４はオフされる。
【００５６】
続いて、オンディレイ回路３２のオン動作遅れ時間Ｔｄに相当する時刻ｔ６において、ＳＴ２＝１になり、自己消弧素子Ｔ２、Ｔ６にオンゲートパルスＰＴ２、ＰＴ６が与えられる。
【００５７】
ここで、時刻ｔ６の直前に、出力電流Ｉｏｕｔが正極性であって、直流端子Ｎ→ダイオードＤ４→ダイオードＤ３の経路で通流している場合には、自己消弧素子Ｔ２およびＴ６がオンすると、転流ループＬ３およびＬ４で、直流端子Ｃ→クランプダイオードＤ５→自己消弧素子Ｔ２の経路と、直流端子Ｃ→自己消弧素子Ｔ６→ダイオードＤ３の経路との分流経路に転流する。
したがって、自己消弧素子Ｔ５が設けられていない場合の転流ループＬ２のインダクタンスと比べて、等価的に並列の転流ループのインダクタンスを小さくすることができる。
【００５８】
次に、時刻ｔ７において、ＳＰ＝１になると、ＳＴ３＝０になり、自己消弧素子Ｔ３およびＴ５はオフされる。
【００５９】
このとき、出力電流Ｉｏｕｔが負極性の場合には、ダイオードＤ２→自己消弧素子Ｔ５→直流端子Ｃの経路と、自己消弧素子Ｔ３→クランプダイオードＤ６→直流端子Ｃの経路との分流経路の通流状態から、転流ループＬ１およびＬ２で、ダイオードＤ２→ダイオードＤ１→直流端子Ｐの経路へ転流する。
したがって、自己消弧素子Ｔ５が設けられていない場合の転流ループＬ２のインダクタンスと比べて、等価的に並列の転流ループのインダクタンスを小さくすることができる。
【００６０】
以上のように、自己消弧素子Ｔ２およびＴ６を同時導通制御し、自己消弧素子Ｔ３およびＴ５を同時導通制御して、第２のモード「０」の場合に、自己消弧素子Ｔ２、Ｔ３、Ｔ５、Ｔ６がゲートオン状態を形成する。
【００６１】
これにより、転流時において、転流ループＬ１およびＬ２（または、転流ループＬ３およびＬ４）が同時に生じるので、並列の転流ループのインダクタンスを小さくすることができ、転流ループを形成する自己消弧素子の破損を防止することができる。
【００６２】
実施の形態２．
なお、上記実施の形態１では、各オンディレイ回路３１〜３４のデッドタイムＴｄを一定に設定したが、異なるデッドタイムを設定して各自己消弧素子Ｔ４〜Ｔ６のオンオフタイミングをシフトさせてもよい。
【００６３】
図４は自己消弧素子Ｔ４〜Ｔ６のオンオフタイミングをシフトさせたこの発明の実施の形態２によるゲート制御装置を示すブロック図であり、前述（図２参照）と同様のものについては、同一符号を付して、または符号の後に「ａ」を付して、詳述を省略する。
【００６４】
図４において、３ａはＰＷＭ回路２に接続されたゲート制御回路であり、導通制御指令ＳＰおよびＳＮに基づいて、自己消弧素子Ｔ１〜Ｔ６に対するゲート指令ＳＴ１〜ＳＴ６を出力する。
【００６５】
ゲート制御回路３ａ内において、３１ａ〜３４ａは第２のデッドタイムＴｄ２（＞Ｔｄ）の遅れ要素を有するオンディレイ回路、３２および３３は第１のデッドタイムＴｄの遅れ要素を有するオンディレイ回路、３５ａおよび３６ａは第１のデッドタイムＴｄ１（＜Ｔｄ）の遅れ要素を有するオフディレイ回路である。
【００６６】
オンディレイ回路３２は反転回路３Ｎの出力端子に接続され、オンディレイ回路３３は反転回路３Ｐの出力端子に接続されている。
また、オフディレイ回路３５ａ、３６ａは、それぞれ、オンディレイ回路３３、３２に接続されている。
【００６７】
オンディレイ回路３１ａ〜３４ａは、前述のオンディレイ回路３１〜３４と同様に、導通制御指令ＳＰ、ＳＮに基づいて、自己消弧素子Ｔ１〜Ｔ４に対するゲート信号ＳＴ１〜ＳＴ４を出力する。
【００６８】
オンディレイ回路３３およびオフディレイ回路３５ａは、反転回路３Ｐを介して符号反転された導通制御指令ＳＰに基づいて、自己消弧素子Ｔ５に対するゲート信号ＳＴ５を出力する。
【００６９】
オンディレイ回路３２およびオフディレイ回路３６ａは、反転回路３Ｎを介して符号反転された導通制御指令ＳＮに基づいて、自己消弧素子Ｔ６に対するゲート信号ＳＴ６を出力する。
【００７０】
ゲート制御回路３ａから出力される各ゲート信号ＳＴ１〜ＳＴ６は、ゲートドライブ回路４を介してオンゲートパルスＰＴ１〜ＰＴ６となり、各自己消弧素子Ｔ１〜Ｔ６のゲートに印加される。
【００７１】
次に、図１とともに、図５のタイミングチャートを参照しながら、図４に示したこの発明の実施の形態２によるゲート制御回路３ａの動作について説明する。
まず、時刻ｔ１において、ＳＰ＝０になると、ＳＴ１＝０となり、自己消弧素子Ｔ１はオフされる。
【００７２】
続いて、時刻ｔ１からデッドタイムＴｄが経過した後の時刻ｔ２において、オンディレイ回路３３により、ＳＴ５＝１となり、自己消弧素子Ｔ５はオンされる。
【００７３】
一方、オンディレイ回路３３ａにより、時刻ｔ１から第２のデッドタイム（以下、単に「デッドタイム」という）Ｔｄ２だけ遅れた時刻ｔ２′において、ＳＴ３＝１となり、自己消弧素子Ｔ３はオンされる。
【００７４】
ここで、デッドタイムＴｄおよびＴｄ２の間には、Ｔｄ２＞Ｔｄの関係があるので、自己消弧素子Ｔ５のオン時刻ｔ２は、自己消弧素子Ｔ３のオン時刻ｔ２′よりも先行している。
【００７５】
したがって、出力電流Ｉｏｕｔが負極性の場合には、時刻ｔ２において自己消弧素子Ｔ５がオンされると、転流ループＬ１により、ダイオードＤ１から自己消弧素子Ｔ５に転流するので、転流インダクタンスを小さくすることができる。
その後、時刻ｔ２′において自己消弧素子Ｔ３がオンされると、出力電流Ｉｏｕｔは、自己消弧素子Ｔ３→クランプダイオードＤ６の経路に分流する。
【００７６】
次に、時刻ｔ３において、ＳＮ＝１になると、ＳＴ２＝０となり、自己消弧素子Ｔ２はオフされる。
このとき、出力電流Ｉｏｕｔが正極性の場合には、クランプダイオードＤ５→自己消弧素子Ｔ２の経路の分流電流は、自己消弧素子Ｔ６→ダイオードＤ３の分流経路に転流する。
【００７７】
その後、オフディレイ回路３６ａにより、時刻ｔ３から第１のデッドタイム（以下、単に「デッドタイム」という）Ｔｄ１だけ遅れた時刻ｔ４′において、ＳＴ６＝０となり、自己消弧素子Ｔ６がオフされる。
したがって、転流ループＬ４により、ダイオードＤ４に転流するので、転流インダクタンスを小さくすることができる。
【００７８】
続いて、オンディレイ回路３４ａにより、時刻ｔ３からデッドタイムＴｄ２が経過した後の時刻ｔ４において、ＳＴ４＝１となり、自己消弧素子Ｔ４はオンされる。
【００７９】
ここで、デッドタイムＴｄ、Ｔｄ１およびＴｄ２の間に、以下の（１）式を満たす関係があれば、時刻ｔ４′と時刻ｔ４との時間間隔は、デッドタイムＴｄに相当することになる。
【００８０】
Ｔｄ２−Ｔｄ１＝Ｔｄ ・・・（１）
【００８１】
次に、時刻ｔ５において、ＳＮ＝０になると、ＳＴ４＝０となり、自己消弧素子Ｔ４はオフされる。
続いて、オンディレイ回路３２により、時刻ｔ５からデッドタイムＴｄが経過した後の時刻ｔ６において、ＳＴ６＝１となり、自己消弧素子Ｔ６はオンされる。
【００８２】
このとき、出力電流Ｉｏｕｔが正極性の場合には、転流ループＬ４により、ダイオードＤ４から自己消弧素子Ｔ６に転流するので、転流インダクタンスを小さくすることができる。
【００８３】
続いて、オンディレイ回路３２ａにより、時刻ｔ５からデッドタイムＴｄ２が経過した後の時刻ｔ６′において、ＳＴ２＝１となり、自己消弧素子Ｔ２はオンされる。
これにより、自己消弧素子Ｔ６→ダイオードＤ３の経路から、クランプダイオードＤ５→自己消弧素子Ｔ２の経路に分流する。
【００８４】
次に、時刻ｔ７において、ＳＰ＝１になると、ＳＴ３＝０となり、自己消弧素子Ｔ３はオフされる。
このとき、出力電流Ｉｏｕｔが負極性の場合には、自己消弧素子Ｔ３→クランプダイオードＤ６の経路の分流電流は、ダイオードＤ２→自己消弧素子Ｔ５の分流経路に転流する。
【００８５】
その後、オフディレイ回路３５ａにより、デッドタイムＴｄ１だけ遅れた時刻ｔ８′において、ＳＴ５＝０となり、自己消弧素子Ｔ５はオフされる。
したがって、転流ループＬ１により、ダイオードＤ１に転流するので、転流インダクタンスを小さくすることができる。
【００８６】
続いて、オンディレイ回路３１ａにより、時刻ｔ７からデッドタイムＴｄ２が経過した後の時刻ｔ８において、ＳＴ１＝１となり、自己消弧素子Ｔ１はオンされる。
【００８７】
以上のゲート制御により、自己消弧素子Ｔ５は、自己消弧素子Ｔ３の導通開始時点よりも先行して導通開始するとともに、自己消弧素子Ｔ３の導通終了時点よりも遅れて導通終了する。
【００８８】
一方、自己消弧素子Ｔ６は、自己消弧素子Ｔ２の導通開始時点よりも先行して導通開始するとともに、自己消弧素子Ｔ２の導通終了時点よりも遅れて導通終了する。
【００８９】
これにより、転流ループＬ１およびＬ４で転流動作を行うことができ、転流インダクタンスをさらに低減させることができる。
【００９０】
実施の形態３．
なお、上記実施の形態２では、導通制御指令ＳＰ、ＳＮのみに基づいてゲート信号ＳＴ１〜ＳＴ６を生成したが、出力電流Ｉｏｕｔの極性検出値に基づいてゲート信号ＳＴ１〜ＳＴ６を切り換え生成してもよい。
【００９１】
図６は出力電流Ｉｏｕｔの極性検出値を用いたこの発明の実施の形態３による３レベルインバータおよびゲート制御装置を示すブロック図である。
図６において、前述（図１、図２、図４参照）と同様のものについては、同一符号を付して、または符号の後に「ｂ」を付して詳述を省略する。また、ここでは、図面を簡略化するために、ゲートドライブ回路４の図示を省略している。
【００９２】
図６において、３ｂはＰＷＭ回路２に接続されたゲート制御回路であり、導通制御指令ＳＰ、ＳＮおよび出力電流Ｉｏｕｔに基づいて、自己消弧素子Ｔ１〜Ｔ６に対するゲート指令ＳＴ１〜ＳＴ６を出力する。
【００９３】
この場合、ゲート制御回路３ｂの入力信号として、ＰＷＭ回路２からの導通制御指令ＳＰ、ＳＮのみならず、出力電流Ｉｏｕｔの電流極性信号Ｓ６Ｐ、Ｓ６Ｎと、各電流極性信号Ｓ６Ｐ、Ｓ６Ｎの反転信号とが付加されている。
【００９４】
５は出力電流Ｉｏｕｔを検出する電流検出器、６Ｐは出力電流Ｉｏｕｔの正極性を判別する正極性比較器、６Ｎは出力電流Ｉｏｕｔの負極性を判別する負極性比較器、６Ｐは正極性比較器、６Ｎは負極性比較器、６Ｐ１は正極性比較器６Ｐからの電流極性信号Ｓ６Ｐを反転する反転回路、６Ｎ１は負極性比較器６Ｎからの電流極性信号Ｓ６Ｎを反転する反転回路である。
【００９５】
電流検出器５の出力信号は、正極性比較器６Ｐおよび負極性比較器６Ｎに入力される。
正極性比較器６Ｐおよび負極性比較器６Ｎからの各電流極性信号Ｓ６Ｐ、Ｓ６Ｎは、ゲート制御回路３ｂに直接与えられるとともに、各反転回路６Ｐ１、６Ｎ１を介して符号反転された信号がゲート制御回路３ｂに与えられる。
【００９６】
ゲート制御回路３ｂ内において、３ｂ１〜３ｂ６は選択回路であり、それぞれ、入力側に並設された２つのアンド回路と、各アンド回路の出力信号の論理和をとるオア回路とにより構成されている。
【００９７】
ゲート制御回路３ｂは、オンディレイ回路３１〜３４、３１ａ〜３４ａと、オフデイレイ回路３５ａ、３６ａとに加えて、選択回路３ｂ１〜３ｂ６とを備えている。
【００９８】
選択回路３ｂ１において、一方のアンド回路は、負の電流極性信号Ｓ６Ｎに応答してオンディレイ回路３１ａ（デッドタイムＴｄ２）の出力信号を通過させ、他方のアンド回路は、電流極性信号Ｓ６Ｎの反転値に応答してオンディレイ回路３１（デッドタイムＴｄ）の出力信号を通過させる。
【００９９】
選択回路３ｂ２において、一方のアンド回路は、正の電流極性信号Ｓ６Ｐに応答してオンディレイ回路３２ａ（デッドタイムＴｄ２）の出力信号を通過させ、他方のアンド回路は、電流極性信号Ｓ６Ｐの反転値に応答してオンディレイ回路３２（デッドタイムＴｄ）の出力信号を通過させる。
【０１００】
選択回路３ｂ３において、一方のアンド回路は、負の電流極性信号Ｓ６Ｎに応答してオンディレイ回路３３ａ（デッドタイムＴｄ２）の出力信号を通過させ、他方のアンド回路は、電流極性信号Ｓ６Ｎの反転値に応答してオンディレイ回路３３（デッドタイムＴｄ）の出力信号を通過させる。
【０１０１】
選択回路３ｂ４において、一方のアンド回路は、正の電流極性信号Ｓ６Ｐに応答してオンディレイ回路３４ａ（デッドタイムＴｄ２）の出力信号を通過させ、他方のアンド回路は、電流極性信号Ｓ６Ｐの反転値に応答してオンディレイ回路３４（デッドタイムＴｄ）の出力信号を通過させる。
【０１０２】
選択回路３ｂ５において、一方のアンド回路は、負の電流極性信号Ｓ６Ｎに応答して、オンディレイ回路３３（デッドタイムＴｄ）およびオフディレイ回路３５ａ（デッドタイムＴｄ１）からなる直列回路の出力信号を通過させ、他方のアンド回路は、電流極性信号Ｓ６Ｎの反転値に応答してオンディレイ回路３３の出力信号を通過させる。
【０１０３】
選択回路３ｂ６において、一方のアンド回路は、正の電流極性信号Ｓ６Ｐに応答して、オンディレイ回路３２（デッドタイムＴｄ）およびオフディレイ回路３６ａ（デッドタイムＴｄ１）からなる直列回路の出力信号を通過させ、他方のアンド回路は、電流極性信号Ｓ６Ｐの反転値に応答してオンディレイ回路３２の出力信号を通過させる。
【０１０４】
上記のように、オンディレイ回路３１〜３４、３１ａ〜３４ａ、オフデイレイ回路３５ａおよび３６ａの各出力信号は、正極性比較器６Ｐおよび負極性比較器６Ｎからの電流極性信号Ｓ６Ｐ、Ｓ６Ｎと、反転回路６Ｐ１、６Ｎ１の各出力信号とによって選択され、各選択回路３ｂ１〜３ｂ６を介したゲート信号ＳＴ１〜ＳＴ６は、ゲートドライブ回路４（図２参照）に与えられる。
【０１０５】
正極性比較器６Ｐおよび負極性比較器６Ｎの比較レベルは、出力電流Ｉｏｕｔの脈動によって各電流極性信号Ｓ６Ｐ、Ｓ６Ｎがほぼ同時に「１」（Ｈレベル）になるのを防止するために、それぞれ、零レベルから隔離設定されている。
【０１０６】
すなわち、図６のブロック内に特性波形として示すように、正極性比較器６Ｐの比較レベルＩｐは、出力電流Ｉｏｕｔの零レベルよりも大きい値に設定され、負極性比較器６Ｎの比較レベルＩｎは、出力電流Ｉｏｕｔの零レベルよりも小さい値に設定されている。
【０１０７】
さらに、図６のブロック内に破線で示すように、正極性比較器６Ｐおよび負極性比較器６Ｎの比較動作において、比較出力のオンオフレベルにヒステリシス特性をもたせれば、ハンチング発生を確実に防止することができる。
【０１０８】
次に、図７および図８のタイミングチャートを参照しながら、ゲート制御回路３ｂの動作について説明する。
【０１０９】
図７はインバータ１の出力電流Ｉｏｕｔが正極性の場合の動作を示しており、ゲート信号ＳＴ５は図３内の波形に対応し、ゲート信号ＳＴ６は図５内の波形に対応している。このとき、正極性比較器６Ｐからの電流極性信号Ｓ６Ｐは「１」であり、負極性比較器６Ｎからの電流極性信号Ｓ６Ｎは「０」である。
【０１１０】
また、図８はインバータ１の出力電流Ｉｏｕｔが負極性の場合の動作を示しており、ゲート信号ＳＴ５は図５内の波形に対応し、ゲート信号ＳＴ６は図３内の波形に対応している。このとき、正極性比較器６Ｐからの電流極性信号Ｓ６Ｐは「０」であり、負極性比較器６Ｎからの電流極性信号Ｓ６Ｎは「１」である。
【０１１１】
まず、図７のように、インバータ１の出力電流Ｉｏｕｔが正極性の場合には、Ｓ６Ｐ＝１、Ｓ６Ｎ＝０となり、選択回路３ｂ１〜３ｂ６を介した各ゲート信号ＳＴ１〜ＳＴ６の選択動作は以下のようになる。
【０１１２】
すなわち、ゲート信号ＳＴ１としてはオンディレイ回路３１の出力、ゲート信号ＳＴ２としてはオンディレイ回路３２ａの出力、ゲート信号ＳＴ３としてはオンディレイ回路３３の出力、ゲート信号ＳＴ４としてはオンディレイ回路３４ａの出力、ゲート信号ＳＴ５としてはオンディレイ回路３３の出力、ゲート信号ＳＴ６としてはオフディレイ回路３６ａの出力が、それぞれ選択される。
【０１１３】
ここで、時刻ｔ１付近および時刻ｔ７付近で出力電流Ｉｏｕｔが正極性であれば、ダイオードＤ１は不導通状態なので、前述（図５参照）のように自己消弧素子Ｔ５を自己消弧素子Ｔ３の導通開始時点よりも先行させて導通開始させ且つ自己消弧素子Ｔ３の導通終了時点よりも遅れて導通終了させる必要はない。
【０１１４】
したがって、図７において、前述（図３参照）のように自己消弧素子Ｔ３およびＴ５を同時導通制御することにより、たとえば時刻ｔ１から自己消弧素子Ｔ３のオン時刻ｔ２までの時間をデッドタイムＴｄに短縮することができ、ＰＷＭ回路２の出力信号に対するゲート制御の応答性を向上させることができる。
【０１１５】
一方、図８のように、インバータ１の出力電流Ｉｏｕｔが負極性の場合には、Ｓ６Ｐ＝０、Ｓ６Ｎ＝１となり、選択回路３ｂ１〜３ｂ６を介した各ゲート信号ＳＴ１〜ＳＴ６の選択動作は以下のようになる。
【０１１６】
すなわち、ゲート信号ＳＴ１としてはオンディレイ回路３１ａの出力、ゲート信号ＳＴ２としてはオンディレイ回路３２の出力、ゲート信号ＳＴ３としてはオンディレイ回路３３ａの出力、ゲート信号ＳＴ４としてはオンディレイ回路３４の出力、ゲート信号ＳＴ５としてはオフディレイ回路３５ａの出力、ゲート信号ＳＴ６としてはオンディレイ回路３２の出力が、それぞれ選択される。
【０１１７】
ここで、時刻ｔ３付近および時刻ｔ５付近でインバータ１の出力電流Ｉｏｕｔが負極性であれば、ダイオードＤ４は不導通状態なので、前述（図５参照）のように自己消弧素子Ｔ６を自己消弧素子Ｔ２の導通開始時点よりも先行させて導通開始させ且つ自己消弧素子Ｔ２の導通終了時点よりも遅れて導通終了させる必要はない。
【０１１８】
したがって、図８において、前述（図３参照）のように自己消弧素子Ｔ２およびＴ６を同時導通制御することにより、たとえば時刻ｔ５から自己消弧素子Ｔ２およびＴ６をオンする時刻ｔ６までの時間をデッドタイムＴｄに短縮することができ、ＰＷＭ回路２の出力信号に対するゲート制御の応答性を向上させることができる。
【０１１９】
このように、インバータ１の出力電流Ｉｏｕｔの正負極性に応答して、図７または図８のようにゲート信号ＳＴ５、ＳＴ６を切り換えることにより、自己消弧素子Ｔ３、Ｔ５の同時導通制御による時刻ｔ１〜ｔ２の時間短縮、または、自己消弧素子Ｔ２、Ｔ６の同時導通制御による時刻ｔ５〜ｔ６の時間短縮を実現し、ＰＷＭ回路２の出力信号に対するゲート制御の応答性を向上させることができる。
【０１２０】
実施の形態４．
なお、上記実施の形態２では、オフディレイ回路３５ａ、３６ａの出力をそのままゲートドライブ回路４に入力したが、排他的オア回路を介してゲートドライブ回路４に入力してもよい。
【０１２１】
図９は排他的オア回路を設けたこの発明の実施の形態４による３レベルインバータのゲート制御装置を示すブロック図である。
図９において、前述（図４参照）と同様のものについては、同一符号を付して、または符号の後に「ｃ」を付して、詳述を省略する。
【０１２２】
この場合、ゲート制御回路３ｃは、前述（図５参照）の構成に加えて、排他的オア回路３ｃ１、３ｃ２を備えており、排他的オア回路３ｃ１は、オンディレイ回路３３ａとオフディレイ回路３５ａとの各出力信号の排他的論理和をとってゲート信号ＳＴ５を生成し、排他的オア回路３ｃ２は、オンディレイ回路３２ａとオフディレイ回路３６ａとの各出力信号の排他的論理和をとってゲート信号ＳＴ６を生成する。
【０１２３】
次に、図１０のタイミングチャートを参照しながら、図９に示したこの発明の実施の形態４によるゲート制御回路３ｃの動作について説明する。
図１０においては、各ゲート信号ＳＴ５、ＳＴ６の波形のみが前述（図５参照）と異なる。
【０１２４】
図１０において、排他的オア回路３ｃ１から出力されるゲート信号ＳＴ５は、オンディレイ回路３３ａから出力されるゲート信号ＳＴ３と、オフディレイ回路３５ａの出力信号（図５内のゲート信号ＳＴ５）との排他的論理和であるから、時刻ｔ２から時刻ｔ２′までの期間と、時刻ｔ７から時刻ｔ８′までの期間とにおいて「１」となり、自己消弧素子Ｔ５をオンさせる。
【０１２５】
また、排他的オア回路３ｃ２から出力されるゲート信号ＳＴ６は、オンディレイ回路３２ａから出力されるゲート信号ＳＴ２と、オフディレイ回路３６ａの出力信号（図５内のゲート信号ＳＴ６）との排他的論理和であるから、時刻ｔ３から時刻ｔ４′までの期間と、時刻ｔ６から時刻ｔ６′までの期間とにおいて「１」となり、自己消弧素子Ｔ６をオンさせる。
【０１２６】
図１０のように自己消弧素子Ｔ５、Ｔ６を導通制御することにより、前述と同様に転流時のインダクタンス低減効果が得られるうえ、さらにオンゲートパルスＰＴ５、ＰＴ６の発生期間を短縮させることができ、ゲートドライブ回路４の消費電力を低減させることができる。
【０１２７】
実施の形態５．
なお、上記実施の形態４では、排他的オア回路３ｃ１、３ｃ２のみを追加したが、自己消弧素子Ｔ１、Ｔ２（または、Ｔ３、Ｔ４）が同時にオフゲート期間中に自己消弧素子Ｔ５（または、Ｔ６）にオンゲートパルスＰＴ５（または、ＰＴ６）を与えた場合に、自己消弧素子Ｔ１、Ｔ２（または、Ｔ３、Ｔ４）の電圧分担を均一化するための論理回路をさらに追加してもよい。
【０１２８】
図１１は電圧分担均一化用の論理回路を設けたこの発明の実施の形態５による３レベルインバータのゲート制御装置を示すブロック図である。
図１１において、前述（図９参照）と同様のものについては、同一符号を付して、または符号の後に「ｄ」を付して、詳述を省略する。
【０１２９】
この場合、ゲート制御回路３ｄは、前述（図９参照）の構成に加えて、反転回路３ｄ１、３ｄ２、アンド回路３ｄ３、３ｄ４、および、オア回路３ｄ５、３ｄ６を備えている。
【０１３０】
反転回路３ｄ１、３ｄ２は、オンディレイ回路３２ａおよびオンディレイ回路３３ａの各出力信号を反転して、それぞれ、アンド回路３ｄ３、３ｄ４に入力する。
【０１３１】
アンド回路３ｄ３は、オフディレイ回路３５ａおよび反転回路３ｄ１の各出力信号の論理積をとって、オア回路３ｄ５に入力する。
アンド回路３ｄ４は、オフディレイ回路３６ａおよび反転回路３ｄ２の各出力信号の論理積をとって、オア回路３ｄ６に入力する。
【０１３２】
オア回路３ｄ５は、排他的オア回路３ｃ１およびアンド回路３ｄ３の各出力信号の論理和をとってゲート信号ＳＴ５を生成する。
オア回路３ｄ６は、排他的オア回路３ｃ２およびアンド回路３ｄ４の各出力信号の論理和をとってゲート信号ＳＴ６を生成する。
【０１３３】
次に、図１２のタイミングチャートを参照しながら、図１１に示したこの発明の実施の形態５によるゲート制御回路３ｄの動作について説明する。
図１２においては、各ゲート信号ＳＴ５、ＳＴ６の波形のみが前述（図５、図１０参照）と異なる。
【０１３４】
この場合、アンド回路３ｄ３の出力波形は、オフディレイ回路３５ａの出力信号（図５内のゲート信号ＳＴ５）と、オンディレイ回路３２ａの出力信号（ゲート信号ＳＴ２）の反転信号との論理積であるから、時刻ｔ３から時刻ｔ６′までの期間において「１」となる。
【０１３５】
また、オア回路３ｄ５から出力されるゲート信号ＳＴ５は、排他的オア回路３ｃ１の出力信号（図１０内のゲート信号ＳＴ５）と、アンド回路３ｄ３の出力信号との論理和であるから、図１２に示した波形となる。
【０１３６】
一方、アンド回路３ｄ４出力波形は、オフディレイ回路３６ａの出力信号（図５内のＳＴ６）と、オンディレイ回路３３ａの出力信号（ゲート信号ＳＴ３）の反転信号との論理積であるから、時刻ｔ２′までの期間および時刻ｔ７以降の期間において「１」となる。
【０１３７】
また、オア回路３ｄ６から出力されるゲート信号ＳＴ６は、排他的オア回路３ｃ２の出力信号（図１０内のゲート信号ＳＴ６）と、アンド回路３ｄ４の出力信号との論理和であるから、図１２に示した波形となる。
【０１３８】
この結果、自己消弧素子Ｔ１、Ｔ２が同時にオフゲート期間中に自己消弧素子Ｔ５にオンゲートパルスＰＴ５を与えた場合に、転流動作とは無関係であるが、自己消弧素子Ｔ１、Ｔ２の電圧分担を均一化することができる。
【０１３９】
同様に、自己消弧素子Ｔ３、Ｔ４が同時にオフゲート期間中に自己消弧素子Ｔ６にオンゲートパルスＰＴ６を与えた場合にも、転流動作とは無関係であるが、自己消弧素子Ｔ３、Ｔ４の電圧分担を均一化することができる。
【０１４０】
【発明の効果】
以上のように、この発明によれば、第１〜第３の電位レベルを有する第１〜第３の直流端子と、第１および第３の直流端子間に直列接続された第１〜第４の自己消弧素子と、第１および第２の自己消弧素子の接続点と第３および第４の自己消弧素子の接続点との間に逆並列接続された第１および第２のクランプダイオードと、第１および第２のクランプダイオードの各両端子間に個別に逆並列接続された第５および第６の自己消弧素子とを備え、第１および第２のクランプダイオードの接続点が第２の直流端子に接続された３レベルインバータのゲート制御装置において、第１および第３の自己消弧素子に対する第１の導通制御指令と第２および第４の自己消弧素子に対する第２の導通制御指令とを生成するＰＷＭ回路と、第１および第２の導通制御指令に基づいて第１〜第６の自己消弧素子のゲートに対するゲート信号を生成するゲート制御回路とを備え、ゲート制御回路は、第１および第２の導通制御指令を個別に反転する第１および第２の反転回路と、第１および第２の導通制御指令と反転後の第１および第２の導通制御指令とに基づいてゲート信号を生成するディレイ回路群とを含み、第３および第５の自己消弧素子は同時に導通制御され、第２および第６の自己消弧素子は同時に導通制御され、自己消弧素子間の転流時に最短の転流ループを形成するようにしたので、転流ループのインダクタンスを小さくして自己消弧素子の破損を防止した３レベルインバータのゲート制御装置および方法が得られる効果がある。
【０１４１】
また、この発明によれば、ディレイ回路群は、第１〜第４の自己消弧素子に対する第１〜第４のゲート信号を生成する第１〜第４のオンディレイ回路と、第５の自己消弧素子に対する第５のゲート信号を生成する第５のオンディレイ回路および第１のオフディレイ回路からなる第１の直列回路と、第６の自己消弧素子に対する第６のゲート信号を生成する第６のオンディレイ回路および第２のオフディレイ回路からなる第２の直列回路とを含み、第１および第２のオフディレイ回路の第１のデッドタイムは、第５および第６のオンディレイ回路のデッドタイムよりも短く設定され、第１〜第４のオンディレイ回路の第２のデッドタイムは、第５および第６のオンディレイ回路のデッドタイムよりも長く設定され、第５の自己消弧素子は、第３の自己消弧素子の導通開始時点よりも先行して導通開始するとともに、第３の自己消弧素子の導通終了時点よりも遅れて導通終了し、第６の自己消弧素子は、第２の自己消弧素子の導通開始時点よりも先行して導通開始するとともに、第２の自己消弧素子の導通終了時点よりも遅れて導通終了するようにしたので、転流インダクタンスをさらに低減させた３レベルインバータのゲート制御装置および方法が得られる効果がある。
【０１４２】
また、この発明によれば、３レベルインバータの出力電流の極性に応じた電流極性信号を生成する正極性比較器および負極性比較器と、正極性比較器および負極性比較器からの各電流極性信号を個別に反転する第３および第４の反転回路とを備え、ゲート制御回路は、各電流極性信号と第３および第４の反転回路の各出力信号とに応じてゲート信号を切り換え選択する第１〜第６の選択回路を含み、出力電流が正極性を示す場合には、第３および第５の自己消弧素子が同時に導通制御され、出力電流が負極性を示す場合には、第２および第６の自己消弧素子が同時に導通制御されるようにしたので、時間短縮を実現してＰＷＭ出力信号に対するゲート制御の応答性を向上させた３レベルインバータのゲート制御装置および方法が得られる効果がある。
【０１４３】
また、この発明によれば、ゲート制御回路は、第３のオンディレイ回路の出力信号と第１の直列回路の出力信号との排他的論理和をとって第５の自己消弧素子のゲートに対するゲート信号を生成する第１の排他的オア回路と、第２のオンディレイ回路の出力信号と第２の直列回路の出力信号との排他的論理和をとって第６の自己消弧素子のゲートに対するゲート信号を生成する第２の排他的オア回路とを含み、第５の自己消弧素子は、第３の自己消弧素子の導通開始時点よりも先行して導通開始し、第３の自己消弧素子の導通期間中は不導通状態を保持するとともに、第３の自己消弧素子の導通終了時点から第１のデッドタイムだけ導通し、第６の自己消弧素子は、第２の自己消弧素子の導通開始時点よりも先行して導通開始し、第２の自己消弧素子の導通期間中は不導通状態を保持するとともに、第２の自己消弧素子の導通終了時点から第１のデッドタイムだけ導通するようにしたので、転流時のインダクタンス低減効果に加えて、オンゲートパルスの発生期間を短縮させてゲートドライブ回路の消費電力を低減させた３レベルインバータのゲート制御装置および方法が得られる効果がある。
【０１４４】
また、この発明によれば、ゲート制御回路は、第２および第３のオンディレイ回路の出力信号を個別に反転する第５および第６の反転回路と、第１の直列回路の出力信号と第５の反転回路の出力信号との論理積をとる第１のアンド回路と、第１の排他的オア回路の出力信号と第１のアンド回路の出力信号との論理和をとって第５の自己消弧素子のゲートに対するゲート信号を生成する第１のオア回路と、第２の直列回路の出力信号と第６の反転回路の出力信号との論理積をとる第２のアンド回路と、第２の排他的オア回路の出力信号と第２のアンド回路の出力信号との論理和をとって第６の自己消弧素子のゲートに対するゲート信号を生成する第２のオア回路とを含み、第５の自己消弧素子は、第３の自己消弧素子の導通開始時点よりも先行して導通開始し、第１および第２の自己消弧素子が同時に不導通となる期間以外は不導通状態を保持するとともに、第３の自己消弧素子の導通終了時点から第１のデッドタイムだけ導通し、第６の自己消弧素子は、第２の自己消弧素子の導通開始時点よりも先行して導通開始し、第３および第４の自己消弧素子が同時に不導通となる期間以外は不導通状態を保持するとともに、第２の自己消弧素子の導通終了時点から第１のデッドタイムだけ導通するようにしたので、第１および第２（または、第３および第４）の自己消弧素子が同時にオフゲート期間中に第５（または、第６）の自己消弧素子Ｔ５にオンゲートパルスを与えた場合に、第１（または、第２）の自己消弧素子の電圧分担を均一化させた３レベルインバータのゲート制御装置および方法が得られる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１〜５による３レベルインバータのゲート制御装置での転流ループを説明するための回路構成図である。
【図２】この発明の実施の形態１による３レベルインバータのゲート制御装置に適用されるゲート制御回路を示す回路構成図である。
【図３】この発明の実施の形態１による３レベルインバータのゲート制御装置の動作を説明するためのタイミングチャートである。
【図４】この発明の実施の形態２による３レベルインバータのゲート制御装置に適用されるゲート制御回路を示す回路構成図である。
【図５】この発明の実施の形態２による３レベルインバータのゲート制御装置の動作を説明するためのタイミングチャートである。
【図６】この発明の実施の形態３による３レベルインバータのゲート制御装置に適用されるゲート制御回路を示す回路構成図である。
【図７】この発明の実施の形態３による３レベルインバータのゲート制御装置の正極性での動作を説明するためのタイミングチャートである。
【図８】この発明の実施の形態３による３レベルインバータのゲート制御装置の負極性での動作を説明するためのタイミングチャートである。
【図９】この発明の実施の形態４による３レベルインバータのゲート制御装置に適用されるゲート制御回路を示す回路構成図である。
【図１０】この発明の実施の形態４による３レベルインバータのゲート制御装置の動作を説明するためのタイミングチャートである。
【図１１】この発明の実施の形態５による３レベルインバータのゲート制御装置に適用されるゲート制御回路を示す回路構成図である。
【図１２】この発明の実施の形態５による３レベルインバータのゲート制御装置の動作を説明するためのタイミングチャートである。
【符号の説明】
１ ３レベルインバータ、２ ＰＷＭ回路、３、３ａ〜３ｄ ゲート制御回路、３ｂ１〜３ｂ６ 選択回路、３ｃ１、３ｃ２ 排他的オア回路、３ｄ３、３ｄ４ アンド回路、３ｄ５、３ｄ６ オア回路、３Ｐ、３Ｎ、３ｄ１、３ｄ２、６Ｐ１、６Ｎ１ 反転回路、３１〜３４、３１ａ〜３４ａ オンディレイ回路、
３５ａ、３６ａ オフディレイ回路、４、４１〜４６ ゲートドライブ回路、５電流検出器、６Ｐ 正極性比較器、６Ｎ 負極性比較器、Ｄ５、Ｄ６ クランプダイオード、Ｉｏｕｔ 出力電流、Ｐ、Ｃ、Ｎ 直流端子、ＰＴ１〜ＰＴ６ オンゲートパルス、ＳＰ、ＳＮ 導通制御指令、ＳＴ１〜ＳＴ６ ゲート信号、
Ｓ６Ｐ、Ｓ６Ｎ 電流極性信号、Ｔ１〜Ｔ６ 自己消弧素子、Ｔｄ デッドタイム、Ｔｄ１ 第１のデッドタイム、Ｔｄ２ 第２のデッドタイム。
Claims (10)
- 第１〜第３の電位レベルを有する第１〜第３の直流端子と、
前記第１および第３の直流端子間に直列接続された第１〜第４の自己消弧素子と、
前記第１および第２の自己消弧素子の接続点と前記第３および第４の自己消弧素子の接続点との間に逆並列接続された第１および第２のクランプダイオードと、
前記第１および第２のクランプダイオードの各両端子間に個別に逆並列接続された第５および第６の自己消弧素子とを備え、
前記第１および第２のクランプダイオードの接続点が前記第２の直流端子に接続された３レベルインバータのゲート制御装置において、
前記第１および第３の自己消弧素子に対する第１の導通制御指令と前記第２および第４の自己消弧素子に対する第２の導通制御指令とを生成するＰＷＭ回路と、
前記第１および第２の導通制御指令に基づいて前記第１〜第６の自己消弧素子のゲートに対するゲート信号を生成するゲート制御回路とを備え、
前記ゲート制御回路は、
前記第１および第２の導通制御指令を個別に反転する第１および第２の反転回路と、
前記第１および第２の導通制御指令と反転後の前記第１および第２の導通制御指令とに基づいて前記ゲート信号を生成するディレイ回路群とを含み、
前記第３および第５の自己消弧素子は同時に導通制御され、前記第２および第６の自己消弧素子は同時に導通制御されることを特徴とする３レベルインバータのゲート制御装置。 - 前記ディレイ回路群は、
前記第１〜第４の自己消弧素子に対する第１〜第４のゲート信号を生成する第１〜第４のオンディレイ回路と、
前記第５の自己消弧素子に対する第５のゲート信号を生成する第５のオンディレイ回路および第１のオフディレイ回路からなる第１の直列回路と、
前記第６の自己消弧素子に対する第６のゲート信号を生成する第６のオンディレイ回路および第２のオフディレイ回路からなる第２の直列回路とを含み、
前記第１および第２のオフディレイ回路の第１のデッドタイムは、前記第５および第６のオンディレイ回路のデッドタイムよりも短く設定され、
前記第１〜第４のオンディレイ回路の第２のデッドタイムは、前記第５および第６のオンディレイ回路のデッドタイムよりも長く設定され、
前記第５の自己消弧素子は、前記第３の自己消弧素子の導通開始時点よりも先行して導通開始するとともに、前記第３の自己消弧素子の導通終了時点よりも遅れて導通終了し、
前記第６の自己消弧素子は、前記第２の自己消弧素子の導通開始時点よりも先行して導通開始するとともに、前記第２の自己消弧素子の導通終了時点よりも遅れて導通終了することを特徴とする請求項１に記載の３レベルインバータのゲート制御装置。 - 前記３レベルインバータの出力電流の極性に応じた電流極性信号を生成する正極性比較器および負極性比較器と、
前記正極性比較器および前記負極性比較器からの各電流極性信号を個別に反転する第３および第４の反転回路とを備え、
前記ゲート制御回路は、前記各電流極性信号と前記第３および第４の反転回路の各出力信号とに応じて前記ゲート信号を切り換え選択する第１〜第６の選択回路を含み、
前記出力電流が正極性を示す場合には、前記第３および第５の自己消弧素子が同時に導通制御され、
前記出力電流が負極性を示す場合には、前記第２および第６の自己消弧素子が同時に導通制御されることを特徴とする請求項２に記載の３レベルインバータのゲート制御装置。 - 前記ゲート制御回路は、
前記第３のオンディレイ回路の出力信号と前記第１の直列回路の出力信号との排他的論理和をとって前記第５の自己消弧素子のゲートに対するゲート信号を生成する第１の排他的オア回路と、
前記第２のオンディレイ回路の出力信号と前記第２の直列回路の出力信号との排他的論理和をとって前記第６の自己消弧素子のゲートに対するゲート信号を生成する第２の排他的オア回路とを含み、
前記第５の自己消弧素子は、前記第３の自己消弧素子の導通開始時点よりも先行して導通開始し、前記第３の自己消弧素子の導通期間中は不導通状態を保持するとともに、前記第３の自己消弧素子の導通終了時点から前記第１のデッドタイムだけ導通し、
前記第６の自己消弧素子は、前記第２の自己消弧素子の導通開始時点よりも先行して導通開始し、前記第２の自己消弧素子の導通期間中は不導通状態を保持するとともに、前記第２の自己消弧素子の導通終了時点から前記第１のデッドタイムだけ導通することを特徴とする請求項２に記載の３レベルインバータのゲート制御装置。 - 前記ゲート制御回路は、
前記第２および第３のオンディレイ回路の出力信号を個別に反転する第５および第６の反転回路と、
前記第１の直列回路の出力信号と前記第５の反転回路の出力信号との論理積をとる第１のアンド回路と、
前記第１の排他的オア回路の出力信号と前記第１のアンド回路の出力信号との論理和をとって前記第５の自己消弧素子のゲートに対するゲート信号を生成する第１のオア回路と、
前記第２の直列回路の出力信号と前記第６の反転回路の出力信号との論理積をとる第２のアンド回路と、
前記第２の排他的オア回路の出力信号と前記第２のアンド回路の出力信号との論理和をとって前記第６の自己消弧素子のゲートに対するゲート信号を生成する第２のオア回路とを含み、
前記第５の自己消弧素子は、前記第３の自己消弧素子の導通開始時点よりも先行して導通開始し、前記第１および前記第２の自己消弧素子が同時に不導通となる期間以外は不導通状態を保持するとともに、前記第３の自己消弧素子の導通終了時点から前記第１のデッドタイムだけ導通し、
前記第６の自己消弧素子は、前記第２の自己消弧素子の導通開始時点よりも先行して導通開始し、前記第３および前記第４の自己消弧素子が同時に不導通となる期間以外は不導通状態を保持するとともに、前記第２の自己消弧素子の導通終了時点から前記第１のデッドタイムだけ導通することを特徴とする請求項２に記載の３レベルインバータのゲート制御装置。 - 第１〜第３の電位レベルを有する第１〜第３の直流端子と、
前記第１および第３の直流端子間に直列接続された第１〜第４の自己消弧素子と、
前記第１および第２の自己消弧素子の接続点と前記第３および第４の自己消弧素子の接続点との間に逆並列接続された第１および第２のクランプダイオードと、
前記第１および第２のクランプダイオードの各両端子間に個別に逆並列接続された第５および第６の自己消弧素子とを備え、
前記第１および第２のクランプダイオードの接続点が前記第２の直流端子に接続された３レベルインバータのゲート制御方法において、
前記第３および第５の自己消弧素子を同時に導通制御するとともに、前記第２および第６の自己消弧素子を同時に導通制御することを特徴とする３レベルインバータのゲート制御方法。 - 前記第５の自己消弧素子を、前記第３の自己消弧素子の導通開始時点よりも先行して導通開始させるとともに、前記第３の自己消弧素子の導通終了時点よりも遅れて導通終了させ、
前記第６の自己消弧素子を、前記第２の自己消弧素子の導通開始時点よりも先行して導通開始させるとともに、前記第２の自己消弧素子の導通終了時点よりも遅れて導通終了させることを特徴とする請求項６に記載の３レベルインバータのゲート制御方法。 - 前記３レベルインバータの出力電流が正極性を示す場合には、前記第３および第５の自己消弧素子を同時に導通制御し、
前記出力電流が負極性を示す場合には、前記第２および第６の自己消弧素子を同時に導通制御することを特徴とする請求項７に記載の３レベルインバータのゲート制御方法。 - 前記第５の自己消弧素子を、前記第３の自己消弧素子の導通開始時点よりも先行して導通開始させ、前記第３の自己消弧素子の導通期間中は不導通状態に保持させるとともに、前記第３の自己消弧素子の導通終了時点から所定時間だけ導通させ、
前記第６の自己消弧素子を、前記第２の自己消弧素子の導通開始時点よりも先行して導通開始させ、前記第２の自己消弧素子の導通期間中は不導通状態に保持させるとともに、前記第２の自己消弧素子の導通終了時点から前記所定時間だけ導通させることを特徴とする請求項７に記載の３レベルインバータのゲート制御方法。 - 前記第５の自己消弧素子を、前記第３の自己消弧素子の導通開始時点よりも先行して導通開始させ、前記第１および前記第２の自己消弧素子が同時に不導通となる期間以外は不導通状態に保持させるとともに、前記第３の自己消弧素子の導通終了時点から所定時間だけ導通させ、
前記第６の自己消弧素子を、前記第２の自己消弧素子の導通開始時点よりも先行して導通開始させ、前記第３および前記第４の自己消弧素子が同時に不導通となる期間以外は不導通状態に保持させるとともに、前記第２の自己消弧素子の導通終了時点から前記所定時間だけ導通させることを特徴とする請求項７に記載の３レベルインバータのゲート制御方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001277805A JP3625439B2 (ja) | 2001-09-13 | 2001-09-13 | ３レベルインバータのゲート制御装置および方法 |
| US10/093,728 US6535406B1 (en) | 2001-09-13 | 2002-03-11 | Three-level inverter controller reducing commutation loop inductance |
| CNB021204691A CN1259770C (zh) | 2001-09-13 | 2002-05-24 | 三电平逆变器的门控装置以及方法 |
| TW091115293A TW571504B (en) | 2001-09-13 | 2002-07-10 | Device and method of controlling a gate of a three-level inverter |
| CA002393506A CA2393506C (en) | 2001-09-13 | 2002-07-15 | Device and method of controlling a gate of a three-level inverter |
| DE10238532A DE10238532B4 (de) | 2001-09-13 | 2002-08-22 | Vorrichtung und Verfahren zur Steuerung von Gates eines Dreipegelwechselrichters |
| CH01490/02A CH693838A5 (fr) | 2001-09-13 | 2002-09-02 | Dispositif et procédé de commande d'une porte d'un inverseur à trois niveaux. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001277805A JP3625439B2 (ja) | 2001-09-13 | 2001-09-13 | ３レベルインバータのゲート制御装置および方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003088138A JP2003088138A (ja) | 2003-03-20 |
| JP3625439B2 true JP3625439B2 (ja) | 2005-03-02 |
Family
ID=19102273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001277805A Expired - Lifetime JP3625439B2 (ja) | 2001-09-13 | 2001-09-13 | ３レベルインバータのゲート制御装置および方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6535406B1 (ja) |
| JP (1) | JP3625439B2 (ja) |
| CN (1) | CN1259770C (ja) |
| CA (1) | CA2393506C (ja) |
| CH (1) | CH693838A5 (ja) |
| DE (1) | DE10238532B4 (ja) |
| TW (1) | TW571504B (ja) |
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2001
- 2001-09-13 JP JP2001277805A patent/JP3625439B2/ja not_active Expired - Lifetime
-
2002
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- 2002-05-24 CN CNB021204691A patent/CN1259770C/zh not_active Expired - Lifetime
- 2002-07-10 TW TW091115293A patent/TW571504B/zh not_active IP Right Cessation
- 2002-07-15 CA CA002393506A patent/CA2393506C/en not_active Expired - Lifetime
- 2002-08-22 DE DE10238532A patent/DE10238532B4/de not_active Expired - Lifetime
- 2002-09-02 CH CH01490/02A patent/CH693838A5/fr not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9654026B2 (en) | 2012-08-10 | 2017-05-16 | Mitsubishi Electric Corporation | Three-level power converting apparatus with reduced conduction loss |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003088138A (ja) | 2003-03-20 |
| CN1404204A (zh) | 2003-03-19 |
| CN1259770C (zh) | 2006-06-14 |
| CA2393506C (en) | 2004-12-14 |
| TW571504B (en) | 2004-01-11 |
| US6535406B1 (en) | 2003-03-18 |
| DE10238532B4 (de) | 2011-11-24 |
| CA2393506A1 (en) | 2003-03-13 |
| DE10238532A1 (de) | 2003-05-08 |
| CH693838A5 (fr) | 2004-02-27 |
| US20030048650A1 (en) | 2003-03-13 |
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| A977 | Report on retrieval |
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