JP3625439B2 - 3レベルインバータのゲート制御装置および方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は、自己消弧素子型の電力半導体素子(以下、単に「自己消弧素子」という)を用いた3レベルインバータのゲート制御装置および方法に関し、特にスイッチング動作時に最短の転流ループを形成することにより自己消弧素子の破損を防止した3レベルインバータのゲート制御装置および方法に関するものである。
【0002】
【従来の技術】
一般的な3レベルインバータとしては、たとえば、PESC(2001年)の第1135頁〜1140頁に記載された「能動NPCスイッチを適用した3レベル電源インバータのロスバランシング(Loss Balancing in Three−Level Voltage Source Invertersapplying Active NPC Switches)」に参照することができる。
【0003】
上記文献中の図3〜図5(Figs.3〜5)および表3(TABLEIII)に参照されるように、能動NPCスイッチ(Active NPC Switches)としては、自己消弧素子T5、T6が付加されている。
また、直流電源の中性点電位を3レベルインバータに出力する場合に、4種類のゲート制御方法が記述されている。
【0004】
上記文献の目的は、4種類のゲート制御方法を適宜選択して、3レベルインバータを構成する自己消弧素子T5、T6の発生損失を平準化することにある。
したがって、3レベルインバータ内の配線構造のインダクタンスを考慮した転流動作については、特に記述されていない。
【0005】
【発明が解決しようとする課題】
従来の3レベルインバータのゲート制御装置および方法は以上のように、3レベルインバータ内の配線構造のインダクタンスを考慮した転流動作について工夫が施されていないので、3レベルインバータの信頼性の低下を招くという問題点があった。
【0006】
特に、3レベルインバータを構成する各自己消弧素子間の転流時に、転流ループを形成する配線構造のインダクタンス(配線素子数に対応する)が大きくなると、スイッチング動作時に自己消弧素子を破損するという問題点があった。
【0007】
この発明は上記のような問題点を解決するためになされたもので、自己消弧素子間の転流時に最短の転流ループを形成することにより、転流ループのインダクタンスを小さくして自己消弧素子の破損を防止した3レベルインバータのゲート制御装置および方法を得ることを目的とする。
【0008】
【課題を解決するための手段】
この発明に係る3レベルインバータのゲート制御装置は、第1〜第3の電位レベルを有する第1〜第3の直流端子と、第1および第3の直流端子間に直列接続された第1〜第4の自己消弧素子と、第1および第2の自己消弧素子の接続点と第3および第4の自己消弧素子の接続点との間に逆並列接続された第1および第2のクランプダイオードと、第1および第2のクランプダイオードの各両端子間に個別に逆並列接続された第5および第6の自己消弧素子とを備え、第1および第2のクランプダイオードの接続点が第2の直流端子に接続された3レベルインバータのゲート制御装置において、第1および第3の自己消弧素子に対する第1の導通制御指令と第2および第4の自己消弧素子に対する第2の導通制御指令とを生成するPWM回路と、第1および第2の導通制御指令に基づいて第1〜第6の自己消弧素子のゲートに対するゲート信号を生成するゲート制御回路とを備え、ゲート制御回路は、第1および第2の導通制御指令を個別に反転する第1および第2の反転回路と、第1および第2の導通制御指令と反転後の第1および第2の導通制御指令とに基づいてゲート信号を生成するディレイ回路群とを含み、第3および第5の自己消弧素子は同時に導通制御され、第2および第6の自己消弧素子は同時に導通制御されるものである。
【0009】
また、この発明に係る3レベルインバータのゲート制御装置によるディレイ回路群は、第1〜第4の自己消弧素子に対する第1〜第4のゲート信号を生成する第1〜第4のオンディレイ回路と、第5の自己消弧素子に対する第5のゲート信号を生成する第5のオンディレイ回路および第1のオフディレイ回路からなる第1の直列回路と、第6の自己消弧素子に対する第6のゲート信号を生成する第6のオンディレイ回路および第2のオフディレイ回路からなる第2の直列回路とを含み、第1および第2のオフディレイ回路の第1のデッドタイムは、第5および第6のオンディレイ回路のデッドタイムよりも短く設定され、第1〜第4のオンディレイ回路の第2のデッドタイムは、第5および第6のオンディレイ回路のデッドタイムよりも長く設定され、第5の自己消弧素子は、第3の自己消弧素子の導通開始時点よりも先行して導通開始するとともに、第3の自己消弧素子の導通終了時点よりも遅れて導通終了し、第6の自己消弧素子は、第2の自己消弧素子の導通開始時点よりも先行して導通開始するとともに、第2の自己消弧素子の導通終了時点よりも遅れて導通終了するものである。
【0010】
また、この発明に係る3レベルインバータのゲート制御装置は、3レベルインバータの出力電流の極性に応じた電流極性信号を生成する正極性比較器および負極性比較器と、正極性比較器および負極性比較器からの各電流極性信号を個別に反転する第3および第4の反転回路とを備え、ゲート制御回路は、各電流極性信号と第3および第4の反転回路の各出力信号とに応じてゲート信号を切り換え選択する第1〜第6の選択回路を含み、出力電流が正極性を示す場合には、第3および第5の自己消弧素子が同時に導通制御され、出力電流が負極性を示す場合には、第2および第6の自己消弧素子が同時に導通制御されるものである。
【0011】
また、この発明に係る3レベルインバータのゲート制御装置によるゲート制御回路は、第3のオンディレイ回路の出力信号と第1の直列回路の出力信号との排他的論理和をとって第5の自己消弧素子のゲートに対するゲート信号を生成する第1の排他的オア回路と、第2のオンディレイ回路の出力信号と第2の直列回路の出力信号との排他的論理和をとって第6の自己消弧素子のゲートに対するゲート信号を生成する第2の排他的オア回路とを含み、第5の自己消弧素子は、第3の自己消弧素子の導通開始時点よりも先行して導通開始し、第3の自己消弧素子の導通期間中は不導通状態を保持するとともに、第3の自己消弧素子の導通終了時点から第1のデッドタイムだけ導通し、第6の自己消弧素子は、第2の自己消弧素子の導通開始時点よりも先行して導通開始し、第2の自己消弧素子の導通期間中は不導通状態を保持するとともに、第2の自己消弧素子の導通終了時点から第1のデッドタイムだけ導通するものである。
【0012】
また、この発明に係る3レベルインバータのゲート制御装置によるゲート制御回路は、第2および第3のオンディレイ回路の出力信号を個別に反転する第5および第6の反転回路と、第1の直列回路の出力信号と第5の反転回路の出力信号との論理積をとる第1のアンド回路と、第1の排他的オア回路の出力信号と第1のアンド回路の出力信号との論理和をとって第5の自己消弧素子のゲートに対するゲート信号を生成する第1のオア回路と、第2の直列回路の出力信号と第6の反転回路の出力信号との論理積をとる第2のアンド回路と、第2の排他的オア回路の出力信号と第2のアンド回路の出力信号との論理和をとって第6の自己消弧素子のゲートに対するゲート信号を生成する第2のオア回路とを含み、第5の自己消弧素子は、第3の自己消弧素子の導通開始時点よりも先行して導通開始し、第1および第2の自己消弧素子が同時に不導通となる期間以外は不導通状態を保持するとともに、第3の自己消弧素子の導通終了時点から第1のデッドタイムだけ導通し、第6の自己消弧素子は、第2の自己消弧素子の導通開始時点よりも先行して導通開始し、第3および第4の自己消弧素子が同時に不導通となる期間以外は不導通状態を保持するとともに、第2の自己消弧素子の導通終了時点から第1のデッドタイムだけ導通するものである。
【0013】
また、この発明に係る3レベルインバータのゲート制御方法は、第1〜第3の電位レベルを有する第1〜第3の直流端子と、第1および第3の直流端子間に直列接続された第1〜第4の自己消弧素子と、第1および第2の自己消弧素子の接続点と第3および第4の自己消弧素子の接続点との間に逆並列接続された第1および第2のクランプダイオードと、第1および第2のクランプダイオードの各両端子間に個別に逆並列接続された第5および第6の自己消弧素子とを備え、第1および第2のクランプダイオードの接続点が第2の直流端子に接続された3レベルインバータのゲート制御方法において、第3および第5の自己消弧素子を同時に導通制御するとともに、第2および第6の自己消弧素子を同時に導通制御するものである。
【0014】
また、この発明に係る3レベルインバータのゲート制御方法は、第5の自己消弧素子を、第3の自己消弧素子の導通開始時点よりも先行して導通開始させるとともに、第3の自己消弧素子の導通終了時点よりも遅れて導通終了させ、第6の自己消弧素子を、第2の自己消弧素子の導通開始時点よりも先行して導通開始させるとともに、第2の自己消弧素子の導通終了時点よりも遅れて導通終了させるものである。
【0015】
また、この発明に係る3レベルインバータのゲート制御方法は、3レベルインバータの出力電流が正極性を示す場合には、第3および第5の自己消弧素子を同時に導通制御し、出力電流が負極性を示す場合には、第2および第6の自己消弧素子を同時に導通制御するものである。
【0016】
また、この発明に係る3レベルインバータのゲート制御方法は、第5の自己消弧素子を、第3の自己消弧素子の導通開始時点よりも先行して導通開始させ、第3の自己消弧素子の導通期間中は不導通状態に保持させるとともに、第3の自己消弧素子の導通終了時点から所定時間だけ導通させ、第6の自己消弧素子を、第2の自己消弧素子の導通開始時点よりも先行して導通開始させ、第2の自己消弧素子の導通期間中は不導通状態に保持させるとともに、第2の自己消弧素子の導通終了時点から所定時間だけ導通させるものである。
【0017】
また、この発明に係る3レベルインバータのゲート制御方法は、第5の自己消弧素子を、第3の自己消弧素子の導通開始時点よりも先行して導通開始させ、第1および第2の自己消弧素子が同時に不導通となる期間以外は不導通状態に保持させるとともに、第3の自己消弧素子の導通終了時点から所定時間だけ導通させ、第6の自己消弧素子を、第2の自己消弧素子の導通開始時点よりも先行して導通開始させ、第3および第4の自己消弧素子が同時に不導通となる期間以外は不導通状態に保持させるとともに、第2の自己消弧素子の導通終了時点から所定時間だけ導通させるものである。
【0018】
【発明の実施の形態】
実施の形態1.
以下、図面を参照しながら、この発明の実施の形態1について詳細に説明する。
図1はこの発明の実施の形態1における転流ループを説明するための回路構成図であり、一般的な3レベルインバータの主回路1相分の構成を示している。
【0019】
図1において、1は3レベルインバータ(以下、単に「インバータ」という)、P、C、Nはインバータ1の直流端子である。
直流端子P、C、Nは、それぞれ、「+」、「0」、「−」の3つの電位(3レベル)を有する。
【0020】
C1、C2は直流端子P、N間に直列に挿入された直流コンデンサであり、直流コンデンサC1は直流端子P、C間に挿入され、直流コンデンサC2は直流端子C、N間に接続されている。
【0021】
T1、T2、T3、T4は直流端子P、N間に直列接続された自己消弧素子であり、自己消弧素子T2およびT3の中間接続点は、インバータ1の出力端子を構成しており、交流電圧Voutを出力する。
【0022】
D1、D2、D3、D4は各自己消弧素子T1、T2、T3、T4に個別に逆並列接続されたダイオードである。
【0023】
D5は直流端子P側のクランプダイオードであり、自己消弧素子T1およびT2の中間接続点と直流端子Cとの間に挿入されている。
D6は直流端子N側のクランプダイオードであり、自己消弧素子T3およびT4の中間接続点と直流端子Cとの間に挿入されている。
【0024】
T5、T6は各クランプダイオードD5、D6に個別に逆並列接続された自己消弧素子である。
L1、L2、L3、L4はインバータ1内に形成される4つの転流ループであり、各自己消弧素子T2、T3、T5、T6のオンオフにより切り換え形成される。
【0025】
次に、図1に示したインバータ1における基本的な転流ループL1〜L4の切り換え形成動作について説明する。
図1において、転流ループL1は、自己消弧素子T1(または、ダイオードD1)と自己消弧素子T5(または、クランプダイオードD5)との間の転流時に形成される。
【0026】
転流ループL1は、直流コンデンサC1→自己消弧素子T1(または、ダイオードD1)→自己消弧素子T5(または、クランプダイオードD5)を介した閉ループからなる。
【0027】
転流ループL2は、自己消弧素子T1(または、ダイオードD1)と自己消弧素子T3(または、ダイオードD3)との間の転流時に形成され、直流コンデンサC1→自己消弧素子T1(または、ダイオードD1)→自己消弧素子T2(または、ダイオードD2)→自己消弧素子T3(または、ダイオードD3)→自己消弧素子T6(または、クランプダイオードD6)を介した閉ループからなる。
【0028】
転流ループL3は、自己消弧素子T2(または、ダイオードD2)と自己消弧素子T4(または、ダイオードD4)との間の転流時に形成され、直流コンデンサC2→自己消弧素子T5(または、クランプダイオードD5)→自己消弧素子T2(または、ダイオードD2)→自己消弧素子T3(または、ダイオードD3)→自己消弧素子T4(または、ダイオードD4)を介した閉ループからなる。
【0029】
転流ループL4は、自己消弧素子T6(または、クランプダイオードD6)と自己消弧素子T4(または、ダイオードD4)との間の転流時に形成され、直流コンデンサC2→自己消弧素子T6(または、クランプダイオードD6)→自己消弧素子T5(または、クランプダイオードD5)を介した閉ループからなる。
【0030】
なお、各転流ループL1〜L4の閉ループの記載において、たとえば「自己消弧素子T1(または、ダイオードD1)」は、インバータ1の出力電流Ioutの極性に応じて自己消弧素子T1またはダイオードD1のいずれかが通流するという意味である。
【0031】
ここで、転流ループL1〜L4の配線構造インダクタンスに注目すれば、閉ループを形成する半導体素子(自己消弧素子、ダイオード)の直列数の比較から、転流ループL1、L4の配線構造インダクタンスは、転流ループL2、L3の配線構造インダクタンスよりも小さくなる。
【0032】
次に、図2の回路構成図を参照しながら、この発明の実施の形態1によるゲート制御装置の具体的な回路構成について説明する。
図2において、2はPWM回路であり、直流端子P側の自己消弧素子T1、T3(図1参照)に対する導通制御指令SPと、直流端子N側の自己消弧素子T2、T4に対する導通制御指令SNとを生成する。
【0033】
3はPWM回路2に接続されたゲート制御回路であり、導通制御指令SPおよびSNに基づいて、自己消弧素子T1〜T6に対するゲート指令ST1〜ST6を出力する。
【0034】
ゲート制御回路3内において、3P、3Nは導通制御指令SP、SNの符号を反転する反転回路、31〜34はデッドタイムTd(実際上、Td=数10μs)の遅れ要素を有するオンディレイ回路である。
【0035】
オンディレイ回路31は、導通制御指令SPに基づいて、自己消弧素子T1に対するゲート信号ST1を出力する。
オンディレイ回路32は、反転回路3Nを介して符号反転された導通制御指令SNに基づいて、自己消弧素子T2およびT6に対するゲート信号ST2を出力する。
【0036】
オンディレイ回路33は、反転回路3Pを介して符号反転された導通制御指令SPに基づいて、自己消弧素子T3およびT5に対するゲート信号ST3を出力する。
オンディレイ回路34は、導通制御指令SNに基づいて、自己消弧素子T4に対するゲート信号ST4を出力する。
【0037】
4は自己消弧素子T1〜T6の各ゲートを駆動するゲートドライブ回路であり、ゲート制御回路3からの各ゲート信号ST1〜ST4に基づいて、各自己消弧素子T1〜T6に対するオンゲートパルスPT1〜PT6を出力する。
ゲートドライブ回路4内において、41〜46は各自己消弧素子T1〜T6に対応したゲート回路である。
【0038】
次に、図1とともに、図3を参照しながら、図2に示したこの発明の実施の形態1によるゲート制御動作について説明する。
図3は図2内のゲート制御回路3の動作を示すタイミングチャートである。
【0039】
図3において、PWM回路2から出力される導通制御指令SPおよびSNの定常動作論理(転流時を除く)は、インバータ1の出力電圧Voutに対して、以下のように、3つのモード「P」、「0」、「N」を有する。
【0040】
第1のモード「P」は、SP=1、SN=0の場合(時刻t1以前の状態)であり、自己消弧素子T1、T2がオンされて、インバータ1の出力電圧Voutが「+」電位のモードである。
【0041】
第2のモード「0」は、SP=0、SN=0の場合(時刻t1〜t3、時刻t5〜t7の状態)であり、自己消弧素子T2、T3、T5、T6がオンされて、インバータ1の出力電圧Voutが「0」電位のモードである。
【0042】
第3のモード「N」は、SP=0、SN=1の場合(時刻t3〜t5の状態)であり、自己消弧素子T3、T4がオンされて、インバータ1の出力電圧Voutが「−」電位のモードである。
【0043】
このように、時刻t1以前の期間においては、第1のモード「P」(SP=1、SN=0、ST1=ST2=1)であり、自己消弧素子T1、T2にはオンゲートパルスPT1、PT2が与えられる。
【0044】
なお、ST2=1の場合には、自己消弧素子T6に対してもオンゲートパルスPT6が与えられるが、自己消弧素子T3、T4がオフされているので、出力電流Ioutは通流しない。
【0045】
その後、時刻t1において、SP=0になると、ST1=0になるが、ST2=1の状態は継続される。
【0046】
続いて、オンディレイ回路33のオン動作遅れ時間Tdに相当する時刻t2において、ST3=1になり、自己消弧素子T3、T5に対してオンゲートパルスPT3、PT5が与えられる。
【0047】
ここで、インバータ1の出力電流Iout(図1参照)の極性を正と定義すると、時刻t1〜t2の期間に出力電流Ioutが負極性の場合には、この出力電流Ioutは、ダイオードD2およびD1を経由して、直流端子Pへ通流している。
【0048】
時刻t2において、自己消弧素子T3およびT5がオンされると、転流ループL1およびL2が同時に発生する。このとき、ダイオードD1が逆回復すれば、出力電流Ioutは、ダイオードD2→自己消弧素子T5→直流端子Cの経路と、自己消弧素子T3→クランプダイオードD6→直流端子Cの経路とに分流して流れる。
【0049】
ここで、前述したように、転流ループL1の配線構造インダクタンスは、転流ループL2よりも小さいので、転流ループL1内の自己消弧素子T5の電流は、転流ループL2内の自己消弧素子T3の電流よりも大きくなる。
【0050】
また、自己消弧素子T5が設けられていない場合の転流ループL2のインダクタンスと比べて、等価的に並列の転流ループのインダクタンスを小さくすることができる。
【0051】
続いて、時刻t2〜t3の期間は、第2のモード「0」(SP=0、SN=0、ST2=ST3=1)であり、自己消弧素子T2、T3、T5、T6に対してオンゲートパルスPT2、PT3、PT5、PT6が与えられる。
【0052】
次に、時刻t3において、SP=0、SN=1になると、ST2=0になり、自己消弧素子T2およびT6はオフされる。
このとき、出力電流Ioutが正極性の場合には、直流端子C→クランプダイオードD5→自己消弧素子T2の経路と、直流端子C→自己消弧素子T6→ダイオードD3の経路とに分流していた電流は、転流ループL3およびL4で直流端子N→ダイオードD4→ダイオードD3の経路に転流する。
【0053】
また、自己消弧素子T6が設けられていない場合の転流ループL3のインダクタンスと比べて、等価的に並列の転流ループのインダクタンスを小さくすることができる。
【0054】
続いて、オンディレイ回路34のオン動作遅れ時間Tdに相当する時刻t4において、ST4=1になり、自己消弧素子T4に対してオンゲートパルスPT4が与えられる。
このとき、自己消弧素子T3、T4、T5にオンゲートパルスPT3、PT4、PT5が与えられているので、第3のモード「N」の状態である。
【0055】
次に、時刻t5において、SN=0になると、ST4=0になり、自己消弧素子T4はオフされる。
【0056】
続いて、オンディレイ回路32のオン動作遅れ時間Tdに相当する時刻t6において、ST2=1になり、自己消弧素子T2、T6にオンゲートパルスPT2、PT6が与えられる。
【0057】
ここで、時刻t6の直前に、出力電流Ioutが正極性であって、直流端子N→ダイオードD4→ダイオードD3の経路で通流している場合には、自己消弧素子T2およびT6がオンすると、転流ループL3およびL4で、直流端子C→クランプダイオードD5→自己消弧素子T2の経路と、直流端子C→自己消弧素子T6→ダイオードD3の経路との分流経路に転流する。
したがって、自己消弧素子T5が設けられていない場合の転流ループL2のインダクタンスと比べて、等価的に並列の転流ループのインダクタンスを小さくすることができる。
【0058】
次に、時刻t7において、SP=1になると、ST3=0になり、自己消弧素子T3およびT5はオフされる。
【0059】
このとき、出力電流Ioutが負極性の場合には、ダイオードD2→自己消弧素子T5→直流端子Cの経路と、自己消弧素子T3→クランプダイオードD6→直流端子Cの経路との分流経路の通流状態から、転流ループL1およびL2で、ダイオードD2→ダイオードD1→直流端子Pの経路へ転流する。
したがって、自己消弧素子T5が設けられていない場合の転流ループL2のインダクタンスと比べて、等価的に並列の転流ループのインダクタンスを小さくすることができる。
【0060】
以上のように、自己消弧素子T2およびT6を同時導通制御し、自己消弧素子T3およびT5を同時導通制御して、第2のモード「0」の場合に、自己消弧素子T2、T3、T5、T6がゲートオン状態を形成する。
【0061】
これにより、転流時において、転流ループL1およびL2(または、転流ループL3およびL4)が同時に生じるので、並列の転流ループのインダクタンスを小さくすることができ、転流ループを形成する自己消弧素子の破損を防止することができる。
【0062】
実施の形態2.
なお、上記実施の形態1では、各オンディレイ回路31〜34のデッドタイムTdを一定に設定したが、異なるデッドタイムを設定して各自己消弧素子T4〜T6のオンオフタイミングをシフトさせてもよい。
【0063】
図4は自己消弧素子T4〜T6のオンオフタイミングをシフトさせたこの発明の実施の形態2によるゲート制御装置を示すブロック図であり、前述(図2参照)と同様のものについては、同一符号を付して、または符号の後に「a」を付して、詳述を省略する。
【0064】
図4において、3aはPWM回路2に接続されたゲート制御回路であり、導通制御指令SPおよびSNに基づいて、自己消弧素子T1〜T6に対するゲート指令ST1〜ST6を出力する。
【0065】
ゲート制御回路3a内において、31a〜34aは第2のデッドタイムTd2(>Td)の遅れ要素を有するオンディレイ回路、32および33は第1のデッドタイムTdの遅れ要素を有するオンディレイ回路、35aおよび36aは第1のデッドタイムTd1(<Td)の遅れ要素を有するオフディレイ回路である。
【0066】
オンディレイ回路32は反転回路3Nの出力端子に接続され、オンディレイ回路33は反転回路3Pの出力端子に接続されている。
また、オフディレイ回路35a、36aは、それぞれ、オンディレイ回路33、32に接続されている。
【0067】
オンディレイ回路31a〜34aは、前述のオンディレイ回路31〜34と同様に、導通制御指令SP、SNに基づいて、自己消弧素子T1〜T4に対するゲート信号ST1〜ST4を出力する。
【0068】
オンディレイ回路33およびオフディレイ回路35aは、反転回路3Pを介して符号反転された導通制御指令SPに基づいて、自己消弧素子T5に対するゲート信号ST5を出力する。
【0069】
オンディレイ回路32およびオフディレイ回路36aは、反転回路3Nを介して符号反転された導通制御指令SNに基づいて、自己消弧素子T6に対するゲート信号ST6を出力する。
【0070】
ゲート制御回路3aから出力される各ゲート信号ST1〜ST6は、ゲートドライブ回路4を介してオンゲートパルスPT1〜PT6となり、各自己消弧素子T1〜T6のゲートに印加される。
【0071】
次に、図1とともに、図5のタイミングチャートを参照しながら、図4に示したこの発明の実施の形態2によるゲート制御回路3aの動作について説明する。
まず、時刻t1において、SP=0になると、ST1=0となり、自己消弧素子T1はオフされる。
【0072】
続いて、時刻t1からデッドタイムTdが経過した後の時刻t2において、オンディレイ回路33により、ST5=1となり、自己消弧素子T5はオンされる。
【0073】
一方、オンディレイ回路33aにより、時刻t1から第2のデッドタイム(以下、単に「デッドタイム」という)Td2だけ遅れた時刻t2′において、ST3=1となり、自己消弧素子T3はオンされる。
【0074】
ここで、デッドタイムTdおよびTd2の間には、Td2>Tdの関係があるので、自己消弧素子T5のオン時刻t2は、自己消弧素子T3のオン時刻t2′よりも先行している。
【0075】
したがって、出力電流Ioutが負極性の場合には、時刻t2において自己消弧素子T5がオンされると、転流ループL1により、ダイオードD1から自己消弧素子T5に転流するので、転流インダクタンスを小さくすることができる。
その後、時刻t2′において自己消弧素子T3がオンされると、出力電流Ioutは、自己消弧素子T3→クランプダイオードD6の経路に分流する。
【0076】
次に、時刻t3において、SN=1になると、ST2=0となり、自己消弧素子T2はオフされる。
このとき、出力電流Ioutが正極性の場合には、クランプダイオードD5→自己消弧素子T2の経路の分流電流は、自己消弧素子T6→ダイオードD3の分流経路に転流する。
【0077】
その後、オフディレイ回路36aにより、時刻t3から第1のデッドタイム(以下、単に「デッドタイム」という)Td1だけ遅れた時刻t4′において、ST6=0となり、自己消弧素子T6がオフされる。
したがって、転流ループL4により、ダイオードD4に転流するので、転流インダクタンスを小さくすることができる。
【0078】
続いて、オンディレイ回路34aにより、時刻t3からデッドタイムTd2が経過した後の時刻t4において、ST4=1となり、自己消弧素子T4はオンされる。
【0079】
ここで、デッドタイムTd、Td1およびTd2の間に、以下の(1)式を満たす関係があれば、時刻t4′と時刻t4との時間間隔は、デッドタイムTdに相当することになる。
【0080】
Td2−Td1=Td ・・・(1)
【0081】
次に、時刻t5において、SN=0になると、ST4=0となり、自己消弧素子T4はオフされる。
続いて、オンディレイ回路32により、時刻t5からデッドタイムTdが経過した後の時刻t6において、ST6=1となり、自己消弧素子T6はオンされる。
【0082】
このとき、出力電流Ioutが正極性の場合には、転流ループL4により、ダイオードD4から自己消弧素子T6に転流するので、転流インダクタンスを小さくすることができる。
【0083】
続いて、オンディレイ回路32aにより、時刻t5からデッドタイムTd2が経過した後の時刻t6′において、ST2=1となり、自己消弧素子T2はオンされる。
これにより、自己消弧素子T6→ダイオードD3の経路から、クランプダイオードD5→自己消弧素子T2の経路に分流する。
【0084】
次に、時刻t7において、SP=1になると、ST3=0となり、自己消弧素子T3はオフされる。
このとき、出力電流Ioutが負極性の場合には、自己消弧素子T3→クランプダイオードD6の経路の分流電流は、ダイオードD2→自己消弧素子T5の分流経路に転流する。
【0085】
その後、オフディレイ回路35aにより、デッドタイムTd1だけ遅れた時刻t8′において、ST5=0となり、自己消弧素子T5はオフされる。
したがって、転流ループL1により、ダイオードD1に転流するので、転流インダクタンスを小さくすることができる。
【0086】
続いて、オンディレイ回路31aにより、時刻t7からデッドタイムTd2が経過した後の時刻t8において、ST1=1となり、自己消弧素子T1はオンされる。
【0087】
以上のゲート制御により、自己消弧素子T5は、自己消弧素子T3の導通開始時点よりも先行して導通開始するとともに、自己消弧素子T3の導通終了時点よりも遅れて導通終了する。
【0088】
一方、自己消弧素子T6は、自己消弧素子T2の導通開始時点よりも先行して導通開始するとともに、自己消弧素子T2の導通終了時点よりも遅れて導通終了する。
【0089】
これにより、転流ループL1およびL4で転流動作を行うことができ、転流インダクタンスをさらに低減させることができる。
【0090】
実施の形態3.
なお、上記実施の形態2では、導通制御指令SP、SNのみに基づいてゲート信号ST1〜ST6を生成したが、出力電流Ioutの極性検出値に基づいてゲート信号ST1〜ST6を切り換え生成してもよい。
【0091】
図6は出力電流Ioutの極性検出値を用いたこの発明の実施の形態3による3レベルインバータおよびゲート制御装置を示すブロック図である。
図6において、前述(図1、図2、図4参照)と同様のものについては、同一符号を付して、または符号の後に「b」を付して詳述を省略する。また、ここでは、図面を簡略化するために、ゲートドライブ回路4の図示を省略している。
【0092】
図6において、3bはPWM回路2に接続されたゲート制御回路であり、導通制御指令SP、SNおよび出力電流Ioutに基づいて、自己消弧素子T1〜T6に対するゲート指令ST1〜ST6を出力する。
【0093】
この場合、ゲート制御回路3bの入力信号として、PWM回路2からの導通制御指令SP、SNのみならず、出力電流Ioutの電流極性信号S6P、S6Nと、各電流極性信号S6P、S6Nの反転信号とが付加されている。
【0094】
5は出力電流Ioutを検出する電流検出器、6Pは出力電流Ioutの正極性を判別する正極性比較器、6Nは出力電流Ioutの負極性を判別する負極性比較器、6Pは正極性比較器、6Nは負極性比較器、6P1は正極性比較器6Pからの電流極性信号S6Pを反転する反転回路、6N1は負極性比較器6Nからの電流極性信号S6Nを反転する反転回路である。
【0095】
電流検出器5の出力信号は、正極性比較器6Pおよび負極性比較器6Nに入力される。
正極性比較器6Pおよび負極性比較器6Nからの各電流極性信号S6P、S6Nは、ゲート制御回路3bに直接与えられるとともに、各反転回路6P1、6N1を介して符号反転された信号がゲート制御回路3bに与えられる。
【0096】
ゲート制御回路3b内において、3b1〜3b6は選択回路であり、それぞれ、入力側に並設された2つのアンド回路と、各アンド回路の出力信号の論理和をとるオア回路とにより構成されている。
【0097】
ゲート制御回路3bは、オンディレイ回路31〜34、31a〜34aと、オフデイレイ回路35a、36aとに加えて、選択回路3b1〜3b6とを備えている。
【0098】
選択回路3b1において、一方のアンド回路は、負の電流極性信号S6Nに応答してオンディレイ回路31a(デッドタイムTd2)の出力信号を通過させ、他方のアンド回路は、電流極性信号S6Nの反転値に応答してオンディレイ回路31(デッドタイムTd)の出力信号を通過させる。
【0099】
選択回路3b2において、一方のアンド回路は、正の電流極性信号S6Pに応答してオンディレイ回路32a(デッドタイムTd2)の出力信号を通過させ、他方のアンド回路は、電流極性信号S6Pの反転値に応答してオンディレイ回路32(デッドタイムTd)の出力信号を通過させる。
【0100】
選択回路3b3において、一方のアンド回路は、負の電流極性信号S6Nに応答してオンディレイ回路33a(デッドタイムTd2)の出力信号を通過させ、他方のアンド回路は、電流極性信号S6Nの反転値に応答してオンディレイ回路33(デッドタイムTd)の出力信号を通過させる。
【0101】
選択回路3b4において、一方のアンド回路は、正の電流極性信号S6Pに応答してオンディレイ回路34a(デッドタイムTd2)の出力信号を通過させ、他方のアンド回路は、電流極性信号S6Pの反転値に応答してオンディレイ回路34(デッドタイムTd)の出力信号を通過させる。
【0102】
選択回路3b5において、一方のアンド回路は、負の電流極性信号S6Nに応答して、オンディレイ回路33(デッドタイムTd)およびオフディレイ回路35a(デッドタイムTd1)からなる直列回路の出力信号を通過させ、他方のアンド回路は、電流極性信号S6Nの反転値に応答してオンディレイ回路33の出力信号を通過させる。
【0103】
選択回路3b6において、一方のアンド回路は、正の電流極性信号S6Pに応答して、オンディレイ回路32(デッドタイムTd)およびオフディレイ回路36a(デッドタイムTd1)からなる直列回路の出力信号を通過させ、他方のアンド回路は、電流極性信号S6Pの反転値に応答してオンディレイ回路32の出力信号を通過させる。
【0104】
上記のように、オンディレイ回路31〜34、31a〜34a、オフデイレイ回路35aおよび36aの各出力信号は、正極性比較器6Pおよび負極性比較器6Nからの電流極性信号S6P、S6Nと、反転回路6P1、6N1の各出力信号とによって選択され、各選択回路3b1〜3b6を介したゲート信号ST1〜ST6は、ゲートドライブ回路4(図2参照)に与えられる。
【0105】
正極性比較器6Pおよび負極性比較器6Nの比較レベルは、出力電流Ioutの脈動によって各電流極性信号S6P、S6Nがほぼ同時に「1」(Hレベル)になるのを防止するために、それぞれ、零レベルから隔離設定されている。
【0106】
すなわち、図6のブロック内に特性波形として示すように、正極性比較器6Pの比較レベルIpは、出力電流Ioutの零レベルよりも大きい値に設定され、負極性比較器6Nの比較レベルInは、出力電流Ioutの零レベルよりも小さい値に設定されている。
【0107】
さらに、図6のブロック内に破線で示すように、正極性比較器6Pおよび負極性比較器6Nの比較動作において、比較出力のオンオフレベルにヒステリシス特性をもたせれば、ハンチング発生を確実に防止することができる。
【0108】
次に、図7および図8のタイミングチャートを参照しながら、ゲート制御回路3bの動作について説明する。
【0109】
図7はインバータ1の出力電流Ioutが正極性の場合の動作を示しており、ゲート信号ST5は図3内の波形に対応し、ゲート信号ST6は図5内の波形に対応している。このとき、正極性比較器6Pからの電流極性信号S6Pは「1」であり、負極性比較器6Nからの電流極性信号S6Nは「0」である。
【0110】
また、図8はインバータ1の出力電流Ioutが負極性の場合の動作を示しており、ゲート信号ST5は図5内の波形に対応し、ゲート信号ST6は図3内の波形に対応している。このとき、正極性比較器6Pからの電流極性信号S6Pは「0」であり、負極性比較器6Nからの電流極性信号S6Nは「1」である。
【0111】
まず、図7のように、インバータ1の出力電流Ioutが正極性の場合には、S6P=1、S6N=0となり、選択回路3b1〜3b6を介した各ゲート信号ST1〜ST6の選択動作は以下のようになる。
【0112】
すなわち、ゲート信号ST1としてはオンディレイ回路31の出力、ゲート信号ST2としてはオンディレイ回路32aの出力、ゲート信号ST3としてはオンディレイ回路33の出力、ゲート信号ST4としてはオンディレイ回路34aの出力、ゲート信号ST5としてはオンディレイ回路33の出力、ゲート信号ST6としてはオフディレイ回路36aの出力が、それぞれ選択される。
【0113】
ここで、時刻t1付近および時刻t7付近で出力電流Ioutが正極性であれば、ダイオードD1は不導通状態なので、前述(図5参照)のように自己消弧素子T5を自己消弧素子T3の導通開始時点よりも先行させて導通開始させ且つ自己消弧素子T3の導通終了時点よりも遅れて導通終了させる必要はない。
【0114】
したがって、図7において、前述(図3参照)のように自己消弧素子T3およびT5を同時導通制御することにより、たとえば時刻t1から自己消弧素子T3のオン時刻t2までの時間をデッドタイムTdに短縮することができ、PWM回路2の出力信号に対するゲート制御の応答性を向上させることができる。
【0115】
一方、図8のように、インバータ1の出力電流Ioutが負極性の場合には、S6P=0、S6N=1となり、選択回路3b1〜3b6を介した各ゲート信号ST1〜ST6の選択動作は以下のようになる。
【0116】
すなわち、ゲート信号ST1としてはオンディレイ回路31aの出力、ゲート信号ST2としてはオンディレイ回路32の出力、ゲート信号ST3としてはオンディレイ回路33aの出力、ゲート信号ST4としてはオンディレイ回路34の出力、ゲート信号ST5としてはオフディレイ回路35aの出力、ゲート信号ST6としてはオンディレイ回路32の出力が、それぞれ選択される。
【0117】
ここで、時刻t3付近および時刻t5付近でインバータ1の出力電流Ioutが負極性であれば、ダイオードD4は不導通状態なので、前述(図5参照)のように自己消弧素子T6を自己消弧素子T2の導通開始時点よりも先行させて導通開始させ且つ自己消弧素子T2の導通終了時点よりも遅れて導通終了させる必要はない。
【0118】
したがって、図8において、前述(図3参照)のように自己消弧素子T2およびT6を同時導通制御することにより、たとえば時刻t5から自己消弧素子T2およびT6をオンする時刻t6までの時間をデッドタイムTdに短縮することができ、PWM回路2の出力信号に対するゲート制御の応答性を向上させることができる。
【0119】
このように、インバータ1の出力電流Ioutの正負極性に応答して、図7または図8のようにゲート信号ST5、ST6を切り換えることにより、自己消弧素子T3、T5の同時導通制御による時刻t1〜t2の時間短縮、または、自己消弧素子T2、T6の同時導通制御による時刻t5〜t6の時間短縮を実現し、PWM回路2の出力信号に対するゲート制御の応答性を向上させることができる。
【0120】
実施の形態4.
なお、上記実施の形態2では、オフディレイ回路35a、36aの出力をそのままゲートドライブ回路4に入力したが、排他的オア回路を介してゲートドライブ回路4に入力してもよい。
【0121】
図9は排他的オア回路を設けたこの発明の実施の形態4による3レベルインバータのゲート制御装置を示すブロック図である。
図9において、前述(図4参照)と同様のものについては、同一符号を付して、または符号の後に「c」を付して、詳述を省略する。
【0122】
この場合、ゲート制御回路3cは、前述(図5参照)の構成に加えて、排他的オア回路3c1、3c2を備えており、排他的オア回路3c1は、オンディレイ回路33aとオフディレイ回路35aとの各出力信号の排他的論理和をとってゲート信号ST5を生成し、排他的オア回路3c2は、オンディレイ回路32aとオフディレイ回路36aとの各出力信号の排他的論理和をとってゲート信号ST6を生成する。
【0123】
次に、図10のタイミングチャートを参照しながら、図9に示したこの発明の実施の形態4によるゲート制御回路3cの動作について説明する。
図10においては、各ゲート信号ST5、ST6の波形のみが前述(図5参照)と異なる。
【0124】
図10において、排他的オア回路3c1から出力されるゲート信号ST5は、オンディレイ回路33aから出力されるゲート信号ST3と、オフディレイ回路35aの出力信号(図5内のゲート信号ST5)との排他的論理和であるから、時刻t2から時刻t2′までの期間と、時刻t7から時刻t8′までの期間とにおいて「1」となり、自己消弧素子T5をオンさせる。
【0125】
また、排他的オア回路3c2から出力されるゲート信号ST6は、オンディレイ回路32aから出力されるゲート信号ST2と、オフディレイ回路36aの出力信号(図5内のゲート信号ST6)との排他的論理和であるから、時刻t3から時刻t4′までの期間と、時刻t6から時刻t6′までの期間とにおいて「1」となり、自己消弧素子T6をオンさせる。
【0126】
図10のように自己消弧素子T5、T6を導通制御することにより、前述と同様に転流時のインダクタンス低減効果が得られるうえ、さらにオンゲートパルスPT5、PT6の発生期間を短縮させることができ、ゲートドライブ回路4の消費電力を低減させることができる。
【0127】
実施の形態5.
なお、上記実施の形態4では、排他的オア回路3c1、3c2のみを追加したが、自己消弧素子T1、T2(または、T3、T4)が同時にオフゲート期間中に自己消弧素子T5(または、T6)にオンゲートパルスPT5(または、PT6)を与えた場合に、自己消弧素子T1、T2(または、T3、T4)の電圧分担を均一化するための論理回路をさらに追加してもよい。
【0128】
図11は電圧分担均一化用の論理回路を設けたこの発明の実施の形態5による3レベルインバータのゲート制御装置を示すブロック図である。
図11において、前述(図9参照)と同様のものについては、同一符号を付して、または符号の後に「d」を付して、詳述を省略する。
【0129】
この場合、ゲート制御回路3dは、前述(図9参照)の構成に加えて、反転回路3d1、3d2、アンド回路3d3、3d4、および、オア回路3d5、3d6を備えている。
【0130】
反転回路3d1、3d2は、オンディレイ回路32aおよびオンディレイ回路33aの各出力信号を反転して、それぞれ、アンド回路3d3、3d4に入力する。
【0131】
アンド回路3d3は、オフディレイ回路35aおよび反転回路3d1の各出力信号の論理積をとって、オア回路3d5に入力する。
アンド回路3d4は、オフディレイ回路36aおよび反転回路3d2の各出力信号の論理積をとって、オア回路3d6に入力する。
【0132】
オア回路3d5は、排他的オア回路3c1およびアンド回路3d3の各出力信号の論理和をとってゲート信号ST5を生成する。
オア回路3d6は、排他的オア回路3c2およびアンド回路3d4の各出力信号の論理和をとってゲート信号ST6を生成する。
【0133】
次に、図12のタイミングチャートを参照しながら、図11に示したこの発明の実施の形態5によるゲート制御回路3dの動作について説明する。
図12においては、各ゲート信号ST5、ST6の波形のみが前述(図5、図10参照)と異なる。
【0134】
この場合、アンド回路3d3の出力波形は、オフディレイ回路35aの出力信号(図5内のゲート信号ST5)と、オンディレイ回路32aの出力信号(ゲート信号ST2)の反転信号との論理積であるから、時刻t3から時刻t6′までの期間において「1」となる。
【0135】
また、オア回路3d5から出力されるゲート信号ST5は、排他的オア回路3c1の出力信号(図10内のゲート信号ST5)と、アンド回路3d3の出力信号との論理和であるから、図12に示した波形となる。
【0136】
一方、アンド回路3d4出力波形は、オフディレイ回路36aの出力信号(図5内のST6)と、オンディレイ回路33aの出力信号(ゲート信号ST3)の反転信号との論理積であるから、時刻t2′までの期間および時刻t7以降の期間において「1」となる。
【0137】
また、オア回路3d6から出力されるゲート信号ST6は、排他的オア回路3c2の出力信号(図10内のゲート信号ST6)と、アンド回路3d4の出力信号との論理和であるから、図12に示した波形となる。
【0138】
この結果、自己消弧素子T1、T2が同時にオフゲート期間中に自己消弧素子T5にオンゲートパルスPT5を与えた場合に、転流動作とは無関係であるが、自己消弧素子T1、T2の電圧分担を均一化することができる。
【0139】
同様に、自己消弧素子T3、T4が同時にオフゲート期間中に自己消弧素子T6にオンゲートパルスPT6を与えた場合にも、転流動作とは無関係であるが、自己消弧素子T3、T4の電圧分担を均一化することができる。
【0140】
【発明の効果】
以上のように、この発明によれば、第1〜第3の電位レベルを有する第1〜第3の直流端子と、第1および第3の直流端子間に直列接続された第1〜第4の自己消弧素子と、第1および第2の自己消弧素子の接続点と第3および第4の自己消弧素子の接続点との間に逆並列接続された第1および第2のクランプダイオードと、第1および第2のクランプダイオードの各両端子間に個別に逆並列接続された第5および第6の自己消弧素子とを備え、第1および第2のクランプダイオードの接続点が第2の直流端子に接続された3レベルインバータのゲート制御装置において、第1および第3の自己消弧素子に対する第1の導通制御指令と第2および第4の自己消弧素子に対する第2の導通制御指令とを生成するPWM回路と、第1および第2の導通制御指令に基づいて第1〜第6の自己消弧素子のゲートに対するゲート信号を生成するゲート制御回路とを備え、ゲート制御回路は、第1および第2の導通制御指令を個別に反転する第1および第2の反転回路と、第1および第2の導通制御指令と反転後の第1および第2の導通制御指令とに基づいてゲート信号を生成するディレイ回路群とを含み、第3および第5の自己消弧素子は同時に導通制御され、第2および第6の自己消弧素子は同時に導通制御され、自己消弧素子間の転流時に最短の転流ループを形成するようにしたので、転流ループのインダクタンスを小さくして自己消弧素子の破損を防止した3レベルインバータのゲート制御装置および方法が得られる効果がある。
【0141】
また、この発明によれば、ディレイ回路群は、第1〜第4の自己消弧素子に対する第1〜第4のゲート信号を生成する第1〜第4のオンディレイ回路と、第5の自己消弧素子に対する第5のゲート信号を生成する第5のオンディレイ回路および第1のオフディレイ回路からなる第1の直列回路と、第6の自己消弧素子に対する第6のゲート信号を生成する第6のオンディレイ回路および第2のオフディレイ回路からなる第2の直列回路とを含み、第1および第2のオフディレイ回路の第1のデッドタイムは、第5および第6のオンディレイ回路のデッドタイムよりも短く設定され、第1〜第4のオンディレイ回路の第2のデッドタイムは、第5および第6のオンディレイ回路のデッドタイムよりも長く設定され、第5の自己消弧素子は、第3の自己消弧素子の導通開始時点よりも先行して導通開始するとともに、第3の自己消弧素子の導通終了時点よりも遅れて導通終了し、第6の自己消弧素子は、第2の自己消弧素子の導通開始時点よりも先行して導通開始するとともに、第2の自己消弧素子の導通終了時点よりも遅れて導通終了するようにしたので、転流インダクタンスをさらに低減させた3レベルインバータのゲート制御装置および方法が得られる効果がある。
【0142】
また、この発明によれば、3レベルインバータの出力電流の極性に応じた電流極性信号を生成する正極性比較器および負極性比較器と、正極性比較器および負極性比較器からの各電流極性信号を個別に反転する第3および第4の反転回路とを備え、ゲート制御回路は、各電流極性信号と第3および第4の反転回路の各出力信号とに応じてゲート信号を切り換え選択する第1〜第6の選択回路を含み、出力電流が正極性を示す場合には、第3および第5の自己消弧素子が同時に導通制御され、出力電流が負極性を示す場合には、第2および第6の自己消弧素子が同時に導通制御されるようにしたので、時間短縮を実現してPWM出力信号に対するゲート制御の応答性を向上させた3レベルインバータのゲート制御装置および方法が得られる効果がある。
【0143】
また、この発明によれば、ゲート制御回路は、第3のオンディレイ回路の出力信号と第1の直列回路の出力信号との排他的論理和をとって第5の自己消弧素子のゲートに対するゲート信号を生成する第1の排他的オア回路と、第2のオンディレイ回路の出力信号と第2の直列回路の出力信号との排他的論理和をとって第6の自己消弧素子のゲートに対するゲート信号を生成する第2の排他的オア回路とを含み、第5の自己消弧素子は、第3の自己消弧素子の導通開始時点よりも先行して導通開始し、第3の自己消弧素子の導通期間中は不導通状態を保持するとともに、第3の自己消弧素子の導通終了時点から第1のデッドタイムだけ導通し、第6の自己消弧素子は、第2の自己消弧素子の導通開始時点よりも先行して導通開始し、第2の自己消弧素子の導通期間中は不導通状態を保持するとともに、第2の自己消弧素子の導通終了時点から第1のデッドタイムだけ導通するようにしたので、転流時のインダクタンス低減効果に加えて、オンゲートパルスの発生期間を短縮させてゲートドライブ回路の消費電力を低減させた3レベルインバータのゲート制御装置および方法が得られる効果がある。
【0144】
また、この発明によれば、ゲート制御回路は、第2および第3のオンディレイ回路の出力信号を個別に反転する第5および第6の反転回路と、第1の直列回路の出力信号と第5の反転回路の出力信号との論理積をとる第1のアンド回路と、第1の排他的オア回路の出力信号と第1のアンド回路の出力信号との論理和をとって第5の自己消弧素子のゲートに対するゲート信号を生成する第1のオア回路と、第2の直列回路の出力信号と第6の反転回路の出力信号との論理積をとる第2のアンド回路と、第2の排他的オア回路の出力信号と第2のアンド回路の出力信号との論理和をとって第6の自己消弧素子のゲートに対するゲート信号を生成する第2のオア回路とを含み、第5の自己消弧素子は、第3の自己消弧素子の導通開始時点よりも先行して導通開始し、第1および第2の自己消弧素子が同時に不導通となる期間以外は不導通状態を保持するとともに、第3の自己消弧素子の導通終了時点から第1のデッドタイムだけ導通し、第6の自己消弧素子は、第2の自己消弧素子の導通開始時点よりも先行して導通開始し、第3および第4の自己消弧素子が同時に不導通となる期間以外は不導通状態を保持するとともに、第2の自己消弧素子の導通終了時点から第1のデッドタイムだけ導通するようにしたので、第1および第2(または、第3および第4)の自己消弧素子が同時にオフゲート期間中に第5(または、第6)の自己消弧素子T5にオンゲートパルスを与えた場合に、第1(または、第2)の自己消弧素子の電圧分担を均一化させた3レベルインバータのゲート制御装置および方法が得られる効果がある。
【図面の簡単な説明】
【図1】この発明の実施の形態1〜5による3レベルインバータのゲート制御装置での転流ループを説明するための回路構成図である。
【図2】この発明の実施の形態1による3レベルインバータのゲート制御装置に適用されるゲート制御回路を示す回路構成図である。
【図3】この発明の実施の形態1による3レベルインバータのゲート制御装置の動作を説明するためのタイミングチャートである。
【図4】この発明の実施の形態2による3レベルインバータのゲート制御装置に適用されるゲート制御回路を示す回路構成図である。
【図5】この発明の実施の形態2による3レベルインバータのゲート制御装置の動作を説明するためのタイミングチャートである。
【図6】この発明の実施の形態3による3レベルインバータのゲート制御装置に適用されるゲート制御回路を示す回路構成図である。
【図7】この発明の実施の形態3による3レベルインバータのゲート制御装置の正極性での動作を説明するためのタイミングチャートである。
【図8】この発明の実施の形態3による3レベルインバータのゲート制御装置の負極性での動作を説明するためのタイミングチャートである。
【図9】この発明の実施の形態4による3レベルインバータのゲート制御装置に適用されるゲート制御回路を示す回路構成図である。
【図10】この発明の実施の形態4による3レベルインバータのゲート制御装置の動作を説明するためのタイミングチャートである。
【図11】この発明の実施の形態5による3レベルインバータのゲート制御装置に適用されるゲート制御回路を示す回路構成図である。
【図12】この発明の実施の形態5による3レベルインバータのゲート制御装置の動作を説明するためのタイミングチャートである。
【符号の説明】
1 3レベルインバータ、2 PWM回路、3、3a〜3d ゲート制御回路、3b1〜3b6 選択回路、3c1、3c2 排他的オア回路、3d3、3d4 アンド回路、3d5、3d6 オア回路、3P、3N、3d1、3d2、6P1、6N1 反転回路、31〜34、31a〜34a オンディレイ回路、
35a、36a オフディレイ回路、4、41〜46 ゲートドライブ回路、5電流検出器、6P 正極性比較器、6N 負極性比較器、D5、D6 クランプダイオード、Iout 出力電流、P、C、N 直流端子、PT1〜PT6 オンゲートパルス、SP、SN 導通制御指令、ST1〜ST6 ゲート信号、
S6P、S6N 電流極性信号、T1〜T6 自己消弧素子、Td デッドタイム、Td1 第1のデッドタイム、Td2 第2のデッドタイム。
Claims (10)
- 第1〜第3の電位レベルを有する第1〜第3の直流端子と、
前記第1および第3の直流端子間に直列接続された第1〜第4の自己消弧素子と、
前記第1および第2の自己消弧素子の接続点と前記第3および第4の自己消弧素子の接続点との間に逆並列接続された第1および第2のクランプダイオードと、
前記第1および第2のクランプダイオードの各両端子間に個別に逆並列接続された第5および第6の自己消弧素子とを備え、
前記第1および第2のクランプダイオードの接続点が前記第2の直流端子に接続された3レベルインバータのゲート制御装置において、
前記第1および第3の自己消弧素子に対する第1の導通制御指令と前記第2および第4の自己消弧素子に対する第2の導通制御指令とを生成するPWM回路と、
前記第1および第2の導通制御指令に基づいて前記第1〜第6の自己消弧素子のゲートに対するゲート信号を生成するゲート制御回路とを備え、
前記ゲート制御回路は、
前記第1および第2の導通制御指令を個別に反転する第1および第2の反転回路と、
前記第1および第2の導通制御指令と反転後の前記第1および第2の導通制御指令とに基づいて前記ゲート信号を生成するディレイ回路群とを含み、
前記第3および第5の自己消弧素子は同時に導通制御され、前記第2および第6の自己消弧素子は同時に導通制御されることを特徴とする3レベルインバータのゲート制御装置。 - 前記ディレイ回路群は、
前記第1〜第4の自己消弧素子に対する第1〜第4のゲート信号を生成する第1〜第4のオンディレイ回路と、
前記第5の自己消弧素子に対する第5のゲート信号を生成する第5のオンディレイ回路および第1のオフディレイ回路からなる第1の直列回路と、
前記第6の自己消弧素子に対する第6のゲート信号を生成する第6のオンディレイ回路および第2のオフディレイ回路からなる第2の直列回路とを含み、
前記第1および第2のオフディレイ回路の第1のデッドタイムは、前記第5および第6のオンディレイ回路のデッドタイムよりも短く設定され、
前記第1〜第4のオンディレイ回路の第2のデッドタイムは、前記第5および第6のオンディレイ回路のデッドタイムよりも長く設定され、
前記第5の自己消弧素子は、前記第3の自己消弧素子の導通開始時点よりも先行して導通開始するとともに、前記第3の自己消弧素子の導通終了時点よりも遅れて導通終了し、
前記第6の自己消弧素子は、前記第2の自己消弧素子の導通開始時点よりも先行して導通開始するとともに、前記第2の自己消弧素子の導通終了時点よりも遅れて導通終了することを特徴とする請求項1に記載の3レベルインバータのゲート制御装置。 - 前記3レベルインバータの出力電流の極性に応じた電流極性信号を生成する正極性比較器および負極性比較器と、
前記正極性比較器および前記負極性比較器からの各電流極性信号を個別に反転する第3および第4の反転回路とを備え、
前記ゲート制御回路は、前記各電流極性信号と前記第3および第4の反転回路の各出力信号とに応じて前記ゲート信号を切り換え選択する第1〜第6の選択回路を含み、
前記出力電流が正極性を示す場合には、前記第3および第5の自己消弧素子が同時に導通制御され、
前記出力電流が負極性を示す場合には、前記第2および第6の自己消弧素子が同時に導通制御されることを特徴とする請求項2に記載の3レベルインバータのゲート制御装置。 - 前記ゲート制御回路は、
前記第3のオンディレイ回路の出力信号と前記第1の直列回路の出力信号との排他的論理和をとって前記第5の自己消弧素子のゲートに対するゲート信号を生成する第1の排他的オア回路と、
前記第2のオンディレイ回路の出力信号と前記第2の直列回路の出力信号との排他的論理和をとって前記第6の自己消弧素子のゲートに対するゲート信号を生成する第2の排他的オア回路とを含み、
前記第5の自己消弧素子は、前記第3の自己消弧素子の導通開始時点よりも先行して導通開始し、前記第3の自己消弧素子の導通期間中は不導通状態を保持するとともに、前記第3の自己消弧素子の導通終了時点から前記第1のデッドタイムだけ導通し、
前記第6の自己消弧素子は、前記第2の自己消弧素子の導通開始時点よりも先行して導通開始し、前記第2の自己消弧素子の導通期間中は不導通状態を保持するとともに、前記第2の自己消弧素子の導通終了時点から前記第1のデッドタイムだけ導通することを特徴とする請求項2に記載の3レベルインバータのゲート制御装置。 - 前記ゲート制御回路は、
前記第2および第3のオンディレイ回路の出力信号を個別に反転する第5および第6の反転回路と、
前記第1の直列回路の出力信号と前記第5の反転回路の出力信号との論理積をとる第1のアンド回路と、
前記第1の排他的オア回路の出力信号と前記第1のアンド回路の出力信号との論理和をとって前記第5の自己消弧素子のゲートに対するゲート信号を生成する第1のオア回路と、
前記第2の直列回路の出力信号と前記第6の反転回路の出力信号との論理積をとる第2のアンド回路と、
前記第2の排他的オア回路の出力信号と前記第2のアンド回路の出力信号との論理和をとって前記第6の自己消弧素子のゲートに対するゲート信号を生成する第2のオア回路とを含み、
前記第5の自己消弧素子は、前記第3の自己消弧素子の導通開始時点よりも先行して導通開始し、前記第1および前記第2の自己消弧素子が同時に不導通となる期間以外は不導通状態を保持するとともに、前記第3の自己消弧素子の導通終了時点から前記第1のデッドタイムだけ導通し、
前記第6の自己消弧素子は、前記第2の自己消弧素子の導通開始時点よりも先行して導通開始し、前記第3および前記第4の自己消弧素子が同時に不導通となる期間以外は不導通状態を保持するとともに、前記第2の自己消弧素子の導通終了時点から前記第1のデッドタイムだけ導通することを特徴とする請求項2に記載の3レベルインバータのゲート制御装置。 - 第1〜第3の電位レベルを有する第1〜第3の直流端子と、
前記第1および第3の直流端子間に直列接続された第1〜第4の自己消弧素子と、
前記第1および第2の自己消弧素子の接続点と前記第3および第4の自己消弧素子の接続点との間に逆並列接続された第1および第2のクランプダイオードと、
前記第1および第2のクランプダイオードの各両端子間に個別に逆並列接続された第5および第6の自己消弧素子とを備え、
前記第1および第2のクランプダイオードの接続点が前記第2の直流端子に接続された3レベルインバータのゲート制御方法において、
前記第3および第5の自己消弧素子を同時に導通制御するとともに、前記第2および第6の自己消弧素子を同時に導通制御することを特徴とする3レベルインバータのゲート制御方法。 - 前記第5の自己消弧素子を、前記第3の自己消弧素子の導通開始時点よりも先行して導通開始させるとともに、前記第3の自己消弧素子の導通終了時点よりも遅れて導通終了させ、
前記第6の自己消弧素子を、前記第2の自己消弧素子の導通開始時点よりも先行して導通開始させるとともに、前記第2の自己消弧素子の導通終了時点よりも遅れて導通終了させることを特徴とする請求項6に記載の3レベルインバータのゲート制御方法。 - 前記3レベルインバータの出力電流が正極性を示す場合には、前記第3および第5の自己消弧素子を同時に導通制御し、
前記出力電流が負極性を示す場合には、前記第2および第6の自己消弧素子を同時に導通制御することを特徴とする請求項7に記載の3レベルインバータのゲート制御方法。 - 前記第5の自己消弧素子を、前記第3の自己消弧素子の導通開始時点よりも先行して導通開始させ、前記第3の自己消弧素子の導通期間中は不導通状態に保持させるとともに、前記第3の自己消弧素子の導通終了時点から所定時間だけ導通させ、
前記第6の自己消弧素子を、前記第2の自己消弧素子の導通開始時点よりも先行して導通開始させ、前記第2の自己消弧素子の導通期間中は不導通状態に保持させるとともに、前記第2の自己消弧素子の導通終了時点から前記所定時間だけ導通させることを特徴とする請求項7に記載の3レベルインバータのゲート制御方法。 - 前記第5の自己消弧素子を、前記第3の自己消弧素子の導通開始時点よりも先行して導通開始させ、前記第1および前記第2の自己消弧素子が同時に不導通となる期間以外は不導通状態に保持させるとともに、前記第3の自己消弧素子の導通終了時点から所定時間だけ導通させ、
前記第6の自己消弧素子を、前記第2の自己消弧素子の導通開始時点よりも先行して導通開始させ、前記第3および前記第4の自己消弧素子が同時に不導通となる期間以外は不導通状態に保持させるとともに、前記第2の自己消弧素子の導通終了時点から前記所定時間だけ導通させることを特徴とする請求項7に記載の3レベルインバータのゲート制御方法。
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