JP3617704B2 - 対数増幅器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は対数増幅器に関し、特に詳細には、高速化が図られた対数増幅器に関するものである。
【０００２】
【従来の技術】
例えば高階調画像を読み取る光検出器の出力信号等、非常に広いレンジを有する電流信号は、レンジを圧縮して信号の取扱いを容易にするために、対数増幅されることが多い。
【０００３】
この対数増幅を行なう対数増幅器の１つとして従来より、特開平２−２７７１８１号公報に示されるように、オペアンプと、このオペアンプの帰還回路に接続された対数変換用素子と、この対数変換用素子と並列的に接続されたコンデンサを備えた発振防止回路と、オペアンプへの入力電流に応じて、該入力電流が小さくなるに従って上記発振防止回路を経由する帰還量を減じるように該発振防止回路を制御する制御回路とを備えたものが知られている。
【０００４】
このタイプの対数増幅器は、入力電流が大きくて動作が不安定になりがちな場合には高周波成分の帰還量を大きくし、入力電流が小さく対数増幅器の動作の安定は問題ないがその応答特性が問題となる場合には高周波成分の帰還量を抑え、これにより回路の安定動作と高速応答性の良化を両立できるものとなっている。
【０００５】
【発明が解決しようとする課題】
この従来の対数増幅器において高速応答性をさらに高めるためには、オペアンプ自体を高速性に優れたもので構成することが必要である。高速性に優れたオペアンプとしてはバイポーラ入力タイプのものが知られているが、発振防止回路を経由する帰還量を入力電流が小さくなるに従って減じる回路構成となっている上記従来の対数増幅器においては、入力バイアス電流が誤差となるため、実際には精度の点から入力バイアス電流が小さいＦＥＴ入力タイプオペアンプを使用せざるを得ず、バイポーラ入力タイプオペアンプを用いることはできなかった。このような事情があるため、上記従来の対数増幅器は、十分な高速応答性を得ることが困難となっていた。
【０００６】
本発明は上記の事情に鑑みてなされたものであり、回路の安定動作を実現するとともに、十分な高速応答性を備えた対数増幅器を提供することを目的とするものである。
【０００７】
【課題を解決するための手段】
本発明による第１の対数増幅器は、請求項１に記載の通り、
オペアンプと、
このオペアンプの帰還回路に接続された対数変換用素子と、
この対数変換用素子と並列的に接続されたコンデンサを備えた発振防止回路と、
上記オペアンプへの入力電流に応じて、該入力電流が小さくなるに従って上記発振防止回路を経由する帰還量を減じるように該発振防止回路を制御する制御回路とを備えた対数増幅器において、
上記オペアンプがＦＥＴ入力タイプオペアンプと、バイポーラ入力タイプオペアンプとの複合アンプ構成とされたことを特徴とするものである。
【０００８】
なお上記の構成において、より好ましくは請求項２に記載の通り、バイポーラ入力タイプオペアンプの入力段に、ＦＥＴによる入力段が設けられる。
【０００９】
また、本発明による第２の対数増幅器は、請求項３に記載の通り、
オペアンプと、
このオペアンプの帰還回路に接続された対数変換用素子と、
この対数変換用素子と並列的に接続されたコンデンサを備えた発振防止回路と、
上記オペアンプへの入力電流に応じて、該入力電流が小さくなるに従って上記発振防止回路を経由する帰還量を減じるように該発振防止回路を制御する制御回路とを備えた対数増幅器において、
上記オペアンプが、ＦＥＴによる入力段が設けられたバイポーラ入力タイプオペアンプであることを特徴とするものである。
【００１０】
また、本発明による第３の対数増幅器は、請求項４に記載の通り、
オペアンプと、
このオペアンプの帰還回路に接続された対数変換用素子と、
この対数変換用素子と並列的に接続されたコンデンサを備えた発振防止回路とを備えた対数増幅器において、
上記オペアンプがＦＥＴ入力タイプオペアンプと、バイポーラ入力タイプオペアンプとの複合アンプ構成とされた上で、
上記バイポーラ入力タイプオペアンプに対して、上記対数変換用素子が接続された帰還回路とは別のマイナー帰還回路が設けられたことを特徴とするものである。
【００１１】
なお上記のマイナー帰還回路とは、上記バイポーラ入力タイプオペアンプのみに関わる帰還回路を指すものである。
【００１２】
また上記第３の対数増幅器において、より好ましくは請求項５に記載の通り、上記オペアンプへの入力電流に応じて、該入力電流が小さくなるに従って上記発振防止回路を経由する帰還量を減じるように該発振防止回路を制御する制御回路が設けられる。
【００１３】
【発明の効果】
上記構成を有する本発明の第１の対数増幅器においては、高速性に優れたバイポーラ入力タイプオペアンプを用いたことにより高速応答性が高められ、その一方、入力バイアス電流が小さいＦＥＴ入力タイプオペアンプを用いたことにより、大きな誤差の発生も防止できる。
【００１４】
そしてこの第１の対数増幅器において、バイポーラ入力タイプオペアンプの入力段にＦＥＴによる入力段が設けられていると、この入力段によりバイポーラ入力タイプオペアンプの入力バイアス電流の影響および電流性ノイズの影響がより小さく抑えられ、誤差およびノイズ発生がさらに確実に防止される。
【００１５】
また、上記構成を有する本発明の第２の対数増幅器においては、高速性に優れたバイポーラ入力タイプオペアンプを用いたことにより高速応答性が高められ、その一方、このバイポーラ入力タイプオペアンプの入力段にＦＥＴによる入力段が設けられているため、この入力段によりバイポーラ入力タイプオペアンプの入力バイアス電流の影響および電流性ノイズの影響が小さく抑えられ、大きな誤差およびノイズの発生も防止される。
【００１６】
一方、本発明の第３の対数増幅器においては、第１の対数増幅器と同様に、高速性に優れたバイポーラ入力タイプオペアンプを用いたことにより高速応答性が高められ、その一方、入力バイアス電流が小さいＦＥＴ入力タイプオペアンプを用いたことにより、大きな誤差の発生も防止できる。
【００１７】
そしてこの第３の対数増幅器においては、バイポーラ入力タイプオペアンプに対して、対数変換用素子が接続された帰還回路とは別のマイナー帰還回路が設けられているので、このバイポーラ入力タイプオペアンプとＦＥＴ入力タイプオペアンプとからなる複合アンプにおいて、高周波用のバイポーラ入力タイプオペアンプが担う周波数領域が狭くなり、低ノイズ化が実現される。以下、この点を図６および７を参照して説明する。
【００１８】
上記マイナー帰還回路が設けられていない場合のバイポーラ入力タイプオペアンプのオープンループの周波数特性が、図６に実線で示すものであるとする。このときポールの周波数は、例えば１ｋＨｚであるとする。それに対して、上記のようなマイナー帰還回路を設けると、バイポーラ入力タイプオペアンプの周波数特性は図６に破線で示すように変化し、ポールの周波数は例えば１ＭＨｚに変わる。
【００１９】
そこで、低周波用のＦＥＴ入力タイプオペアンプと高周波用のバイポーラ入力タイプオペアンプとからなる複合アンプのオープンループの周波数特性は、マイナー帰還回路が設けられていない場合は図７（ａ）に示すようなものであるとすると、マイナー帰還回路が設けられたことにより、同図（ｂ）に示すようなものに変わる。つまり、高周波用のバイポーラ入力タイプオペアンプが担う周波数領域が、前者では例えば１ｋＨｚ以上の領域であったのが、後者では１ＭＨｚ以上の領域に狭められることになる。
【００２０】
微小電流を扱う対数増幅器のノイズ特性は、オペアンプの電流性ノイズが支配的であり、そして一般に、バイポーラ入力タイプオペアンプの電流性ノイズはＦＥＴ入力タイプオペアンプのそれよりも大きくなっている。そこで、上述のようにして、電流性ノイズが大きいバイポーラ入力タイプオペアンプが受け持つ周波数領域を狭くすると、対数増幅器の低ノイズ化が達成される。
【００２１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２２】
図１は、本発明の第１の実施の形態である対数増幅器を示すものである。図示されるようにこの対数増幅器の入力端子１０は、ＦＥＴ入力タイプオペアンプ１１の−入力端子１１ａに接続されている。一方このオペアンプ１１の＋入力端子１１ｂは接地されている。またこのオペアンプ１１には＋Ｖボルト、−Ｖボルトの２つの直流電力が供給されている。各電源ライン１２，１３はノイズ防止用コンデンサ１４，１５を介して接地されている。また図示は省略してあるが、オペアンプ１１にはオフセット調整回路が設けられる。
【００２３】
上記入力端子１０は、コンデンサ１６を介してバイポーラ入力タイプオペアンプ２２の−入力端子２２ａにも接続されている。このオペアンプ２２の＋入力端子２２ｂは、上記ＦＥＴ入力タイプオペアンプ１１の出力端子１１ｃに接続されている。またオペアンプ２２の−入力端子２２ａには抵抗器１７の一端が接続され、この抵抗器１７の他端は接地されている。このオペアンプ２２には＋Ｖボルト、−Ｖボルトの２つの直流電力が供給されている。各電源ライン２４，２５はノイズ防止用コンデンサ２６，２７を介して接地されている。また図示は省略してあるが、オペアンプ２２にもオフセット調整回路を設けてもよい。
【００２４】
上記バイポーラ入力タイプオペアンプ２２の出力端子２２ｃは、抵抗器３０を介して第１段目の出力端子３１と接続されている。入力端子１０とオペアンプ２２の出力端子２２ｃとの間には、互いに直列に接続された発振防止用コンデンサ３２とＰＮＰトランジスタ３３が接続されている。このＰＮＰトランジスタ３３のエミッタ３３ａ、コレクタ３３ｂはそれぞれオペアンプ２２の出力端子２２ｃ、抵抗器３４の一端に接続されている。該抵抗器３４の他端は接地されている。また該ＰＮＰトランジスタ３３のベース３３ｃはそのコレクタ３３ｂと接続され、さらにコンデンサ３２の一端側に接続されている。
【００２５】
一方、入力端子１０と第１段目の出力端子３１との間には、指数関数特性を有するＰＮＰトランジスタ３５が接続されている。該トランジスタ３５のエミッタ３５ａ、コレクタ３５ｂはそれぞれ出力端子３１、入力端子２１と接続され、ベース３５ｃは接地されている。
【００２６】
以上のように構成された対数増幅器の入力端子１０に電流信号Ｉｉｎが入力されると、その電流信号Ｉｉｎの対数値に対応した出力電圧（正の電圧）が出力端子３１に発生する。
【００２７】
第１段目の出力端子３１と、この対数増幅器の出力端子４１との間に構成された第２段目の回路は、第１段目の対数変換回路の温度補償のための回路である。第１段目の出力端子３１には、帰還用トランジスタ３５と同一特性を有するＰＮＰトランジスタ４３のエミッタ４３ａが接続されている。該トランジスタのコレクタ４３ｂは、ベース４３ｃとともに第２段目のオペアンプ４２の＋入力端子４２ａに接続されている。このトランジスタ４３は、第２段目のオペアンプ４２の入力インピーダンスの役割を担っており、このトランジスタ４３として第１段目の帰還用トランジスタ３５と同一特性のトランジスタが用いられたことにより、後述する温度補償用素子４４とともに第１段目の対数変換回路の温度補償に寄与している。上記＋入力端子４２ａは、抵抗器４５を介して−Ｖボルトの電源に接続されている。
【００２８】
オペアンプ４２にもオペアンプ２２と同様に＋Ｖボルト、−Ｖボルトの２つの電源が接続されており、電源ライン４６，４７はそれぞれコンデンサ４８，４９を介して接地されている。オペアンプ４２の−入力端子４２ｂと出力端子４２ｃとの間には、抵抗器５０が接続されている。また上記−入力端子４２ｂは、温度補償用素子４４を介して接地されている。
【００２９】
上記のように構成された第２段目の回路に、第１段目の回路で対数変換された信号（正の電圧）が入力されると、温度変化による出力値の変動が補正され、かつ適切に増幅された信号が出力端子４１から出力される。
【００３０】
そして、オペアンプ２２の出力端子２２ｃに発生した出力電圧（正の電圧）は、第２段目のオペアンプ４２に入力されるとともに、トランジスタ３３にも入力される。ここで、トランジスタ３３のエミッタ３３ａに高い電圧が印加されるほどエミッタ−コレクタ間の抵抗値が下がり、これにより、コンデンサ３２を介するフィードバック量が大きくなって回路動作が安定する。その一方、トランジスタ３３のエミッタ３３ａに印加される電圧が下がるとエミッタ−コレクタ間の抵抗値が上昇し、これにより、コンデンサ３２を介するフィードバック量が小さくなって回路の周波数応答特性が改善される。
【００３１】
この第１の実施の形態の対数増幅器においては、入力バイアス電流が小さいＦＥＴ入力タイプオペアンプ１１を用いていることにより、従来通り大きな誤差の発生を防止でき、その一方、高速性に優れたバイポーラ入力タイプオペアンプ２２を用いていることにより高速応答性も高められる。例えば、ＦＥＴ入力タイプオペアンプのみを用いた従来の対数増幅器では、入力電流Ｉｉｎが ３００ｎＡのときの周波数特性は ４００ｋＨｚ程度が限界であったが、本発明によるこの対数増幅器において周波数特性は約１．５ ＭＨｚまで向上することが確認された。
【００３２】
次に、図２を参照して本発明の第２の実施の形態について説明する。なおこの図２において、図１中の要素と同等の要素には同番号を付し、それらについての重複した説明は省略する（以下、同様）。
【００３３】
この第２の実施の形態の対数増幅器は、第１の実施の形態の対数増幅器と比べると、バイポーラ入力タイプオペアンプ２２に対して、ＦＥＴ６０による入力段が付加された点が異なるものである。すなわち、バイポーラ入力タイプオペアンプ２２の−入力端子２２ａにＦＥＴ６０のソース６０ｂが接続され、このＦＥＴ６０のゲート６０ｃが前記コンデンサ１６を介して入力端子１０に接続されている。そしてＦＥＴ６０のドレイン６０ａはＶボルトの電源に、ドレイン６０ｂは抵抗器６１を介して−Ｖボルトの電源に接続されている。
【００３４】
上記の構成においては、ＦＥＴ６０からなる入力段によりバイポーラ入力タイプオペアンプ２２の入力バイアス電流の影響および電流性ノイズの影響がより小さく抑えられ、誤差およびノイズの発生がさらに確実に防止される。
【００３５】
次に、図３を参照して本発明の第３の実施の形態について説明する。この第３の実施の形態の対数増幅器はＦＥＴ入力タイプオペアンプは備えず、その代わりにバイポーラ入力タイプオペアンプ２２に対してＦＥＴ６０、６２による入力段が設けられたものである。すなわち、バイポーラ入力タイプオペアンプ２２の−入力端子２２ａには第２の実施の形態のものと同様のＦＥＴ６０が接続されており、このＦＥＴ６０のゲート６０ｃは直接入力端子１０に接続されている。
【００３６】
また、バイポーラ入力タイプオペアンプ２２の＋入力端子２２ｂにはＦＥＴ６２のソース６２ａが接続されている。このソース６２ａは抵抗器６３を介して−Ｖボルトの電源に接続され、一方ＦＥＴ６２のドレイン６２ｂは＋Ｖボルトの電源に接続されている。そしてＦＥＴ６２のゲート６２ｃは接地されている。
【００３７】
上記の構成においては、高速性に優れたバイポーラ入力タイプオペアンプ２２を用いたことにより高速応答性が高められ、その一方、バイポーラ入力タイプオペアンプ２２の入力段にＦＥＴ６０、６２による入力段が設けられているため、この入力段によりバイポーラ入力タイプオペアンプ２２の入力バイアス電流の影響および電流性ノイズの影響が小さく抑えられ、大きな誤差およびノイズの発生も防止される。
【００３８】
次に、図４を参照して本発明の第４の実施の形態について説明する。この第４の実施の形態の対数増幅器は、先に説明した第１の実施の形態の対数増幅器と比べると、基本的に、バイポーラ入力タイプオペアンプ２２に対してマイナー帰還回路７０が設けられている点が相違している。このマイナー帰還回路７０は、帰還経路７１および分圧用抵抗器７２、７３から構成されている。
【００３９】
上記のマイナー帰還回路７０が設けられたことによりこの対数増幅器は、先に図６および７を参照して説明した通り、比較的電流性ノイズが大きい高周波用のバイポーラ入力タイプオペアンプ２２が担う周波数領域が狭くなり、低ノイズ化が実現される。
【００４０】
なおマイナー帰還回路７０を設ける場合は、コンデンサ１６の容量をＣ１ 、抵抗器７４、７５、１７の抵抗をそれぞれＲ１ 、Ｒ２ 、Ｒ３ としたとき、Ｃ１ ／Ｒ３ で決まる時定数および、Ｒ１ ／Ｒ２ で決まるＦＥＴ入力タイプオペアンプ１１の出力の減衰率等を、マイナー帰還による増幅率に合わせて適当に変更する必要がある。
【００４１】
次に、図５を参照して本発明の第５の実施の形態について説明する。この第５の実施の形態の対数増幅器は、第４の実施の形態の対数増幅器と比べると、基本的に、コンデンサ３２を介したフィードバック量を制御するトランジスタ３３等からなる制御回路が設けられていない点が相違するものである。
【００４２】
この場合も、第４の実施の形態の対数増幅器と同様に、帰還経路７１および分圧用抵抗器７２、７３からなるマイナー帰還回路７０が設けられたことにより、高周波用のバイポーラ入力タイプオペアンプ２２が担う周波数領域が狭くなり、低ノイズ化が実現される。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態である対数増幅器を示す電気回路図
【図２】本発明の第２の実施の形態である対数増幅器を示す電気回路図
【図３】本発明の第３の実施の形態である対数増幅器を示す電気回路図
【図４】本発明の第４の実施の形態である対数増幅器を示す電気回路図
【図５】本発明の第５の実施の形態である対数増幅器を示す電気回路図
【図６】バイポーラ入力タイプオペアンプの周波数特性の変化を説明する説明図
【図７】バイポーラ入力タイプオペアンプとＦＥＴ入力タイプオペアンプとからなる複合アンプの周波数特性の変化を説明する説明図
【符号の説明】
１１ ＦＥＴ入力タイプオペアンプ
１６ コンデンサ
２２ バイポーラ入力タイプオペアンプ
３２ 発振防止用コンデンサ
３３ 帰還量制御用トランジスタ
６０、６２ バイポーラ入力タイプオペアンプの入力段のＦＥＴ
７０ マイナー帰還回路
７１ 帰還経路
７２、７３ 分圧用抵抗器
【発明の属する技術分野】
本発明は対数増幅器に関し、特に詳細には、高速化が図られた対数増幅器に関するものである。
【０００２】
【従来の技術】
例えば高階調画像を読み取る光検出器の出力信号等、非常に広いレンジを有する電流信号は、レンジを圧縮して信号の取扱いを容易にするために、対数増幅されることが多い。
【０００３】
この対数増幅を行なう対数増幅器の１つとして従来より、特開平２−２７７１８１号公報に示されるように、オペアンプと、このオペアンプの帰還回路に接続された対数変換用素子と、この対数変換用素子と並列的に接続されたコンデンサを備えた発振防止回路と、オペアンプへの入力電流に応じて、該入力電流が小さくなるに従って上記発振防止回路を経由する帰還量を減じるように該発振防止回路を制御する制御回路とを備えたものが知られている。
【０００４】
このタイプの対数増幅器は、入力電流が大きくて動作が不安定になりがちな場合には高周波成分の帰還量を大きくし、入力電流が小さく対数増幅器の動作の安定は問題ないがその応答特性が問題となる場合には高周波成分の帰還量を抑え、これにより回路の安定動作と高速応答性の良化を両立できるものとなっている。
【０００５】
【発明が解決しようとする課題】
この従来の対数増幅器において高速応答性をさらに高めるためには、オペアンプ自体を高速性に優れたもので構成することが必要である。高速性に優れたオペアンプとしてはバイポーラ入力タイプのものが知られているが、発振防止回路を経由する帰還量を入力電流が小さくなるに従って減じる回路構成となっている上記従来の対数増幅器においては、入力バイアス電流が誤差となるため、実際には精度の点から入力バイアス電流が小さいＦＥＴ入力タイプオペアンプを使用せざるを得ず、バイポーラ入力タイプオペアンプを用いることはできなかった。このような事情があるため、上記従来の対数増幅器は、十分な高速応答性を得ることが困難となっていた。
【０００６】
本発明は上記の事情に鑑みてなされたものであり、回路の安定動作を実現するとともに、十分な高速応答性を備えた対数増幅器を提供することを目的とするものである。
【０００７】
【課題を解決するための手段】
本発明による第１の対数増幅器は、請求項１に記載の通り、
オペアンプと、
このオペアンプの帰還回路に接続された対数変換用素子と、
この対数変換用素子と並列的に接続されたコンデンサを備えた発振防止回路と、
上記オペアンプへの入力電流に応じて、該入力電流が小さくなるに従って上記発振防止回路を経由する帰還量を減じるように該発振防止回路を制御する制御回路とを備えた対数増幅器において、
上記オペアンプがＦＥＴ入力タイプオペアンプと、バイポーラ入力タイプオペアンプとの複合アンプ構成とされたことを特徴とするものである。
【０００８】
なお上記の構成において、より好ましくは請求項２に記載の通り、バイポーラ入力タイプオペアンプの入力段に、ＦＥＴによる入力段が設けられる。
【０００９】
また、本発明による第２の対数増幅器は、請求項３に記載の通り、
オペアンプと、
このオペアンプの帰還回路に接続された対数変換用素子と、
この対数変換用素子と並列的に接続されたコンデンサを備えた発振防止回路と、
上記オペアンプへの入力電流に応じて、該入力電流が小さくなるに従って上記発振防止回路を経由する帰還量を減じるように該発振防止回路を制御する制御回路とを備えた対数増幅器において、
上記オペアンプが、ＦＥＴによる入力段が設けられたバイポーラ入力タイプオペアンプであることを特徴とするものである。
【００１０】
また、本発明による第３の対数増幅器は、請求項４に記載の通り、
オペアンプと、
このオペアンプの帰還回路に接続された対数変換用素子と、
この対数変換用素子と並列的に接続されたコンデンサを備えた発振防止回路とを備えた対数増幅器において、
上記オペアンプがＦＥＴ入力タイプオペアンプと、バイポーラ入力タイプオペアンプとの複合アンプ構成とされた上で、
上記バイポーラ入力タイプオペアンプに対して、上記対数変換用素子が接続された帰還回路とは別のマイナー帰還回路が設けられたことを特徴とするものである。
【００１１】
なお上記のマイナー帰還回路とは、上記バイポーラ入力タイプオペアンプのみに関わる帰還回路を指すものである。
【００１２】
また上記第３の対数増幅器において、より好ましくは請求項５に記載の通り、上記オペアンプへの入力電流に応じて、該入力電流が小さくなるに従って上記発振防止回路を経由する帰還量を減じるように該発振防止回路を制御する制御回路が設けられる。
【００１３】
【発明の効果】
上記構成を有する本発明の第１の対数増幅器においては、高速性に優れたバイポーラ入力タイプオペアンプを用いたことにより高速応答性が高められ、その一方、入力バイアス電流が小さいＦＥＴ入力タイプオペアンプを用いたことにより、大きな誤差の発生も防止できる。
【００１４】
そしてこの第１の対数増幅器において、バイポーラ入力タイプオペアンプの入力段にＦＥＴによる入力段が設けられていると、この入力段によりバイポーラ入力タイプオペアンプの入力バイアス電流の影響および電流性ノイズの影響がより小さく抑えられ、誤差およびノイズ発生がさらに確実に防止される。
【００１５】
また、上記構成を有する本発明の第２の対数増幅器においては、高速性に優れたバイポーラ入力タイプオペアンプを用いたことにより高速応答性が高められ、その一方、このバイポーラ入力タイプオペアンプの入力段にＦＥＴによる入力段が設けられているため、この入力段によりバイポーラ入力タイプオペアンプの入力バイアス電流の影響および電流性ノイズの影響が小さく抑えられ、大きな誤差およびノイズの発生も防止される。
【００１６】
一方、本発明の第３の対数増幅器においては、第１の対数増幅器と同様に、高速性に優れたバイポーラ入力タイプオペアンプを用いたことにより高速応答性が高められ、その一方、入力バイアス電流が小さいＦＥＴ入力タイプオペアンプを用いたことにより、大きな誤差の発生も防止できる。
【００１７】
そしてこの第３の対数増幅器においては、バイポーラ入力タイプオペアンプに対して、対数変換用素子が接続された帰還回路とは別のマイナー帰還回路が設けられているので、このバイポーラ入力タイプオペアンプとＦＥＴ入力タイプオペアンプとからなる複合アンプにおいて、高周波用のバイポーラ入力タイプオペアンプが担う周波数領域が狭くなり、低ノイズ化が実現される。以下、この点を図６および７を参照して説明する。
【００１８】
上記マイナー帰還回路が設けられていない場合のバイポーラ入力タイプオペアンプのオープンループの周波数特性が、図６に実線で示すものであるとする。このときポールの周波数は、例えば１ｋＨｚであるとする。それに対して、上記のようなマイナー帰還回路を設けると、バイポーラ入力タイプオペアンプの周波数特性は図６に破線で示すように変化し、ポールの周波数は例えば１ＭＨｚに変わる。
【００１９】
そこで、低周波用のＦＥＴ入力タイプオペアンプと高周波用のバイポーラ入力タイプオペアンプとからなる複合アンプのオープンループの周波数特性は、マイナー帰還回路が設けられていない場合は図７（ａ）に示すようなものであるとすると、マイナー帰還回路が設けられたことにより、同図（ｂ）に示すようなものに変わる。つまり、高周波用のバイポーラ入力タイプオペアンプが担う周波数領域が、前者では例えば１ｋＨｚ以上の領域であったのが、後者では１ＭＨｚ以上の領域に狭められることになる。
【００２０】
微小電流を扱う対数増幅器のノイズ特性は、オペアンプの電流性ノイズが支配的であり、そして一般に、バイポーラ入力タイプオペアンプの電流性ノイズはＦＥＴ入力タイプオペアンプのそれよりも大きくなっている。そこで、上述のようにして、電流性ノイズが大きいバイポーラ入力タイプオペアンプが受け持つ周波数領域を狭くすると、対数増幅器の低ノイズ化が達成される。
【００２１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２２】
図１は、本発明の第１の実施の形態である対数増幅器を示すものである。図示されるようにこの対数増幅器の入力端子１０は、ＦＥＴ入力タイプオペアンプ１１の−入力端子１１ａに接続されている。一方このオペアンプ１１の＋入力端子１１ｂは接地されている。またこのオペアンプ１１には＋Ｖボルト、−Ｖボルトの２つの直流電力が供給されている。各電源ライン１２，１３はノイズ防止用コンデンサ１４，１５を介して接地されている。また図示は省略してあるが、オペアンプ１１にはオフセット調整回路が設けられる。
【００２３】
上記入力端子１０は、コンデンサ１６を介してバイポーラ入力タイプオペアンプ２２の−入力端子２２ａにも接続されている。このオペアンプ２２の＋入力端子２２ｂは、上記ＦＥＴ入力タイプオペアンプ１１の出力端子１１ｃに接続されている。またオペアンプ２２の−入力端子２２ａには抵抗器１７の一端が接続され、この抵抗器１７の他端は接地されている。このオペアンプ２２には＋Ｖボルト、−Ｖボルトの２つの直流電力が供給されている。各電源ライン２４，２５はノイズ防止用コンデンサ２６，２７を介して接地されている。また図示は省略してあるが、オペアンプ２２にもオフセット調整回路を設けてもよい。
【００２４】
上記バイポーラ入力タイプオペアンプ２２の出力端子２２ｃは、抵抗器３０を介して第１段目の出力端子３１と接続されている。入力端子１０とオペアンプ２２の出力端子２２ｃとの間には、互いに直列に接続された発振防止用コンデンサ３２とＰＮＰトランジスタ３３が接続されている。このＰＮＰトランジスタ３３のエミッタ３３ａ、コレクタ３３ｂはそれぞれオペアンプ２２の出力端子２２ｃ、抵抗器３４の一端に接続されている。該抵抗器３４の他端は接地されている。また該ＰＮＰトランジスタ３３のベース３３ｃはそのコレクタ３３ｂと接続され、さらにコンデンサ３２の一端側に接続されている。
【００２５】
一方、入力端子１０と第１段目の出力端子３１との間には、指数関数特性を有するＰＮＰトランジスタ３５が接続されている。該トランジスタ３５のエミッタ３５ａ、コレクタ３５ｂはそれぞれ出力端子３１、入力端子２１と接続され、ベース３５ｃは接地されている。
【００２６】
以上のように構成された対数増幅器の入力端子１０に電流信号Ｉｉｎが入力されると、その電流信号Ｉｉｎの対数値に対応した出力電圧（正の電圧）が出力端子３１に発生する。
【００２７】
第１段目の出力端子３１と、この対数増幅器の出力端子４１との間に構成された第２段目の回路は、第１段目の対数変換回路の温度補償のための回路である。第１段目の出力端子３１には、帰還用トランジスタ３５と同一特性を有するＰＮＰトランジスタ４３のエミッタ４３ａが接続されている。該トランジスタのコレクタ４３ｂは、ベース４３ｃとともに第２段目のオペアンプ４２の＋入力端子４２ａに接続されている。このトランジスタ４３は、第２段目のオペアンプ４２の入力インピーダンスの役割を担っており、このトランジスタ４３として第１段目の帰還用トランジスタ３５と同一特性のトランジスタが用いられたことにより、後述する温度補償用素子４４とともに第１段目の対数変換回路の温度補償に寄与している。上記＋入力端子４２ａは、抵抗器４５を介して−Ｖボルトの電源に接続されている。
【００２８】
オペアンプ４２にもオペアンプ２２と同様に＋Ｖボルト、−Ｖボルトの２つの電源が接続されており、電源ライン４６，４７はそれぞれコンデンサ４８，４９を介して接地されている。オペアンプ４２の−入力端子４２ｂと出力端子４２ｃとの間には、抵抗器５０が接続されている。また上記−入力端子４２ｂは、温度補償用素子４４を介して接地されている。
【００２９】
上記のように構成された第２段目の回路に、第１段目の回路で対数変換された信号（正の電圧）が入力されると、温度変化による出力値の変動が補正され、かつ適切に増幅された信号が出力端子４１から出力される。
【００３０】
そして、オペアンプ２２の出力端子２２ｃに発生した出力電圧（正の電圧）は、第２段目のオペアンプ４２に入力されるとともに、トランジスタ３３にも入力される。ここで、トランジスタ３３のエミッタ３３ａに高い電圧が印加されるほどエミッタ−コレクタ間の抵抗値が下がり、これにより、コンデンサ３２を介するフィードバック量が大きくなって回路動作が安定する。その一方、トランジスタ３３のエミッタ３３ａに印加される電圧が下がるとエミッタ−コレクタ間の抵抗値が上昇し、これにより、コンデンサ３２を介するフィードバック量が小さくなって回路の周波数応答特性が改善される。
【００３１】
この第１の実施の形態の対数増幅器においては、入力バイアス電流が小さいＦＥＴ入力タイプオペアンプ１１を用いていることにより、従来通り大きな誤差の発生を防止でき、その一方、高速性に優れたバイポーラ入力タイプオペアンプ２２を用いていることにより高速応答性も高められる。例えば、ＦＥＴ入力タイプオペアンプのみを用いた従来の対数増幅器では、入力電流Ｉｉｎが ３００ｎＡのときの周波数特性は ４００ｋＨｚ程度が限界であったが、本発明によるこの対数増幅器において周波数特性は約１．５ ＭＨｚまで向上することが確認された。
【００３２】
次に、図２を参照して本発明の第２の実施の形態について説明する。なおこの図２において、図１中の要素と同等の要素には同番号を付し、それらについての重複した説明は省略する（以下、同様）。
【００３３】
この第２の実施の形態の対数増幅器は、第１の実施の形態の対数増幅器と比べると、バイポーラ入力タイプオペアンプ２２に対して、ＦＥＴ６０による入力段が付加された点が異なるものである。すなわち、バイポーラ入力タイプオペアンプ２２の−入力端子２２ａにＦＥＴ６０のソース６０ｂが接続され、このＦＥＴ６０のゲート６０ｃが前記コンデンサ１６を介して入力端子１０に接続されている。そしてＦＥＴ６０のドレイン６０ａはＶボルトの電源に、ドレイン６０ｂは抵抗器６１を介して−Ｖボルトの電源に接続されている。
【００３４】
上記の構成においては、ＦＥＴ６０からなる入力段によりバイポーラ入力タイプオペアンプ２２の入力バイアス電流の影響および電流性ノイズの影響がより小さく抑えられ、誤差およびノイズの発生がさらに確実に防止される。
【００３５】
次に、図３を参照して本発明の第３の実施の形態について説明する。この第３の実施の形態の対数増幅器はＦＥＴ入力タイプオペアンプは備えず、その代わりにバイポーラ入力タイプオペアンプ２２に対してＦＥＴ６０、６２による入力段が設けられたものである。すなわち、バイポーラ入力タイプオペアンプ２２の−入力端子２２ａには第２の実施の形態のものと同様のＦＥＴ６０が接続されており、このＦＥＴ６０のゲート６０ｃは直接入力端子１０に接続されている。
【００３６】
また、バイポーラ入力タイプオペアンプ２２の＋入力端子２２ｂにはＦＥＴ６２のソース６２ａが接続されている。このソース６２ａは抵抗器６３を介して−Ｖボルトの電源に接続され、一方ＦＥＴ６２のドレイン６２ｂは＋Ｖボルトの電源に接続されている。そしてＦＥＴ６２のゲート６２ｃは接地されている。
【００３７】
上記の構成においては、高速性に優れたバイポーラ入力タイプオペアンプ２２を用いたことにより高速応答性が高められ、その一方、バイポーラ入力タイプオペアンプ２２の入力段にＦＥＴ６０、６２による入力段が設けられているため、この入力段によりバイポーラ入力タイプオペアンプ２２の入力バイアス電流の影響および電流性ノイズの影響が小さく抑えられ、大きな誤差およびノイズの発生も防止される。
【００３８】
次に、図４を参照して本発明の第４の実施の形態について説明する。この第４の実施の形態の対数増幅器は、先に説明した第１の実施の形態の対数増幅器と比べると、基本的に、バイポーラ入力タイプオペアンプ２２に対してマイナー帰還回路７０が設けられている点が相違している。このマイナー帰還回路７０は、帰還経路７１および分圧用抵抗器７２、７３から構成されている。
【００３９】
上記のマイナー帰還回路７０が設けられたことによりこの対数増幅器は、先に図６および７を参照して説明した通り、比較的電流性ノイズが大きい高周波用のバイポーラ入力タイプオペアンプ２２が担う周波数領域が狭くなり、低ノイズ化が実現される。
【００４０】
なおマイナー帰還回路７０を設ける場合は、コンデンサ１６の容量をＣ１ 、抵抗器７４、７５、１７の抵抗をそれぞれＲ１ 、Ｒ２ 、Ｒ３ としたとき、Ｃ１ ／Ｒ３ で決まる時定数および、Ｒ１ ／Ｒ２ で決まるＦＥＴ入力タイプオペアンプ１１の出力の減衰率等を、マイナー帰還による増幅率に合わせて適当に変更する必要がある。
【００４１】
次に、図５を参照して本発明の第５の実施の形態について説明する。この第５の実施の形態の対数増幅器は、第４の実施の形態の対数増幅器と比べると、基本的に、コンデンサ３２を介したフィードバック量を制御するトランジスタ３３等からなる制御回路が設けられていない点が相違するものである。
【００４２】
この場合も、第４の実施の形態の対数増幅器と同様に、帰還経路７１および分圧用抵抗器７２、７３からなるマイナー帰還回路７０が設けられたことにより、高周波用のバイポーラ入力タイプオペアンプ２２が担う周波数領域が狭くなり、低ノイズ化が実現される。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態である対数増幅器を示す電気回路図
【図２】本発明の第２の実施の形態である対数増幅器を示す電気回路図
【図３】本発明の第３の実施の形態である対数増幅器を示す電気回路図
【図４】本発明の第４の実施の形態である対数増幅器を示す電気回路図
【図５】本発明の第５の実施の形態である対数増幅器を示す電気回路図
【図６】バイポーラ入力タイプオペアンプの周波数特性の変化を説明する説明図
【図７】バイポーラ入力タイプオペアンプとＦＥＴ入力タイプオペアンプとからなる複合アンプの周波数特性の変化を説明する説明図
【符号の説明】
１１ ＦＥＴ入力タイプオペアンプ
１６ コンデンサ
２２ バイポーラ入力タイプオペアンプ
３２ 発振防止用コンデンサ
３３ 帰還量制御用トランジスタ
６０、６２ バイポーラ入力タイプオペアンプの入力段のＦＥＴ
７０ マイナー帰還回路
７１ 帰還経路
７２、７３ 分圧用抵抗器
Claims (5)
- オペアンプと、
このオペアンプの帰還回路に接続された対数変換用素子と、
この対数変換用素子と並列的に接続されたコンデンサを備えた発振防止回路と、 前記オペアンプへの入力電流に応じて、該入力電流が小さくなるに従って前記発振防止回路を経由する帰還量を減じるように該発振防止回路を制御する制御回路とを備えた対数増幅器において、
前記オペアンプがＦＥＴ入力タイプオペアンプと、バイポーラ入力タイプオペアンプとの複合アンプ構成とされたことを特徴とする対数増幅器。 - 前記バイポーラ入力タイプオペアンプの入力段に、ＦＥＴによる入力段が設けられたことを特徴とする請求項１記載の対数増幅器。
- オペアンプと、
このオペアンプの帰還回路に接続された対数変換用素子と、
この対数変換用素子と並列的に接続されたコンデンサを備えた発振防止回路と、 前記オペアンプへの入力電流に応じて、該入力電流が小さくなるに従って前記発振防止回路を経由する帰還量を減じるように該発振防止回路を制御する制御回路とを備えた対数増幅器において、
前記オペアンプが、ＦＥＴによる入力段が設けられたバイポーラ入力タイプオペアンプであることを特徴とする対数増幅器。 - オペアンプと、
このオペアンプの帰還回路に接続された対数変換用素子と、
この対数変換用素子と並列的に接続されたコンデンサを備えた発振防止回路とを備えた対数増幅器において、
前記オペアンプがＦＥＴ入力タイプオペアンプと、バイポーラ入力タイプオペアンプとの複合アンプ構成とされ、
前記バイポーラ入力タイプオペアンプに対して、前記対数変換用素子が接続された帰還回路とは別のマイナー帰還回路が設けられたことを特徴とする対数増幅器。 - 前記オペアンプへの入力電流に応じて、該入力電流が小さくなるに従って前記発振防止回路を経由する帰還量を減じるように該発振防止回路を制御する制御回路が設けられたことを特徴とする請求項４記載の対数増幅器。
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