JP3615306B2

JP3615306B2 - 記憶装置アクセスシステム

Info

Publication number: JP3615306B2
Application number: JP15300096A
Authority: JP
Inventors: 宏治新▲高▼; 人也中村; 秀和須田; 広充永田
Original assignee: Nippon Telegraph and Telephone Corp; Oki Electric Industry Co Ltd
Current assignee: Nippon Telegraph and Telephone Corp; Oki Electric Industry Co Ltd
Priority date: 1996-05-24
Filing date: 1996-05-24
Publication date: 2005-02-02
Anticipated expiration: 2016-05-24
Also published as: JPH09319696A

Description

【０００１】
【発明の属する技術分野】
本発明は、アドレスバスとは接続されておらず、データバスに接続されている記憶装置に対してプロセッサからアクセスを行うための記憶装置アクセスシステムに関する。
【０００２】
【従来の技術】
記憶装置として、アドレスバスには接続されず、データバスを介してアドレス等の情報を取り込むよう構成されたものがある。従来、このような記憶装置に対して情報を転送する場合は、プロセッサが転送命令等を実行して転送するか、あるいは、ＤＭＡＣ等の自律的に情報を転送できる装置がバスの使用権を得て自律的に転送する手段しかなかった。
【０００３】
【発明が解決しようとする課題】
ところで、プロセッサに接続される記憶装置は、一般的にデータバスと８ビット、４ビット、１ビットといったビット幅で接続されている。従って、データバスがこれ以上のバス幅である場合は、記憶装置を必要個数並列に並べて必要なバス幅を確保している。
【０００４】
しかしながら、これらの記憶装置に接続しているバス幅以上の情報（例えば、アドレス情報等はバス幅以上になるのが普通である）を、上述したようなプロセッサが転送命令によりその実行を行うことを考えた場合、複数回の転送命令を実行する必要があり、これは時間がかかるという問題があった。また、ＤＭＡＣ等を使用して自律的に転送するにしても、バスの使用権を得るためにバスの調停を行う必要があり、この方法も、調停機能を設ける必要と調停のための時間がかかるという問題があった。
【０００５】
このような点から、上記のような構成の記憶装置に情報を転送する場合に、バスの調停機能を必要とせず、短時間に転送することのできる構成の実現が望まれていた。
【０００６】
【課題を解決するための手段】
本発明は、前述の課題を解決するため次の構成を採用する。
〈構成〉
プロセッサにデータバスを介して接続され、該プロセッサの出力する所定ビット数のアドレス情報を受信する記憶装置を備え、該記憶装置の受信可能なアドレスビット数が前記アドレス情報のそれより小さい記憶装置アクセスシステムであって、前記データバスに接続される情報転送装置を有し、前記プロセッサは前記情報転送装置に対し書込命令を出力すると供にアドレスバスを介して前記アドレス情報を出力し、その後前記情報転送装置に対し決められたアドレスのリード命令を出力し、前記情報転送装置は、前記書込命令を受けると前記プロセッサの出力した前記アドレス情報を前記アドレスバスを介して取り込み、格納する情報格納部と、前記リード命令を受けると前記記憶装置に対して取込制御を行い、前記情報格納部のアドレス情報を前記記憶装置の受信可能なアドレスビット数に分けて順次前記データバスへ出力する情報転送部と、を含むことを特徴とする記憶装置アクセスシステム。
【０００７】
〈請求項１の説明〉
データバスに接続されている記憶装置とは、アドレス情報といった情報もデータバスを介して受け取るよう構成されている記憶装置である。このような記憶装置に対してアドレス情報を転送する場合、通常、アドレス情報は記憶装置のバス幅よりも大きいため、複数回の転送が必要となる。
【０００８】
そこで、本発明は、データバスと接続される情報転送装置を設け、プロセッサから記憶装置にアクセスする場合は、先ず、アドレス情報を情報転送装置に転送し、この情報転送装置に格納する。次に、プロセッサは、転送命令、例えば予め決められたアドレスのリード要求を行う。このアドレスは、情報転送装置が記憶装置への情報転送動作を行うために決められたアドレスである。ここで、プロセッサはリード要求であるため、データバスは空いていることになる。そこで、情報転送装置は、データバスを使用して、格納しておいたアドレス情報を記憶装置に分割して転送する。
【０００９】
このようにして、プロセッサからのアドレス情報が記憶装置に転送されることになる。従って、アドレス情報が記憶装置のバス幅以上のビット数であった場合でも、プロセッサが複数回の転送命令を出すこともなく、バスの調停も必要としないため、短時間で情報転送を行うことができる。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態を図面を用いて詳細に説明する。
〈構成〉
図１は本発明の記憶装置アクセスシステムの具体例を示す構成図である。
図のシステムは、プロセッサ１、記憶装置２、情報転送装置３、アドレスバス４、データバス５、制御線６、７からなる。
【００１１】
プロセッサ１は、各部の制御を司るもので、アドレスバス４、データバス５および制御線６と接続されている。記憶装置２は、アドレスバス４とは接続されておらず、データバス５と制御線６のみ接続されている記憶装置であり、データバス５を介してアドレス情報やコマンド、データを受け取るよう構成されている記憶装置である。
【００１２】
情報転送装置３は、データバス５を介して自律的に記憶装置２にアドレス情報等の情報を転送する装置であり、情報格納部３１、情報転送部３２、終了通知部３３から構成されている。情報格納部３１は、プロセッサ１から送られた記憶装置２へのアドレス情報といった情報を格納する格納部であり、情報転送部３２は、プロセッサ１から予め決められた特定アドレスのリード要求があった場合、これを受けて、情報格納部３１に格納した情報をデータバス５を介して記憶装置２に転送する機能を有している。即ち、本具体例では、情報転送装置３から記憶装置２への情報転送を行う場合、プロセッサ１から情報転送装置３に対してある特定アドレスでリード要求を行うことによって、これを起動するように構成している。また、終了通知部３３は、記憶装置２への情報転送が正常に終了した場合は、プロセッサ１に対して正常終了通知を送出する機能を有している。尚、情報転送装置３の内部の具体的な構成については後述する。
【００１３】
アドレスバス４、データバス５および制御線６は、通常のシステムバスである。また、制御線７は、情報転送装置３から記憶装置２への制御信号を送るための制御線である。
【００１４】
図２は、情報転送装置３の内部構成のブロック図である。
デコーダ３０１は、アドレスバス４および制御線６を介して、プロセッサ１からのラッチ指示のアドレスに対するライトと、転送開始指示アドレスに対するリードとをデコードし、ラッチ回路３０２とタイミング作成回路３０３に制御信号を送出する回路である。ラッチ回路３０２は、デコーダ３０１からラッチ信号が送出された場合に、データバス５の内容をラッチし、ラッチした内容を転送制御回路３０４に送出する回路である。
【００１５】
タイミング作成回路３０３は、デコーダ３０１からの転送開始信号を受けると、タイミングを取り始めて転送制御回路３０４に転送タイミングを、また、制御信号作成回路３０５に制御信号の変化タイミングを供給する機能を有している。転送制御回路３０４は、タイミング作成回路３０３の指示に従い、ラッチ回路３０２からのデータを予め定められたバス幅に分割して、予め決められた回数データバス５に送出し、その後、タイミング作成回路３０３からの信号によって、正常転送終了のデータをデータバス５に送出する機能を有している。また、制御信号作成回路３０５は、タイミング作成回路３０３の指示に従い、記憶装置２に対するライトパルス、セレクト信号等、必要な信号を転送回数分送出し、その後、タイミング作成回路３０３からの信号によって、プロセッサ１に対して転送アクノリッジ信号を送出する機能を有している。
【００１６】
次に、本具体例の動作を説明する。
〈動作〉
ここで、動作例として、プロセッサ１は３２ビットのマイクロプロセッサを使用し、記憶装置２として８ビット幅のデータバスを持ち、チップイネーブル（ＣＥ）、ライトイネーブル（ＷＥ）アドレスラッチイネーブル（ＡＬＥ）等の制御線７を有し、データバス５を介して２１ビットのアドレス情報を３回に分けて受け取るＥＥＰＲＯＭを４個並列に使用するシステムを説明する。即ち、このシステムは、記憶装置２として、一つ１６Ｍビット（２Ｍビット×８ビット）のＥＥＰＲＯＭを４個用いて３２ビットのバス幅を生成しており、その各々のアドレス情報として２１ビット（＝２Ｍビットのアドレス空間の情報）を送るといった場合である。
【００１７】
図３は、この場合のプロセッサ１と情報転送装置３と記憶装置２との情報転送のシーケンスチャートである。
図４は、この場合のアドレスバス４、データバス５の使用状況の説明図である。
【００１８】
プロセッサ１が記憶装置２に対してアクセスを行う場合、先ず、プロセッサ１は情報転送装置３に対して転送情報ライトを行う｛図３の（１）｝。この時、アドレスバス４上は、図４に示すように、プロセッサ１が出力した予め定められたラッチ指示を示すアドレス（特定アドレス）となっている。また、データバス５上は、プロセッサ１が出力した転送情報（ＥＥＰＲＯＭに対するアドレス情報２１ビット）が３２ビット幅で出力されている。
【００１９】
情報転送装置３では、デコーダ３０１が制御線６上の転送開始を示す信号によりデコードを開始し、アドレスバス４上のラッチ指示アドレスと、制御線６上のライト信号により、ラッチ回路３０２に対してラッチ信号を送出する。これにより、ラッチ回路３０２は、デコーダ３０１からのラッチ信号に従って、データバス５上の転送情報をラッチする。そして、転送情報をラッチした後、制御信号作成回路３０５は転送アクノリッジをプロセッサ１に対して返送する。
【００２０】
その後、プロセッサ１は、情報転送装置３に対して転送起動リードを行う｛図３（２）｝。この時、図４に示すように、アドレスバス４上は、プロセッサ１が出力した予め定められた転送開始を示すアドレスとなっている。一方、データバス５上は、プロセッサ１がリード動作を行っているため、空いている状態である。
【００２１】
情報転送装置３では、デコーダ３０１が制御線６上の転送開始を示す信号によりデコードを開始し、アドレスバス４上の転送開始指示アドレスと制御線６上のリード信号により、タイミング作成回路３０３に対してタイミング作成開始信号を送出する。タイミング作成回路３０３は、このタイミング作成開始信号を受けてタイミング動作を開始し、所定のタイミングで転送制御回路３０４および制御信号作成回路３０５にタイミング信号を送出する。転送制御回路３０４は、タイミング作成回路３０３からのタイミング信号に同期して、ラッチ回路３０２にラッチされているデータを下位ビットから８ビットずつ区切って、データバス５の３２ビット幅に並列に４個並べて３回送出する｛図３（３）〜（５）｝。
【００２２】
従って、データバス５上には、図４に示すように、情報転送１〜３において、ラッチしたデータのＤ_００〜_０７、Ｄ_０８〜_１５、Ｄ_１６〜_２０が出力される。例えば、情報転送１の時には、ラッチしたデータのＤ_００〜_０７を、３２ビットのデータバスのＤ_２４〜_３１、Ｄ_１６〜_２３、Ｄ_０８〜_１５、Ｄ_００〜_０７に４個並列に同じデータを送出する。これにより、それぞれのＥＥＰＲＯＭに対して、２１ビットのアドレス情報がシリアルデータとして送出される。その後、転送終了通知で、前もって定められた正常終了データ（例えば、本具体例では０００００００１Ｈ）を送出する｛図３（６）｝。
【００２３】
また、制御信号作成回路３０５は、タイミング作成回路３０３からのタイミング信号に従って、転送制御回路３０４が転送を開始するのに先立ち、制御線７を介し、記憶装置２に対してＣＥ、ＡＬＥをアサートする。そして、転送制御回路３０４がデータを送出するのに同期して、制御線７を介し、記憶装置２に対してＷＥをアサートする。その後、制御信号作成回路３０５は、図４に示すように、転送制御回路３０４がプロセッサ１に正常終了データを送出するのに同期して、制御線６を介して転送アクノリッジをプロセッサ１に対して送出する。
【００２４】
プロセッサ１は、情報転送装置３からの転送アクノリッジを受信することにより、データバス５上の正常終了データをリードし、これによって転送起動リードを終了する。その後、プロセッサ１は、制御線６を介して記憶装置２へのアクセスを行う｛図３（７）｝。
【００２５】
〈効果〉
以上のように、上記具体例の記憶装置アクセスシステムによれば、バス調停の機能を設けることなく、短時間で、データバス５に接続されている記憶装置２に情報を転送するシステムを構成することができる。
【００２６】
《利用形態の説明》
上記具体例では、記憶装置２に転送する情報としてアドレス情報を説明したが、これに限定されるものではなく、他の情報であってもよい。また、記憶装置２はアドレスバスに接続されていない構成の例を説明したが、特にこの構成に限定されるものではなく、アドレスバスへの接続の有無にかかわらず本発明は適用可能である。更に、記憶装置２の構成においても、上記具体例の構成（２Ｍビット×８ビットを４個）以外の構成であっても同様に適用することができる。
【図面の簡単な説明】
【図１】本発明の記憶装置アクセスシステムの具体例の説明図である。
【図２】本発明の記憶装置アクセスシステムにおける情報転送装置のブロック図である。
【図３】本発明の記憶装置アクセスシステムにおける情報転送のシーケンスチャートである。
【図４】本発明の記憶装置アクセスシステムにおけるバスの使用状況の説明図である。
【符号の説明】
１プロセッサ
２記憶装置
３情報転送装置
４アドレスバス
５データバス
３１情報格納部
３２情報転送部

Claims

プロセッサにデータバスを介して接続され、該プロセッサの出力する所定ビット数のアドレス情報を受信する記憶装置を備え、該記憶装置の受信可能なアドレスビット数が前記アドレス情報のそれより小さい記憶装置アクセスシステムであって、
前記データバスに接続される情報転送装置を有し、
前記プロセッサは前記情報転送装置に対し書込命令を出力すると供にアドレスバスを介して前記アドレス情報を出力し、その後前記情報転送装置に対し決められたアドレスのリード命令を出力し、
前記情報転送装置は、前記書込命令を受けると前記プロセッサの出力した前記アドレス情報を前記アドレスバスを介して取り込み、格納する情報格納部と、前記リード命令を受けると前記記憶装置に対して取込制御を行い、前記情報格納部のアドレス情報を前記記憶装置の受信可能なアドレスビット数に分けて順次前記データバスへ出力する情報転送部と、
を含むことを特徴とする記憶装置アクセスシステム。