JP3146864B2 - 単方向ループ型伝送回路 - Google Patents
単方向ループ型伝送回路Info
- Publication number
- JP3146864B2 JP3146864B2 JP16466794A JP16466794A JP3146864B2 JP 3146864 B2 JP3146864 B2 JP 3146864B2 JP 16466794 A JP16466794 A JP 16466794A JP 16466794 A JP16466794 A JP 16466794A JP 3146864 B2 JP3146864 B2 JP 3146864B2
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- JP
- Japan
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- communication data
- fifo memory
- data
- processor
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Description
【０００１】
【産業上の利用分野】本発明は、一般産業用の分散制御
システム等に使用される単方向ループ型伝送回路に関す
る。
システム等に使用される単方向ループ型伝送回路に関す
る。
【０００２】
【従来の技術】入出力される通信データをＦＩＦＯ（ｆ
ｉｒｓｔ−ｉｎ ｆｉｒｓｔ−ｏｕｔ）メモリに一時貯
留して、プロセッサによりデータのリード・ライトタイ
ミングを調整する従来の単方向ループ型伝送回路には、
連続して入力される通信データの境界を管理するため
に、通信データのビット幅の一部を制御ビット（または
制御コード）に割り付けておき、常時、この制御ビット
を監視する方式のものがある。また、他の方式として伝
送路上に専用の制御線を敷設するとともに、専用ハード
ウェアによるデータ数カウンタを設置し、ＦＩＦＯメモ
リ内の通信データの境界を記憶して管理するものもあ
る。
ｉｒｓｔ−ｉｎ ｆｉｒｓｔ−ｏｕｔ）メモリに一時貯
留して、プロセッサによりデータのリード・ライトタイ
ミングを調整する従来の単方向ループ型伝送回路には、
連続して入力される通信データの境界を管理するため
に、通信データのビット幅の一部を制御ビット（または
制御コード）に割り付けておき、常時、この制御ビット
を監視する方式のものがある。また、他の方式として伝
送路上に専用の制御線を敷設するとともに、専用ハード
ウェアによるデータ数カウンタを設置し、ＦＩＦＯメモ
リ内の通信データの境界を記憶して管理するものもあ
る。
【０００３】
【発明が解決しようとする課題】しかしながら、前者の
場合は、通信データの受信と送信の際のプロセッサによ
るＦＩＦＯメモリの監視処理が複雑なため、受信と送信
をそれぞれ別のタイミングで処理しなければならない。
また、後者の場合は、回路の構成が複雑であり、しかも
プロセッサに対してハードウェア線によるポーリング制
御が必要であるため、プロセッサの受信処理にタイミン
グ的な制限が生じて、データを同時に送受信する等の複
合処理を行うことが困難であった。そのため、自局宛で
あるとともに他局宛の通信データを受信したときに他局
宛の通信データを一部書き換えてから送信する必要があ
る場合は、プロセッサがその通信データをいったん取り
込み、次の処理サイクルで書き換えてから送信するとい
う手順がとられ、伝送速度の低下を招くという問題があ
った。本発明は上記問題点を解決するためになされたも
ので、その目的とするところは、自局宛であるとともに
他局宛の通信データを受信し、他局宛の通信データを一
部書き換えてから送信する必要がある場合に、受信と送
信を同時に処理することができる単方向ループ型伝送回
路を提供することにある。
場合は、通信データの受信と送信の際のプロセッサによ
るＦＩＦＯメモリの監視処理が複雑なため、受信と送信
をそれぞれ別のタイミングで処理しなければならない。
また、後者の場合は、回路の構成が複雑であり、しかも
プロセッサに対してハードウェア線によるポーリング制
御が必要であるため、プロセッサの受信処理にタイミン
グ的な制限が生じて、データを同時に送受信する等の複
合処理を行うことが困難であった。そのため、自局宛で
あるとともに他局宛の通信データを受信したときに他局
宛の通信データを一部書き換えてから送信する必要があ
る場合は、プロセッサがその通信データをいったん取り
込み、次の処理サイクルで書き換えてから送信するとい
う手順がとられ、伝送速度の低下を招くという問題があ
った。本発明は上記問題点を解決するためになされたも
ので、その目的とするところは、自局宛であるとともに
他局宛の通信データを受信し、他局宛の通信データを一
部書き換えてから送信する必要がある場合に、受信と送
信を同時に処理することができる単方向ループ型伝送回
路を提供することにある。
【０００４】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、伝送路上に設置された局内に、伝送路を
介して入出力される通信データを一時貯留するＦＩＦＯ
メモリと、ＦＩＦＯメモリにバスを介して接続されたプ
ロセッサとを有し、伝送路を介して接続されている他局
に対して通信データの送・受信およびバイパス送信を行
う単方向ループ型伝送回路において、自局発の通信デー
タのヘッド部に通信データのデータ長を付加する手段
と、ＦＩＦＯメモリから出力される空信号に基づきプロ
セッサへ受信割込みの起動信号を出力する受信割込み信
号出力回路と、ＦＩＦＯメモリから出力される空信号に
基づきプロセッサへウェイト制御信号を出力するウェイ
ト制御信号出力回路と、ＦＩＦＯメモリ内の通信データ
のヘッド部をプロセッサにより読み取り、ヘッド部のデ
ータ長に基づきデータ処理のスケジューリングを決定し
て通信データの処理を開始する手段と、ＦＩＦＯメモリ
内の通信データが自他両局宛である場合にＦＩＦＯメモ
リ内の通信データをプロセッサに取り込むのと並行して
書き換えて伝送路へ出力する手段とを備えたことを特徴
とする。
に、本発明は、伝送路上に設置された局内に、伝送路を
介して入出力される通信データを一時貯留するＦＩＦＯ
メモリと、ＦＩＦＯメモリにバスを介して接続されたプ
ロセッサとを有し、伝送路を介して接続されている他局
に対して通信データの送・受信およびバイパス送信を行
う単方向ループ型伝送回路において、自局発の通信デー
タのヘッド部に通信データのデータ長を付加する手段
と、ＦＩＦＯメモリから出力される空信号に基づきプロ
セッサへ受信割込みの起動信号を出力する受信割込み信
号出力回路と、ＦＩＦＯメモリから出力される空信号に
基づきプロセッサへウェイト制御信号を出力するウェイ
ト制御信号出力回路と、ＦＩＦＯメモリ内の通信データ
のヘッド部をプロセッサにより読み取り、ヘッド部のデ
ータ長に基づきデータ処理のスケジューリングを決定し
て通信データの処理を開始する手段と、ＦＩＦＯメモリ
内の通信データが自他両局宛である場合にＦＩＦＯメモ
リ内の通信データをプロセッサに取り込むのと並行して
書き換えて伝送路へ出力する手段とを備えたことを特徴
とする。
【０００５】
【作用】本発明においては、自局発の通信データのヘッ
ド部に、通信データのデータ長が付加され、その通信デ
ータを受信した局では、ＦＩＦＯメモリから出力された
空信号に基づき、受信割込み信号出力回路からプロセッ
サへ受信割込み信号が出力される。同じく、ＦＩＦＯメ
モリから出力された空信号に基づき、ウェイト制御信号
出力回路からプロセッサへウェイト制御信号が出力され
る。それにより、プロセッサの処理速度が通信データの
伝送速度よりも大きい場合でも、プロセッサに通信デー
タが円滑に受信される。次に、受信された通信データの
ヘッド部のデータ長がプロセッサに読み取られてデータ
処理のスケジューリングが決定され、通信データの処理
が開始される。ここで、ＦＩＦＯメモリ内の通信データ
が自他両局宛である場合は、ＦＩＦＯメモリ内の通信デ
ータがプロセッサに取り込まれるのと並行して書き換え
られてから伝送路へ出力される。
ド部に、通信データのデータ長が付加され、その通信デ
ータを受信した局では、ＦＩＦＯメモリから出力された
空信号に基づき、受信割込み信号出力回路からプロセッ
サへ受信割込み信号が出力される。同じく、ＦＩＦＯメ
モリから出力された空信号に基づき、ウェイト制御信号
出力回路からプロセッサへウェイト制御信号が出力され
る。それにより、プロセッサの処理速度が通信データの
伝送速度よりも大きい場合でも、プロセッサに通信デー
タが円滑に受信される。次に、受信された通信データの
ヘッド部のデータ長がプロセッサに読み取られてデータ
処理のスケジューリングが決定され、通信データの処理
が開始される。ここで、ＦＩＦＯメモリ内の通信データ
が自他両局宛である場合は、ＦＩＦＯメモリ内の通信デ
ータがプロセッサに取り込まれるのと並行して書き換え
られてから伝送路へ出力される。
【０００６】
【実施例】以下、図に沿って本発明の実施例を説明す
る。図１は本発明の実施例の構成を示すブロック図であ
る。図において、１は局、２，３は局１に対する他局で
あり、これら局１〜３は光ケーブル等からなる伝送路４
によりループ状に接続されている。この伝送路４は時計
回り方向に通信データが送信される。図では、他局２が
送信した通信データが局１に受信され、局１が送信した
通信データが他局３に受信されることを示している。局
１は、入力バッファ回路５、ＦＩＦＯメモリ６、バス
７、出力バッファ回路８、スイッチ９、インバータ１
０、プロセッサ１１、ＡＮＤ回路１２、タイマ１３によ
り構成されている。なお、これらのスイッチ９およびイ
ンバータ１０により受信割込み信号出力回路が、スイッ
チ９、ＡＮＤ回路１２およびタイマ１３によりウェイト
制御信号出力回路がそれぞれ構成される。
る。図１は本発明の実施例の構成を示すブロック図であ
る。図において、１は局、２，３は局１に対する他局で
あり、これら局１〜３は光ケーブル等からなる伝送路４
によりループ状に接続されている。この伝送路４は時計
回り方向に通信データが送信される。図では、他局２が
送信した通信データが局１に受信され、局１が送信した
通信データが他局３に受信されることを示している。局
１は、入力バッファ回路５、ＦＩＦＯメモリ６、バス
７、出力バッファ回路８、スイッチ９、インバータ１
０、プロセッサ１１、ＡＮＤ回路１２、タイマ１３によ
り構成されている。なお、これらのスイッチ９およびイ
ンバータ１０により受信割込み信号出力回路が、スイッ
チ９、ＡＮＤ回路１２およびタイマ１３によりウェイト
制御信号出力回路がそれぞれ構成される。
【０００７】図２は、局１〜３により生成・発信される
通信データのフォーマットを示し、通信データ３０は三
分されて、伝送データ本体３２の先頭のヘッド部に制御
ヘッドデータ３１が付加され、末尾に診断テールデータ
３３が付加されている。この制御ヘッドデータ３１に
は、通信データ３０のデータ長がプロセッサ１１の読み
取り回数（ワード数）として書き込まれており、この読
み取り回数により通信データ３０の境界が管理される。
通信データのフォーマットを示し、通信データ３０は三
分されて、伝送データ本体３２の先頭のヘッド部に制御
ヘッドデータ３１が付加され、末尾に診断テールデータ
３３が付加されている。この制御ヘッドデータ３１に
は、通信データ３０のデータ長がプロセッサ１１の読み
取り回数（ワード数）として書き込まれており、この読
み取り回数により通信データ３０の境界が管理される。
【０００８】このように構成された通信データ３０が図
１の他局２から発信されて局１に受信されると、先ず、
入力バッファ回路５を介してＦＩＦＯメモリ６に入力さ
れる。すると、ＦＩＦＯメモリ６からそれまで出力され
ていたＦＩＦＯメモリ“空”信号ａが１から０に反転さ
れる。信号ａはスイッチ９、インバータ１０を経て反転
され、受信割込み信号ｅとしてプロセッサ１１の受信割
込み端子に入力される。それにより、プロセッサ１１の
受信割込みが起動し、ＦＩＦＯメモリ６からのデータの
取り込みを開始するとともに、信号ｂを出力してスイッ
チ９を切り換える。すると、信号ａは、ＡＮＤ回路１２
およびタイマ１３へ入力される。
１の他局２から発信されて局１に受信されると、先ず、
入力バッファ回路５を介してＦＩＦＯメモリ６に入力さ
れる。すると、ＦＩＦＯメモリ６からそれまで出力され
ていたＦＩＦＯメモリ“空”信号ａが１から０に反転さ
れる。信号ａはスイッチ９、インバータ１０を経て反転
され、受信割込み信号ｅとしてプロセッサ１１の受信割
込み端子に入力される。それにより、プロセッサ１１の
受信割込みが起動し、ＦＩＦＯメモリ６からのデータの
取り込みを開始するとともに、信号ｂを出力してスイッ
チ９を切り換える。すると、信号ａは、ＡＮＤ回路１２
およびタイマ１３へ入力される。
【０００９】こうして、プロセッサ１１が受信割込みを
開始すると、ＦＩＦＯメモリ６に入力された通信データ
３０の制御ヘッドデータ３１が、バス７を介してプロセ
ッサ１１に読み取られる。制御ヘッドデータ３１の読み
取り回数に基づき、プロセッサ１１は通信データ３０の
読み取りや書換え転送に関するスケジューリングを決定
して、アクセスを開始する。ここで、プロセッサ１１の
処理速度が、ＦＩＦＯメモリ６への通信データ３０の入
力速度よりも大きいと、通信データ３０の入力中であっ
てもＦＩＦＯメモリ６内のデータが一時的になくなり、
信号ａが０から１に反転されることがある。
開始すると、ＦＩＦＯメモリ６に入力された通信データ
３０の制御ヘッドデータ３１が、バス７を介してプロセ
ッサ１１に読み取られる。制御ヘッドデータ３１の読み
取り回数に基づき、プロセッサ１１は通信データ３０の
読み取りや書換え転送に関するスケジューリングを決定
して、アクセスを開始する。ここで、プロセッサ１１の
処理速度が、ＦＩＦＯメモリ６への通信データ３０の入
力速度よりも大きいと、通信データ３０の入力中であっ
てもＦＩＦＯメモリ６内のデータが一時的になくなり、
信号ａが０から１に反転されることがある。
【００１０】その場合は、ＡＮＤ回路１２から出力され
るウェイト制御信号ｃが１となってプロセッサ１１のＷ
ＡＩＴ端子へ入力され、通信データ３０がＦＩＦＯメモ
リ６へ入力されるまでＦＩＦＯメモリアクセスをウェイ
トする。次の通信データがＦＩＦＯメモリ６に入力され
ると、信号ａおよび信号ｃが０になり、ウェイトが解除
されてアクセスが再開される。
るウェイト制御信号ｃが１となってプロセッサ１１のＷ
ＡＩＴ端子へ入力され、通信データ３０がＦＩＦＯメモ
リ６へ入力されるまでＦＩＦＯメモリアクセスをウェイ
トする。次の通信データがＦＩＦＯメモリ６に入力され
ると、信号ａおよび信号ｃが０になり、ウェイトが解除
されてアクセスが再開される。
【００１１】なお、このウェイト中に伝送路４等の故障
により、伝送途中の通信データ３０が途切れてしまう
と、待機時間がタイマ１３の設定時間を越えることにな
る。その結果、タイマ１３からタイムオーバ信号ｄが出
力されてウェイト制御信号ｃが中断されるとともに、タ
イムオーバ信号ｄがプロセッサ１１の異常処理割込み端
子へ入力されて異常処理割込みが開始される。このよう
にして、受信された通信データに途中断等の異常が発生
した場合は、ＦＩＦＯメモリ“空”信号ａに基づくウェ
イト制御により、異常発生を容易に発見することができ
る。
により、伝送途中の通信データ３０が途切れてしまう
と、待機時間がタイマ１３の設定時間を越えることにな
る。その結果、タイマ１３からタイムオーバ信号ｄが出
力されてウェイト制御信号ｃが中断されるとともに、タ
イムオーバ信号ｄがプロセッサ１１の異常処理割込み端
子へ入力されて異常処理割込みが開始される。このよう
にして、受信された通信データに途中断等の異常が発生
した場合は、ＦＩＦＯメモリ“空”信号ａに基づくウェ
イト制御により、異常発生を容易に発見することができ
る。
【００１２】図３は、ＦＩＦＯメモリ６から通信データ
３０が順に読み取られる過程を示した説明図である。Ｆ
ＩＦＯメモリ“空”信号ａが１から０に反転されたタイ
ミングで受信割込みが起動され、最初に通信データのヘ
ッド部が読み取られる。図では最初に受信された通信デ
ータのデータサイズがＮ１であるから、伝送データをＮ
１回アクセスする間、ＷＡＩＴ制御中となる。Ｎ１回の
アクセスが終了すると、次の受信割込みの待機状態とな
る。ここで、さらに次の通信データがＦＩＦＯメモリ６
に入力されてきたら、再び、受信割込みが起動されて通
信データのヘッド部が読み取られ、そのデータサイズＮ
２に基づき、同様にデータのアクセスが開始される。以
後も同様に、通信データの入力に応じて受信割込みの起
動が行われる。
３０が順に読み取られる過程を示した説明図である。Ｆ
ＩＦＯメモリ“空”信号ａが１から０に反転されたタイ
ミングで受信割込みが起動され、最初に通信データのヘ
ッド部が読み取られる。図では最初に受信された通信デ
ータのデータサイズがＮ１であるから、伝送データをＮ
１回アクセスする間、ＷＡＩＴ制御中となる。Ｎ１回の
アクセスが終了すると、次の受信割込みの待機状態とな
る。ここで、さらに次の通信データがＦＩＦＯメモリ６
に入力されてきたら、再び、受信割込みが起動されて通
信データのヘッド部が読み取られ、そのデータサイズＮ
２に基づき、同様にデータのアクセスが開始される。以
後も同様に、通信データの入力に応じて受信割込みの起
動が行われる。
【００１３】このように、実施例では、ＦＩＦＯメモリ
６に通信データ３０が入力されると、最初にヘッド部の
データサイズを読み取り、そのデータサイズに基づきデ
ータ処理のスケジューリングが決定される。それによ
り、通信データ３０の境界の管理を、特別な制御回路を
用いることなく、ソフトウェア上で行うことが可能にな
る。また同時に、ＦＩＦＯメモリ６とプロセッサ１１と
の相互間の動作制御が、ＦＩＦＯメモリ“空”信号ａに
基づく専用回路により行われる。
６に通信データ３０が入力されると、最初にヘッド部の
データサイズを読み取り、そのデータサイズに基づきデ
ータ処理のスケジューリングが決定される。それによ
り、通信データ３０の境界の管理を、特別な制御回路を
用いることなく、ソフトウェア上で行うことが可能にな
る。また同時に、ＦＩＦＯメモリ６とプロセッサ１１と
の相互間の動作制御が、ＦＩＦＯメモリ“空”信号ａに
基づく専用回路により行われる。
【００１４】その結果、プロセッサ１１のＦＩＦＯメモ
リ６に対するプログラム上の制約がなくなり、プロセッ
サ１１は、ＦＩＦＯメモリ６に対して、リアルタイムで
通信データ３０の読取りおよび書換えてからの他局への
転送を行うことが可能になる。なお、実施例では局１に
ついて説明したが、他局２，３についても局１と同様に
構成されている。
リ６に対するプログラム上の制約がなくなり、プロセッ
サ１１は、ＦＩＦＯメモリ６に対して、リアルタイムで
通信データ３０の読取りおよび書換えてからの他局への
転送を行うことが可能になる。なお、実施例では局１に
ついて説明したが、他局２，３についても局１と同様に
構成されている。
【００１５】
【発明の効果】以上述べたように本発明によれば、自局
発の通信データのヘッド部に、通信データのデータ長を
付加しておくとともに、受信割込み信号出力回路および
ウェイト制御信号出力回路によりプロセッサのデータ受
信処理を制御する。それにより、自他両局宛である通信
データが受信された場合に、通信データがプロセッサに
取り込まれるのと並行して送信用の通信データをリアル
タイムで書き換えて伝送路へ出力することが可能にな
る。
発の通信データのヘッド部に、通信データのデータ長を
付加しておくとともに、受信割込み信号出力回路および
ウェイト制御信号出力回路によりプロセッサのデータ受
信処理を制御する。それにより、自他両局宛である通信
データが受信された場合に、通信データがプロセッサに
取り込まれるのと並行して送信用の通信データをリアル
タイムで書き換えて伝送路へ出力することが可能にな
る。
【図１】本発明の実施例の構成を示すブロック図であ
る。
る。
【図２】実施例で送信される通信データのフォーマット
を示す説明図である。
を示す説明図である。
【図３】ＦＩＦＯメモリから通信データが読み取られる
過程を示した説明図である。
過程を示した説明図である。
１ 局 ２，３ 他局 ４ 伝送路 ５ 入力バッファ回路 ６ ＦＩＦＯメモリ ７ バス ８ 出力バッファ回路 ９ スイッチ １０ インバータ １１ プロセッサ １２ ＡＮＤ回路 １３ タイマ ３０ 通信データ ３２ 伝送データ本体 ３１ 制御ヘッドデータ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 12/42
Claims (1)
- 【請求項１】伝送路上に設置された局内に、伝送路を介
して入出力される通信データを一時貯留するＦＩＦＯメ
モリと、ＦＩＦＯメモリにバスを介して接続されたプロ
セッサとを有し、伝送路を介して接続されている他局に
対して通信データの送・受信およびバイパス送信を行う
単方向ループ型伝送回路において、 自局発の通信データのヘッド部に通信データのデータ長
を付加する手段と、 ＦＩＦＯメモリから出力される空信号に基づきプロセッ
サへ受信割込みの起動信号を出力する受信割込み信号出
力回路と、 ＦＩＦＯメモリから出力される空信号に基づきプロセッ
サへウェイト制御信号を出力するウェイト制御信号出力
回路と、 ＦＩＦＯメモリ内の通信データのヘッド部をプロセッサ
により読み取り、ヘッド部のデータ長に基づきデータ処
理のスケジューリングを決定して通信データの処理を開
始する手段と、 ＦＩＦＯメモリ内の通信データが自他両局宛である場合
にＦＩＦＯメモリ内の通信データをプロセッサに取り込
むのと並行して書き換えて伝送路へ出力する手段と、 を備えたことを特徴とする単方向ループ型伝送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16466794A JP3146864B2 (ja) | 1994-06-23 | 1994-06-23 | 単方向ループ型伝送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16466794A JP3146864B2 (ja) | 1994-06-23 | 1994-06-23 | 単方向ループ型伝送回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH088941A JPH088941A (ja) | 1996-01-12 |
| JP3146864B2 true JP3146864B2 (ja) | 2001-03-19 |
Family
ID=15797541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16466794A Expired - Fee Related JP3146864B2 (ja) | 1994-06-23 | 1994-06-23 | 単方向ループ型伝送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3146864B2 (ja) |
-
1994
- 1994-06-23 JP JP16466794A patent/JP3146864B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH088941A (ja) | 1996-01-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001205 |
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