JP3614723B2

JP3614723B2 - フラッシュメモリの製造方法

Info

Publication number: JP3614723B2
Application number: JP22672099A
Authority: JP
Inventors: 優築地
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 1999-08-10
Filing date: 1999-08-10
Publication date: 2005-01-26
Anticipated expiration: 2019-08-10
Also published as: JP2001053173A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ技術におけるフラッシュメモリおよびその製造方法に関する。
【０００２】
【従来の技術】
半導体メモリ技術におけるフラッシュメモリにおいて、フラッシュメモリ内の高低差を低減することが重要な要素の一つとなっている。特にフラッシュメモリでは、一般にメモリセル部の高さが高く、周辺回路部が低いため、メモリセル部と周辺回路部の境界では段差が大きく、その上に形成される金属配線の加工が困難である。すなわち高低差が大きいとリソグラフィー工程において、メモリセル部と周辺回路部のいずれか一方に焦点を合わせると他方の焦点がはずれ、両者を所望のサイズに形成することが困難である。更に金属配線のエッチング工程では段差部にオーバーエッチングを施すと、その間にマスク材料がエッチングされてしまうという問題があり、段差部で配線が切れやすく、フラッシュメモリの信頼性に問題が生じる。
【０００３】
この段差を低減するために、金属配線の下に層間膜としてリンとボロンを含んだ酸化膜（ＢＰＳＧ）を設けた後、ＢＰＳＧを熱処理してリフローすることにより高低差を低減する手法が一般的に使用されている。また他には、シリカをスピン塗布して段差を低減する手法も知られているが、これらの手法によれば、狭い領域の高低差を低減する効果はあるが、広い領域の高低差を低減する事は難しく、メモリ部とセル部の間のグローバルな段差の低減に関し、十分とは言えない。
【０００４】
図９を用いて、具体的に従来の技術の問題点を説明する。半導体基板１の表面には、メモリセル部と、周辺回路部を構成する通常のトランジスタが形成されている。メモリセル部は、半導体基板１表面にセルソース４、セルドレイン５が形成され、セルソース４とセルドレイン５の間の半導体基板１上に下から第１のゲート絶縁膜６、浮遊ゲート７、第２のゲート絶縁膜８、制御ゲート９が形成されている。周辺回路部は半導体基板１表面にソース１０、ドレイン１１が形成され、ソース１０とドレイン１１の間の半導体基板１上に下から第３のゲート絶縁膜１２、ゲート電極１３が形成されている。各々のメモリセル部及び周辺回路部は素子分離膜１４によって電気的に分離されている。装置全面には層間膜１５としてＢＰＳＧが形成され、その表面に金属配線１６が形成されている。ＢＰＳＧは熱処理によりフローされても、メモリセル部と周辺回路部の高低差が大きい場合は十分に平坦化されず、大きな段差が生じる。これにより金属配線のパターニング１６のためのリソグラフィー工程において、メモリセル部と周辺回路部のいずれか一方に焦点を合わせると他方の焦点がはずれ、両者を所望のサイズに形成することが困難である。更に金属配線１６のエッチング工程では段差部においオーバーエッチングを施すと、その間にマスク材料がエッチングされてしまうという問題がある。また段差部で配線が切れやすくその信頼性が問題となる。
【０００５】
そこで、周辺回路部を形成する領域をマスクで覆って、メモリセル部を形成する領域の半導体基板をエッチングして掘り下げ、そこに高さの高いメモリセル部を形成する方法が知られている。
この手法によれば、メモリセル部と周辺回路部との段差はある程度解消されるものの、半導体基板のエッチングにより、マスク及びエッチング装置から出る金属が半導体基板を汚染し、半導体基板上に設けられるゲート絶縁膜の特性劣化あるいは絶縁破壊を引き起こすので、ゲート絶縁膜の信頼性が低くなり、フラッシュメモリの寿命も短くなるという問題が生じる。また、半導体基板のエッチングは、半導体基板に微細な凹凸を形成するので、このような凹凸基板上に設けられるゲート絶縁膜の信頼性は低く、フラッシュメモリの寿命も短くなる傾向にある。
更に半導体基板のエッチングは、そのエッチング量がエッチング時間のみで制御されるため、装置の状態が安定しなければ、エッチング量がばらつき、メモリ領域と周辺領域の高低差を所望の範囲に収めることができないという問題がある。
【０００６】
【発明が解決しようとする課題】
したがって、本発明の目的とするところは、ゲート絶縁膜の信頼性を低下させることなく、回路素子の上端面間の高低差を実質的に無くし、金属配線を容易かつ確実に形成することにより、高い信頼性を有するフラッシュメモリおよびその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明に係るフラッシュメモリの製造方法は、絶縁層を介して半導体基板および上層シリコン層を備えたＳＯＩ基板上に、下から順に第１のゲート絶縁膜および第２のゲート絶縁膜を備えたスタックゲート構造のメモリセル部と周辺回路とを搭載したフラッシュメモリの製造方法において、
前記メモリセル部搭載領域のＳＯＩ基板の上層シリコン層および絶縁層を順次除去して半導体基板を露出する工程と、その後前記半導体基板表面に第１のゲート絶縁膜、浮遊ゲートおよび第２のゲート絶縁膜を順次形成する工程と、その後前記周辺回路搭載領域のＳＯＩ基板の上層シリコン層上に第３のゲート絶縁膜を形成する工程と、その後全面に多結晶シリコン層を積層したのち、パターンニングを行って前記第２のゲート絶縁膜上に制御ゲートを、前記第３のゲート絶縁膜上にゲート電極を形成する工程と、を有し、前記ＳＯＩ基板の前記絶縁層および／または前記上層シリコン層の厚みを調整することにより、前記メモリセル部の制御ゲートの上端面と前記周辺回路部のゲート電極の上端面との高低差が実質的に無くなるようにしたことを特徴とする（請求項１）。
【０００９】
本発明に係るフラッシュメモリの製造方法は、前記上層シリコン層の除去はドライエッチングで行い、前記絶縁層の除去はフッ酸を用いてエッチング行うことを特徴とする（請求項２）。
【００１０】
前記フッ酸はアンモニアを含まないフッ酸或いは界面活性剤を含むバッファードフッ酸であることを特徴とする（請求項３）。
【００１１】
以下、本発明の作用を説明する。
本発明に係るフラッシュメモリおよびその製造方法によれば、一般にシリコンの除去に用いられるドライエッチングの使用で、ＳＯＩ基板の上層シリコン層を除去できる上、絶縁層がエッチングのストッパとなり、ドライエッチング装置から排出される金属は絶縁層上に残るので、半導体基板は金属汚染されない。また、引き続いて、フッ酸等を用いる絶縁膜エッチング法により絶縁層を除去することで、絶縁層とその上の前記金属とを一括して容易に除去でき、露出される半導体基板にも微細な凹凸が形成されにくい。すなわち、露出した半導体基板上に設けられるゲート絶縁膜の信頼性を損なうことがない。よって、露出した半導体基板上に厚みの大きい回路素子を形成させ、上層シリコン層上に厚みの小さい回路素子を形成させた後で、回路素子の上端面間の高低差が実質的に無くなるように、予めＳＯＩ基板の上層シリコン層および／または絶縁層の厚みを調製することにより、前記高低差を制御良く低減し、金属配線の加工を容易かつ確実に行うことができるので、高い信頼性を有するフラッシュメモリおよびその製造方法とすることができる。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図１は、本発明の実施の形態に係るフラッシュメモリの断面図、図２は、本発明の実施の形態に係るフラッシュメモリと従来型のフラッシュメモリとを良品率で比較した図、図３は、半導体基板に設けたゲート絶縁膜の信頼性を比較する図、図４〜図８は、本発明の実施の形態に係るフラッシュメモリの製造方法の工程順断面図、図９は、従来型のフラッシュメモリの断面図を示す。
【００１３】
図１に示すように、本発明の実施形態は、スタックゲート構造を有するメモリセル部とその周辺回路部からなるフラッシュメモリに対して本発明を適用したものである。
ＳＯＩ基板は下から半導体基板１、絶縁層２、上層シリコン層３からなっており、上層シリコン層３および絶縁層２を除去することで露出させた半導体基板上１にはメモリセル部が、上層シリコン層３上には周辺回路部が形成されている。すなわち、前記露出させた半導体基板１上には、メモリセル部として、セルソース４およびセルドレイン５が形成され、セルソース４とセルドレイン５との間の半導体基板１上に、下から第１のゲート絶縁膜６、浮遊ゲート７、第２のゲート絶縁膜８および制御ゲート９が形成されている。
一方、上層シリコン層３上には、周辺回路部として、ソース１０、ドレイン１１が形成され、ソース１０とドレイン１１の間の上層シリコン層３上に、下から第３のゲート絶縁膜１２、ゲート電極１３が形成されている。各々のメモリセル部及び周辺回路部は素子分離膜１４によって電気的に分離されている。
【００１４】
このような構成は、メモリセル部の上端面と周辺回路部の上端面の高低差、すなわち制御ゲート９の上端面とゲート電極１３の上端面の高低差が無いため、層間膜１５の表面が極めて平坦に形成され、その表面に金属配線１６を容易かつ確実に形成することが容易になる。図２は、図１の構成の本発明の実施形態に係るフラッシュメモリと、図９の構成の従来型のフラッシュメモリとを、配線不良に起因して低下する良品率で比較した図であるが、本発明に係るフラッシュメモリの良品率が増加したことから、配線不良が大幅に減少し、金属配線の歩留りが向上したことが分かる。
【００１５】
図３は、本発明の実施形態に係るフラッシュメモリのゲート絶縁膜（実施例）の信頼性と、従来型のフラッシュメモリのゲート絶縁膜（比較例）の信頼性とを比較した図である。すなわち、実施例では、ＳＯＩ基板の上層シリコン層をドライエッチングにより除去し、引き続き、絶縁層を絶縁膜エッチングにより除去することで半導体基板を露出させ、その半導体基板上にゲート絶縁膜を形成させている。一方、比較例では、通常の半導体基板をドライエッチングし、その上にゲート絶縁膜を形成させている。信頼性の評価としてはＴＤＤＢ（ＴｉｍｅＤｅｐｅｎｄｅｎｔ
ＤｉｅｌｅｃｔｒｉｃＢｒｅａｔ−ｄｏｗｎ）試験を行った。
実施例のゲート絶縁膜試料１００個および比較例のゲート絶縁膜試料１００個に１０ｍＡ／ｃｍ^２の電流ストレスを印加して、ある電荷量がゲート絶縁膜を通過するまでに絶縁破壊を起こす試料の累積故障率を、図３に示すように対数正規分布用紙にプロットした。比較例を用いた場合は、電荷量が小さな時点で絶縁破壊が現れ、更に全体的に少ない電荷量で絶縁破壊を起こし、ゲート絶縁膜の信頼性が低下している。これに対し本発明を用いた場合は、少ない電荷量での破壊が無く、プロットが大きな電荷量で一本の直線を示していることから、本発明のフラッシュメモリ技術を用いて形成したゲート絶縁膜の信頼性が格段に向上していることがわかる。
【００１６】
よって、本発明のフラッシュメモリ技術の使用により、絶縁層がドライエッチングのストッパとなり、ドライエッチング装置から排出される金属は絶縁層上に残るので、半導体基板は金属汚染されず、また、引き続く酸化膜エッチング法により、絶縁層とその上の前記金属とが一括して除去され、かつ露出される半導体基板にも微細な凹凸が形成されなかったものと考えられる。
【００１７】
次に、本発明の実施形態に係るフラッシュメモリの製造方法について詳細に説明する。
図１に示す構造は、図４〜図８に示す工程を経て製造される。ＳＯＩ基板としては、例えば張り合わせ法またはＳＩＭＯＸ法により製造されたものを用いる。図４に示すようにＳＯＩ基板上の周辺トランジスタを形成する領域Ｂをリソブラフィ技術を用いてマスク１７で覆い、露出している領域の上層シリコン層３を機知のドライエッチング技術により除去する。このとき絶縁層２はドライエッチングのストッパとなる。
【００１８】
続いて図５に示すように、マスク１７を除去した後、例えばフッ酸を用いてメモリセル部を作る領域Ａの絶縁層２を除去する。このときフッ酸のｐＨの変化を抑制するためにアンモニアを含むバッファードフッ酸を用いると、半導体基板の表面の凹凸が増加するので、アンモニアを含まないフッ酸、或いは界面活性剤を含むバッファードフッ酸を用いることが好ましい。
【００１９】
続いて図６に示すように、素子分離膜１４を形成する。更に領域Ａに下から順に第１のゲート絶縁膜６、浮遊ゲート７、第２のゲート絶縁膜８を形成する。
【００２０】
続いて図７に示すように、領域Ｂに第３のゲート絶縁膜１２を形成する。その後、素子全面に多結晶シリコン膜とシリコンとタングステンの共晶膜の積層膜を成長させた後、領域Ａでは制御ゲート９を、領域Ｂではゲート電極１３（トランジスタゲート）をパターニングする。更にゲート電極１３をマスクして自己整合的にソース１０、及びドレイン１１を形成する。
【００２１】
続いて図８に示すように、素子全面にリンとボロンを含むＢＰＳＧ膜１８を成長した後、コンタクト孔１９を開孔し、バリア膜としてチタンと窒化チタンの積層膜を形成し、更に全面にタングステンを成長してこれをエッチバックする事により、コンタクト孔１９内にタングステンを埋め込む。続いて素子全面に金属配線部材としてアルミ２０を成長させる。
その後、金属配線を所望の回路を形成するようにパターニングすることにより、図１の構造を得ることが出来る。
【００２２】
以上、本発明の実施形態に係るフラッシュメモリにおいては、厚みの大きい回路素子がメモリセル部であり、厚みの小さい回路素子が周辺回路部であったが、回路素子間に厚みの差があれば、回路素子の種類によらず本発明を用いることができる。
【００２３】
よって、回路素子の上端面間の高低差を実質的に無くすために、ＳＯＩ基板の絶縁層および／またはシリコン層の厚みを調整することが必要である。そのため、本発明に用いるＳＯＩ基板としては、厚みの大きい回路素子と厚みの小さい回路素子との厚みの差に応じた絶縁層および／またはシリコン層の厚みを有するＳＯＩ基板を選択するのが好ましい。このようなＳＯＩ基板は、適当なものがあれば市販のもので良く、絶縁層および／またはシリコン層の厚みを所望にするために、張り合わせ法またはＳＩＭＯＸ法などの既知の手法を用いてＳＯＩ基板を製造しても良い。
【００２４】
【発明の効果】
本発明に係るフラッシュメモリおよびその製造方法によれば、絶縁層がエッチングのストッパとなり、ドライエッチング装置から排出される金属は絶縁層上に残るので、半導体基板は金属汚染されない。また、引き続く酸化膜エッチング法により、絶縁層とその上の前記金属とが一括して除去され、かつ露出される半導体基板にも微細な凹凸が形成されにくい。すなわち、露出した半導体基板上に設けられるゲート絶縁膜の信頼性を損なうことがない。よって、露出した半導体基板上に厚みの大きい回路素子を形成させ、上層シリコン層上に厚みの小さい回路素子を形成させた後で、回路素子の上端面間の高低差が実質的に無くなるように、ＳＯＩ基板の上層シリコン層および／または絶縁層の厚みを調製することにより、前記高低差を制御良く低減し、金属配線の加工を容易かつ確実に行うことができるので、高い信頼性を有するフラッシュメモリおよびその製造方法を提供できた。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るフラッシュメモリの断面図である。
【図２】本発明の実施の形態に係るフラッシュメモリと従来型のフラッシュメモリとを良品率で比較した図である。
【図３】本発明の実施形態に係るフラッシュメモリのゲート絶縁膜の信頼性と、従来型のフラッシュメモリのゲート絶縁膜の信頼性とを比較した図である。
【図４】本発明の実施形態に係るフラッシュメモリの製造工程図である。
【図５】本発明の実施形態に係るフラッシュメモリの製造工程図である。
【図６】本発明の実施形態に係るフラッシュメモリの製造工程図である。
【図７】本発明の実施形態に係るフラッシュメモリの製造工程図である。
【図８】本発明の実施形態に係るフラッシュメモリの製造工程図である。
【図９】従来型のフラッシュメモリの断面図を示す。
【符号の説明】
１半導体基板
２絶縁層
３上層シリコン層
４セルソース
５セルドレイン
６第１のゲート絶縁膜
７浮遊ゲート
８第２のゲート絶縁膜
９制御ゲート
１０ソース
１１ドレイン
１２第３のゲート絶縁膜
１３ゲート電極
１４素子分離膜
１５層間膜
１６金属配線
１７マスク
１８ＢＰＳＧ膜
１９コンタクト孔
２０アルミ

Claims

絶縁層を介して半導体基板および上層シリコン層を備えたＳＯＩ基板上に、下から順に第１のゲート絶縁膜および第２のゲート絶縁膜を備えたスタックゲート構造のメモリセル部と周辺回路とを搭載したフラッシュメモリの製造方法において、
前記メモリセル部搭載領域のＳＯＩ基板の上層シリコン層および絶縁層を順次除去して半導体基板を露出する工程と、
その後前記半導体基板表面に第１のゲート絶縁膜、浮遊ゲートおよび第２のゲート絶縁膜を順次形成する工程と、
その後前記周辺回路搭載領域のＳＯＩ基板の上層シリコン層上に第３のゲート絶縁膜を形成する工程と、
その後全面に多結晶シリコン層を積層したのち、パターンニングを行って前記第２のゲート絶縁膜上に制御ゲートを、前記第３のゲート絶縁膜上にゲート電極を形成する工程と、を有し、
前記ＳＯＩ基板の前記絶縁層および／または前記上層シリコン層の厚みを調整することにより、前記メモリセル部の制御ゲートの上端面と前記周辺回路部のゲート電極の上端面との高低差が実質的に無くなるようにしたことを特徴とするフラッシュメモリの製造方法。
前記上層シリコン層の除去はドライエッチングで行い、前記絶縁層の除去はフッ酸を用いてエッチング行うことを特徴とする請求項１に記載のフラッシュメモリの製造方法。
前記フッ酸はアンモニアを含まないフッ酸或いは界面活性剤を含むバッファードフッ酸であることを特徴とする請求項２に記載のフラッシュメモリの製造方法。