JP3613036B2 - 半導体検査装置および半導体検査方法 - Google Patents
半導体検査装置および半導体検査方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体検査装置および半導体検査方法に関するものである。
【０００２】
【従来の技術】
半導体装置の検査は次の３種類に大別できる。
【０００３】
１つは、半導体装置の直流特性を検査する「ＤＣ検査」で、入力端子の負荷特性、出力端子の駆動能力、消費電力などがそれにあたる。
【０００４】
１つは、半導体装置の伝達特性を検査する「タイミング検査」で、最小クロックパルス幅、入出力の伝搬遅延時間、出力信号の立ち上がり時間と立ち下がり時間などがそれにあたる。また、「タイミング検査」は「ＡＣ検査」とも呼ばれるものである。
【０００５】
１つは、半導体装置に規定の動作条件を与えたとき、半導体装置の機能が期待通りに働くか否かを検査する「機能検査」である。
【０００６】
上記した３種類の検査において、いずれの検査でも良品と判定された半導体装置が最終的な良品となる。
【０００７】
半導体検査装置は、上記した３種類の検査を行うものであり、一般的に、「ＤＣ検査」を行うためのＤＣ検査回路、「タイミング検査」を行うためのタイミング検査回路、および「機能検査」を行うための機能検査回路をそれぞれ備えている。
【０００８】
上記した各回路による検査時間については、ＤＣ検査回路およびタイミング検査回路の場合、１回の検査に数ｍｓから数十ｍｓの時間を必要とする。
【０００９】
一方、機能検査回路は１回の検査を数十ｎｓから数百ｎｓで実行できる。すなわち、機能検査回路は、ＤＣ検査回路やタイミング検査回路に比べて、１００倍から１０００倍程度高速な検査を行うことができる。
【００１０】
このため、近年、「タイミング検査」に要する検査時間を短縮することを目的として、「タイミング検査」をタイミング検査回路を用いずに、機能検査回路を用いて検査することが一般的になっている。
【００１１】
以下に、従来の半導体検査装置による、「機能検査」および「タイミング検査」について説明する。
【００１２】
図２１は従来の半導体検査装置の構成を示す図である。
図２１に示すように、従来の半導体検査装置５００は、制御用コンピュータ５０１、パターン発生器５０２、複数の検査回路群５０３Ａ〜５０３Ｃ、出力判定器５０８および基準クロック発生器５０９から構成されている。
【００１３】
各検査回路５０３Ａ〜５０３Ｃは、それぞれ、タイミング発生器５０４Ａ〜５０４Ｃ、入力信号発生器５０５Ａ〜５０５Ｃ、出力信号検出器５０６Ａ〜５０６Ｃおよび切り換えスイッチ５０７Ａ〜５０７Ｃから構成されている。
【００１４】
また、２００は被検査対象となる半導体装置である。
各検査回路５０３Ａ〜５０３Ｃは、それぞれ、半導体装置２００に対する入力信号を出力するか、半導体装置２００からの出力信号を入力するか、いずれかの動作を行うものである。
【００１５】
各検査回路５０３Ａ〜５０３Ｃは、切り換えスイッチ５０７Ａ〜５０７Ｃが入力信号発生器５０５Ａ〜５０５Ｃ側に接続された場合は、半導体装置２００に対する入力信号を出力し、切り換えスイッチ５０７Ａ〜５０７Ｃが出力信号検出器５０６Ａ〜５０６Ｃ側に接続された場合は、半導体装置２００からの出力信号を入力する。
【００１６】
ここで、被検査対象となる半導体装置２００についての具体的な回路図の一例を図２２に示す。
【００１７】
図２２に示すように、この回路は、第１のインバータ６００および第２のインバータ６０１からなるものであり、入力信号Ａを第１のインバータ６００に入力し、第１のインバータ６００の出力信号Ｂを第２のインバータ６０１に入力し、第２のインバータ６０１が出力信号Ｃを出力するものである。
【００１８】
次に、図２１に示した従来の半導体検査装置５００を用いて、図２２に示したような回路構成の半導体装置２００を検査する際の動作について説明する。
【００１９】
なお、図２２に示したような半導体装置２００を検査する場合、検査回路５０３Ａは、半導体装置２００に対する出力信号Ａを出力し、検査回路５０３Ｂ，５０３Ｃは、それぞれ、半導体装置２００からの出力信号Ｂ，Ｃを入力するように、切り換えスイッチ５０７Ａ〜５０７Ｃが接続される。
【００２０】
なお、図２１においては、以下に説明する動作に関係しない部分の構成図および配線については点線で示している。
【００２１】
まず、「機能検査」を行う際の動作について説明する。
「機能検査」は、半導体装置２００に対して、入力信号を与えて動作させ、半導体装置２００からの各出力信号が、各出力期待値と一致しているかどうかを、繰り返し検査するものである。
【００２２】
入力信号値および出力期待値は、検査を実行する前に、前もって検査パターンとして、パターン発生器５０２（図２１参照）に設定しておく。
【００２３】
ここで、パターン発生器５０２（図２１参照）に設定される検査パターンについて、図を用いて説明する。
【００２４】
図２３は、検査パターンを示す図であり、縦方向は、時間の単位であるピリオド、横軸に示すＡ〜Ｃは、各ピリオド毎に、各検査回路５０３Ａ〜５０３Ｃに与えられる信号を示す。
【００２５】
ここで、入力信号値は、”１”または”０”で表され、この場合、検査回路１０３Ａは入力信号発生回路となることを示す。
【００２６】
また、出力期待値は、”Ｈ”または”Ｌ”で表され、この場合、検査回路５０３Ｂ，５０３Ｃはそれぞれ、出力信号判定回路となることを示す。
【００２７】
タイミング時間Ｔ１については後述する。
次に、入力信号の発生タイミングおよび出力信号の検出タイミングについて、図を用いて説明する。
【００２８】
図２４は、各検査回路５０３Ａ〜５０３Ｃ毎の、タイミング発生の規定時間を示す図である。タイミング発生の規定時間の情報は、制御用コンピュータ５０１（図２１参照）に記憶されているものである。
【００２９】
検査回路５０３Ａは基準時間から規定時間ａ経過後に入力信号値を発生し、検査回路５０３Ｂ，５０３Ｃは、基準時間から、それぞれ、規定時間ｂ，ｃ経過後に、出力信号を検出するように設定されている。
【００３０】
ここで、基準時間とは、各ピリオドの開始時間を示すものである。
なお、図２４に示すタイミング時間Ｔ１は、先に説明した図２３の第１〜第６の全てのピリオドにおいて適用されることを示す。
【００３１】
ここで、図２１に基づいて具体的な動作を説明する。
制御用コンピュータ５０１は、基準クロック発生器５０９からの基準クロックに基づいて、各基準時間毎にパターン発生器５０２に対して、各ピリオドの入力信号値および出力期待値を出力するよう指示する。
【００３２】
この時、入力信号値は検査回路５０３Ａ〜５０３Ｃに出力され、出力期待値は出力判定器５０８に出力される。
【００３３】
第１ピリオドの場合、パターン発生器５０２は、制御用コンピュータ５０１の指示にしたがって、検査回路５０３Ａに対して入力信号値”１”を出力し、出力判定器５０８に対して検査回路５０３Ｂの出力期待値”Ｌ”および検査回路５０３Ｃの出力期待値”Ｈ”を出力する。
【００３４】
なお、検査回路５０３Ａに出力された入力信号値”１”は入力信号発生器５０５Ａに保持される。
【００３５】
また、これと同時に、制御用コンピュータ５０１は、図２４に示した規定時間を、それぞれ、対応する各検査回路５０３Ａ〜５０３Ｃのタイミング発生器５０４Ａ〜５０４Ｃに対して出力する。
【００３６】
タイミング発生器５０４Ａは、基準クロック発生器５０９からの基準クロックに基づいて、基準時間から時間ａ経過後、入力信号発生器５０５Ａに対して、タイミング信号を出力する。入力信号発生器５０５Ａは、パターン発生器５０２により与えられていた入力信号値”１”を、入力信号Ａとして半導体装置２００に出力する。
【００３７】
半導体装置２００に入力信号Ａが入力されると、半導体装置２００は、それぞれ、出力信号Ｂ，Ｃを出力する。
【００３８】
タイミング発生器５０４Ｂ，５０４Ｃは、基準クロック発生器５０９からの基準クロックに基づいて、基準時間から時間ｂおよびｃ経過後、出力信号検出器５０６Ｂ，５０６Ｃに対して、それぞれ、タイミング信号を出力する。出力信号検出器５０６Ｂ，５０６Ｃは、出力信号ＢおよびＣ信号が”Ｈ”または”Ｌ”のいずれであるかを検出し、それぞれ、出力判定器５０８に出力する。
【００３９】
出力判定器５０８は、出力信号検出器５０６Ｂの出力と出力期待値”Ｌ”、出力信号検出器５０６Ｃの出力と出力期待値”Ｈ”が、それぞれ一致しているかどうかを判定する。
【００４０】
出力判定器５０８は、両方が共に一致している場合は、制御用コンピュータ５０１に対して、「機能検査」がＯＫであるとの結果を出力し、いずれか一方でもが一致しない場合は、「機能検査」がＮＧであるとの結果を出力する。
【００４１】
制御用コンピュータ５０１は、結果がＯＫの場合は、第１ピリオドについては「機能検査」がＯＫであると判断し、第２ピリオド以降の検査を順次、継続する。
【００４２】
最終的に、第６ピリオドまで検査を行い、いずれのピリオドにおいてもＮＧの結果がでなければ、最終的に「機能検査」がＰＡＳＳとなる。
【００４３】
以下に、「機能検査」がＰＡＳＳとなる例について図２５に示す。
全てのピリオドにおいて、基準時間から時間ａ経過後に、入力信号Ａが変化し、基準時間から時間ｂおよびｃ経過後に出力信号Ｂ、Ｃがそれぞれ出力期待値と一致している。
【００４４】
また、結果がＮＧの場合は、「機能検査」はＦＡＩＬとなり、検査はその時点で終了する。
【００４５】
図２６は「機能検査」がＦＡＩＬとなる例を示す図であり、第１ピリオド、第３ピリオド、第４ピリオドで、「機能検査」がＮＧとなっていることを示している。
【００４６】
図２６においては、ＰＡＳＳの例と対比するために、第１〜第６ピリオドまで、全てを示しているが、実際は、第１ピリオドでの判定結果がＮＧとなった場合は、以降のピリオドについては検査は行われない。
【００４７】
次に、従来の「タイミング検査」を行う際の動作について説明する。
「機能検査」が、各出力信号についてそれぞれ判定していたのに対し、「タイミング検査」は、各出力信号間の相関関係を判定するものである。
【００４８】
図２７は図２５の第１ピリオドを拡大したものであって、出力信号ＢとＣの関係が、「タイミング検査」でＰＡＳＳとなる例を示す図である。
【００４９】
出力信号Ｂに対する出力信号Ｃの遅延時間ｔ１が、規定遅延時間ｔ２よりも小さくなっている。
【００５０】
また、図２８は図２５の第１ピリオドを拡大したものであって、「タイミング検査」がＦＡＩＬとなる例を示す図である。
【００５１】
出力信号Ｂに対する出力信号Ｃの遅延時間ｔ１が、規定遅延時間ｔ２よりも大きくなっている。
【００５２】
つまり、「機能検査」をＰＡＳＳしたものであっても、「タイミング検査」がＦＡＩＬとなるものがあることを示している。
【００５３】
出力信号Ｂに対する出力信号Ｃの遅延時間ｔ１を求める手順について次に説明する。
【００５４】
図２９は出力信号Ｂに対する出力信号Ｃの遅延時間ｔ１を示す図である。
出力信号Ｂと出力信号Ｃの関係をみる場合は、まず、基準時間から出力信号Ｂが変化するまでの時間を変化点探索により調べ、次に、基準時間から出力信号Ｃが変化する間での時間を変化点探索により調べ、最後に、減算により遅延時間ｔ１を求めていた。
【００５５】
変化点探索の具体的な手順については以下に説明する。
図３０は出力信号Ｂの変化点探索を示す図である。
【００５６】
図３０に示すように、入力信号Ａの変化に対して出力信号Ｂがどの時点で変化しているかを調べるために、入力信号Ａの変化時点よりも後の時点の判定位置から繰り返し、判定を行う。図３０は、このような判定を１０回繰り返し、１０回目で出力信号Ｂが”Ｈ”から期待値”Ｌ”に変化していることを示している。
【００５７】
次に、図３０で示した動作を行うための具体的な手順について説明する。
図３１は出力信号Ｂの変化点探索を行う際の検査パターンを示す図である。
【００５８】
図３１は「機能検査」の手順において説明した図２３の第１ピリオドのみを示したものであり、Ｃについては”Ｘ”としている点が異なっている。ここで、Ｃについて”Ｘ”としている理由は、出力信号Ｂの変化点を調べる場合、出力信号Ｃについては判定を行わないためであり、”Ｘ”は判定しない、という意味を持つものである。
【００５９】
また、図３２は出力信号Ｂの変化点探索を行う際のタイミング発生の規定時間を示す図である。
【００６０】
図３２は「機能検査」の手順において説明した図２４に相当するものであり、”ｂ”の値を図３０において示した判定位置毎に、大きくしていくものである。
【００６１】
図３１に示す検査パターンと図３２に示すタイミング発生の規定時間により、繰り返し判定を行うことにより、出力信号Ｂの変化点の探索を行う。
【００６２】
同様に、図３３は出力信号Ｃの変化点探索を行う際の検査パターンを示す図、図３４は出力信号Ｃの変化点探索を行う際のタイミング発生の規定時間を示す図である。
【００６３】
上記した手順でそれぞれ、出力信号Ｂ及び出力信号Ｃの変化点探索を行い、最後に、制御用コンピュータ５０１が、それぞれの結果を基に演算を行い、遅延時間ｔ１が求まり、規定遅延時間ｔ２内かどうかが判定される。
【００６４】
図３５は従来の半導体検査装置５００による総検査時間を示す図である。
図３５では、出力信号Ｂ及び出力信号Ｃの変化点探索にそれぞれ、１０回の判定を必要とした例を示しているが、判定回数が多くなれば、その分、「タイミング検査」に要する時間は長くなり、総検査時間は長くなる。
【００６５】
【発明が解決しようとする課題】
しかしながら、従来の半導体検査装置には、以下のような問題があった。
【００６６】
まず、従来の半導体検査装置では、「タイミング検査」は「機能検査」と比較して、判定ポイントをずらして繰り返し判定を行うため、非常に長い検査時間を要する、といった問題があった。
【００６７】
さらに、「タイミング検査」は「機能検査」と比較して非常に長い検査時間を要するため、「機能検査」が全てのピリオドについて検査を行うのに対し、現実的には全てのピリオドについての検査は行えない、といった問題があった。
【００６８】
上記した課題に鑑み、本発明は、半導体検査装置および半導体検査方法として、長い時間を要することなく、「タイミング検査」を実現することを課題とする。
【００６９】
【課題を解決するための手段】
上記の課題を解決するために、本発明が講じた解決手段は、信号検出器により検出された信号とパターン発生器により与えられる期待値とを比較する論理比較器を、各検査回路毎にそれぞれ設けるものである。
【００７０】
本発明によると、１ピリオド区間に、複数の出力端子毎の出力信号に対して、それぞれ１回、期待値との比較が可能となる。
【００７１】
これにより、「タイミング検査」において、異なる出力信号の各変化点探索を同時に並行して行うことができ、「タイミング検査」に要する時間を短縮できる。
【００７２】
そして、他の発明では、カウンタを各検査回路毎にそれぞれ設け、論理比較器にカウント機能を付加するものとする。
【００７３】
カウント機能付き論理比較器により、１ピリオド区間に、複数の出力端子毎の各出力信号に対して、それぞれ複数回、期待値との比較が可能となる。
【００７４】
これにより、「タイミング検査」において、異なる出力信号の各変化点探索を同時に並行して行うことができ、かつ、各出力信号の変化点探索は１回の検査パターン入力で行うことができ、「タイミング検査」に要する時間を短縮できる。
【００７５】
そして、他の発明は、参照出力器および参照入力器を各検査回路毎に、それぞれ設けるものである。
【００７６】
参照出力器および参照入力器により、ある検査回路において変化点探索をした場合、その変化点の位置を他の検査回路に伝えるため、他の検査回路はその位置を基準に「タイミング検査」を行う。
【００７７】
これにより、「タイミング検査」において、変化点探索を１回行えば、その情報を元に、他の変化点の変化タイミングの適否を判定できるので、「タイミング検査」に要する時間を短縮できる。
【００７８】
そして、他の発明は、「機能検査」の判定タイミングを「タイミング検査」の判定位置に合わせるものである。
【００７９】
したがって、「機能検査」と「タイミング検査」を同時並列的に行うこととなる。
【００８０】
これにより、「機能検査」および「タイミング検査」の両方に対してＰＡＳＳしているかどうかのみを判定する場合は、１回の検査パターン入力で判定が可能となる。
【００８１】
そして、「機能検査」の判定タイミングを「タイミング検査」の判定位置に合わせ、かつ、繰り返し判定を行うものである。
【００８２】
他の発明によると、「機能検査」と「タイミング検査」を同時並行的に行うこととなり、かつ、「機能検査」および「タイミング検査」のそれぞれに対してＰＡＳＳしているかどうかの判定を、１回の検査パターン入力で判定が可能となる。
【００８３】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００８４】
（第１の実施形態）
図１は本発明の第１の実施形態にかかる半導体検査装置の構成を示す図である。
【００８５】
図２１で示した従来の半導体検査装置との違いは出力判定器５０８（図２１参照）の機能に相当する機能を有する論理比較器１０７Ａ〜１０７Ｃを各検査回路１０３Ａ〜１０３Ｃ毎に備えている点である。
【００８６】
図１において、１０１は、半導体検査装置全体の制御を司る制御用コンピュータ、１０２は、制御用コンピュータ１０１からの指示に基づいて、検査パターンを発生するパターン発生器である。
【００８７】
１０３Ａ〜１０３Ｃは、制御用コンピュータ１０１およびパターン発生器１０２からの指示に基づいて、半導体装置２００に対する入力信号を発生させる入力信号発生回路か、半導体装置２００からの出力信号に対して判定を行う出力信号判定回路か、いずれかの回路として動作する検査回路である。
【００８８】
検査回路１０３Ａ〜１０３Ｃは、それぞれ、タイミング発生器１０４Ａ〜１０４Ｃ、入力信号発生器１０５Ａ〜１０５Ｃ、出力信号検出器１０６Ａ〜１０６Ｃ、論理比較器１０７Ａ〜１０７Ｃ、切り換えスイッチ１０８Ａ〜１０８Ｃにより構成されている。
【００８９】
後述する、「機能検査」および「タイミング検査」の手順では、検査回路１０３Ａは入力信号発生回路、検査回路１０３Ｂおよび１０３Ｃは出力信号判定回路として使用する例で説明を行うため、図１では、動作に関係しない部分については点線で示している。
【００９０】
また、１０９は、制御用コンピュータ１０１および検査回路１０３Ａ〜１０３Ｃに対して基準クロックを供給する基準クロック発生器である。
【００９１】
図１に示す半導体検査装置について、具体的な動作を説明する。
まず、「機能検査」を行う場合について説明する。
【００９２】
「機能検査」を行う場合、従来の半導体検査装置を用いた検査と、本実施形態にかかる半導体検査装置を用いた検査とでは、回路構成の違いによる動作の違いはあるが、検査内容および検査に要する時間は同じである。
【００９３】
また、本実施形態において「機能検査」を行う場合、検査パターンについては従来の技術で説明した図２３で示したものと同じものを使用する。また、タイミング発生の規定時間についても同様に、図２４で示したものを使用する。
【００９４】
ここで、従来の半導体検査装置で「機能検査」を行う場合、出力判定器５０８（図２１参照）は、１ピリオド毎に、各検査回路の各出力信号検出器５０６Ｂ，５０６Ｃ（図２１参照）で検出された信号と、パターン発生器５０２（図２１参照）により与えられた各検査回路毎の各検査パターンとが、それぞれ一致しているかどうかを判定し、全て一致しているか否かで、「機能検査」がＯＫまたはＮＧと判定し、その判定結果を制御用コンピュータ５０１（図２１参照）に伝えていた。
【００９５】
制御用コンピュータ５０１（図２１参照）は、その判定結果にしたがって、さらに検査を継続するか、検査を終了するかを決めていた。
【００９６】
本実施形態においては、各検査回路１０３Ａ〜１０３Ｃ毎に、論理比較器１０７Ａ〜１０７Ｃが設けられており、各論理比較器１０７Ａ〜１０７Ｃは、１ピリオド毎に各出力信号検出器１０６Ａ〜１０６Ｃで検出された信号と、パターン発生器１０２により与えられた各検査回路１０３Ａ〜１０３Ｃ毎の各検査パターンとが、それぞれ一致しているかどうかを判定し、その判定結果をそれぞれ、制御用コンピュータ１０１に出力する。
【００９７】
つまり、制御用コンピュータ１０１は、各論理比較器１０７Ａ〜１０７Ｃにより出力された結果が全て一致しているか否かで、「機能検査」がＯＫまたはＮＧと判断すると共に、ＯＫの場合は検査を継続し、ＮＧの場合は検査を終了する、という制御を行う。
【００９８】
制御用コンピュータ１０１は、従来と比べた場合、各論理判定器１０７により出力された結果により、ＯＫまたはＮＧの判定を行う、という動作が増えているが、これは制御用コンピュータ１０１の性能上、問題にはならない。
【００９９】
最終的に、全てのピリオドにおいて結果がＯＫであれば、「機能検査」がＰＡＳＳとなる。
【０１００】
次に、「タイミング検査」を行う場合について説明する。
図２は出力信号Ｂおよび出力信号Ｃの変化点探索を示す図である。
【０１０１】
図２に示すように、本実施形態では、出力信号Ｂおよび出力信号Ｃがどの時点で変化しているかを調べるために、入力信号Ａの変化点よりも後の時点の判定位置から、繰り返し出力信号Ｂについて判定を行い、かつ、出力信号Ｂの変化点よりも後の時点の判定位置から、繰り返し出力信号Ｂについて判定を行う。
【０１０２】
図２は、このような判定をそれぞれ、判定位置をずらしながら、出力信号および出力信号Ｃについて、それぞれ１０回繰り返し、１０回目で出力信号Ｂおよび出力信号Ｃが期待値に変化していることを示している。
【０１０３】
次に、図２で示した動作を行うための具体的な手順について説明する。
図３は出力信号Ｂおよび出力信号Ｃの変化点探索を行う際の検査パターンを示す図である。
【０１０４】
図３は「機能検査」の手順において説明した図２３の第１ピリオドのみを示したものと同じものである。
【０１０５】
また、図４は出力信号Ｂおよび出力信号Ｃの変化点探索を行う際のタイミング発生の規定時間を示す図である。
【０１０６】
図４は「機能検査」の手順において説明した図２４に相当するものであり、”ｂ”および”ｃ”の値を図２において示した判定位置毎に、大きくしていくものである。
【０１０７】
図３に示す検査パターンと図４に示すタイミング発生の規定時間により、繰り返し判定を行うことにより、出力信号Ｂおよび出力信号Ｃの変化点の探索を並行して行う。
【０１０８】
上記した手順で、出力信号Ｂ及び出力信号Ｃの変化点探索を行い、最後に、制御用コンピュータ１０１が、それぞれの結果をもとに演算を行い、遅延時間が求まり、規定遅延時間内かどうかが判定される。
【０１０９】
図５は第１の実施形態にかかる総検査時間を示す図である。
図５では、出力信号Ｂ及び出力信号Ｃの変化点探索にそれぞれ、１０回の判定を必要とした例を示しているが、各変化点探索を並行して行うことにより、従来の場合と比べて、「タイミング検査」に要する時間が短くなっている。
【０１１０】
（第２の実施形態）
図６は本発明の第２の実施形態にかかる半導体検査装置の構成を示す図である。図１において示した第１の実施形態にかかる半導体検査装置の構成と異なる点は、検査回路１０３２Ａ〜１０３２Ｃがそれぞれ、カウンタ１１１Ａ〜１１１Ｃを備えている点、論理比較器１０７Ａ〜１０７Ｃ（図１参照）に代えて、カウント機能付き論理比較器１１０Ａ〜１１０Ｃを備えている点である。
【０１１１】
後述する、「機能検査」および「タイミング検査」の手順では、検査回路１０３２Ａは入力信号発生回路、検査回路１０３２Ｂおよび１０３２Ｃは出力信号判定回路として使用する例で説明を行うため、図６では、動作に関係しない部分については点線で示している。
【０１１２】
図６に示す半導体検査装置について、具体的な動作を説明する。
まず、「機能検査」を行う場合について説明する。
【０１１３】
「機能検査」を行う場合、第１の実施形態にかかる半導体検査装置を用いた検査と、本実施形態にかかる半導体検査装置を用いた検査とでは、回路構成の違いによる動作の違いはあるが、検査内容および検査に要する時間は同じであるので、そのポイントのみ説明する。
【０１１４】
また、本実施形態においては、検査パターンについては従来の技術および第１の実施形態で説明した図２３で示したものと同じものを使用する。また、タイミング発生の規定時間については、次に説明する図７で示すものを使用する。
【０１１５】
図７はタイミング発生の規定時間を示す図である。第１の実施形態で説明した図２４との違いは、スタートａ１、ステップ単位ａ２、ステップ数ａ３等が設定される点である。ここで、ａ１は判定開始位置、ａ２は判定位置をずらす際のずらし幅、ａ３は判定を行う回数である。
【０１１６】
これらは、後述する「タイミング検査」の際に重要となるものであり、１ピリオドの間に複数の判定位置で出力信号の判定を行うためのものである。
【０１１７】
ただし、「機能検査」を行う際は、スタートａ、ステップ数１と設定され、１ピリオドに１回の判定を行うものであり、実質的に第１の実施形態で説明したものと同じ動作になる。
【０１１８】
次に、「タイミング検査」を行う際の動作について説明する。
図８は出力信号Ｂおよび出力信号Ｃの変化点探索を示す図である。
【０１１９】
図８に示すように、本実施形態では、出力信号Ｂおよび入力信号Ｃがどの時点で変化しているかを調べるために、入力信号Ａの変化時点よりも後の時点の判定位置で繰り返し出力信号Ｂについて１ピリオドの期間に連続的に判定を行い、かつ、出力信号Ｂの変化時点よりも後の時点の判定位置で繰り返し出力信号Ｂについて１ピリオドの期間に連続的に判定を行う。
【０１２０】
次に、図８で示した動作を行うための具体的な手順について説明する。
図７に示したタイミング発生の規定時間において、ステップ単位ｂ２、ステップ数ｂ３の値等を設定し、カウンタ１１１Ｂおよび１１１Ｃ（図６参照）が１ピリオドに複数回、タイミング発生器１０４Ｂおよび１０４Ｃにタイミング信号を発生させるものである。
【０１２１】
図９は本実施形態にかかる変化点探索を行う際の検査パターンを示す図であり、マルチ出力ＭＬ、ＭＨは、カウント機能付き論理比較器１１０Ｂおよび１１０Ｃ（図６参照）で１ピリオドの期間に複数回の判定を行うものであることを示す。
【０１２２】
図７に示すタイミング発生の規定時間と図９に示す検査パターンとにより、繰り返し判定を行うことにより、出力信号Ｂおよび出力信号Ｃの変化点の探索を１ピリオド期間内に並行して行う。
【０１２３】
図１０は第２の実施形態にかかる総検査時間を示す図である。
図１０は、１ピリオドの期間に複数回変化点検索を行い、出力信号Ｂおよび出力信号Ｃの変化点探索を１ピリオドの期間で完了することを示している。
【０１２４】
これにより、第１の実施形態に比べて、さらに「タイミング検査」に要する時間が短くなっている。
【０１２５】
なお、図１０の点線部で示した部分は、本実施形態では説明していないが、第２ピリオド以降、第６ピリオドまで「タイミング検査」を行った場合に要する検査時間を示す。
【０１２６】
（第３の実施形態）
図１１は本発明の第３の実施形態にかかる半導体検査装置の構成を示す図である。
【０１２７】
図６において示した第２の実施形態にかかる半導体検査装置１００２の構成と異なる点は、検査回路１０３３Ａ〜１０３３Ｃがそれぞれ、参照出力器１１２Ａ〜１１２Ｃおよび参照入力器１１３Ａ〜１１３Ｃを備えている点である。
【０１２８】
後述する、「機能検査」および「タイミング検査」の手順では、検査回路１０３３Ａは入力信号発生回路、検査回路１０３３Ｂおよび１０３３Ｃは出力信号判定回路として使用する例で説明を行うため、図１１では、動作に関係しない部分については点線で示すか、省略している。
【０１２９】
図１１に示す半導体検査装置について、具体的な動作を説明する。
まず、「機能検査」を行う場合について説明する。
【０１３０】
「機能検査」を行う場合、第２の実施形態にかかる半導体検査装置を用いた検査と、本実施形態にかかる半導体検査装置を用いた検査とでは、回路構成の違いによる動作の違いはあるが、検査内容および検査に要する時間は同じであるので、そのポイントのみ説明する。
【０１３１】
また、本実施形態においては、検査パターンについては従来の技術、第１および第２の実施形態で説明した図２３で示したものと同じものを使用する。
【０１３２】
また、タイミング発生の規定時間についても、第２の実施形態で説明した図７に記載したものと同じものを使用する。
【０１３３】
「機能検査」を行う際は、参照出力器１１２Ａ〜１１２Ｃおよび参照入力器１１３Ａ〜１１３Ｃは、動作させないため、実質的に第２の実施形態で説明したものと同じ動作になる。
【０１３４】
次に、「タイミング検査」を行う場合について説明する。
図１２は出力信号Ｂの変化点探索および出力信号Ｃの遅延時間判定を示す図である。
【０１３５】
図１２に示すように、本実施形態では、出力信号Ｂがどの時点で変化しているかを調べるために、入力信号Ａの変化時点よりも後の時点の判定位置から繰り返し出力信号Ｂについて１ピリオドの期間に連続的に判定を行い、出力信号Ｂの変化点が探索できた時点で、あらかじめ定められた規定遅延時間後に、出力信号Ｃの判定を行うものである。
【０１３６】
次に、図１２で示した動作を行うための具体的な手順について説明する。
図１３は本実施形態にかかる変化点探索を行う際の検査パターンを示す図であり、ＭＬ、ＭＨは複数回の判定を行うものであることを示し、Ｐ、Ｎは出力参照で判定を行うものであることを示す。
【０１３７】
図１４は、本発明の第３の実施形態にかかるタイミング発生の規定時間を示す図であり、出力信号Ｂの変化点探索を複数回行うことを示している。
【０１３８】
図１１を用いて説明すると、複数回の判定により探索された出力信号Ｂの変化点はカウント機能付き論理比較器１１０Ｂから参照出力器１１２Ｂに伝えられ、さらに、検査回路１０３３Ｃの参照入力器１１３Ｃおよびカウンタ１１１Ｃに伝えられ、タイミング発生器１０４Ｃが、規定遅延時間後にタイミング信号を出力する。
【０１３９】
図１５は第３の実施形態にかかる総検査時間を示す図である。
図１５は、１ピリオドの期間に複数回変化点検索を行い、出力信号Ｂの変化点探索を１ピリオドの期間の途中で完了し、その結果を基に、変化点探索時から規定遅延時間後に、出力信号Ｃの判定を行うことを示している。
【０１４０】
これにより、第１の実施形態に比べて、演算時間が不要になる分、さらに「タイミング検査」に要する時間が短くなっている。
【０１４１】
なお、図１５の点線部で示した部分は、本実施形態では説明していないが、第２ピリオド以降、第６ピリオドまで「タイミング検査」を行った場合に要する検査時間を示す。
【０１４２】
（第４の実施形態）
第４の実施形態にかかる半導体検査方法および次に説明する第５の実施形態にかかる半導体検査方法は、いずれも第３の実施形態で説明した図１１に示した半導体検査装置を用いて検査を行うものである。
【０１４３】
また、第３の実施形態との違いは、第３の実施形態で説明したものは、「機能検査」と「タイミング検査」を別々に行うものであるのに対し、第４および第５の実施形態にかかる半導体検査方法は、「機能検査」および「タイミング検査」を同時並行的に行うものである。
【０１４４】
具体的には、第３の実施形態においてタイミング検査の判定位置としていた位置を機能検査の判定位置とすることにより実現している。
【０１４５】
特に、第４の実施の形態にかかる半導体検査方法は、被検査対象となる半導体装置が、「機能検査」および「タイミング検査」の両方についてＰＡＳＳしているか、否かについてのみ検査をする場合に有効である。つまり、検査結果がＦＡＩＬとなる場合は、ＦＡＩＬの原因が「機能検査」によるものか、「タイミング検査」によるものかまでについては特定する必要がない場合に有効である。
【０１４６】
以下に、第４の実施の形態にかかる半導体検査方法について、具体的に説明する。
【０１４７】
図１６は本実施形態にかかる検査パターンを示す図である。
また、本実施形態では、規定遅延時間は第３の実施形態で説明した図１４で示したものと同じものを使う。
【０１４８】
図１７は、図１６に示した検査パターンおよび図１４で示したタイミング発生の規定時間を用いて検査を行った場合の検査の具体例を示している。
【０１４９】
（ａ）良品の例の場合、出力信号ＣがすべてＯＫとなっている。
（ｂ）機能不良品の場合、出力信号ＣでＮＧが発生している。
【０１５０】
また、（ｃ）タイミング不良品の場合、出力信号ＣでＮＧが発生している。
先に説明したように、本実施形態にかかる検査方法では、（ｂ）機能不良品と（ｃ）タイミング不良品の区別までは行わないものである。
【０１５１】
次に説明する第５の実施形態にかかる検査方法では、これらの区別も行う。
（第５の実施形態）
第５の実施形態にかかる半導体検査方法は、「機能検査」および「タイミング検査」を同時並行的に行うものであり、かつ、検査結果がＦＡＩＬとなる場合は、その原因が、「機能検査」によるものか、「タイミング検査」によるものかを特定するものである。
【０１５２】
具体的には、第４の実施形態においてタイミング検査および機能検査の判定位置としていた位置（図１７に示す出力信号Ｃの判定位置）より後の位置についても判定を行うことにより実現している。
【０１５３】
以下に、第５の実施の形態にかかる半導体検査方法について、具体的に説明する。
【０１５４】
図１８は本実施形態にかかる検査パターンを示す図である。
また、本実施形態では、規定遅延時間は図１９に示すものを使う。
【０１５５】
図１９は、本実施形態にかかるタイミング発生の規定時間を示す図であり、出力信号Ｂおよび出力信号Ｃに対して、それぞれ複数回の判定を行うことを示す。
【０１５６】
図２０は、図１８に示した検査パターンおよび図２０で示した規定遅延時間を用いて検査を行った場合の具体例を示している。
【０１５７】
（ａ）良品の例の場合、および（ｂ）機能不良品の場合は第４の実施形態に記載したものと性能上の差異はないが、（ｃ）タイミング不良品の場合、複数回の判定を行っているため、機能的にはＯＫであることが確認できる。
【０１５８】
つまり、本実施形態によれば、同じ不良品であっても、その不良が機能不良であるか、タイミング不良であるかの判別が可能となる。
【０１５９】
【発明の効果】
以上、説明したように本発明によれば、従来「機能検査」と比較して非常に長い検査時間を要していた「タイミング検査」の検査時間を短縮できる、という効果を奏するものである。
【０１６０】
さらにまた、本発明によれば、「機能検査」と「タイミング検査」とを同時並行的に行うことが可能となり、半導体装置の検査に要する時間を、大幅に減少させることができる、という効果を奏するものである。
【図面の簡単な説明】
【図１】本発明の第１の実施形態にかかる半導体検査装置の構成を示す図
【図２】本発明の第１の実施形態にかかる変化点探索を示す図
【図３】本発明の第１の実施形態にかかる検査パターンを示す図
【図４】本発明の第１の実施形態にかかるタイミング発生の規定時間を示す図
【図５】本発明の第１の実施形態にかかる半導体検査装置による総検査時間を示す図
【図６】本発明の第２の実施形態にかかる半導体検査装置の構成を示す図
【図７】本発明の第２の実施形態にかかるタイミング発生の規定時間を示す図
【図８】本発明の第２の実施形態にかかる変化点探索を示す図
【図９】本発明の第２の実施形態にかかる検査パターンを示す図
【図１０】本発明の第２の実施形態にかかる総検査時間を示す図
【図１１】本発明の第３の実施形態にかかる半導体検査装置の構成を示す図
【図１２】本発明の第３の実施形態にかかる遅延時間判定を示す図
【図１３】本発明の第３の実施形態にかかる検査パターンを示す図
【図１４】本発明の第３の実施形態にかかるタイミング発生の規定時間を示す図
【図１５】本発明の第３の実施形態にかかる総検査時間を示す図
【図１６】本発明の第４の実施形態にかかる検査パターンを示す図
【図１７】本発明の第４の実施形態にかかる検査の具体例を示す図
【図１８】本発明の第５の実施形態にかかる検査パターンを示す図
【図１９】本発明の第５の実施形態にかかるタイミング発生の規定時間を示す図
【図２０】本発明の第５の実施形態にかかる検査の具体例を示す図
【図２１】従来の半導体検査装置の構成を示す図
【図２２】被検査対象となる半導体装置の回路図の一例を示す図
【図２３】検査パターンを示す図
【図２４】タイミング発生の規定時間を示す図
【図２５】「機能検査」がＰＡＳＳとなる例を示す図
【図２６】「機能検査」がＦＡＩＬとなる例を示す図
【図２７】「タイミング検査」がＰＡＳＳとなる例を示す図
【図２８】「タイミング検査」がＦＡＩＬとなる例を示す図
【図２９】出力信号Ｂに対する出力信号Ｃの遅延時間を示す図
【図３０】出力信号Ｂの変化点探索を示す図
【図３１】出力信号Ｂの変化点探索を行う際の検査パターンを示す図
【図３２】出力信号Ｂの変化点探索を行う際のタイミング発生の規定時間を示す図
【図３３】出力信号Ｃの変化点探索を行う際の検査パターンを示す図
【図３４】出力信号Ｃの変化点探索を行う際のタイミング発生の規定時間を示す図
【図３５】従来の半導体検査装置５００による総検査時間を示す図
【符号の説明】
Ａ 入力信号
Ｂ 出力信号
Ｃ 出力信号
Ｔ１ 時間タイミング
ｔ１ 規定遅延時間
ｔ２ 遅延時間
１００ 半導体検査装置
１０１ 制御用コンピュータ
１０２ パターン発生器
１０３Ａ〜１０３Ｃ 検査回路
１０４Ａ〜１０４Ｃ タイミング発生器
１０５Ａ〜１０５Ｃ 入力信号発生器
１０６Ａ〜１０６Ｃ 出力信号検出器
１０７Ａ〜１０７Ｃ 論理比較器
１０８Ａ〜１０８Ｃ 切り換えスイッチ
１０９ 基準クロック発生器
１１０Ａ〜１１０Ｃ カウント機能付き論理比較器
１１１Ａ〜１１１Ｃ カウンタ
１１２Ａ〜１１２Ｃ 参照出力器
１１３Ａ〜１１３Ｃ 参照入力器
２００ 半導体装置
５００ 半導体検査装置
５０１ 制御用コンピュータ
５０２ パターン発生器
５０３Ａ〜５０３Ｃ 検査回路
５０４Ａ〜５０４Ｃ タイミング発生器
５０５Ａ〜５０５Ｃ 入力信号発生器
５０６Ａ〜５０６Ｃ 出力信号検出器
５０７Ａ〜５０７Ｃ 切り換えスイッチ
５０８ 出力判定器
５０９ 基準クロック発生器
６００ 第１のインバータ
６０１ 第２のインバータ
１００２ 半導体検査装置
１００３ 半導体検査装置
１０３２Ａ〜１０３２Ｃ 検査回路
１０３３Ａ〜１０３３Ｃ 検査回路
【発明の属する技術分野】
本発明は半導体検査装置および半導体検査方法に関するものである。
【０００２】
【従来の技術】
半導体装置の検査は次の３種類に大別できる。
【０００３】
１つは、半導体装置の直流特性を検査する「ＤＣ検査」で、入力端子の負荷特性、出力端子の駆動能力、消費電力などがそれにあたる。
【０００４】
１つは、半導体装置の伝達特性を検査する「タイミング検査」で、最小クロックパルス幅、入出力の伝搬遅延時間、出力信号の立ち上がり時間と立ち下がり時間などがそれにあたる。また、「タイミング検査」は「ＡＣ検査」とも呼ばれるものである。
【０００５】
１つは、半導体装置に規定の動作条件を与えたとき、半導体装置の機能が期待通りに働くか否かを検査する「機能検査」である。
【０００６】
上記した３種類の検査において、いずれの検査でも良品と判定された半導体装置が最終的な良品となる。
【０００７】
半導体検査装置は、上記した３種類の検査を行うものであり、一般的に、「ＤＣ検査」を行うためのＤＣ検査回路、「タイミング検査」を行うためのタイミング検査回路、および「機能検査」を行うための機能検査回路をそれぞれ備えている。
【０００８】
上記した各回路による検査時間については、ＤＣ検査回路およびタイミング検査回路の場合、１回の検査に数ｍｓから数十ｍｓの時間を必要とする。
【０００９】
一方、機能検査回路は１回の検査を数十ｎｓから数百ｎｓで実行できる。すなわち、機能検査回路は、ＤＣ検査回路やタイミング検査回路に比べて、１００倍から１０００倍程度高速な検査を行うことができる。
【００１０】
このため、近年、「タイミング検査」に要する検査時間を短縮することを目的として、「タイミング検査」をタイミング検査回路を用いずに、機能検査回路を用いて検査することが一般的になっている。
【００１１】
以下に、従来の半導体検査装置による、「機能検査」および「タイミング検査」について説明する。
【００１２】
図２１は従来の半導体検査装置の構成を示す図である。
図２１に示すように、従来の半導体検査装置５００は、制御用コンピュータ５０１、パターン発生器５０２、複数の検査回路群５０３Ａ〜５０３Ｃ、出力判定器５０８および基準クロック発生器５０９から構成されている。
【００１３】
各検査回路５０３Ａ〜５０３Ｃは、それぞれ、タイミング発生器５０４Ａ〜５０４Ｃ、入力信号発生器５０５Ａ〜５０５Ｃ、出力信号検出器５０６Ａ〜５０６Ｃおよび切り換えスイッチ５０７Ａ〜５０７Ｃから構成されている。
【００１４】
また、２００は被検査対象となる半導体装置である。
各検査回路５０３Ａ〜５０３Ｃは、それぞれ、半導体装置２００に対する入力信号を出力するか、半導体装置２００からの出力信号を入力するか、いずれかの動作を行うものである。
【００１５】
各検査回路５０３Ａ〜５０３Ｃは、切り換えスイッチ５０７Ａ〜５０７Ｃが入力信号発生器５０５Ａ〜５０５Ｃ側に接続された場合は、半導体装置２００に対する入力信号を出力し、切り換えスイッチ５０７Ａ〜５０７Ｃが出力信号検出器５０６Ａ〜５０６Ｃ側に接続された場合は、半導体装置２００からの出力信号を入力する。
【００１６】
ここで、被検査対象となる半導体装置２００についての具体的な回路図の一例を図２２に示す。
【００１７】
図２２に示すように、この回路は、第１のインバータ６００および第２のインバータ６０１からなるものであり、入力信号Ａを第１のインバータ６００に入力し、第１のインバータ６００の出力信号Ｂを第２のインバータ６０１に入力し、第２のインバータ６０１が出力信号Ｃを出力するものである。
【００１８】
次に、図２１に示した従来の半導体検査装置５００を用いて、図２２に示したような回路構成の半導体装置２００を検査する際の動作について説明する。
【００１９】
なお、図２２に示したような半導体装置２００を検査する場合、検査回路５０３Ａは、半導体装置２００に対する出力信号Ａを出力し、検査回路５０３Ｂ，５０３Ｃは、それぞれ、半導体装置２００からの出力信号Ｂ，Ｃを入力するように、切り換えスイッチ５０７Ａ〜５０７Ｃが接続される。
【００２０】
なお、図２１においては、以下に説明する動作に関係しない部分の構成図および配線については点線で示している。
【００２１】
まず、「機能検査」を行う際の動作について説明する。
「機能検査」は、半導体装置２００に対して、入力信号を与えて動作させ、半導体装置２００からの各出力信号が、各出力期待値と一致しているかどうかを、繰り返し検査するものである。
【００２２】
入力信号値および出力期待値は、検査を実行する前に、前もって検査パターンとして、パターン発生器５０２（図２１参照）に設定しておく。
【００２３】
ここで、パターン発生器５０２（図２１参照）に設定される検査パターンについて、図を用いて説明する。
【００２４】
図２３は、検査パターンを示す図であり、縦方向は、時間の単位であるピリオド、横軸に示すＡ〜Ｃは、各ピリオド毎に、各検査回路５０３Ａ〜５０３Ｃに与えられる信号を示す。
【００２５】
ここで、入力信号値は、”１”または”０”で表され、この場合、検査回路１０３Ａは入力信号発生回路となることを示す。
【００２６】
また、出力期待値は、”Ｈ”または”Ｌ”で表され、この場合、検査回路５０３Ｂ，５０３Ｃはそれぞれ、出力信号判定回路となることを示す。
【００２７】
タイミング時間Ｔ１については後述する。
次に、入力信号の発生タイミングおよび出力信号の検出タイミングについて、図を用いて説明する。
【００２８】
図２４は、各検査回路５０３Ａ〜５０３Ｃ毎の、タイミング発生の規定時間を示す図である。タイミング発生の規定時間の情報は、制御用コンピュータ５０１（図２１参照）に記憶されているものである。
【００２９】
検査回路５０３Ａは基準時間から規定時間ａ経過後に入力信号値を発生し、検査回路５０３Ｂ，５０３Ｃは、基準時間から、それぞれ、規定時間ｂ，ｃ経過後に、出力信号を検出するように設定されている。
【００３０】
ここで、基準時間とは、各ピリオドの開始時間を示すものである。
なお、図２４に示すタイミング時間Ｔ１は、先に説明した図２３の第１〜第６の全てのピリオドにおいて適用されることを示す。
【００３１】
ここで、図２１に基づいて具体的な動作を説明する。
制御用コンピュータ５０１は、基準クロック発生器５０９からの基準クロックに基づいて、各基準時間毎にパターン発生器５０２に対して、各ピリオドの入力信号値および出力期待値を出力するよう指示する。
【００３２】
この時、入力信号値は検査回路５０３Ａ〜５０３Ｃに出力され、出力期待値は出力判定器５０８に出力される。
【００３３】
第１ピリオドの場合、パターン発生器５０２は、制御用コンピュータ５０１の指示にしたがって、検査回路５０３Ａに対して入力信号値”１”を出力し、出力判定器５０８に対して検査回路５０３Ｂの出力期待値”Ｌ”および検査回路５０３Ｃの出力期待値”Ｈ”を出力する。
【００３４】
なお、検査回路５０３Ａに出力された入力信号値”１”は入力信号発生器５０５Ａに保持される。
【００３５】
また、これと同時に、制御用コンピュータ５０１は、図２４に示した規定時間を、それぞれ、対応する各検査回路５０３Ａ〜５０３Ｃのタイミング発生器５０４Ａ〜５０４Ｃに対して出力する。
【００３６】
タイミング発生器５０４Ａは、基準クロック発生器５０９からの基準クロックに基づいて、基準時間から時間ａ経過後、入力信号発生器５０５Ａに対して、タイミング信号を出力する。入力信号発生器５０５Ａは、パターン発生器５０２により与えられていた入力信号値”１”を、入力信号Ａとして半導体装置２００に出力する。
【００３７】
半導体装置２００に入力信号Ａが入力されると、半導体装置２００は、それぞれ、出力信号Ｂ，Ｃを出力する。
【００３８】
タイミング発生器５０４Ｂ，５０４Ｃは、基準クロック発生器５０９からの基準クロックに基づいて、基準時間から時間ｂおよびｃ経過後、出力信号検出器５０６Ｂ，５０６Ｃに対して、それぞれ、タイミング信号を出力する。出力信号検出器５０６Ｂ，５０６Ｃは、出力信号ＢおよびＣ信号が”Ｈ”または”Ｌ”のいずれであるかを検出し、それぞれ、出力判定器５０８に出力する。
【００３９】
出力判定器５０８は、出力信号検出器５０６Ｂの出力と出力期待値”Ｌ”、出力信号検出器５０６Ｃの出力と出力期待値”Ｈ”が、それぞれ一致しているかどうかを判定する。
【００４０】
出力判定器５０８は、両方が共に一致している場合は、制御用コンピュータ５０１に対して、「機能検査」がＯＫであるとの結果を出力し、いずれか一方でもが一致しない場合は、「機能検査」がＮＧであるとの結果を出力する。
【００４１】
制御用コンピュータ５０１は、結果がＯＫの場合は、第１ピリオドについては「機能検査」がＯＫであると判断し、第２ピリオド以降の検査を順次、継続する。
【００４２】
最終的に、第６ピリオドまで検査を行い、いずれのピリオドにおいてもＮＧの結果がでなければ、最終的に「機能検査」がＰＡＳＳとなる。
【００４３】
以下に、「機能検査」がＰＡＳＳとなる例について図２５に示す。
全てのピリオドにおいて、基準時間から時間ａ経過後に、入力信号Ａが変化し、基準時間から時間ｂおよびｃ経過後に出力信号Ｂ、Ｃがそれぞれ出力期待値と一致している。
【００４４】
また、結果がＮＧの場合は、「機能検査」はＦＡＩＬとなり、検査はその時点で終了する。
【００４５】
図２６は「機能検査」がＦＡＩＬとなる例を示す図であり、第１ピリオド、第３ピリオド、第４ピリオドで、「機能検査」がＮＧとなっていることを示している。
【００４６】
図２６においては、ＰＡＳＳの例と対比するために、第１〜第６ピリオドまで、全てを示しているが、実際は、第１ピリオドでの判定結果がＮＧとなった場合は、以降のピリオドについては検査は行われない。
【００４７】
次に、従来の「タイミング検査」を行う際の動作について説明する。
「機能検査」が、各出力信号についてそれぞれ判定していたのに対し、「タイミング検査」は、各出力信号間の相関関係を判定するものである。
【００４８】
図２７は図２５の第１ピリオドを拡大したものであって、出力信号ＢとＣの関係が、「タイミング検査」でＰＡＳＳとなる例を示す図である。
【００４９】
出力信号Ｂに対する出力信号Ｃの遅延時間ｔ１が、規定遅延時間ｔ２よりも小さくなっている。
【００５０】
また、図２８は図２５の第１ピリオドを拡大したものであって、「タイミング検査」がＦＡＩＬとなる例を示す図である。
【００５１】
出力信号Ｂに対する出力信号Ｃの遅延時間ｔ１が、規定遅延時間ｔ２よりも大きくなっている。
【００５２】
つまり、「機能検査」をＰＡＳＳしたものであっても、「タイミング検査」がＦＡＩＬとなるものがあることを示している。
【００５３】
出力信号Ｂに対する出力信号Ｃの遅延時間ｔ１を求める手順について次に説明する。
【００５４】
図２９は出力信号Ｂに対する出力信号Ｃの遅延時間ｔ１を示す図である。
出力信号Ｂと出力信号Ｃの関係をみる場合は、まず、基準時間から出力信号Ｂが変化するまでの時間を変化点探索により調べ、次に、基準時間から出力信号Ｃが変化する間での時間を変化点探索により調べ、最後に、減算により遅延時間ｔ１を求めていた。
【００５５】
変化点探索の具体的な手順については以下に説明する。
図３０は出力信号Ｂの変化点探索を示す図である。
【００５６】
図３０に示すように、入力信号Ａの変化に対して出力信号Ｂがどの時点で変化しているかを調べるために、入力信号Ａの変化時点よりも後の時点の判定位置から繰り返し、判定を行う。図３０は、このような判定を１０回繰り返し、１０回目で出力信号Ｂが”Ｈ”から期待値”Ｌ”に変化していることを示している。
【００５７】
次に、図３０で示した動作を行うための具体的な手順について説明する。
図３１は出力信号Ｂの変化点探索を行う際の検査パターンを示す図である。
【００５８】
図３１は「機能検査」の手順において説明した図２３の第１ピリオドのみを示したものであり、Ｃについては”Ｘ”としている点が異なっている。ここで、Ｃについて”Ｘ”としている理由は、出力信号Ｂの変化点を調べる場合、出力信号Ｃについては判定を行わないためであり、”Ｘ”は判定しない、という意味を持つものである。
【００５９】
また、図３２は出力信号Ｂの変化点探索を行う際のタイミング発生の規定時間を示す図である。
【００６０】
図３２は「機能検査」の手順において説明した図２４に相当するものであり、”ｂ”の値を図３０において示した判定位置毎に、大きくしていくものである。
【００６１】
図３１に示す検査パターンと図３２に示すタイミング発生の規定時間により、繰り返し判定を行うことにより、出力信号Ｂの変化点の探索を行う。
【００６２】
同様に、図３３は出力信号Ｃの変化点探索を行う際の検査パターンを示す図、図３４は出力信号Ｃの変化点探索を行う際のタイミング発生の規定時間を示す図である。
【００６３】
上記した手順でそれぞれ、出力信号Ｂ及び出力信号Ｃの変化点探索を行い、最後に、制御用コンピュータ５０１が、それぞれの結果を基に演算を行い、遅延時間ｔ１が求まり、規定遅延時間ｔ２内かどうかが判定される。
【００６４】
図３５は従来の半導体検査装置５００による総検査時間を示す図である。
図３５では、出力信号Ｂ及び出力信号Ｃの変化点探索にそれぞれ、１０回の判定を必要とした例を示しているが、判定回数が多くなれば、その分、「タイミング検査」に要する時間は長くなり、総検査時間は長くなる。
【００６５】
【発明が解決しようとする課題】
しかしながら、従来の半導体検査装置には、以下のような問題があった。
【００６６】
まず、従来の半導体検査装置では、「タイミング検査」は「機能検査」と比較して、判定ポイントをずらして繰り返し判定を行うため、非常に長い検査時間を要する、といった問題があった。
【００６７】
さらに、「タイミング検査」は「機能検査」と比較して非常に長い検査時間を要するため、「機能検査」が全てのピリオドについて検査を行うのに対し、現実的には全てのピリオドについての検査は行えない、といった問題があった。
【００６８】
上記した課題に鑑み、本発明は、半導体検査装置および半導体検査方法として、長い時間を要することなく、「タイミング検査」を実現することを課題とする。
【００６９】
【課題を解決するための手段】
上記の課題を解決するために、本発明が講じた解決手段は、信号検出器により検出された信号とパターン発生器により与えられる期待値とを比較する論理比較器を、各検査回路毎にそれぞれ設けるものである。
【００７０】
本発明によると、１ピリオド区間に、複数の出力端子毎の出力信号に対して、それぞれ１回、期待値との比較が可能となる。
【００７１】
これにより、「タイミング検査」において、異なる出力信号の各変化点探索を同時に並行して行うことができ、「タイミング検査」に要する時間を短縮できる。
【００７２】
そして、他の発明では、カウンタを各検査回路毎にそれぞれ設け、論理比較器にカウント機能を付加するものとする。
【００７３】
カウント機能付き論理比較器により、１ピリオド区間に、複数の出力端子毎の各出力信号に対して、それぞれ複数回、期待値との比較が可能となる。
【００７４】
これにより、「タイミング検査」において、異なる出力信号の各変化点探索を同時に並行して行うことができ、かつ、各出力信号の変化点探索は１回の検査パターン入力で行うことができ、「タイミング検査」に要する時間を短縮できる。
【００７５】
そして、他の発明は、参照出力器および参照入力器を各検査回路毎に、それぞれ設けるものである。
【００７６】
参照出力器および参照入力器により、ある検査回路において変化点探索をした場合、その変化点の位置を他の検査回路に伝えるため、他の検査回路はその位置を基準に「タイミング検査」を行う。
【００７７】
これにより、「タイミング検査」において、変化点探索を１回行えば、その情報を元に、他の変化点の変化タイミングの適否を判定できるので、「タイミング検査」に要する時間を短縮できる。
【００７８】
そして、他の発明は、「機能検査」の判定タイミングを「タイミング検査」の判定位置に合わせるものである。
【００７９】
したがって、「機能検査」と「タイミング検査」を同時並列的に行うこととなる。
【００８０】
これにより、「機能検査」および「タイミング検査」の両方に対してＰＡＳＳしているかどうかのみを判定する場合は、１回の検査パターン入力で判定が可能となる。
【００８１】
そして、「機能検査」の判定タイミングを「タイミング検査」の判定位置に合わせ、かつ、繰り返し判定を行うものである。
【００８２】
他の発明によると、「機能検査」と「タイミング検査」を同時並行的に行うこととなり、かつ、「機能検査」および「タイミング検査」のそれぞれに対してＰＡＳＳしているかどうかの判定を、１回の検査パターン入力で判定が可能となる。
【００８３】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００８４】
（第１の実施形態）
図１は本発明の第１の実施形態にかかる半導体検査装置の構成を示す図である。
【００８５】
図２１で示した従来の半導体検査装置との違いは出力判定器５０８（図２１参照）の機能に相当する機能を有する論理比較器１０７Ａ〜１０７Ｃを各検査回路１０３Ａ〜１０３Ｃ毎に備えている点である。
【００８６】
図１において、１０１は、半導体検査装置全体の制御を司る制御用コンピュータ、１０２は、制御用コンピュータ１０１からの指示に基づいて、検査パターンを発生するパターン発生器である。
【００８７】
１０３Ａ〜１０３Ｃは、制御用コンピュータ１０１およびパターン発生器１０２からの指示に基づいて、半導体装置２００に対する入力信号を発生させる入力信号発生回路か、半導体装置２００からの出力信号に対して判定を行う出力信号判定回路か、いずれかの回路として動作する検査回路である。
【００８８】
検査回路１０３Ａ〜１０３Ｃは、それぞれ、タイミング発生器１０４Ａ〜１０４Ｃ、入力信号発生器１０５Ａ〜１０５Ｃ、出力信号検出器１０６Ａ〜１０６Ｃ、論理比較器１０７Ａ〜１０７Ｃ、切り換えスイッチ１０８Ａ〜１０８Ｃにより構成されている。
【００８９】
後述する、「機能検査」および「タイミング検査」の手順では、検査回路１０３Ａは入力信号発生回路、検査回路１０３Ｂおよび１０３Ｃは出力信号判定回路として使用する例で説明を行うため、図１では、動作に関係しない部分については点線で示している。
【００９０】
また、１０９は、制御用コンピュータ１０１および検査回路１０３Ａ〜１０３Ｃに対して基準クロックを供給する基準クロック発生器である。
【００９１】
図１に示す半導体検査装置について、具体的な動作を説明する。
まず、「機能検査」を行う場合について説明する。
【００９２】
「機能検査」を行う場合、従来の半導体検査装置を用いた検査と、本実施形態にかかる半導体検査装置を用いた検査とでは、回路構成の違いによる動作の違いはあるが、検査内容および検査に要する時間は同じである。
【００９３】
また、本実施形態において「機能検査」を行う場合、検査パターンについては従来の技術で説明した図２３で示したものと同じものを使用する。また、タイミング発生の規定時間についても同様に、図２４で示したものを使用する。
【００９４】
ここで、従来の半導体検査装置で「機能検査」を行う場合、出力判定器５０８（図２１参照）は、１ピリオド毎に、各検査回路の各出力信号検出器５０６Ｂ，５０６Ｃ（図２１参照）で検出された信号と、パターン発生器５０２（図２１参照）により与えられた各検査回路毎の各検査パターンとが、それぞれ一致しているかどうかを判定し、全て一致しているか否かで、「機能検査」がＯＫまたはＮＧと判定し、その判定結果を制御用コンピュータ５０１（図２１参照）に伝えていた。
【００９５】
制御用コンピュータ５０１（図２１参照）は、その判定結果にしたがって、さらに検査を継続するか、検査を終了するかを決めていた。
【００９６】
本実施形態においては、各検査回路１０３Ａ〜１０３Ｃ毎に、論理比較器１０７Ａ〜１０７Ｃが設けられており、各論理比較器１０７Ａ〜１０７Ｃは、１ピリオド毎に各出力信号検出器１０６Ａ〜１０６Ｃで検出された信号と、パターン発生器１０２により与えられた各検査回路１０３Ａ〜１０３Ｃ毎の各検査パターンとが、それぞれ一致しているかどうかを判定し、その判定結果をそれぞれ、制御用コンピュータ１０１に出力する。
【００９７】
つまり、制御用コンピュータ１０１は、各論理比較器１０７Ａ〜１０７Ｃにより出力された結果が全て一致しているか否かで、「機能検査」がＯＫまたはＮＧと判断すると共に、ＯＫの場合は検査を継続し、ＮＧの場合は検査を終了する、という制御を行う。
【００９８】
制御用コンピュータ１０１は、従来と比べた場合、各論理判定器１０７により出力された結果により、ＯＫまたはＮＧの判定を行う、という動作が増えているが、これは制御用コンピュータ１０１の性能上、問題にはならない。
【００９９】
最終的に、全てのピリオドにおいて結果がＯＫであれば、「機能検査」がＰＡＳＳとなる。
【０１００】
次に、「タイミング検査」を行う場合について説明する。
図２は出力信号Ｂおよび出力信号Ｃの変化点探索を示す図である。
【０１０１】
図２に示すように、本実施形態では、出力信号Ｂおよび出力信号Ｃがどの時点で変化しているかを調べるために、入力信号Ａの変化点よりも後の時点の判定位置から、繰り返し出力信号Ｂについて判定を行い、かつ、出力信号Ｂの変化点よりも後の時点の判定位置から、繰り返し出力信号Ｂについて判定を行う。
【０１０２】
図２は、このような判定をそれぞれ、判定位置をずらしながら、出力信号および出力信号Ｃについて、それぞれ１０回繰り返し、１０回目で出力信号Ｂおよび出力信号Ｃが期待値に変化していることを示している。
【０１０３】
次に、図２で示した動作を行うための具体的な手順について説明する。
図３は出力信号Ｂおよび出力信号Ｃの変化点探索を行う際の検査パターンを示す図である。
【０１０４】
図３は「機能検査」の手順において説明した図２３の第１ピリオドのみを示したものと同じものである。
【０１０５】
また、図４は出力信号Ｂおよび出力信号Ｃの変化点探索を行う際のタイミング発生の規定時間を示す図である。
【０１０６】
図４は「機能検査」の手順において説明した図２４に相当するものであり、”ｂ”および”ｃ”の値を図２において示した判定位置毎に、大きくしていくものである。
【０１０７】
図３に示す検査パターンと図４に示すタイミング発生の規定時間により、繰り返し判定を行うことにより、出力信号Ｂおよび出力信号Ｃの変化点の探索を並行して行う。
【０１０８】
上記した手順で、出力信号Ｂ及び出力信号Ｃの変化点探索を行い、最後に、制御用コンピュータ１０１が、それぞれの結果をもとに演算を行い、遅延時間が求まり、規定遅延時間内かどうかが判定される。
【０１０９】
図５は第１の実施形態にかかる総検査時間を示す図である。
図５では、出力信号Ｂ及び出力信号Ｃの変化点探索にそれぞれ、１０回の判定を必要とした例を示しているが、各変化点探索を並行して行うことにより、従来の場合と比べて、「タイミング検査」に要する時間が短くなっている。
【０１１０】
（第２の実施形態）
図６は本発明の第２の実施形態にかかる半導体検査装置の構成を示す図である。図１において示した第１の実施形態にかかる半導体検査装置の構成と異なる点は、検査回路１０３２Ａ〜１０３２Ｃがそれぞれ、カウンタ１１１Ａ〜１１１Ｃを備えている点、論理比較器１０７Ａ〜１０７Ｃ（図１参照）に代えて、カウント機能付き論理比較器１１０Ａ〜１１０Ｃを備えている点である。
【０１１１】
後述する、「機能検査」および「タイミング検査」の手順では、検査回路１０３２Ａは入力信号発生回路、検査回路１０３２Ｂおよび１０３２Ｃは出力信号判定回路として使用する例で説明を行うため、図６では、動作に関係しない部分については点線で示している。
【０１１２】
図６に示す半導体検査装置について、具体的な動作を説明する。
まず、「機能検査」を行う場合について説明する。
【０１１３】
「機能検査」を行う場合、第１の実施形態にかかる半導体検査装置を用いた検査と、本実施形態にかかる半導体検査装置を用いた検査とでは、回路構成の違いによる動作の違いはあるが、検査内容および検査に要する時間は同じであるので、そのポイントのみ説明する。
【０１１４】
また、本実施形態においては、検査パターンについては従来の技術および第１の実施形態で説明した図２３で示したものと同じものを使用する。また、タイミング発生の規定時間については、次に説明する図７で示すものを使用する。
【０１１５】
図７はタイミング発生の規定時間を示す図である。第１の実施形態で説明した図２４との違いは、スタートａ１、ステップ単位ａ２、ステップ数ａ３等が設定される点である。ここで、ａ１は判定開始位置、ａ２は判定位置をずらす際のずらし幅、ａ３は判定を行う回数である。
【０１１６】
これらは、後述する「タイミング検査」の際に重要となるものであり、１ピリオドの間に複数の判定位置で出力信号の判定を行うためのものである。
【０１１７】
ただし、「機能検査」を行う際は、スタートａ、ステップ数１と設定され、１ピリオドに１回の判定を行うものであり、実質的に第１の実施形態で説明したものと同じ動作になる。
【０１１８】
次に、「タイミング検査」を行う際の動作について説明する。
図８は出力信号Ｂおよび出力信号Ｃの変化点探索を示す図である。
【０１１９】
図８に示すように、本実施形態では、出力信号Ｂおよび入力信号Ｃがどの時点で変化しているかを調べるために、入力信号Ａの変化時点よりも後の時点の判定位置で繰り返し出力信号Ｂについて１ピリオドの期間に連続的に判定を行い、かつ、出力信号Ｂの変化時点よりも後の時点の判定位置で繰り返し出力信号Ｂについて１ピリオドの期間に連続的に判定を行う。
【０１２０】
次に、図８で示した動作を行うための具体的な手順について説明する。
図７に示したタイミング発生の規定時間において、ステップ単位ｂ２、ステップ数ｂ３の値等を設定し、カウンタ１１１Ｂおよび１１１Ｃ（図６参照）が１ピリオドに複数回、タイミング発生器１０４Ｂおよび１０４Ｃにタイミング信号を発生させるものである。
【０１２１】
図９は本実施形態にかかる変化点探索を行う際の検査パターンを示す図であり、マルチ出力ＭＬ、ＭＨは、カウント機能付き論理比較器１１０Ｂおよび１１０Ｃ（図６参照）で１ピリオドの期間に複数回の判定を行うものであることを示す。
【０１２２】
図７に示すタイミング発生の規定時間と図９に示す検査パターンとにより、繰り返し判定を行うことにより、出力信号Ｂおよび出力信号Ｃの変化点の探索を１ピリオド期間内に並行して行う。
【０１２３】
図１０は第２の実施形態にかかる総検査時間を示す図である。
図１０は、１ピリオドの期間に複数回変化点検索を行い、出力信号Ｂおよび出力信号Ｃの変化点探索を１ピリオドの期間で完了することを示している。
【０１２４】
これにより、第１の実施形態に比べて、さらに「タイミング検査」に要する時間が短くなっている。
【０１２５】
なお、図１０の点線部で示した部分は、本実施形態では説明していないが、第２ピリオド以降、第６ピリオドまで「タイミング検査」を行った場合に要する検査時間を示す。
【０１２６】
（第３の実施形態）
図１１は本発明の第３の実施形態にかかる半導体検査装置の構成を示す図である。
【０１２７】
図６において示した第２の実施形態にかかる半導体検査装置１００２の構成と異なる点は、検査回路１０３３Ａ〜１０３３Ｃがそれぞれ、参照出力器１１２Ａ〜１１２Ｃおよび参照入力器１１３Ａ〜１１３Ｃを備えている点である。
【０１２８】
後述する、「機能検査」および「タイミング検査」の手順では、検査回路１０３３Ａは入力信号発生回路、検査回路１０３３Ｂおよび１０３３Ｃは出力信号判定回路として使用する例で説明を行うため、図１１では、動作に関係しない部分については点線で示すか、省略している。
【０１２９】
図１１に示す半導体検査装置について、具体的な動作を説明する。
まず、「機能検査」を行う場合について説明する。
【０１３０】
「機能検査」を行う場合、第２の実施形態にかかる半導体検査装置を用いた検査と、本実施形態にかかる半導体検査装置を用いた検査とでは、回路構成の違いによる動作の違いはあるが、検査内容および検査に要する時間は同じであるので、そのポイントのみ説明する。
【０１３１】
また、本実施形態においては、検査パターンについては従来の技術、第１および第２の実施形態で説明した図２３で示したものと同じものを使用する。
【０１３２】
また、タイミング発生の規定時間についても、第２の実施形態で説明した図７に記載したものと同じものを使用する。
【０１３３】
「機能検査」を行う際は、参照出力器１１２Ａ〜１１２Ｃおよび参照入力器１１３Ａ〜１１３Ｃは、動作させないため、実質的に第２の実施形態で説明したものと同じ動作になる。
【０１３４】
次に、「タイミング検査」を行う場合について説明する。
図１２は出力信号Ｂの変化点探索および出力信号Ｃの遅延時間判定を示す図である。
【０１３５】
図１２に示すように、本実施形態では、出力信号Ｂがどの時点で変化しているかを調べるために、入力信号Ａの変化時点よりも後の時点の判定位置から繰り返し出力信号Ｂについて１ピリオドの期間に連続的に判定を行い、出力信号Ｂの変化点が探索できた時点で、あらかじめ定められた規定遅延時間後に、出力信号Ｃの判定を行うものである。
【０１３６】
次に、図１２で示した動作を行うための具体的な手順について説明する。
図１３は本実施形態にかかる変化点探索を行う際の検査パターンを示す図であり、ＭＬ、ＭＨは複数回の判定を行うものであることを示し、Ｐ、Ｎは出力参照で判定を行うものであることを示す。
【０１３７】
図１４は、本発明の第３の実施形態にかかるタイミング発生の規定時間を示す図であり、出力信号Ｂの変化点探索を複数回行うことを示している。
【０１３８】
図１１を用いて説明すると、複数回の判定により探索された出力信号Ｂの変化点はカウント機能付き論理比較器１１０Ｂから参照出力器１１２Ｂに伝えられ、さらに、検査回路１０３３Ｃの参照入力器１１３Ｃおよびカウンタ１１１Ｃに伝えられ、タイミング発生器１０４Ｃが、規定遅延時間後にタイミング信号を出力する。
【０１３９】
図１５は第３の実施形態にかかる総検査時間を示す図である。
図１５は、１ピリオドの期間に複数回変化点検索を行い、出力信号Ｂの変化点探索を１ピリオドの期間の途中で完了し、その結果を基に、変化点探索時から規定遅延時間後に、出力信号Ｃの判定を行うことを示している。
【０１４０】
これにより、第１の実施形態に比べて、演算時間が不要になる分、さらに「タイミング検査」に要する時間が短くなっている。
【０１４１】
なお、図１５の点線部で示した部分は、本実施形態では説明していないが、第２ピリオド以降、第６ピリオドまで「タイミング検査」を行った場合に要する検査時間を示す。
【０１４２】
（第４の実施形態）
第４の実施形態にかかる半導体検査方法および次に説明する第５の実施形態にかかる半導体検査方法は、いずれも第３の実施形態で説明した図１１に示した半導体検査装置を用いて検査を行うものである。
【０１４３】
また、第３の実施形態との違いは、第３の実施形態で説明したものは、「機能検査」と「タイミング検査」を別々に行うものであるのに対し、第４および第５の実施形態にかかる半導体検査方法は、「機能検査」および「タイミング検査」を同時並行的に行うものである。
【０１４４】
具体的には、第３の実施形態においてタイミング検査の判定位置としていた位置を機能検査の判定位置とすることにより実現している。
【０１４５】
特に、第４の実施の形態にかかる半導体検査方法は、被検査対象となる半導体装置が、「機能検査」および「タイミング検査」の両方についてＰＡＳＳしているか、否かについてのみ検査をする場合に有効である。つまり、検査結果がＦＡＩＬとなる場合は、ＦＡＩＬの原因が「機能検査」によるものか、「タイミング検査」によるものかまでについては特定する必要がない場合に有効である。
【０１４６】
以下に、第４の実施の形態にかかる半導体検査方法について、具体的に説明する。
【０１４７】
図１６は本実施形態にかかる検査パターンを示す図である。
また、本実施形態では、規定遅延時間は第３の実施形態で説明した図１４で示したものと同じものを使う。
【０１４８】
図１７は、図１６に示した検査パターンおよび図１４で示したタイミング発生の規定時間を用いて検査を行った場合の検査の具体例を示している。
【０１４９】
（ａ）良品の例の場合、出力信号ＣがすべてＯＫとなっている。
（ｂ）機能不良品の場合、出力信号ＣでＮＧが発生している。
【０１５０】
また、（ｃ）タイミング不良品の場合、出力信号ＣでＮＧが発生している。
先に説明したように、本実施形態にかかる検査方法では、（ｂ）機能不良品と（ｃ）タイミング不良品の区別までは行わないものである。
【０１５１】
次に説明する第５の実施形態にかかる検査方法では、これらの区別も行う。
（第５の実施形態）
第５の実施形態にかかる半導体検査方法は、「機能検査」および「タイミング検査」を同時並行的に行うものであり、かつ、検査結果がＦＡＩＬとなる場合は、その原因が、「機能検査」によるものか、「タイミング検査」によるものかを特定するものである。
【０１５２】
具体的には、第４の実施形態においてタイミング検査および機能検査の判定位置としていた位置（図１７に示す出力信号Ｃの判定位置）より後の位置についても判定を行うことにより実現している。
【０１５３】
以下に、第５の実施の形態にかかる半導体検査方法について、具体的に説明する。
【０１５４】
図１８は本実施形態にかかる検査パターンを示す図である。
また、本実施形態では、規定遅延時間は図１９に示すものを使う。
【０１５５】
図１９は、本実施形態にかかるタイミング発生の規定時間を示す図であり、出力信号Ｂおよび出力信号Ｃに対して、それぞれ複数回の判定を行うことを示す。
【０１５６】
図２０は、図１８に示した検査パターンおよび図２０で示した規定遅延時間を用いて検査を行った場合の具体例を示している。
【０１５７】
（ａ）良品の例の場合、および（ｂ）機能不良品の場合は第４の実施形態に記載したものと性能上の差異はないが、（ｃ）タイミング不良品の場合、複数回の判定を行っているため、機能的にはＯＫであることが確認できる。
【０１５８】
つまり、本実施形態によれば、同じ不良品であっても、その不良が機能不良であるか、タイミング不良であるかの判別が可能となる。
【０１５９】
【発明の効果】
以上、説明したように本発明によれば、従来「機能検査」と比較して非常に長い検査時間を要していた「タイミング検査」の検査時間を短縮できる、という効果を奏するものである。
【０１６０】
さらにまた、本発明によれば、「機能検査」と「タイミング検査」とを同時並行的に行うことが可能となり、半導体装置の検査に要する時間を、大幅に減少させることができる、という効果を奏するものである。
【図面の簡単な説明】
【図１】本発明の第１の実施形態にかかる半導体検査装置の構成を示す図
【図２】本発明の第１の実施形態にかかる変化点探索を示す図
【図３】本発明の第１の実施形態にかかる検査パターンを示す図
【図４】本発明の第１の実施形態にかかるタイミング発生の規定時間を示す図
【図５】本発明の第１の実施形態にかかる半導体検査装置による総検査時間を示す図
【図６】本発明の第２の実施形態にかかる半導体検査装置の構成を示す図
【図７】本発明の第２の実施形態にかかるタイミング発生の規定時間を示す図
【図８】本発明の第２の実施形態にかかる変化点探索を示す図
【図９】本発明の第２の実施形態にかかる検査パターンを示す図
【図１０】本発明の第２の実施形態にかかる総検査時間を示す図
【図１１】本発明の第３の実施形態にかかる半導体検査装置の構成を示す図
【図１２】本発明の第３の実施形態にかかる遅延時間判定を示す図
【図１３】本発明の第３の実施形態にかかる検査パターンを示す図
【図１４】本発明の第３の実施形態にかかるタイミング発生の規定時間を示す図
【図１５】本発明の第３の実施形態にかかる総検査時間を示す図
【図１６】本発明の第４の実施形態にかかる検査パターンを示す図
【図１７】本発明の第４の実施形態にかかる検査の具体例を示す図
【図１８】本発明の第５の実施形態にかかる検査パターンを示す図
【図１９】本発明の第５の実施形態にかかるタイミング発生の規定時間を示す図
【図２０】本発明の第５の実施形態にかかる検査の具体例を示す図
【図２１】従来の半導体検査装置の構成を示す図
【図２２】被検査対象となる半導体装置の回路図の一例を示す図
【図２３】検査パターンを示す図
【図２４】タイミング発生の規定時間を示す図
【図２５】「機能検査」がＰＡＳＳとなる例を示す図
【図２６】「機能検査」がＦＡＩＬとなる例を示す図
【図２７】「タイミング検査」がＰＡＳＳとなる例を示す図
【図２８】「タイミング検査」がＦＡＩＬとなる例を示す図
【図２９】出力信号Ｂに対する出力信号Ｃの遅延時間を示す図
【図３０】出力信号Ｂの変化点探索を示す図
【図３１】出力信号Ｂの変化点探索を行う際の検査パターンを示す図
【図３２】出力信号Ｂの変化点探索を行う際のタイミング発生の規定時間を示す図
【図３３】出力信号Ｃの変化点探索を行う際の検査パターンを示す図
【図３４】出力信号Ｃの変化点探索を行う際のタイミング発生の規定時間を示す図
【図３５】従来の半導体検査装置５００による総検査時間を示す図
【符号の説明】
Ａ 入力信号
Ｂ 出力信号
Ｃ 出力信号
Ｔ１ 時間タイミング
ｔ１ 規定遅延時間
ｔ２ 遅延時間
１００ 半導体検査装置
１０１ 制御用コンピュータ
１０２ パターン発生器
１０３Ａ〜１０３Ｃ 検査回路
１０４Ａ〜１０４Ｃ タイミング発生器
１０５Ａ〜１０５Ｃ 入力信号発生器
１０６Ａ〜１０６Ｃ 出力信号検出器
１０７Ａ〜１０７Ｃ 論理比較器
１０８Ａ〜１０８Ｃ 切り換えスイッチ
１０９ 基準クロック発生器
１１０Ａ〜１１０Ｃ カウント機能付き論理比較器
１１１Ａ〜１１１Ｃ カウンタ
１１２Ａ〜１１２Ｃ 参照出力器
１１３Ａ〜１１３Ｃ 参照入力器
２００ 半導体装置
５００ 半導体検査装置
５０１ 制御用コンピュータ
５０２ パターン発生器
５０３Ａ〜５０３Ｃ 検査回路
５０４Ａ〜５０４Ｃ タイミング発生器
５０５Ａ〜５０５Ｃ 入力信号発生器
５０６Ａ〜５０６Ｃ 出力信号検出器
５０７Ａ〜５０７Ｃ 切り換えスイッチ
５０８ 出力判定器
５０９ 基準クロック発生器
６００ 第１のインバータ
６０１ 第２のインバータ
１００２ 半導体検査装置
１００３ 半導体検査装置
１０３２Ａ〜１０３２Ｃ 検査回路
１０３３Ａ〜１０３３Ｃ 検査回路
Claims (9)
- タイミング発生の規定時間情報が記録されている制御用コンピュータと、
前記制御用コンピュータからタイミング発生の指示を受け、前もって定められた入力信号値および出力期待値を出力するパターン発生器と、
前記パターン発生器から出力される前記入力信号値を基に、基準クロックで調整された入力信号を生成して半導体装置へ送る入力信号発生部と、
前記半導体装置からの出力信号と前記パターン発生器から送られた前記出力期待値とが一致するかどうか論理比較による判定を行ない、判定結果を前記制御用コンピュータへ送る複数の出力信号判定部と
からなる半導体検査装置。 - 前記請求項１記載の半導体検査装置であって、
前記制御用コンピュータ、前記入力信号発生部および前記出力信号判定部に対して基準クロックを供給する基準クロック発生器を有し、
前記入力信号発生部は、前記基準クロックを基に、前記制御用コンピュータの指示を受けて第１のタイミング信号を発生する第１のタイミング発生器、及び、前記第１のタイミング信号に基づいて前記入力信号を発生する入力信号発生器、により構成され、
前記複数の出力信号判定部はそれぞれ、前記基準クロックを基に、前記制御用コンピュータの指示を受けて第２のタイミング信号を発生する第２のタイミング発生器、前記第２のタイミング信号に基づいて前記出力信号の検出を行う出力信号検出器、及び、前記出力信号検出器で検出された信号と前記パターン発生器から出力された出力期待値信号とが一致するかの判定を行う論理比較器、により構成され、
前記制御用コンピュータは、前記複数の出力信号判定部中の前記論理比較器から判定結果を受け取り、検査に合格するかどうかの判断を行う、
半導体検査装置。 - 前記請求項１又は請求項２記載の半導体検査装置であって、
前記入力信号発生部および前記出力信号判定部は、少なくとも３つの検査回路部として共通化され、スイッチによって切り替えることを特徴とし、
前記検査回路部は、
前記第１又は第２のタイミング信号を発生するタイミング発生器、前記入力信号検出器、前記出力信号検出器、前記論理比較器および前記スイッチからなる、
半導体検査装置。 - 制御用コンピュータと、
前記制御用コンピュータからの指示に基づいて、予め決められた、入力信号値および出力期待値からなる検査パターンを出力するパターン発生器と、
前記入力信号値が入力され、被検査対象である半導体装置に対する入力信号が発生する入力信号発生部と、
前記出力期待値および前記半導体装置からの出力信号が入力され、前記出力信号について判定を行う出力信号判定部と、
前記制御用コンピュータ、前記入力信号発生部および前記出力信号判定部に対して基準クロックを供給する基準クロック発生器とからなる半導体検査装置であって、
前記入力信号発生部は、
前記基準クロックに基づいて、前記制御用コンピュータにより指示された時間毎にタイミング信号を発生する第１のタイミング発生器と、
前記第１のタイミング発生器が発生するタイミング信号に基づいて、前記入力信号を発生する入力信号発生器とからなり、
前記出力信号判定部は、
前記制御用コンピュータにより指示される時間毎に制御信号を出力するカウンタと、
前記基準クロックおよび前記制御信号に基づいて、タイミング信号を発生する第２のタイミング発生器と、
前記第２のタイミング発生器が発生するタイミング信号に基づいて、前記出力信号の検出を行う出力信号検出器と、
前記出力信号検出器で検出された信号と前記パターン発生器から出力された出力期待値とがどの時点で一致するかの判定を行うカウント機能付き論理比較器とからなることを特徴とする半導体検査装置。 - 請求項４に記載した半導体検査装置であって、
前記第１のタイミング発生器と前記第２のタイミング発生器とを１つのタイミング発生器で共通化し、入力信号発生部または出力信号判定部としての切り換えは切り換えスイッチで行うことを特徴とする半導体検査装置。 - 制御用コンピュータと、
前記制御用コンピュータからの指示に基づいて、予め決められた、入力信号値および出力期待値からなる検査パターンを出力するパターン発生器と、
前記入力信号値が入力され、被検査対象である半導体装置に対する入力信号を発生する入力信号発生部と、
前記出力期待値および前記半導体装置からの出力信号が入力され、前記出力信号について判定を行う出力信号判定部と、
前記制御用コンピュータ、前記入力信号発生部および前記出力信号判定部に対して基準クロックを供給する基準クロック発生器とからなる半導体検査装置であって、
前記入力信号発生部は、
前記基準クロックに基づいて、前記制御用コンビュータにより指示された時間毎にタイミング信号を発生する第１のタイミング発生器と、
前記第１のタイミング発生器が発生するタイミング信号に基づいて、前記入力信号を発生する入力信号発生器とからなり、
前記出力信号判定部は、
前記制御用コンピュータにより指示された時間毎に制御信号を出力するカウンタと、
前記基準クロックおよび前記制御信号に基づいて、タイミング信号を発生する第２のタイミング発生器と
前記第２のタイミング発生器が発生するタイミング信号に基づいて、出力信号の検出を行う出力信号検出器と、
前記出力信号検出器で検出された信号と、前記パターン発生器から出力された前記出力期待値とがどの時点で一致するかどうかの判定を行うカウント機能付き論理比較器と、
前記カウント機能付き論理比較器で判定された判定結果を他の検査回路に伝える参照出力器と、
前記参照出力器の前記判定結果を前記カウンタに伝える参照入力器
とからなることを特徴とする半導体検査装置。 - 請求項６に記載した半導体検査装置であって、前記第１のタイミング発生器と前記第２のタイミング発生器とを１つのタイミング発生器で共通化し、入力信号発生部または出力信号判定部の切り換えは切り換えスイッチで行うことを特徴とする半導体検査装置。
- 請求項６または請求項７に記載した半導体検査装置を用いて検査を行う半導体検査方法であって、
「機能検査」の判定位置を「タイミング検査」の判定位置と同じ位置にして１回判定することにより、「機能検査」と「タイミング検査」を同時並行的に行う半導体検査方法。 - 請求項８に記載した半導体検査装置を用いて検査を行う半導体検査方法であって、
「機能検査」の判定位置を「タイミング検査」の判定位置と同じ位置から複数回判定することにより「機能検査」と「タイミング検査」を同時並行的に行う半導体検査方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31871498A JP3613036B2 (ja) | 1998-11-10 | 1998-11-10 | 半導体検査装置および半導体検査方法 |
| US09/407,898 US6351834B1 (en) | 1998-11-10 | 1999-09-29 | Apparatus for testing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31871498A JP3613036B2 (ja) | 1998-11-10 | 1998-11-10 | 半導体検査装置および半導体検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000147062A JP2000147062A (ja) | 2000-05-26 |
| JP3613036B2 true JP3613036B2 (ja) | 2005-01-26 |
Family
ID=18102165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31871498A Expired - Fee Related JP3613036B2 (ja) | 1998-11-10 | 1998-11-10 | 半導体検査装置および半導体検査方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6351834B1 (ja) |
| JP (1) | JP3613036B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4124345B2 (ja) * | 2003-05-30 | 2008-07-23 | シャープ株式会社 | 試験装置 |
| US7210059B2 (en) * | 2003-08-19 | 2007-04-24 | Micron Technology, Inc. | System and method for on-board diagnostics of memory modules |
| US7310752B2 (en) * | 2003-09-12 | 2007-12-18 | Micron Technology, Inc. | System and method for on-board timing margin testing of memory modules |
| US7120743B2 (en) | 2003-10-20 | 2006-10-10 | Micron Technology, Inc. | Arbitration system and method for memory responses in a hub-based memory system |
| US7216196B2 (en) * | 2003-12-29 | 2007-05-08 | Micron Technology, Inc. | Memory hub and method for memory system performance monitoring |
| US7310748B2 (en) * | 2004-06-04 | 2007-12-18 | Micron Technology, Inc. | Memory hub tester interface and method for use thereof |
| JP4820560B2 (ja) * | 2005-03-07 | 2011-11-24 | 株式会社アドバンテスト | 試験装置、試験方法、電子デバイスの生産方法、試験シミュレータ、及び試験シミュレーション方法 |
| KR100829402B1 (ko) * | 2006-11-01 | 2008-05-15 | 주식회사 유니테스트 | 순차적 반도체 테스트 장치 |
| WO2010058441A1 (ja) * | 2008-11-19 | 2010-05-27 | 株式会社アドバンテスト | 試験装置、試験方法、および、プログラム |
| US8839057B2 (en) * | 2011-02-03 | 2014-09-16 | Arm Limited | Integrated circuit and method for testing memory on the integrated circuit |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4335457A (en) * | 1980-08-08 | 1982-06-15 | Fairchild Camera & Instrument Corp. | Method for semiconductor memory testing |
| JPS60247942A (ja) * | 1984-05-23 | 1985-12-07 | Advantest Corp | 半導体メモリ試験装置 |
| JPS6170777U (ja) * | 1984-10-15 | 1986-05-14 | ||
| JPS6238600A (ja) * | 1985-08-14 | 1987-02-19 | Fujitsu Ltd | 半導体記憶装置 |
| JP2866750B2 (ja) * | 1991-01-28 | 1999-03-08 | 三菱電機株式会社 | 半導体試験装置および半導体装置の試験方法 |
-
1998
- 1998-11-10 JP JP31871498A patent/JP3613036B2/ja not_active Expired - Fee Related
-
1999
- 1999-09-29 US US09/407,898 patent/US6351834B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6351834B1 (en) | 2002-02-26 |
| JP2000147062A (ja) | 2000-05-26 |
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|---|---|---|---|
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
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