JP3612634B2 - 高速クロック信号に対応した入力バッファ回路、集積回路装置、半導体記憶装置、及び集積回路システム - Google Patents
高速クロック信号に対応した入力バッファ回路、集積回路装置、半導体記憶装置、及び集積回路システム Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は一般に、半導体装置の入力回路に関し、詳しくは高速な信号周波数で動作する半導体装置の入力回路に関する。
【０００２】
【従来の技術】
図２２に、一般に半導体装置に於て用いられる従来の入力バッファの一例を示す。この入力バッファは、カレントミラーアンプを用いるものであり、Ｐ型ＦＥＴ（電界効果トランジスタ）１及び２とＮ型ＦＥＴ３乃至５を含むカレントミラーアンプと、Ｎ型ＦＥＴ３のドレイン側のポイントＡに接続されたインバータ６乃至８を含む。ここでインバータ６乃至８は、出力端子Ｏｕｔに対する駆動バッファとして働く。電源端子ＰＯＷＥＲ−ｏｎに印加する電圧によって、カレントミラーアンプの動作がオン・オフされる。
【０００３】
入力端子ＣＬＫ−ｉｎに入力されたクロック信号ＣＬＫは、参照電圧端子Ｖｒｅｆに印加される参照基準電圧Ｖｒｅｆと比較され、クロック信号が参照基準電圧Ｖｒｅｆより大きいときに、ポイントＡの電位はＬＯＷとなる。従ってこの場合、インバータ６乃至８によって反転されたＨＩＧＨ信号が、出力端子Ｏｕｔに現われる。クロック信号が参照基準電圧Ｖｒｅｆより小さいときには、ポイントＡの電位はＨＩＧＨとなり、インバータ６乃至８によって反転されたＬＯＷ信号が出力端子Ｏｕｔに現われる。この図２２の入力バッファの動作に於けるクロック信号ＣＬＫ、ポイントＡに於ける電位、及び参照基準電圧Ｖｒｅｆの関係を図２３に示す。
【０００４】
【発明が解決しようとする課題】
しかしながら図２２のような入力バッファに於ては、クロック信号の周波数が高くなった場合や電流マージンが小さくなった場合に、正常に動作しなくなるという問題点がある。特に図２３に示されるように、Ｎ型ＦＥＴ３のゲート電位（クロック信号ＣＬＫ）とドレイン電位（ポイントＡ電位）とが逆位相で動作するため、クロック信号ＣＬＫの周波数が高くなった場合には、ゲート及びドレイン間の寄生容量によるポイントＡの信号劣化が顕著になる。この様子の一例を図２４に示す。
【０００５】
図２４に示される例においては、ポイントＡに現われる信号は電流マージンが小さくなっただけである。しかしクロック信号ＣＬＫの周波数が更に高くなった場合には、信号劣化は更に増大して、ポイントＡに現われる信号は殆ど雑音と区別がつかなくなる。また図２４のように電流マージンが小さくなっただけでも、ポイントＡの信号を入力とするインバータ６が正常に動作しなくなるという問題がある。
【０００６】
従って本発明は、高周波数のクロック入力に対応できる入力バッファ回路を提供することを目的とする。
また高周波数のクロック入力に対応できる入力バッファ回路を提供することによって、従来は不可能であった様々なシステム構成が可能となる。従って本発明の更なる目的は、高周波数のクロック入力に対応したシステム構成を提供することを目的とする。
【０００７】
【課題を解決するための手段】
請求項１の発明に於ては、入力バッファ回路は、第１の入力信号の立ち上がりエッジを検出して出力信号に第１の変化をもたらす第１のアンプと、該第１の入力信号の立ち下がりエッジを検出して該出力信号に第２の変化をもたらす第２のアンプと、該出力信号を該第１のアンプと該第２のアンプにフィードバックするフィードバック経路を含み、該フィードバック信号によって該第１の変化のタイミングが該第１のアンプのみに依存するように該第２のアンプの動作を制御し該第２の変化のタイミングが該第２のアンプのみに依存するように該第１のアンプの動作を制御するように構成されていることを特徴とする。
【０００８】
請求項２の発明に於ては、請求項１記載の入力バッファ回路に於て、前記第１のアンプは該第１のアンプを駆動する第１の電流量を制御する第１の手段を含み、前記第２のアンプは該第２のアンプを駆動する第２の電流量を制御する第２の手段を含み、該第１の手段及び該第２の手段は各々、前記フィードバック信号に基づいて該第１の電流量及び該第２の電流量を制御するように構成されていることを特徴とする。
【０００９】
請求項３の発明に於ては、請求項２記載の入力バッファ回路に於て、前記出力信号の前記第１の変化から前記第２の変化に至る間は前記第１の手段が前記第１の電流量を減少させ、前記出力信号に於ける前記第２の変化から前記第１の変化に至る間は前記第２の手段が前記第２の電流量を減少させることを特徴とする。
【００１０】
請求項４の発明に於ては、請求項３記載の入力バッファ回路に於て、前記第１の手段及び前記第２の手段が各々前記第１の電流量及び前記第２の電流量を減少させる際に、少なくともゼロでない電流を流すことを特徴とする。
請求項５の発明に於ては、請求項３記載の入力バッファ回路に於て、前記第１のアンプはＮ型ＦＥＴを入力ゲートに用いた差動回路であり、前記第２のアンプはＰ型ＦＥＴを入力ゲートに用いた差動回路であることを特徴とする。
【００１１】
請求項６の発明に於ては、請求項３記載の入力バッファ回路に於て、前記第１のアンプはＮ型ＦＥＴを入力ゲートに用いたカレントミラーアンプであり、前記第２のアンプはＰ型ＦＥＴを入力ゲートに用いたカレントミラーランプであることを特徴とする。
【００１２】
請求項７の発明に於ては、請求項３記載の入力バッファ回路に於て、該出力信号をラッチするラッチ回路を更に含むことを特徴とする。
請求項８の発明に於ては、集積回路装置は、請求項１記載の入力バッファ回路に加え、前記第１の入力信号の前記立ち上がりエッジ及び前記立ち下がりエッジに各々対応する前記出力信号の第１の変化及び第２の変化の両方に同期して動作する回路を更に含む。
【００１３】
請求項９の発明に於ては、請求項８記載の集積回路装置に於て、前記回路は、第２の入力信号を受信するためのラッチ型入力回路であることを特徴とする。
請求項１０の発明に於ては、請求項９記載の集積回路装置に於て、前記回路は、前記第１の変化に反応して前記第２の入力信号をラッチする第１のラッチ回路と、前記第２の変化に反応して該第２の入力信号をラッチする第２のラッチ回路とを含むことを特徴とする。
【００１４】
請求項１１の発明に於ては、半導体記憶装置は、請求項１０記載の集積回路装置に加え、前記第２の入力信号を格納するためのメモリコア回路を更に含むことを特徴とする。
請求項１２の発明に於ては、集積回路装置は、請求項３記載の入力バッファ回路に加え、制御信号を受信する制御信号受信回路を更に含み、前記第１の手段及び前記第２の手段のオン・オフを該制御信号によって制御することによって、前記第１の入力信号の入力開始のタイミングを該制御信号により制御することを特徴とする。
【００１５】
請求項１３の発明に於ては、請求項８記載の集積回路装置に於て、制御信号を受信する制御信号受信回路を更に含み、前記第１のアンプ及び前記第２のアンプの駆動・非駆動を該制御信号によって制御することによって、前記第１の入力信号の入力開始のタイミングを該制御信号により制御することを特徴とする。
【００１６】
請求項１４の発明に於ては、請求項１３記載の集積回路装置に於て、前記入力開始後に検出された前記第１の入力信号の最初のエッジが前記立ち上がりエッジと前記立ち下がりエッジのいずれであるかを判定する手段と、判定結果に基づいて、該最初のエッジが該立ち上がりエッジである場合には前記出力信号を前記回路に供給し、該最初のエッジが該立ち下がりエッジである場合には前記出力信号を反転させて前記回路に供給する手段を更に含むことを特徴とする。
【００１７】
請求項１５の発明に於ては、集積回路装置は、第１のクロック信号を受信する第１のクロック入力回路と、受信された該第１のクロック信号に同期して第１のデータ信号を受信する第１のデータ入力回路と、第２のクロック信号を受信する第２のクロック入力回路と、受信された該第２のクロック信号に同期して第２のデータ信号を受信する第２のデータ入力回路と、該第１のデータ信号の受信開始タイミングに応じて、該第２のデータ信号の受信開始タイミングを制御する制御回路を含むことを特徴とする。
【００１８】
請求項１６の発明に於ては、請求項１５記載の集積回路装置に於て、前記制御回路は前記第１のデータ信号の受信開始タイミングに基づいて電源制御信号を生成する電源制御信号生成手段を含み、前記第２のクロック入力回路は該電源制御信号を受け取ったタイミングで駆動電流がオンされることを特徴とする。
【００１９】
請求項１７の発明に於ては、請求項１６記載の集積回路装置に於て、前記制御回路は前記第１のデータ信号の受信開始タイミングに基づいて受信制御信号を生成する受信制御信号生成手段を更に含み、前記第２のデータ入力回路は該受信制御信号を受け取ったタイミング及び前記第２のクロック信号に応じて前記第２のデータ信号の受信を開始することを特徴とする。
【００２０】
請求項１８の発明に於ては、請求項１７記載の集積回路装置に於て、前記受信制御信号生成手段は、受信された前記第１のデータ信号の内容に応じたタイミングで前記受信制御信号を生成することを特徴とする。
請求項１９の発明に於ては、請求項１７記載の集積回路装置に於て、前記受信制御信号生成手段は、情報を格納する格納手段と、該格納手段に格納された該情報に応じて前記受信制御信号を生成するタイミングを調整する手段を含むことを特徴とする。
【００２１】
請求項２０の発明に於ては、請求項１７記載の集積回路装置に於て、前記受信制御信号生成手段は、前記第２のクロックのパルス長を１単位時間として、前記第２のクロックが中間レベルからＮ単位時間の第１のレベルを経て第２のレベルになる際に、前記受信制御信号を１以上かつＮ＋１以下の長さとすることを特徴とする。
【００２２】
請求項２１の発明に於ては、請求項２０記載の集積回路装置に於て、前記第２のデータ信号の受信開始タイミングは、前記受信制御信号と前記第２のクロック信号の前記第２のレベルとが初めて重なるタイミングであることを特徴とする。請求項２２の発明に於ては、請求項１７記載の集積回路装置に於て、前記第２のデータ入力回路が前記第２のデータ信号の受信開始タイミングから連続して受信した複数のデータを個々に分けて格納する所定個数のラッチと、該ラッチに格納されたデータを少なくとも一つの第３のクロック信号に基づいて取り出すデータ取り出し手段を含むことを特徴とする。
【００２３】
請求項２３の発明に於ては、請求項２２記載の集積回路装置に於て、前記少なくとも一つの第３のクロック信号を前記第１のクロック信号に基づいて生成する手段を更に含むことを特徴とする。
請求項２４の発明に於ては、請求項２２又は２３記載の集積回路装置に於て、内部データバスを更に含み、前記データ取り出し手段は前記少なくとも一つの第３のクロック信号に基づいて前記データを該内部データバスにシリアルに出力することを特徴とする。
【００２４】
請求項２５の発明に於ては、請求項１５記載の集積回路装置に於て、第４のクロック信号を出力するクロック出力回路と、該第４のクロック信号に同期して第４のデータ信号を出力するデータ出力回路と、前記第１のクロック信号とエッジタイミングが揃った該第４のクロック信号を該第１のクロック信号に基づいて生成するクロック生成手段を更に含むことを特徴とする。
【００２５】
請求項２６の発明に於ては、請求項２５記載の集積回路装置に於て、前記クロック生成手段は、内部信号を生成する内部信号生成手段と、該内部信号と該第１のクロック信号との位相差を比較する位相比較手段と、該位相差がゼロになるように該内部信号生成手段を制御する手段を含むことを特徴とする。
【００２６】
請求項２７の発明に於ては、請求項２６記載の集積回路装置に於て、前記クロック手段はＤＬＬ（ｄｅｌａｙ ｌａｔｃｈｅｄ ｌｏｏｐ）回路であることを特徴とする。
請求項２８の発明に於ては、請求項２７記載の集積回路装置に於て、前記クロック生成手段は、前記第４のデータ信号を出力する場合のみ該クロック生成手段を動作させる動作制御手段を更に含むことを特徴とする。
【００２７】
請求項２９の発明に於ては、半導体記憶装置は、請求項２５記載の集積回路装置に加え、前記第１のデータ信号に基づいて、前記第２のデータ信号が書き込まれ、前記第４のデータ信号が読み出されるメモリコア回路を有し、前記第１のクロック入力回路と、前記第１のデータ入力回路と、前記第２のクロック入力回路と、前記第２のデータ入力回路と、前記クロック出力回路と、前記データ出力回路と、前記クロック生成手段と、該メモリコア回路がチップ上に配置され、該クロック生成手段は該チップの略中央部に配置されることを特徴とする。
【００２８】
請求項３０の発明に於ては、請求項２９記載の半導体記憶装置に於て、前記メモリコア回路は互いに対称な第１のメモリコア回路と第２のメモリコア回路とを含み、前記チップ上で該第１のメモリコア回路と該第２のメモリコア回路との間に該クロック生成手段が配置されることを特徴とする。
【００２９】
請求項３１の発明に於ては、半導体記憶装置は、請求項２５記載の集積回路装置に加え、前記第１のデータ信号に基づいて、前記第２のデータ信号が書き込まれ、前記第４のデータ信号が読み出される複数のメモリコア回路を有し、前記第１のクロック入力回路と、前記第１のデータ入力回路と、前記第２のクロック入力回路と、前記第２のデータ入力回路と、前記クロック出力回路と、前記データ出力回路と、前記クロック生成手段と、該複数のメモリコア回路がチップ上に配置され、該クロック生成手段は該複数のメモリコア回路の間に配置されることを特徴とする。
【００３０】
請求項３２の発明に於ては、集積回路装置は、第１のクロック信号を送信するクロック出力回路と、該第１のクロック信号に同期して第１のデータ信号を送信するデータ出力回路と、第２のクロック信号を受信するクロック入力回路と、受信された該第２のクロック信号に同期して第２のデータ信号を受信するデータ入力回路と、該第１のデータ信号の送信開始タイミングに応じて、該第２のデータ信号の受信開始タイミングを制御する制御回路を含むことを特徴とする。
【００３１】
請求項３３の発明に於ては、請求項３２記載の集積回路装置に於て、前記制御回路は前記第１のデータ信号の送信開始タイミングに基づいて電源制御信号を生成する電源制御信号生成手段を含み、前記クロック入力回路は該電源制御信号を受け取ったタイミングで駆動電流がオンされることを特徴とする。
【００３２】
請求項３４の発明に於ては、請求項３３記載の集積回路装置に於て、前記制御回路は前記第１のデータ信号の送信開始タイミングに基づいて受信制御信号を生成する受信制御信号生成手段を更に含み、前記データ入力回路は該受信制御信号を受け取ったタイミング及び前記第２のクロック信号に応じて前記第２のデータ信号の受信を開始することを特徴とする。
【００３３】
請求項３５の発明に於ては、請求項３４記載の集積回路装置に於て、前記受信制御信号生成手段は、前記第１のデータ信号の内容に応じたタイミングで前記受信制御信号を生成することを特徴とする。
請求項３６の発明に於ては、請求項１５記載の集積回路装置に於て、前記制御回路は、前記第１のデータ信号を受信開始したサイクルから前記第２のデータ信号の受信開始サイクルまでの遅れを設定するレイテンシ設定回路を含み、前記第２のデータ入力回路は該レイテンシ設定回路が生成する電源制御信号を受け取ったタイミングで駆動電流がオンされることを特徴とする。
【００３４】
請求項３７の発明に於ては、請求項３６記載の集積回路装置に於て、前記レイテンシ設定回路は、前記第１のデータ信号の内容に応じてレイテンシを設定することを特徴とする。
請求項３８の発明に於ては、請求項３６記載の集積回路装置に於て、前記制御回路は更に、レイテンシをプログラムするレイテンシ・プログラム手段を含み、前記第１のデータ信号の内容と該レイテンシ・プログラム手段に記憶されたデータに応じてレイテンシを設定することを特徴とする。
【００３５】
請求項３９の発明に於ては、集積回路装置は、第１の入力信号の立ち上がりエッジを検出して出力信号に第１の変化をもたらす第１のアンプと、該第１の入力信号の立ち下がりエッジを検出して該出力信号に第２の変化をもたらす第２のアンプと、該出力信号を該第１のアンプと該第２のアンプにフィードバックするフィードバック経路を含み、該フィードバック信号によって該第１の変化のタイミングが該第１のアンプのみに依存するように該第２のアンプの動作を制御し該第２の変化のタイミングが該第２のアンプのみに依存するように該第１のアンプの動作を制御するように構成されていることを特徴とする入力バッファ回路を含む。
【００３６】
請求項４０の発明に於ては、半導体記憶装置は、請求項１３記載の集積回路装置に加えて、前記回路は第２の入力信号を受信するためのラッチ型入力回路であって、前記第２の入力信号を格納するためのメモリコア回路を更に含むことを特徴とする。
【００３７】
請求項４１の発明に於ては、半導体記憶装置は、請求項１５記載の集積回路に加え、前記第１のデータ信号に応答して、第２のデータ信号を格納するメモリコア回路を有することを特徴とする。
請求項４２の発明に於ては、半導体記憶装置は、請求項２２に於て、前記複数のデータはメモリコア回路に対する書き込みデータであることを特徴とする。
【００３８】
請求項４３の発明に於ては、半導体記憶装置は、請求項２５に於て、前記第４のデータ信号は、メモリコア回路からの読み出し信号であることを特徴とする。請求項４４の発明に於ては、集積回路システムは、第１のクロック信号を受信する第１のクロック入力回路と、受信された該第１のクロック信号に同期して第１のデータ信号を受信する第１のデータ入力回路と、第２のクロック信号を受信する第２のクロック入力回路と、受信された該第２のクロック信号に同期して第２のデータ信号を受信する第２のデータ入力回路と、第３のクロック信号を出力する第１のクロック出力回路と、該第３のクロック信号に同期して第３のデータ信号を出力する第１のデータ出力回路と、該第１のデータ信号の受信開始タイミングに応じて、該第２のデータ信号の受信開始タイミングを制御する制御回路
を含む第１の集積回路と、該第１のクロック信号を送信する第２のクロック出力回路と、該第１のクロック信号に同期して該第１のデータ信号を送信する第２のデータ出力回路と、該第２のクロック信号を送信する第３のクロック出力回路と、該第２のクロック信号に同期して該第２のデータ信号を送信する第３のデータ出力回路と、該第３のクロック信号を受信する第３のクロック入力回路と、受信された該第３のクロック信号に同期して該第３のデータ信号を受信する第３のデータ入力回路と、該第１のデータ信号の送信開始タイミングに応じて、該第３のデータ信号の受信開始タイミングを制御する制御回路を含む第２の集積回路を含むことを特徴とする。
【００３９】
請求項１の発明に於ては、立ち上がりエッジを検出するための第１のアンプと立ち下がりエッジを検出するための第２のアンプとを個別に設けて、フィードバック信号により第１のアンプと第２のアンプとを制御するので、立ち上がりエッジと立ち下がりエッジとの両方のエッジを正確に検出することができる。
【００４０】
請求項２の発明に於ては、フィードバック信号により第１のアンプと第２のアンプとの駆動電流を制御するので、高速な動作が可能となる。
請求項３の発明に於ては、第１のアンプと第２のアンプとは、他方のアンプがエッジを検出する直前には駆動電流量が減少されているので、入力信号の変化に迅速に反応できる状態にあり、高速な動作が可能となる。
【００４１】
請求項４の発明に於ては、少なくとも幾らかの駆動電流を流すことによって、装置の誤動作を防ぐことができる。
請求項５の発明に於ては、単純な回路で高速な動作を実現することができる。
請求項６の発明に於ては、単純な回路で高速な動作を実現することができる。
【００４２】
請求項７の発明に於ては、入力信号が停止した場合でもラッチ回路が出力信号を保持するので、誤った出力が現われることを防ぐことができる。
請求項８の発明に於ては、入力信号をクロック信号とした場合に、クロック信号の２倍の周波数で内部回路が動作できるので、高速な動作が可能となる。
【００４３】
請求項９の発明に於ては、入力信号をクロック信号とした場合に、クロック信号の２倍の周波数でラッチ型入力回路が動作できるので、高速な入力動作が可能となる。
請求項１０のに於ては、入力信号をクロック信号とした場合に、クロック信号の２倍の周波数でラッチ型入力回路が動作できるので、高速な入力動作が可能となる。
【００４４】
請求項１１の発明に於ては、高速なメモリ入出力を実現することが可能となる。
請求項１２の発明に於ては、入力信号が中間レベルにある場合に第１のアンプ及び第２のアンプを非動作状態とすることが出来るので、誤った入力信号を検出する可能性を排除することができる。
請求項１３の発明に於ては、入力信号が中間レベルにある場合に第１のアンプ及び第２のアンプを非動作状態とすることが出来るので、誤った入力信号を検出する可能性を排除することができる。
【００４５】
請求項１４の発明に於ては、内部回路が立ち上がりエッジから動作を開始する場合と立ち下がりエッジから動作を開始する場合とで、内部回路に供給するクロックの位相を逆転することができる。
請求項１５の発明に於ては、２系統のクロック信号を用いる装置に於て、第１のクロック信号に基づくタイミングで、第２のクロック信号に同期したデータ受信動作を開始することが出来るので、２系統の同期動作の間でタイミング制御を行うことができる。
【００４６】
請求項１６の発明に於ては、第２のクロック信号が中間レベルにある場合に第２のクロック入力回路を非動作状態としておいて、クロックが再開されたときにクロック信号検出を開始するので、誤ったクロック検出を排除することができる。
【００４７】
請求項１７の発明に於ては、異なった同期に基づく２系統のデータ受信動作の間で、データ受信タイミングの制御を行うことが可能となる。
請求項１８の発明に於ては、異なった同期に基づく２系統のデータ受信動作の間で、一方の系統から入力された信号の内容に基づいて、他方の系統から入力される信号のタイミングを予測して、適切なタイミングでデータ信号の受信を開始することが出来る。
【００４８】
請求項１９の発明に於ては、データ信号受信開始のタイミングをプログラミングによって制御することが出来る。
請求項２０の発明に於ては、受信制御信号のタイミングと第２のクロックパルスの開始タイミングとの間で、最大でＮ単位時間のずれを許容することが出来る。
【００４９】
請求項２１の発明に於ては、受信開始タイミングを正確に設定することが出来る。
請求項２２の発明に於ては、第２のデータ信号をシリアル・パラレル変換して複数のラッチに格納し、格納された並列データを第３のクロック信号を用いて取り出すので、第２のクロック信号と第３のクロック信号との間のタイミングのずれをラッチの個数に略比例する大きさまで許容することが出来る。
【００５０】
請求項２３の発明に於ては、並列データを取り出す第３のクロック信号は第１のクロック信号に基づいて生成されるので、第１のクロック信号と第２のクロック信号との間のタイミングのずれを吸収することが出来る。
請求項２４の発明に於ては、並列データに変換されたデータを直列データに戻すことが出来る。
【００５１】
請求項２５の発明に於ては、第１のクロック信号とデータ出力同期用の第３のクロック信号との間で、信号レベルの切り替わりのタイミングを揃えることが出来る。
請求項２６の発明に於ては、第１のクロック信号と第３のクロック信号との位相を比較して調整することによって、両クロック信号間での信号レベルの切り替わりのタイミングを揃えることが出来る。
【００５２】
請求項２７の発明に於ては、単純な回路を用いて、第１のクロック信号と第３のクロック信号との位相を比較して調整することが出来る。
請求項２８の発明に於ては、無駄な電力消費を防ぐことが出来る。
請求項２９の発明に於ては、クロック生成手段からの信号を、チップ内部で各回路に分配しやすくなる。
【００５３】
請求項３０の発明に於ては、メモリコア回路に対する信号の流れと同じ方向にクロック信号を伝搬させることが出来る。
請求項３１の発明に於ては、クロック生成手段からの信号を、チップ内部で各回路に分配しやすくなる。
【００５４】
請求項３２の発明に於ては、２系統のクロック信号を用いる装置に於て、第１のクロック信号に基づくタイミングで、第２のクロック信号に同期したデータ受信動作を開始することが出来るので、２系統の同期動作の間でタイミング制御を行うことができる。
【００５５】
請求項３３の発明に於ては、第２のクロック信号が中間レベルにある場合にクロック入力回路を非動作状態としておいて、クロックが再開されたときにクロック信号検出を開始するので、誤ったクロック検出を排除することができる。
請求項３４の発明に於ては、異なった同期に基づく２系統のデータ入出力動作の間で、データ受信タイミングの制御を行うことが可能となる。
【００５６】
請求項３５の発明に於ては、異なった同期に基づく２系統のデータ入出力動作の間で、一方の系統で送信した信号の内容に基づいて、他方の系統から入力される信号のタイミングを予測して、適切なタイミングでデータ信号の受信を開始することが出来る。
【００５７】
請求項３６の発明に於ては、異なった同期に基づく２系統のデータ受信動作の間で、データ受信タイミングの制御を行うことが可能となる。
請求項３７の発明に於ては、異なった同期に基づく２系統のデータ受信動作の間で、一方の系統から入力された信号の内容に基づいて、他方の系統から入力される信号のタイミングを予測して、適切なタイミングでデータ信号の受信を開始することが出来る。
【００５８】
請求項３８の発明に於ては、データ信号受信開始のタイミングをプログラミングによって制御することが出来る。
請求項３９乃至４４の発明に於ては、上記発明を用いた集積回路装置、半導体記憶装置、或いは集積回路システムを提供することが出来る。
【００５９】
【発明の実施の形態】
以下に本発明の原理と実施例を添付の図面を用いて説明する。
図１は、本発明の原理による入力バッファ回路を示す。図１の入力バッファ回路１０は、立ち上がりエッジ検出器１１と、立ち下がりエッジ検出器１２と、ゲート１３を含む。
【００６０】
立ち上がりエッジ検出器１１は、入力端子Ｉｎから入力されるクロック信号ＣＬＫの立ち上がりを検出して、ポイントＮに於ける電位をＨＩＧＨに切り替える動作をする。また立ち下がりエッジ検出器１２は、入力端子Ｉｎから入力されるクロック信号ＣＬＫの立ち下がりを検出して、ポイントＮに於ける電位をＬＯＷに切り替える動作をする。ゲート１３はポイントＮに現われた信号を、遅延させて出力端子Ｏｕｔに供給すると共に、遅延された信号を立ち上がりエッジ検出器１１及び立ち下がりエッジ検出器１２にフィードバックする。
【００６１】
このフィードバック信号によって、立ち上がりエッジ検出器１１及び立ち下がりエッジ検出器１２の内部回路の消費電流を制御する。このフィードバック信号による制御によって、ポイントＮの電位の立ち上がりは立ち上がりエッジ検出器１１のみによって支配され、立ち下がりは立ち下がりエッジ検出器１２のみによって支配されるように、立ち上がりエッジ検出器１１及び立ち下がりエッジ検出器１２が動作する。
【００６２】
図２に、図１の回路に於けるクロック信号ＣＬＫとポイントＮの電位との関係を示す。図２に示されるように、クロック信号ＣＬＫの立ち上がりを立ち上がりエッジ検出器１１が検出して、ポイントＮの電位をＨＩＧＨとする。ポイントＮの電位がＨＩＧＨになると、ゲート１３によって遅延されたＨＩＧＨ信号が立ち上がりエッジ検出器１１にフィードバックされる。このフィードバックされたＨＩＧＨ信号により、ポイントＮの電位が変化しない程度に、立ち上がりエッジ検出器１１内の内部回路の電流量を制御する。またクロック信号ＣＬＫの立ち下がりを立ち下がりエッジ検出器１１が検出して、ポイントＮの電位をＬＯＷとする。ポイントＮの電位がＬＯＷになると、ゲート１３によって遅延されたＬＯＷ信号が立ち上がりエッジ検出器１１にフィードバックされる。このフィードバックされたＬＯＷ信号により、ポイントＮの電位が変化しない程度に、立ち上がりエッジ検出器１１内の内部回路の電流量を制御する。
【００６３】
内部回路の電流量を制御することによって、ポイントＮの電位の立ち上がりが立ち上がりエッジ検出器１１のみによって支配され、またポイントＮの電位の立ち下がりが立ち下がりエッジ検出器１２のみによって支配される。これを以下に説明する。
【００６４】
ポイントＮは立ち上がりエッジ検出器１１及び立ち下がりエッジ検出器１２との並列結合になっている。従って、例えばポイントＮの電位がＨＩＧＨの時には、立ち上がりエッジ検出器１１の出力がＨＩＧＨであり、立ち下がりエッジ検出器１２の出力は浮遊状態である。この後、立ち下がりエッジ検出器１２がクロック信号ＣＬＫの立ち下がりを検出してポイントＮの電位を下げるとき、立ち下がりエッジ検出器１２の出力がＬＯＷになると共に、立ち上がりエッジ検出器１１の出力が浮遊状態になる必要がある。このポイントＮの電位の立ち下がりのタイミングは、立ち下がりエッジ検出器１２のみによって支配されることが望ましい。従って、立ち下がりエッジ検出器１２の出力がＬＯＷに変化する前に、立ち上がりエッジ検出器１１の出力はＨＩＧＨでありながらも、立ち下がりエッジ検出器１２の出力変化に影響を与えないような状態になっていることが好ましい。
【００６５】
これは例えば、立ち上がりエッジ検出器１１がクロック信号ＣＬＫの立ち上がりエッジを検出して出力をＨＩＧＨにした後、フィードバック信号により、その出力を高インピーダンスを介してＨＩＧＨレベルに接続するような状態にすればよい。この状態では、立ち下がりエッジ検出器１２の出力は浮遊状態にあるので、ポイントＮの電位はＨＩＧＨのままである。この後、立ち下がりエッジ検出器１２がクロック信号ＣＬＫの立ち下がりエッジを検出して出力をＬＯＷにする（グランドに接続する）。立ち上がりエッジ検出器１１は、出力を高インピーダンスを介してＨＩＧＨレベルに接続している状態であるから、立ち下がりエッジ検出器１２が出力をＬＯＷにすると（グランドに接続すると）、ポイントＮの電位は実質的にＬＯＷとなる。このようにして立ち下がりのタイミングは、立ち下がりエッジ検出器１２のみによって支配される。
【００６６】
同様に、立ち下がりエッジ検出器１２がクロック信号ＣＬＫの立ち下がりエッジを検出して出力をＬＯＷにした後、フィードバック信号により、その出力を高インピーダンスを介してＬＯＷレベルに接続するような状態にすればよい。これによって、その後の立ち上がりのタイミングは、立ち上がりエッジ検出器１１によって支配される。このようにして、立ち上がりエッジ検出器１１及び立ち下がりエッジ検出器１２によって、立ち上がり及び立ち下がりの正確なエッジ検出が可能となる。
【００６７】
それと共に電流量制御によって、立ち上がりエッジ検出器１１はクロック信号ＣＬＫの立ち上がりを検出した後、次のクロック状態であるＬＯＷ状態に素早く反応できるように準備できる。また立ち下がりエッジ検出器１２は、クロック信号ＣＬＫの立ち下がりを検出した後、次のクロック状態であるＨＩＧＨ状態に素早く反応できるように準備できる。これによって高い動作周波数に対応した動作を行うことが出来る。また更にこのような電流制御は、立ち上がりエッジ検出器１１及び立ち下がりエッジ検出器１２における無駄な電流消費を削減する。
【００６８】
図３に本発明の原理による入力バッファ回路の第１の実施例を示す。図３の入力バッファ回路１５は、立ち上がりエッジ検出器２０と、立ち下がりエッジ検出器３０と、電源部インバータ４０と、出力部インバータ４１及び４２を含む。電源部インバータ４０は、電源端子ＰＯＷＥＲ−ｏｎに入力された電源電圧を反転して、立ち下がりエッジ検出器３０に供給する。この立ち下がりエッジ検出器３０は、ＬＯＷレベルの入力が与えられたときに駆動する。出力部インバータ４１及び４２は、図１のバッファ１３に対応する。
【００６９】
立ち上がりエッジ検出器２０は、Ｐ型ＦＥＴ２１及び２２とＮ型ＦＥＴ２３乃至２５よりなるカレントミラーアンプと、カレントミラーアンプの出力をゲート入力とするＰ型ＦＥＴ２６、及びカレントミラーアンプの電流量を制御するＮ型ＦＥＴ２７を含む。クロック入力端子ＣＬＫ−ｉｎに入力されるクロック信号ＣＬＫは、カレントミラーアンプに入力され、カレントミラーアンプの出力によってＰ型ＦＥＴ２６のオン・オフが制御される。
【００７０】
立ち下がりエッジ検出器３０は、Ｎ型ＦＥＴ３１及び３２とＰ型ＦＥＴ３３乃至３５よりなるカレントミラーアンプと、カレントミラーアンプの出力をゲート入力とするＮ型ＦＥＴ３６、及びカレントミラーアンプの電流量を制御するＰ型ＦＥＴ３７を含む。クロック入力端子ＣＬＫ−ｉｎに入力されるクロック信号ＣＬＫは、カレントミラーアンプに入力され、カレントミラーアンプの出力によってＮ型ＦＥＴ３６のオン・オフが制御される。
【００７１】
Ｐ型ＦＥＴ２６のソースとＮ型ＦＥＴ３６のドレインとが接続され、立ち上がりエッジ検出器２０及び立ち下がりエッジ検出器３０の出力となる。この出力が出力部インバータ４１に入力される。出力部インバータ４１の出力は、立ち上がりエッジ検出器２０の電流制御用のＮ型ＦＥＴ２７と、立ち下がりエッジ検出器３０の電流制御用のＰ型ＦＥＴ３７とに、ゲート入力として与えられる。また出力部インバータ４１の出力は、出力部インバータ４２によって反転されて、出力端子Ｏｕｔに入力バッファ回路１５の出力信号として供給される。
【００７２】
図３に示された各ポイントＡ乃至Ｄに於ける電位の変化を図４に示す。図４に示されるように、クロック信号ＣＬＫが立ち上がると、立ち上がりエッジ検出器２０のカレントミラーアンプの出力である電位Ａ（ポイントＡの電位）が立ち下がる。これによって立ち上がりエッジ検出器２０のＰ型ＦＥＴ２６がオンになり、立ち上がりエッジ検出器２０の出力である電位Ｃが立ち上がる。即ち、立ち上がりエッジ検出器２０がクロック信号ＣＬＫの立ち上がりを検出して、出力である電位ＣをＨＩＧＨにする。
【００７３】
電位ＣがＨＩＧＨになると、出力部インバータ４１の出力である電位Ｄが遅延してＬＯＷになる。この電位ＤがＬＯＷになることによって、電位Ｄをフィードバック信号とする立ち上がりエッジ検出器２０に於て、電流制御用のＮ型ＦＥＴ２７がオフになる。従ってカレントミラーアンプの電流量が削減され、電位Ａは図４に示されるように電位Ｖ１まで若干上昇する。この電位Ｖ１に於ては、Ｐ型ＦＥＴ２６は弱いオン状態を保つので、立ち上がりエッジ検出器２０の出力である電位Ｃは、Ｐ型ＦＥＴ２６の大きな内部抵抗を介してＨＩＧＨ電圧に接続される。従って電位Ｃは、ＨＩＧＨのままである。
【００７４】
クロック信号ＣＬＫがＬＯＷになると、立ち下がりエッジ検出器３０のカレントミラーアンプの出力である電位Ｂが立ち上がる。これによって立ち下がりエッジ検出器３０のＮ型ＦＥＴ３６がオンになり、立ち下がりエッジ検出器３０の出力である電位Ｃが立ち下がる。即ち、立ち下がりエッジ検出器３０がクロック信号ＣＬＫの立ち下がりを検出して、出力である電位ＣをＬＯＷにする。この時立ち上がりエッジ検出器２０の出力は、上述のように、Ｐ型ＦＥＴ２６の弱いオン状態によって大きな内部抵抗を介してＨＩＧＨ電圧に接続されている。従って、電位Ｃの立ち下がりのタイミングは、立ち下がりエッジ検出器３０によってのみ支配される。
【００７５】
電位ＣがＬＯＷになると、出力部インバータ４１の出力である電位Ｄが遅延してＨＩＧＨになる。この電位ＤがＨＩＧＨになることによって、電位Ｄをフィードバック信号とする立ち下がりエッジ検出器３０に於て、電流制御用のＰ型ＦＥＴ３７がオフになる。従ってカレントミラーアンプの電流量が削減され、電位Ｂは図４に示されるように電位Ｖ２まで若干低下する。この電位Ｖ２に於ては、Ｎ型ＦＥＴ３６は弱いオン状態を保つので、立ち下がりエッジ検出器３０の出力である電位Ｃは、Ｎ型ＦＥＴ３６の大きな内部抵抗を介してＬＯＷ電圧に接続される。従って電位Ｃは、ＬＯＷのままである。これによって次にクロック信号がＨＩＧＨになるときには、立ち上がりエッジ検出器２０によってのみ、電位Ｃの立ち上がりのタイミングが制御される。
【００７６】
このようにして、第１の実施例による入力バッファ回路１５に於ては、立ち上がりエッジ及び立ち下がりエッジが正確に検出される。またフィードバック信号による電流制御によって、立ち上がりエッジ検出器２０はクロック信号ＣＬＫの立ち上がりを検出した後、次のクロック状態であるＬＯＷ状態に素早く反応できる。また立ち下がりエッジ検出器３０は、クロック信号ＣＬＫの立ち下がりを検出した後、次のクロック状態であるＨＩＧＨ状態に素早く反応できる。これによって高い動作周波数で安定した動作を行うことが出来る。
【００７７】
図５は、本発明の原理による入力バッファ回路の第１の実施例の変形例を示す。図５に於て、図３と同一の要素は同一の番号で参照され、その説明は省略される。図５の入力バッファ回路１５Ａに於ては、図３の入力バッファ回路１５にインバータ４３が付加されている。このインバータ４３とインバータ４１とによって、ポイントＣの電位に対するラッチ回路を構成する。このような構成に於ては、図４の電位Ｖ１が図３の立ち上がりエッジ検出器２０のＰ型ＦＥＴ２６をオフする電位まで上昇しても、電位Ｃ（ポイントＣの電位）はＨＩＧＨ状態に維持される。また図４の電位Ｖ２が図３の立ち下がりエッジ検出器３０のＮ型ＦＥＴ３６をオフする電位まで下降しても、電位ＣはＬＯＷ状態に維持される。従って、回路の動作が信頼性のあるものとなる。また電源端子ＰＯＷＥＲ−ｏｎに印加される電圧がオフとなり電源カットされても、ラッチ回路による値保持機能により出力信号のレベルを維持することが出来るので、次段回路の誤動作を防ぐことが出来る。
【００７８】
またこのように出力にラッチ回路を挿入した構成においては、例えば、電源端子ＰＯＷＥＲ−ｏｎに印加される電圧によって駆動されるＮ型ＦＥＴ２５とＰ型ＦＥＴ３５とを除去することも出来る。これによって、立ち上がりエッジ検出器２０と立ち下がりエッジ検出器３０とを交互に、フィードバック信号によって完全に電源カットして、消費電力削減をはかることが出来る。
【００７９】
図６は、本発明の原理による入力バッファ回路の第２の実施例を示す。図６に於て、図３と同一の要素は同一の番号で参照され、その説明は省略される。
図６に於ては、入力バッファ回路１５Ｂは、立ち上がりエッジ検出器２０、立ち下がりエッジ検出器３０、ＮＡＮＤ回路４４、ＮＯＲ回路４５、Ｐ型ＦＥＴ４６、及びＮ型ＦＥＴ４７を含む。
【００８０】
ＮＡＮＤ回路４４は、立ち上がりエッジ検出器２０と立ち下がりエッジ検出器３０との出力であるポイントＣを一方の入力とし、電源端子ＰＯＷＥＲ−ｏｎに印加される信号を他方の入力とする。またＮＯＲ回路４５は、立ち上がりエッジ検出器２０と立ち下がりエッジ検出器３０との出力であるポイントＣを一方の入力とし、電源端子ＰＯＷＥＲ−ｏｎに印加される信号の反転信号を他方の入力とする。従って、電源端子ＰＯＷＥＲ−ｏｎにＨＩＧＨ電圧が供給される時（電源オンの時）には、ＮＡＮＤ回路４４及びＮＯＲ回路４５は共に、ポイントＣの電位を入力とするインバータとして動作する。逆に、電源端子ＰＯＷＥＲ−ｏｎにＬＯＷ電圧が供給される時（電源オフの時）には、ＮＡＮＤ回路４４は常にＨＩＧＨを出力し、ＮＯＲ回路４５は常にＬＯＷを出力する。
【００８１】
従って、電源オフの時には、Ｐ型ＦＥＴ４６及びＮ型ＦＥＴ４７は常にオフとなり、Ｐ型ＦＥＴ４６のソースとＮ型ＦＥＴ４７のドレイン間に設けられた出力端子Ｏｕｔには出力が現われない（浮遊状態となる）。またこの時、ＮＡＮＤ回路４４の出力をフィードバック信号とする立ち下がりエッジ検出器３０と、ＮＯＲ回路４５の出力をフィードバック信号とする立ち上がりエッジ検出器２０とは、完全に電源カットされて非動作状態となる。
【００８２】
電源オンの時には、立ち上がりエッジ検出器２０及び立ち下がりエッジ検出器３０の出力であるポイントＣの電位が、ＮＡＮＤ回路４４及びＮＯＲ回路４５によって反転されて、夫々Ｐ型ＦＥＴ４６及びＮ型ＦＥＴ４７にゲート電圧として供給される。従って、ポイントＣの電位がＨＩＧＨの時、出力端子ＯｕｔにはＨＩＧＨ信号が現われ、ポイントＣの電位がＬＯＷの時、出力端子ＯｕｔにはＬＯＷ信号が現われる。
【００８３】
つまり図６の第２の実施例の入力バッファ回路１５Ｂは、電源オン時には、図３の入力バッファ回路１５と同一の動作をする。また電源オフ時には、立ち上がりエッジ検出器２０及び立ち下がりエッジ検出器３０を非動作状態にして無駄な電力消費を無くすと共に、出力端子Ｏｕｔを浮遊状態とする。このようにして、第２の実施例の入力バッファ回路１５Ｂに於ては、電源オン・オフにより入力バッファ回路の動作・非動作を制御することが出来る。
【００８４】
上述のように本発明の原理に従えば、高周波数のクロック信号入力に対して、正確に立ち上がりエッジ及び立ち下がりエッジを検出することが出来る。なお上述の各実施例の説明は、クロック信号入力を例として与えられたが、クロック信号以外の任意の信号に対して本発明の原理を応用できることは明らかである。
【００８５】
このような本発明の原理による入力バッファ回路を用いれば、従来は不可能であった様々なシステム構成が可能となる。以下にそのような構成について説明する。
図７は、本発明の入力バッファ回路をクロック信号入力に用いた装置を示す。図７の装置５０は、本発明の原理によるクロック信号入力バッファ回路１５Ｂと、マスターラッチ５１及び５２と、スレーブラッチ５３及び５４と、内部回路５５と、クロック信号ＣＬＫを反転するインバータ５６を含む。クロック信号入力バッファ回路１５Ｂは、図６の入力バッファ回路１５Ｂに同一であるので詳細な説明を省略する。マスターラッチ５１及び５２とスレーブラッチ５３及び５４は、ラッチ型のデータ入力回路５７を構成する。
【００８６】
クロック信号入力バッファ回路１５Ｂは、上述のように、高周波数のクロック信号入力に対しても正確に立ち上がりエッジ及び立ち下がりエッジを検出することが出来る。従来の入力バッファ回路（例えば図２２）に於ては、仮に立ち上がりエッジを正確に検出できても立ち下がりエッジ検出に十分な精度がないので、クロック信号の立ち下がりエッジをデータ入力回路等のタイミング制御に用いることが出来ない。しかし図７に示すように、本発明の入力バッファ回路１５Ｂをクロック信号入力バッファ回路として用いれば、入力されるクロック信号ＣＬＫの立ち下がりエッジをもタイミング制御に用いることが出来る。
【００８７】
図７に示されるように、データ入力回路５７はラッチによって実現される。このような構成により、クロック信号入力バッファ回路１５Ｂで生じるクロック信号ＣＬＫの遅延をセットアップ時間として用いて、ラッチ型のデータ入力回路５７のデータ読み込みタイミングを設定することが出来る。
【００８８】
データ入力回路５７の各ラッチは、入力されるクロック信号の立ち上がりエッジでデータ入力をラッチする。即ち、マスターラッチ５１はクロック信号ＣＬＫが入力されるので、クロック信号ＣＬＫの立ち上がりでデータ入力をラッチする。スレーブラッチ５３は、クロック信号ＣＬＫの反転信号／ＣＬＫ（／は信号反転を示す）が入力されるので、クロック信号ＣＬＫの立ち下がりで、マスターラッチ５１の出力をラッチする。マスターラッチ５２はクロック信号ＣＬＫの反転信号／ＣＬＫが入力されるので、クロック信号ＣＬＫの立ち下がりでデータ入力をラッチする。スレーブラッチ５４は、クロック信号ＣＬＫが入力されるので、クロック信号ＣＬＫの立ち上がりで、マスターラッチ５２の出力をラッチする。このようにしてクロック信号ＣＬＫの立ち上がりエッジ及び立ち下がりエッジをデータ読み込みタイミングとして用いることによって、クロック信号ＣＬＫの周波数の２倍の周波数でのデータ信号読み込みが可能となる。
【００８９】
図７に示されるように、データ入力回路５７でラッチされた入力データは内部回路５５に供給される。内部回路５５は例えば、図７の装置がＲＡＭであればコア回路等に対応する。またクロック信号入力バッファ回路１５Ｂによって検出されたクロック信号ＣＬＫも内部回路５５に供給され、内部回路５５でのタイミング制御に用いることが出来る。
【００９０】
図７の説明では、データ入力回路５７を例として説明したが、データ入力回路５７の構成は、クロック信号入力バッファ回路以外の任意の信号入力回路に用いることが出来ることは明白である。また信号入力回路だけではなく信号出力回路に於ても、立ち上がりエッジ及び立ち下がりエッジの両エッジを用いて、信号の同期をとることが可能であることは言うまでもない。
【００９１】
上述の図７のように、クロック信号ＣＬＫの立ち上がりエッジ及び立ち下がりエッジの両方を用いて同期をとる装置を用いたシステムに於ては、クロック信号の周波数と入出力信号系の最大動作周波数とを揃えることが出来る。従って、このような構成に於ては、システムを実装するプリント基板の設計が楽になるという利点がある。
【００９２】
本発明の原理による入力バッファ回路１５Ｂは、高周波数の信号を用いたデータ伝送に適している。従って、最近ＪＥＤＥＣ（米国電子工業会の下部組織）によって業界標準化規格として認められた高速小振幅インターフェース規格ＳＳＴＬ（Ｓｔｕｂ Ｓｅｒｉｅｓ Ｔｅｒｍｉｎａｔｅｄ Ｌｏｇｉｃ）等に用いることが出来る。このＳＳＴＬに於ては、システムのパワーダウン時には、信号レベルが参照基準電圧Ｖｒｅｆと同一レベルになるという問題がる。
【００９３】
図８は、クロック信号ＣＬＫが参照基準電圧Ｖｒｅｆになった場合の問題点を説明するための図である。図８に示されるように、パワーダウン時には、クロック信号ＣＬＫは参照基準電圧Ｖｒｅｆであるが様々な要因により微小な雑音が混入される。このようなクロック信号ＣＬＫを例えば、従来の入力バッファ回路（図２２）に入力すると、入力バッファ回路は、微小な雑音を信号として検出して誤ったクロック信号を生成してしまう可能性がある。またクロック信号入力と同様の問題が、他の信号入力に於ても存在する。
【００９４】
これに対して、本発明による図６の入力バッファ回路１５Ｂの電源オン・オフを制御する制御信号を供給することによって、このような中間レベルの問題を解決することが出来る。以下に、その解決方法を説明する。
図９は、図７の装置に於て信号の中間レベルを解決する方策を施した装置を示す。図９に於て、図７と同一の要素は同一の参照番号によって参照され、その説明は省略される。
【００９５】
図９の装置５０Ａは、本発明の原理によるクロック信号入力バッファ回路１５Ｂと、内部回路５５と、クロック信号ＣＬＫを反転するインバータ５６と、データ入力回路５７と、電源制御ユニット５８を含む。
電源制御ユニット５８には制御信号ＦＬＡＧが入力される。制御信号ＦＬＡＧは、正常なクロック信号入力開始を指示する信号である。図１０に、制御信号ＦＬＡＧとクロック信号ＣＬＫとのタイミング関係を表すタイムチャートを示す。図１０（Ａ）及び図１０（Ｂ）は、制御信号ＦＬＡＧとクロック信号ＣＬＫとの各々異なったタイミング関係を示す。図１０（Ａ）或いは（Ｂ）に示されるように、クロック信号ＣＬＫが参照基準電圧レベルＶｒｅｆから変化して正常なクロック信号ＣＬＫとなるタイミングで、制御信号ＦＬＡＧはＨＩＧＨになる。
【００９６】
図９の電源制御ユニット５８は、制御信号ＦＬＡＧ入力がＨＩＧＨになる以前は、ＬＯＷレベルの信号を出力する。このＬＯＷレベルの信号は、クロック信号入力バッファ回路１５Ｂの電源端子ＰＯＷＥＲ−ｏｎに印加される。従ってクロック信号入力バッファ回路１５Ｂは、初期状態では非動作状態にある。非動作状態にあるクロック信号入力バッファ回路１５Ｂは、中間レベルの信号がクロック信号入力として与えられても、誤ったクロック信号を出力しない。
【００９７】
制御信号ＦＬＡＧ入力がＨＩＧＨになった後は、電源制御ユニット５８はＨＩＧＨ信号を出力する。この電源制御ユニット５８のＨＩＧＨ出力は、クロック信号入力バッファ回路１５Ｂの電源端子ＰＯＷＥＲ−ｏｎに入力されて、クロック信号入力バッファ回路１５Ｂを動作状態とする。制御信号ＦＬＡＧは正常なクロック信号ＣＬＫの開始時でＨＩＧＨになるので、クロック信号入力バッファ回路１５Ｂは正常なクロック信号ＣＬＫを検出して、内部回路５５及びデータ入力回路５７に検出されたクロック信号ＣＬＫを供給する。
【００９８】
このように制御信号によって、入力回路の電源オン・オフを制御することによって、ＳＴＴＬ等のシステムに於て、入力回路が中間レベルの信号を検出してしまうことを防ぐことが出来る。
なお図１０（Ａ）及び図１０（Ｂ）に示されたように、クロック信号ＣＬＫと制御信号ＦＬＡＧとの間には２つのタイミング関係があり得る。データ入力回路５７は、図１０（Ａ）のタイミング関係では、クロック信号ＣＬＫの立ち上がりエッジで最初の信号入力をラッチする。また図１０（Ｂ）のタイミング関係では、クロック信号の立ち下がりエッジで最初の信号入力をラッチする。しかしながら、本発明に於けるように立ち上がりエッジ及び立ち下がりエッジの両エッジで同期をとる方式に於ては、立ち上がりエッジ及び立ち下がりエッジを区別せずに同等に扱うことが望ましい。
【００９９】
そこで図１０（Ａ）のようにクロック信号ＣＬＫの立ち上がりエッジで動作が開始される場合は、内部回路５５及びデータ入力回路５７に供給するクロック信号ＣＬＫは、入力クロック信号ＣＬＫと同相とし、図１０（Ｂ）のようにクロック信号ＣＬＫの立ち下がりエッジで動作が開始される場合には、内部回路５５及びデータ入力回路５７に供給するクロック信号ＣＬＫは、入力クロック信号ＣＬＫと逆相とすることが望ましい。
【０１００】
図１１は、立ち上がりエッジで動作が開始される場合と立ち下がりエッジで動作が開始される場合とで、内部に供給されるクロック信号ＣＬＫの位相を変化させる回路を示す。
図１１の回路は、図６の入力バッファ回路１５Ｂ、クロック順序判定回路６０、及びスイッチ回路６１を含む。入力バッファ回路１５Ｂは、入力されたクロック信号ＣＬＫを検出して、クロック信号ＣＬＫを出力する。入力バッファ回路１５Ｂから出力されたクロック信号ＣＬＫと、インバータ５６によって反転された反転クロック信号／ＣＬＫとは、クロック順序判定回路６０及びスイッチ回路６１に供給される。
【０１０１】
クロック順序判定回路６０は、クロック信号ＣＬＫ及び反転クロック信号／ＣＬＫに加えて、制御信号ＦＬＡＧを入力として受け取る。クロック順序判定回路６０は、制御信号ＦＬＡＧがＨＩＧＨの間にクロック信号がＨＩＧＨからＬＯＷに変化するのか、或いは逆にＬＯＷからＨＩＧＨに変化するのかを判定する。クロック信号がＨＩＧＨからＬＯＷに変化する場合には、クロック順序判定回路６０は、出力端子Ｌ１にＨＩＧＨ信号を出力し、また出力端子Ｌ２にＬＯＷ信号を出力する。逆にクロック信号がＬＯＷからＨＩＧＨに変化する場合には、クロック順序判定回路６０は、出力端子Ｌ１にＬＯＷ信号を出力し、また出力端子Ｌ２にＨＩＧＨ信号を出力する。
【０１０２】
スイッチ回路６１は、Ｐ型ＦＥＴ６２乃至６５と、各々のＰ型ＦＥＴに並列に接続されたＮ型ＦＥＴ６６乃至６９を含む。Ｐ型ＦＥＴ６２及び６４とＮ型ＦＥＴ６７及び６９には、クロック順序判定回路６０の出力端子Ｌ１がゲート入力として接続される。Ｐ型ＦＥＴ６３及び６５とＮ型ＦＥＴ６６及び６８には、クロック順序判定回路６０の出力端子Ｌ２がゲート入力として接続される。
【０１０３】
クロック信号がＨＩＧＨからＬＯＷに変化する場合には、出力端子Ｌ１がＨＩＧＨになり出力端子Ｌ２がＬＯＷになる。従って、Ｐ型ＦＥＴ６３及び６５とＮ型ＦＥＴ６７及び６９がオンになる。これにより、スイッチ回路６１の出力端子ＣＬＫ０には反転クロック信号／ＣＬＫが供給され、出力端子／ＣＬＫ０にはクロック信号ＣＬＫが供給される。
【０１０４】
クロック信号がＬＯＷからＨＩＧＨに変化する場合には、出力端子Ｌ１がＬＯＷになり出力端子Ｌ２がＨＩＧＨになる。従って、Ｐ型ＦＥＴ６２及び６４とＮ型ＦＥＴ６６及び６８がオンになる。これにより、スイッチ回路６１の出力端子ＣＬＫ０にはクロック信号ＣＬＫが供給され、出力端子／ＣＬＫ０には反転クロック信号／ＣＬＫが供給される。
【０１０５】
このようにして、立ち上がりエッジで動作が開始される場合と立ち下がりエッジで動作が開始される場合とで、内部に供給されるクロック信号ＣＬＫ０の位相を逆転させることが出来る。
図１１のクロック順序判定回路６０に於ては、制御信号ＦＬＡＧがオンの間にクロック信号ＣＬＫがＨＩＧＨからＬＯＷに変化した場合と、クロック信号ＣＬＫがＬＯＷからＨＩＧＨに変化した場合とを識別することが必要になる。
【０１０６】
図１２に、クロック信号の変化を識別する回路の一例を示す。図１２に示すように、ラッチ７１及びラッチ７０が、制御信号ＦＬＡＧがＨＩＧＨの間に入力されたクロック信号ＣＬＫのレベルを時系列順に保持する。即ちクロック信号ＣＬＫがＨＩＧＨからＬＯＷに変化する場合、ラッチ７１及び７０は各々、ＨＩＧＨ及びＬＯＷを保持する。ラッチ７１の出力はＡＮＤ回路７２の一方の入力に供給され、ラッチ回路７０の出力はインバータ７３を介してＡＮＤ回路７２のもう一方の入力に供給される。更に、ラッチ７０の出力はＡＮＤ回路７４の一方の入力に供給され、ラッチ回路７１の出力はインバータ７５を介してＡＮＤ回路７４のもう一方の入力に供給される。従ってこの場合、ＡＮＤ回路７２の出力はＨＩＧＨとなり、ＡＮＤ回路７４の出力はＬＯＷとなる。
【０１０７】
逆に、制御信号ＦＬＡＧがＨＩＧＨの間にクロック信号ＣＬＫがＬＯＷからＨＩＧＨに変化する場合には、ラッチ７１及び７０は各々ＬＯＷ及びＨＩＧＨを保持する。従ってこの場合、ＡＮＤ回路７２の出力はＬＯＷになり、ＡＮＤ回路７４の出力はＨＩＧＨになる。
【０１０８】
このようにして、制御信号ＦＬＡＧがオンの間にクロック信号ＣＬＫがＨＩＧＨからＬＯＷに変化した場合と、クロック信号ＣＬＫがＬＯＷからＨＩＧＨに変化した場合とを識別することが可能となる。
前記図９の装置に於ては、信号入力の中間レベルの問題を回避するために制御信号ＦＬＡＧを用いた。この図９の装置の場合、制御信号ＦＬＡＧは装置外部から供給されたが、制御信号ＦＬＡＧを装置内部で生成することが必要な場合もある。以下にそのような場合について説明する。
【０１０９】
例えばメモリに対する従来のデータ書き込みに於ては、コントローラからクロック信号をメモリに供給して、更にそのクロック信号に同期させてアドレス信号をメモリ供給する。更に、コントローラは、そのクロック信号に同期させて書き込みのためのデータ信号をメモリに供給する。一般に、コントローラには数多くのメモリチップが接続されるため、クロック信号及びアドレス信号の供給にはバッファが介される。従って、このバッファにより遅延のために、メモリが受け取るクロック信号と書き込みのためのデータ信号とが同期がとれなくなる可能性がある。このような問題を避けるために、従来のシステムに於ては、バッファによる遅延が問題とならない程度に低い周波数のクロック信号を用いていた。つまりバッファ遅延によって、使用可能なクロック信号の周波数が制限されていた。
【０１１０】
それに対して、図１３のようなシステムが提案されている。このシステムは、コントローラ１００とメモリ１１０を含む。コントローラ１００は、コア回路１０１、システムクロック出力回路１０２、アドレス／コマンド出力回路１０３、エコークロック出力回路１０４、エコークロック入力回路１０５、データ出力回路１０６、及びデータ入力回路１０７を含む。メモリ１１０は、コア回路１１１、システムクロック入力回路１１２、アドレス／コマンド入力回路１１３、エコークロック入力回路１１４、エコークロック出力回路１１５、データ入力回路１１６、及びデータ出力回路１１７を含む。
【０１１１】
コントローラ１００に於て、コア回路１０１は、システムクロック信号ＳＣＬＫを生成してシステムクロック出力回路１０２に供給すると共に、システムクロック信号ＳＣＬＫに同期したアドレス／コマンド信号ＡＤＤ／ＣＭＤを生成してアドレス／コマンド出力回路１０３に供給する。システムクロック信号ＳＣＬＫは、コントローラ１００のシステムクロック出力回路１０２から、メモリ１１０のシステムクロック入力回路１１２に供給される。またアドレス／コマンド信号ＡＤＤ／ＣＭＤは、コントローラ１００のアドレス／コマンド出力回路１０３から、メモリ１１０のアドレス／コマンド入力回路１１３に供給される。このときメモリ１１０に於て、アドレス／コマンド入力回路１１３は、システムクロック入力回路１１２から供給されるシステムクロック信号ＳＣＬＫに同期させて、アドレス／コマンド信号ＡＤＤ／ＣＭＤを受け取る。システムクロック入力回路１１２で受信されたシステムクロック信号ＳＣＬＫと、アドレス／コマンド入力回路１１３で受信されたアドレス／コマンド信号ＡＤＤ／ＣＭＤとは、メモリ１１０のコア回路１１１に供給される。
【０１１２】
データ書き込みの際の動作をまず説明する。コントローラ１００に於て、コア回路１０１は、エコークロック信号ＥＣＬＫを生成してエコークロック出力回路１０４に供給すると共に、エコークロック信号ＥＣＬＫに同期したデータ信号ＤＡＴＡを生成してデータ出力回路１０６に供給する。エコークロック信号ＥＣＬＫは、コントローラ１００のエコークロック出力回路１０４から、メモリ１１０のエコークロック入力回路１１４に供給される。またデータ信号ＤＡＴＡは、コントローラ１００のデータ出力回路１０６から、メモリ１１０のデータ入力回路１１６に供給される。このときメモリ１１０に於て、データ入力回路１１６は、エコークロック入力回路１１４から供給されるエコークロック信号ＥＣＬＫに同期させて、データ信号ＤＡＴＡを受け取る。データ入力回路１１６で受信されたデータ信号ＤＡＴＡは、メモリ１１０のコア回路１１１に供給される。
【０１１３】
データ読み出しの際の動作を説明する。メモリ１１０に於て、コア回路１１１は、エコークロック信号ＥＣＬＫを生成してエコークロック出力回路１１５に供給すると共に、エコークロック信号ＥＣＬＫに同期したデータ信号ＤＡＴＡを生成してデータ出力回路１１７に供給する。エコークロック信号ＥＣＬＫは、メモリ１１０のエコークロック出力回路１１５から、コントローラ１００のエコークロック入力回路１０５に供給される。またデータ信号ＤＡＴＡは、メモリ１１０のデータ出力回路１１７から、コントローラ１００のデータ入力回路１０７に供給される。このときコントローラ１００に於て、データ入力回路１０７は、エコークロック入力回路１０５から供給されるエコークロック信号ＥＣＬＫに同期させて、データ信号ＤＡＴＡを受け取る。データ入力回路１０７で受信されたデータ信号ＤＡＴＡは、コントローラ１００のコア回路１０１に供給される。
【０１１４】
このように、アドレス／コマンド信号ＡＤＤ／ＣＭＤの入力に使用されるクロック信号（システムクロック信号ＳＣＬＫ）と、データ信号ＤＡＴＡの入出力に用いられるクロック信号（エコークロック信号ＥＣＬＫ）とを別々に供給することによって、バッファ遅延によるクロック周波数の問題を解決することが出来る。これは、データ入出力専用のクロック信号ＥＣＬＫが供給されるので、データ信号ＤＡＴＡとシステムクロック信号ＳＣＬＫとの間で同期をとる必要がなくなるからである。
【０１１５】
このようなシステムに於ても、図８に示されたような、信号の中間レベルによる誤った信号検出の問題が存在する。特に、エコークロック信号ＥＣＬＫは一方向ではなく双方向に供給されるので、エコークロック信号ＥＣＬＫの切り替え時には、信号レベルが中間レベルになることを避けられない。
【０１１６】
図９のように、制御信号ＦＬＡＧを用いて入力バッファ回路の電源のオン・オフを制御することにより、信号の中間レベルの問題を回避することが出来る。図９に示した装置に於ては、外部から供給された制御信号ＦＬＡＧを用いて入力バッファ回路を制御していた。これを図１３のシステムに適用すると、コントローラ１００が制御信号ＦＬＡＧをメモリ１１０に供給して、メモリ１１０は制御信号ＦＬＡＧに基づいてシステムクロック入力回路１１２を制御することになる。しかしエコークロック信号ＥＣＬＫに対しては、メモリ１１０内部で制御信号を生成して、この制御信号に基づいてエコークロック入力回路１１４を制御することが考えられる。これはコントローラ１００側でも同様であり、コントローラ１００内部で制御信号を生成して、エコークロック入力回路１０５を制御することが考えられる。
【０１１７】
図１４は、電源制御のための制御信号を生成する回路の一例を示す。この制御信号生成回路１２０は、ラッチ１２１−１乃至１２１−１０と、ＮＡＮＤ回路１２２乃至１３０と、インバータ１３１乃至１４１を含む。図１４に於ては、一例として、図１３のようなメモリ１１０に於てデータ書き込みが行われる際の制御信号生成を示す。
【０１１８】
ラッチ１２１−１乃至１２１−１０は直列に接続されてシフトレジスタを形成する。奇数番のラッチには、ＮＡＮＤ回路１２８及びインバータ１３７を介してクロック信号ＣＬＫが供給される。偶数番のラッチには、ＮＡＮＤ回路１２８とインバータ１３８及び１３９を介してクロック信号ＣＬＫの反転信号が供給される。従って、ラッチ１２１−１乃至１２１−１０よりなるシフトレジスタは、クロック信号ＣＬＫの半サイクル毎にデータを右にシフトする。このシフトレジスタには、ライト信号ＷＲＩＴＥがインバータ１３１を介して格納される。
【０１１９】
ＮＡＮＤ回路１２２乃至１２６は、シフトレジスタ内に格納されシフトされるライト信号に基づいて、適切なタイミングを検出する。検出されたタイミングは、インバータ１３２、１３４、及び１３６を介してＮＡＮＤ回路１２７に入力される。ＮＡＮＤ回路１２７の出力はＮＡＮＤ回路１２８の一方の入力に供給され、ＮＡＮＤ回路１２８のもう一方の入力にはクロック信号ＣＬＫが入力される。これにより、ＮＡＮＤ回路１３２、１３４、及び１３６によって検出されたタイミングに於ては、新たなライト信号ＷＲＩＴＥを受け付けない。
【０１２０】
ＮＡＮＤ回路１２３乃至１２５で検出されたタイミングは、対応するインバータ１３３乃至１３５を介して、ＮＡＮＤ回路１２９に入力される。ＮＡＮＤ回路１２９の出力はインバータ１４０によって反転されて、電源制御信号ＰＯＷＥＲとなる。またＮＡＮＤ回路１２３によって検出されたタイミングはＮＡＮＤ回路１３０の一方の入力に供給され、もう一方の入力にはクロック信号が供給される。ＮＡＮＤ回路１３０の出力はインバータ１４１によって反転されて、信号読み込みを指定する制御信号ＤＤ−ＦＬＡＧとなる。この制御信号ＤＤ−ＦＬＡＧについては後述する。
【０１２１】
このようにして生成された電源制御信号ＰＯＷＥＲによって、図１３のエコークロック入力回路１１４が制御される。図１３に於ては、エコークロック入力回路１１４に対する電源制御が、コア回路１１１から向かう点線の矢印で示されている。図１４と同様の回路を各コマンドに対して用意しておけば、電源制御信号ＰＯＷＥＲ（及び制御信号ＤＤ−ＦＬＡＧ）生成のタイミングを、メモリ１１０に供給されたコマンド（図１４の例においてはライトコマンド）に応じて生成することが出来る。従って、コマンドの種類に応じて、適切なタイミングで各制御信号を生成することが出来る。また図１４と同様の回路が、図１３のコントローラに於ても使用することが出来る。これによるエコークロック入力回路１０５に対する電源制御を、コントローラ１００のコア回路１０１から向かう点線の矢印で示す。
【０１２２】
図１５は、上述のようにして生成された制御信号ＤＤ−ＦＬＡＧと、エコークロック信号ＥＣＬＫとのタイミング関係を示すタイムチャートである。図１５（Ａ）及び（Ｂ）には、異なった２つのタイミング関係が示される。
制御信号ＤＤ−ＦＬＡＧは、エコークロック信号ＥＣＬＫに同期させてデータ信号ＤＡＴＡを読み込む際に、データ読み込みの開始タイミングを指定するための信号である。エコークロック信号ＥＣＬＫのパルス幅を１サイクルとして、この制御信号ＤＤ−ＦＬＡＧの長さは１サイクル以上であり、かつ、エコークロック信号ＥＣＬＫが中間レベルからＬＯＷレベルに移って次にＨＩＧＨレベルになる間にエコークロック信号ＥＣＬＫがＬＯＷである間の長さプラス１サイクル以下である。図１５（Ａ）及び（Ｂ）には、最大長の場合、即ちエコークロック信号ＥＣＬＫがＬＯＷである間の長さプラス１サイクルである場合を示す。即ち、図１５（Ａ）及び（Ｂ）に於ては、エコークロック信号ＥＣＬＫは、中間レベルからＬＯＷレベルになると２サイクルの間ＬＯＷを維持し、その後ＨＩＧＨレベルになる。従って、制御信号ＤＤ−ＦＬＡＧの幅は、３（＝２＋１）サイクル
となる。
【０１２３】
データ信号ＤＡＴＡの読み込み開始のタイミングは、制御信号ＤＤ−ＦＬＡＧ及びエコークロック信号ＥＣＬＫとの論理積をとり、最初に論理積が１となるタイミングである。即ち、図１５（Ａ）及び（Ｂ）に於ては、斜線で示されたエコークロック信号ＥＣＬＫのタイミングで、データ信号ＤＡＴＡの読み込みが開始されることになる。図１５（Ａ）及び（Ｂ）に示されるように、最大長の制御信号ＤＤ−ＦＬＡＧの場合、最大で２サイクルのスキューが許される。即ち、図１４の回路で制御信号ＤＤ−ＦＬＡＧを生成して、データ信号ＤＡＴＡの読み込みタイミングを規定する際、コントローラ１００からメモリ１１０に供給されるエコークロック信号ＥＣＬＫと、メモリ１１０内部で生成された制御信号ＤＤ−ＦＬＡＧとの間には、２サイクル分のずれを許すことが出来る。この自由度のために、システム全体の設計が容易になる。
【０１２４】
図１４の回路に於ては、制御信号ＤＤ−ＦＬＡＧの出力タイミングは回路の結線によって固定されていたが、これを所定のプログラムによって制御可能にすることが考えられる。
図１６は、制御信号ＤＤ−ＦＬＡＧのタイミングを所定のプログラムによって制御可能な回路の一例を示す。図１６の回路は、第１のタイミング回路１５０と第２のタイミング回路１６０を含む。
【０１２５】
第１のタイミング回路１５０は、ラッチ１５１−１乃至１５１−５、ＮＯＲ回路１５２−１乃至１５２−４、ＮＡＮＤ回路１５３−１乃至１５３−５、レジスタ１５４−１及び１５４−２、インバータ１５５−１乃至１５５−５を含む。
ラッチ１５１−１乃至１５１−５は、図１４の回路と同様に直列に接続されてシフトレジスタを形成する。クロック信号ＣＬＫが、インバータ１５５−３或いはインバ−タ１５５−４及び１５５−５を介して、ラッチ１５１−１乃至１５１−５に供給される。シフトレジスタに読み込まれたコマンドＣＭＤは、クロックの半サイクル毎に右にシフトされる。ＮＡＮＤ回路１５３−１乃至１５３−４は、シフトレジスタに格納されたデータを入力として、対応する適当なタイミングを検出する。
【０１２６】
レジスタ１５４−１及び１５４−２に設定されたデータによって、所定のタイミングを設定する。レジスタ１５４−１及び１５４−２に設定されたデータは、ＮＯＲ回路１５２−１乃至１５２−４によってデコードされ、ＮＡＮＤ回路１５３−１乃至１５３−４のうちで、設定されたタイミングに対応する一つをアクティブにする。選択されたタイミングの信号は、ＮＡＮＤ回路１５３−５を介して第２のタイミング回路１６０に供給される。
【０１２７】
第２のタイミング回路は、ラッチ１６１−１乃至１６１−１６、スイッチ回路１６２−１乃至１６２−１６、レジスタ１６３−１乃至１６３−４、インバータ１６４−１乃至１６４−１２、ＮＡＮＤ回路１６５−１乃至１６５−４を含む。第２のタイミング回路に於て、レジスタ１６３−１乃至１６３−４及びスイッチ回路１６２−１乃至１６２−１６を除く部分は、図１４の回路と機能的に同一であるので説明を省略する。
【０１２８】
レジスタ１６３−１乃至１６３−４に設定されたデータによって、所定のタイミングを設定する。レジスタ１６３−１乃至１６３−４に設定されたデータ及びインバータ１６４−１乃至１６４−４によって反転されたデータは、各デコード組合せで、スイッチ回路１６２−１乃至１６２−１６に供給される。各スイッチ回路は、レジスタに設定されたデータを入力とするＮＯＲ回路１７０と、ＮＯＲ回路１７０の出力を受けるインバータ１７１と、ＮＯＲ回路１７０及びインバータ１７１により各々駆動されるＮ型ＦＥＴ１７２とＰ型ＦＥＴ１７３を含む。このスイッチ回路に於て、ＮＯＲ回路１７０の入力信号が全てＬＯＷのとき、Ｎ型ＦＥＴ１７２とＰ型ＦＥＴ１７３とが導通状態となる。これによりラッチ１６１−１乃至１６１−１６のうちで、導通状態となったスイッチ回路に対応する一つからの出力が、インバータ１６４−５及び１６４−６を介して、制御信号ＤＤ−ＦＬＡＧとして出力される。
【０１２９】
このようにして、制御信号ＤＤ−ＦＬＡＧの生成のタイミングを、レジスタに格納されたデ−タに応じて調整することが可能となる。制御信号ＤＤ−ＦＬＡＧのタイミングを所定のプログラム（データ）により制御出来るので、柔軟なシステム設計を行うことが可能となる。
【０１３０】
図１５に於て、制御信号ＤＤ−ＦＬＡＧには、ある程度の時間ずれを容認可能であることを説明した。しかし制御信号ＤＤ−ＦＬＡＧとエコークロック信号ＥＣＬＫとによって設定される開始タイミングで読み込まれたデータには、基本的に１サイクル分の時間ずれしか容認できない。
【０１３１】
図１３を再び参照して、メモリ１１０のコア回路１１１は、システムクロック信号ＳＣＬＫによって駆動される。従って、エコークロック信号ＥＣＬＫとシステムクロック信号ＳＣＬＫとの間のスキュー（ずれ）が、１サイクル以上あると、エコークロック信号ＥＣＬＫに基づいて読み込まれたデータを、コア回路１１１内のメモリコア部分に正常に書き込むことが出来ない。
【０１３２】
この問題を解決するために、読み込まれたデータのシリアル・パラレル変換を行う。図１７に、シリアル・パラレル変換を行う回路を示す。また図１８に、図１７の回路動作を示すタイムチャートを示す。
図１７の回路は、入力バッファ１８０、ラッチ１８１−１乃至１８１−４、ラッチ１８２−１乃至１８２−４、信号線ＳＬ１及びＳＬ２、書き込みアンプラッチ１８３−１乃至１８３−４、第１のクロック生成器１８４、第２のクロック生成器１８５を含む。
【０１３３】
図１７及び図１８を参照して、入力バッファ１８０は、エコークロック信号ＥＣＬＫに同期させて、データＲ１乃至Ｒ４を順番に読み込む。データＲ１乃至Ｒ４は各々、エコークロック信号ＥＣＬＫを基にして第１のクロック生成器１８４が生成したクロックΦ１乃至Φ４によって、ラッチ１８１−１乃至１８１−４に読み込まれる。ラッチ１８１−１乃至１８１−４に読み込まれたデータＲ１乃至Ｒ４は、図１８に示されるように、次のデータが読み込まれるまで４サイクルの間保持される。従って、ラッチ１８１−１乃至１８１−４に保持されているデータＲ１乃至Ｒ４を、システムクロック信号ＳＣＬＫから生成されたクロック信号を用いて検出すれば、エコークロック信号ＥＣＬＫとシステムクロック信号ＳＣＬＫとの間に１サイクル以上のずれがあっても、正しいデータ検出ができる。
【０１３４】
図１７の例においては、第２のクロック生成器１８５が、システムクロック信号ＳＣＬＫを基にして、図１８に示されるようなクロックΦ５及び／Φ５を生成する。このクロックΦ５或いは／Φ５を用いて、ラッチ１８２−１乃至１８２−４は各々、ラッチ１８１−１乃至１８１−４のデータを読み込む。ラッチ１８２−１及び１８２−３は、格納されたデータを信号線ＳＬ１に出力し、ラッチ１８２−２及び１８２−４は、格納されたデータを信号線ＳＬ２に出力する。図１８に、データ信号線ＳＬ１及びＳＬ２に出力されたデータを示す。図１８に示されるように、データ信号線ＳＬ１及びＳＬ２には、データは所定の順番でシリアルに出力される。
【０１３５】
クロックΦ５によってデータＲ１及びＲ２を検出する際、クロックΦ５のタイミングは、ラッチ１８１−１がデータＲ１を保持してかつラッチ１８１−２がデータＲ２を保持する期間であればよい。またクロック／Φ５によってデータＲ３及びＲ４を検出する際、クロック／Φ５のタイミングは、ラッチ１８１−３がデータＲ３を保持してかつラッチ１８１−４がデータＲ４を保持する期間であればよい。従って、システムクロック信号ＳＣＬＫとエコークロック信号ＥＣＬＫとの間のタイミングのずれを、ある程度許容することが出来る。
【０１３６】
図１７の例においては、第２のクロック生成器１８５は更に、システムクロック信号ＳＣＬＫを基にして、図１８に示されるクロックΦ６及び／Φ６を生成する。このクロックΦ６及び／Φ６用いて、書き込みアンプラッチ１８３−１乃至１８３−４は、信号線ＳＬ１及び信号線ＳＬ２に現われるデータを読み込む。
【０１３７】
Φ６の立ち上がりでデータを読み込む書き込みアンプラッチ１８３−１及び１８３−３に於て、Φ６をクロックとして用いてデータＲ１及びＲ２を半サイクルシフトしてやれば、図１８の書き込みアンプラッチ１８３−１乃至１８３−４に示されるように、データＲ１乃至Ｒ４を同一のタイミングで切り替わる信号とすることも出来る。
【０１３８】
このようにして、読み込んだデータをシリアル・パラレル変換することによって、システムクロック信号ＳＣＬＫとエコークロック信号ＥＣＬＫとの間のスキューをある程度許容しながらも、システムクロック信号ＳＣＬＫによる正しいデータ検出が可能となる。
【０１３９】
図１３を再び参照して、前述のように、データ読み出しの場合にはメモリ１１０のコア回路１１１に於て、エコークロック信号ＥＣＬＫを生成する必要がある。この生成されるエコークロック信号ＥＣＬＫは、メモリ１１０に入力されるシステムクロック信号ＳＣＬＫと所定のタイミング関係に設定されることが望ましい。
【０１４０】
図１９に、システムクロック信号ＳＣＬＫと所定の位相関係でエコークロック信号ＥＣＬＫを生成する回路を示す。図１９の回路は、システムクロック入力回路１１２（図１３参照）、エコークロック出力回路１１５（図１３参照）、ＤＬＬ（Ｄｅｌａｙ Ｌａｔｃｈｅｄ Ｌｏｏｐ）２１０及び２２０、位相比較器２３１及び２３２、ＸＯＲ回路２３３、ＡＮＤ回路２３４及び２３５を含む。
【０１４１】
ＤＬＬ２１０は、ディレイライン２１１及び２１２、レジスタアレー２１３、及びレジスタ制御器２１４を含む。レジスタ制御器２１４は、位相比較器２３１からの位相比較結果を入力として、それに基づいてレジスタアレー２１３を制御する。レジスタアレー２１３は、ディレイライン２１１及び２１２に含まれる遅延素子の段数を変化させて、ディレイライン２１１及び２１２を通過する信号の遅延を制御する。このＤＬＬ２１０は、システムクロック信号ＳＣＬＫを位相にして１８０度遅らせた信号を生成するために用いられる。
【０１４２】
システムクロック入力回路１１２で検出されたシステムクロック信号ＳＣＬＫは、ＡＮＤ回路２３４を介して、ＤＬＬ２１０と位相比較器２３１及び２３２に入力される。ＤＬＬ２１０に供給されたシステムクロック信号ＳＣＬＫは、ディレイライン２１２を通り遅延時間Ｔ１だけ遅延する。このディレイライン２１２から出力されるＴ１遅れたシステムクロック信号ＳＣＬＫは、ディレイライン２１１に入力され、更に遅延時間Ｔ１だけ遅延する。従って、ディレイライン２１１の出力は、２Ｔ１だけ遅延したシステムクロック信号ＳＣＬＫとなる。この２Ｔ１遅延したシステムクロック信号ＳＣＬＫは、位相比較器２３１に入力される。位相比較器２３１は、２Ｔ１遅延したシステムクロック信号ＳＣＬＫと元のシステムクロック信号ＳＣＬＫとを位相比較して、両者の位相が等しくなるようにＤＬＬ２１０を制御する。この結果、遅延時間２Ｔ１は位相にして３６０度（１クロックサイクル）になるよう調整される。ＤＬＬ２１０のディレイライン２１２から出力される１８０度（遅延時間Ｔ１）遅れたシステムクロック信号ＳＣＬＫは、ＤＬＬ２２０に入力される。
【０１４３】
ＤＬＬ２１０は、ディレイライン２２１乃至２２３、レジスタアレー２２４、及びレジスタ制御器２２５を含む。レジスタ制御器２２５は、位相比較器２３２からの位相比較結果を入力として、それに基づいてレジスタアレー２２４を制御する。レジスタアレー２２４は、ディレイライン２２１乃至２２３に含まれる遅延素子の段数を変化させて、ディレイライン２２１乃至２２３を通過する信号の遅延を制御する。
【０１４４】
ＤＬＬ２１０から供給された１８０度位相遅延したシステムクロック信号ＳＣＬＫは、ディレイライン２２１に供給される。ディレイライン２２１は、システムクロック信号ＳＣＬＫを、更に遅延時間Ｔ２だけ遅延させる。即ち、ディレイライン２２１の出力は、１８０度プラスＴ２だけ遅延したシステムクロック信号ＳＣＬＫとなる。また元のシステムクロック信号ＳＣＬＫが、ＤＬＬ２２０のディレイライン２２２に入力される。ディレイライン２２２は、ディレイライン２２１の遅延と等しい遅延を生成し、遅延時間Ｔ２だけ遅れたシステムクロック信号ＳＣＬＫを出力する。
【０１４５】
ＤＬＬ２２０のディレイライン２２１から出力される１８０度プラスＴ２だけ遅延されたシステムクロック信号ＳＣＬＫと、ディレイライン２２２から出力されるＴ２遅延されたシステムクロック信号ＳＣＬＫとは、ＸＯＲ回路２３３に入力される。従ってＸＯＲ回路２３３は、元のシステムクロック信号ＳＣＬＫより遅延時間Ｔ２だけ遅れ、かつシステムクロック信号ＳＣＬＫの２倍の周波数を有するエコークロック信号ＥＣＬＫを生成する。このエコークロック信号ＥＣＬＫは、エコークロック出力回路１１５を介して、外部に出力される。
【０１４６】
外部に出力されるのと同一のエコークロック信号ＥＣＬＫが、位相比較器２３２に入力される。位相比較器２３２は、遅延時間Ｔ２だけ遅延したエコークロック信号ＥＣＬＫと元のシステムクロック信号ＳＣＬＫとを位相比較して、両者の位相が等しくなるようにＤＬＬ２２０を制御する。この結果、遅延時間Ｔ２は位相にして３６０度（１クロックサイクル）になるように調整される。即ち、エコークロック信号ＥＣＬＫは、システムクロック信号ＳＣＬＫより位相が３６０度遅れることになる。
【０１４７】
ここでエコークロック信号ＥＣＬＫが２倍の周波数を有しているのは、本システムに於ては、前述のようにクロック信号ＣＬＫ（この場合はシステムクロック信号ＳＣＬＫ）の立ち上がりエッジ及び立ち下がりエッジの両方のエッジを用いて同期をとるからである。即ち両エッジを用いることによって、内部回路の動作周波数は２倍になるので、エコークロック信号ＥＣＬＫも２倍の周波数である必要がある。
【０１４８】
更に、ディレイライン２２３には、ＡＮＤ回路２３５を介して制御信号ＤＤ−ＦＬＡＧが入力される。これによって、制御信号ＤＤ−ＦＬＡＧは１クロックサイクル分だけ遅延される。このようにして制御信号ＤＤ−ＦＬＡＧを１クロックサイクル分遅延させるのは、図１４の回路によって生成された制御信号ＤＤ−ＦＬＡＧは、システムクロック信号ＳＣＬＫとエコークロック信号ＥＣＬＫ間の１サイクル分の遅れを考慮していないからである。
【０１４９】
なおＡＮＤ回路２３４は、読み込みコマンドＲｅａｄが与えられたときだけ、信号入力して図１９の回路を動作させるためのゲートである。またＡＮＤ回路２３５は、書き込みコマンドが与えられたときだけ、制御信号ＤＤ−ＦＬＡＧを入力して、必要な回路を動作させるためのゲートである。これらのゲートによって、不必要な電力消費を抑さえることが可能となる。
【０１５０】
このようにして図１９の回路に於ては、システムクロック信号ＳＣＬＫと所定の位相関係で、エコークロック信号ＥＣＬＫが生成される。具体的には、システムクロック信号ＳＣＬＫのＨＩＧＨ／ＬＯＷ間の切り替えのタイミングと、エコークロック信号ＥＣＬＫのＨＩＧＨ／ＬＯＷ間の切り替えのタイミングとが、揃うことになる。
【０１５１】
図１９のような回路は、メモリ１１０のチップ内で、チップの中央部に配置されることが好ましい。即ち、メモリチップ内のメモリコアを対称な２つのサブコアに分割して、それらのサブコア間に、図１９の回路を配置することが好ましい。
【０１５２】
図２０に、そのようなチップ内部配列の一例を示す。図２０に示されるように、メモリチップ２４０は、複数のアドレス／コマンド入力ピン２５０、複数のデータ入出力ピン２５１、アドレスバス２５２、データバス２５３、分割されたメモリコア２５４及び２５５、及びＤＬＬ回路ユニット２５６を含む。複数のアドレス／コマンド入力ピン２５０から入力されたアドレス／コマンド信号は、アドレスバス２５２を介して、メモリコア２５４及び２５５に供給される。またメモリコア２５４及び２５５に読み込み／書き出しされるデータは、データバス２５３を介して、複数のデータ入出力ピン２５１から入出力される。
【０１５３】
ＤＬＬ回路ユニット２５６は、例えば図１９に示される回路であり、システムクロック信号ＳＣＬＫとエコークロック信号ＥＣＬＫ間とのタイミング関係を調節するものである。図２０に於て、アドレスバス２５２上のデータはシステムクロック信号ＳＣＬＫに同期されるものであり、データバス２５３上のデータはエコークロック信号ＥＣＬＫと同期されるものである。
【０１５４】
図２０のような配置とすることによって、ＤＬＬ回路ユニット２５６からの信号を、チップに分配しやすくなる。またＤＬＬ回路ユニット２５６は、メモリコア２５４及び２５５のインターフェイスを同期させるために用いられるので、信号の流れと同じ方向にシステムクロック信号ＳＣＬＫを伝搬させることが出来る。
【０１５５】
図２０に於てはメモリユニットは２つに分割されているが、２つ以上の幾つかのサブコアに分割し、ＤＬＬ回路ユニットを各サブコア間に分割しても、上記と同様の効果が得られる。
以上、図１３のように２系統のクロック信号を用いるシステムに於て、２系統の同期動作の間でタイミング制御を行う構成について説明した。以下に、２系統のクロック信号を用いるシステムの実装レベルの例を示しておく。
【０１５６】
図２１は、２本以上のクロックを用いてコマンド転送及びデータ転送を行うシステムの具体的な例を示す。図２１（Ａ）は、抵抗Ｒ３を介してホストバスに接続されるバッファ３０１と、抵抗Ｒ１を介してバッファ３０１に接続されるマスターリンクＭａｓｔｅｒ−Ｃ−Ｌｉｎｋ−Ａ及びＭａｓｔｅｒ−Ｃ−Ｌｉｎｋ−Ｂと、抵抗Ｒ２を介してバッファ３０１に接続されるマスターリンクＭａｓｔｅｒ−Ｄ−Ｌｉｎｋ−Ａ、Ｍａｓｔｅｒ−Ｄ−Ｌｉｎｋ−Ｂ、Ｍａｓｔｅｒ−Ｄ−Ｌｉｎｋ−Ｃ、及びＭａｓｔｅｒ−Ｄ−Ｌｉｎｋ−Ｄと、各マスターリンクに接続されるメモリモジュール３００−１乃至３００−４を示す。各メモリモジュールはレジスタバッファ３１０と、メモリチップ３１１及び３１２と、ソケット３１３及び３１４と、レジスタＩＣ３１５（３１５ａ及び３１５ｂ）を含む。図２１（Ｂ）に各メモリモジュール内部の構造を示す。また図２１（Ｃ）は、図２１（Ｂ）を上部から見た平面図である。
【０１５７】
図２１に於ては、システムクロック信号ＳＣＬＫ、アドレス信号ＡＤＤ、及びコマンド信号ＣＭＤを送る配線が、マスターリンクＭａｓｔｅｒ−Ｃ−Ｌｉｎｋ−Ａ、マスターリンクＭａｓｔｅｒ−Ｃ−Ｌｉｎｋ−Ｂ、及びスレーブリンクＳｌａｖｅ−Ｃ−Ｌｉｎｋとして示される。またエコークロック信号ＥＣＬＫ及びデータ信号ＤＡＴＡを送る配線は、マスターリンクＭａｓｔｅｒ−Ｄ−Ｌｉｎｋ−Ａ、Ｍａｓｔｅｒ−Ｄ−Ｌｉｎｋ−Ｂ、Ｍａｓｔｅｒ−Ｄ−Ｌｉｎｋ−Ｃ、及びＭａｓｔｅｒ−Ｄ−Ｌｉｎｋ−Ｄと、スレーブリンクＳｌａｖｅ−Ｄ−Ｌｉｎｋとして示される。マスターリンクとスレーブリンクとの間には、長配線をドライブするためにレジスタバッファ３１０が挿入されている。図２１の構成は図１３の構成とは若干異なるが、メモリチップの一つを選択して、更にレジスタバッファ３１０を省略すれば、図１３の構成と同一の動作を行うことになる。
【０１５８】
【発明の効果】
請求項１の発明に於ては、立ち上がりエッジを検出するための第１のアンプと立ち下がりエッジを検出するための第２のアンプとを個別に設けて、フィードバック信号により第１のアンプと第２のアンプとを制御するので、立ち上がりエッジと立ち下がりエッジとの両方のエッジを正確に検出することができる。
【０１５９】
請求項２の発明に於ては、フィードバック信号により第１のアンプと第２のアンプとの駆動電流を制御するので、高速な動作が可能となる。
請求項３の発明に於ては、第１のアンプと第２のアンプとは、他方のアンプがエッジを検出する直前には駆動電流量が減少されているので、入力信号の変化に迅速に反応できる状態にあり、高速な動作が可能となる。
【０１６０】
請求項４の発明に於ては、少なくとも幾らかの駆動電流を流すことによって、装置の誤動作を防ぐことができる。
請求項５の発明に於ては、単純な回路で高速な動作を実現することができる。
請求項６の発明に於ては、単純な回路で高速な動作を実現することができる。
【０１６１】
請求項７の発明に於ては、入力信号が停止した場合でもラッチ回路が出力信号を保持するので、誤った出力が現われることを防ぐことができる。
請求項８の発明に於ては、入力信号をクロック信号とした場合に、クロック信号の２倍の周波数で内部回路が動作できるので、高速な動作が可能となる。
【０１６２】
請求項９の発明に於ては、入力信号をクロック信号とした場合に、クロック信号の２倍の周波数でラッチ型入力回路が動作できるので、高速な入力動作が可能となる。
請求項１０の発明に於ては、入力信号をクロック信号とした場合に、クロック信号の２倍の周波数でラッチ型入力回路が動作できるので、高速な入力動作が可能となる。
【０１６３】
請求項１１の発明に於ては、高速なメモリ入出力を実現することが可能となる。
請求項１２の発明に於ては、入力信号が中間レベルにある場合に第１のアンプ及び第２のアンプを非動作状態とすることが出来るので、誤った入力信号を検出する可能性を排除することができる。
【０１６４】
請求項１３の発明に於ては、入力信号が中間レベルにある場合に第１のアンプ及び第２のアンプを非動作状態とすることが出来るので、誤った入力信号を検出する可能性を排除することができる。
請求項１４の発明に於ては、内部回路が立ち上がりエッジから動作を開始する場合と立ち下がりエッジから動作を開始する場合とで、内部回路に供給するクロックの位相を逆転することができる。
【０１６５】
請求項１５の発明の装置は、２系統のクロック信号を用いる装置に於て、第１のクロック信号に基づくタイミングで、第２のクロック信号に同期したデータ受信動作を開始することが出来るので、２系統の同期動作の間でタイミング制御を行うことができる。
【０１６６】
請求項１６の発明に於ては、第２のクロック信号が中間レベルにある場合に第２のクロック入力回路を非動作状態としておいて、クロックが再開されたときにクロック信号検出を開始するので、誤ったクロック検出を排除することができる。
【０１６７】
請求項１７の発明に於ては、異なった同期に基づく２系統のデータ受信動作の間で、データ受信タイミングの制御を行うことが可能となる。
請求項１８の発明に於ては、異なった同期に基づく２系統のデータ受信動作の間で、一方の系統から入力された信号の内容に基づいて、他方の系統から入力される信号のタイミングを予測して、適切なタイミングでデータ信号の受信を開始することが出来る。
【０１６８】
請求項１９の発明に於ては、データ信号受信開始のタイミングをプログラミングによって制御することが出来る。
請求項２０の発明に於ては、受信制御信号のタイミングと第２のクロックパルスの開始タイミングとの間で、最大でＮ単位時間のずれを許容することが出来る。
【０１６９】
請求項２１の発明に於ては、受信開始タイミングを正確に設定することが出来る。
請求項２２の発明に於ては、第２のデータ信号をシリアル・パラレル変換して複数のラッチに格納し、格納された並列データを第３のクロック信号を用いて取り出すので、第２のクロック信号と第３のクロック信号との間のタイミングのずれをラッチの個数に略比例する大きさまで許容することが出来る。
【０１７０】
請求項２３の発明に於ては、並列データを取り出す第３のクロック信号は第１のクロック信号に基づいて生成されるので、第１のクロック信号と第２のクロック信号との間のタイミングのずれを吸収することが出来る。
請求項２４の発明に於ては、並列データに変換されたデータを直列データに戻すことが出来る。
【０１７１】
請求項２５の発明に於ては、第１のクロック信号とデータ出力同期用の第３のクロック信号との間で、信号レベルの切り替わりのタイミングを揃えることが出来る。
請求項２６の発明に於ては、第１のクロック信号と第３のクロック信号との位相を比較して調整することによって、両クロック信号間での信号レベルの切り替わりのタイミングを揃えることが出来る。
【０１７２】
請求項２７の発明に於ては、単純な回路を用いて、第１のクロック信号と第３のクロック信号との位相を比較して調整することが出来る。
請求項２８の発明に於ては、無駄な電力消費を防ぐことが出来る。
請求項２９の発明に於ては、クロック生成手段からの信号を、チップ内部で各回路に分配しやすくなる。
【０１７３】
請求項３０の発明に於ては、メモリコア回路に対する信号の流れと同じ方向にクロック信号を伝搬させることが出来る。
請求項３１の発明に於ては、クロック生成手段からの信号を、チップ内部で各回路に分配しやすくなる。
【０１７４】
請求項３２の発明の装置は、２系統のクロック信号を用いる装置に於て、第１のクロック信号に基づくタイミングで、第２のクロック信号に同期したデータ受信動作を開始することが出来るので、２系統の同期動作の間でタイミング制御を行うことができる。
【０１７５】
請求項３３の発明に於ては、第２のクロック信号が中間レベルにある場合にクロック入力回路を非動作状態としておいて、クロックが再開されたときにクロック信号検出を開始するので、誤ったクロック検出を排除することができる。
請求項３４の発明に於ては、異なった同期に基づく２系統のデータ入出力動作の間で、データ受信タイミングの制御を行うことが可能となる。
【０１７６】
請求項３５の発明に於ては、異なった同期に基づく２系統のデータ入出力動作の間で、一方の系統で送信した信号の内容に基づいて、他方の系統から入力される信号のタイミングを予測して、適切なタイミングでデータ信号の受信を開始することが出来る。
【０１７７】
請求項３６の発明に於ては、異なった同期に基づく２系統のデータ受信動作の間で、データ受信タイミングの制御を行うことが可能となる。
請求項３７の発明に於ては、異なった同期に基づく２系統のデータ受信動作の間で、一方の系統から入力された信号の内容に基づいて、他方の系統から入力される信号のタイミングを予測して、適切なタイミングでデータ信号の受信を開始することが出来る。
【０１７８】
請求項３８の発明に於ては、データ信号受信開始のタイミングをプログラミングによって制御することが出来る。
請求項３９乃至４４の発明に於ては、上記発明を用いた集積回路装置、半導体記憶装置、或いは集積回路システムを提供することが出来る。
【図面の簡単な説明】
【図１】本発明の原理による入力バッファ回路の構成図である。
【図２】本発明の原理による入力バッファ回路の動作を説明するタイムチャートである。
【図３】本発明の入力バッファ回路の第１の実施例を示す回路図である。
【図４】図３の入力バッファ回路の動作を説明するタイムチャートである。
【図５】本発明の入力バッファ回路の第１の実施例の変形例を示す回路図である。
【図６】本発明の入力バッファ回路の第２の実施例を示す回路図である。
【図７】本発明の入力バッファ回路を応用した際のデータ入力回路周辺の構成を示す図である。
【図８】信号が中間レベルにあるときの問題点を説明するための図である。
【図９】信号が中間レベルにあるときの問題点を解決するために本発明の入力バッファ回路を応用した際のデータ入力回路周辺の構成を示す図である。
【図１０】図９の構成に於ける制御信号とクロック信号とのタイミング関係を示すタイムチャートである。
【図１１】制御信号とクロック信号とのタイミング関係に応じて内部に供給するクロックを切り替えるシステムの構成を示す図である。
【図１２】図１１のクロック順序判定回路の概略構成を示す図である。
【図１３】異なった２系統のクロックを用いるシステムの構成を示す図である。
【図１４】図１３のシステムに於て、コマンドに応じて適切なタイミングの制御信号を生成するための回路を示す図である。
【図１５】図１３の回路で生成される制御信号ＤＤ−ＦＬＡＧとエコークロック信号との関係を示すタイムチャートである。
【図１６】図１３のシステムに於て、コマンドに応じて適切なタイミングの制御信号を生成するための回路の別の例を示す図である。
【図１７】図１３のシステムに於て、データ入力をシリアル・パラレル変換することによって、２系統のクロック信号間のスキューを吸収する構成を示す図である。
【図１８】図１７の構成の動作を説明するタイムチャートである。
【図１９】図１３のシステムに於て、システムクロック信号からエコークロック信号を生成する回路の構成図である。
【図２０】図１９の回路をメモリチップに配置する際の配置を示す図である。
【図２１】（Ａ）、（Ｂ）、及び（Ｃ）は、異なった２系統のクロックを用いるシステムの具体的構成を示す図である。
【図２２】従来の入力バッファ回路の回路図である。
【図２３】図２２の回路の動作を説明するタイムチャートである。
【図２４】図２２の回路に於て、クロック信号周波数が増大した場合の問題点を示すためのタイムチャートである。
【符号の説明】
１１ 立ち上がりエッジ検出器
１２ 立ち下がりエッジ検出器
１３ バッファ
１５、１５Ａ、１５Ｂ 入力バッファ回路
２０ 立ち上がりエッジ検出器
３０ 立ち下がりエッジ検出器
５１ マスターラッチ
５２ マスターラッチ
５３ スレーブラッチ
５４ スレーブラッチ
５５ 内部回路
５７ データ入力回路
５８ 電源制御ユニット
６０ クロック順序判定回路
６１ スイッチ回路
１００ コントローラ
１０１ コア回路
１０２ システムクロック出力回路
１０３ アドレス／コマンド出力回路
１０４ エコークロック出力回路
１０５ エコークロック入力回路
１０６ データ出力回路
１０７ データ入力回路
１１０ メモリ
１１１ コア回路
１１２ システムクロック入力回路
１１３ アドレス／コマンド入力回路
１１４ エコークロック入力回路
１１５ エコークロック出力回路
１１６ データ入力回路
１１７ データ出力回路
１２０ 制御信号生成回路
１５０ タイミング回路
１６０ タイミング回路
１８０ 入力バッファ
１８４ クロック生成器
１８５ クロック生成器
２１０ ＤＬＬ
２２０ ＤＬＬ
２３１ 位相比較器
２３２ 位相比較器
２４０ チップ
２５０ アドレス／コマンド入力ピン
２５１ データ入出力ピン
２５２ アドレスバス
２５３ データバス
２５４、２５５ メモリコア
２５６ ＤＬＬ回路ユニット
【発明の属する技術分野】
本発明は一般に、半導体装置の入力回路に関し、詳しくは高速な信号周波数で動作する半導体装置の入力回路に関する。
【０００２】
【従来の技術】
図２２に、一般に半導体装置に於て用いられる従来の入力バッファの一例を示す。この入力バッファは、カレントミラーアンプを用いるものであり、Ｐ型ＦＥＴ（電界効果トランジスタ）１及び２とＮ型ＦＥＴ３乃至５を含むカレントミラーアンプと、Ｎ型ＦＥＴ３のドレイン側のポイントＡに接続されたインバータ６乃至８を含む。ここでインバータ６乃至８は、出力端子Ｏｕｔに対する駆動バッファとして働く。電源端子ＰＯＷＥＲ−ｏｎに印加する電圧によって、カレントミラーアンプの動作がオン・オフされる。
【０００３】
入力端子ＣＬＫ−ｉｎに入力されたクロック信号ＣＬＫは、参照電圧端子Ｖｒｅｆに印加される参照基準電圧Ｖｒｅｆと比較され、クロック信号が参照基準電圧Ｖｒｅｆより大きいときに、ポイントＡの電位はＬＯＷとなる。従ってこの場合、インバータ６乃至８によって反転されたＨＩＧＨ信号が、出力端子Ｏｕｔに現われる。クロック信号が参照基準電圧Ｖｒｅｆより小さいときには、ポイントＡの電位はＨＩＧＨとなり、インバータ６乃至８によって反転されたＬＯＷ信号が出力端子Ｏｕｔに現われる。この図２２の入力バッファの動作に於けるクロック信号ＣＬＫ、ポイントＡに於ける電位、及び参照基準電圧Ｖｒｅｆの関係を図２３に示す。
【０００４】
【発明が解決しようとする課題】
しかしながら図２２のような入力バッファに於ては、クロック信号の周波数が高くなった場合や電流マージンが小さくなった場合に、正常に動作しなくなるという問題点がある。特に図２３に示されるように、Ｎ型ＦＥＴ３のゲート電位（クロック信号ＣＬＫ）とドレイン電位（ポイントＡ電位）とが逆位相で動作するため、クロック信号ＣＬＫの周波数が高くなった場合には、ゲート及びドレイン間の寄生容量によるポイントＡの信号劣化が顕著になる。この様子の一例を図２４に示す。
【０００５】
図２４に示される例においては、ポイントＡに現われる信号は電流マージンが小さくなっただけである。しかしクロック信号ＣＬＫの周波数が更に高くなった場合には、信号劣化は更に増大して、ポイントＡに現われる信号は殆ど雑音と区別がつかなくなる。また図２４のように電流マージンが小さくなっただけでも、ポイントＡの信号を入力とするインバータ６が正常に動作しなくなるという問題がある。
【０００６】
従って本発明は、高周波数のクロック入力に対応できる入力バッファ回路を提供することを目的とする。
また高周波数のクロック入力に対応できる入力バッファ回路を提供することによって、従来は不可能であった様々なシステム構成が可能となる。従って本発明の更なる目的は、高周波数のクロック入力に対応したシステム構成を提供することを目的とする。
【０００７】
【課題を解決するための手段】
請求項１の発明に於ては、入力バッファ回路は、第１の入力信号の立ち上がりエッジを検出して出力信号に第１の変化をもたらす第１のアンプと、該第１の入力信号の立ち下がりエッジを検出して該出力信号に第２の変化をもたらす第２のアンプと、該出力信号を該第１のアンプと該第２のアンプにフィードバックするフィードバック経路を含み、該フィードバック信号によって該第１の変化のタイミングが該第１のアンプのみに依存するように該第２のアンプの動作を制御し該第２の変化のタイミングが該第２のアンプのみに依存するように該第１のアンプの動作を制御するように構成されていることを特徴とする。
【０００８】
請求項２の発明に於ては、請求項１記載の入力バッファ回路に於て、前記第１のアンプは該第１のアンプを駆動する第１の電流量を制御する第１の手段を含み、前記第２のアンプは該第２のアンプを駆動する第２の電流量を制御する第２の手段を含み、該第１の手段及び該第２の手段は各々、前記フィードバック信号に基づいて該第１の電流量及び該第２の電流量を制御するように構成されていることを特徴とする。
【０００９】
請求項３の発明に於ては、請求項２記載の入力バッファ回路に於て、前記出力信号の前記第１の変化から前記第２の変化に至る間は前記第１の手段が前記第１の電流量を減少させ、前記出力信号に於ける前記第２の変化から前記第１の変化に至る間は前記第２の手段が前記第２の電流量を減少させることを特徴とする。
【００１０】
請求項４の発明に於ては、請求項３記載の入力バッファ回路に於て、前記第１の手段及び前記第２の手段が各々前記第１の電流量及び前記第２の電流量を減少させる際に、少なくともゼロでない電流を流すことを特徴とする。
請求項５の発明に於ては、請求項３記載の入力バッファ回路に於て、前記第１のアンプはＮ型ＦＥＴを入力ゲートに用いた差動回路であり、前記第２のアンプはＰ型ＦＥＴを入力ゲートに用いた差動回路であることを特徴とする。
【００１１】
請求項６の発明に於ては、請求項３記載の入力バッファ回路に於て、前記第１のアンプはＮ型ＦＥＴを入力ゲートに用いたカレントミラーアンプであり、前記第２のアンプはＰ型ＦＥＴを入力ゲートに用いたカレントミラーランプであることを特徴とする。
【００１２】
請求項７の発明に於ては、請求項３記載の入力バッファ回路に於て、該出力信号をラッチするラッチ回路を更に含むことを特徴とする。
請求項８の発明に於ては、集積回路装置は、請求項１記載の入力バッファ回路に加え、前記第１の入力信号の前記立ち上がりエッジ及び前記立ち下がりエッジに各々対応する前記出力信号の第１の変化及び第２の変化の両方に同期して動作する回路を更に含む。
【００１３】
請求項９の発明に於ては、請求項８記載の集積回路装置に於て、前記回路は、第２の入力信号を受信するためのラッチ型入力回路であることを特徴とする。
請求項１０の発明に於ては、請求項９記載の集積回路装置に於て、前記回路は、前記第１の変化に反応して前記第２の入力信号をラッチする第１のラッチ回路と、前記第２の変化に反応して該第２の入力信号をラッチする第２のラッチ回路とを含むことを特徴とする。
【００１４】
請求項１１の発明に於ては、半導体記憶装置は、請求項１０記載の集積回路装置に加え、前記第２の入力信号を格納するためのメモリコア回路を更に含むことを特徴とする。
請求項１２の発明に於ては、集積回路装置は、請求項３記載の入力バッファ回路に加え、制御信号を受信する制御信号受信回路を更に含み、前記第１の手段及び前記第２の手段のオン・オフを該制御信号によって制御することによって、前記第１の入力信号の入力開始のタイミングを該制御信号により制御することを特徴とする。
【００１５】
請求項１３の発明に於ては、請求項８記載の集積回路装置に於て、制御信号を受信する制御信号受信回路を更に含み、前記第１のアンプ及び前記第２のアンプの駆動・非駆動を該制御信号によって制御することによって、前記第１の入力信号の入力開始のタイミングを該制御信号により制御することを特徴とする。
【００１６】
請求項１４の発明に於ては、請求項１３記載の集積回路装置に於て、前記入力開始後に検出された前記第１の入力信号の最初のエッジが前記立ち上がりエッジと前記立ち下がりエッジのいずれであるかを判定する手段と、判定結果に基づいて、該最初のエッジが該立ち上がりエッジである場合には前記出力信号を前記回路に供給し、該最初のエッジが該立ち下がりエッジである場合には前記出力信号を反転させて前記回路に供給する手段を更に含むことを特徴とする。
【００１７】
請求項１５の発明に於ては、集積回路装置は、第１のクロック信号を受信する第１のクロック入力回路と、受信された該第１のクロック信号に同期して第１のデータ信号を受信する第１のデータ入力回路と、第２のクロック信号を受信する第２のクロック入力回路と、受信された該第２のクロック信号に同期して第２のデータ信号を受信する第２のデータ入力回路と、該第１のデータ信号の受信開始タイミングに応じて、該第２のデータ信号の受信開始タイミングを制御する制御回路を含むことを特徴とする。
【００１８】
請求項１６の発明に於ては、請求項１５記載の集積回路装置に於て、前記制御回路は前記第１のデータ信号の受信開始タイミングに基づいて電源制御信号を生成する電源制御信号生成手段を含み、前記第２のクロック入力回路は該電源制御信号を受け取ったタイミングで駆動電流がオンされることを特徴とする。
【００１９】
請求項１７の発明に於ては、請求項１６記載の集積回路装置に於て、前記制御回路は前記第１のデータ信号の受信開始タイミングに基づいて受信制御信号を生成する受信制御信号生成手段を更に含み、前記第２のデータ入力回路は該受信制御信号を受け取ったタイミング及び前記第２のクロック信号に応じて前記第２のデータ信号の受信を開始することを特徴とする。
【００２０】
請求項１８の発明に於ては、請求項１７記載の集積回路装置に於て、前記受信制御信号生成手段は、受信された前記第１のデータ信号の内容に応じたタイミングで前記受信制御信号を生成することを特徴とする。
請求項１９の発明に於ては、請求項１７記載の集積回路装置に於て、前記受信制御信号生成手段は、情報を格納する格納手段と、該格納手段に格納された該情報に応じて前記受信制御信号を生成するタイミングを調整する手段を含むことを特徴とする。
【００２１】
請求項２０の発明に於ては、請求項１７記載の集積回路装置に於て、前記受信制御信号生成手段は、前記第２のクロックのパルス長を１単位時間として、前記第２のクロックが中間レベルからＮ単位時間の第１のレベルを経て第２のレベルになる際に、前記受信制御信号を１以上かつＮ＋１以下の長さとすることを特徴とする。
【００２２】
請求項２１の発明に於ては、請求項２０記載の集積回路装置に於て、前記第２のデータ信号の受信開始タイミングは、前記受信制御信号と前記第２のクロック信号の前記第２のレベルとが初めて重なるタイミングであることを特徴とする。請求項２２の発明に於ては、請求項１７記載の集積回路装置に於て、前記第２のデータ入力回路が前記第２のデータ信号の受信開始タイミングから連続して受信した複数のデータを個々に分けて格納する所定個数のラッチと、該ラッチに格納されたデータを少なくとも一つの第３のクロック信号に基づいて取り出すデータ取り出し手段を含むことを特徴とする。
【００２３】
請求項２３の発明に於ては、請求項２２記載の集積回路装置に於て、前記少なくとも一つの第３のクロック信号を前記第１のクロック信号に基づいて生成する手段を更に含むことを特徴とする。
請求項２４の発明に於ては、請求項２２又は２３記載の集積回路装置に於て、内部データバスを更に含み、前記データ取り出し手段は前記少なくとも一つの第３のクロック信号に基づいて前記データを該内部データバスにシリアルに出力することを特徴とする。
【００２４】
請求項２５の発明に於ては、請求項１５記載の集積回路装置に於て、第４のクロック信号を出力するクロック出力回路と、該第４のクロック信号に同期して第４のデータ信号を出力するデータ出力回路と、前記第１のクロック信号とエッジタイミングが揃った該第４のクロック信号を該第１のクロック信号に基づいて生成するクロック生成手段を更に含むことを特徴とする。
【００２５】
請求項２６の発明に於ては、請求項２５記載の集積回路装置に於て、前記クロック生成手段は、内部信号を生成する内部信号生成手段と、該内部信号と該第１のクロック信号との位相差を比較する位相比較手段と、該位相差がゼロになるように該内部信号生成手段を制御する手段を含むことを特徴とする。
【００２６】
請求項２７の発明に於ては、請求項２６記載の集積回路装置に於て、前記クロック手段はＤＬＬ（ｄｅｌａｙ ｌａｔｃｈｅｄ ｌｏｏｐ）回路であることを特徴とする。
請求項２８の発明に於ては、請求項２７記載の集積回路装置に於て、前記クロック生成手段は、前記第４のデータ信号を出力する場合のみ該クロック生成手段を動作させる動作制御手段を更に含むことを特徴とする。
【００２７】
請求項２９の発明に於ては、半導体記憶装置は、請求項２５記載の集積回路装置に加え、前記第１のデータ信号に基づいて、前記第２のデータ信号が書き込まれ、前記第４のデータ信号が読み出されるメモリコア回路を有し、前記第１のクロック入力回路と、前記第１のデータ入力回路と、前記第２のクロック入力回路と、前記第２のデータ入力回路と、前記クロック出力回路と、前記データ出力回路と、前記クロック生成手段と、該メモリコア回路がチップ上に配置され、該クロック生成手段は該チップの略中央部に配置されることを特徴とする。
【００２８】
請求項３０の発明に於ては、請求項２９記載の半導体記憶装置に於て、前記メモリコア回路は互いに対称な第１のメモリコア回路と第２のメモリコア回路とを含み、前記チップ上で該第１のメモリコア回路と該第２のメモリコア回路との間に該クロック生成手段が配置されることを特徴とする。
【００２９】
請求項３１の発明に於ては、半導体記憶装置は、請求項２５記載の集積回路装置に加え、前記第１のデータ信号に基づいて、前記第２のデータ信号が書き込まれ、前記第４のデータ信号が読み出される複数のメモリコア回路を有し、前記第１のクロック入力回路と、前記第１のデータ入力回路と、前記第２のクロック入力回路と、前記第２のデータ入力回路と、前記クロック出力回路と、前記データ出力回路と、前記クロック生成手段と、該複数のメモリコア回路がチップ上に配置され、該クロック生成手段は該複数のメモリコア回路の間に配置されることを特徴とする。
【００３０】
請求項３２の発明に於ては、集積回路装置は、第１のクロック信号を送信するクロック出力回路と、該第１のクロック信号に同期して第１のデータ信号を送信するデータ出力回路と、第２のクロック信号を受信するクロック入力回路と、受信された該第２のクロック信号に同期して第２のデータ信号を受信するデータ入力回路と、該第１のデータ信号の送信開始タイミングに応じて、該第２のデータ信号の受信開始タイミングを制御する制御回路を含むことを特徴とする。
【００３１】
請求項３３の発明に於ては、請求項３２記載の集積回路装置に於て、前記制御回路は前記第１のデータ信号の送信開始タイミングに基づいて電源制御信号を生成する電源制御信号生成手段を含み、前記クロック入力回路は該電源制御信号を受け取ったタイミングで駆動電流がオンされることを特徴とする。
【００３２】
請求項３４の発明に於ては、請求項３３記載の集積回路装置に於て、前記制御回路は前記第１のデータ信号の送信開始タイミングに基づいて受信制御信号を生成する受信制御信号生成手段を更に含み、前記データ入力回路は該受信制御信号を受け取ったタイミング及び前記第２のクロック信号に応じて前記第２のデータ信号の受信を開始することを特徴とする。
【００３３】
請求項３５の発明に於ては、請求項３４記載の集積回路装置に於て、前記受信制御信号生成手段は、前記第１のデータ信号の内容に応じたタイミングで前記受信制御信号を生成することを特徴とする。
請求項３６の発明に於ては、請求項１５記載の集積回路装置に於て、前記制御回路は、前記第１のデータ信号を受信開始したサイクルから前記第２のデータ信号の受信開始サイクルまでの遅れを設定するレイテンシ設定回路を含み、前記第２のデータ入力回路は該レイテンシ設定回路が生成する電源制御信号を受け取ったタイミングで駆動電流がオンされることを特徴とする。
【００３４】
請求項３７の発明に於ては、請求項３６記載の集積回路装置に於て、前記レイテンシ設定回路は、前記第１のデータ信号の内容に応じてレイテンシを設定することを特徴とする。
請求項３８の発明に於ては、請求項３６記載の集積回路装置に於て、前記制御回路は更に、レイテンシをプログラムするレイテンシ・プログラム手段を含み、前記第１のデータ信号の内容と該レイテンシ・プログラム手段に記憶されたデータに応じてレイテンシを設定することを特徴とする。
【００３５】
請求項３９の発明に於ては、集積回路装置は、第１の入力信号の立ち上がりエッジを検出して出力信号に第１の変化をもたらす第１のアンプと、該第１の入力信号の立ち下がりエッジを検出して該出力信号に第２の変化をもたらす第２のアンプと、該出力信号を該第１のアンプと該第２のアンプにフィードバックするフィードバック経路を含み、該フィードバック信号によって該第１の変化のタイミングが該第１のアンプのみに依存するように該第２のアンプの動作を制御し該第２の変化のタイミングが該第２のアンプのみに依存するように該第１のアンプの動作を制御するように構成されていることを特徴とする入力バッファ回路を含む。
【００３６】
請求項４０の発明に於ては、半導体記憶装置は、請求項１３記載の集積回路装置に加えて、前記回路は第２の入力信号を受信するためのラッチ型入力回路であって、前記第２の入力信号を格納するためのメモリコア回路を更に含むことを特徴とする。
【００３７】
請求項４１の発明に於ては、半導体記憶装置は、請求項１５記載の集積回路に加え、前記第１のデータ信号に応答して、第２のデータ信号を格納するメモリコア回路を有することを特徴とする。
請求項４２の発明に於ては、半導体記憶装置は、請求項２２に於て、前記複数のデータはメモリコア回路に対する書き込みデータであることを特徴とする。
【００３８】
請求項４３の発明に於ては、半導体記憶装置は、請求項２５に於て、前記第４のデータ信号は、メモリコア回路からの読み出し信号であることを特徴とする。請求項４４の発明に於ては、集積回路システムは、第１のクロック信号を受信する第１のクロック入力回路と、受信された該第１のクロック信号に同期して第１のデータ信号を受信する第１のデータ入力回路と、第２のクロック信号を受信する第２のクロック入力回路と、受信された該第２のクロック信号に同期して第２のデータ信号を受信する第２のデータ入力回路と、第３のクロック信号を出力する第１のクロック出力回路と、該第３のクロック信号に同期して第３のデータ信号を出力する第１のデータ出力回路と、該第１のデータ信号の受信開始タイミングに応じて、該第２のデータ信号の受信開始タイミングを制御する制御回路
を含む第１の集積回路と、該第１のクロック信号を送信する第２のクロック出力回路と、該第１のクロック信号に同期して該第１のデータ信号を送信する第２のデータ出力回路と、該第２のクロック信号を送信する第３のクロック出力回路と、該第２のクロック信号に同期して該第２のデータ信号を送信する第３のデータ出力回路と、該第３のクロック信号を受信する第３のクロック入力回路と、受信された該第３のクロック信号に同期して該第３のデータ信号を受信する第３のデータ入力回路と、該第１のデータ信号の送信開始タイミングに応じて、該第３のデータ信号の受信開始タイミングを制御する制御回路を含む第２の集積回路を含むことを特徴とする。
【００３９】
請求項１の発明に於ては、立ち上がりエッジを検出するための第１のアンプと立ち下がりエッジを検出するための第２のアンプとを個別に設けて、フィードバック信号により第１のアンプと第２のアンプとを制御するので、立ち上がりエッジと立ち下がりエッジとの両方のエッジを正確に検出することができる。
【００４０】
請求項２の発明に於ては、フィードバック信号により第１のアンプと第２のアンプとの駆動電流を制御するので、高速な動作が可能となる。
請求項３の発明に於ては、第１のアンプと第２のアンプとは、他方のアンプがエッジを検出する直前には駆動電流量が減少されているので、入力信号の変化に迅速に反応できる状態にあり、高速な動作が可能となる。
【００４１】
請求項４の発明に於ては、少なくとも幾らかの駆動電流を流すことによって、装置の誤動作を防ぐことができる。
請求項５の発明に於ては、単純な回路で高速な動作を実現することができる。
請求項６の発明に於ては、単純な回路で高速な動作を実現することができる。
【００４２】
請求項７の発明に於ては、入力信号が停止した場合でもラッチ回路が出力信号を保持するので、誤った出力が現われることを防ぐことができる。
請求項８の発明に於ては、入力信号をクロック信号とした場合に、クロック信号の２倍の周波数で内部回路が動作できるので、高速な動作が可能となる。
【００４３】
請求項９の発明に於ては、入力信号をクロック信号とした場合に、クロック信号の２倍の周波数でラッチ型入力回路が動作できるので、高速な入力動作が可能となる。
請求項１０のに於ては、入力信号をクロック信号とした場合に、クロック信号の２倍の周波数でラッチ型入力回路が動作できるので、高速な入力動作が可能となる。
【００４４】
請求項１１の発明に於ては、高速なメモリ入出力を実現することが可能となる。
請求項１２の発明に於ては、入力信号が中間レベルにある場合に第１のアンプ及び第２のアンプを非動作状態とすることが出来るので、誤った入力信号を検出する可能性を排除することができる。
請求項１３の発明に於ては、入力信号が中間レベルにある場合に第１のアンプ及び第２のアンプを非動作状態とすることが出来るので、誤った入力信号を検出する可能性を排除することができる。
【００４５】
請求項１４の発明に於ては、内部回路が立ち上がりエッジから動作を開始する場合と立ち下がりエッジから動作を開始する場合とで、内部回路に供給するクロックの位相を逆転することができる。
請求項１５の発明に於ては、２系統のクロック信号を用いる装置に於て、第１のクロック信号に基づくタイミングで、第２のクロック信号に同期したデータ受信動作を開始することが出来るので、２系統の同期動作の間でタイミング制御を行うことができる。
【００４６】
請求項１６の発明に於ては、第２のクロック信号が中間レベルにある場合に第２のクロック入力回路を非動作状態としておいて、クロックが再開されたときにクロック信号検出を開始するので、誤ったクロック検出を排除することができる。
【００４７】
請求項１７の発明に於ては、異なった同期に基づく２系統のデータ受信動作の間で、データ受信タイミングの制御を行うことが可能となる。
請求項１８の発明に於ては、異なった同期に基づく２系統のデータ受信動作の間で、一方の系統から入力された信号の内容に基づいて、他方の系統から入力される信号のタイミングを予測して、適切なタイミングでデータ信号の受信を開始することが出来る。
【００４８】
請求項１９の発明に於ては、データ信号受信開始のタイミングをプログラミングによって制御することが出来る。
請求項２０の発明に於ては、受信制御信号のタイミングと第２のクロックパルスの開始タイミングとの間で、最大でＮ単位時間のずれを許容することが出来る。
【００４９】
請求項２１の発明に於ては、受信開始タイミングを正確に設定することが出来る。
請求項２２の発明に於ては、第２のデータ信号をシリアル・パラレル変換して複数のラッチに格納し、格納された並列データを第３のクロック信号を用いて取り出すので、第２のクロック信号と第３のクロック信号との間のタイミングのずれをラッチの個数に略比例する大きさまで許容することが出来る。
【００５０】
請求項２３の発明に於ては、並列データを取り出す第３のクロック信号は第１のクロック信号に基づいて生成されるので、第１のクロック信号と第２のクロック信号との間のタイミングのずれを吸収することが出来る。
請求項２４の発明に於ては、並列データに変換されたデータを直列データに戻すことが出来る。
【００５１】
請求項２５の発明に於ては、第１のクロック信号とデータ出力同期用の第３のクロック信号との間で、信号レベルの切り替わりのタイミングを揃えることが出来る。
請求項２６の発明に於ては、第１のクロック信号と第３のクロック信号との位相を比較して調整することによって、両クロック信号間での信号レベルの切り替わりのタイミングを揃えることが出来る。
【００５２】
請求項２７の発明に於ては、単純な回路を用いて、第１のクロック信号と第３のクロック信号との位相を比較して調整することが出来る。
請求項２８の発明に於ては、無駄な電力消費を防ぐことが出来る。
請求項２９の発明に於ては、クロック生成手段からの信号を、チップ内部で各回路に分配しやすくなる。
【００５３】
請求項３０の発明に於ては、メモリコア回路に対する信号の流れと同じ方向にクロック信号を伝搬させることが出来る。
請求項３１の発明に於ては、クロック生成手段からの信号を、チップ内部で各回路に分配しやすくなる。
【００５４】
請求項３２の発明に於ては、２系統のクロック信号を用いる装置に於て、第１のクロック信号に基づくタイミングで、第２のクロック信号に同期したデータ受信動作を開始することが出来るので、２系統の同期動作の間でタイミング制御を行うことができる。
【００５５】
請求項３３の発明に於ては、第２のクロック信号が中間レベルにある場合にクロック入力回路を非動作状態としておいて、クロックが再開されたときにクロック信号検出を開始するので、誤ったクロック検出を排除することができる。
請求項３４の発明に於ては、異なった同期に基づく２系統のデータ入出力動作の間で、データ受信タイミングの制御を行うことが可能となる。
【００５６】
請求項３５の発明に於ては、異なった同期に基づく２系統のデータ入出力動作の間で、一方の系統で送信した信号の内容に基づいて、他方の系統から入力される信号のタイミングを予測して、適切なタイミングでデータ信号の受信を開始することが出来る。
【００５７】
請求項３６の発明に於ては、異なった同期に基づく２系統のデータ受信動作の間で、データ受信タイミングの制御を行うことが可能となる。
請求項３７の発明に於ては、異なった同期に基づく２系統のデータ受信動作の間で、一方の系統から入力された信号の内容に基づいて、他方の系統から入力される信号のタイミングを予測して、適切なタイミングでデータ信号の受信を開始することが出来る。
【００５８】
請求項３８の発明に於ては、データ信号受信開始のタイミングをプログラミングによって制御することが出来る。
請求項３９乃至４４の発明に於ては、上記発明を用いた集積回路装置、半導体記憶装置、或いは集積回路システムを提供することが出来る。
【００５９】
【発明の実施の形態】
以下に本発明の原理と実施例を添付の図面を用いて説明する。
図１は、本発明の原理による入力バッファ回路を示す。図１の入力バッファ回路１０は、立ち上がりエッジ検出器１１と、立ち下がりエッジ検出器１２と、ゲート１３を含む。
【００６０】
立ち上がりエッジ検出器１１は、入力端子Ｉｎから入力されるクロック信号ＣＬＫの立ち上がりを検出して、ポイントＮに於ける電位をＨＩＧＨに切り替える動作をする。また立ち下がりエッジ検出器１２は、入力端子Ｉｎから入力されるクロック信号ＣＬＫの立ち下がりを検出して、ポイントＮに於ける電位をＬＯＷに切り替える動作をする。ゲート１３はポイントＮに現われた信号を、遅延させて出力端子Ｏｕｔに供給すると共に、遅延された信号を立ち上がりエッジ検出器１１及び立ち下がりエッジ検出器１２にフィードバックする。
【００６１】
このフィードバック信号によって、立ち上がりエッジ検出器１１及び立ち下がりエッジ検出器１２の内部回路の消費電流を制御する。このフィードバック信号による制御によって、ポイントＮの電位の立ち上がりは立ち上がりエッジ検出器１１のみによって支配され、立ち下がりは立ち下がりエッジ検出器１２のみによって支配されるように、立ち上がりエッジ検出器１１及び立ち下がりエッジ検出器１２が動作する。
【００６２】
図２に、図１の回路に於けるクロック信号ＣＬＫとポイントＮの電位との関係を示す。図２に示されるように、クロック信号ＣＬＫの立ち上がりを立ち上がりエッジ検出器１１が検出して、ポイントＮの電位をＨＩＧＨとする。ポイントＮの電位がＨＩＧＨになると、ゲート１３によって遅延されたＨＩＧＨ信号が立ち上がりエッジ検出器１１にフィードバックされる。このフィードバックされたＨＩＧＨ信号により、ポイントＮの電位が変化しない程度に、立ち上がりエッジ検出器１１内の内部回路の電流量を制御する。またクロック信号ＣＬＫの立ち下がりを立ち下がりエッジ検出器１１が検出して、ポイントＮの電位をＬＯＷとする。ポイントＮの電位がＬＯＷになると、ゲート１３によって遅延されたＬＯＷ信号が立ち上がりエッジ検出器１１にフィードバックされる。このフィードバックされたＬＯＷ信号により、ポイントＮの電位が変化しない程度に、立ち上がりエッジ検出器１１内の内部回路の電流量を制御する。
【００６３】
内部回路の電流量を制御することによって、ポイントＮの電位の立ち上がりが立ち上がりエッジ検出器１１のみによって支配され、またポイントＮの電位の立ち下がりが立ち下がりエッジ検出器１２のみによって支配される。これを以下に説明する。
【００６４】
ポイントＮは立ち上がりエッジ検出器１１及び立ち下がりエッジ検出器１２との並列結合になっている。従って、例えばポイントＮの電位がＨＩＧＨの時には、立ち上がりエッジ検出器１１の出力がＨＩＧＨであり、立ち下がりエッジ検出器１２の出力は浮遊状態である。この後、立ち下がりエッジ検出器１２がクロック信号ＣＬＫの立ち下がりを検出してポイントＮの電位を下げるとき、立ち下がりエッジ検出器１２の出力がＬＯＷになると共に、立ち上がりエッジ検出器１１の出力が浮遊状態になる必要がある。このポイントＮの電位の立ち下がりのタイミングは、立ち下がりエッジ検出器１２のみによって支配されることが望ましい。従って、立ち下がりエッジ検出器１２の出力がＬＯＷに変化する前に、立ち上がりエッジ検出器１１の出力はＨＩＧＨでありながらも、立ち下がりエッジ検出器１２の出力変化に影響を与えないような状態になっていることが好ましい。
【００６５】
これは例えば、立ち上がりエッジ検出器１１がクロック信号ＣＬＫの立ち上がりエッジを検出して出力をＨＩＧＨにした後、フィードバック信号により、その出力を高インピーダンスを介してＨＩＧＨレベルに接続するような状態にすればよい。この状態では、立ち下がりエッジ検出器１２の出力は浮遊状態にあるので、ポイントＮの電位はＨＩＧＨのままである。この後、立ち下がりエッジ検出器１２がクロック信号ＣＬＫの立ち下がりエッジを検出して出力をＬＯＷにする（グランドに接続する）。立ち上がりエッジ検出器１１は、出力を高インピーダンスを介してＨＩＧＨレベルに接続している状態であるから、立ち下がりエッジ検出器１２が出力をＬＯＷにすると（グランドに接続すると）、ポイントＮの電位は実質的にＬＯＷとなる。このようにして立ち下がりのタイミングは、立ち下がりエッジ検出器１２のみによって支配される。
【００６６】
同様に、立ち下がりエッジ検出器１２がクロック信号ＣＬＫの立ち下がりエッジを検出して出力をＬＯＷにした後、フィードバック信号により、その出力を高インピーダンスを介してＬＯＷレベルに接続するような状態にすればよい。これによって、その後の立ち上がりのタイミングは、立ち上がりエッジ検出器１１によって支配される。このようにして、立ち上がりエッジ検出器１１及び立ち下がりエッジ検出器１２によって、立ち上がり及び立ち下がりの正確なエッジ検出が可能となる。
【００６７】
それと共に電流量制御によって、立ち上がりエッジ検出器１１はクロック信号ＣＬＫの立ち上がりを検出した後、次のクロック状態であるＬＯＷ状態に素早く反応できるように準備できる。また立ち下がりエッジ検出器１２は、クロック信号ＣＬＫの立ち下がりを検出した後、次のクロック状態であるＨＩＧＨ状態に素早く反応できるように準備できる。これによって高い動作周波数に対応した動作を行うことが出来る。また更にこのような電流制御は、立ち上がりエッジ検出器１１及び立ち下がりエッジ検出器１２における無駄な電流消費を削減する。
【００６８】
図３に本発明の原理による入力バッファ回路の第１の実施例を示す。図３の入力バッファ回路１５は、立ち上がりエッジ検出器２０と、立ち下がりエッジ検出器３０と、電源部インバータ４０と、出力部インバータ４１及び４２を含む。電源部インバータ４０は、電源端子ＰＯＷＥＲ−ｏｎに入力された電源電圧を反転して、立ち下がりエッジ検出器３０に供給する。この立ち下がりエッジ検出器３０は、ＬＯＷレベルの入力が与えられたときに駆動する。出力部インバータ４１及び４２は、図１のバッファ１３に対応する。
【００６９】
立ち上がりエッジ検出器２０は、Ｐ型ＦＥＴ２１及び２２とＮ型ＦＥＴ２３乃至２５よりなるカレントミラーアンプと、カレントミラーアンプの出力をゲート入力とするＰ型ＦＥＴ２６、及びカレントミラーアンプの電流量を制御するＮ型ＦＥＴ２７を含む。クロック入力端子ＣＬＫ−ｉｎに入力されるクロック信号ＣＬＫは、カレントミラーアンプに入力され、カレントミラーアンプの出力によってＰ型ＦＥＴ２６のオン・オフが制御される。
【００７０】
立ち下がりエッジ検出器３０は、Ｎ型ＦＥＴ３１及び３２とＰ型ＦＥＴ３３乃至３５よりなるカレントミラーアンプと、カレントミラーアンプの出力をゲート入力とするＮ型ＦＥＴ３６、及びカレントミラーアンプの電流量を制御するＰ型ＦＥＴ３７を含む。クロック入力端子ＣＬＫ−ｉｎに入力されるクロック信号ＣＬＫは、カレントミラーアンプに入力され、カレントミラーアンプの出力によってＮ型ＦＥＴ３６のオン・オフが制御される。
【００７１】
Ｐ型ＦＥＴ２６のソースとＮ型ＦＥＴ３６のドレインとが接続され、立ち上がりエッジ検出器２０及び立ち下がりエッジ検出器３０の出力となる。この出力が出力部インバータ４１に入力される。出力部インバータ４１の出力は、立ち上がりエッジ検出器２０の電流制御用のＮ型ＦＥＴ２７と、立ち下がりエッジ検出器３０の電流制御用のＰ型ＦＥＴ３７とに、ゲート入力として与えられる。また出力部インバータ４１の出力は、出力部インバータ４２によって反転されて、出力端子Ｏｕｔに入力バッファ回路１５の出力信号として供給される。
【００７２】
図３に示された各ポイントＡ乃至Ｄに於ける電位の変化を図４に示す。図４に示されるように、クロック信号ＣＬＫが立ち上がると、立ち上がりエッジ検出器２０のカレントミラーアンプの出力である電位Ａ（ポイントＡの電位）が立ち下がる。これによって立ち上がりエッジ検出器２０のＰ型ＦＥＴ２６がオンになり、立ち上がりエッジ検出器２０の出力である電位Ｃが立ち上がる。即ち、立ち上がりエッジ検出器２０がクロック信号ＣＬＫの立ち上がりを検出して、出力である電位ＣをＨＩＧＨにする。
【００７３】
電位ＣがＨＩＧＨになると、出力部インバータ４１の出力である電位Ｄが遅延してＬＯＷになる。この電位ＤがＬＯＷになることによって、電位Ｄをフィードバック信号とする立ち上がりエッジ検出器２０に於て、電流制御用のＮ型ＦＥＴ２７がオフになる。従ってカレントミラーアンプの電流量が削減され、電位Ａは図４に示されるように電位Ｖ１まで若干上昇する。この電位Ｖ１に於ては、Ｐ型ＦＥＴ２６は弱いオン状態を保つので、立ち上がりエッジ検出器２０の出力である電位Ｃは、Ｐ型ＦＥＴ２６の大きな内部抵抗を介してＨＩＧＨ電圧に接続される。従って電位Ｃは、ＨＩＧＨのままである。
【００７４】
クロック信号ＣＬＫがＬＯＷになると、立ち下がりエッジ検出器３０のカレントミラーアンプの出力である電位Ｂが立ち上がる。これによって立ち下がりエッジ検出器３０のＮ型ＦＥＴ３６がオンになり、立ち下がりエッジ検出器３０の出力である電位Ｃが立ち下がる。即ち、立ち下がりエッジ検出器３０がクロック信号ＣＬＫの立ち下がりを検出して、出力である電位ＣをＬＯＷにする。この時立ち上がりエッジ検出器２０の出力は、上述のように、Ｐ型ＦＥＴ２６の弱いオン状態によって大きな内部抵抗を介してＨＩＧＨ電圧に接続されている。従って、電位Ｃの立ち下がりのタイミングは、立ち下がりエッジ検出器３０によってのみ支配される。
【００７５】
電位ＣがＬＯＷになると、出力部インバータ４１の出力である電位Ｄが遅延してＨＩＧＨになる。この電位ＤがＨＩＧＨになることによって、電位Ｄをフィードバック信号とする立ち下がりエッジ検出器３０に於て、電流制御用のＰ型ＦＥＴ３７がオフになる。従ってカレントミラーアンプの電流量が削減され、電位Ｂは図４に示されるように電位Ｖ２まで若干低下する。この電位Ｖ２に於ては、Ｎ型ＦＥＴ３６は弱いオン状態を保つので、立ち下がりエッジ検出器３０の出力である電位Ｃは、Ｎ型ＦＥＴ３６の大きな内部抵抗を介してＬＯＷ電圧に接続される。従って電位Ｃは、ＬＯＷのままである。これによって次にクロック信号がＨＩＧＨになるときには、立ち上がりエッジ検出器２０によってのみ、電位Ｃの立ち上がりのタイミングが制御される。
【００７６】
このようにして、第１の実施例による入力バッファ回路１５に於ては、立ち上がりエッジ及び立ち下がりエッジが正確に検出される。またフィードバック信号による電流制御によって、立ち上がりエッジ検出器２０はクロック信号ＣＬＫの立ち上がりを検出した後、次のクロック状態であるＬＯＷ状態に素早く反応できる。また立ち下がりエッジ検出器３０は、クロック信号ＣＬＫの立ち下がりを検出した後、次のクロック状態であるＨＩＧＨ状態に素早く反応できる。これによって高い動作周波数で安定した動作を行うことが出来る。
【００７７】
図５は、本発明の原理による入力バッファ回路の第１の実施例の変形例を示す。図５に於て、図３と同一の要素は同一の番号で参照され、その説明は省略される。図５の入力バッファ回路１５Ａに於ては、図３の入力バッファ回路１５にインバータ４３が付加されている。このインバータ４３とインバータ４１とによって、ポイントＣの電位に対するラッチ回路を構成する。このような構成に於ては、図４の電位Ｖ１が図３の立ち上がりエッジ検出器２０のＰ型ＦＥＴ２６をオフする電位まで上昇しても、電位Ｃ（ポイントＣの電位）はＨＩＧＨ状態に維持される。また図４の電位Ｖ２が図３の立ち下がりエッジ検出器３０のＮ型ＦＥＴ３６をオフする電位まで下降しても、電位ＣはＬＯＷ状態に維持される。従って、回路の動作が信頼性のあるものとなる。また電源端子ＰＯＷＥＲ−ｏｎに印加される電圧がオフとなり電源カットされても、ラッチ回路による値保持機能により出力信号のレベルを維持することが出来るので、次段回路の誤動作を防ぐことが出来る。
【００７８】
またこのように出力にラッチ回路を挿入した構成においては、例えば、電源端子ＰＯＷＥＲ−ｏｎに印加される電圧によって駆動されるＮ型ＦＥＴ２５とＰ型ＦＥＴ３５とを除去することも出来る。これによって、立ち上がりエッジ検出器２０と立ち下がりエッジ検出器３０とを交互に、フィードバック信号によって完全に電源カットして、消費電力削減をはかることが出来る。
【００７９】
図６は、本発明の原理による入力バッファ回路の第２の実施例を示す。図６に於て、図３と同一の要素は同一の番号で参照され、その説明は省略される。
図６に於ては、入力バッファ回路１５Ｂは、立ち上がりエッジ検出器２０、立ち下がりエッジ検出器３０、ＮＡＮＤ回路４４、ＮＯＲ回路４５、Ｐ型ＦＥＴ４６、及びＮ型ＦＥＴ４７を含む。
【００８０】
ＮＡＮＤ回路４４は、立ち上がりエッジ検出器２０と立ち下がりエッジ検出器３０との出力であるポイントＣを一方の入力とし、電源端子ＰＯＷＥＲ−ｏｎに印加される信号を他方の入力とする。またＮＯＲ回路４５は、立ち上がりエッジ検出器２０と立ち下がりエッジ検出器３０との出力であるポイントＣを一方の入力とし、電源端子ＰＯＷＥＲ−ｏｎに印加される信号の反転信号を他方の入力とする。従って、電源端子ＰＯＷＥＲ−ｏｎにＨＩＧＨ電圧が供給される時（電源オンの時）には、ＮＡＮＤ回路４４及びＮＯＲ回路４５は共に、ポイントＣの電位を入力とするインバータとして動作する。逆に、電源端子ＰＯＷＥＲ−ｏｎにＬＯＷ電圧が供給される時（電源オフの時）には、ＮＡＮＤ回路４４は常にＨＩＧＨを出力し、ＮＯＲ回路４５は常にＬＯＷを出力する。
【００８１】
従って、電源オフの時には、Ｐ型ＦＥＴ４６及びＮ型ＦＥＴ４７は常にオフとなり、Ｐ型ＦＥＴ４６のソースとＮ型ＦＥＴ４７のドレイン間に設けられた出力端子Ｏｕｔには出力が現われない（浮遊状態となる）。またこの時、ＮＡＮＤ回路４４の出力をフィードバック信号とする立ち下がりエッジ検出器３０と、ＮＯＲ回路４５の出力をフィードバック信号とする立ち上がりエッジ検出器２０とは、完全に電源カットされて非動作状態となる。
【００８２】
電源オンの時には、立ち上がりエッジ検出器２０及び立ち下がりエッジ検出器３０の出力であるポイントＣの電位が、ＮＡＮＤ回路４４及びＮＯＲ回路４５によって反転されて、夫々Ｐ型ＦＥＴ４６及びＮ型ＦＥＴ４７にゲート電圧として供給される。従って、ポイントＣの電位がＨＩＧＨの時、出力端子ＯｕｔにはＨＩＧＨ信号が現われ、ポイントＣの電位がＬＯＷの時、出力端子ＯｕｔにはＬＯＷ信号が現われる。
【００８３】
つまり図６の第２の実施例の入力バッファ回路１５Ｂは、電源オン時には、図３の入力バッファ回路１５と同一の動作をする。また電源オフ時には、立ち上がりエッジ検出器２０及び立ち下がりエッジ検出器３０を非動作状態にして無駄な電力消費を無くすと共に、出力端子Ｏｕｔを浮遊状態とする。このようにして、第２の実施例の入力バッファ回路１５Ｂに於ては、電源オン・オフにより入力バッファ回路の動作・非動作を制御することが出来る。
【００８４】
上述のように本発明の原理に従えば、高周波数のクロック信号入力に対して、正確に立ち上がりエッジ及び立ち下がりエッジを検出することが出来る。なお上述の各実施例の説明は、クロック信号入力を例として与えられたが、クロック信号以外の任意の信号に対して本発明の原理を応用できることは明らかである。
【００８５】
このような本発明の原理による入力バッファ回路を用いれば、従来は不可能であった様々なシステム構成が可能となる。以下にそのような構成について説明する。
図７は、本発明の入力バッファ回路をクロック信号入力に用いた装置を示す。図７の装置５０は、本発明の原理によるクロック信号入力バッファ回路１５Ｂと、マスターラッチ５１及び５２と、スレーブラッチ５３及び５４と、内部回路５５と、クロック信号ＣＬＫを反転するインバータ５６を含む。クロック信号入力バッファ回路１５Ｂは、図６の入力バッファ回路１５Ｂに同一であるので詳細な説明を省略する。マスターラッチ５１及び５２とスレーブラッチ５３及び５４は、ラッチ型のデータ入力回路５７を構成する。
【００８６】
クロック信号入力バッファ回路１５Ｂは、上述のように、高周波数のクロック信号入力に対しても正確に立ち上がりエッジ及び立ち下がりエッジを検出することが出来る。従来の入力バッファ回路（例えば図２２）に於ては、仮に立ち上がりエッジを正確に検出できても立ち下がりエッジ検出に十分な精度がないので、クロック信号の立ち下がりエッジをデータ入力回路等のタイミング制御に用いることが出来ない。しかし図７に示すように、本発明の入力バッファ回路１５Ｂをクロック信号入力バッファ回路として用いれば、入力されるクロック信号ＣＬＫの立ち下がりエッジをもタイミング制御に用いることが出来る。
【００８７】
図７に示されるように、データ入力回路５７はラッチによって実現される。このような構成により、クロック信号入力バッファ回路１５Ｂで生じるクロック信号ＣＬＫの遅延をセットアップ時間として用いて、ラッチ型のデータ入力回路５７のデータ読み込みタイミングを設定することが出来る。
【００８８】
データ入力回路５７の各ラッチは、入力されるクロック信号の立ち上がりエッジでデータ入力をラッチする。即ち、マスターラッチ５１はクロック信号ＣＬＫが入力されるので、クロック信号ＣＬＫの立ち上がりでデータ入力をラッチする。スレーブラッチ５３は、クロック信号ＣＬＫの反転信号／ＣＬＫ（／は信号反転を示す）が入力されるので、クロック信号ＣＬＫの立ち下がりで、マスターラッチ５１の出力をラッチする。マスターラッチ５２はクロック信号ＣＬＫの反転信号／ＣＬＫが入力されるので、クロック信号ＣＬＫの立ち下がりでデータ入力をラッチする。スレーブラッチ５４は、クロック信号ＣＬＫが入力されるので、クロック信号ＣＬＫの立ち上がりで、マスターラッチ５２の出力をラッチする。このようにしてクロック信号ＣＬＫの立ち上がりエッジ及び立ち下がりエッジをデータ読み込みタイミングとして用いることによって、クロック信号ＣＬＫの周波数の２倍の周波数でのデータ信号読み込みが可能となる。
【００８９】
図７に示されるように、データ入力回路５７でラッチされた入力データは内部回路５５に供給される。内部回路５５は例えば、図７の装置がＲＡＭであればコア回路等に対応する。またクロック信号入力バッファ回路１５Ｂによって検出されたクロック信号ＣＬＫも内部回路５５に供給され、内部回路５５でのタイミング制御に用いることが出来る。
【００９０】
図７の説明では、データ入力回路５７を例として説明したが、データ入力回路５７の構成は、クロック信号入力バッファ回路以外の任意の信号入力回路に用いることが出来ることは明白である。また信号入力回路だけではなく信号出力回路に於ても、立ち上がりエッジ及び立ち下がりエッジの両エッジを用いて、信号の同期をとることが可能であることは言うまでもない。
【００９１】
上述の図７のように、クロック信号ＣＬＫの立ち上がりエッジ及び立ち下がりエッジの両方を用いて同期をとる装置を用いたシステムに於ては、クロック信号の周波数と入出力信号系の最大動作周波数とを揃えることが出来る。従って、このような構成に於ては、システムを実装するプリント基板の設計が楽になるという利点がある。
【００９２】
本発明の原理による入力バッファ回路１５Ｂは、高周波数の信号を用いたデータ伝送に適している。従って、最近ＪＥＤＥＣ（米国電子工業会の下部組織）によって業界標準化規格として認められた高速小振幅インターフェース規格ＳＳＴＬ（Ｓｔｕｂ Ｓｅｒｉｅｓ Ｔｅｒｍｉｎａｔｅｄ Ｌｏｇｉｃ）等に用いることが出来る。このＳＳＴＬに於ては、システムのパワーダウン時には、信号レベルが参照基準電圧Ｖｒｅｆと同一レベルになるという問題がる。
【００９３】
図８は、クロック信号ＣＬＫが参照基準電圧Ｖｒｅｆになった場合の問題点を説明するための図である。図８に示されるように、パワーダウン時には、クロック信号ＣＬＫは参照基準電圧Ｖｒｅｆであるが様々な要因により微小な雑音が混入される。このようなクロック信号ＣＬＫを例えば、従来の入力バッファ回路（図２２）に入力すると、入力バッファ回路は、微小な雑音を信号として検出して誤ったクロック信号を生成してしまう可能性がある。またクロック信号入力と同様の問題が、他の信号入力に於ても存在する。
【００９４】
これに対して、本発明による図６の入力バッファ回路１５Ｂの電源オン・オフを制御する制御信号を供給することによって、このような中間レベルの問題を解決することが出来る。以下に、その解決方法を説明する。
図９は、図７の装置に於て信号の中間レベルを解決する方策を施した装置を示す。図９に於て、図７と同一の要素は同一の参照番号によって参照され、その説明は省略される。
【００９５】
図９の装置５０Ａは、本発明の原理によるクロック信号入力バッファ回路１５Ｂと、内部回路５５と、クロック信号ＣＬＫを反転するインバータ５６と、データ入力回路５７と、電源制御ユニット５８を含む。
電源制御ユニット５８には制御信号ＦＬＡＧが入力される。制御信号ＦＬＡＧは、正常なクロック信号入力開始を指示する信号である。図１０に、制御信号ＦＬＡＧとクロック信号ＣＬＫとのタイミング関係を表すタイムチャートを示す。図１０（Ａ）及び図１０（Ｂ）は、制御信号ＦＬＡＧとクロック信号ＣＬＫとの各々異なったタイミング関係を示す。図１０（Ａ）或いは（Ｂ）に示されるように、クロック信号ＣＬＫが参照基準電圧レベルＶｒｅｆから変化して正常なクロック信号ＣＬＫとなるタイミングで、制御信号ＦＬＡＧはＨＩＧＨになる。
【００９６】
図９の電源制御ユニット５８は、制御信号ＦＬＡＧ入力がＨＩＧＨになる以前は、ＬＯＷレベルの信号を出力する。このＬＯＷレベルの信号は、クロック信号入力バッファ回路１５Ｂの電源端子ＰＯＷＥＲ−ｏｎに印加される。従ってクロック信号入力バッファ回路１５Ｂは、初期状態では非動作状態にある。非動作状態にあるクロック信号入力バッファ回路１５Ｂは、中間レベルの信号がクロック信号入力として与えられても、誤ったクロック信号を出力しない。
【００９７】
制御信号ＦＬＡＧ入力がＨＩＧＨになった後は、電源制御ユニット５８はＨＩＧＨ信号を出力する。この電源制御ユニット５８のＨＩＧＨ出力は、クロック信号入力バッファ回路１５Ｂの電源端子ＰＯＷＥＲ−ｏｎに入力されて、クロック信号入力バッファ回路１５Ｂを動作状態とする。制御信号ＦＬＡＧは正常なクロック信号ＣＬＫの開始時でＨＩＧＨになるので、クロック信号入力バッファ回路１５Ｂは正常なクロック信号ＣＬＫを検出して、内部回路５５及びデータ入力回路５７に検出されたクロック信号ＣＬＫを供給する。
【００９８】
このように制御信号によって、入力回路の電源オン・オフを制御することによって、ＳＴＴＬ等のシステムに於て、入力回路が中間レベルの信号を検出してしまうことを防ぐことが出来る。
なお図１０（Ａ）及び図１０（Ｂ）に示されたように、クロック信号ＣＬＫと制御信号ＦＬＡＧとの間には２つのタイミング関係があり得る。データ入力回路５７は、図１０（Ａ）のタイミング関係では、クロック信号ＣＬＫの立ち上がりエッジで最初の信号入力をラッチする。また図１０（Ｂ）のタイミング関係では、クロック信号の立ち下がりエッジで最初の信号入力をラッチする。しかしながら、本発明に於けるように立ち上がりエッジ及び立ち下がりエッジの両エッジで同期をとる方式に於ては、立ち上がりエッジ及び立ち下がりエッジを区別せずに同等に扱うことが望ましい。
【００９９】
そこで図１０（Ａ）のようにクロック信号ＣＬＫの立ち上がりエッジで動作が開始される場合は、内部回路５５及びデータ入力回路５７に供給するクロック信号ＣＬＫは、入力クロック信号ＣＬＫと同相とし、図１０（Ｂ）のようにクロック信号ＣＬＫの立ち下がりエッジで動作が開始される場合には、内部回路５５及びデータ入力回路５７に供給するクロック信号ＣＬＫは、入力クロック信号ＣＬＫと逆相とすることが望ましい。
【０１００】
図１１は、立ち上がりエッジで動作が開始される場合と立ち下がりエッジで動作が開始される場合とで、内部に供給されるクロック信号ＣＬＫの位相を変化させる回路を示す。
図１１の回路は、図６の入力バッファ回路１５Ｂ、クロック順序判定回路６０、及びスイッチ回路６１を含む。入力バッファ回路１５Ｂは、入力されたクロック信号ＣＬＫを検出して、クロック信号ＣＬＫを出力する。入力バッファ回路１５Ｂから出力されたクロック信号ＣＬＫと、インバータ５６によって反転された反転クロック信号／ＣＬＫとは、クロック順序判定回路６０及びスイッチ回路６１に供給される。
【０１０１】
クロック順序判定回路６０は、クロック信号ＣＬＫ及び反転クロック信号／ＣＬＫに加えて、制御信号ＦＬＡＧを入力として受け取る。クロック順序判定回路６０は、制御信号ＦＬＡＧがＨＩＧＨの間にクロック信号がＨＩＧＨからＬＯＷに変化するのか、或いは逆にＬＯＷからＨＩＧＨに変化するのかを判定する。クロック信号がＨＩＧＨからＬＯＷに変化する場合には、クロック順序判定回路６０は、出力端子Ｌ１にＨＩＧＨ信号を出力し、また出力端子Ｌ２にＬＯＷ信号を出力する。逆にクロック信号がＬＯＷからＨＩＧＨに変化する場合には、クロック順序判定回路６０は、出力端子Ｌ１にＬＯＷ信号を出力し、また出力端子Ｌ２にＨＩＧＨ信号を出力する。
【０１０２】
スイッチ回路６１は、Ｐ型ＦＥＴ６２乃至６５と、各々のＰ型ＦＥＴに並列に接続されたＮ型ＦＥＴ６６乃至６９を含む。Ｐ型ＦＥＴ６２及び６４とＮ型ＦＥＴ６７及び６９には、クロック順序判定回路６０の出力端子Ｌ１がゲート入力として接続される。Ｐ型ＦＥＴ６３及び６５とＮ型ＦＥＴ６６及び６８には、クロック順序判定回路６０の出力端子Ｌ２がゲート入力として接続される。
【０１０３】
クロック信号がＨＩＧＨからＬＯＷに変化する場合には、出力端子Ｌ１がＨＩＧＨになり出力端子Ｌ２がＬＯＷになる。従って、Ｐ型ＦＥＴ６３及び６５とＮ型ＦＥＴ６７及び６９がオンになる。これにより、スイッチ回路６１の出力端子ＣＬＫ０には反転クロック信号／ＣＬＫが供給され、出力端子／ＣＬＫ０にはクロック信号ＣＬＫが供給される。
【０１０４】
クロック信号がＬＯＷからＨＩＧＨに変化する場合には、出力端子Ｌ１がＬＯＷになり出力端子Ｌ２がＨＩＧＨになる。従って、Ｐ型ＦＥＴ６２及び６４とＮ型ＦＥＴ６６及び６８がオンになる。これにより、スイッチ回路６１の出力端子ＣＬＫ０にはクロック信号ＣＬＫが供給され、出力端子／ＣＬＫ０には反転クロック信号／ＣＬＫが供給される。
【０１０５】
このようにして、立ち上がりエッジで動作が開始される場合と立ち下がりエッジで動作が開始される場合とで、内部に供給されるクロック信号ＣＬＫ０の位相を逆転させることが出来る。
図１１のクロック順序判定回路６０に於ては、制御信号ＦＬＡＧがオンの間にクロック信号ＣＬＫがＨＩＧＨからＬＯＷに変化した場合と、クロック信号ＣＬＫがＬＯＷからＨＩＧＨに変化した場合とを識別することが必要になる。
【０１０６】
図１２に、クロック信号の変化を識別する回路の一例を示す。図１２に示すように、ラッチ７１及びラッチ７０が、制御信号ＦＬＡＧがＨＩＧＨの間に入力されたクロック信号ＣＬＫのレベルを時系列順に保持する。即ちクロック信号ＣＬＫがＨＩＧＨからＬＯＷに変化する場合、ラッチ７１及び７０は各々、ＨＩＧＨ及びＬＯＷを保持する。ラッチ７１の出力はＡＮＤ回路７２の一方の入力に供給され、ラッチ回路７０の出力はインバータ７３を介してＡＮＤ回路７２のもう一方の入力に供給される。更に、ラッチ７０の出力はＡＮＤ回路７４の一方の入力に供給され、ラッチ回路７１の出力はインバータ７５を介してＡＮＤ回路７４のもう一方の入力に供給される。従ってこの場合、ＡＮＤ回路７２の出力はＨＩＧＨとなり、ＡＮＤ回路７４の出力はＬＯＷとなる。
【０１０７】
逆に、制御信号ＦＬＡＧがＨＩＧＨの間にクロック信号ＣＬＫがＬＯＷからＨＩＧＨに変化する場合には、ラッチ７１及び７０は各々ＬＯＷ及びＨＩＧＨを保持する。従ってこの場合、ＡＮＤ回路７２の出力はＬＯＷになり、ＡＮＤ回路７４の出力はＨＩＧＨになる。
【０１０８】
このようにして、制御信号ＦＬＡＧがオンの間にクロック信号ＣＬＫがＨＩＧＨからＬＯＷに変化した場合と、クロック信号ＣＬＫがＬＯＷからＨＩＧＨに変化した場合とを識別することが可能となる。
前記図９の装置に於ては、信号入力の中間レベルの問題を回避するために制御信号ＦＬＡＧを用いた。この図９の装置の場合、制御信号ＦＬＡＧは装置外部から供給されたが、制御信号ＦＬＡＧを装置内部で生成することが必要な場合もある。以下にそのような場合について説明する。
【０１０９】
例えばメモリに対する従来のデータ書き込みに於ては、コントローラからクロック信号をメモリに供給して、更にそのクロック信号に同期させてアドレス信号をメモリ供給する。更に、コントローラは、そのクロック信号に同期させて書き込みのためのデータ信号をメモリに供給する。一般に、コントローラには数多くのメモリチップが接続されるため、クロック信号及びアドレス信号の供給にはバッファが介される。従って、このバッファにより遅延のために、メモリが受け取るクロック信号と書き込みのためのデータ信号とが同期がとれなくなる可能性がある。このような問題を避けるために、従来のシステムに於ては、バッファによる遅延が問題とならない程度に低い周波数のクロック信号を用いていた。つまりバッファ遅延によって、使用可能なクロック信号の周波数が制限されていた。
【０１１０】
それに対して、図１３のようなシステムが提案されている。このシステムは、コントローラ１００とメモリ１１０を含む。コントローラ１００は、コア回路１０１、システムクロック出力回路１０２、アドレス／コマンド出力回路１０３、エコークロック出力回路１０４、エコークロック入力回路１０５、データ出力回路１０６、及びデータ入力回路１０７を含む。メモリ１１０は、コア回路１１１、システムクロック入力回路１１２、アドレス／コマンド入力回路１１３、エコークロック入力回路１１４、エコークロック出力回路１１５、データ入力回路１１６、及びデータ出力回路１１７を含む。
【０１１１】
コントローラ１００に於て、コア回路１０１は、システムクロック信号ＳＣＬＫを生成してシステムクロック出力回路１０２に供給すると共に、システムクロック信号ＳＣＬＫに同期したアドレス／コマンド信号ＡＤＤ／ＣＭＤを生成してアドレス／コマンド出力回路１０３に供給する。システムクロック信号ＳＣＬＫは、コントローラ１００のシステムクロック出力回路１０２から、メモリ１１０のシステムクロック入力回路１１２に供給される。またアドレス／コマンド信号ＡＤＤ／ＣＭＤは、コントローラ１００のアドレス／コマンド出力回路１０３から、メモリ１１０のアドレス／コマンド入力回路１１３に供給される。このときメモリ１１０に於て、アドレス／コマンド入力回路１１３は、システムクロック入力回路１１２から供給されるシステムクロック信号ＳＣＬＫに同期させて、アドレス／コマンド信号ＡＤＤ／ＣＭＤを受け取る。システムクロック入力回路１１２で受信されたシステムクロック信号ＳＣＬＫと、アドレス／コマンド入力回路１１３で受信されたアドレス／コマンド信号ＡＤＤ／ＣＭＤとは、メモリ１１０のコア回路１１１に供給される。
【０１１２】
データ書き込みの際の動作をまず説明する。コントローラ１００に於て、コア回路１０１は、エコークロック信号ＥＣＬＫを生成してエコークロック出力回路１０４に供給すると共に、エコークロック信号ＥＣＬＫに同期したデータ信号ＤＡＴＡを生成してデータ出力回路１０６に供給する。エコークロック信号ＥＣＬＫは、コントローラ１００のエコークロック出力回路１０４から、メモリ１１０のエコークロック入力回路１１４に供給される。またデータ信号ＤＡＴＡは、コントローラ１００のデータ出力回路１０６から、メモリ１１０のデータ入力回路１１６に供給される。このときメモリ１１０に於て、データ入力回路１１６は、エコークロック入力回路１１４から供給されるエコークロック信号ＥＣＬＫに同期させて、データ信号ＤＡＴＡを受け取る。データ入力回路１１６で受信されたデータ信号ＤＡＴＡは、メモリ１１０のコア回路１１１に供給される。
【０１１３】
データ読み出しの際の動作を説明する。メモリ１１０に於て、コア回路１１１は、エコークロック信号ＥＣＬＫを生成してエコークロック出力回路１１５に供給すると共に、エコークロック信号ＥＣＬＫに同期したデータ信号ＤＡＴＡを生成してデータ出力回路１１７に供給する。エコークロック信号ＥＣＬＫは、メモリ１１０のエコークロック出力回路１１５から、コントローラ１００のエコークロック入力回路１０５に供給される。またデータ信号ＤＡＴＡは、メモリ１１０のデータ出力回路１１７から、コントローラ１００のデータ入力回路１０７に供給される。このときコントローラ１００に於て、データ入力回路１０７は、エコークロック入力回路１０５から供給されるエコークロック信号ＥＣＬＫに同期させて、データ信号ＤＡＴＡを受け取る。データ入力回路１０７で受信されたデータ信号ＤＡＴＡは、コントローラ１００のコア回路１０１に供給される。
【０１１４】
このように、アドレス／コマンド信号ＡＤＤ／ＣＭＤの入力に使用されるクロック信号（システムクロック信号ＳＣＬＫ）と、データ信号ＤＡＴＡの入出力に用いられるクロック信号（エコークロック信号ＥＣＬＫ）とを別々に供給することによって、バッファ遅延によるクロック周波数の問題を解決することが出来る。これは、データ入出力専用のクロック信号ＥＣＬＫが供給されるので、データ信号ＤＡＴＡとシステムクロック信号ＳＣＬＫとの間で同期をとる必要がなくなるからである。
【０１１５】
このようなシステムに於ても、図８に示されたような、信号の中間レベルによる誤った信号検出の問題が存在する。特に、エコークロック信号ＥＣＬＫは一方向ではなく双方向に供給されるので、エコークロック信号ＥＣＬＫの切り替え時には、信号レベルが中間レベルになることを避けられない。
【０１１６】
図９のように、制御信号ＦＬＡＧを用いて入力バッファ回路の電源のオン・オフを制御することにより、信号の中間レベルの問題を回避することが出来る。図９に示した装置に於ては、外部から供給された制御信号ＦＬＡＧを用いて入力バッファ回路を制御していた。これを図１３のシステムに適用すると、コントローラ１００が制御信号ＦＬＡＧをメモリ１１０に供給して、メモリ１１０は制御信号ＦＬＡＧに基づいてシステムクロック入力回路１１２を制御することになる。しかしエコークロック信号ＥＣＬＫに対しては、メモリ１１０内部で制御信号を生成して、この制御信号に基づいてエコークロック入力回路１１４を制御することが考えられる。これはコントローラ１００側でも同様であり、コントローラ１００内部で制御信号を生成して、エコークロック入力回路１０５を制御することが考えられる。
【０１１７】
図１４は、電源制御のための制御信号を生成する回路の一例を示す。この制御信号生成回路１２０は、ラッチ１２１−１乃至１２１−１０と、ＮＡＮＤ回路１２２乃至１３０と、インバータ１３１乃至１４１を含む。図１４に於ては、一例として、図１３のようなメモリ１１０に於てデータ書き込みが行われる際の制御信号生成を示す。
【０１１８】
ラッチ１２１−１乃至１２１−１０は直列に接続されてシフトレジスタを形成する。奇数番のラッチには、ＮＡＮＤ回路１２８及びインバータ１３７を介してクロック信号ＣＬＫが供給される。偶数番のラッチには、ＮＡＮＤ回路１２８とインバータ１３８及び１３９を介してクロック信号ＣＬＫの反転信号が供給される。従って、ラッチ１２１−１乃至１２１−１０よりなるシフトレジスタは、クロック信号ＣＬＫの半サイクル毎にデータを右にシフトする。このシフトレジスタには、ライト信号ＷＲＩＴＥがインバータ１３１を介して格納される。
【０１１９】
ＮＡＮＤ回路１２２乃至１２６は、シフトレジスタ内に格納されシフトされるライト信号に基づいて、適切なタイミングを検出する。検出されたタイミングは、インバータ１３２、１３４、及び１３６を介してＮＡＮＤ回路１２７に入力される。ＮＡＮＤ回路１２７の出力はＮＡＮＤ回路１２８の一方の入力に供給され、ＮＡＮＤ回路１２８のもう一方の入力にはクロック信号ＣＬＫが入力される。これにより、ＮＡＮＤ回路１３２、１３４、及び１３６によって検出されたタイミングに於ては、新たなライト信号ＷＲＩＴＥを受け付けない。
【０１２０】
ＮＡＮＤ回路１２３乃至１２５で検出されたタイミングは、対応するインバータ１３３乃至１３５を介して、ＮＡＮＤ回路１２９に入力される。ＮＡＮＤ回路１２９の出力はインバータ１４０によって反転されて、電源制御信号ＰＯＷＥＲとなる。またＮＡＮＤ回路１２３によって検出されたタイミングはＮＡＮＤ回路１３０の一方の入力に供給され、もう一方の入力にはクロック信号が供給される。ＮＡＮＤ回路１３０の出力はインバータ１４１によって反転されて、信号読み込みを指定する制御信号ＤＤ−ＦＬＡＧとなる。この制御信号ＤＤ−ＦＬＡＧについては後述する。
【０１２１】
このようにして生成された電源制御信号ＰＯＷＥＲによって、図１３のエコークロック入力回路１１４が制御される。図１３に於ては、エコークロック入力回路１１４に対する電源制御が、コア回路１１１から向かう点線の矢印で示されている。図１４と同様の回路を各コマンドに対して用意しておけば、電源制御信号ＰＯＷＥＲ（及び制御信号ＤＤ−ＦＬＡＧ）生成のタイミングを、メモリ１１０に供給されたコマンド（図１４の例においてはライトコマンド）に応じて生成することが出来る。従って、コマンドの種類に応じて、適切なタイミングで各制御信号を生成することが出来る。また図１４と同様の回路が、図１３のコントローラに於ても使用することが出来る。これによるエコークロック入力回路１０５に対する電源制御を、コントローラ１００のコア回路１０１から向かう点線の矢印で示す。
【０１２２】
図１５は、上述のようにして生成された制御信号ＤＤ−ＦＬＡＧと、エコークロック信号ＥＣＬＫとのタイミング関係を示すタイムチャートである。図１５（Ａ）及び（Ｂ）には、異なった２つのタイミング関係が示される。
制御信号ＤＤ−ＦＬＡＧは、エコークロック信号ＥＣＬＫに同期させてデータ信号ＤＡＴＡを読み込む際に、データ読み込みの開始タイミングを指定するための信号である。エコークロック信号ＥＣＬＫのパルス幅を１サイクルとして、この制御信号ＤＤ−ＦＬＡＧの長さは１サイクル以上であり、かつ、エコークロック信号ＥＣＬＫが中間レベルからＬＯＷレベルに移って次にＨＩＧＨレベルになる間にエコークロック信号ＥＣＬＫがＬＯＷである間の長さプラス１サイクル以下である。図１５（Ａ）及び（Ｂ）には、最大長の場合、即ちエコークロック信号ＥＣＬＫがＬＯＷである間の長さプラス１サイクルである場合を示す。即ち、図１５（Ａ）及び（Ｂ）に於ては、エコークロック信号ＥＣＬＫは、中間レベルからＬＯＷレベルになると２サイクルの間ＬＯＷを維持し、その後ＨＩＧＨレベルになる。従って、制御信号ＤＤ−ＦＬＡＧの幅は、３（＝２＋１）サイクル
となる。
【０１２３】
データ信号ＤＡＴＡの読み込み開始のタイミングは、制御信号ＤＤ−ＦＬＡＧ及びエコークロック信号ＥＣＬＫとの論理積をとり、最初に論理積が１となるタイミングである。即ち、図１５（Ａ）及び（Ｂ）に於ては、斜線で示されたエコークロック信号ＥＣＬＫのタイミングで、データ信号ＤＡＴＡの読み込みが開始されることになる。図１５（Ａ）及び（Ｂ）に示されるように、最大長の制御信号ＤＤ−ＦＬＡＧの場合、最大で２サイクルのスキューが許される。即ち、図１４の回路で制御信号ＤＤ−ＦＬＡＧを生成して、データ信号ＤＡＴＡの読み込みタイミングを規定する際、コントローラ１００からメモリ１１０に供給されるエコークロック信号ＥＣＬＫと、メモリ１１０内部で生成された制御信号ＤＤ−ＦＬＡＧとの間には、２サイクル分のずれを許すことが出来る。この自由度のために、システム全体の設計が容易になる。
【０１２４】
図１４の回路に於ては、制御信号ＤＤ−ＦＬＡＧの出力タイミングは回路の結線によって固定されていたが、これを所定のプログラムによって制御可能にすることが考えられる。
図１６は、制御信号ＤＤ−ＦＬＡＧのタイミングを所定のプログラムによって制御可能な回路の一例を示す。図１６の回路は、第１のタイミング回路１５０と第２のタイミング回路１６０を含む。
【０１２５】
第１のタイミング回路１５０は、ラッチ１５１−１乃至１５１−５、ＮＯＲ回路１５２−１乃至１５２−４、ＮＡＮＤ回路１５３−１乃至１５３−５、レジスタ１５４−１及び１５４−２、インバータ１５５−１乃至１５５−５を含む。
ラッチ１５１−１乃至１５１−５は、図１４の回路と同様に直列に接続されてシフトレジスタを形成する。クロック信号ＣＬＫが、インバータ１５５−３或いはインバ−タ１５５−４及び１５５−５を介して、ラッチ１５１−１乃至１５１−５に供給される。シフトレジスタに読み込まれたコマンドＣＭＤは、クロックの半サイクル毎に右にシフトされる。ＮＡＮＤ回路１５３−１乃至１５３−４は、シフトレジスタに格納されたデータを入力として、対応する適当なタイミングを検出する。
【０１２６】
レジスタ１５４−１及び１５４−２に設定されたデータによって、所定のタイミングを設定する。レジスタ１５４−１及び１５４−２に設定されたデータは、ＮＯＲ回路１５２−１乃至１５２−４によってデコードされ、ＮＡＮＤ回路１５３−１乃至１５３−４のうちで、設定されたタイミングに対応する一つをアクティブにする。選択されたタイミングの信号は、ＮＡＮＤ回路１５３−５を介して第２のタイミング回路１６０に供給される。
【０１２７】
第２のタイミング回路は、ラッチ１６１−１乃至１６１−１６、スイッチ回路１６２−１乃至１６２−１６、レジスタ１６３−１乃至１６３−４、インバータ１６４−１乃至１６４−１２、ＮＡＮＤ回路１６５−１乃至１６５−４を含む。第２のタイミング回路に於て、レジスタ１６３−１乃至１６３−４及びスイッチ回路１６２−１乃至１６２−１６を除く部分は、図１４の回路と機能的に同一であるので説明を省略する。
【０１２８】
レジスタ１６３−１乃至１６３−４に設定されたデータによって、所定のタイミングを設定する。レジスタ１６３−１乃至１６３−４に設定されたデータ及びインバータ１６４−１乃至１６４−４によって反転されたデータは、各デコード組合せで、スイッチ回路１６２−１乃至１６２−１６に供給される。各スイッチ回路は、レジスタに設定されたデータを入力とするＮＯＲ回路１７０と、ＮＯＲ回路１７０の出力を受けるインバータ１７１と、ＮＯＲ回路１７０及びインバータ１７１により各々駆動されるＮ型ＦＥＴ１７２とＰ型ＦＥＴ１７３を含む。このスイッチ回路に於て、ＮＯＲ回路１７０の入力信号が全てＬＯＷのとき、Ｎ型ＦＥＴ１７２とＰ型ＦＥＴ１７３とが導通状態となる。これによりラッチ１６１−１乃至１６１−１６のうちで、導通状態となったスイッチ回路に対応する一つからの出力が、インバータ１６４−５及び１６４−６を介して、制御信号ＤＤ−ＦＬＡＧとして出力される。
【０１２９】
このようにして、制御信号ＤＤ−ＦＬＡＧの生成のタイミングを、レジスタに格納されたデ−タに応じて調整することが可能となる。制御信号ＤＤ−ＦＬＡＧのタイミングを所定のプログラム（データ）により制御出来るので、柔軟なシステム設計を行うことが可能となる。
【０１３０】
図１５に於て、制御信号ＤＤ−ＦＬＡＧには、ある程度の時間ずれを容認可能であることを説明した。しかし制御信号ＤＤ−ＦＬＡＧとエコークロック信号ＥＣＬＫとによって設定される開始タイミングで読み込まれたデータには、基本的に１サイクル分の時間ずれしか容認できない。
【０１３１】
図１３を再び参照して、メモリ１１０のコア回路１１１は、システムクロック信号ＳＣＬＫによって駆動される。従って、エコークロック信号ＥＣＬＫとシステムクロック信号ＳＣＬＫとの間のスキュー（ずれ）が、１サイクル以上あると、エコークロック信号ＥＣＬＫに基づいて読み込まれたデータを、コア回路１１１内のメモリコア部分に正常に書き込むことが出来ない。
【０１３２】
この問題を解決するために、読み込まれたデータのシリアル・パラレル変換を行う。図１７に、シリアル・パラレル変換を行う回路を示す。また図１８に、図１７の回路動作を示すタイムチャートを示す。
図１７の回路は、入力バッファ１８０、ラッチ１８１−１乃至１８１−４、ラッチ１８２−１乃至１８２−４、信号線ＳＬ１及びＳＬ２、書き込みアンプラッチ１８３−１乃至１８３−４、第１のクロック生成器１８４、第２のクロック生成器１８５を含む。
【０１３３】
図１７及び図１８を参照して、入力バッファ１８０は、エコークロック信号ＥＣＬＫに同期させて、データＲ１乃至Ｒ４を順番に読み込む。データＲ１乃至Ｒ４は各々、エコークロック信号ＥＣＬＫを基にして第１のクロック生成器１８４が生成したクロックΦ１乃至Φ４によって、ラッチ１８１−１乃至１８１−４に読み込まれる。ラッチ１８１−１乃至１８１−４に読み込まれたデータＲ１乃至Ｒ４は、図１８に示されるように、次のデータが読み込まれるまで４サイクルの間保持される。従って、ラッチ１８１−１乃至１８１−４に保持されているデータＲ１乃至Ｒ４を、システムクロック信号ＳＣＬＫから生成されたクロック信号を用いて検出すれば、エコークロック信号ＥＣＬＫとシステムクロック信号ＳＣＬＫとの間に１サイクル以上のずれがあっても、正しいデータ検出ができる。
【０１３４】
図１７の例においては、第２のクロック生成器１８５が、システムクロック信号ＳＣＬＫを基にして、図１８に示されるようなクロックΦ５及び／Φ５を生成する。このクロックΦ５或いは／Φ５を用いて、ラッチ１８２−１乃至１８２−４は各々、ラッチ１８１−１乃至１８１−４のデータを読み込む。ラッチ１８２−１及び１８２−３は、格納されたデータを信号線ＳＬ１に出力し、ラッチ１８２−２及び１８２−４は、格納されたデータを信号線ＳＬ２に出力する。図１８に、データ信号線ＳＬ１及びＳＬ２に出力されたデータを示す。図１８に示されるように、データ信号線ＳＬ１及びＳＬ２には、データは所定の順番でシリアルに出力される。
【０１３５】
クロックΦ５によってデータＲ１及びＲ２を検出する際、クロックΦ５のタイミングは、ラッチ１８１−１がデータＲ１を保持してかつラッチ１８１−２がデータＲ２を保持する期間であればよい。またクロック／Φ５によってデータＲ３及びＲ４を検出する際、クロック／Φ５のタイミングは、ラッチ１８１−３がデータＲ３を保持してかつラッチ１８１−４がデータＲ４を保持する期間であればよい。従って、システムクロック信号ＳＣＬＫとエコークロック信号ＥＣＬＫとの間のタイミングのずれを、ある程度許容することが出来る。
【０１３６】
図１７の例においては、第２のクロック生成器１８５は更に、システムクロック信号ＳＣＬＫを基にして、図１８に示されるクロックΦ６及び／Φ６を生成する。このクロックΦ６及び／Φ６用いて、書き込みアンプラッチ１８３−１乃至１８３−４は、信号線ＳＬ１及び信号線ＳＬ２に現われるデータを読み込む。
【０１３７】
Φ６の立ち上がりでデータを読み込む書き込みアンプラッチ１８３−１及び１８３−３に於て、Φ６をクロックとして用いてデータＲ１及びＲ２を半サイクルシフトしてやれば、図１８の書き込みアンプラッチ１８３−１乃至１８３−４に示されるように、データＲ１乃至Ｒ４を同一のタイミングで切り替わる信号とすることも出来る。
【０１３８】
このようにして、読み込んだデータをシリアル・パラレル変換することによって、システムクロック信号ＳＣＬＫとエコークロック信号ＥＣＬＫとの間のスキューをある程度許容しながらも、システムクロック信号ＳＣＬＫによる正しいデータ検出が可能となる。
【０１３９】
図１３を再び参照して、前述のように、データ読み出しの場合にはメモリ１１０のコア回路１１１に於て、エコークロック信号ＥＣＬＫを生成する必要がある。この生成されるエコークロック信号ＥＣＬＫは、メモリ１１０に入力されるシステムクロック信号ＳＣＬＫと所定のタイミング関係に設定されることが望ましい。
【０１４０】
図１９に、システムクロック信号ＳＣＬＫと所定の位相関係でエコークロック信号ＥＣＬＫを生成する回路を示す。図１９の回路は、システムクロック入力回路１１２（図１３参照）、エコークロック出力回路１１５（図１３参照）、ＤＬＬ（Ｄｅｌａｙ Ｌａｔｃｈｅｄ Ｌｏｏｐ）２１０及び２２０、位相比較器２３１及び２３２、ＸＯＲ回路２３３、ＡＮＤ回路２３４及び２３５を含む。
【０１４１】
ＤＬＬ２１０は、ディレイライン２１１及び２１２、レジスタアレー２１３、及びレジスタ制御器２１４を含む。レジスタ制御器２１４は、位相比較器２３１からの位相比較結果を入力として、それに基づいてレジスタアレー２１３を制御する。レジスタアレー２１３は、ディレイライン２１１及び２１２に含まれる遅延素子の段数を変化させて、ディレイライン２１１及び２１２を通過する信号の遅延を制御する。このＤＬＬ２１０は、システムクロック信号ＳＣＬＫを位相にして１８０度遅らせた信号を生成するために用いられる。
【０１４２】
システムクロック入力回路１１２で検出されたシステムクロック信号ＳＣＬＫは、ＡＮＤ回路２３４を介して、ＤＬＬ２１０と位相比較器２３１及び２３２に入力される。ＤＬＬ２１０に供給されたシステムクロック信号ＳＣＬＫは、ディレイライン２１２を通り遅延時間Ｔ１だけ遅延する。このディレイライン２１２から出力されるＴ１遅れたシステムクロック信号ＳＣＬＫは、ディレイライン２１１に入力され、更に遅延時間Ｔ１だけ遅延する。従って、ディレイライン２１１の出力は、２Ｔ１だけ遅延したシステムクロック信号ＳＣＬＫとなる。この２Ｔ１遅延したシステムクロック信号ＳＣＬＫは、位相比較器２３１に入力される。位相比較器２３１は、２Ｔ１遅延したシステムクロック信号ＳＣＬＫと元のシステムクロック信号ＳＣＬＫとを位相比較して、両者の位相が等しくなるようにＤＬＬ２１０を制御する。この結果、遅延時間２Ｔ１は位相にして３６０度（１クロックサイクル）になるよう調整される。ＤＬＬ２１０のディレイライン２１２から出力される１８０度（遅延時間Ｔ１）遅れたシステムクロック信号ＳＣＬＫは、ＤＬＬ２２０に入力される。
【０１４３】
ＤＬＬ２１０は、ディレイライン２２１乃至２２３、レジスタアレー２２４、及びレジスタ制御器２２５を含む。レジスタ制御器２２５は、位相比較器２３２からの位相比較結果を入力として、それに基づいてレジスタアレー２２４を制御する。レジスタアレー２２４は、ディレイライン２２１乃至２２３に含まれる遅延素子の段数を変化させて、ディレイライン２２１乃至２２３を通過する信号の遅延を制御する。
【０１４４】
ＤＬＬ２１０から供給された１８０度位相遅延したシステムクロック信号ＳＣＬＫは、ディレイライン２２１に供給される。ディレイライン２２１は、システムクロック信号ＳＣＬＫを、更に遅延時間Ｔ２だけ遅延させる。即ち、ディレイライン２２１の出力は、１８０度プラスＴ２だけ遅延したシステムクロック信号ＳＣＬＫとなる。また元のシステムクロック信号ＳＣＬＫが、ＤＬＬ２２０のディレイライン２２２に入力される。ディレイライン２２２は、ディレイライン２２１の遅延と等しい遅延を生成し、遅延時間Ｔ２だけ遅れたシステムクロック信号ＳＣＬＫを出力する。
【０１４５】
ＤＬＬ２２０のディレイライン２２１から出力される１８０度プラスＴ２だけ遅延されたシステムクロック信号ＳＣＬＫと、ディレイライン２２２から出力されるＴ２遅延されたシステムクロック信号ＳＣＬＫとは、ＸＯＲ回路２３３に入力される。従ってＸＯＲ回路２３３は、元のシステムクロック信号ＳＣＬＫより遅延時間Ｔ２だけ遅れ、かつシステムクロック信号ＳＣＬＫの２倍の周波数を有するエコークロック信号ＥＣＬＫを生成する。このエコークロック信号ＥＣＬＫは、エコークロック出力回路１１５を介して、外部に出力される。
【０１４６】
外部に出力されるのと同一のエコークロック信号ＥＣＬＫが、位相比較器２３２に入力される。位相比較器２３２は、遅延時間Ｔ２だけ遅延したエコークロック信号ＥＣＬＫと元のシステムクロック信号ＳＣＬＫとを位相比較して、両者の位相が等しくなるようにＤＬＬ２２０を制御する。この結果、遅延時間Ｔ２は位相にして３６０度（１クロックサイクル）になるように調整される。即ち、エコークロック信号ＥＣＬＫは、システムクロック信号ＳＣＬＫより位相が３６０度遅れることになる。
【０１４７】
ここでエコークロック信号ＥＣＬＫが２倍の周波数を有しているのは、本システムに於ては、前述のようにクロック信号ＣＬＫ（この場合はシステムクロック信号ＳＣＬＫ）の立ち上がりエッジ及び立ち下がりエッジの両方のエッジを用いて同期をとるからである。即ち両エッジを用いることによって、内部回路の動作周波数は２倍になるので、エコークロック信号ＥＣＬＫも２倍の周波数である必要がある。
【０１４８】
更に、ディレイライン２２３には、ＡＮＤ回路２３５を介して制御信号ＤＤ−ＦＬＡＧが入力される。これによって、制御信号ＤＤ−ＦＬＡＧは１クロックサイクル分だけ遅延される。このようにして制御信号ＤＤ−ＦＬＡＧを１クロックサイクル分遅延させるのは、図１４の回路によって生成された制御信号ＤＤ−ＦＬＡＧは、システムクロック信号ＳＣＬＫとエコークロック信号ＥＣＬＫ間の１サイクル分の遅れを考慮していないからである。
【０１４９】
なおＡＮＤ回路２３４は、読み込みコマンドＲｅａｄが与えられたときだけ、信号入力して図１９の回路を動作させるためのゲートである。またＡＮＤ回路２３５は、書き込みコマンドが与えられたときだけ、制御信号ＤＤ−ＦＬＡＧを入力して、必要な回路を動作させるためのゲートである。これらのゲートによって、不必要な電力消費を抑さえることが可能となる。
【０１５０】
このようにして図１９の回路に於ては、システムクロック信号ＳＣＬＫと所定の位相関係で、エコークロック信号ＥＣＬＫが生成される。具体的には、システムクロック信号ＳＣＬＫのＨＩＧＨ／ＬＯＷ間の切り替えのタイミングと、エコークロック信号ＥＣＬＫのＨＩＧＨ／ＬＯＷ間の切り替えのタイミングとが、揃うことになる。
【０１５１】
図１９のような回路は、メモリ１１０のチップ内で、チップの中央部に配置されることが好ましい。即ち、メモリチップ内のメモリコアを対称な２つのサブコアに分割して、それらのサブコア間に、図１９の回路を配置することが好ましい。
【０１５２】
図２０に、そのようなチップ内部配列の一例を示す。図２０に示されるように、メモリチップ２４０は、複数のアドレス／コマンド入力ピン２５０、複数のデータ入出力ピン２５１、アドレスバス２５２、データバス２５３、分割されたメモリコア２５４及び２５５、及びＤＬＬ回路ユニット２５６を含む。複数のアドレス／コマンド入力ピン２５０から入力されたアドレス／コマンド信号は、アドレスバス２５２を介して、メモリコア２５４及び２５５に供給される。またメモリコア２５４及び２５５に読み込み／書き出しされるデータは、データバス２５３を介して、複数のデータ入出力ピン２５１から入出力される。
【０１５３】
ＤＬＬ回路ユニット２５６は、例えば図１９に示される回路であり、システムクロック信号ＳＣＬＫとエコークロック信号ＥＣＬＫ間とのタイミング関係を調節するものである。図２０に於て、アドレスバス２５２上のデータはシステムクロック信号ＳＣＬＫに同期されるものであり、データバス２５３上のデータはエコークロック信号ＥＣＬＫと同期されるものである。
【０１５４】
図２０のような配置とすることによって、ＤＬＬ回路ユニット２５６からの信号を、チップに分配しやすくなる。またＤＬＬ回路ユニット２５６は、メモリコア２５４及び２５５のインターフェイスを同期させるために用いられるので、信号の流れと同じ方向にシステムクロック信号ＳＣＬＫを伝搬させることが出来る。
【０１５５】
図２０に於てはメモリユニットは２つに分割されているが、２つ以上の幾つかのサブコアに分割し、ＤＬＬ回路ユニットを各サブコア間に分割しても、上記と同様の効果が得られる。
以上、図１３のように２系統のクロック信号を用いるシステムに於て、２系統の同期動作の間でタイミング制御を行う構成について説明した。以下に、２系統のクロック信号を用いるシステムの実装レベルの例を示しておく。
【０１５６】
図２１は、２本以上のクロックを用いてコマンド転送及びデータ転送を行うシステムの具体的な例を示す。図２１（Ａ）は、抵抗Ｒ３を介してホストバスに接続されるバッファ３０１と、抵抗Ｒ１を介してバッファ３０１に接続されるマスターリンクＭａｓｔｅｒ−Ｃ−Ｌｉｎｋ−Ａ及びＭａｓｔｅｒ−Ｃ−Ｌｉｎｋ−Ｂと、抵抗Ｒ２を介してバッファ３０１に接続されるマスターリンクＭａｓｔｅｒ−Ｄ−Ｌｉｎｋ−Ａ、Ｍａｓｔｅｒ−Ｄ−Ｌｉｎｋ−Ｂ、Ｍａｓｔｅｒ−Ｄ−Ｌｉｎｋ−Ｃ、及びＭａｓｔｅｒ−Ｄ−Ｌｉｎｋ−Ｄと、各マスターリンクに接続されるメモリモジュール３００−１乃至３００−４を示す。各メモリモジュールはレジスタバッファ３１０と、メモリチップ３１１及び３１２と、ソケット３１３及び３１４と、レジスタＩＣ３１５（３１５ａ及び３１５ｂ）を含む。図２１（Ｂ）に各メモリモジュール内部の構造を示す。また図２１（Ｃ）は、図２１（Ｂ）を上部から見た平面図である。
【０１５７】
図２１に於ては、システムクロック信号ＳＣＬＫ、アドレス信号ＡＤＤ、及びコマンド信号ＣＭＤを送る配線が、マスターリンクＭａｓｔｅｒ−Ｃ−Ｌｉｎｋ−Ａ、マスターリンクＭａｓｔｅｒ−Ｃ−Ｌｉｎｋ−Ｂ、及びスレーブリンクＳｌａｖｅ−Ｃ−Ｌｉｎｋとして示される。またエコークロック信号ＥＣＬＫ及びデータ信号ＤＡＴＡを送る配線は、マスターリンクＭａｓｔｅｒ−Ｄ−Ｌｉｎｋ−Ａ、Ｍａｓｔｅｒ−Ｄ−Ｌｉｎｋ−Ｂ、Ｍａｓｔｅｒ−Ｄ−Ｌｉｎｋ−Ｃ、及びＭａｓｔｅｒ−Ｄ−Ｌｉｎｋ−Ｄと、スレーブリンクＳｌａｖｅ−Ｄ−Ｌｉｎｋとして示される。マスターリンクとスレーブリンクとの間には、長配線をドライブするためにレジスタバッファ３１０が挿入されている。図２１の構成は図１３の構成とは若干異なるが、メモリチップの一つを選択して、更にレジスタバッファ３１０を省略すれば、図１３の構成と同一の動作を行うことになる。
【０１５８】
【発明の効果】
請求項１の発明に於ては、立ち上がりエッジを検出するための第１のアンプと立ち下がりエッジを検出するための第２のアンプとを個別に設けて、フィードバック信号により第１のアンプと第２のアンプとを制御するので、立ち上がりエッジと立ち下がりエッジとの両方のエッジを正確に検出することができる。
【０１５９】
請求項２の発明に於ては、フィードバック信号により第１のアンプと第２のアンプとの駆動電流を制御するので、高速な動作が可能となる。
請求項３の発明に於ては、第１のアンプと第２のアンプとは、他方のアンプがエッジを検出する直前には駆動電流量が減少されているので、入力信号の変化に迅速に反応できる状態にあり、高速な動作が可能となる。
【０１６０】
請求項４の発明に於ては、少なくとも幾らかの駆動電流を流すことによって、装置の誤動作を防ぐことができる。
請求項５の発明に於ては、単純な回路で高速な動作を実現することができる。
請求項６の発明に於ては、単純な回路で高速な動作を実現することができる。
【０１６１】
請求項７の発明に於ては、入力信号が停止した場合でもラッチ回路が出力信号を保持するので、誤った出力が現われることを防ぐことができる。
請求項８の発明に於ては、入力信号をクロック信号とした場合に、クロック信号の２倍の周波数で内部回路が動作できるので、高速な動作が可能となる。
【０１６２】
請求項９の発明に於ては、入力信号をクロック信号とした場合に、クロック信号の２倍の周波数でラッチ型入力回路が動作できるので、高速な入力動作が可能となる。
請求項１０の発明に於ては、入力信号をクロック信号とした場合に、クロック信号の２倍の周波数でラッチ型入力回路が動作できるので、高速な入力動作が可能となる。
【０１６３】
請求項１１の発明に於ては、高速なメモリ入出力を実現することが可能となる。
請求項１２の発明に於ては、入力信号が中間レベルにある場合に第１のアンプ及び第２のアンプを非動作状態とすることが出来るので、誤った入力信号を検出する可能性を排除することができる。
【０１６４】
請求項１３の発明に於ては、入力信号が中間レベルにある場合に第１のアンプ及び第２のアンプを非動作状態とすることが出来るので、誤った入力信号を検出する可能性を排除することができる。
請求項１４の発明に於ては、内部回路が立ち上がりエッジから動作を開始する場合と立ち下がりエッジから動作を開始する場合とで、内部回路に供給するクロックの位相を逆転することができる。
【０１６５】
請求項１５の発明の装置は、２系統のクロック信号を用いる装置に於て、第１のクロック信号に基づくタイミングで、第２のクロック信号に同期したデータ受信動作を開始することが出来るので、２系統の同期動作の間でタイミング制御を行うことができる。
【０１６６】
請求項１６の発明に於ては、第２のクロック信号が中間レベルにある場合に第２のクロック入力回路を非動作状態としておいて、クロックが再開されたときにクロック信号検出を開始するので、誤ったクロック検出を排除することができる。
【０１６７】
請求項１７の発明に於ては、異なった同期に基づく２系統のデータ受信動作の間で、データ受信タイミングの制御を行うことが可能となる。
請求項１８の発明に於ては、異なった同期に基づく２系統のデータ受信動作の間で、一方の系統から入力された信号の内容に基づいて、他方の系統から入力される信号のタイミングを予測して、適切なタイミングでデータ信号の受信を開始することが出来る。
【０１６８】
請求項１９の発明に於ては、データ信号受信開始のタイミングをプログラミングによって制御することが出来る。
請求項２０の発明に於ては、受信制御信号のタイミングと第２のクロックパルスの開始タイミングとの間で、最大でＮ単位時間のずれを許容することが出来る。
【０１６９】
請求項２１の発明に於ては、受信開始タイミングを正確に設定することが出来る。
請求項２２の発明に於ては、第２のデータ信号をシリアル・パラレル変換して複数のラッチに格納し、格納された並列データを第３のクロック信号を用いて取り出すので、第２のクロック信号と第３のクロック信号との間のタイミングのずれをラッチの個数に略比例する大きさまで許容することが出来る。
【０１７０】
請求項２３の発明に於ては、並列データを取り出す第３のクロック信号は第１のクロック信号に基づいて生成されるので、第１のクロック信号と第２のクロック信号との間のタイミングのずれを吸収することが出来る。
請求項２４の発明に於ては、並列データに変換されたデータを直列データに戻すことが出来る。
【０１７１】
請求項２５の発明に於ては、第１のクロック信号とデータ出力同期用の第３のクロック信号との間で、信号レベルの切り替わりのタイミングを揃えることが出来る。
請求項２６の発明に於ては、第１のクロック信号と第３のクロック信号との位相を比較して調整することによって、両クロック信号間での信号レベルの切り替わりのタイミングを揃えることが出来る。
【０１７２】
請求項２７の発明に於ては、単純な回路を用いて、第１のクロック信号と第３のクロック信号との位相を比較して調整することが出来る。
請求項２８の発明に於ては、無駄な電力消費を防ぐことが出来る。
請求項２９の発明に於ては、クロック生成手段からの信号を、チップ内部で各回路に分配しやすくなる。
【０１７３】
請求項３０の発明に於ては、メモリコア回路に対する信号の流れと同じ方向にクロック信号を伝搬させることが出来る。
請求項３１の発明に於ては、クロック生成手段からの信号を、チップ内部で各回路に分配しやすくなる。
【０１７４】
請求項３２の発明の装置は、２系統のクロック信号を用いる装置に於て、第１のクロック信号に基づくタイミングで、第２のクロック信号に同期したデータ受信動作を開始することが出来るので、２系統の同期動作の間でタイミング制御を行うことができる。
【０１７５】
請求項３３の発明に於ては、第２のクロック信号が中間レベルにある場合にクロック入力回路を非動作状態としておいて、クロックが再開されたときにクロック信号検出を開始するので、誤ったクロック検出を排除することができる。
請求項３４の発明に於ては、異なった同期に基づく２系統のデータ入出力動作の間で、データ受信タイミングの制御を行うことが可能となる。
【０１７６】
請求項３５の発明に於ては、異なった同期に基づく２系統のデータ入出力動作の間で、一方の系統で送信した信号の内容に基づいて、他方の系統から入力される信号のタイミングを予測して、適切なタイミングでデータ信号の受信を開始することが出来る。
【０１７７】
請求項３６の発明に於ては、異なった同期に基づく２系統のデータ受信動作の間で、データ受信タイミングの制御を行うことが可能となる。
請求項３７の発明に於ては、異なった同期に基づく２系統のデータ受信動作の間で、一方の系統から入力された信号の内容に基づいて、他方の系統から入力される信号のタイミングを予測して、適切なタイミングでデータ信号の受信を開始することが出来る。
【０１７８】
請求項３８の発明に於ては、データ信号受信開始のタイミングをプログラミングによって制御することが出来る。
請求項３９乃至４４の発明に於ては、上記発明を用いた集積回路装置、半導体記憶装置、或いは集積回路システムを提供することが出来る。
【図面の簡単な説明】
【図１】本発明の原理による入力バッファ回路の構成図である。
【図２】本発明の原理による入力バッファ回路の動作を説明するタイムチャートである。
【図３】本発明の入力バッファ回路の第１の実施例を示す回路図である。
【図４】図３の入力バッファ回路の動作を説明するタイムチャートである。
【図５】本発明の入力バッファ回路の第１の実施例の変形例を示す回路図である。
【図６】本発明の入力バッファ回路の第２の実施例を示す回路図である。
【図７】本発明の入力バッファ回路を応用した際のデータ入力回路周辺の構成を示す図である。
【図８】信号が中間レベルにあるときの問題点を説明するための図である。
【図９】信号が中間レベルにあるときの問題点を解決するために本発明の入力バッファ回路を応用した際のデータ入力回路周辺の構成を示す図である。
【図１０】図９の構成に於ける制御信号とクロック信号とのタイミング関係を示すタイムチャートである。
【図１１】制御信号とクロック信号とのタイミング関係に応じて内部に供給するクロックを切り替えるシステムの構成を示す図である。
【図１２】図１１のクロック順序判定回路の概略構成を示す図である。
【図１３】異なった２系統のクロックを用いるシステムの構成を示す図である。
【図１４】図１３のシステムに於て、コマンドに応じて適切なタイミングの制御信号を生成するための回路を示す図である。
【図１５】図１３の回路で生成される制御信号ＤＤ−ＦＬＡＧとエコークロック信号との関係を示すタイムチャートである。
【図１６】図１３のシステムに於て、コマンドに応じて適切なタイミングの制御信号を生成するための回路の別の例を示す図である。
【図１７】図１３のシステムに於て、データ入力をシリアル・パラレル変換することによって、２系統のクロック信号間のスキューを吸収する構成を示す図である。
【図１８】図１７の構成の動作を説明するタイムチャートである。
【図１９】図１３のシステムに於て、システムクロック信号からエコークロック信号を生成する回路の構成図である。
【図２０】図１９の回路をメモリチップに配置する際の配置を示す図である。
【図２１】（Ａ）、（Ｂ）、及び（Ｃ）は、異なった２系統のクロックを用いるシステムの具体的構成を示す図である。
【図２２】従来の入力バッファ回路の回路図である。
【図２３】図２２の回路の動作を説明するタイムチャートである。
【図２４】図２２の回路に於て、クロック信号周波数が増大した場合の問題点を示すためのタイムチャートである。
【符号の説明】
１１ 立ち上がりエッジ検出器
１２ 立ち下がりエッジ検出器
１３ バッファ
１５、１５Ａ、１５Ｂ 入力バッファ回路
２０ 立ち上がりエッジ検出器
３０ 立ち下がりエッジ検出器
５１ マスターラッチ
５２ マスターラッチ
５３ スレーブラッチ
５４ スレーブラッチ
５５ 内部回路
５７ データ入力回路
５８ 電源制御ユニット
６０ クロック順序判定回路
６１ スイッチ回路
１００ コントローラ
１０１ コア回路
１０２ システムクロック出力回路
１０３ アドレス／コマンド出力回路
１０４ エコークロック出力回路
１０５ エコークロック入力回路
１０６ データ出力回路
１０７ データ入力回路
１１０ メモリ
１１１ コア回路
１１２ システムクロック入力回路
１１３ アドレス／コマンド入力回路
１１４ エコークロック入力回路
１１５ エコークロック出力回路
１１６ データ入力回路
１１７ データ出力回路
１２０ 制御信号生成回路
１５０ タイミング回路
１６０ タイミング回路
１８０ 入力バッファ
１８４ クロック生成器
１８５ クロック生成器
２１０ ＤＬＬ
２２０ ＤＬＬ
２３１ 位相比較器
２３２ 位相比較器
２４０ チップ
２５０ アドレス／コマンド入力ピン
２５１ データ入出力ピン
２５２ アドレスバス
２５３ データバス
２５４、２５５ メモリコア
２５６ ＤＬＬ回路ユニット
Claims (44)
- 第１の入力信号の立ち上がりエッジを検出して出力信号に第１の変化をもたらす第１のアンプと、
該第１の入力信号の立ち下がりエッジを検出して該出力信号に第２の変化をもたらす第２のアンプと、
該出力信号を該第１のアンプと該第２のアンプにフィードバックするフィードバック経路
を含み、該フィードバック信号によって該第１の変化のタイミングが該第１のアンプのみに依存するように該第２のアンプの動作を制御し該第２の変化のタイミングが該第２のアンプのみに依存するように該第１のアンプの動作を制御するように構成されていることを特徴とする入力バッファ回路。 - 前記第１のアンプは該第１のアンプを駆動する第１の電流量を制御する第１の手段を含み、前記第２のアンプは該第２のアンプを駆動する第２の電流量を制御する第２の手段を含み、該第１の手段及び該第２の手段は各々、前記フィードバック信号に基づいて該第１の電流量及び該第２の電流量を制御するように構成されていることを特徴とする請求項１記載の入力バッファ回路。
- 前記出力信号の前記第１の変化から前記第２の変化に至る間は前記第１の手段が前記第１の電流量を減少させ、前記出力信号に於ける前記第２の変化から前記第１の変化に至る間は前記第２の手段が前記第２の電流量を減少させることを特徴とする請求項２記載の入力バッファ回路。
- 前記第１の手段及び前記第２の手段が各々前記第１の電流量及び前記第２の電流量を減少させる際に、少なくともゼロでない電流を流すことを特徴とする請求項３記載の入力バッファ回路。
- 前記第１のアンプはＮ型ＦＥＴを入力ゲートに用いた差動回路であり、前記第２のアンプはＰ型ＦＥＴを入力ゲートに用いた差動回路であることを特徴とする請求項３記載の入力バッファ回路。
- 前記第１のアンプはＮ型ＦＥＴを入力ゲートに用いたカレントミラーアンプであり、前記第２のアンプはＰ型ＦＥＴを入力ゲートに用いたカレントミラーランプであることを特徴とする請求項３記載の入力バッファ回路。
- 該出力信号をラッチするラッチ回路を更に含むことを特徴とする請求項３記載の入力バッファ回路。
- 請求項１記載の入力バッファ回路に加え、前記第１の入力信号の前記立ち上がりエッジ及び前記立ち下がりエッジに各々対応する前記出力信号の第１の変化及び第２の変化の両方に同期して動作する回路を更に含む集積回路装置。
- 前記回路は、第２の入力信号を受信するためのラッチ型入力回路であることを特徴とする請求項８記載の集積回路装置。
- 前記回路は、前記第１の変化に反応して前記第２の入力信号をラッチする第１のラッチ回路と、前記第２の変化に反応して該第２の入力信号をラッチする第２のラッチ回路とを含むことを特徴とする請求項９記載の集積回路装置。
- 請求項１０記載の集積回路装置に加え、前記第２の入力信号を格納するためのメモリコア回路を更に含むことを特徴とする半導体記憶装置。
- 請求項３記載の入力バッファ回路に加え、制御信号を受信する制御信号受信回路を更に含み、前記第１の手段及び前記第２の手段のオン・オフを該制御信号によって制御することによって、前記第１の入力信号の入力開始のタイミングを該制御信号により制御することを特徴とする集積回路装置。
- 制御信号を受信する制御信号受信回路を更に含み、前記第１のアンプ及び前記第２のアンプの駆動・非駆動を該制御信号によって制御することによって、前記第１の入力信号の入力開始のタイミングを該制御信号により制御することを特徴とする請求項８記載の集積回路装置。
- 前記入力開始後に検出された前記第１の入力信号の最初のエッジが前記立ち上がりエッジと前記立ち下がりエッジのいずれであるかを判定する手段と、
判定結果に基づいて、該最初のエッジが該立ち上がりエッジである場合には前記出力信号を前記回路に供給し、該最初のエッジが該立ち下がりエッジである場合には前記出力信号を反転させて前記回路に供給する手段
を更に含むことを特徴とする請求項１３記載の集積回路装置。 - 第１のクロック信号を受信する第１のクロック入力回路と、
受信された該第１のクロック信号に同期して第１のデータ信号を受信する第１のデータ入力回路と、
第２のクロック信号を受信する第２のクロック入力回路と、
受信された該第２のクロック信号に同期して第２のデータ信号を受信する第２のデータ入力回路と、
該第１のデータ信号の受信開始タイミングに応じて、該第２のデータ信号の受信開始タイミングを制御する制御回路
を含むことを特徴とする集積回路装置。 - 前記制御回路は前記第１のデータ信号の受信開始タイミングに基づいて電源制御信号を生成する電源制御信号生成手段を含み、前記第２のクロック入力回路は該電源制御信号を受け取ったタイミングで駆動電流がオンされることを特徴とする請求項１５記載の集積回路装置。
- 前記制御回路は前記第１のデータ信号の受信開始タイミングに基づいて受信制御信号を生成する受信制御信号生成手段を更に含み、前記第２のデータ入力回路は該受信制御信号を受け取ったタイミング及び前記第２のクロック信号に応じて前記第２のデータ信号の受信を開始することを特徴とする請求項１６記載の集積回路装置。
- 前記受信制御信号生成手段は、受信された前記第１のデータ信号の内容に応じたタイミングで前記受信制御信号を生成することを特徴とする請求項１７記載の集積回路装置。
- 前記受信制御信号生成手段は、
情報を格納する格納手段と、
該格納手段に格納された該情報に応じて前記受信制御信号を生成するタイミングを調整する手段
を含むことを特徴とする請求項１７記載の集積回路装置。 - 前記受信制御信号生成手段は、前記第２のクロックのパルス長を１単位時間として、前記第２のクロックが中間レベルからＮ単位時間の第１のレベルを経て第２のレベルになる際に、前記受信制御信号を１以上かつＮ＋１以下の長さとすることを特徴とする請求項１７記載の集積回路装置。
- 前記第２のデータ信号の受信開始タイミングは、前記受信制御信号と前記第２のクロック信号の前記第２のレベルとが初めて重なるタイミングであることを特徴とする請求項２０記載の集積回路装置。
- 前記第２のデータ入力回路が前記第２のデータ信号の受信開始タイミングから連続して受信した複数のデータを個々に分けて格納する所定個数のラッチと、
該ラッチに格納されたデータを少なくとも一つの第３のクロック信号に基づいて取り出すデータ取り出し手段
を含むことを特徴とする請求項１７記載の集積回路装置。 - 前記少なくとも一つの第３のクロック信号を前記第１のクロック信号に基づいて生成する手段を更に含むことを特徴とする請求項２２記載の集積回路装置。
- 内部データバスを更に含み、前記データ取り出し手段は前記少なくとも一つの第３のクロック信号に基づいて前記データを該内部データバスにシリアルに出力することを特徴とする請求項２２又は２３記載の集積回路装置。
- 第４のクロック信号を出力するクロック出力回路と、
該第４のクロック信号に同期して第４のデータ信号を出力するデータ出力回路と、
前記第１のクロック信号とエッジタイミングが揃った該第４のクロック信号を該第１のクロック信号に基づいて生成するクロック生成手段
を更に含むことを特徴とする請求項１５記載の集積回路装置。 - 前記クロック生成手段は、
内部信号を生成する内部信号生成手段と、
該内部信号と該第１のクロック信号との位相差を比較する位相比較手段と、
該位相差がゼロになるように該内部信号生成手段を制御する手段
を含むことを特徴とする請求項２５記載の集積回路装置。 - 前記クロック手段はＤＬＬ（ｄｅｌａｙ ｌａｔｃｈｅｄ ｌｏｏｐ）回路であることを特徴とする請求項２６記載の集積回路装置。
- 前記クロック生成手段は、前記第４のデータ信号を出力する場合のみ該クロック生成手段を動作させる動作制御手段を更に含むことを特徴とする請求項２７記載の集積回路装置。
- 請求項２５記載の集積回路装置に加え、前記第１のデータ信号に基づいて、前記第２のデータ信号が書き込まれ、前記第４のデータ信号が読み出されるメモリコア回路を有し、前記第１のクロック入力回路と、前記第１のデータ入力回路と、前記第２のクロック入力回路と、前記第２のデータ入力回路と、前記クロック出力回路と、前記データ出力回路と、前記クロック生成手段と、該メモリコア回路がチップ上に配置され、該クロック生成手段は該チップの略中央部に配置されることを特徴とする半導体記憶装置。
- 前記メモリコア回路は互いに対称な第１のメモリコア回路と第２のメモリコア回路とを含み、前記チップ上で該第１のメモリコア回路と該第２のメモリコア回路との間に該クロック生成手段が配置されることを特徴とする請求項２９記載の半導体記憶装置。
- 請求項２５記載の集積回路装置に加え、前記第１のデータ信号に基づいて、前記第２のデータ信号が書き込まれ、前記第４のデータ信号が読み出される複数のメモリコア回路を有し、前記第１のクロック入力回路と、前記第１のデータ入力回路と、前記第２のクロック入力回路と、前記第２のデータ入力回路と、前記クロック出力回路と、前記データ出力回路と、前記クロック生成手段と、該複数のメモリコア回路がチップ上に配置され、該クロック生成手段は該複数のメモリコア回路の間に配置されることを特徴とする半導体記憶装置。
- 第１のクロック信号を送信するクロック出力回路と、
該第１のクロック信号に同期して第１のデータ信号を送信するデータ出力回路と、
第２のクロック信号を受信するクロック入力回路と、
受信された該第２のクロック信号に同期して第２のデータ信号を受信するデータ入力回路と、
該第１のデータ信号の送信開始タイミングに応じて、該第２のデータ信号の受信開始タイミングを制御する制御回路
を含むことを特徴とする集積回路装置。 - 前記制御回路は前記第１のデータ信号の送信開始タイミングに基づいて電源制御信号を生成する電源制御信号生成手段を含み、前記クロック入力回路は該電源制御信号を受け取ったタイミングで駆動電流がオンされることを特徴とする請求項３２記載の集積回路装置。
- 前記制御回路は前記第１のデータ信号の送信開始タイミングに基づいて受信制御信号を生成する受信制御信号生成手段を更に含み、前記データ入力回路は該受信制御信号を受け取ったタイミング及び前記第２のクロック信号に応じて前記第２のデータ信号の受信を開始することを特徴とする請求項３３記載の集積回路装置。
- 前記受信制御信号生成手段は、前記第１のデータ信号の内容に応じたタイミングで前記受信制御信号を生成することを特徴とする請求項３４記載の集積回路装置。
- 前記制御回路は、前記第１のデータ信号を受信開始したサイクルから前記第２のデータ信号の受信開始サイクルまでの遅れを設定するレイテンシ設定回路を含み、前記第２のデータ入力回路は該レイテンシ設定回路が生成する電源制御信号を受け取ったタイミングで駆動電流がオンされることを特徴とする請求項１５記載の集積回路装置。
- 前記レイテンシ設定回路は、前記第１のデータ信号の内容に応じてレイテンシを設定することを特徴とする請求項３６記載の集積回路装置。
- 前記制御回路は更に、レイテンシをプログラムするレイテンシ・プログラム手段を含み、前記第１のデータ信号の内容と該レイテンシ・プログラム手段に記憶されたデータに応じてレイテンシを設定することを特徴とする請求項３６記載の集積回路装置。
- 第１の入力信号の立ち上がりエッジを検出して出力信号に第１の変化をもたらす第１のアンプと、
該第１の入力信号の立ち下がりエッジを検出して該出力信号に第２の変化をもたらす第２のアンプと、
該出力信号を該第１のアンプと該第２のアンプにフィードバックするフィードバック経路
を含み、該フィードバック信号によって該第１の変化のタイミングが該第１のアンプのみに依存するように該第２のアンプの動作を制御し該第２の変化のタイミングが該第２のアンプのみに依存するように該第１のアンプの動作を制御するように構成されていることを特徴とする入力バッファ回路を含む集積回路装置。 - 請求項１３記載の集積回路装置に加えて、前記回路は第２の入力信号を受信するためのラッチ型入力回路であって、前記第２の入力信号を格納するためのメモリコア回路を更に含むことを特徴とする半導体記憶装置。
- 請求項１５記載の集積回路に加え、前記第１のデータ信号に応答して、第２のデータ信号を格納するメモリコア回路を有することを特徴とする半導体記憶装置。
- 請求項２２に於て、前記複数のデータはメモリコア回路に対する書き込みデータであることを特徴とする半導体記憶装置。
- 請求項２５に於て、前記第４のデータ信号は、メモリコア回路からの読み出し信号であることを特徴とする半導体記憶装置。
- 第１のクロック信号を受信する第１のクロック入力回路と、
受信された該第１のクロック信号に同期して第１のデータ信号を受信する第１のデータ入力回路と、
第２のクロック信号を受信する第２のクロック入力回路と、
受信された該第２のクロック信号に同期して第２のデータ信号を受信する第２のデータ入力回路と、
第３のクロック信号を出力する第１のクロック出力回路と、
該第３のクロック信号に同期して第３のデータ信号を出力する第１のデータ出力回路と、
該第１のデータ信号の受信開始タイミングに応じて、該第２のデータ信号の受信開始タイミングを制御する制御回路
を含む第１の集積回路と、
該第１のクロック信号を送信する第２のクロック出力回路と、
該第１のクロック信号に同期して該第１のデータ信号を送信する第２のデータ出力回路と、
該第２のクロック信号を送信する第３のクロック出力回路と、
該第２のクロック信号に同期して該第２のデータ信号を送信する第３のデータ出力回路と、
該第３のクロック信号を受信する第３のクロック入力回路と、
受信された該第３のクロック信号に同期して該第３のデータ信号を受信する第３のデータ入力回路と、
該第１のデータ信号の送信開始タイミングに応じて、該第３のデータ信号の受信開始タイミングを制御する制御回路
を含む第２の集積回路
を含むことを特徴とする集積回路システム。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17955096A JP3612634B2 (ja) | 1996-07-09 | 1996-07-09 | 高速クロック信号に対応した入力バッファ回路、集積回路装置、半導体記憶装置、及び集積回路システム |
| US08/766,173 US5793680A (en) | 1996-07-09 | 1996-12-12 | Input buffer circuit, integrated circuit device, semiconductor memory, and integrated circuit system coping with high-frequency clock signal |
| EP96309172A EP0818735B1 (en) | 1996-07-09 | 1996-12-16 | Input buffer circuit coping with high-frequency clock signal |
| DE69637314T DE69637314T2 (de) | 1996-07-09 | 1996-12-16 | Eingangspufferschaltkreis, der mit einem hochfrequenten Taktsignal zurechtkommt |
| EP04007831A EP1437661A3 (en) | 1996-07-09 | 1996-12-16 | Integrated circuit device, semiconductor memory, and integrated circuit system coping with high-frequency clock signal |
| KR1019960069057A KR100199547B1 (ko) | 1996-07-09 | 1996-12-20 | 고속 클록 신호에 대응한 입력버퍼회로, 집적회로장치, 반도체 기억장치 및 집적회로 시스템 |
| TW085116075A TW321742B (en) | 1996-07-09 | 1996-12-26 | Input buffer circuit, integrated circuit device, semiconductor memory, and integrated circuit system coping with high-frequency clock signal |
| US08/990,999 US5838630A (en) | 1996-07-09 | 1997-12-15 | Integrated circuit device, semiconductor memory, and integrated circuit system coping with high-frequency clock signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17955096A JP3612634B2 (ja) | 1996-07-09 | 1996-07-09 | 高速クロック信号に対応した入力バッファ回路、集積回路装置、半導体記憶装置、及び集積回路システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1028041A JPH1028041A (ja) | 1998-01-27 |
| JP3612634B2 true JP3612634B2 (ja) | 2005-01-19 |
Family
ID=16067713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17955096A Expired - Lifetime JP3612634B2 (ja) | 1996-07-09 | 1996-07-09 | 高速クロック信号に対応した入力バッファ回路、集積回路装置、半導体記憶装置、及び集積回路システム |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US5793680A (ja) |
| EP (2) | EP1437661A3 (ja) |
| JP (1) | JP3612634B2 (ja) |
| KR (1) | KR100199547B1 (ja) |
| DE (1) | DE69637314T2 (ja) |
| TW (1) | TW321742B (ja) |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1996
- 1996-07-09 JP JP17955096A patent/JP3612634B2/ja not_active Expired - Lifetime
- 1996-12-12 US US08/766,173 patent/US5793680A/en not_active Expired - Lifetime
- 1996-12-16 DE DE69637314T patent/DE69637314T2/de not_active Expired - Lifetime
- 1996-12-16 EP EP04007831A patent/EP1437661A3/en not_active Withdrawn
- 1996-12-16 EP EP96309172A patent/EP0818735B1/en not_active Expired - Lifetime
- 1996-12-20 KR KR1019960069057A patent/KR100199547B1/ko not_active IP Right Cessation
- 1996-12-26 TW TW085116075A patent/TW321742B/zh not_active IP Right Cessation
-
1997
- 1997-12-15 US US08/990,999 patent/US5838630A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69637314T2 (de) | 2008-08-21 |
| EP1437661A2 (en) | 2004-07-14 |
| US5838630A (en) | 1998-11-17 |
| EP0818735A3 (en) | 2000-02-09 |
| KR100199547B1 (ko) | 1999-06-15 |
| DE69637314D1 (de) | 2007-12-20 |
| EP0818735A2 (en) | 1998-01-14 |
| JPH1028041A (ja) | 1998-01-27 |
| EP1437661A3 (en) | 2009-07-29 |
| TW321742B (en) | 1997-12-01 |
| KR980010795A (ko) | 1998-04-30 |
| EP0818735B1 (en) | 2007-11-07 |
| US5793680A (en) | 1998-08-11 |
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| A977 | Report on retrieval |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081105 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091105 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101105 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S531 | Written request for registration of change of domicile |
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|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111105 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121105 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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