JP3600430B2 - Solid-state imaging device - Google Patents
Solid-state imaging device Download PDFInfo
- Publication number
- JP3600430B2 JP3600430B2 JP07089298A JP7089298A JP3600430B2 JP 3600430 B2 JP3600430 B2 JP 3600430B2 JP 07089298 A JP07089298 A JP 07089298A JP 7089298 A JP7089298 A JP 7089298A JP 3600430 B2 JP3600430 B2 JP 3600430B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- region
- gate electrode
- signal storage
- solid
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000003384 imaging method Methods 0.000 title claims description 31
- 238000003860 storage Methods 0.000 claims description 79
- 239000000758 substrate Substances 0.000 claims description 59
- 238000009792 diffusion process Methods 0.000 claims description 47
- 238000009825 accumulation Methods 0.000 claims description 16
- 230000005669 field effect Effects 0.000 claims description 16
- 238000006243 chemical reaction Methods 0.000 claims description 14
- 239000004065 semiconductor Substances 0.000 claims description 8
- 239000012535 impurity Substances 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 claims description 5
- 239000011159 matrix material Substances 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims 1
- 239000007772 electrode material Substances 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 230000003321 amplification Effects 0.000 description 8
- 238000003199 nucleic acid amplification method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 7
- 238000001514 detection method Methods 0.000 description 6
- 206010047571 Visual impairment Diseases 0.000 description 5
- 238000005036 potential barrier Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Electromagnetism (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Description
【0001】
【発明の属する技術分野】
この発明は固体撮像装置に関し、より詳細には信号のダイナミックレンジの低下や、熱雑音、残像等の改善された、高品質の再生画像を得る固体撮像装置に関するものである。
【0002】
【従来の技術】
図16は、増幅型MOSセンサと称される固体撮像素子の撮像領域に二次元状に配置された、単位画素の一部の断面構造を示した図である。
【0003】
図16に於いて、p型シリコン基板1上にp型のウェル領域2が形成されている。このウェル領域2の表面部には、受光部基板界面に設けられたp+ 拡散層3と信号蓄積部となるn型拡散層4とから成る受光領域5と、信号検出部6と、ドレイン7及びソース8を有した増幅トランジスタ9が形成されている。
【0004】
また、上記ウェル領域2上で受光量域5と信号検出部6の間には、読み出しMOS型電界効果トランジスタ(以下、読み出しMOSトランジスタと略記する)のゲート電極10が配置されている。そして、信号検出部6と増幅トランジスタ9のゲート電極11には、両者を接続する配線12が、更に増幅トランジスタ9のソース8には信号読み出し線13が接続されて配設されている。
【0005】
このような画素構造に於いて、動作は次のようになる。
【0006】
信号蓄積期間中に、光電変換領域の受光利用域5に入射された入力光によって信号電荷が発生されて、それが信号蓄積部(n型拡散層)4に蓄積される。信号蓄積期間が終了すると、読み出しMOSトランジスタがオン状態にされ、該MOSトランジスタのチャネルを通して、信号電荷が信号蓄積部4から信号検出部6に排出される。信号検出部6では信号電荷が信号電圧に変換され、その電荷が配線12を通して増幅トランジスタのゲート電極11に導入される。信号電圧は、増幅トランジスタのソース8に接続された信号読み出し線13から読み出される。
【0007】
図17は、信号蓄積部4から信号検出部6へ信号電荷が排出される際の信号電荷の読み出しの様子を示した図である。
【0008】
読み出しゲートがオンされるとMOSチャネルの電位が高くなり、信号蓄積部4に蓄積されていた信号電荷は、図17(a)に示されるように、MOSトランジスタのチャネルを通して読み出される。
【0009】
【発明が解決しようとする課題】
しかしながら、こうした従来の画素構造では、以下に述べるような課題を有していた。
【0010】
すなわち、信号電荷読み出しの際には、MOSトランジスタのチャネルの電位が高くなることにより、それにつれて信号蓄積部の読み出しゲート際の電位が変調されることで、信号蓄積部から信号電荷が読み出される。ところが、暗電流防止のために設けられたp+ 層が存在する場合には、p+ 層の電位が基準電位に固定されているために、信号蓄積部の読み出しゲート際の電位が読み出しゲート電位により変調されにくくなり、そのため、図17(b)に示されるように、信号電荷にとっての電位障壁がでる。それ故、信号読み出しが完全に行われなくなってしまう。
【0011】
このように、信号蓄積部4からの信号読み出しが完全に行われないと、素子のダイナミックレンジが低下するという課題や、暗時の熱雑音が増加する、また残像が発生する等の問題が再生画面上に生じ、そのため再生画像の品質が著しく劣化する、という課題を有していた。しかも、このような課題は、画素サイズの縮小と共により一層顕著になるという問題がある。
【0012】
再生画像の品質の向上、或いは素子サイズの縮小化という要請から、単位画素の大きさは年々縮小されていく傾向にある。単位画素の大きさが縮小されていくと、MOSトランジスタのサイズもそれにつれて縮小していくが、通常そのような素子サイズの縮小は、スケールダウン則に従い、印加電圧の低下、更にウェルの不純物濃度の上昇を伴う。
【0013】
しかしながら、そのようにスケールダウンを実行すると、MOSゲートにより電位変調され得る領域はゲート近傍のみに限られるように狭くなっていく。そのため、基板表面のp+ 層より深い位置に形成されている信号蓄積部の読み出しゲート際の電位変調が起こりにくくなる。したがって、微細化された画素については上述した電位障壁がより一層生じ易くなり、増幅型MOSセンサに特有の上述した課題が一層顕著になってしまう。
【0014】
この発明は上記課題に鑑みてなされたものであり、増幅型MOSセンサに於いて、セル微細化に従って読み出しゲートに印加される電圧が低下し、更に読み出しMOSトランジスタのチャネル部のウェル濃度が高くなった場合でも、信号蓄積部からの信号電荷の読み出しが困難になることなく、素子のダイナミックレンジの低下や、暗時の熱雑音、残像等が生じることのない固体撮像装置を提供することを目的とする。
【0015】
【課題を解決するための手段】
すなわち、第1の発明は、半導体基板上に、単位セルを行列二次元状に配置して成る撮像領域と、上記撮像領域の各単位セルに蓄積された信号を読み出す信号走査部とを備える固体撮像装置に於いて、上記半導体基板の基板界面から基板の深さ方向に所定距離離間された位置に設けられて、光電変換により得られた信号電荷を蓄積する第1導電型の信号蓄積部を有する光電変換領域と、この光電変換領域に隣接して上記基板界面上方に設けられるゲート電極及び、上記信号蓄積部から信号電荷を通過させる上記基板界面に形成されるチャネルを有するMOS型電界効果トランジスタと、を具備し、上記信号蓄積部の少なくとも一部はそのチャネル方向に於いて上記ゲート電極と重なるように信号が通過する方向に突出形成されており、空乏層が上記信号蓄積部に達するような読み出し電圧を上記ゲート電極へ印加することにより、該信号蓄積部に蓄積された上記信号電荷が上記基板界面に向かって流れ出し、上記チャネル内を通過して出力される固体撮像装置を提供する。
【0016】
また、第2の発明は、上記第1の発明に於いて、上記信号蓄積部上方で上記基板界面との間に、上記信号蓄積部の導電型とは反対の第2導電型で且つ不純物濃度が上記MOS型電界効果型トランジスタのチャネル領域よりも高い拡散層領域を更に具備することを特徴とする。
【0017】
第3の発明は、上記第1及び第2の発明に於いて、上記ゲート電極と重なるように上記信号蓄積部の信号排出方向に突出形成された部分の長さは、上記電界効果トランジスタのゲート電極の長さの1/2よりも短いことを特徴とする請求項1及び2に記載の固体撮像装置。
【0018】
第4の発明は、上記第2の発明に於いて、上記ゲート電極と重なるように上記信号蓄積部の信号排出方向に突出形成された部分の長さは、上記拡散層領域の基板界面からの接合深さの1/2よりも長いことを特徴とする。
【0019】
第5の発明は、上記第1乃至第4の発明に於いて、上記信号蓄積部は上記ゲート電極の下方に形成された第1の領域と、上記ゲート電極の下方以外に形成された第2の領域とを有し、上記第1の領域の信号蓄積部の基板界面からの深さが、上記第2の領域の信号蓄積部の深さより浅い位置に設けられていることを特徴とする。
【0020】
第6の発明は、上記第5の発明に於いて、上記第1の領域は、上記ゲート電極形成工程前に形成され、上記第2の領域が上記ゲート電極形成工程後に形成されることを特徴とする。
【0021】
第7の発明は、上記第5の発明に於いて、上記第1及び第2の領域が、上記ゲート電極形成後の同一のイオン注入工程で形成され、更に上記第1の領域は上記ゲート電極を通過したイオンによって形成されることを特徴とする。
【0022】
第8の発明は、上記第1及び第2の発明に於いて、上記信号蓄積部は、上記MOS型電界効果トランジスタのトランジスタチャネルから離れた位置に設けられた第1の領域と、上記MOS型電界効果トランジスタのトランジスタチャネルと上記第1の領域とを接続する第2の領域とを有することを特徴とする。
【0023】
第9の発明は、上記第8の発明に於いて、上記信号蓄積部の第1の領域の接合深さが上記第2の領域の接合深さより深いことを特徴とする。
【0024】
第10の発明は、上記第8及び第9の発明に於いて、上記信号蓄積部の第1の領域は、基板表面に平行で信号読み出し方向と直交する方向の端部の長さが、上記第2の領域の同一方向の長さより長いことを特徴とする。
【0025】
第11の発明は、上記第8及び第9の発明に於いて、上記信号蓄積部の第1の領域は、基板表面に平行で信号読み出し方向に直交する方向の端部の長さが、上記第2の領域の同一方向の長さより短いことを特徴とする。
【0026】
第12の発明は、上記第7乃至第11の発明に於いて、上記第2の領域の信号読み出し方向と直交する方向の長さは、上記ゲート電極の少なくとも上記第2の領域と深さ方向に重なる部分の信号読み出し方向に直交する方向の長さよりも短いことを特徴とする。
【0027】
第13の発明は、上記第1及び第2の発明に於いて、上記信号蓄積部は第1の領域と第2の領域とを有し、上記第1の領域は上記MOS型電界効果トランジスタのゲート電極に対して自己整合的に形成され、上記第2の領域は上記MOS型電界効果トランジスタのトランジスタチャネルと上記第1の領域とを接続することを特徴とする。
【0028】
第14の発明は、上記第13の発明に於いて、上記信号蓄積部の第1の領域の接合深さは上記第2の領域の接合深さより深いことを特徴とする。
【0029】
第15の発明は、上記第13及び第14の発明に於いて、上記信号蓄積部の第1の領域は、基板表面に平行で信号読み出し方向に直交する方向の端部の長さが、上記第2の領域の同一方向の長さより長いことを特徴とする。
【0030】
第16の発明は、上記第13及び第14の発明に於いて、上記信号蓄積部の第1の領域は、基板表面に平行で信号読み出し方向に直交する方向の端部の長さが、上記第2の領域の同一方向の長さより短いことを特徴とする。
【0031】
第17の発明は、上記第13乃至第16の発明に於いて、上記第2の領域の信号読み出し方向と直交する方向の長さは、上記ゲート電極の少なくとも上記第2の領域と深さ方向に重なる部分の信号読み出し方向に直交する方向の長さよりも短いことを特徴とする。
【0032】
この発明の固体撮像装置にあっては、読み出しゲートの直下まで信号蓄積部が延出されているため、読み出しゲートにより信号蓄積部の電位を変調しやすくなり、そのため電位障壁ができることなく、微細化された画素に於いても問題なく信号読み出しを行うことができる。したがって、信号のダイナミックレンジの低下や、熱雑音、残像等が生じることなく、高品質の再生画像を得ることができる。
【0033】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態を説明する。
【0034】
図1は、この発明の固体撮像装置の第1の実施の形態に係る単位セルの要部の構成を示した断面図である。
【0035】
図1に於いて、p型のシリコン基板21の表面部には、光電変換領域22を構成するp+ 拡散層23と、このp+ 拡散層23と所定間隔離間して読み出しMOS型電界効果トランジスタ(以下、MOSトランジスタと略記する)のドレイン24が形成されている。そして、上記p+ 拡散層23の下方には、隣接してn型拡散層で構成される信号蓄積部25が形成されている。また、シリコン基板21の表面上で上記p+ 拡散層23とドレイン24の間には、MOS型電界効果トランジスタのゲート電極26が設けられる。
【0036】
上記p+ 拡散層23は、光電変換領域22の基板表面で発生する暗電流を抑制するために設けられている。また、信号蓄積部25のMOSトランジスタのゲート電極26の際端部の位置は、シリコン基板21の表面部に設けられたp+ 拡散層の読み出しゲート電極26際端部よりも、図示矢印Yの距離だけゲート電極26の下方に延出されて形成される。
【0037】
図2は、この第1の実施の形態に於ける単位セルの読み出し動作を説明するためのもので、(a)は読み出しゲート電極際の断面構造を拡大して示した図である。同図では、読み出しゲート電極26がオン状態になるよう、読み出し電位が印加されており、MOSゲート下に空乏層27が形成されていて、それが信号蓄積部25のうちゲート電極26の下方に間で延出された部分に到達している。
【0038】
図2(b)及び(c)は、図2(a)に於いて図示矢視A−A′間での電位分布を示したもので、(b)はゲートオフ時、(c)はゲートオン時の状態を示した図である。
【0039】
図2(b)に於いて、読み出しゲートがオフ状態では、基板のやや深い位置に設けられた信号蓄積部25に信号電荷が蓄積されている。
【0040】
そして、図2(c)に示されるように、ゲートに読み出し電位が印加されている場合は、ゲート電極26に読み出し電位が印加されたため、シリコン基板に空乏層が形成され、その空乏層がゲート電極26の下方に間で延出された信号蓄積部25にまで到達する。これにより、蓄積された信号電荷が電位の高い基板表面側に向って流れ出し、読み出しが行われる。そして、基板表面に達した信号電荷は、ドレイン24に向けて流れていくことになる。
【0041】
このように、本実施の形態では、従来のセル構造とは異なり、ゲート電極と信号蓄積部の間に電位障壁を作る原因となるp+領域が近傍に存在しないため、電位障壁ができることもなく、すべての信号電荷を読み出すことが可能になる。
【0042】
図3は、この発明の第2の実施の形態に係る単位セルの要部の構成を示した断面図である。
【0043】
尚、以下に述べる実施の形態に於いて、上述した実施の形態と同じ部分には同一の参照番号を付して説明を省略する。
【0044】
図3に於いては、図1に示される第1の実施の形態の単位セル構造のうち、シリコン基板21の表面部に形成されているp+ 拡散層23を除いて光電変換領域22を構成している。
【0045】
このように構成しても、上述した第1の実施の形態と動の効果を得ることができる。
【0046】
図4は、この発明の第3の実施の形態に係る単位画素の要部の構成を示した断面図である。
【0047】
この第3の実施の形態の基本的な構造は、上述した図1の第1の実施の形態と同じであり、p+ 型拡散層23と信号蓄積部25の関係について規定している。
【0048】
図4に於いて、xj は表面のp+ 層拡散層23の接合深さを表している。また、y1 は、信号蓄積部25に於けるゲート電極26の下方に延出されている突出部分の長さを表している。本実施の形態では、この突出部分の長さy1 がp+ 拡散層23の接合深さxj の1/2より長くなるように設定されて構成されている。
【0049】
このように突出部分の長さを規定する理由は、以下による。
【0050】
すなわち、基板表面に形成された設けられたp+ 層拡散層23は、例えばボロンのイオン注入により、ゲート電極26に対して自己整合的に形成される。しかしながら、イオン注入後の熱工程により、基板に注入されたボロンは基板中に拡散されて、ゲート電極26の下方にまで侵入する。その侵入する基板界面方向の距離は、p+ 層拡散層23の最終的な接合深さxj1に比例する。したがって、xj1が大きければ大きいほど、ゲート電極26の下方へp+ 層拡散層23が延出される。
【0051】
しかしながら、この第3の実施の形態のように、信号蓄積部25の端部のゲート電極26への突出部分の長さy1 が1/2xj1よりも長いと、ゲート電極26と信号蓄積部25の重なり合わせが十分に取れるので、読み出しが可能となる。
【0052】
図5は、この発明の第4の実施の形態に係る単位画素の要部の構成を示した断面図である。
【0053】
図5に於いて、y2 は信号蓄積部25の端部からMOSトランジスタのドレイン24である信号検出部までの距離である。また、Lgは読み出しゲート(ゲート電極26)長である。本実施の形態では、読み出しゲート長Lgが信号蓄積部25からドレイン24迄の距離y2 の1/2の長さよりも長いように構成されている。
【0054】
上記距離y2 の規定の理由は、以下による。
【0055】
信号蓄積部25をゲート武器26の下方にまで突出形成させると、それだけ読み出しは行いやすくなる。しかしながら、一方で読み出しMOSトランジスタのソースである信号蓄積部とドレイン24である信号検出部が近付いてしまい、いわゆるMOSトランジスタのパンチスルーが生じる。このパンチスルーが生じると、ゲートによるトランジスタのオン/オフの制御ができなくなり、常にMOSトランジスタがオン状態となってしまい、信号の蓄積ができなくなってしまう。
【0056】
そこで、この第4の実施の形態では、信号蓄積部25端部から信号検出部のゲート側端部までの距離y2 が、ゲート長をLgとした場合に1/2Lgよりも大きくなるように設定している。上記距離y2 をこのように設定することにより、パンチスルーを起こすことがなく、ゲートによりオン/オフの制御をすることができる。
【0057】
図6は、この発明の第5の実施の形態に係る単位画素の要部の構成を示した断面図である。
【0058】
図6に於いて、信号蓄積部25から読み出しゲート電極26の下方に突出形成された部分、すなわち信号蓄積部29が、信号蓄積部25の深さよりも基板表面側に浅く形成されている。このように構成すると、ゲート電極26側に突出形成された信号蓄積部29が、よりいっそう読み出しゲートからの電位変調を受けやすい基板表面近くに設けられるため、更に信号の読み出しが行いやすくなる。
【0059】
図7は、この発明の第6の実施の形態に係る単位画素の要部の構成を示した断面図である。
【0060】
この第6の実施の形態は、上述した図6の第5の実施の形態に於けるp+ 型拡散層23を除いて単位画素を構成したものである。その他の構成は、上述した第5の実施の形態と同じである。
【0061】
図8は、図6の構成の単位画素の製造工程の要点を示した断面図である。
【0062】
図8(a)に於いて、先ず、ゲート電極26が形成される前に、信号蓄積部の一部である信号蓄積部29がイオン注入等の手段により、シリコン基板21の表面部から所定の深さに形成される。次いで、図8(b)に示されるように、読み出しゲート(ゲート電極26)が、シリコン基板21の表面上に形成される。
【0063】
続いて、図8(c)に示されるように、シリコン基板21の表面部に、p+ 型拡散層23、ドレイン24が形成され、更にp+ 型拡散層23の下部に信号蓄積部25が形成される。これにより、図6に示されるような構造の画素を構成することができる。
【0064】
図9は、図6の構成の単位画素の他の製造工程の要点を示した断面図である。
【0065】
図9(a)に於いて、先ず、シリコン基板21の表面上にゲート電極26が成される。次いで、図9(b)に示されるように、信号蓄積部25及び29がイオン注入により形成されるが、この際、イオン注入の一部がゲート電極26を通して行われるため、浅い拡散層(信号蓄積部)29と深めの拡散層(信号蓄積部)25が同時に形成される。
【0066】
そして、図9(c)に示されるように、シリコン基板21の表面部に、p+ 型拡散層23、ドレイン24が形成される。これにより、図6に示されるような構造の画素を構成することができる。
【0067】
図10は、この発明の第7の実施の形態に係る単位画素要部の構造を示すもので、(a)は平面図、(b)は断面図である。
【0068】
図10に於いて、p+ 型拡散層23の下部で、信号蓄積部25から延出された部分には、ゲート電極26の下方にまで一部が突出形成された、信号蓄積部の第2の領域であるところのn型拡散層31が形成されている。信号蓄積部の第1の領域である信号蓄積部25は、読み出しMOSゲートから離れた領域に配置されている。
【0069】
第2の信号蓄積部であるn型拡散層31は、その一端が読み出しゲートの直下まで突出形成されており、また他端は上記第1の信号蓄積部25の領域と重なっている。
【0070】
図11は、この発明の第8の実施の形態に係る単位画素要部の構造を示すもので、(a)は平面図、(b)は断面図である。
【0071】
図11に於いて、シリコン基板21の表面部にp+ 型拡散層23が形成されており、その下部に第1の領域の信号蓄積部25が読み出しMOSゲートから離れた領域に形成されている。そして、第2の領域の信号蓄積部であるn型拡散層24は、p+ 型拡散層23の端部で下面にその一部が読み出しゲート(ゲート電極)26の下方まで延出されて形成されている。尚、n型拡散層31の一部は、第1の信号蓄積部25と重なって形成されている。
【0072】
図11に於いては、第1の領域の信号蓄積部25の接合深さが第2の領域のn型拡散層31の接合深さよりも深く形成されている。
【0073】
図12は、この発明の第9の実施の形態に係る単位画素の要部の構成を示した平面図である。
【0074】
図12に於いて、第1の領域の信号蓄積部25の幅W1は、第2の領域のn型拡散層31の幅W2よりも長く形成されている。これらの幅W1、W2の設定以外の構成は、上述した実施の形態の何れであっても良い。
【0075】
図13は、この発明の第10の実施の形態に係る単位画素の要部の構成を示した平面図である。
【0076】
図13に於いて、第1の領域の信号蓄積部25の幅W1は、第2の領域のn型拡散層31の幅W2よりも短く形成されている。これらの幅W1、W2の設定以外の構成は、上述した実施の形態の何れであっても良い。
【0077】
図14は、この発明の第11の実施の形態に係る単位画素の要部の構成を示す平面図である。
【0078】
図14に於いて、読み出しMOSゲートであるゲート電極26には、その一部に信号読み出し方向にゲート長が突出されたゲート電極26aが形成されている。そして、信号蓄積部の第2の領域であるn型拡散層31のうち読み出しMOSゲートと重なる部分の幅W2は、ゲート長が長くなっている部分のゲート電極26aの幅W3より短く、且つ信号蓄積部の第2の領域が重なるのは読み出しMOSゲート長が長い部分になっている。
【0079】
ここで、第1の領域の信号蓄積部25の幅W1は、第2の領域のn型拡散層31の幅W2より狭くても良く、また広くても良い。
【0080】
図15は、第1の領域の信号蓄積部25の幅W1と第2の領域のn型拡散層31の幅W2との関係を示したもので、W1>W2の場合の例が図示されている。
【0081】
尚、上述した第7乃至第11の実施の形態に於いて、第1の領域である信号蓄積部25は、例えばイオン注入等の方法により、読み出しMOSゲート(ゲート電極26)形成後に、MOSゲートに対して自己整合的に形成されても良い。この場合、第1の領域の信号蓄積部25と信号蓄積部の第2の領域であるn型拡散層31とゲート電極26との関係については、図10乃至図15に示される上述した第7乃至第11の実施の形態と同様である。
【0082】
尚、この発明は、上述した実施の形態に限定されることなく、種々変形して実施可能である。
【0083】
【発明の効果】
以上のようにこの発明によれば、画素サイズが縮小され、読み出しゲート電圧に印加される電圧が低下し、且つウェル濃度が高くなった場合でも、信号蓄積部の信号電荷の排出が問題なく行え、従って素子のダイナミックレンジの低下や、暗時の熱雑音、残像等の問題が生ずることのない固体撮像装置を提供することができる。
【図面の簡単な説明】
【図1】この発明の固体撮像装置の第1の実施の形態に係る単位セルの要部の構成を示した断面図である。
【図2】この第1の実施の形態に於ける単位セルの読み出し動作を説明するためのもので、(a)は読み出しゲート電極際の断面構造を拡大して示した図、(b)は(a)に於いて図示矢視A−A′間でのゲートオフ時の電位分布を示した図、(c)は(a)に於いて図示矢視A−A′間でのゲートオン時の状態を示した図である。
【図3】この発明の第2の実施の形態に係る単位セルの要部の構成を示した断面図である。
【図4】この発明の第3の実施の形態に係る単位画素の要部の構成を示した断面図である。
【図5】この発明の第4の実施の形態に係る単位画素の要部の構成を示した断面図である。
【図6】この発明の第5の実施の形態に係る単位画素の要部の構成を示した断面図である。
【図7】この発明の第6の実施の形態に係る単位画素の要部の構成を示した断面図である。
【図8】図6の構成の単位画素の製造工程の要点を示した断面図である。
【図9】図6の構成の単位画素の他の製造工程の要点を示した断面図である。
【図10】この発明の第7の実施の形態に係る単位画素要部の構造を示すもので、(a)は平面図、(b)は断面図である。
【図11】この発明の第8の実施の形態に係る単位画素要部の構造を示すもので、(a)は平面図、(b)は断面図である。
【図12】この発明の第9の実施の形態に係る単位画素の要部の構成を示した平面図である。
【図13】この発明の第10の実施の形態に係る単位画素の要部の構成を示した平面図である。
【図14】この発明の第11の実施の形態に係る単位画素の要部の構成を示す平面図である。
【図15】第1の領域の信号蓄積部25の幅W1と第2の領域のn型拡散層31の幅W2との関係を示した図である。
【図16】従来の増幅型MOSセンサの撮像領域に二次元状に配置された、単位画素の一部の断面構造を示した図である。
【図17】信号蓄積部4から信号検出部6へ信号電荷が排出される際の信号電荷の読み出しの様子を示した図である。
【符号の説明】
21 シリコン基板、
22 光電変換領域、
23 p+ 拡散層、
24 MOS型電界効果トランジスタのドレイン、
25 信号蓄積部(第1の領域)、
26 MOS型電界効果トランジスタのゲート電極(読出しゲート)、
27 空乏層、
29 信号蓄積部(第2の領域)、
31 n型拡散層。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a solid-state imaging device, and more particularly, to a solid-state imaging device that obtains a high-quality reproduced image in which the dynamic range of a signal is reduced, thermal noise, an afterimage, and the like are improved.
[0002]
[Prior art]
FIG. 16 is a diagram showing a cross-sectional structure of a part of a unit pixel which is two-dimensionally arranged in an imaging region of a solid-state imaging device called an amplification type MOS sensor.
[0003]
In FIG. 16, a p-type well region 2 is formed on a p-type silicon substrate 1. On the surface of the well region 2, a light receiving region 5 composed of ap + diffusion layer 3 provided at the light receiving portion substrate interface and an n-type diffusion layer 4 serving as a signal storage portion, a signal detecting portion 6, and a drain 7 And an amplification transistor 9 having a source 8.
[0004]
A gate electrode 10 of a read MOS type field effect transistor (hereinafter abbreviated as a read MOS transistor) is arranged between the light receiving amount region 5 and the signal detection unit 6 on the well region 2. The signal detection unit 6 and the gate electrode 11 of the amplification transistor 9 are provided with a wiring 12 for connecting them, and the source 8 of the amplification transistor 9 is further connected with a signal readout line 13.
[0005]
In such a pixel structure, the operation is as follows.
[0006]
During the signal accumulation period, signal charges are generated by the input light incident on the light receiving utilization area 5 of the photoelectric conversion area, and are accumulated in the signal accumulation section (n-type diffusion layer) 4. When the signal accumulation period ends, the read MOS transistor is turned on, and signal charges are discharged from the signal accumulation unit 4 to the signal detection unit 6 through the channel of the MOS transistor. The signal detector 6 converts the signal charge into a signal voltage, and the charge is introduced into the gate electrode 11 of the amplification transistor through the wiring 12. The signal voltage is read from a signal read line 13 connected to the source 8 of the amplification transistor.
[0007]
FIG. 17 is a diagram illustrating a state of reading out signal charges when the signal charges are discharged from the signal storage unit 4 to the signal detection unit 6.
[0008]
When the read gate is turned on, the potential of the MOS channel increases, and the signal charge stored in the signal storage unit 4 is read through the channel of the MOS transistor as shown in FIG.
[0009]
[Problems to be solved by the invention]
However, such a conventional pixel structure has the following problems.
[0010]
That is, at the time of reading signal charges, the potential of the channel of the MOS transistor increases, and the potential at the read gate of the signal storage unit is modulated accordingly, so that the signal charges are read from the signal storage unit. However, when the p + layer that is provided for the dark current prevention exists, p + in the potential of the layer is fixed to a reference potential, potential readout gate potential when the read gate signal accumulation unit Therefore, modulation is difficult, and as shown in FIG. 17B, a potential barrier for signal charges is generated. Therefore, signal reading is not completely performed.
[0011]
As described above, if the signal readout from the signal storage unit 4 is not completely performed, the problem that the dynamic range of the element is reduced, the thermal noise in the dark increases, and the afterimage occurs are reproduced. There is a problem that it occurs on the screen, and thus the quality of the reproduced image is significantly deteriorated. Moreover, there is a problem that such a problem becomes more prominent as the pixel size is reduced.
[0012]
Due to demands for improving the quality of reproduced images or reducing the element size, the size of unit pixels tends to be reduced year by year. As the size of the unit pixel is reduced, the size of the MOS transistor is also reduced. However, such a reduction in the element size is usually performed according to the scale-down rule, by lowering the applied voltage and further increasing the impurity concentration of the well. Accompanied by a rise.
[0013]
However, when the scale-down is performed in such a manner, the region where the potential can be modulated by the MOS gate becomes narrower so as to be limited only to the vicinity of the gate. Therefore, potential modulation at the time of the readout gate of the signal storage portion formed at a position deeper than the p + layer on the substrate surface is less likely to occur. Therefore, the above-described potential barrier is more likely to occur in a miniaturized pixel, and the above-described problem peculiar to the amplification type MOS sensor becomes more remarkable.
[0014]
The present invention has been made in view of the above problems, and in an amplifying MOS sensor, the voltage applied to the read gate decreases as the cell size is reduced, and the well concentration in the channel portion of the read MOS transistor increases. It is an object of the present invention to provide a solid-state imaging device that does not make it difficult to read out signal charges from a signal storage unit and does not cause a decrease in the dynamic range of an element, thermal noise in darkness, and afterimages. And
[0015]
[Means for Solving the Problems]
That is, a first aspect of the present invention provides a solid-state device including: an imaging region in which unit cells are arranged in a two-dimensional matrix on a semiconductor substrate; and a signal scanning unit that reads a signal stored in each unit cell in the imaging region. In the imaging device, a first conductivity type signal storage unit that is provided at a position separated from the substrate interface of the semiconductor substrate by a predetermined distance in a depth direction of the substrate and stores signal charges obtained by photoelectric conversion is provided. MOS field-effect transistor having a photoelectric conversion region, a gate electrode provided adjacent to the photoelectric conversion region above the substrate interface, and a channel formed at the substrate interface for passing signal charges from the signal storage portion. If, comprising the at least part of the signal storage section is formed projecting in a direction to pass the signal so as to overlap with the gate electrode at its channel direction, the depletion layer By applying a read voltage such as reaching the signal storage unit to the gate electrode, the signal charges stored in the signal storage section flows out toward the substrate interface, are output through the inside the channel A solid-state imaging device.
[0016]
Further, according to the second invention, in the first invention, a second conductivity type opposite to a conductivity type of the signal storage portion and an impurity concentration are provided between the signal storage portion and the substrate interface. Is characterized by further comprising a diffusion layer region higher than the channel region of the MOS field effect transistor.
[0017]
In a third aspect based on the first and second aspects, the length of the portion of the signal storage portion protruding in the signal discharging direction so as to overlap the gate electrode is equal to the gate of the field effect transistor. The solid-state imaging device according to claim 1, wherein the length is shorter than 1 / of the length of the electrode.
[0018]
In a fourth aspect based on the second aspect, the length of a portion of the signal accumulation portion protruding in the signal discharging direction so as to overlap with the gate electrode is defined by a distance from a substrate interface of the diffusion layer region. It is characterized in that it is longer than 1/2 of the junction depth.
[0019]
In a fifth aspect based on the first to fourth aspects, the signal storage portion is formed in a first region formed below the gate electrode and a second region formed in a portion other than below the gate electrode. Wherein the depth of the signal accumulation portion of the first region from the substrate interface is smaller than the depth of the signal accumulation portion of the second region.
[0020]
In a sixth aspect based on the fifth aspect, the first region is formed before the gate electrode forming step, and the second region is formed after the gate electrode forming step. And
[0021]
In a seventh aspect based on the fifth aspect, the first and second regions are formed by the same ion implantation step after the formation of the gate electrode, and the first region is formed by the gate electrode. Characterized by being formed by ions passing through.
[0022]
In an eighth aspect based on the first and second aspects, the signal storage section includes a first region provided at a position distant from a transistor channel of the MOS field-effect transistor; A second region connecting the transistor channel of the field-effect transistor to the first region.
[0023]
In a ninth aspect based on the eighth aspect, the junction depth of the first region of the signal storage section is greater than the junction depth of the second region.
[0024]
In a tenth aspect based on the eighth and ninth aspects, the first region of the signal storage section has an end portion in a direction parallel to the substrate surface and perpendicular to the signal reading direction. The second region is longer than the length in the same direction.
[0025]
In an eleventh aspect based on the eighth and ninth aspects, the first region of the signal storage section has an end portion in a direction parallel to the substrate surface and orthogonal to the signal readout direction. The length of the second region is shorter than the length in the same direction.
[0026]
In a twelfth aspect based on the seventh to eleventh aspects, the length of the second region in a direction perpendicular to the signal readout direction is at least as large as the depth of the gate electrode in the depth direction. Is shorter than the length of the portion overlapping with the direction perpendicular to the signal reading direction.
[0027]
According to a thirteenth invention, in the first and second inventions, the signal storage section has a first region and a second region, and the first region is provided in the MOS type field effect transistor. The second region is formed in a self-aligned manner with respect to a gate electrode, and connects the transistor channel of the MOS field-effect transistor to the first region.
[0028]
According to a fourteenth aspect, in the thirteenth aspect, the junction depth of the first region of the signal storage unit is greater than the junction depth of the second region.
[0029]
In a fifteenth aspect based on the thirteenth and fourteenth aspects, the first region of the signal storage section has an end portion in a direction parallel to the substrate surface and orthogonal to the signal readout direction. The second region is longer than the length in the same direction.
[0030]
In a sixteenth aspect based on the thirteenth and fourteenth aspects, the first region of the signal storage section has an end portion in a direction parallel to the substrate surface and orthogonal to the signal readout direction. The length of the second region is shorter than the length in the same direction.
[0031]
In a seventeenth aspect based on the thirteenth to sixteenth aspects, the length of the second region in a direction orthogonal to the signal readout direction is at least the depth direction of the gate electrode and the second region. Is shorter than the length of the portion overlapping with the direction perpendicular to the signal reading direction.
[0032]
In the solid-state imaging device according to the present invention, since the signal storage section extends to just below the read gate, the potential of the signal storage section can be easily modulated by the read gate. The signal readout can be performed without any problem even in the pixel thus set. Therefore, a high-quality reproduced image can be obtained without lowering the dynamic range of the signal, thermal noise, and afterimage.
[0033]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0034]
FIG. 1 is a sectional view showing a configuration of a main part of a unit cell according to a first embodiment of the solid-state imaging device of the present invention.
[0035]
In FIG. 1, on a surface portion of a p-
[0036]
The p + diffusion layer 23 is provided to suppress a dark current generated on the substrate surface of the photoelectric conversion region 22. Further, the position of the edge of the
[0037]
FIGS. 2A and 2B are views for explaining a read operation of the unit cell in the first embodiment, and FIG. 2A is an enlarged view of a cross-sectional structure near a read gate electrode. In the figure, a read potential is applied so that the
[0038]
2 (b) and 2 (c) show the potential distribution between A and A 'shown in FIG. 2 (a). FIG. 2 (b) shows the state when the gate is off, and FIG. 2 (c) shows the state when the gate is on. FIG.
[0039]
In FIG. 2B, when the read gate is off, signal charges are stored in the
[0040]
Then, as shown in FIG. 2C, when a read potential is applied to the gate, the read potential is applied to the
[0041]
As described above, unlike the conventional cell structure, the present embodiment does not have a potential barrier between the gate electrode and the signal accumulating portion because the p + region causing the potential barrier is not present in the vicinity. , it is possible to read out all of the signal charge.
[0042]
FIG. 3 is a sectional view showing a configuration of a main part of a unit cell according to a second embodiment of the present invention.
[0043]
In the embodiments described below, the same parts as those in the above-described embodiments are denoted by the same reference numerals, and description thereof will be omitted.
[0044]
In FIG. 3, the photoelectric conversion region 22 is formed by excluding the p + diffusion layer 23 formed on the surface of the
[0045]
Even with such a configuration, it is possible to obtain the same dynamic effects as in the first embodiment.
[0046]
FIG. 4 is a sectional view showing a configuration of a main part of a unit pixel according to a third embodiment of the present invention.
[0047]
The basic structure of the third embodiment is the same as that of the first embodiment of FIG. 1 described above, and defines the relationship between the p + type diffusion layer 23 and the
[0048]
In FIG. 4, x j indicates the junction depth of the p + layer diffusion layer 23 on the surface. Further, y 1 represents the length of the projection portion that extends below the in
[0049]
The reason for defining the length of the protruding portion is as follows.
[0050]
That is, the p + layer diffusion layer 23 formed on the substrate surface is formed in a self-aligned manner with respect to the
[0051]
However, as in the third embodiment, the length y 1 of the protruding portion of the
[0052]
FIG. 5 is a sectional view showing a configuration of a main part of a unit pixel according to a fourth embodiment of the present invention.
[0053]
In FIG. 5, y 2 is the distance from the end of the
[0054]
The provisions of the above reasons the distance y 2 is by following.
[0055]
If the
[0056]
Therefore, in this fourth embodiment, as the distance y 2 from the
[0057]
FIG. 6 is a sectional view showing a configuration of a main part of a unit pixel according to a fifth embodiment of the present invention.
[0058]
In FIG. 6, the portion formed below the
[0059]
FIG. 7 is a sectional view showing a configuration of a main part of a unit pixel according to a sixth embodiment of the present invention.
[0060]
In the sixth embodiment, a unit pixel is configured by excluding the p + type diffusion layer 23 in the fifth embodiment of FIG. Other configurations are the same as those of the above-described fifth embodiment.
[0061]
FIG. 8 is a cross-sectional view showing a main point of a manufacturing process of the unit pixel having the configuration shown in FIG.
[0062]
In FIG. 8A, first, before the
[0063]
Subsequently, as shown in FIG. 8C, ap + -type diffusion layer 23 and a
[0064]
FIG. 9 is a cross-sectional view showing a main point of another manufacturing process of the unit pixel having the configuration of FIG.
[0065]
In FIG. 9A, first, a
[0066]
Then, as shown in FIG. 9C, ap + type diffusion layer 23 and a
[0067]
10A and 10B show a structure of a main part of a unit pixel according to a seventh embodiment of the present invention, wherein FIG. 10A is a plan view and FIG. 10B is a sectional view.
[0068]
In FIG. 10, a portion extending from the
[0069]
One end of the n-type diffusion layer 31 serving as the second signal storage section is formed so as to protrude immediately below the readout gate, and the other end overlaps the region of the first
[0070]
FIGS. 11A and 11B show a structure of a main part of a unit pixel according to an eighth embodiment of the present invention, wherein FIG. 11A is a plan view and FIG. 11B is a sectional view.
[0071]
In FIG. 11, ap + -type diffusion layer 23 is formed on the surface of a
[0072]
In FIG. 11, the junction depth of the
[0073]
FIG. 12 is a plan view showing a configuration of a main part of a unit pixel according to a ninth embodiment of the present invention.
[0074]
In FIG. 12, the width W1 of the
[0075]
FIG. 13 is a plan view showing a configuration of a main part of a unit pixel according to a tenth embodiment of the present invention.
[0076]
In FIG. 13, the width W1 of the
[0077]
FIG. 14 is a plan view showing a configuration of a main part of a unit pixel according to an eleventh embodiment of the present invention.
[0078]
In FIG. 14, a gate electrode 26a having a gate length protruding in a signal reading direction is formed on a part of a
[0079]
Here, the width W1 of the
[0080]
FIG. 15 shows the relationship between the width W1 of the
[0081]
In the seventh to eleventh embodiments described above, the
[0082]
The present invention is not limited to the above-described embodiment, but can be implemented with various modifications.
[0083]
【The invention's effect】
As described above, according to the present invention, even if the pixel size is reduced, the voltage applied to the readout gate voltage is reduced, and the well concentration is increased, the signal charge of the signal storage unit can be discharged without any problem. Therefore, it is possible to provide a solid-state imaging device which does not cause problems such as a decrease in the dynamic range of the element, thermal noise in the dark, and an afterimage.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view illustrating a configuration of a main part of a unit cell according to a first embodiment of a solid-state imaging device of the present invention.
FIGS. 2A and 2B are diagrams for explaining a read operation of a unit cell in the first embodiment, in which FIG. 2A is an enlarged view of a cross-sectional structure near a read gate electrode, and FIG. FIG. 5A is a diagram showing a potential distribution at the time of gate-off between arrows A-A 'shown in the figure, and FIG. 5C is a state at the time of gate-on between arrows A-A' shown in FIG. FIG.
FIG. 3 is a sectional view showing a configuration of a main part of a unit cell according to a second embodiment of the present invention.
FIG. 4 is a sectional view showing a configuration of a main part of a unit pixel according to a third embodiment of the present invention.
FIG. 5 is a sectional view showing a configuration of a main part of a unit pixel according to a fourth embodiment of the present invention.
FIG. 6 is a sectional view showing a configuration of a main part of a unit pixel according to a fifth embodiment of the present invention.
FIG. 7 is a sectional view showing a configuration of a main part of a unit pixel according to a sixth embodiment of the present invention.
8 is a cross-sectional view showing a main point of a manufacturing process of the unit pixel having the configuration of FIG. 6;
9 is a cross-sectional view showing a main point of another manufacturing process of the unit pixel having the configuration shown in FIG. 6;
FIGS. 10A and 10B show a structure of a main part of a unit pixel according to a seventh embodiment of the present invention, wherein FIG. 10A is a plan view and FIG.
11A and 11B show a structure of a main part of a unit pixel according to an eighth embodiment of the present invention, wherein FIG. 11A is a plan view and FIG. 11B is a sectional view.
FIG. 12 is a plan view showing a configuration of a main part of a unit pixel according to a ninth embodiment of the present invention.
FIG. 13 is a plan view showing a configuration of a main part of a unit pixel according to a tenth embodiment of the present invention.
FIG. 14 is a plan view showing a configuration of a main part of a unit pixel according to an eleventh embodiment of the present invention.
FIG. 15 is a diagram showing the relationship between the width W1 of the
FIG. 16 is a diagram showing a cross-sectional structure of a part of a unit pixel arranged two-dimensionally in an imaging region of a conventional amplification type MOS sensor.
FIG. 17 is a diagram showing a state of reading out signal charges when the signal charges are discharged from the signal storage unit 4 to the signal detection unit 6;
[Explanation of symbols]
21 silicon substrate,
22 photoelectric conversion area,
23p + diffusion layer,
24 drain of a MOS field effect transistor,
25 signal storage unit (first area),
26 gate electrode (readout gate) of MOS field effect transistor,
27 depletion layer,
29 signal storage unit (second area),
31 n-type diffusion layer.
Claims (7)
上記半導体基板の基板界面から基板の深さ方向に所定距離離間された位置に設けられて、光電変換により得られた信号電荷を蓄積する第1導電型の信号蓄積部を有する光電変換領域と、
この光電変換領域に隣接して上記基板界面上方に設けられるゲート電極及び、上記信号蓄積部から信号電荷を通過させる上記基板界面に形成されるチャネルを有するMOS型電界効果トランジスタと、を具備し、
上記信号蓄積部の少なくとも一部はそのチャネル方向に於いて上記ゲート電極と重なるように信号が通過する方向に突出形成されており、
空乏層が上記信号蓄積部に達するような読み出し電圧を上記ゲート電極へ印加することにより、該信号蓄積部に蓄積された上記信号電荷が上記基板界面に向かって流れ出し、上記チャネル内を通過して出力されることを特徴とする固体撮像装置。In a solid-state imaging device including an imaging region in which unit cells are arranged in a two-dimensional matrix on a semiconductor substrate, and a signal scanning unit that reads a signal stored in each unit cell in the imaging region.
A photoelectric conversion region which is provided at a position separated by a predetermined distance in the depth direction of the substrate from the substrate interface of the semiconductor substrate and has a first conductivity type signal storage portion for storing signal charges obtained by photoelectric conversion;
A gate electrode provided adjacent to the photoelectric conversion region above the substrate interface, and a MOS field-effect transistor having a channel formed at the substrate interface for passing signal charges from the signal accumulating portion;
At least a part of the signal storage portion is formed so as to protrude in a direction in which a signal passes so as to overlap the gate electrode in a channel direction thereof,
By depletion layer applying a read voltage such as reaching the signal storage unit to the gate electrode, the signal charges stored in the signal storage section flows out toward the substrate interface, through the inside the channel a solid-state imaging apparatus characterized by being output.
上記半導体基板の基板界面から基板深さ方向に所定距離離間された位置に設けられて、光電変換により得られた信号電荷を蓄積する第1導電型の信号蓄積部と、上記信号蓄積部の上方で上記基板の深さ方向に上記基板界面から上記所定の基板深さまで形成され、該信号蓄積部の導電型とは反対の第2導電型からなり上記半導体基板よりも高い不純物濃度を有する不純物拡散領域と、で構成される光電変換領域と、
上記不純物拡散領域に隣接して基板界面上方に設けられたゲート電極への読み出し電圧の印加により形成された上記半導体基板の空乏層は該ゲート電極の下方に延出された上記信号蓄積部に達し、該信号蓄積部に蓄積された上記信号電荷が電位の高い基板表面に向かって流れ出し、基板界面に沿って形成される空乏層若しくはチャネル領域を通過させて、ドレインへ出力する第1導電型のMOS型電界効果トランジスタと、
を具備し、上記不純物拡散領域がチャネル領域方向において、上記信号蓄積部よりも上記ドレインから遠退く様に形成されることを特徴とする固体撮像装置。In a solid-state imaging device including an imaging region in which unit cells are arranged in a two-dimensional matrix on a semiconductor substrate, and a signal scanning unit that reads a signal stored in each unit cell in the imaging region,
A first conductivity type signal storage unit that is provided at a position separated from the substrate interface of the semiconductor substrate by a predetermined distance in the substrate depth direction and stores signal charges obtained by photoelectric conversion; The impurity diffusion is formed in the depth direction of the substrate from the substrate interface to the predetermined substrate depth , has a second conductivity type opposite to the conductivity type of the signal storage portion, and has a higher impurity concentration than the semiconductor substrate. A region, a photoelectric conversion region composed of:
A depletion layer of the semiconductor substrate formed by applying a read voltage to a gate electrode provided above a substrate interface adjacent to the impurity diffusion region reaches the signal storage portion extending below the gate electrode. A first conductivity type in which the signal charges accumulated in the signal accumulation section flow toward the substrate surface having a high potential, pass through a depletion layer or a channel region formed along the substrate interface, and output to the drain. A MOS field effect transistor;
Wherein the impurity diffusion region is formed so as to be farther from the drain than the signal accumulation portion in the direction of the channel region.
読出しMOSゲートを構成する上記ゲート電極の信号蓄積部側の一部分は、上記チャネル領域方向に突出し、上記信号蓄積部の少なくとも一部は、該突出したゲート電極に重なるように形成されていることを特徴とする請求項1乃至4に記載の固体撮像装置。In the solid-state imaging device,
A part of the gate electrode constituting the read MOS gate on the signal storage part side protrudes toward the channel region, and at least a part of the signal storage part is formed so as to overlap the protruded gate electrode. The solid-state imaging device according to claim 1, wherein:
上記信号蓄積部側のうち上記ゲート電極に重なるように形成された部分は、読出しMOSゲートのゲート幅方向で、該ゲート電極と重ならない部分とは異なる幅を有することを特徴とする請求項1乃至4に記載の固体撮像装置。In the solid-state imaging device,
2. A portion of the signal storage portion which is formed so as to overlap with the gate electrode has a different width in a gate width direction of the read MOS gate from a portion which does not overlap with the gate electrode. 5. The solid-state imaging device according to any one of items 1 to 4.
上記信号蓄積部側のうち少なくとも上記ゲート電極に重なるように形成された部分は、製造工程において、ゲート電極材料の堆積前に形成されることを特徴とする請求項1乃至4に記載の固体撮像装置。In the solid-state imaging device,
The solid-state imaging device according to claim 1, wherein at least a portion of the signal storage unit that is formed so as to overlap the gate electrode is formed in a manufacturing process before depositing a gate electrode material. apparatus.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07089298A JP3600430B2 (en) | 1998-03-19 | 1998-03-19 | Solid-state imaging device |
US09/272,337 US6690423B1 (en) | 1998-03-19 | 1999-03-19 | Solid-state image pickup apparatus |
US10/727,515 US7042061B2 (en) | 1998-03-19 | 2003-12-05 | Solid-state image pickup apparatus |
US11/387,819 US7224003B2 (en) | 1998-03-19 | 2006-03-24 | Solid-state image pickup apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07089298A JP3600430B2 (en) | 1998-03-19 | 1998-03-19 | Solid-state imaging device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11274457A JPH11274457A (en) | 1999-10-08 |
JP3600430B2 true JP3600430B2 (en) | 2004-12-15 |
Family
ID=13444646
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP07089298A Expired - Lifetime JP3600430B2 (en) | 1998-03-19 | 1998-03-19 | Solid-state imaging device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3600430B2 (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9520436B2 (en) | 2015-03-19 | 2016-12-13 | Dexerials Corporation | Solid-state imaging device and manufacturing method thereof |
US9818790B2 (en) | 2015-03-19 | 2017-11-14 | Seiko Epson Corporation | Solid-state imaging device and manufacturing method thereof |
US9818789B2 (en) | 2015-03-19 | 2017-11-14 | Seiko Epson Corporation | Solid-state imaging device and manufacturing method thereof |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3576033B2 (en) | 1999-03-31 | 2004-10-13 | 株式会社東芝 | Solid-state imaging device |
KR100386609B1 (en) * | 2000-04-28 | 2003-06-02 | 주식회사 하이닉스반도체 | CMOS image sensor and method for fabricating the same |
KR100436067B1 (en) * | 2001-11-16 | 2004-06-12 | 주식회사 하이닉스반도체 | Image sensor and method of fabricating the same |
KR100700269B1 (en) * | 2001-11-22 | 2007-03-26 | 매그나칩 반도체 유한회사 | CMOS image sensor and the method for fabricating thereof |
JP3723124B2 (en) * | 2001-12-14 | 2005-12-07 | 株式会社東芝 | Solid-state imaging device |
JP3840203B2 (en) | 2002-06-27 | 2006-11-01 | キヤノン株式会社 | Solid-state imaging device and camera system using the solid-state imaging device |
JP4235729B2 (en) * | 2003-02-03 | 2009-03-11 | 国立大学法人静岡大学 | Distance image sensor |
JP3977285B2 (en) | 2003-05-15 | 2007-09-19 | キヤノン株式会社 | Manufacturing method of solid-state imaging device |
JP4614379B2 (en) * | 2004-01-06 | 2011-01-19 | キヤノン株式会社 | Photoelectric conversion device |
JP4647404B2 (en) * | 2004-07-07 | 2011-03-09 | 三星電子株式会社 | Manufacturing method of image sensor having photodiode self-aligned while being superimposed on transfer gate electrode |
JP4572130B2 (en) * | 2005-03-09 | 2010-10-27 | 富士フイルム株式会社 | Solid-state image sensor |
JP4905468B2 (en) * | 2009-01-09 | 2012-03-28 | ソニー株式会社 | Solid-state image sensor |
JP5493430B2 (en) | 2009-03-31 | 2014-05-14 | ソニー株式会社 | SOLID-STATE IMAGING DEVICE, ITS MANUFACTURING METHOD, AND ELECTRONIC DEVICE |
-
1998
- 1998-03-19 JP JP07089298A patent/JP3600430B2/en not_active Expired - Lifetime
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9520436B2 (en) | 2015-03-19 | 2016-12-13 | Dexerials Corporation | Solid-state imaging device and manufacturing method thereof |
US9818790B2 (en) | 2015-03-19 | 2017-11-14 | Seiko Epson Corporation | Solid-state imaging device and manufacturing method thereof |
US9818789B2 (en) | 2015-03-19 | 2017-11-14 | Seiko Epson Corporation | Solid-state imaging device and manufacturing method thereof |
Also Published As
Publication number | Publication date |
---|---|
JPH11274457A (en) | 1999-10-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3600430B2 (en) | Solid-state imaging device | |
US8598638B2 (en) | Solid-state image capturing element and electronic information device | |
US6690423B1 (en) | Solid-state image pickup apparatus | |
US7015522B2 (en) | Solid-state image sensor | |
JP3403061B2 (en) | Solid-state imaging device | |
JP3655542B2 (en) | Solid-state imaging device | |
KR980012585A (en) | Solid-state image pickup device having vertical transfer gate and method of manufacturing the same | |
EP1478028B1 (en) | Solid-state image sensor, production method for solid-state image sensor, and camera using solid-state image sensor | |
JPH09213921A (en) | Amplification type solid-state image pickup element and amplification type solid-state image pickup device | |
JPH11307752A (en) | Solid state image sensor | |
JP2006120711A (en) | Solid state imaging device | |
US7436011B2 (en) | CMOS image sensor | |
JP3802249B2 (en) | Solid-state imaging device | |
US5774182A (en) | Solid-state image sensor device with pixel array structure of interline transfer CCD image sensor | |
JP2002134731A (en) | Photoelectric conversion element and solid-stage image pickup element | |
JP3880579B2 (en) | MOS imaging device | |
JP3406832B2 (en) | Solid-state imaging device | |
JP2897689B2 (en) | Solid-state imaging device | |
JPH0582770A (en) | Solid-state image pickup device and its manufacture | |
JP5388939B2 (en) | Solid-state image sensor | |
JP4700919B2 (en) | Solid-state image sensor | |
JP3303384B2 (en) | Solid-state imaging device and driving method thereof | |
JP2621774B2 (en) | Solid-state imaging device | |
JP3843775B2 (en) | Solid-state imaging device | |
JP3087718B2 (en) | Solid-state imaging device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040629 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040811 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040914 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040916 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070924 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080924 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080924 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090924 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090924 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100924 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110924 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110924 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120924 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120924 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130924 Year of fee payment: 9 |
|
EXPY | Cancellation because of completion of term |