JP3600430B2

JP3600430B2 - Solid-state imaging device

Info

Publication number: JP3600430B2
Application number: JP07089298A
Authority: JP
Inventors: 浩史山下; 久典井原; 郁子井上; 鉄也山口; 信男中村; 宏成瀬; 英幹猪熊; 英紀柴田; 晃眞壁; 征吾安部; 映子野町; 善之塩山; 幹子堀; 秀俊野崎
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-03-19
Filing date: 1998-03-19
Publication date: 2004-12-15
Anticipated expiration: 2018-03-19
Also published as: JPH11274457A

Description

【０００１】
【発明の属する技術分野】
この発明は固体撮像装置に関し、より詳細には信号のダイナミックレンジの低下や、熱雑音、残像等の改善された、高品質の再生画像を得る固体撮像装置に関するものである。
【０００２】
【従来の技術】
図１６は、増幅型ＭＯＳセンサと称される固体撮像素子の撮像領域に二次元状に配置された、単位画素の一部の断面構造を示した図である。
【０００３】
図１６に於いて、ｐ型シリコン基板１上にｐ型のウェル領域２が形成されている。このウェル領域２の表面部には、受光部基板界面に設けられたｐ^＋拡散層３と信号蓄積部となるｎ型拡散層４とから成る受光領域５と、信号検出部６と、ドレイン７及びソース８を有した増幅トランジスタ９が形成されている。
【０００４】
また、上記ウェル領域２上で受光量域５と信号検出部６の間には、読み出しＭＯＳ型電界効果トランジスタ（以下、読み出しＭＯＳトランジスタと略記する）のゲート電極１０が配置されている。そして、信号検出部６と増幅トランジスタ９のゲート電極１１には、両者を接続する配線１２が、更に増幅トランジスタ９のソース８には信号読み出し線１３が接続されて配設されている。
【０００５】
このような画素構造に於いて、動作は次のようになる。
【０００６】
信号蓄積期間中に、光電変換領域の受光利用域５に入射された入力光によって信号電荷が発生されて、それが信号蓄積部（ｎ型拡散層）４に蓄積される。信号蓄積期間が終了すると、読み出しＭＯＳトランジスタがオン状態にされ、該ＭＯＳトランジスタのチャネルを通して、信号電荷が信号蓄積部４から信号検出部６に排出される。信号検出部６では信号電荷が信号電圧に変換され、その電荷が配線１２を通して増幅トランジスタのゲート電極１１に導入される。信号電圧は、増幅トランジスタのソース８に接続された信号読み出し線１３から読み出される。
【０００７】
図１７は、信号蓄積部４から信号検出部６へ信号電荷が排出される際の信号電荷の読み出しの様子を示した図である。
【０００８】
読み出しゲートがオンされるとＭＯＳチャネルの電位が高くなり、信号蓄積部４に蓄積されていた信号電荷は、図１７（ａ）に示されるように、ＭＯＳトランジスタのチャネルを通して読み出される。
【０００９】
【発明が解決しようとする課題】
しかしながら、こうした従来の画素構造では、以下に述べるような課題を有していた。
【００１０】
すなわち、信号電荷読み出しの際には、ＭＯＳトランジスタのチャネルの電位が高くなることにより、それにつれて信号蓄積部の読み出しゲート際の電位が変調されることで、信号蓄積部から信号電荷が読み出される。ところが、暗電流防止のために設けられたｐ^＋層が存在する場合には、ｐ^＋層の電位が基準電位に固定されているために、信号蓄積部の読み出しゲート際の電位が読み出しゲート電位により変調されにくくなり、そのため、図１７（ｂ）に示されるように、信号電荷にとっての電位障壁がでる。それ故、信号読み出しが完全に行われなくなってしまう。
【００１１】
このように、信号蓄積部４からの信号読み出しが完全に行われないと、素子のダイナミックレンジが低下するという課題や、暗時の熱雑音が増加する、また残像が発生する等の問題が再生画面上に生じ、そのため再生画像の品質が著しく劣化する、という課題を有していた。しかも、このような課題は、画素サイズの縮小と共により一層顕著になるという問題がある。
【００１２】
再生画像の品質の向上、或いは素子サイズの縮小化という要請から、単位画素の大きさは年々縮小されていく傾向にある。単位画素の大きさが縮小されていくと、ＭＯＳトランジスタのサイズもそれにつれて縮小していくが、通常そのような素子サイズの縮小は、スケールダウン則に従い、印加電圧の低下、更にウェルの不純物濃度の上昇を伴う。
【００１３】
しかしながら、そのようにスケールダウンを実行すると、ＭＯＳゲートにより電位変調され得る領域はゲート近傍のみに限られるように狭くなっていく。そのため、基板表面のｐ^＋層より深い位置に形成されている信号蓄積部の読み出しゲート際の電位変調が起こりにくくなる。したがって、微細化された画素については上述した電位障壁がより一層生じ易くなり、増幅型ＭＯＳセンサに特有の上述した課題が一層顕著になってしまう。
【００１４】
この発明は上記課題に鑑みてなされたものであり、増幅型ＭＯＳセンサに於いて、セル微細化に従って読み出しゲートに印加される電圧が低下し、更に読み出しＭＯＳトランジスタのチャネル部のウェル濃度が高くなった場合でも、信号蓄積部からの信号電荷の読み出しが困難になることなく、素子のダイナミックレンジの低下や、暗時の熱雑音、残像等が生じることのない固体撮像装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
すなわち、第１の発明は、半導体基板上に、単位セルを行列二次元状に配置して成る撮像領域と、上記撮像領域の各単位セルに蓄積された信号を読み出す信号走査部とを備える固体撮像装置に於いて、上記半導体基板の基板界面から基板の深さ方向に所定距離離間された位置に設けられて、光電変換により得られた信号電荷を蓄積する第１導電型の信号蓄積部を有する光電変換領域と、この光電変換領域に隣接して上記基板界面上方に設けられるゲート電極及び、上記信号蓄積部から信号電荷を通過させる上記基板界面に形成されるチャネルを有するＭＯＳ型電界効果トランジスタと、を具備し、上記信号蓄積部の少なくとも一部はそのチャネル方向に於いて上記ゲート電極と重なるように信号が通過する方向に突出形成されており、空乏層が上記信号蓄積部に達するような読み出し電圧を上記ゲート電極へ印加することにより、該信号蓄積部に蓄積された上記信号電荷が上記基板界面に向かって流れ出し、上記チャネル内を通過して出力される固体撮像装置を提供する。
【００１６】
また、第２の発明は、上記第１の発明に於いて、上記信号蓄積部上方で上記基板界面との間に、上記信号蓄積部の導電型とは反対の第２導電型で且つ不純物濃度が上記ＭＯＳ型電界効果型トランジスタのチャネル領域よりも高い拡散層領域を更に具備することを特徴とする。
【００１７】
第３の発明は、上記第１及び第２の発明に於いて、上記ゲート電極と重なるように上記信号蓄積部の信号排出方向に突出形成された部分の長さは、上記電界効果トランジスタのゲート電極の長さの１／２よりも短いことを特徴とする請求項１及び２に記載の固体撮像装置。
【００１８】
第４の発明は、上記第２の発明に於いて、上記ゲート電極と重なるように上記信号蓄積部の信号排出方向に突出形成された部分の長さは、上記拡散層領域の基板界面からの接合深さの１／２よりも長いことを特徴とする。
【００１９】
第５の発明は、上記第１乃至第４の発明に於いて、上記信号蓄積部は上記ゲート電極の下方に形成された第１の領域と、上記ゲート電極の下方以外に形成された第２の領域とを有し、上記第１の領域の信号蓄積部の基板界面からの深さが、上記第２の領域の信号蓄積部の深さより浅い位置に設けられていることを特徴とする。
【００２０】
第６の発明は、上記第５の発明に於いて、上記第１の領域は、上記ゲート電極形成工程前に形成され、上記第２の領域が上記ゲート電極形成工程後に形成されることを特徴とする。
【００２１】
第７の発明は、上記第５の発明に於いて、上記第１及び第２の領域が、上記ゲート電極形成後の同一のイオン注入工程で形成され、更に上記第１の領域は上記ゲート電極を通過したイオンによって形成されることを特徴とする。
【００２２】
第８の発明は、上記第１及び第２の発明に於いて、上記信号蓄積部は、上記ＭＯＳ型電界効果トランジスタのトランジスタチャネルから離れた位置に設けられた第１の領域と、上記ＭＯＳ型電界効果トランジスタのトランジスタチャネルと上記第１の領域とを接続する第２の領域とを有することを特徴とする。
【００２３】
第９の発明は、上記第８の発明に於いて、上記信号蓄積部の第１の領域の接合深さが上記第２の領域の接合深さより深いことを特徴とする。
【００２４】
第１０の発明は、上記第８及び第９の発明に於いて、上記信号蓄積部の第１の領域は、基板表面に平行で信号読み出し方向と直交する方向の端部の長さが、上記第２の領域の同一方向の長さより長いことを特徴とする。
【００２５】
第１１の発明は、上記第８及び第９の発明に於いて、上記信号蓄積部の第１の領域は、基板表面に平行で信号読み出し方向に直交する方向の端部の長さが、上記第２の領域の同一方向の長さより短いことを特徴とする。
【００２６】
第１２の発明は、上記第７乃至第１１の発明に於いて、上記第２の領域の信号読み出し方向と直交する方向の長さは、上記ゲート電極の少なくとも上記第２の領域と深さ方向に重なる部分の信号読み出し方向に直交する方向の長さよりも短いことを特徴とする。
【００２７】
第１３の発明は、上記第１及び第２の発明に於いて、上記信号蓄積部は第１の領域と第２の領域とを有し、上記第１の領域は上記ＭＯＳ型電界効果トランジスタのゲート電極に対して自己整合的に形成され、上記第２の領域は上記ＭＯＳ型電界効果トランジスタのトランジスタチャネルと上記第１の領域とを接続することを特徴とする。
【００２８】
第１４の発明は、上記第１３の発明に於いて、上記信号蓄積部の第１の領域の接合深さは上記第２の領域の接合深さより深いことを特徴とする。
【００２９】
第１５の発明は、上記第１３及び第１４の発明に於いて、上記信号蓄積部の第１の領域は、基板表面に平行で信号読み出し方向に直交する方向の端部の長さが、上記第２の領域の同一方向の長さより長いことを特徴とする。
【００３０】
第１６の発明は、上記第１３及び第１４の発明に於いて、上記信号蓄積部の第１の領域は、基板表面に平行で信号読み出し方向に直交する方向の端部の長さが、上記第２の領域の同一方向の長さより短いことを特徴とする。
【００３１】
第１７の発明は、上記第１３乃至第１６の発明に於いて、上記第２の領域の信号読み出し方向と直交する方向の長さは、上記ゲート電極の少なくとも上記第２の領域と深さ方向に重なる部分の信号読み出し方向に直交する方向の長さよりも短いことを特徴とする。
【００３２】
この発明の固体撮像装置にあっては、読み出しゲートの直下まで信号蓄積部が延出されているため、読み出しゲートにより信号蓄積部の電位を変調しやすくなり、そのため電位障壁ができることなく、微細化された画素に於いても問題なく信号読み出しを行うことができる。したがって、信号のダイナミックレンジの低下や、熱雑音、残像等が生じることなく、高品質の再生画像を得ることができる。
【００３３】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態を説明する。
【００３４】
図１は、この発明の固体撮像装置の第１の実施の形態に係る単位セルの要部の構成を示した断面図である。
【００３５】
図１に於いて、ｐ型のシリコン基板２１の表面部には、光電変換領域２２を構成するｐ^＋拡散層２３と、このｐ^＋拡散層２３と所定間隔離間して読み出しＭＯＳ型電界効果トランジスタ（以下、ＭＯＳトランジスタと略記する）のドレイン２４が形成されている。そして、上記ｐ^＋拡散層２３の下方には、隣接してｎ型拡散層で構成される信号蓄積部２５が形成されている。また、シリコン基板２１の表面上で上記ｐ^＋拡散層２３とドレイン２４の間には、ＭＯＳ型電界効果トランジスタのゲート電極２６が設けられる。
【００３６】
上記ｐ^＋拡散層２３は、光電変換領域２２の基板表面で発生する暗電流を抑制するために設けられている。また、信号蓄積部２５のＭＯＳトランジスタのゲート電極２６の際端部の位置は、シリコン基板２１の表面部に設けられたｐ^＋拡散層の読み出しゲート電極２６際端部よりも、図示矢印Ｙの距離だけゲート電極２６の下方に延出されて形成される。
【００３７】
図２は、この第１の実施の形態に於ける単位セルの読み出し動作を説明するためのもので、（ａ）は読み出しゲート電極際の断面構造を拡大して示した図である。同図では、読み出しゲート電極２６がオン状態になるよう、読み出し電位が印加されており、ＭＯＳゲート下に空乏層２７が形成されていて、それが信号蓄積部２５のうちゲート電極２６の下方に間で延出された部分に到達している。
【００３８】
図２（ｂ）及び（ｃ）は、図２（ａ）に於いて図示矢視Ａ−Ａ′間での電位分布を示したもので、（ｂ）はゲートオフ時、（ｃ）はゲートオン時の状態を示した図である。
【００３９】
図２（ｂ）に於いて、読み出しゲートがオフ状態では、基板のやや深い位置に設けられた信号蓄積部２５に信号電荷が蓄積されている。
【００４０】
そして、図２（ｃ）に示されるように、ゲートに読み出し電位が印加されている場合は、ゲート電極２６に読み出し電位が印加されたため、シリコン基板に空乏層が形成され、その空乏層がゲート電極２６の下方に間で延出された信号蓄積部２５にまで到達する。これにより、蓄積された信号電荷が電位の高い基板表面側に向って流れ出し、読み出しが行われる。そして、基板表面に達した信号電荷は、ドレイン２４に向けて流れていくことになる。
【００４１】
このように、本実施の形態では、従来のセル構造とは異なり、ゲート電極と信号蓄積部の間に電位障壁を作る原因となるｐ^＋領域が近傍に存在しないため、電位障壁ができることもなく、すべての信号電荷を読み出すことが可能になる。
【００４２】
図３は、この発明の第２の実施の形態に係る単位セルの要部の構成を示した断面図である。
【００４３】
尚、以下に述べる実施の形態に於いて、上述した実施の形態と同じ部分には同一の参照番号を付して説明を省略する。
【００４４】
図３に於いては、図１に示される第１の実施の形態の単位セル構造のうち、シリコン基板２１の表面部に形成されているｐ^＋拡散層２３を除いて光電変換領域２２を構成している。
【００４５】
このように構成しても、上述した第１の実施の形態と動の効果を得ることができる。
【００４６】
図４は、この発明の第３の実施の形態に係る単位画素の要部の構成を示した断面図である。
【００４７】
この第３の実施の形態の基本的な構造は、上述した図１の第１の実施の形態と同じであり、ｐ^＋型拡散層２３と信号蓄積部２５の関係について規定している。
【００４８】
図４に於いて、ｘ_ｊは表面のｐ^＋層拡散層２３の接合深さを表している。また、ｙ_１は、信号蓄積部２５に於けるゲート電極２６の下方に延出されている突出部分の長さを表している。本実施の形態では、この突出部分の長さｙ_１がｐ^＋拡散層２３の接合深さｘ_ｊの１／２より長くなるように設定されて構成されている。
【００４９】
このように突出部分の長さを規定する理由は、以下による。
【００５０】
すなわち、基板表面に形成された設けられたｐ^＋層拡散層２３は、例えばボロンのイオン注入により、ゲート電極２６に対して自己整合的に形成される。しかしながら、イオン注入後の熱工程により、基板に注入されたボロンは基板中に拡散されて、ゲート電極２６の下方にまで侵入する。その侵入する基板界面方向の距離は、ｐ^＋層拡散層２３の最終的な接合深さｘ_ｊ１に比例する。したがって、ｘ_ｊ１が大きければ大きいほど、ゲート電極２６の下方へｐ^＋層拡散層２３が延出される。
【００５１】
しかしながら、この第３の実施の形態のように、信号蓄積部２５の端部のゲート電極２６への突出部分の長さｙ_１が１／２ｘ_ｊ１よりも長いと、ゲート電極２６と信号蓄積部２５の重なり合わせが十分に取れるので、読み出しが可能となる。
【００５２】
図５は、この発明の第４の実施の形態に係る単位画素の要部の構成を示した断面図である。
【００５３】
図５に於いて、ｙ_２は信号蓄積部２５の端部からＭＯＳトランジスタのドレイン２４である信号検出部までの距離である。また、Ｌｇは読み出しゲート（ゲート電極２６）長である。本実施の形態では、読み出しゲート長Ｌｇが信号蓄積部２５からドレイン２４迄の距離ｙ_２の１／２の長さよりも長いように構成されている。
【００５４】
上記距離ｙ_２の規定の理由は、以下による。
【００５５】
信号蓄積部２５をゲート武器２６の下方にまで突出形成させると、それだけ読み出しは行いやすくなる。しかしながら、一方で読み出しＭＯＳトランジスタのソースである信号蓄積部とドレイン２４である信号検出部が近付いてしまい、いわゆるＭＯＳトランジスタのパンチスルーが生じる。このパンチスルーが生じると、ゲートによるトランジスタのオン／オフの制御ができなくなり、常にＭＯＳトランジスタがオン状態となってしまい、信号の蓄積ができなくなってしまう。
【００５６】
そこで、この第４の実施の形態では、信号蓄積部２５端部から信号検出部のゲート側端部までの距離ｙ_２が、ゲート長をＬｇとした場合に１／２Ｌｇよりも大きくなるように設定している。上記距離ｙ_２をこのように設定することにより、パンチスルーを起こすことがなく、ゲートによりオン／オフの制御をすることができる。
【００５７】
図６は、この発明の第５の実施の形態に係る単位画素の要部の構成を示した断面図である。
【００５８】
図６に於いて、信号蓄積部２５から読み出しゲート電極２６の下方に突出形成された部分、すなわち信号蓄積部２９が、信号蓄積部２５の深さよりも基板表面側に浅く形成されている。このように構成すると、ゲート電極２６側に突出形成された信号蓄積部２９が、よりいっそう読み出しゲートからの電位変調を受けやすい基板表面近くに設けられるため、更に信号の読み出しが行いやすくなる。
【００５９】
図７は、この発明の第６の実施の形態に係る単位画素の要部の構成を示した断面図である。
【００６０】
この第６の実施の形態は、上述した図６の第５の実施の形態に於けるｐ^＋型拡散層２３を除いて単位画素を構成したものである。その他の構成は、上述した第５の実施の形態と同じである。
【００６１】
図８は、図６の構成の単位画素の製造工程の要点を示した断面図である。
【００６２】
図８（ａ）に於いて、先ず、ゲート電極２６が形成される前に、信号蓄積部の一部である信号蓄積部２９がイオン注入等の手段により、シリコン基板２１の表面部から所定の深さに形成される。次いで、図８（ｂ）に示されるように、読み出しゲート（ゲート電極２６）が、シリコン基板２１の表面上に形成される。
【００６３】
続いて、図８（ｃ）に示されるように、シリコン基板２１の表面部に、ｐ^＋型拡散層２３、ドレイン２４が形成され、更にｐ^＋型拡散層２３の下部に信号蓄積部２５が形成される。これにより、図６に示されるような構造の画素を構成することができる。
【００６４】
図９は、図６の構成の単位画素の他の製造工程の要点を示した断面図である。
【００６５】
図９（ａ）に於いて、先ず、シリコン基板２１の表面上にゲート電極２６が成される。次いで、図９（ｂ）に示されるように、信号蓄積部２５及び２９がイオン注入により形成されるが、この際、イオン注入の一部がゲート電極２６を通して行われるため、浅い拡散層（信号蓄積部）２９と深めの拡散層（信号蓄積部）２５が同時に形成される。
【００６６】
そして、図９（ｃ）に示されるように、シリコン基板２１の表面部に、ｐ^＋型拡散層２３、ドレイン２４が形成される。これにより、図６に示されるような構造の画素を構成することができる。
【００６７】
図１０は、この発明の第７の実施の形態に係る単位画素要部の構造を示すもので、（ａ）は平面図、（ｂ）は断面図である。
【００６８】
図１０に於いて、ｐ^＋型拡散層２３の下部で、信号蓄積部２５から延出された部分には、ゲート電極２６の下方にまで一部が突出形成された、信号蓄積部の第２の領域であるところのｎ型拡散層３１が形成されている。信号蓄積部の第１の領域である信号蓄積部２５は、読み出しＭＯＳゲートから離れた領域に配置されている。
【００６９】
第２の信号蓄積部であるｎ型拡散層３１は、その一端が読み出しゲートの直下まで突出形成されており、また他端は上記第１の信号蓄積部２５の領域と重なっている。
【００７０】
図１１は、この発明の第８の実施の形態に係る単位画素要部の構造を示すもので、（ａ）は平面図、（ｂ）は断面図である。
【００７１】
図１１に於いて、シリコン基板２１の表面部にｐ^＋型拡散層２３が形成されており、その下部に第１の領域の信号蓄積部２５が読み出しＭＯＳゲートから離れた領域に形成されている。そして、第２の領域の信号蓄積部であるｎ型拡散層２４は、ｐ^＋型拡散層２３の端部で下面にその一部が読み出しゲート（ゲート電極）２６の下方まで延出されて形成されている。尚、ｎ型拡散層３１の一部は、第１の信号蓄積部２５と重なって形成されている。
【００７２】
図１１に於いては、第１の領域の信号蓄積部２５の接合深さが第２の領域のｎ型拡散層３１の接合深さよりも深く形成されている。
【００７３】
図１２は、この発明の第９の実施の形態に係る単位画素の要部の構成を示した平面図である。
【００７４】
図１２に於いて、第１の領域の信号蓄積部２５の幅Ｗ１は、第２の領域のｎ型拡散層３１の幅Ｗ２よりも長く形成されている。これらの幅Ｗ１、Ｗ２の設定以外の構成は、上述した実施の形態の何れであっても良い。
【００７５】
図１３は、この発明の第１０の実施の形態に係る単位画素の要部の構成を示した平面図である。
【００７６】
図１３に於いて、第１の領域の信号蓄積部２５の幅Ｗ１は、第２の領域のｎ型拡散層３１の幅Ｗ２よりも短く形成されている。これらの幅Ｗ１、Ｗ２の設定以外の構成は、上述した実施の形態の何れであっても良い。
【００７７】
図１４は、この発明の第１１の実施の形態に係る単位画素の要部の構成を示す平面図である。
【００７８】
図１４に於いて、読み出しＭＯＳゲートであるゲート電極２６には、その一部に信号読み出し方向にゲート長が突出されたゲート電極２６ａが形成されている。そして、信号蓄積部の第２の領域であるｎ型拡散層３１のうち読み出しＭＯＳゲートと重なる部分の幅Ｗ２は、ゲート長が長くなっている部分のゲート電極２６ａの幅Ｗ３より短く、且つ信号蓄積部の第２の領域が重なるのは読み出しＭＯＳゲート長が長い部分になっている。
【００７９】
ここで、第１の領域の信号蓄積部２５の幅Ｗ１は、第２の領域のｎ型拡散層３１の幅Ｗ２より狭くても良く、また広くても良い。
【００８０】
図１５は、第１の領域の信号蓄積部２５の幅Ｗ１と第２の領域のｎ型拡散層３１の幅Ｗ２との関係を示したもので、Ｗ１＞Ｗ２の場合の例が図示されている。
【００８１】
尚、上述した第７乃至第１１の実施の形態に於いて、第１の領域である信号蓄積部２５は、例えばイオン注入等の方法により、読み出しＭＯＳゲート（ゲート電極２６）形成後に、ＭＯＳゲートに対して自己整合的に形成されても良い。この場合、第１の領域の信号蓄積部２５と信号蓄積部の第２の領域であるｎ型拡散層３１とゲート電極２６との関係については、図１０乃至図１５に示される上述した第７乃至第１１の実施の形態と同様である。
【００８２】
尚、この発明は、上述した実施の形態に限定されることなく、種々変形して実施可能である。
【００８３】
【発明の効果】
以上のようにこの発明によれば、画素サイズが縮小され、読み出しゲート電圧に印加される電圧が低下し、且つウェル濃度が高くなった場合でも、信号蓄積部の信号電荷の排出が問題なく行え、従って素子のダイナミックレンジの低下や、暗時の熱雑音、残像等の問題が生ずることのない固体撮像装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の固体撮像装置の第１の実施の形態に係る単位セルの要部の構成を示した断面図である。
【図２】この第１の実施の形態に於ける単位セルの読み出し動作を説明するためのもので、（ａ）は読み出しゲート電極際の断面構造を拡大して示した図、（ｂ）は（ａ）に於いて図示矢視Ａ−Ａ′間でのゲートオフ時の電位分布を示した図、（ｃ）は（ａ）に於いて図示矢視Ａ−Ａ′間でのゲートオン時の状態を示した図である。
【図３】この発明の第２の実施の形態に係る単位セルの要部の構成を示した断面図である。
【図４】この発明の第３の実施の形態に係る単位画素の要部の構成を示した断面図である。
【図５】この発明の第４の実施の形態に係る単位画素の要部の構成を示した断面図である。
【図６】この発明の第５の実施の形態に係る単位画素の要部の構成を示した断面図である。
【図７】この発明の第６の実施の形態に係る単位画素の要部の構成を示した断面図である。
【図８】図６の構成の単位画素の製造工程の要点を示した断面図である。
【図９】図６の構成の単位画素の他の製造工程の要点を示した断面図である。
【図１０】この発明の第７の実施の形態に係る単位画素要部の構造を示すもので、（ａ）は平面図、（ｂ）は断面図である。
【図１１】この発明の第８の実施の形態に係る単位画素要部の構造を示すもので、（ａ）は平面図、（ｂ）は断面図である。
【図１２】この発明の第９の実施の形態に係る単位画素の要部の構成を示した平面図である。
【図１３】この発明の第１０の実施の形態に係る単位画素の要部の構成を示した平面図である。
【図１４】この発明の第１１の実施の形態に係る単位画素の要部の構成を示す平面図である。
【図１５】第１の領域の信号蓄積部２５の幅Ｗ１と第２の領域のｎ型拡散層３１の幅Ｗ２との関係を示した図である。
【図１６】従来の増幅型ＭＯＳセンサの撮像領域に二次元状に配置された、単位画素の一部の断面構造を示した図である。
【図１７】信号蓄積部４から信号検出部６へ信号電荷が排出される際の信号電荷の読み出しの様子を示した図である。
【符号の説明】
２１シリコン基板、
２２光電変換領域、
２３ｐ^＋拡散層、
２４ＭＯＳ型電界効果トランジスタのドレイン、
２５信号蓄積部（第１の領域）、
２６ＭＯＳ型電界効果トランジスタのゲート電極（読出しゲート）、
２７空乏層、
２９信号蓄積部（第２の領域）、
３１ｎ型拡散層。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a solid-state imaging device, and more particularly, to a solid-state imaging device that obtains a high-quality reproduced image in which the dynamic range of a signal is reduced, thermal noise, an afterimage, and the like are improved.
[0002]
[Prior art]
FIG. 16 is a diagram showing a cross-sectional structure of a part of a unit pixel which is two-dimensionally arranged in an imaging region of a solid-state imaging device called an amplification type MOS sensor.
[0003]
In FIG. 16, a p-type well region 2 is formed on a p-type silicon substrate 1. On the surface of the well region 2, a light receiving region 5 composed of ap ⁺ diffusion layer 3 provided at the light receiving portion substrate interface and an n-type diffusion layer 4 serving as a signal storage portion, a signal detecting portion 6, and a drain 7 And an amplification transistor 9 having a source 8.
[0004]
A gate electrode 10 of a read MOS type field effect transistor (hereinafter abbreviated as a read MOS transistor) is arranged between the light receiving amount region 5 and the signal detection unit 6 on the well region 2. The signal detection unit 6 and the gate electrode 11 of the amplification transistor 9 are provided with a wiring 12 for connecting them, and the source 8 of the amplification transistor 9 is further connected with a signal readout line 13.
[0005]
In such a pixel structure, the operation is as follows.
[0006]
During the signal accumulation period, signal charges are generated by the input light incident on the light receiving utilization area 5 of the photoelectric conversion area, and are accumulated in the signal accumulation section (n-type diffusion layer) 4. When the signal accumulation period ends, the read MOS transistor is turned on, and signal charges are discharged from the signal accumulation unit 4 to the signal detection unit 6 through the channel of the MOS transistor. The signal detector 6 converts the signal charge into a signal voltage, and the charge is introduced into the gate electrode 11 of the amplification transistor through the wiring 12. The signal voltage is read from a signal read line 13 connected to the source 8 of the amplification transistor.
[0007]
FIG. 17 is a diagram illustrating a state of reading out signal charges when the signal charges are discharged from the signal storage unit 4 to the signal detection unit 6.
[0008]
When the read gate is turned on, the potential of the MOS channel increases, and the signal charge stored in the signal storage unit 4 is read through the channel of the MOS transistor as shown in FIG.
[0009]
[Problems to be solved by the invention]
However, such a conventional pixel structure has the following problems.
[0010]
That is, at the time of reading signal charges, the potential of the channel of the MOS transistor increases, and the potential at the read gate of the signal storage unit is modulated accordingly, so that the signal charges are read from the signal storage unit. However, when the p ⁺ layer that is provided for the dark current prevention exists, p ⁺ in the potential of the layer is fixed to a reference potential, potential readout gate potential when the read gate signal accumulation unit Therefore, modulation is difficult, and as shown in FIG. 17B, a potential barrier for signal charges is generated. Therefore, signal reading is not completely performed.
[0011]
As described above, if the signal readout from the signal storage unit 4 is not completely performed, the problem that the dynamic range of the element is reduced, the thermal noise in the dark increases, and the afterimage occurs are reproduced. There is a problem that it occurs on the screen, and thus the quality of the reproduced image is significantly deteriorated. Moreover, there is a problem that such a problem becomes more prominent as the pixel size is reduced.
[0012]
Due to demands for improving the quality of reproduced images or reducing the element size, the size of unit pixels tends to be reduced year by year. As the size of the unit pixel is reduced, the size of the MOS transistor is also reduced. However, such a reduction in the element size is usually performed according to the scale-down rule, by lowering the applied voltage and further increasing the impurity concentration of the well. Accompanied by a rise.
[0013]
However, when the scale-down is performed in such a manner, the region where the potential can be modulated by the MOS gate becomes narrower so as to be limited only to the vicinity of the gate. Therefore, potential modulation at the time of the readout gate of the signal storage portion formed at a position deeper than the p ⁺ layer on the substrate surface is less likely to occur. Therefore, the above-described potential barrier is more likely to occur in a miniaturized pixel, and the above-described problem peculiar to the amplification type MOS sensor becomes more remarkable.
[0014]
The present invention has been made in view of the above problems, and in an amplifying MOS sensor, the voltage applied to the read gate decreases as the cell size is reduced, and the well concentration in the channel portion of the read MOS transistor increases. It is an object of the present invention to provide a solid-state imaging device that does not make it difficult to read out signal charges from a signal storage unit and does not cause a decrease in the dynamic range of an element, thermal noise in darkness, and afterimages. And
[0015]
[Means for Solving the Problems]
That is, a first aspect of the present invention provides a solid-state device including: an imaging region in which unit cells are arranged in a two-dimensional matrix on a semiconductor substrate; and a signal scanning unit that reads a signal stored in each unit cell in the imaging region. In the imaging device, a first conductivity type signal storage unit that is provided at a position separated from the substrate interface of the semiconductor substrate by a predetermined distance in a depth direction of the substrate and stores signal charges obtained by photoelectric conversion is provided. MOS field-effect transistor having a photoelectric conversion region, a gate electrode provided adjacent to the photoelectric conversion region above the substrate interface, and a channel formed at the substrate interface for passing signal charges from the signal storage portion. If, comprising the at least part of the signal storage section is formed projecting in a direction to pass the signal so as to overlap with the gate electrode at its channel direction, the depletion layer By applying a read voltage such as reaching the signal storage unit to the gate electrode, the signal charges stored in the signal storage section flows out toward the substrate interface, are output through the inside the channel A solid-state imaging device.
[0016]
Further, according to the second invention, in the first invention, a second conductivity type opposite to a conductivity type of the signal storage portion and an impurity concentration are provided between the signal storage portion and the substrate interface. Is characterized by further comprising a diffusion layer region higher than the channel region of the MOS field effect transistor.
[0017]
In a third aspect based on the first and second aspects, the length of the portion of the signal storage portion protruding in the signal discharging direction so as to overlap the gate electrode is equal to the gate of the field effect transistor. The solid-state imaging device according to claim 1, wherein the length is shorter than １／ of the length of the electrode.
[0018]
In a fourth aspect based on the second aspect, the length of a portion of the signal accumulation portion protruding in the signal discharging direction so as to overlap with the gate electrode is defined by a distance from a substrate interface of the diffusion layer region. It is characterized in that it is longer than 1/2 of the junction depth.
[0019]
In a fifth aspect based on the first to fourth aspects, the signal storage portion is formed in a first region formed below the gate electrode and a second region formed in a portion other than below the gate electrode. Wherein the depth of the signal accumulation portion of the first region from the substrate interface is smaller than the depth of the signal accumulation portion of the second region.
[0020]
In a sixth aspect based on the fifth aspect, the first region is formed before the gate electrode forming step, and the second region is formed after the gate electrode forming step. And
[0021]
In a seventh aspect based on the fifth aspect, the first and second regions are formed by the same ion implantation step after the formation of the gate electrode, and the first region is formed by the gate electrode. Characterized by being formed by ions passing through.
[0022]
In an eighth aspect based on the first and second aspects, the signal storage section includes a first region provided at a position distant from a transistor channel of the MOS field-effect transistor; A second region connecting the transistor channel of the field-effect transistor to the first region.
[0023]
In a ninth aspect based on the eighth aspect, the junction depth of the first region of the signal storage section is greater than the junction depth of the second region.
[0024]
In a tenth aspect based on the eighth and ninth aspects, the first region of the signal storage section has an end portion in a direction parallel to the substrate surface and perpendicular to the signal reading direction. The second region is longer than the length in the same direction.
[0025]
In an eleventh aspect based on the eighth and ninth aspects, the first region of the signal storage section has an end portion in a direction parallel to the substrate surface and orthogonal to the signal readout direction. The length of the second region is shorter than the length in the same direction.
[0026]
In a twelfth aspect based on the seventh to eleventh aspects, the length of the second region in a direction perpendicular to the signal readout direction is at least as large as the depth of the gate electrode in the depth direction. Is shorter than the length of the portion overlapping with the direction perpendicular to the signal reading direction.
[0027]
According to a thirteenth invention, in the first and second inventions, the signal storage section has a first region and a second region, and the first region is provided in the MOS type field effect transistor. The second region is formed in a self-aligned manner with respect to a gate electrode, and connects the transistor channel of the MOS field-effect transistor to the first region.
[0028]
According to a fourteenth aspect, in the thirteenth aspect, the junction depth of the first region of the signal storage unit is greater than the junction depth of the second region.
[0029]
In a fifteenth aspect based on the thirteenth and fourteenth aspects, the first region of the signal storage section has an end portion in a direction parallel to the substrate surface and orthogonal to the signal readout direction. The second region is longer than the length in the same direction.
[0030]
In a sixteenth aspect based on the thirteenth and fourteenth aspects, the first region of the signal storage section has an end portion in a direction parallel to the substrate surface and orthogonal to the signal readout direction. The length of the second region is shorter than the length in the same direction.
[0031]
In a seventeenth aspect based on the thirteenth to sixteenth aspects, the length of the second region in a direction orthogonal to the signal readout direction is at least the depth direction of the gate electrode and the second region. Is shorter than the length of the portion overlapping with the direction perpendicular to the signal reading direction.
[0032]
In the solid-state imaging device according to the present invention, since the signal storage section extends to just below the read gate, the potential of the signal storage section can be easily modulated by the read gate. The signal readout can be performed without any problem even in the pixel thus set. Therefore, a high-quality reproduced image can be obtained without lowering the dynamic range of the signal, thermal noise, and afterimage.
[0033]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0034]
FIG. 1 is a sectional view showing a configuration of a main part of a unit cell according to a first embodiment of the solid-state imaging device of the present invention.
[0035]
In FIG. 1, on a surface portion of a p-type silicon substrate 21, a p ⁺ diffusion layer 23 constituting a photoelectric conversion region 22, and a readout MOS field effect transistor separated from the p ⁺ diffusion layer 23 by a predetermined distance. A drain 24 (hereinafter abbreviated as a MOS transistor) is formed. Below the p ⁺ diffusion layer 23, a signal storage section 25 composed of an n-type diffusion layer is formed adjacently. Further, a gate electrode 26 of a MOS field effect transistor is provided between the p ⁺ diffusion layer 23 and the drain 24 on the surface of the silicon substrate 21.
[0036]
The p ⁺ diffusion layer 23 is provided to suppress a dark current generated on the substrate surface of the photoelectric conversion region 22. Further, the position of the edge of the gate electrode 26 of the MOS transistor of the signal storage unit 25 is closer to the arrow Y in the drawing than the edge of the read gate electrode 26 of the p ⁺ diffusion layer provided on the surface of the silicon substrate 21. It is formed to extend below the gate electrode 26 by a distance.
[0037]
FIGS. 2A and 2B are views for explaining a read operation of the unit cell in the first embodiment, and FIG. 2A is an enlarged view of a cross-sectional structure near a read gate electrode. In the figure, a read potential is applied so that the read gate electrode 26 is turned on, and a depletion layer 27 is formed below the MOS gate. The part extended between them has been reached.
[0038]
2 (b) and 2 (c) show the potential distribution between A and A 'shown in FIG. 2 (a). FIG. 2 (b) shows the state when the gate is off, and FIG. 2 (c) shows the state when the gate is on. FIG.
[0039]
In FIG. 2B, when the read gate is off, signal charges are stored in the signal storage unit 25 provided at a slightly deeper position on the substrate.
[0040]
Then, as shown in FIG. 2C, when a read potential is applied to the gate, the read potential is applied to the gate electrode 26, so that a depletion layer is formed on the silicon substrate, and the depletion layer is The signal reaches the signal accumulating portion 25 extending below the electrode 26. As a result, the stored signal charges flow toward the substrate surface side having a higher potential, and reading is performed. Then, the signal charges reaching the substrate surface flow toward the drain 24.
[0041]
As described above, unlike the conventional cell structure, the present embodiment does not have a potential barrier between the gate electrode and the signal accumulating portion because the p ⁺ region causing the potential barrier is not present in the vicinity. , it is possible to read out all of the signal charge.
[0042]
FIG. 3 is a sectional view showing a configuration of a main part of a unit cell according to a second embodiment of the present invention.
[0043]
In the embodiments described below, the same parts as those in the above-described embodiments are denoted by the same reference numerals, and description thereof will be omitted.
[0044]
In FIG. 3, the photoelectric conversion region 22 is formed by excluding the p ⁺ diffusion layer 23 formed on the surface of the silicon substrate 21 in the unit cell structure of the first embodiment shown in FIG. are doing.
[0045]
Even with such a configuration, it is possible to obtain the same dynamic effects as in the first embodiment.
[0046]
FIG. 4 is a sectional view showing a configuration of a main part of a unit pixel according to a third embodiment of the present invention.
[0047]
The basic structure of the third embodiment is the same as that of the first embodiment of FIG. 1 described above, and defines the relationship between the p ⁺ type diffusion layer 23 and the signal storage unit 25.
[0048]
In FIG. 4, x _j indicates the junction depth of the p ⁺ layer diffusion layer 23 on the surface. Further, y ₁ represents the length of the projection portion that extends below the in gate electrode 26 to the signal storage section 25. In the present embodiment, it is constituted length y ₁ of the projecting portion is set to be longer than half the junction depth x _j of the p ⁺ diffusion layer 23.
[0049]
The reason for defining the length of the protruding portion is as follows.
[0050]
That is, the p ⁺ layer diffusion layer 23 formed on the substrate surface is formed in a self-aligned manner with respect to the gate electrode 26 by, for example, boron ion implantation. However, the boron implanted into the substrate is diffused into the substrate and penetrates below the gate electrode 26 due to the thermal process after the ion implantation. The distance of the penetrating direction toward the substrate interface is proportional to the final junction depth x _j1 of the p ⁺ layer diffusion layer 23. Therefore, the larger the value of x _j1 , the more the p ⁺ layer diffusion layer 23 extends below the gate electrode 26.
[0051]
However, as in the third embodiment, the length y ₁ of the protruding portion of the gate electrode 26 of the end portion of the signal storage section 25 is longer than 1 / 2x _j1, gate electrode 26 and the signal storage section Since the overlap of 25 is sufficiently obtained, reading becomes possible.
[0052]
FIG. 5 is a sectional view showing a configuration of a main part of a unit pixel according to a fourth embodiment of the present invention.
[0053]
In FIG. 5, y ₂ is the distance from the end of the signal storage section 25 to the signal detecting unit is a drain 24 of the MOS transistor. Lg is the length of the readout gate (gate electrode 26). In the present embodiment, the configuration is such that the read gate length Lg is longer than １／ of the distance y ₂ from the signal storage unit 25 to the drain 24.
[0054]
The provisions of the above reasons the distance y ₂ is by following.
[0055]
If the signal storage unit 25 is formed to protrude below the gate weapon 26, reading becomes easier. However, on the other hand, the signal storage section, which is the source of the read MOS transistor, and the signal detection section, which is the drain 24, are close to each other, and so-called punch-through of the MOS transistor occurs. When this punch-through occurs, the on / off control of the transistor cannot be performed by the gate, and the MOS transistor is always turned on, so that the signal cannot be stored.
[0056]
Therefore, in this fourth embodiment, as the distance y ₂ from the signal storage section 25 end to the gate end of the signal detecting unit, it is larger than 1 / 2Lg when the gate length was Lg You have set. By setting the distance y ₂ Thus, without causing punch through it can be controlled on / off by the gate.
[0057]
FIG. 6 is a sectional view showing a configuration of a main part of a unit pixel according to a fifth embodiment of the present invention.
[0058]
In FIG. 6, the portion formed below the readout gate electrode 26 from the signal storage section 25, that is, the signal storage section 29 is formed shallower on the substrate surface side than the depth of the signal storage section 25. With such a configuration, the signal accumulation portion 29 protruding toward the gate electrode 26 is provided closer to the substrate surface that is more susceptible to potential modulation from the readout gate, so that the signal can be more easily read.
[0059]
FIG. 7 is a sectional view showing a configuration of a main part of a unit pixel according to a sixth embodiment of the present invention.
[0060]
In the sixth embodiment, a unit pixel is configured by excluding the p ⁺ type diffusion layer 23 in the fifth embodiment of FIG. Other configurations are the same as those of the above-described fifth embodiment.
[0061]
FIG. 8 is a cross-sectional view showing a main point of a manufacturing process of the unit pixel having the configuration shown in FIG.
[0062]
In FIG. 8A, first, before the gate electrode 26 is formed, the signal storage unit 29, which is a part of the signal storage unit, is removed from the surface of the silicon substrate 21 by a predetermined method such as ion implantation. Formed to a depth. Next, as shown in FIG. 8B, a readout gate (gate electrode 26) is formed on the surface of the silicon substrate 21.
[0063]
Subsequently, as shown in FIG. 8C, ap ⁺ -type diffusion layer 23 and a drain 24 are formed on the surface of the silicon substrate 21, and a signal storage unit 25 is formed below the p ⁺ -type diffusion layer 23. It is formed. As a result, a pixel having a structure as shown in FIG. 6 can be formed.
[0064]
FIG. 9 is a cross-sectional view showing a main point of another manufacturing process of the unit pixel having the configuration of FIG.
[0065]
In FIG. 9A, first, a gate electrode 26 is formed on the surface of the silicon substrate 21. Next, as shown in FIG. 9B, the signal storage sections 25 and 29 are formed by ion implantation. At this time, since a part of the ion implantation is performed through the gate electrode 26, a shallow diffusion layer (signal An accumulation part 29 and a deeper diffusion layer (signal accumulation part) 25 are simultaneously formed.
[0066]
Then, as shown in FIG. 9C, ap ⁺ type diffusion layer 23 and a drain 24 are formed on the surface of the silicon substrate 21. As a result, a pixel having a structure as shown in FIG. 6 can be formed.
[0067]
10A and 10B show a structure of a main part of a unit pixel according to a seventh embodiment of the present invention, wherein FIG. 10A is a plan view and FIG. 10B is a sectional view.
[0068]
In FIG. 10, a portion extending from the signal storage unit 25 under the p ⁺ -type diffusion layer 23 has a portion protruding below the gate electrode 26. The n-type diffusion layer 31 which is a region is formed. The signal storage unit 25, which is the first region of the signal storage unit, is arranged in a region away from the read MOS gate.
[0069]
One end of the n-type diffusion layer 31 serving as the second signal storage section is formed so as to protrude immediately below the readout gate, and the other end overlaps the region of the first signal storage section 25.
[0070]
FIGS. 11A and 11B show a structure of a main part of a unit pixel according to an eighth embodiment of the present invention, wherein FIG. 11A is a plan view and FIG. 11B is a sectional view.
[0071]
In FIG. 11, ap ⁺ -type diffusion layer 23 is formed on the surface of a silicon substrate 21, and a signal storage section 25 in a first area is formed below the p ⁺ -type diffusion layer 23 in an area away from the read MOS gate. . The n-type diffusion layer 24, which is a signal accumulation portion in the second region, is formed at the end of the p ⁺ -type diffusion layer 23 on the lower surface, partly extending below the readout gate (gate electrode) 26. Have been. Note that a part of the n-type diffusion layer 31 is formed so as to overlap with the first signal storage unit 25.
[0072]
In FIG. 11, the junction depth of the signal storage portion 25 in the first region is formed to be deeper than the junction depth of the n-type diffusion layer 31 in the second region.
[0073]
FIG. 12 is a plan view showing a configuration of a main part of a unit pixel according to a ninth embodiment of the present invention.
[0074]
In FIG. 12, the width W1 of the signal storage section 25 in the first area is formed longer than the width W2 of the n-type diffusion layer 31 in the second area. The configuration other than the setting of these widths W1 and W2 may be any of the above-described embodiments.
[0075]
FIG. 13 is a plan view showing a configuration of a main part of a unit pixel according to a tenth embodiment of the present invention.
[0076]
In FIG. 13, the width W1 of the signal storage section 25 in the first region is formed shorter than the width W2 of the n-type diffusion layer 31 in the second region. The configuration other than the setting of these widths W1 and W2 may be any of the above-described embodiments.
[0077]
FIG. 14 is a plan view showing a configuration of a main part of a unit pixel according to an eleventh embodiment of the present invention.
[0078]
In FIG. 14, a gate electrode 26a having a gate length protruding in a signal reading direction is formed on a part of a gate electrode 26 which is a read MOS gate. The width W2 of the portion of the n-type diffusion layer 31, which is the second region of the signal storage portion, overlapping the readout MOS gate is shorter than the width W3 of the gate electrode 26a of the longer gate length, and The second region of the storage section overlaps with the portion where the read MOS gate length is long.
[0079]
Here, the width W1 of the signal storage section 25 in the first region may be smaller or wider than the width W2 of the n-type diffusion layer 31 in the second region.
[0080]
FIG. 15 shows the relationship between the width W1 of the signal storage section 25 in the first region and the width W2 of the n-type diffusion layer 31 in the second region, and illustrates an example in the case of W1> W2. I have.
[0081]
In the seventh to eleventh embodiments described above, the signal accumulation section 25 as the first region is formed by, for example, ion implantation or the like after the formation of the read MOS gate (gate electrode 26). May be formed in a self-aligned manner. In this case, the relationship between the signal storage unit 25 in the first region, the n-type diffusion layer 31 as the second region of the signal storage unit, and the gate electrode 26 is the same as that of the above-described seventh region shown in FIGS. This is similar to the eleventh embodiment.
[0082]
The present invention is not limited to the above-described embodiment, but can be implemented with various modifications.
[0083]
【The invention's effect】
As described above, according to the present invention, even if the pixel size is reduced, the voltage applied to the readout gate voltage is reduced, and the well concentration is increased, the signal charge of the signal storage unit can be discharged without any problem. Therefore, it is possible to provide a solid-state imaging device which does not cause problems such as a decrease in the dynamic range of the element, thermal noise in the dark, and an afterimage.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view illustrating a configuration of a main part of a unit cell according to a first embodiment of a solid-state imaging device of the present invention.
FIGS. 2A and 2B are diagrams for explaining a read operation of a unit cell in the first embodiment, in which FIG. 2A is an enlarged view of a cross-sectional structure near a read gate electrode, and FIG. FIG. 5A is a diagram showing a potential distribution at the time of gate-off between arrows A-A 'shown in the figure, and FIG. 5C is a state at the time of gate-on between arrows A-A' shown in FIG. FIG.
FIG. 3 is a sectional view showing a configuration of a main part of a unit cell according to a second embodiment of the present invention.
FIG. 4 is a sectional view showing a configuration of a main part of a unit pixel according to a third embodiment of the present invention.
FIG. 5 is a sectional view showing a configuration of a main part of a unit pixel according to a fourth embodiment of the present invention.
FIG. 6 is a sectional view showing a configuration of a main part of a unit pixel according to a fifth embodiment of the present invention.
FIG. 7 is a sectional view showing a configuration of a main part of a unit pixel according to a sixth embodiment of the present invention.
8 is a cross-sectional view showing a main point of a manufacturing process of the unit pixel having the configuration of FIG. 6;
9 is a cross-sectional view showing a main point of another manufacturing process of the unit pixel having the configuration shown in FIG. 6;
FIGS. 10A and 10B show a structure of a main part of a unit pixel according to a seventh embodiment of the present invention, wherein FIG. 10A is a plan view and FIG.
11A and 11B show a structure of a main part of a unit pixel according to an eighth embodiment of the present invention, wherein FIG. 11A is a plan view and FIG. 11B is a sectional view.
FIG. 12 is a plan view showing a configuration of a main part of a unit pixel according to a ninth embodiment of the present invention.
FIG. 13 is a plan view showing a configuration of a main part of a unit pixel according to a tenth embodiment of the present invention.
FIG. 14 is a plan view showing a configuration of a main part of a unit pixel according to an eleventh embodiment of the present invention.
FIG. 15 is a diagram showing the relationship between the width W1 of the signal accumulation unit 25 in the first region and the width W2 of the n-type diffusion layer 31 in the second region.
FIG. 16 is a diagram showing a cross-sectional structure of a part of a unit pixel arranged two-dimensionally in an imaging region of a conventional amplification type MOS sensor.
FIG. 17 is a diagram showing a state of reading out signal charges when the signal charges are discharged from the signal storage unit 4 to the signal detection unit 6;
[Explanation of symbols]
21 silicon substrate,
22 photoelectric conversion area,
23p ⁺ diffusion layer,
24 drain of a MOS field effect transistor,
25 signal storage unit (first area),
26 gate electrode (readout gate) of MOS field effect transistor,
27 depletion layer,
29 signal storage unit (second area),
31 n-type diffusion layer.

Claims

半導体基板上に、単位セルを行列二次元状に配置して成る撮像領域と、上記撮像領域の各単位セルに蓄積された信号を読み出す信号走査部とを備える固体撮像装置に於いて、
上記半導体基板の基板界面から基板の深さ方向に所定距離離間された位置に設けられて、光電変換により得られた信号電荷を蓄積する第１導電型の信号蓄積部を有する光電変換領域と、
この光電変換領域に隣接して上記基板界面上方に設けられるゲート電極及び、上記信号蓄積部から信号電荷を通過させる上記基板界面に形成されるチャネルを有するＭＯＳ型電界効果トランジスタと、を具備し、
上記信号蓄積部の少なくとも一部はそのチャネル方向に於いて上記ゲート電極と重なるように信号が通過する方向に突出形成されており、
空乏層が上記信号蓄積部に達するような読み出し電圧を上記ゲート電極へ印加することにより、該信号蓄積部に蓄積された上記信号電荷が上記基板界面に向かって流れ出し、上記チャネル内を通過して出力されることを特徴とする固体撮像装置。In a solid-state imaging device including an imaging region in which unit cells are arranged in a two-dimensional matrix on a semiconductor substrate, and a signal scanning unit that reads a signal stored in each unit cell in the imaging region.
A photoelectric conversion region which is provided at a position separated by a predetermined distance in the depth direction of the substrate from the substrate interface of the semiconductor substrate and has a first conductivity type signal storage portion for storing signal charges obtained by photoelectric conversion;
A gate electrode provided adjacent to the photoelectric conversion region above the substrate interface, and a MOS field-effect transistor having a channel formed at the substrate interface for passing signal charges from the signal accumulating portion;
At least a part of the signal storage portion is formed so as to protrude in a direction in which a signal passes so as to overlap the gate electrode in a channel direction thereof,
By depletion layer applying a read voltage such as reaching the signal storage unit to the gate electrode, the signal charges stored in the signal storage section flows out toward the substrate interface, through the inside the channel a solid-state imaging apparatus characterized by being output.

上記信号蓄積部上方で上記基板界面との間に、上記信号蓄積部の導電型とは反対の第２導電型で且つ不純物濃度が上記ＭＯＳ型電界効果型トランジスタのチャネル領域よりも高い拡散層領域を更に具備することを特徴とする請求項１に記載の固体撮像装置。A diffusion layer region having a second conductivity type opposite to the conductivity type of the signal storage portion and having a higher impurity concentration than the channel region of the MOS field effect transistor, between the signal storage portion and the substrate interface. The solid-state imaging device according to claim 1, further comprising:

上記光電変換領域におけるチャネル方向に突出された部分の長さは、上記電界効果トランジスタのゲート電極の長さの１／２よりも短いことを特徴とする請求項１及び２に記載の固体撮像装置。3. The solid-state imaging device according to claim 1, wherein a length of a portion of the photoelectric conversion region protruding in a channel direction is shorter than half a length of a gate electrode of the field effect transistor. 4. .

半導体基板上に単位セルが行列二次元状に配置されて形成される撮像領域と、上記撮像領域の各単位セルに蓄積された信号を読み出す信号走査部とを備える固体撮像装置に於いて、
上記半導体基板の基板界面から基板深さ方向に所定距離離間された位置に設けられて、光電変換により得られた信号電荷を蓄積する第１導電型の信号蓄積部と、上記信号蓄積部の上方で上記基板の深さ方向に上記基板界面から上記所定の基板深さまで形成され、該信号蓄積部の導電型とは反対の第２導電型からなり上記半導体基板よりも高い不純物濃度を有する不純物拡散領域と、で構成される光電変換領域と、
上記不純物拡散領域に隣接して基板界面上方に設けられたゲート電極への読み出し電圧の印加により形成された上記半導体基板の空乏層は該ゲート電極の下方に延出された上記信号蓄積部に達し、該信号蓄積部に蓄積された上記信号電荷が電位の高い基板表面に向かって流れ出し、基板界面に沿って形成される空乏層若しくはチャネル領域を通過させて、ドレインへ出力する第１導電型のＭＯＳ型電界効果トランジスタと、
を具備し、上記不純物拡散領域がチャネル領域方向において、上記信号蓄積部よりも上記ドレインから遠退く様に形成されることを特徴とする固体撮像装置。In a solid-state imaging device including an imaging region in which unit cells are arranged in a two-dimensional matrix on a semiconductor substrate, and a signal scanning unit that reads a signal stored in each unit cell in the imaging region,
A first conductivity type signal storage unit that is provided at a position separated from the substrate interface of the semiconductor substrate by a predetermined distance in the substrate depth direction and stores signal charges obtained by photoelectric conversion; The impurity diffusion is formed in the depth direction of the substrate from the substrate interface to the predetermined substrate depth , has a second conductivity type opposite to the conductivity type of the signal storage portion, and has a higher impurity concentration than the semiconductor substrate. A region, a photoelectric conversion region composed of:
A depletion layer of the semiconductor substrate formed by applying a read voltage to a gate electrode provided above a substrate interface adjacent to the impurity diffusion region reaches the signal storage portion extending below the gate electrode. A first conductivity type in which the signal charges accumulated in the signal accumulation section flow toward the substrate surface having a high potential, pass through a depletion layer or a channel region formed along the substrate interface, and output to the drain. A MOS field effect transistor;
Wherein the impurity diffusion region is formed so as to be farther from the drain than the signal accumulation portion in the direction of the channel region.

上記固体撮像装置において、
読出しＭＯＳゲートを構成する上記ゲート電極の信号蓄積部側の一部分は、上記チャネル領域方向に突出し、上記信号蓄積部の少なくとも一部は、該突出したゲート電極に重なるように形成されていることを特徴とする請求項１乃至４に記載の固体撮像装置。In the solid-state imaging device,
A part of the gate electrode constituting the read MOS gate on the signal storage part side protrudes toward the channel region, and at least a part of the signal storage part is formed so as to overlap the protruded gate electrode. The solid-state imaging device according to claim 1, wherein:

上記固体撮像装置において、
上記信号蓄積部側のうち上記ゲート電極に重なるように形成された部分は、読出しＭＯＳゲートのゲート幅方向で、該ゲート電極と重ならない部分とは異なる幅を有することを特徴とする請求項１乃至４に記載の固体撮像装置。In the solid-state imaging device,
2. A portion of the signal storage portion which is formed so as to overlap with the gate electrode has a different width in a gate width direction of the read MOS gate from a portion which does not overlap with the gate electrode. 5. The solid-state imaging device according to any one of items 1 to 4.

上記固体撮像装置において、
上記信号蓄積部側のうち少なくとも上記ゲート電極に重なるように形成された部分は、製造工程において、ゲート電極材料の堆積前に形成されることを特徴とする請求項１乃至４に記載の固体撮像装置。In the solid-state imaging device,
The solid-state imaging device according to claim 1, wherein at least a portion of the signal storage unit that is formed so as to overlap the gate electrode is formed in a manufacturing process before depositing a gate electrode material. apparatus.