JP3600233B2

JP3600233B2 - Signal processing device

Info

Publication number: JP3600233B2
Application number: JP2004017406A
Authority: JP
Inventors: 善彦堀
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2004-01-26
Filing date: 2004-01-26
Publication date: 2004-12-15
Anticipated expiration: 2020-04-25
Also published as: JP2004147353A

Description

本発明は、パラレル／シリアル変換および／またはシリアル／パラレル変換を実現する信号処理装置に関する。 The present invention relates to a signal processing device that realizes parallel / serial conversion and / or serial / parallel conversion.

図８は、前記パラレル／シリアル変換を行う典型的な従来技術の信号処理装置１のブロック図である。この信号処理装置１は４ビット構成を例示しており、パラレルの入力信号ｄｉｎｐをそれぞれ記憶保持し、シフトレジスタとして動作を行うレジスタｒ１〜ｒ４と、レジスタｒ２〜ｒ４の入力端子ｄ２〜ｄ４をセレクトするセレクタｓ２〜ｓ４とを備えて構成されている。 FIG. 8 is a block diagram of a typical conventional signal processing device 1 for performing the parallel / serial conversion. The signal processing device 1 exemplifies a 4-bit configuration, in which registers r1 to r4 which respectively store and hold parallel input signals dinp and operate as shift registers and input terminals d2 to d4 of registers r2 to r4 are selected. Selectors s2 to s4.

各レジスタｒ１〜ｒ４のクロック入力端子ｃｋには共通にシフトクロックｓｈｉｆｔｃｌｋが入力され、レジスタｒ１〜ｒ３の出力端子ｑ１〜ｑ３はそれぞれセレクタｓ２〜ｓ４の一方の入力に接続され、最終段のレジスタｒ４の出力端子ｑ４からはシリアルの出力信号ｄｏｕｔｓが出力される。セレクタｓ２〜ｓ４の他方の入力には各レジスタｒ２〜ｒ４に対応したビットの入力信号ｄｉｎｐが入力され、また各セレクタｓ２〜ｓ４には読込み信号ｌｏａｄが入力される。各セレクタｓ２〜ｓ４は、対応するレジスタｒ２〜ｒ４の入力端子ｄ２〜ｄ４に、前記読込み信号ｌｏａｄがハイレベルとなると各レジスタｒ２〜ｒ４に対応したビットの入力信号ｄｉｎを出力し、前記読込み信号ｌｏａｄがローレベルとなると前段のレジスタｒ１〜ｒ３からの出力を入力してシフト動作を可能とする。 The shift clock shift clk is commonly input to the clock input terminals ck of the registers r1 to r4, and the output terminals q1 to q3 of the registers r1 to r3 are connected to one inputs of the selectors s2 to s4, respectively. A serial output signal douts is output from an output terminal q4 of r4. To the other inputs of the selectors s2 to s4, an input signal dinp of a bit corresponding to each of the registers r2 to r4 is input, and a read signal load is input to each of the selectors s2 to s4. Each of the selectors s2 to s4 outputs an input signal din of a bit corresponding to each of the registers r2 to r4 to the input terminals d2 to d4 of the corresponding register r2 to r4 when the read signal load goes high. When the load becomes low level, the output from the registers r1 to r3 at the preceding stage is input to enable the shift operation.

図９は、上述のように構成される信号処理装置１の動作を説明するためのタイミングチャートである。前記読込み信号ｌｏａｄがハイレベルとなると、各レジスタｒ１〜ｒ４の入力端子ｄ１〜ｄ４には対応したビットの入力信号ｄｉｎｐのデータａ，ｂ，ｃ，ｄがパラレルにそれぞれ与えられることになる。そして、シフトクロックｓｈｉｆｔｃｌｋの立ち上がりエッジによって前記データａ，ｂ，ｃ，ｄは対応するレジスタｒ１〜ｒ４にそれぞれ格納される。 FIG. 9 is a timing chart for explaining the operation of the signal processing device 1 configured as described above. When the read signal load goes high, the input terminals d1 to d4 of the registers r1 to r4 are supplied with the data a, b, c, and d of the input signal dinp of the corresponding bits in parallel, respectively. The data a, b, c, and d are stored in the corresponding registers r1 to r4 at the rising edge of the shift clock shift clk.

前記読込み信号ｌｏａｄがローレベルとなると、セレクタｓ２〜ｓ４は前段のレジスタｒ１〜ｒ３からの出力を選択し、レジスタｒ２〜ｒ４の入力端子ｄ２〜ｄ４へ出力する。これによって、各レジスタｒ１〜ｒ４はシフトレジスタとして働き、シフトクロックｓｈｉｆｔｃｌｋの立ち上がりエッジ毎にデータをシフトしてゆく。したがって、最終段のレジスタｒ４の出力端子ｑ４からの出力信号ｄｏｕｔｓは、シリアルデータｄ，ｃ，ｂ，ａとなり、こうしてパラレル／シリアル変換が実現される。 When the read signal load goes low, the selectors s2 to s4 select the outputs from the registers r1 to r3 in the preceding stage and output the selected outputs to the input terminals d2 to d4 of the registers r2 to r4. Thus, each of the registers r1 to r4 functions as a shift register, and shifts data at every rising edge of the shift clock shift clk. Therefore, the output signal douts from the output terminal q4 of the register r4 at the last stage becomes the serial data d, c, b, a, and thus the parallel / serial conversion is realized.

シリアル／パラレル変換の場合には、図１０で示すように、前記各セレクタｓ２〜ｓ４はなくなり、代わって４ビットレジスタｒ０が設けられ、第１段目のレジスタｒ１にシリアルの入力信号ｄｉｎｓが与えられる。そして、各レジスタｒ１〜ｒ３の出力がシフトクロックｓｈｉｆｔｃｌｋに応答して後段のレジスタｒ２〜ｒ４の入力端子ｄ２〜ｄ４に与えられてシフトレジスタ動作が行われるとともに、前記シフトクロックｓｈｉｆｔｃｌｋに応答して各レジスタｒ１〜ｒ４の出力が前記４ビットレジスタｒ０へのパラレルの信号線に出力される。前記４ビットレジスタｒ０は、前記読込み信号ｌｏａｄがハイレベルとなると、パラレルの出力信号線へ各ビットの出力ｄｏｕｔｐを導出する。 In the case of serial / parallel conversion, as shown in FIG. 10, the selectors s2 to s4 are eliminated, and a 4-bit register r0 is provided instead, and a serial input signal dins is supplied to the first-stage register r1. Can be The outputs of the registers r1 to r3 are supplied to the input terminals d2 to d4 of the registers r2 to r4 in the subsequent stage in response to the shift clock shift clk to perform the shift register operation and respond to the shift clock shift clk. The output of each of the registers r1 to r4 is output to a parallel signal line to the 4-bit register r0. When the read signal load goes high, the 4-bit register r0 derives an output doutp of each bit to a parallel output signal line.

しかしながら、上述の回路のように、シフトレジスタで信号を逐次シフトすることよってパラレル／シリアルおよび／またはシリアル／パラレル変換を行う信号処理装置では、先ず、データのシフトが生じるので、各レジスタｒ１〜ｒ４をシフトクロックｓｈｉｆｔｃｌｋの立ち上がりエッジでデータを保持するフリップフロップで構成する必要があり、ゲート数が増大するという問題がある。また、そのスイッチングによって消費電力が大きくなるという問題もある。 However, in a signal processing device that performs parallel / serial and / or serial / parallel conversion by sequentially shifting signals with a shift register as in the above-described circuit, data shift occurs first. Needs to be configured with a flip-flop that holds data at the rising edge of the shift clock shift clk, and there is a problem that the number of gates increases. There is also a problem that power consumption is increased by the switching.

次に、後段に設けるデジタル／アナログ変換器などの信号処理手段の仕様に応じて、シリアル信号を、ＬＳＢファーストとＭＳＢファーストとに切換可能とすると、また信号転送区間の前詰めで出力するか、後ろ詰めで出力するかを可変にしようとすると、回路のゲート規模が増大し、消費電力が増大するという問題がある。 Next, if the serial signal can be switched between LSB first and MSB first in accordance with the specifications of the signal processing means such as a digital / analog converter provided at the subsequent stage, the output is performed at the left justification of the signal transfer section. If an attempt is made to make it possible to change whether the output is rear-justified, there is a problem that the gate scale of the circuit increases and power consumption increases.

すなわち、たとえば前記図８の構成で前記ＬＳＢファーストとＭＳＢファーストとの切換えのためには、各レジスタｒ１〜ｒ４に、前記入力信号ｄｉｎｐを、データａ，ｂ，ｃ，ｄの順で与えるか、またはデータｄ，ｃ，ｂ，ａの順で与えるかを切換えるために、該入力信号ｄｉｎｐを前記セレクタｓ２〜ｓ４を介して入力端子ｄ１〜ｄ４に与える必要がある。 That is, for example, in order to switch between the LSB first and the MSB first in the configuration of FIG. 8, the input signal dinp is applied to each of the registers r1 to r4 in the order of data a, b, c, d. Alternatively, in order to switch whether to apply the data in the order of d, c, b, and a, it is necessary to supply the input signal dinp to the input terminals d1 to d4 via the selectors s2 to s4.

また、前記前詰め出力と後ろ詰め出力との切換えのためには、信号転送区間内のシフトクロックｓｈｉｆｔｃｌｋの数分のレジスタを設ける必要がある。すなわち、たとえば８クロックを前記信号転送区間とし、６ビットのパラレルデータとすると、前詰め出力の場合、レジスタｒ３〜ｒ８にデータをパラレルに入力すればよく、したがってレジスタは６個でよいけれども、後ろ詰め出力の場合、レジスタｒ１〜ｒ６にデータをパラレルに入力する必要があり、レジスタは８個必要になる。 Further, in order to switch between the left-justified output and the left-justified output, it is necessary to provide as many registers as the number of shift clocks shift clk in the signal transfer section. That is, for example, when 8 clocks are set as the signal transfer section and 6-bit parallel data is used, in the case of a left-justified output, the data may be input in parallel to the registers r3 to r8. In the case of packed output, it is necessary to input data in parallel to the registers r1 to r6, and eight registers are required.

一方、レジスタをパラレルデータのビット数分に抑えようとすると、シフトクロックｓｈｉｆｔｃｌｋをカウントし、所定のカウント値の間のクロックをマスクするための構成が必要になる。 On the other hand, in order to reduce the number of registers to the number of bits of parallel data, a configuration for counting the shift clock shift clk and masking a clock between predetermined count values is required.

本発明の目的は、ゲート数および消費電力を削減することができるとともに、前詰め出力と後ろ詰め出力との切換えを容易に行うことができる信号処理装置を提供することである。 An object of the present invention is to provide a signal processing device that can reduce the number of gates and power consumption and can easily perform switching between a left-justified output and a rear-justified output.

本発明の信号処理装置は、予め定めるデータ単位のビット数分の記憶素子を備える記憶素子群と、前記各記憶素子を予め定める順に個別に選択してゆき、選択された記憶素子から信号を順次出力させる選択手段とを備え、前記選択手段が、カウンタと、前記カウンタのカウント値に応じて前記各記憶素子を選択していゆくセレクタとを備える信号処理装置において、所定数の信号転送区間が設定されており、前記カウンタが冗長または空白ビットを用いることにより、前記セレクタが前記信号転送区間の前詰め出力と後詰め出力との切換えを行うことを特徴としている。 The signal processing apparatus of the present invention includes a memory element group comprising a storage element for the number of bits of data units predetermined, so on are individually selected in order to define the respective storage elements previously, the signals from the selected memory element Selecting means for sequentially outputting, wherein the selecting means includes a counter, and a selector for selecting each of the storage elements according to the count value of the counter. It is set, and the selector switches between the left-justified output and the left-justified output of the signal transfer section by using the redundant or blank bit by the counter .

本発明の信号処理装置は、以上のように、予め定めるデータ単位のビット数分の記憶素子を備える記憶素子群と、前記各記憶素子を予め定める順に個別に選択してゆき、選択された記憶素子から信号を順次出力させる選択手段とを備え、前記選択手段が、カウンタと、前記カウンタのカウント値に応じて前記各記憶素子を選択していゆくセレクタとを備える信号処理装置において、所定数の信号転送区間が設定されており、前記カウンタが冗長または空白ビットを用いることにより、前記セレクタが前記信号転送区間の前詰め出力と後詰め出力との切換えを行う構成である。 The signal processing apparatus of the present invention, as described above, the storage elements comprise storage elements to the number of bits of data units predetermined, so on are individually selected in order to define the respective storage elements previously been selected Selecting means for sequentially outputting signals from the storage elements, wherein the selection means includes a counter, and a selector for selecting each of the storage elements according to the count value of the counter; The signal transfer section is set, and the selector switches between the left-justified output and the left-justified output of the signal transfer section by using the redundant or blank bit by the counter .

それゆえ、選択された記憶素子からデータが読出されるときは、並列に各記憶素子に入力されて記憶されているデータを直列に読出すパラレル／シリアル変換が行われることになり、選択された記憶素子へデータが書込まれるときは、直列に各記憶素子へ入力されて記憶されているデータが、並列に読出されてシリアル／パラレル変換が行われることになる。 Therefore, when data is read from the selected storage element, a parallel / serial conversion is performed in which the data input to and stored in each storage element in parallel is read out in series, and the selected data is read out. When data is written to a storage element, data that is input to and stored in each storage element in series is read out in parallel, and serial / parallel conversion is performed.

これによって、パラレル／シリアル変換および／またはシリアル／パラレル変換を実現するにあたって、データのシフトが生じないので、前記記憶素子をシフトレジスタに比べてゲート数の少ないラッチ回路で実現することができ、またスイッチング回数を減少して消費電力を削減することもできる。 Thereby, when realizing the parallel / serial conversion and / or the serial / parallel conversion, no data shift occurs, so that the storage element can be realized by a latch circuit having a smaller number of gates than a shift register. Power consumption can also be reduced by reducing the number of times of switching.

また、前記選択手段による選択を、冗長および／または空白ビットを飛ばして、または含めて行うことで、シリアル信号を信号転送区間の前詰めで出力するか、後ろ詰めで出力するかを可変することができる。 In addition, the selection by the selection unit is performed while skipping or including redundant and / or blank bits, thereby making it possible to change whether to output the serial signal at the leading or trailing position of the signal transfer section. Can be.

本発明の実施の一形態について、図１および図２に基づいて説明すれば以下のとおりである。 One embodiment of the present invention will be described below with reference to FIGS.

図１は、本発明の実施の一形態の信号処理装置１１のブロック図である。この信号処理装置１１は、４ビット構成のパラレル／シリアル変換器を例示しており、パラレルの入力信号ＤＩＮＰをそれぞれ記憶保持するレジスタＲ１〜Ｒ４と、レジスタＲ１〜Ｒ４の出力端子Ｑ１〜Ｑ４をセレクトするセレクタＳ１と、セレクタＳ１の入力切換えを制御する２ビットカウンタＣＮＴ１とを備えて構成されている。 FIG. 1 is a block diagram of a signal processing device 11 according to an embodiment of the present invention. The signal processing device 11 exemplifies a 4-bit parallel / serial converter, and selects registers R1 to R4 for storing and holding parallel input signals DINP and output terminals Q1 to Q4 of the registers R1 to R4. And a 2-bit counter CNT1 for controlling input switching of the selector S1.

各レジスタＲ１〜Ｒ４のクロック入力端子Ｇには共通に読込み信号ＬＯＡＤが入力される。セレクタＳ１の４つの入力端子はそれぞれ前記各レジスタＲ１〜Ｒ４の出力端子Ｑ１〜Ｑ４に接続され、出力端子からはシリアルの出力信号ＤＯＵＴＳが出力される。前記２ビットカウンタＣＮＴ１はシフトクロックＳＨＩＦＴＣＬＫに応答してカウントアップし、その２ビットのカウント値ＣＮＴＯＵＴに対応して、前記セレクタＳ１は、１つの入力端子を選択して出力端子に接続する。 The read signal LOAD is commonly input to the clock input terminals G of the registers R1 to R4. The four input terminals of the selector S1 are connected to the output terminals Q1 to Q4 of the registers R1 to R4, respectively, and the output terminal outputs a serial output signal DOUTS. The 2-bit counter CNT1 counts up in response to a shift clock SHIFT CLK, and the selector S1 selects one input terminal and connects it to an output terminal in accordance with the 2-bit count value CNTOUT.

図２は、上述のように構成される信号処理装置１１の動作を説明するためのタイミングチャートである。前記読込み信号ＬＯＡＤがハイレベルとなると、各レジスタＲ１〜Ｒ４の入力端子Ｄ１〜Ｄ４には対応したビットの入力信号ＤＩＮＰのデータａ，ｂ，ｃ，ｄがパラレルにそれぞれ与えられることになる。そして、読込み信号ＬＯＡＤの立ち上がりエッジによって前記データａ，ｂ，ｃ，ｄは対応するレジスタＲ１〜Ｒ４にそれぞれ格納され、出力端子Ｑ１〜Ｑ４からそれぞれ出力される。 FIG. 2 is a timing chart for explaining the operation of the signal processing device 11 configured as described above. When the read signal LOAD goes high, the input terminals D1 to D4 of the registers R1 to R4 receive the data a, b, c, and d of the input signal DINP of the corresponding bits in parallel, respectively. The data a, b, c, and d are stored in the corresponding registers R1 to R4 at the rising edge of the read signal LOAD, and output from the output terminals Q1 to Q4, respectively.

一方、２ビットカウンタＣＮＴ１には、前記読込み信号ＬＯＡＤの立ち上がりエッジに同期して０リセットされるようにシフトクロックＳＨＩＦＴＣＬＫが与えられており、該シフトクロックＳＨＩＦＴＣＬＫの立ち上がりエッジに応答して、０→１→２→３→０とカウントアップおよびリセットを繰返す。 On the other hand, the shift clock SHIFT CLK is supplied to the 2-bit counter CNT1 so that it is reset to 0 in synchronization with the rising edge of the read signal LOAD. In response to the rising edge of the shift clock SHIFT CLK, → 1 → 2 → 3 → 0 and count up and reset are repeated.

セレクタＳ１は、出力信号ＤＯＵＴＳとして、前記２ビットカウンタＣＮＴ１のカウント値ＣＮＴＯＵＴが、０であるときにはレジスタＲ４の出力端子Ｑ４からのデータｄを出力し、１であるときにはレジスタＲ３の出力端子Ｑ３からのデータｃを出力し、２であるときにはレジスタＲ２の出力端子Ｑ２からのデータｂを出力し、３であるときにはレジスタＲ１の出力端子Ｑ１からのデータａを出力する。こうして、出力信号ＤＯＵＴＳは、シリアルデータｄ，ｃ，ｂ，ａとなり、パラレル／シリアル変換が実現される。 The selector S1 outputs, as the output signal DOUTS, data d from the output terminal Q4 of the register R4 when the count value CNTOUT of the 2-bit counter CNT1 is 0, and outputs data d from the output terminal Q3 of the register R3 when it is 1. When the value is 2, the data b is output from the output terminal Q2 of the register R2. When the value is 3, the data a is output from the output terminal Q1 of the register R1. Thus, the output signal DOUTS becomes the serial data d, c, b, a, and the parallel / serial conversion is realized.

したがって、パラレル／シリアル変換を実現するにあたって、データのシフトが生じないので、レジスタＲ１〜Ｒ４を、シフトレジスタに比べてゲート数の少ないラッチ回路で実現することができ、またスイッチング回数を減少して消費電力を削減することもできる。 Therefore, when realizing the parallel / serial conversion, no data shift occurs, so that the registers R1 to R4 can be realized by a latch circuit having a smaller number of gates than the shift register, and the number of switching times can be reduced. Power consumption can also be reduced.

また、２ビットカウンタＣＮＴ１は、上述の説明では、シフトクロックＳＨＩＦＴＣＬＫの立ち上がりエッジに応答してカウントアップしてゆくように構成され、シリアルデータはｄ，ｃ，ｂ，ａのＬＳＢファーストで出力されるけれども、カウントダウンしてゆくように構成することによって、シリアルデータをａ，ｂ，ｃ，ｄのＭＳＢファーストで出力するように構成することができる。したがって、２ビットカウンタＣＮＴ１をアップダウンカウンタとし、そのカウント方向を制御マイコンで制御することによって、回路規模の増大を招くことなく、後段に設けるデジタル／アナログ変換器などの信号処理手段の仕様に応じて、ＭＳＢファーストとＬＳＢファーストとを容易に切換えることができる。 In the above description, the 2-bit counter CNT1 is configured to count up in response to the rising edge of the shift clock SHIFT CLK, and the serial data is output in the LSB first of d, c, b, and a. However, by configuring to count down, it is possible to configure to output the serial data in the MSB first of a, b, c, and d. Therefore, by controlling the 2-bit counter CNT1 as an up / down counter and controlling the counting direction by a control microcomputer, it is possible to meet the specifications of the signal processing means such as a digital / analog converter provided at the subsequent stage without increasing the circuit scale. Thus, it is possible to easily switch between MSB first and LSB first.

なお、２ビットカウンタＣＮＴ１のクロック入力の前に、複数のシフトクロックを切換え可能なセレクタ回路を設け、このセレクタ回路に、制御マイコンからシフトクロックの切換え信号を入力することによって、デジタルオーディオにおけるサンプリング周波数の違いなどに対応することができる。 Before the clock input of the 2-bit counter CNT1, a selector circuit capable of switching a plurality of shift clocks is provided, and by inputting a shift clock switching signal from a control microcomputer to the selector circuit, the sampling frequency in digital audio is changed. And the like.

本発明の実施の他の形態について、図３および図４に基づいて説明すれば以下のとおりである。 Another embodiment of the present invention will be described below with reference to FIGS.

図３は、本発明の実施の他の形態の信号処理装置２１のブロック図である。この信号処理装置２１は、前述の信号処理装置１１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。この信号処理装置２１では、４ビット構成のレジスタＲ１〜Ｒ４は信号処理装置１１と同様であるけれども、セレクタＳ２およびカウンタＣＮＴ２は３ビット構成となり、またそれらの間にデコード回路ＤＥＣ２が介在されるとともに、そのデコード回路ＤＥＣ２を制御する制御マイコンμＣＯＭが設けられている。 FIG. 3 is a block diagram of a signal processing device 21 according to another embodiment of the present invention. The signal processing device 21 is similar to the signal processing device 11 described above, and corresponding portions are denoted by the same reference numerals, and description thereof is omitted. In this signal processing device 21, although the registers R1 to R4 having a 4-bit configuration are the same as those of the signal processing device 11, the selector S2 and the counter CNT2 have a 3-bit configuration, and a decode circuit DEC2 is interposed therebetween. And a control microcomputer μCOM for controlling the decode circuit DEC2.

前記セレクタＳ２は、５つの入力端子を有し、第１〜第４の入力端子には前記各レジスタＲ１〜Ｒ４の出力端子Ｑ１〜Ｑ４からの出力がそれぞれ入力され、第５の入力端子には予め定める固定データの０が入力される。すなわち、シフトクロックＳＨＩＦＴＣＬＫに対応するシリアルデータがない場合、０を出力するように構成されている。前記３ビットカウンタＣＮＴ２は、シフトクロックＳＨＩＦＴＣＬＫによって前記読込み信号ＬＯＡＤの立ち上がりエッジのタイミングで０リセットされ、シフトクロックＳＨＩＦＴＣＬＫの立ち上がりエッジに応答してカウントアップを行う。 The selector S2 has five input terminals. Outputs from the output terminals Q1 to Q4 of the registers R1 to R4 are input to first to fourth input terminals, respectively, and a fifth input terminal is A predetermined fixed data of 0 is input. That is, when there is no serial data corresponding to the shift clock SHIFT CLK, 0 is output. The 3-bit counter CNT2 is reset to 0 at the rising edge of the read signal LOAD by the shift clock SHIFT CLK, and counts up in response to the rising edge of the shift clock SHIFT CLK.

前記制御マイコンμＣＯＭは、前詰め／後ろ詰め切換え信号ＳＷを出力する。前記デコード回路ＤＥＣ２は、図３で示すように、前記セレクタＳ２への選択信号ＳＥＬとして、前詰め／後ろ詰め切換え信号ＳＷが前詰めを表すときには、前記読込み信号ＬＯＡＤの立ち上がりエッジのタイミングからシフトクロックＳＨＩＦＴＣＬＫの４サイクル分だけ前記３ビットカウンタＣＮＴ２のカウント値ＣＮＴＯＵＴのＬＳＢ２ビット（ｂｉｔ０，ｂｉｔ１）を出力し、シフトクロックＳＨＩＦＴＣＬＫの５サイクルから８サイクルの間は前記３ビットカウンタＣＮＴ２のカウント値ＣＮＴＯＵＴのＭＳＢ（ｂｉｔ２）によってマスクされ、４を出力する。後ろ詰めを表すときには、前記読込み信号ＬＯＡＤの立ち上がりエッジのタイミングから４サイクル分だけ経過した時点で、４サイクル分だけ前記３ビットカウンタＣＮＴ２のカウント値ＣＮＴＯＵＴのＬＳＢ２ビット（ｂｉｔ０，ｂｉｔ１）を出力し、前記１サイクルから４サイクルの間は前記３ビットカウンタＣＮＴ２のカウント値ＣＮＴＯＵＴのＭＳＢ（ｂｉｔ２）の反転によってマスクされ、４を出力する。 The control microcomputer μCOM outputs a leading / justified switching signal SW. As shown in FIG. 3, when the leading / justified switching signal SW indicates the leading / justified as the selection signal SEL to the selector S2, the decode circuit DEC2 shifts the shift clock from the rising edge timing of the read signal LOAD. The LSB2 bits (bit0, bit1) of the count value CNTOUT of the 3-bit counter CNT2 are output for 4 cycles of the SHIFT CLK, and the count value CNTOUT of the 3-bit counter CNT2 is output during 5 to 8 cycles of the shift clock SHIFT CLK. Is masked by the MSB (bit 2) of, and 4 is output. When indicating the justification, the LSB2 bits (bit0, bit1) of the count value CNTOUT of the 3-bit counter CNT2 are output for four cycles when four cycles have elapsed from the rising edge timing of the read signal LOAD. During the 1st to 4th cycles, 4 is output after being masked by the inversion of the MSB (bit 2) of the count value CNTOUT of the 3-bit counter CNT2.

図４は、上述のように構成される信号処理装置２１の動作を説明するためのタイミングチャートである。前記読込み信号ＬＯＡＤがハイレベルとなると、各レジスタＲ１〜Ｒ４の入力端子Ｄ１〜Ｄ４には対応したビットの入力信号ＤＩＮＰのデータａ，ｂ，ｃ，ｄがパラレルにそれぞれ与えられることになる。そして、読込み信号ＬＯＡＤの立ち上がりエッジによって前記データａ，ｂ，ｃ，ｄは対応するレジスタＲ１〜Ｒ４にそれぞれ格納され、出力端子Ｑ１〜Ｑ４からそれぞれ出力される。 FIG. 4 is a timing chart for explaining the operation of the signal processing device 21 configured as described above. When the read signal LOAD goes high, the input terminals D1 to D4 of the registers R1 to R4 receive the data a, b, c, and d of the input signal DINP of the corresponding bits in parallel, respectively. The data a, b, c, and d are stored in the corresponding registers R1 to R4 at the rising edge of the read signal LOAD, and output from the output terminals Q1 to Q4, respectively.

一方、３ビットカウンタＣＮＴ２は、前記読込み信号ＬＯＡＤの立ち上がりタイミングで０リセットされ、シフトクロックＳＨＩＦＴＣＬＫの立ち上がりエッジに応答して、０→１→２→３→４→５→６→７→０というように、８クロックを１周期として、カウントアップおよびリセットを繰返す。デコード回路ＤＥＣ２は、制御マイコンμＣＯＭからの前詰め／後ろ詰め切換え信号ＳＷが、前詰めを表すハイレベルであるときには、セレクタＳ２への選択信号ＳＥＬとして、０→１→２→３→４→４→４→４→０をデコード出力し、後ろ詰めを表すローレベルであるときには、前記選択信号ＳＥＬとして、４→４→４→４→０→１→２→３→４をデコード出力する。 On the other hand, the 3-bit counter CNT2 is reset to 0 at the rising timing of the read signal LOAD, and responds to the rising edge of the shift clock SHIFT CLK in the order of 0 → 1 → 2 → 3 → 4 → 5 → 6 → 7 → 0. Thus, count-up and reset are repeated with eight clocks as one cycle. The decode circuit DEC2 outputs 0 → 1 → 2 → 3 → 4 → 4 as the selection signal SEL to the selector S2 when the leading / justified switching signal SW from the control microcomputer μCOM is at the high level indicating the leading / justified. → 4 → 4 → 0 is decoded and output, and when it is at the low level indicating the left-justification, 4 → 4 → 4 → 4 → 0 → 1 → 2 → 3 → 4 is decoded and output as the selection signal SEL.

セレクタＳ２は、出力信号ＤＯＵＴＳとして、前記３ビットカウンタＣＮＴ２のカウント値ＣＮＴＯＵＴが、０であるときにはレジスタＲ４の出力端子Ｑ４からのデータｄを出力し、１であるときにはレジスタＲ３の出力端子Ｑ３からのデータｃを出力し、２であるときにはレジスタＲ２の出力端子Ｑ２からのデータｂを出力し、３であるときにはレジスタＲ１の出力端子Ｑ１からのデータａを出力し、４であるときには０を出力する。こうして、出力信号ＤＯＵＴＳは、信号転送区間の前詰め出力の場合はシリアルデータｄ，ｃ，ｂ，ａ，０，０，０，０となり、後ろ詰め出力の場合はシリアルデータ０，０，０，０，ｄ，ｃ，ｂ，ａとなり、セレクタＳ２による選択を、冗長および／または空白ビットを飛ばして、または含めて行うことで、前詰め／後ろ詰め切換え可能にパラレル／シリアル変換を実現することができる。 The selector S2 outputs, as the output signal DOUTS, data d from the output terminal Q4 of the register R4 when the count value CNTOUT of the 3-bit counter CNT2 is 0, and outputs data d from the output terminal Q3 of the register R3 when the count value CNTOUT is 1. Outputs data c, outputs data b from output terminal Q2 of register R2 when it is 2, outputs data a from output terminal Q1 of register R1 when it is 3, and outputs 0 when it is 4. . Thus, the output signal DOUTS becomes the serial data d, c, b, a, 0, 0, 0, 0 in the case of the leading justified output in the signal transfer section, and the serial data 0, 0, 0, in the case of the trailing justified output. 0, d, c, b, and a, and the selection by the selector S2 is performed while skipping or including redundant and / or blank bits, thereby realizing parallel / serial conversion in a manner that can be switched between leading and trailing. Can be.

本発明の実施のさらに他の形態について、図５および図６に基づいて説明すれば以下のとおりである。 Still another embodiment of the present invention will be described below with reference to FIGS.

図５は、本発明の実施のさらに他の形態の信号処理装置３１のブロック図である。この信号処理装置３１は、前述の信号処理装置１１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。この信号処理装置３１では、４ビット構成のレジスタＲ１〜Ｒ４および２ビットカウンタＣＮＴ１は信号処理装置１１と同様であるけれども、前記セレクタＳ１に代えて、各レジスタＲ１〜Ｒ４に対応したＡＮＤゲートＦ１〜Ｆ４ならびにデコード回路ＤＥＣ１およびインバータＩＮＶが設けられている。 FIG. 5 is a block diagram of a signal processing device 31 according to still another embodiment of the present invention. This signal processing device 31 is similar to the signal processing device 11 described above, and corresponding portions are denoted by the same reference numerals, and description thereof will be omitted. In this signal processing device 31, the 4-bit registers R1 to R4 and the 2-bit counter CNT1 are the same as the signal processing device 11, but instead of the selector S1, AND gates F1 to R4 corresponding to the registers R1 to R4. F4, a decode circuit DEC1, and an inverter INV are provided.

そして、注目すべきは、入力信号ＤＩＮＳはシリアルであり、前記各レジスタＲ１〜Ｒ４の入力端子Ｄ１〜Ｄ４に共通に与えられる。各レジスタＲ１〜Ｒ４の出力端子Ｑ１〜Ｑ４からは、パラレルの出力信号ＤＯＵＴＰが出力される。 It should be noted that the input signal DINS is serial and is commonly applied to the input terminals D1 to D4 of the registers R1 to R4. Output terminals Q1 to Q4 of the registers R1 to R4 output parallel output signals DOUTP.

前記２ビットカウンタＣＮＴ１はシフトクロックＳＨＩＦＴＣＬＫに応答してカウントアップし、その２ビットのカウント値ＣＮＴＯＵＴに対応して、デコード回路ＤＥＣ１は、各ＡＮＤゲートＦ１〜Ｆ４の一方の入力に選択的にゲート信号ＧＡＴＥ１〜ＧＡＴＥ４を順次出力してゆく。各ＡＮＤゲートＦ１〜Ｆ４の他方の入力には、インバータＩＮＶを介して、前記シフトクロックＳＨＩＦＴＣＬＫが反転された後、共通に入力されている。ＡＮＤゲートＦ１〜Ｆ４の出力は、それぞれ対応するレジスタＲ１〜Ｒ４のクロック入力端子Ｇ１〜Ｇ４に入力される。 The 2-bit counter CNT1 counts up in response to the shift clock SHIFT CLK, and in response to the 2-bit count value CNTOUT, the decode circuit DEC1 selectively gates one of the inputs of each of the AND gates F1 to F4. The signals GATE1 to GATE4 are sequentially output. The other inputs of the AND gates F1 to F4 are commonly input via the inverter INV after the shift clock SHIFT CLK is inverted. Outputs of the AND gates F1 to F4 are input to clock input terminals G1 to G4 of the corresponding registers R1 to R4, respectively.

図６は、上述のように構成される信号処理装置３１の動作を説明するためのタイミングチャートである。各レジスタＲ１〜Ｒ４の入力端子Ｄ１〜Ｄ４には、シリアルの入力信号ＤＩＮＳのデータｄ，ｃ，ｂ，ａが順次共通に与えられる。２ビットカウンタＣＮＴ１は、所定のシフトクロックＳＨＩＦＴＣＬＫの立ち上がりエッジに同期して０リセットされた後、該シフトクロックＳＨＩＦＴＣＬＫの立ち上がりエッジに応答して、０→１→２→３→０とカウントアップおよびリセットを繰返す。 FIG. 6 is a timing chart for explaining the operation of the signal processing device 31 configured as described above. Data d, c, b, and a of the serial input signal DINS are sequentially and commonly applied to the input terminals D1 to D4 of the registers R1 to R4. The 2-bit counter CNT1 is reset to 0 in synchronization with a rising edge of a predetermined shift clock SHIFT CLK, and then counts up from 0 → 1 → 2 → 3 → 0 in response to the rising edge of the shift clock SHIFT CLK. And reset are repeated.

この２ビットカウンタＣＮＴ１のカウント値ＣＮＴＯＵＴに対応して、デコード回路ＤＥＣ１は、各ＡＮＤゲートＦ１〜Ｆ４の一方の入力に選択的にゲート信号ＧＡＴＥ１〜ＧＡＴＥ４を順次出力してゆく。そして、そのゲート信号ＧＡＴＥ１〜ＧＡＴＥ４とシフトクロックＳＨＩＦＴＣＬＫの反転信号とが共にハイレベルとなると、各ＡＮＤゲートＦ１〜Ｆ４は対応するレジスタＲ１〜Ｒ４のクロック入力端子Ｇ１〜Ｇ４にトリガ信号を入力する。これによって、前記入力信号ＤＩＮＳのデータｄ，ｃ，ｂ，ａが順次レジスタＲ１〜Ｒ４に格納されてゆく。 In accordance with the count value CNTOUT of the 2-bit counter CNT1, the decode circuit DEC1 sequentially outputs the gate signals GATE1 to GATE4 selectively to one input of each of the AND gates F1 to F4. When both the gate signals GATE1 to GATE4 and the inverted signal of the shift clock SHIFT CLK become high level, each AND gate F1 to F4 inputs a trigger signal to the clock input terminals G1 to G4 of the corresponding register R1 to R4. . As a result, the data d, c, b, and a of the input signal DINS are sequentially stored in the registers R1 to R4.

したがって、レジスタＲ４のクロック入力端子Ｇ４にトリガ信号が入力されると、各レジスタＲ１〜Ｒ４の出力端子Ｑ１〜Ｑ４からは、パラレルの出力信号ＤＯＵＴＰが出力される。このようにして、データのシフトを生じることなく、シリアル／パラレル変換を実現することができる。 Therefore, when a trigger signal is input to the clock input terminal G4 of the register R4, a parallel output signal DOUTP is output from the output terminals Q1 to Q4 of the registers R1 to R4. In this way, serial / parallel conversion can be realized without causing data shift.

図７は、上述のように構成される信号処理装置２１，３１の一適用例を示すブロック図である。この図７の例はミニディスク再生装置のオーディオ信号処理系の一部分を示すものであり、デジタル信号処理回路４１には前記信号処理装置２１がパラレル／シリアル変換器として搭載され、デジタル／アナログ変換器４２には前記信号処理装置３１がシリアル／パラレル変換器として搭載されている。すなわち、デジタル信号処理回路４１は前記ミニディスクのＡＴＲＡＣ伸長を行う伸長信号処理回路４３を備える集積回路であり、デジタル／アナログ変換器４２はデジタル／アナログ変換部４４を備える集積回路であり、それぞれ個別に形成される。 FIG. 7 is a block diagram showing one application example of the signal processing devices 21 and 31 configured as described above. The example of FIG. 7 shows a part of an audio signal processing system of a mini-disc reproducing apparatus. The digital signal processing circuit 41 has the signal processing apparatus 21 mounted as a parallel / serial converter, and a digital / analog converter. The signal processing device 31 is mounted on a 42 as a serial / parallel converter. That is, the digital signal processing circuit 41 is an integrated circuit having an expansion signal processing circuit 43 for performing ATRAC expansion of the mini-disc, and the digital / analog converter 42 is an integrated circuit having a digital / analog conversion section 44. Formed.

ここで、デジタル信号処理回路４１からデジタル／アナログ変換器４２には２０ビットのオーディオ信号を２系統出力する必要があり、端子数を削減するために、デジタル信号処理回路４１側でパラレル／シリアル変換を行ってシリアル信号を出力し、デジタル／アナログ変換器４２側でシリアル／パラレル変換が行われる。 Here, it is necessary to output two 20-bit audio signals from the digital signal processing circuit 41 to the digital / analog converter 42. In order to reduce the number of terminals, the digital signal processing circuit 41 performs parallel / serial conversion. To output a serial signal, and the digital / analog converter 42 performs serial / parallel conversion.

一般的に、デジタル／アナログ変換部４４のシリアル信号の入力方式は、該デジタル／アナログ変換部４４の種類毎に、シフトクロックの周波数、シリアル信号の前詰め／後ろ詰め、シリアル信号のＭＳＢファースト／ＬＳＢファースト等の仕様が異なるので、本発明による信号処理装置２１を用いることによって、デジタル／アナログ変換部４４の選択性が広いデジタル信号処理回路を提供することができる。 In general, the input method of the serial signal of the digital / analog conversion unit 44 includes, for each type of the digital / analog conversion unit 44, the frequency of the shift clock, the leading / backward shifting of the serial signal, and the MSB first / last shifting of the serial signal. Since the specifications such as LSB first are different, by using the signal processing device 21 according to the present invention, it is possible to provide a digital signal processing circuit with a wide selectivity of the digital / analog conversion unit 44.

本発明の信号処理装置は、以上のように、パラレル／シリアル変換および／またはシリアル／パラレル変換を行う信号処理装置において、予め定めるデータ単位のビット数分の記憶素子を、たとえばアップダウンカウンタおよびそのカウント値に応じて前記各記憶素子を選択してゆくセレクタとを備えて構成される選択手段で予め定める順に個別に選択してゆくことで、選択された記憶素子に信号を順次入力または選択された記憶素子から信号を順次出力の少なくとも何れか一方を行う。 As described above, the signal processing device of the present invention, in the signal processing device that performs the parallel / serial conversion and / or the serial / parallel conversion, stores the storage elements for the predetermined number of bits of the data unit, for example, an up-down counter and its By selecting each of the storage elements in accordance with the count value and selecting each of the storage elements individually in a predetermined order by a selection means configured to include a selector, a signal is sequentially input or selected to the selected storage element. At least one of the signals is sequentially output from the stored memory elements.

また、本発明の信号処理装置は、予め定めるデータ単位のビット数分の記憶素子を備える記憶素子群と、前記各記憶素子を予め定める順に個別に選択してゆき、選択された記憶素子に信号を順次入力または選択された記憶素子から信号を順次出力の少なくとも何れか一方を行わせる選択手段とを備え、前記選択手段が、カウンタと、前記カウンタのカウント値に応じて前記各記憶素子を選択していゆくセレクタとを備える信号処理装置において、前記カウンタが、アップダウンカウンタであり、前記選択手段が順次出力を行うとき、前記カウンタがカウントアップすることで、ＬＳＢファーストで信号が出力され、前記カウンタがカウントダウンすることで、ＭＳＢファーストで信号が出力されることを特徴としている。 Further, the signal processing device of the present invention includes a storage element group including storage elements for the number of bits of a predetermined data unit, and individually selecting each of the storage elements in a predetermined order, and transmitting a signal to the selected storage element. Selecting means for sequentially performing at least one of a signal and a signal sequentially output from a selected storage element, wherein the selection means selects a counter and each of the storage elements according to a count value of the counter. In the signal processing device provided with a selecting selector, the counter is an up / down counter, and when the selecting means sequentially outputs, the counter counts up, so that a signal is output in LSB first, It is characterized in that a signal is output in MSB first when the counter counts down.

また、本発明の信号処理装置は、予め定めるデータ単位のビット数分の記憶素子を備える記憶素子群と、前記各記憶素子を予め定める順に個別に選択してゆき、選択された記憶素子に信号を順次入力または選択された記憶素子から信号を順次出力の少なくとも何れか一方を行わせる選択手段とを備え、前記選択手段が、カウンタと、前記カウンタのカウント値に応じて前記各記憶素子を選択していゆくセレクタとを備える信号処理装置において、所定数の信号転送区間が設定されており、前記選択手段が、前記記憶素子からの信号の順次出力を、前記信号転送区間の前詰め出力と後詰め出力とで切換えを行うことを特徴としている。 Further, the signal processing device of the present invention includes a storage element group including storage elements for the number of bits of a predetermined data unit, and individually selecting each of the storage elements in a predetermined order, and transmitting a signal to the selected storage element. Selecting means for sequentially performing at least one of a signal and a signal sequentially output from a selected storage element, wherein the selection means selects a counter and each of the storage elements according to a count value of the counter. In the signal processing device having a selector which performs the signal transfer, a predetermined number of signal transfer sections are set, and the selection means sequentially outputs the signals from the storage element, and outputs the signal justified before and after the signal transfer section. It is characterized in that switching is performed with the padding output.

上記の構成によれば、記憶素子群は、たとえばコンパクトディスクから出力可能である１６ビット分や、ミニディスクのデータ単位である２０ビット分の記憶素子を備えて構成され、選択手段は、たとえばアップダウンカウンタおよびそのカウント値に応じて前記各記憶素子を選択してゆくセレクタとを備えて構成され、各記憶素子を予め定める順に個別に選択してゆく。 According to the above configuration, the storage element group is configured to include, for example, a storage element for 16 bits that can be output from a compact disk or a storage element for 20 bits that is a data unit of a mini disk. The storage device includes a down counter and a selector that selects each of the storage elements according to the count value, and selects each of the storage elements individually in a predetermined order.

したがって、選択された記憶素子からデータが読出されるときは、並列に各記憶素子に入力されて記憶されているデータを直列に読出すパラレル／シリアル変換が行われることになり、選択された記憶素子へデータが書込まれるときは、直列に各記憶素子へ入力されて記憶されているデータが、並列に読出されてシリアル／パラレル変換が行われることになる。 Therefore, when data is read from the selected storage element, parallel / serial conversion is performed in which data input to and stored in each storage element in parallel is read out in series, and the selected storage element is read out. When data is written to the elements, the data input to and stored in each storage element in series is read out in parallel, and serial / parallel conversion is performed.

また、前記選択手段による選択を記憶素子群の上位側の記憶素子から行うのか、または下位側の記憶素子から行うのかを切換えるだけで、容易に、シリアル信号をＭＳＢファーストとＬＳＢファーストとに切換えることができる。 Further, the serial signal can be easily switched between MSB first and LSB first simply by switching whether the selection by the selection means is performed from the upper storage element or the lower storage element of the storage element group. Can be.

さらにまた、前記選択手段による選択を、冗長および／または空白ビットを飛ばして、または含めて行うことで、シリアル信号を信号転送区間の前詰めで出力するか、後ろ詰めで出力するかを可変することができる。 Furthermore, by performing the selection by the selection unit while skipping or including redundant and / or blank bits, it is possible to change whether to output the serial signal at the leading or trailing justification of the signal transfer section. be able to.

本発明の実施の一形態の信号処理装置のブロック図である。FIG. 1 is a block diagram of a signal processing device according to an embodiment of the present invention. 図１で示す信号処理装置の動作を説明するためのタイミングチャートである。2 is a timing chart for explaining the operation of the signal processing device shown in FIG. 本発明の実施の他の形態の信号処理装置のブロック図である。FIG. 10 is a block diagram of a signal processing device according to another embodiment of the present invention. 図３で示す信号処理装置の動作を説明するためのタイミングチャートである。4 is a timing chart for explaining the operation of the signal processing device shown in FIG. 本発明の実施のさらに他の形態の信号処理装置のブロック図である。FIG. 10 is a block diagram of a signal processing device according to still another embodiment of the present invention. 図５で示す信号処理装置の動作を説明するためのタイミングチャートである。6 is a timing chart for explaining the operation of the signal processing device shown in FIG. 図３および図５で示す信号処理装置の一適用例であるミニディスク再生装置のオーディオ信号処理系の一部分のブロック図である。FIG. 6 is a block diagram of a part of an audio signal processing system of a mini-disc reproducing apparatus as an application example of the signal processing apparatus shown in FIGS. 3 and 5. パラレル／シリアル変換を行う典型的な従来技術の信号処理装置のブロック図である。1 is a block diagram of a typical prior art signal processing device that performs parallel / serial conversion. 図８で示す信号処理装置の動作を説明するためのタイミングチャートである。9 is a timing chart for explaining the operation of the signal processing device shown in FIG. シリアル／パラレル変換を行う他の従来技術の信号処理装置のブロック図である。FIG. 11 is a block diagram of another conventional signal processing device that performs serial / parallel conversion.

符号の説明Explanation of reference numerals

１１，２１信号処理装置（パラレル／シリアル変換器）
３１信号処理装置（シリアル／パラレル変換器）
４１デジタル信号処理回路
４２デジタル／アナログ変換器
４３伸長信号処理回路
４４デジタル／アナログ変換部
ＣＮＴ１２ビットカウンタ
ＣＮＴ２３ビットカウンタ
Ｄ１〜Ｄ４入力端子
ＤＥＣ１，ＤＥＣ２デコード回路（選択手段）
Ｆ１〜Ｆ４ＡＮＤゲート（選択手段）
Ｇ；Ｇ１〜Ｇ４クロック入力端子
ＩＮＶインバータ（選択手段）
Ｑ１〜Ｑ４出力端子
Ｒ１〜Ｒ４レジスタ（記憶素子）
Ｓ１，Ｓ２セレクタ（選択手段）
μＣＯＭ制御マイコン（選択手段） 11, 21 signal processor (parallel / serial converter)
31 Signal processing device (serial / parallel converter)
41 digital signal processing circuit 42 digital / analog converter 43 decompression signal processing circuit 44 digital / analog conversion unit CNT1 2-bit counter CNT2 3-bit counter D1-D4 input terminals DEC1, DEC2 decode circuit (selection means)
F1 to F4 AND gate (selection means)
G; G1 to G4 clock input terminals INV inverter (selection means)
Q1 to Q4 output terminals R1 to R4 Register (storage element)
S1, S2 selector (selection means)
μCOM control microcomputer (selection means)

Claims

予め定めるデータ単位のビット数分の記憶素子を備える記憶素子群と、
前記各記憶素子を予め定める順に個別に選択してゆき、選択された記憶素子から信号を順次出力させる選択手段とを備え、
前記選択手段が、カウンタと、前記カウンタのカウント値に応じて前記各記憶素子を選択していゆくセレクタとを備える信号処理装置において、
所定数の信号転送区間が設定されており、
前記カウンタが冗長または空白ビットを用いることにより、前記セレクタが前記信号転送区間の前詰め出力と後詰め出力との切換えを行うことを特徴とする信号処理装置。 A storage element group including storage elements for the number of bits of a predetermined data unit;
So on are individually selected in order to define the respective storage elements previously, and a selection means for sequentially outputting signals from the selected memory element,
In the signal processing device, the selection unit includes a counter, and a selector that selects each of the storage elements according to a count value of the counter.
A predetermined number of signal transfer sections are set,
The signal processing device according to claim 1, wherein the selector switches between a left-justified output and a left-justified output of the signal transfer section by using a redundant or blank bit by the counter .