JP2001308719A - Signal processor - Google Patents
Signal processorInfo
- Publication number
- JP2001308719A JP2001308719A JP2000124848A JP2000124848A JP2001308719A JP 2001308719 A JP2001308719 A JP 2001308719A JP 2000124848 A JP2000124848 A JP 2000124848A JP 2000124848 A JP2000124848 A JP 2000124848A JP 2001308719 A JP2001308719 A JP 2001308719A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- registers
- serial
- signal processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Shift Register Type Memory (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、パラレル／シリア
ル変換および／またはシリアル／パラレル変換を実現す
る信号処理装置に関する。[0001] 1. Field of the Invention [0002] The present invention relates to a signal processing device for realizing parallel / serial conversion and / or serial / parallel conversion.
【０００２】[0002]
【従来の技術】図８は、前記パラレル／シリアル変換を
行う典型的な従来技術の信号処理装置１のブロック図で
ある。この信号処理装置１は４ビット構成を例示してお
り、パラレルの入力信号ｄｉｎｐをそれぞれ記憶保持
し、シフトレジスタとして動作を行うレジスタｒ１〜ｒ
４と、レジスタｒ２〜ｒ４の入力端子ｄ２〜ｄ４をセレ
クトするセレクタｓ２〜ｓ４とを備えて構成されてい
る。2. Description of the Related Art FIG. 8 is a block diagram of a typical prior art signal processor 1 for performing the parallel / serial conversion. The signal processing device 1 exemplifies a 4-bit configuration, and stores and holds parallel input signals dinp, respectively, and operates as shift registers.
4 and selectors s2 to s4 for selecting the input terminals d2 to d4 of the registers r2 to r4.
【０００３】各レジスタｒ１〜ｒ４のクロック入力端子
ｃｋには共通にシフトクロックｓｈｉｆｔ ｃｌｋが入
力され、レジスタｒ１〜ｒ３の出力端子ｑ１〜ｑ３はそ
れぞれセレクタｓ２〜ｓ４の一方の入力に接続され、最
終段のレジスタｒ４の出力端子ｑ４からはシリアルの出
力信号ｄｏｕｔｓが出力される。セレクタｓ２〜ｓ４の
他方の入力には各レジスタｒ２〜ｒ４に対応したビット
の入力信号ｄｉｎｐが入力され、また各セレクタｓ２〜
ｓ４には読込み信号ｌｏａｄが入力される。各セレクタ
ｓ２〜ｓ４は、対応するレジスタｒ２〜ｒ４の入力端子
ｄ２〜ｄ４に、前記読込み信号ｌｏａｄがハイレベルと
なると各レジスタｒ２〜ｒ４に対応したビットの入力信
号ｄｉｎを出力し、前記読込み信号ｌｏａｄがローレベ
ルとなると前段のレジスタｒ１〜ｒ３からの出力を入力
してシフト動作を可能とする。A shift clock shift clk is commonly input to clock input terminals ck of registers r1 to r4, and output terminals q1 to q3 of registers r1 to r3 are connected to one input of selectors s2 to s4, respectively. A serial output signal douts is output from the output terminal q4 of the register r4 in the stage. The other input of each of the selectors s2 to s4 receives an input signal dinp of a bit corresponding to each of the registers r2 to r4.
The read signal load is input to s4. Each of the selectors s2 to s4 outputs an input signal din of a bit corresponding to each of the registers r2 to r4 to the input terminals d2 to d4 of the corresponding register r2 to r4 when the read signal load goes high. When the load becomes low level, the outputs from the registers r1 to r3 at the preceding stage are input to enable the shift operation.
【０００４】図９は、上述のように構成される信号処理
装置１の動作を説明するためのタイミングチャートであ
る。前記読込み信号ｌｏａｄがハイレベルとなると、各
レジスタｒ１〜ｒ４の入力端子ｄ１〜ｄ４には対応した
ビットの入力信号ｄｉｎｐのデータａ，ｂ，ｃ，ｄがパ
ラレルにそれぞれ与えられることになる。そして、シフ
トクロックｓｈｉｆｔ ｃｌｋの立ち上がりエッジによ
って前記データａ，ｂ，ｃ，ｄは対応するレジスタｒ１
〜ｒ４にそれぞれ格納される。FIG. 9 is a timing chart for explaining the operation of the signal processing device 1 configured as described above. When the read signal load goes high, the input terminals d1 to d4 of the registers r1 to r4 are supplied with the data a, b, c and d of the input signal dinp of the corresponding bits in parallel, respectively. The data a, b, c, and d are stored in the corresponding register r1 by the rising edge of the shift clock shift clk.
To r4.
【０００５】前記読込み信号ｌｏａｄがローレベルとな
ると、セレクタｓ２〜ｓ４は前段のレジスタｒ１〜ｒ３
からの出力を選択し、レジスタｒ２〜ｒ４の入力端子ｄ
２〜ｄ４へ出力する。これによって、各レジスタｒ１〜
ｒ４はシフトレジスタとして働き、シフトクロックｓｈ
ｉｆｔ ｃｌｋの立ち上がりエッジ毎にデータをシフト
してゆく。したがって、最終段のレジスタｒ４の出力端
子ｑ４からの出力信号ｄｏｕｔｓは、シリアルデータ
ｄ，ｃ，ｂ，ａとなり、こうしてパラレル／シリアル変
換が実現される。When the read signal load goes to a low level, the selectors s2 to s4 operate at the preceding registers r1 to r3.
From the input terminals d of the registers r2 to r4.
2 to d4. Thereby, each of the registers r1 to r1
r4 functions as a shift register, and a shift clock sh
Data is shifted at every rising edge of if clk. Therefore, the output signal douts from the output terminal q4 of the register r4 at the last stage becomes the serial data d, c, b, a, and thus the parallel / serial conversion is realized.
【０００６】シリアル／パラレル変換の場合には、図１
０で示すように、前記各セレクタｓ２〜ｓ４はなくな
り、代わって４ビットレジスタｒ０が設けられ、第１段
目のレジスタｒ１にシリアルの入力信号ｄｉｎｓが与え
られる。そして、各レジスタｒ１〜ｒ３の出力がシフト
クロックｓｈｉｆｔ ｃｌｋに応答して後段のレジスタ
ｒ２〜ｒ４の入力端子ｄ２〜ｄ４に与えられてシフトレ
ジスタ動作が行われるとともに、前記シフトクロックｓ
ｈｉｆｔ ｃｌｋに応答して各レジスタｒ１〜ｒ４の出
力が前記４ビットレジスタｒ０へのパラレルの信号線に
出力される。前記４ビットレジスタｒ０は、前記読込み
信号ｌｏａｄがハイレベルとなると、パラレルの出力信
号線へ各ビットの出力ｄｏｕｔｐを導出する。In the case of serial / parallel conversion, FIG.
As shown by 0, each of the selectors s2 to s4 is eliminated, and a 4-bit register r0 is provided instead, and a serial input signal dins is given to the first-stage register r1. The outputs of the registers r1 to r3 are applied to the input terminals d2 to d4 of the registers r2 to r4 in the subsequent stage in response to the shift clock shift clk, and the shift register operation is performed and the shift clock s
In response to the high clk, the outputs of the registers r1 to r4 are output to a parallel signal line to the 4-bit register r0. When the read signal load goes high, the 4-bit register r0 derives an output doutp of each bit to a parallel output signal line.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、上述の
回路のように、シフトレジスタで信号を逐次シフトする
ことよってパラレル／シリアルおよび／またはシリアル
／パラレル変換を行う信号処理装置では、先ず、データ
のシフトが生じるので、各レジスタｒ１〜ｒ４をシフト
クロックｓｈｉｆｔ ｃｌｋの立ち上がりエッジでデー
タを保持するフリップフロップで構成する必要があり、
ゲート数が増大するという問題がある。また、そのスイ
ッチングによって消費電力が大きくなるという問題もあ
る。However, in a signal processing apparatus which performs parallel / serial and / or serial / parallel conversion by sequentially shifting signals by a shift register as in the above-described circuit, first, data shift is performed. Therefore, it is necessary to configure each of the registers r1 to r4 with a flip-flop that holds data at the rising edge of the shift clock shift clk.
There is a problem that the number of gates increases. There is also a problem that power consumption is increased by the switching.
【０００８】次に、後段に設けるデジタル／アナログ変
換器などの信号処理手段の仕様に応じて、シリアル信号
を、ＬＳＢファーストとＭＳＢファーストとに切換可能
とすると、また信号転送区間の前詰めで出力するか、後
ろ詰めで出力するかを可変にしようとすると、回路のゲ
ート規模が増大し、消費電力が増大するという問題があ
る。Next, if the serial signal can be switched between LSB first and MSB first according to the specifications of the signal processing means such as a digital / analog converter provided at the subsequent stage, the output is performed at the beginning of the signal transfer section. If an attempt is made to make the output variable or the output justified, the gate size of the circuit increases, and the power consumption increases.
【０００９】すなわち、たとえば前記図８の構成で前記
ＬＳＢファーストとＭＳＢファーストとの切換えのため
には、各レジスタｒ１〜ｒ４に、前記入力信号ｄｉｎｐ
を、データａ，ｂ，ｃ，ｄの順で与えるか、またはデー
タｄ，ｃ，ｂ，ａの順で与えるかを切換えるために、該
入力信号ｄｉｎｐを前記セレクタｓ２〜ｓ４を介して入
力端子ｄ１〜ｄ４に与える必要がある。That is, for example, in order to switch between the LSB first and the MSB first in the configuration of FIG. 8, the input signal dinp is applied to each of the registers r1 to r4.
In order of data a, b, c, d or data d, c, b, a in order to switch the input signal dinp through the selectors s2 to s4. It is necessary to give to d1 to d4.
【００１０】また、前記前詰め出力と後ろ詰め出力との
切換えのためには、信号転送区間内のシフトクロックｓ
ｈｉｆｔ ｃｌｋの数分のレジスタを設ける必要があ
る。すなわち、たとえば８クロックを前記信号転送区間
とし、６ビットのパラレルデータとすると、前詰め出力
の場合、レジスタｒ３〜ｒ８にデータをパラレルに入力
すればよく、したがってレジスタは６個でよいけれど
も、後ろ詰め出力の場合、レジスタｒ１〜ｒ６にデータ
をパラレルに入力する必要があり、レジスタは８個必要
になる。In order to switch between the justified output and the justified output, the shift clock s in the signal transfer section is used.
It is necessary to provide as many registers as the number of shift clks. That is, for example, when 8 clocks are set as the signal transfer section and 6-bit parallel data is used, in the case of a left-justified output, the data may be input in parallel to the registers r3 to r8. In the case of packed output, it is necessary to input data in parallel to the registers r1 to r6, and eight registers are required.
【００１１】一方、レジスタをパラレルデータのビット
数分に抑えようとすると、シフトクロックｓｈｉｆｔ
ｃｌｋをカウントし、所定のカウント値の間のクロック
をマスクするための構成が必要になる。On the other hand, if the number of registers is reduced to the number of bits of the parallel data, the shift clock shift
A configuration for counting clk and masking a clock between predetermined count values is required.
【００１２】本発明の目的は、ゲート数および消費電力
を削減することができるとともに、ＭＳＢファーストと
ＬＳＢファーストとの切換えおよび前詰め出力と後ろ詰
め出力との切換えを容易に行うことができる信号処理装
置を提供することである。It is an object of the present invention to reduce the number of gates and power consumption, and to easily perform switching between MSB first and LSB first and switching between left-justified output and rear-justified output. It is to provide a device.
【００１３】[0013]
【課題を解決するための手段】本発明の信号処理装置
は、予め定めるデータ単位のビット数分の記憶素子を備
える記憶素子群と、前記各記憶素子を予め定める順に個
別に選択してゆき、選択された記憶素子に信号を順次入
力または選択された記憶素子から信号を順次出力の少な
くとも何れか一方を行わせる選択手段とを含むことを特
徴とする。A signal processing apparatus according to the present invention selects a storage element group including storage elements for a predetermined number of bits in a data unit, and individually selects each of the storage elements in a predetermined order. Selecting means for sequentially inputting a signal to the selected storage element or sequentially outputting a signal from the selected storage element.
【００１４】上記の構成によれば、記憶素子群は、たと
えばコンパクトディスクのデータ単位である１６ビット
分や、ミニディスクのデータ単位である２０ビット分の
記憶素子を備えて構成され、選択手段は、たとえばアッ
プダウンカウンタおよびそのカウント値に応じて前記各
記憶素子を選択してゆくセレクタとを備えて構成され、
各記憶素子を予め定める順に個別に選択してゆく。According to the above configuration, the storage element group is provided with storage elements for, for example, 16 bits, which is a data unit of a compact disk, and 20 bits, which is a data unit of a mini disk. For example, an up-down counter and a selector for selecting each of the storage elements according to the count value thereof.
Each storage element is individually selected in a predetermined order.
【００１５】したがって、選択された記憶素子からデー
タが読出されるときは、並列に各記憶素子に入力されて
記憶されているデータを直列に読出すパラレル／シリア
ル変換が行われることになり、選択された記憶素子へデ
ータが書込まれるときは、直列に各記憶素子へ入力され
て記憶されているデータが、並列に読出されてシリアル
／パラレル変換が行われることになる。Therefore, when data is read from the selected storage element, parallel / serial conversion is performed in which the data input to and stored in each storage element in parallel is read out in series. When data is written to the stored storage element, the data input to and stored in each storage element in series is read out in parallel to perform serial / parallel conversion.
【００１６】これによって、パラレル／シリアル変換お
よび／またはシリアル／パラレル変換を実現するにあた
って、データのシフトが生じないので、前記記憶素子を
シフトレジスタに比べてゲート数の少ないラッチ回路で
実現することができ、またスイッチング回数を減少して
消費電力を削減することもできる。With this configuration, no data shift occurs in the parallel / serial conversion and / or the serial / parallel conversion, so that the storage element can be realized by a latch circuit having a smaller number of gates than a shift register. It is also possible to reduce the number of switching operations and power consumption.
【００１７】また、前記選択手段による選択を記憶素子
群の上位側の記憶素子から行うのか、または下位側の記
憶素子から行うのかを切換えるだけで、容易に、シリア
ル信号をＭＳＢファーストとＬＳＢファーストとに切換
えることができる。Further, the serial signal can be easily changed between MSB first and LSB first simply by switching whether the selection by the selection means is performed from the upper storage element or the lower storage element of the storage element group. Can be switched to
【００１８】さらにまた、前記選択手段による選択を、
冗長および／または空白ビットを飛ばして、または含め
て行うことで、シリアル信号を信号転送区間の前詰めで
出力するか、後ろ詰めで出力するかを可変することがで
きる。Still further, the selection by the selection means is as follows:
By skipping or including redundant and / or blank bits, it is possible to change whether the serial signal is output with the leading or trailing justification of the signal transfer section.
【００１９】[0019]
【発明の実施の形態】本発明の実施の一形態について、
図１および図２に基づいて説明すれば以下のとおりであ
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described.
The following is a description based on FIG. 1 and FIG.
【００２０】図１は、本発明の実施の一形態の信号処理
装置１１のブロック図である。この信号処理装置１１
は、４ビット構成のパラレル／シリアル変換器を例示し
ており、パラレルの入力信号ＤＩＮＰをそれぞれ記憶保
持するレジスタＲ１〜Ｒ４と、レジスタＲ１〜Ｒ４の出
力端子Ｑ１〜Ｑ４をセレクトするセレクタＳ１と、セレ
クタＳ１の入力切換えを制御する２ビットカウンタＣＮ
Ｔ１とを備えて構成されている。FIG. 1 is a block diagram of a signal processing device 11 according to one embodiment of the present invention. This signal processing device 11
Exemplifies a parallel / serial converter having a 4-bit configuration, and includes registers R1 to R4 for storing and holding parallel input signals DINP, a selector S1 for selecting output terminals Q1 to Q4 of the registers R1 to R4, 2-bit counter CN for controlling input switching of selector S1
T1.
【００２１】各レジスタＲ１〜Ｒ４のクロック入力端子
Ｇには共通に読込み信号ＬＯＡＤが入力される。セレク
タＳ１の４つの入力端子はそれぞれ前記各レジスタＲ１
〜Ｒ４の出力端子Ｑ１〜Ｑ４に接続され、出力端子から
はシリアルの出力信号ＤＯＵＴＳが出力される。前記２
ビットカウンタＣＮＴ１はシフトクロックＳＨＩＦＴＣ
ＬＫに応答してカウントアップし、その２ビットのカウ
ント値ＣＮＴＯＵＴに対応して、前記セレクタＳ１は、
１つの入力端子を選択して出力端子に接続する。A read signal LOAD is commonly input to the clock input terminals G of the registers R1 to R4. The four input terminals of the selector S1 are connected to the respective registers R1
To the output terminals Q1 to Q4, and a serial output signal DOUTS is output from the output terminal. 2 above
The bit counter CNT1 is provided with a shift clock SHIFTC.
The selector S1 counts up in response to LK, and in response to the 2-bit count value CNTOUT, the selector S1
One input terminal is selected and connected to the output terminal.
【００２２】図２は、上述のように構成される信号処理
装置１１の動作を説明するためのタイミングチャートで
ある。前記読込み信号ＬＯＡＤがハイレベルとなると、
各レジスタＲ１〜Ｒ４の入力端子Ｄ１〜Ｄ４には対応し
たビットの入力信号ＤＩＮＰのデータａ，ｂ，ｃ，ｄが
パラレルにそれぞれ与えられることになる。そして、読
込み信号ＬＯＡＤの立ち上がりエッジによって前記デー
タａ，ｂ，ｃ，ｄは対応するレジスタＲ１〜Ｒ４にそれ
ぞれ格納され、出力端子Ｑ１〜Ｑ４からそれぞれ出力さ
れる。FIG. 2 is a timing chart for explaining the operation of the signal processing device 11 configured as described above. When the read signal LOAD goes high,
The input terminals D1 to D4 of the registers R1 to R4 receive the data a, b, c, and d of the input signal DINP of the corresponding bits in parallel, respectively. The data a, b, c, and d are stored in the corresponding registers R1 to R4 at the rising edge of the read signal LOAD, and output from the output terminals Q1 to Q4, respectively.
【００２３】一方、２ビットカウンタＣＮＴ１には、前
記読込み信号ＬＯＡＤの立ち上がりエッジに同期して０
リセットされるようにシフトクロックＳＨＩＦＴ ＣＬ
Ｋが与えられており、該シフトクロックＳＨＩＦＴ Ｃ
ＬＫの立ち上がりエッジに応答して、０→１→２→３→
０とカウントアップおよびリセットを繰返す。On the other hand, the 2-bit counter CNT1 is set to 0 in synchronization with the rising edge of the read signal LOAD.
Shift clock SHIFT CL to be reset
K, and the shift clock SHIFT C
In response to the rising edge of LK, 0 → 1 → 2 → 3 →
Repeat count up and reset with 0.
【００２４】セレクタＳ１は、出力信号ＤＯＵＴＳとし
て、前記２ビットカウンタＣＮＴ１のカウント値ＣＮＴ
ＯＵＴが、０であるときにはレジスタＲ４の出力端子Ｑ
４からのデータｄを出力し、１であるときにはレジスタ
Ｒ３の出力端子Ｑ３からのデータｃを出力し、２である
ときにはレジスタＲ２の出力端子Ｑ２からのデータｂを
出力し、３であるときにはレジスタＲ１の出力端子Ｑ１
からのデータａを出力する。こうして、出力信号ＤＯＵ
ＴＳは、シリアルデータｄ，ｃ，ｂ，ａとなり、パラレ
ル／シリアル変換が実現される。The selector S1 outputs a count value CNT of the 2-bit counter CNT1 as an output signal DOUTS.
When OUT is 0, the output terminal Q of the register R4
4 is output, when it is 1, data c is output from the output terminal Q3 of the register R3, when it is 2, data b is output from the output terminal Q2 of the register R2, and when it is 3, the register is output. Output terminal Q1 of R1
And outputs data a. Thus, the output signal DOU
TS becomes serial data d, c, b, a, and parallel / serial conversion is realized.
【００２５】したがって、パラレル／シリアル変換を実
現するにあたって、データのシフトが生じないので、レ
ジスタＲ１〜Ｒ４を、シフトレジスタに比べてゲート数
の少ないラッチ回路で実現することができ、またスイッ
チング回数を減少して消費電力を削減することもでき
る。Therefore, in realizing the parallel / serial conversion, no data shift occurs, so that the registers R1 to R4 can be realized by a latch circuit having a smaller number of gates than a shift register, and the number of switching times can be reduced. It is possible to reduce the power consumption.
【００２６】また、２ビットカウンタＣＮＴ１は、上述
の説明では、シフトクロックＳＨＩＦＴ ＣＬＫの立ち
上がりエッジに応答してカウントアップしてゆくように
構成され、シリアルデータはｄ，ｃ，ｂ，ａのＬＳＢフ
ァーストで出力されるけれども、カウントダウンしてゆ
くように構成することによって、シリアルデータをａ，
ｂ，ｃ，ｄのＭＳＢファーストで出力するように構成す
ることができる。したがって、２ビットカウンタＣＮＴ
１をアップダウンカウンタとし、そのカウント方向を制
御マイコンで制御することによって、回路規模の増大を
招くことなく、後段に設けるデジタル／アナログ変換器
などの信号処理手段の仕様に応じて、ＭＳＢファースト
とＬＳＢファーストとを容易に切換えることができる。In the above description, the 2-bit counter CNT1 is configured to count up in response to the rising edge of the shift clock SHIFT CLK, and the serial data is the LSB first of d, c, b, a. However, the serial data is output by a,
It can be configured to output in b, c, d MSB first. Therefore, the 2-bit counter CNT
1 is an up / down counter, and the counting direction is controlled by the control microcomputer, so that the MSB first and the MSB first can be set according to the specifications of the signal processing means such as a digital / analog converter provided at the subsequent stage without increasing the circuit scale. LSB first can be easily switched.
【００２７】なお、２ビットカウンタＣＮＴ１のクロッ
ク入力の前に、複数のシフトクロックを切換え可能なセ
レクタ回路を設け、このセレクタ回路に、制御マイコン
からシフトクロックの切換え信号を入力することによっ
て、デジタルオーディオにおけるサンプリング周波数の
違いなどに対応することができる。A selector circuit capable of switching a plurality of shift clocks is provided before the clock input to the 2-bit counter CNT1, and a digital audio signal is input to this selector circuit by inputting a shift clock switching signal from a control microcomputer. , Etc., can be handled.
【００２８】本発明の実施の他の形態について、図３お
よび図４に基づいて説明すれば以下のとおりである。Another embodiment of the present invention will be described below with reference to FIGS. 3 and 4.
【００２９】図３は、本発明の実施の他の形態の信号処
理装置２１のブロック図である。この信号処理装置２１
は、前述の信号処理装置１１に類似し、対応する部分に
は同一の参照符号を付して、その説明を省略する。この
信号処理装置２１では、４ビット構成のレジスタＲ１〜
Ｒ４は信号処理装置１１と同様であるけれども、セレク
タＳ２およびカウンタＣＮＴ２は３ビット構成となり、
またそれらの間にデコード回路ＤＥＣ２が介在されると
ともに、そのデコード回路ＤＥＣ２を制御する制御マイ
コンμＣＯＭが設けられている。FIG. 3 is a block diagram of a signal processing device 21 according to another embodiment of the present invention. This signal processing device 21
Is similar to the signal processing device 11 described above, and corresponding portions are denoted by the same reference numerals and description thereof is omitted. In the signal processing device 21, registers R1 to
R4 is the same as the signal processing device 11, but the selector S2 and the counter CNT2 have a 3-bit configuration,
A decoding circuit DEC2 is interposed between them, and a control microcomputer μCOM for controlling the decoding circuit DEC2 is provided.
【００３０】前記セレクタＳ２は、５つの入力端子を有
し、第１〜第４の入力端子には前記各レジスタＲ１〜Ｒ
４の出力端子Ｑ１〜Ｑ４からの出力がそれぞれ入力さ
れ、第５の入力端子には予め定める固定データの０が入
力される。すなわち、シフトクロックＳＨＩＦＴ ＣＬ
Ｋに対応するシリアルデータがない場合、０を出力する
ように構成されている。前記３ビットカウンタＣＮＴ２
は、シフトクロックＳＨＩＦＴ ＣＬＫによって前記読
込み信号ＬＯＡＤの立ち上がりエッジのタイミングで０
リセットされ、シフトクロックＳＨＩＦＴ ＣＬＫの立
ち上がりエッジに応答してカウントアップを行う。The selector S2 has five input terminals, and the first to fourth input terminals are connected to the registers R1 to R
The outputs from the four output terminals Q1 to Q4 are input, and the fixed data 0 is input to the fifth input terminal. That is, the shift clock SHIFT CL
When there is no serial data corresponding to K, 0 is output. The 3-bit counter CNT2
Is 0 at the rising edge timing of the read signal LOAD by the shift clock SHIFT CLK.
It is reset and counts up in response to the rising edge of the shift clock SHIFT CLK.
【００３１】前記制御マイコンμＣＯＭは、前詰め／後
ろ詰め切換え信号ＳＷを出力する。前記デコード回路Ｄ
ＥＣ２は、図３で示すように、前記セレクタＳ２への選
択信号ＳＥＬとして、前詰め／後ろ詰め切換え信号ＳＷ
が前詰めを表すときには、前記読込み信号ＬＯＡＤの立
ち上がりエッジのタイミングからシフトクロックＳＨＩ
ＦＴ ＣＬＫの４サイクル分だけ前記３ビットカウンタ
ＣＮＴ２のカウント値ＣＮＴＯＵＴのＬＳＢ２ビット
（ｂｉｔ０，ｂｉｔ１）を出力し、シフトクロックＳＨ
ＩＦＴ ＣＬＫの５サイクルから８サイクルの間は前記
３ビットカウンタＣＮＴ２のカウント値ＣＮＴＯＵＴの
ＭＳＢ（ｂｉｔ２）によってマスクされ、４を出力す
る。後ろ詰めを表すときには、前記読込み信号ＬＯＡＤ
の立ち上がりエッジのタイミングから４サイクル分だけ
経過した時点で、４サイクル分だけ前記３ビットカウン
タＣＮＴ２のカウント値ＣＮＴＯＵＴのＬＳＢ２ビット
（ｂｉｔ０，ｂｉｔ１）を出力し、前記１サイクルから
４サイクルの間は前記３ビットカウンタＣＮＴ２のカウ
ント値ＣＮＴＯＵＴのＭＳＢ（ｂｉｔ２）の反転によっ
てマスクされ、４を出力する。The control microcomputer μCOM outputs a leading / back-justified switching signal SW. The decoding circuit D
EC2, as shown in FIG. 3, as a selection signal SEL to the selector S2, a leading / justified switching signal SW
Indicates the leading justification, the shift clock SHI starts from the timing of the rising edge of the read signal LOAD.
The LSB2 bits (bit0, bit1) of the count value CNTOUT of the 3-bit counter CNT2 are output for four cycles of FT CLK, and the shift clock SH is output.
Between 5 and 8 cycles of the IFT CLK, the count value CNTOUT of the 3-bit counter CNT2 is masked by the MSB (bit2) and 4 is output. When indicating the rear justification, the read signal LOAD is used.
At the time when four cycles have elapsed from the rising edge timing, the LSB2 bits (bit0, bit1) of the count value CNTOUT of the 3-bit counter CNT2 are output for four cycles, and during the one to four cycles, It is masked by the inversion of the MSB (bit2) of the count value CNTOUT of the 3-bit counter CNT2 and outputs 4.
【００３２】図４は、上述のように構成される信号処理
装置２１の動作を説明するためのタイミングチャートで
ある。前記読込み信号ＬＯＡＤがハイレベルとなると、
各レジスタＲ１〜Ｒ４の入力端子Ｄ１〜Ｄ４には対応し
たビットの入力信号ＤＩＮＰのデータａ，ｂ，ｃ，ｄが
パラレルにそれぞれ与えられることになる。そして、読
込み信号ＬＯＡＤの立ち上がりエッジによって前記デー
タａ，ｂ，ｃ，ｄは対応するレジスタＲ１〜Ｒ４にそれ
ぞれ格納され、出力端子Ｑ１〜Ｑ４からそれぞれ出力さ
れる。FIG. 4 is a timing chart for explaining the operation of the signal processing device 21 configured as described above. When the read signal LOAD goes high,
The input terminals D1 to D4 of the registers R1 to R4 receive the data a, b, c, and d of the input signal DINP of the corresponding bits in parallel, respectively. The data a, b, c, and d are stored in the corresponding registers R1 to R4 at the rising edge of the read signal LOAD, and output from the output terminals Q1 to Q4, respectively.
【００３３】一方、３ビットカウンタＣＮＴ２は、前記
読込み信号ＬＯＡＤの立ち上がりタイミングで０リセッ
トされ、シフトクロックＳＨＩＦＴ ＣＬＫの立ち上が
りエッジに応答して、０→１→２→３→４→５→６→７
→０というように、８クロックを１周期として、カウン
トアップおよびリセットを繰返す。デコード回路ＤＥＣ
２は、制御マイコンμＣＯＭからの前詰め／後ろ詰め切
換え信号ＳＷが、前詰めを表すハイレベルであるときに
は、セレクタＳ２への選択信号ＳＥＬとして、０→１→
２→３→４→４→４→４→０をデコード出力し、後ろ詰
めを表すローレベルであるときには、前記選択信号ＳＥ
Ｌとして、４→４→４→４→０→１→２→３→４をデコ
ード出力する。On the other hand, the 3-bit counter CNT2 is reset to 0 at the rising timing of the read signal LOAD. In response to the rising edge of the shift clock SHIFT CLK, 0 → 1 → 2 → 3 → 4 → 5 → 6 → 7.
Counting and resetting are repeated with eight clocks as one cycle, such as → 0. Decode circuit DEC
2 is a selection signal SEL to the selector S2 from 0 → 1 → when the leading / justified switching signal SW from the control microcomputer μCOM is at the high level indicating the leading / justified.
2 → 3 → 4 → 4 → 4 → 4 → 0 are decoded and output, and when the low level indicating the left-justification is selected, the selection signal SE is output.
As L, 4 → 4 → 4 → 4 → 0 → 1 → 2 → 3 → 4 is decoded and output.
【００３４】セレクタＳ２は、出力信号ＤＯＵＴＳとし
て、前記３ビットカウンタＣＮＴ２のカウント値ＣＮＴ
ＯＵＴが、０であるときにはレジスタＲ４の出力端子Ｑ
４からのデータｄを出力し、１であるときにはレジスタ
Ｒ３の出力端子Ｑ３からのデータｃを出力し、２である
ときにはレジスタＲ２の出力端子Ｑ２からのデータｂを
出力し、３であるときにはレジスタＲ１の出力端子Ｑ１
からのデータａを出力し、４であるときには０を出力す
る。こうして、出力信号ＤＯＵＴＳは、信号転送区間の
前詰め出力の場合はシリアルデータｄ，ｃ，ｂ，ａ，
０，０，０，０となり、後ろ詰め出力の場合はシリアル
データ０，０，０，０，ｄ，ｃ，ｂ，ａとなり、セレク
タＳ２による選択を、冗長および／または空白ビットを
飛ばして、または含めて行うことで、前詰め／後ろ詰め
切換え可能にパラレル／シリアル変換を実現することが
できる。The selector S2 outputs the count value CNT of the 3-bit counter CNT2 as the output signal DOUTS.
When OUT is 0, the output terminal Q of the register R4
4 is output, when it is 1, data c is output from the output terminal Q3 of the register R3, when it is 2, data b is output from the output terminal Q2 of the register R2, and when it is 3, the register is output. Output terminal Q1 of R1
, And outputs 0 when it is 4. In this way, the output signal DOUTS is the serial data d, c, b, a,
0, 0, 0, 0, and in the case of rear-justified output, serial data 0, 0, 0, 0, d, c, b, a. The selection by the selector S2 is performed by skipping redundant and / or blank bits. Alternatively, the parallel / serial conversion can be realized so as to be switchable to the left / right justification.
【００３５】本発明の実施のさらに他の形態について、
図５および図６に基づいて説明すれば以下のとおりであ
る。Regarding still another embodiment of the present invention,
The following is a description based on FIG. 5 and FIG.
【００３６】図５は、本発明の実施のさらに他の形態の
信号処理装置３１のブロック図である。この信号処理装
置３１は、前述の信号処理装置１１に類似し、対応する
部分には同一の参照符号を付して、その説明を省略す
る。この信号処理装置３１では、４ビット構成のレジス
タＲ１〜Ｒ４および２ビットカウンタＣＮＴ１は信号処
理装置１１と同様であるけれども、前記セレクタＳ１に
代えて、各レジスタＲ１〜Ｒ４に対応したＡＮＤゲート
Ｆ１〜Ｆ４ならびにデコード回路ＤＥＣ１およびインバ
ータＩＮＶが設けられている。FIG. 5 is a block diagram of a signal processing device 31 according to still another embodiment of the present invention. This signal processing device 31 is similar to the signal processing device 11 described above, and corresponding portions are denoted by the same reference numerals, and description thereof will be omitted. In this signal processing device 31, the 4-bit registers R1 to R4 and the 2-bit counter CNT1 are the same as the signal processing device 11, but instead of the selector S1, AND gates F1 to R4 corresponding to the registers R1 to R4. F4, a decode circuit DEC1, and an inverter INV are provided.
【００３７】そして、注目すべきは、入力信号ＤＩＮＳ
はシリアルであり、前記各レジスタＲ１〜Ｒ４の入力端
子Ｄ１〜Ｄ４に共通に与えられる。各レジスタＲ１〜Ｒ
４の出力端子Ｑ１〜Ｑ４からは、パラレルの出力信号Ｄ
ＯＵＴＰが出力される。It should be noted that the input signal DINS
Is serial and is commonly applied to the input terminals D1 to D4 of the registers R1 to R4. Each register R1 to R
4 from the output terminals Q1 to Q4.
OUTP is output.
【００３８】前記２ビットカウンタＣＮＴ１はシフトク
ロックＳＨＩＦＴ ＣＬＫに応答してカウントアップ
し、その２ビットのカウント値ＣＮＴＯＵＴに対応し
て、デコード回路ＤＥＣ１は、各ＡＮＤゲートＦ１〜Ｆ
４の一方の入力に選択的にゲート信号ＧＡＴＥ１〜ＧＡ
ＴＥ４を順次出力してゆく。各ＡＮＤゲートＦ１〜Ｆ４
の他方の入力には、インバータＩＮＶを介して、前記シ
フトクロックＳＨＩＦＴＣＬＫが反転された後、共通に
入力されている。ＡＮＤゲートＦ１〜Ｆ４の出力は、そ
れぞれ対応するレジスタＲ１〜Ｒ４のクロック入力端子
Ｇ１〜Ｇ４に入力される。The 2-bit counter CNT1 counts up in response to the shift clock SHIFT CLK, and in accordance with the 2-bit count value CNTOUT, the decode circuit DEC1 operates the respective AND gates F1 to F1.
4 is selectively applied to one of the gate signals GATE1 to GA
TE4 is sequentially output. Each AND gate F1 to F4
The other input is commonly input via the inverter INV after the shift clock SHIFTCLK has been inverted. Outputs of the AND gates F1 to F4 are input to clock input terminals G1 to G4 of the corresponding registers R1 to R4, respectively.
【００３９】図６は、上述のように構成される信号処理
装置３１の動作を説明するためのタイミングチャートで
ある。各レジスタＲ１〜Ｒ４の入力端子Ｄ１〜Ｄ４に
は、シリアルの入力信号ＤＩＮＳのデータｄ，ｃ，ｂ，
ａが順次共通に与えられる。２ビットカウンタＣＮＴ１
は、所定のシフトクロックＳＨＩＦＴ ＣＬＫの立ち上
がりエッジに同期して０リセットされた後、該シフトク
ロックＳＨＩＦＴ ＣＬＫの立ち上がりエッジに応答し
て、０→１→２→３→０とカウントアップおよびリセッ
トを繰返す。FIG. 6 is a timing chart for explaining the operation of the signal processing device 31 configured as described above. The input terminals D1 to D4 of the registers R1 to R4 are provided with data d, c, b,
a are sequentially given in common. 2-bit counter CNT1
Are reset to 0 in synchronization with a rising edge of a predetermined shift clock SHIFT CLK, and then repeat count-up and reset as 0 → 1 → 2 → 3 → 0 in response to the rising edge of the shift clock SHIFT CLK. .
【００４０】この２ビットカウンタＣＮＴ１のカウント
値ＣＮＴＯＵＴに対応して、デコード回路ＤＥＣ１は、
各ＡＮＤゲートＦ１〜Ｆ４の一方の入力に選択的にゲー
ト信号ＧＡＴＥ１〜ＧＡＴＥ４を順次出力してゆく。そ
して、そのゲート信号ＧＡＴＥ１〜ＧＡＴＥ４とシフト
クロックＳＨＩＦＴ ＣＬＫの反転信号とが共にハイレ
ベルとなると、各ＡＮＤゲートＦ１〜Ｆ４は対応するレ
ジスタＲ１〜Ｒ４のクロック入力端子Ｇ１〜Ｇ４にトリ
ガ信号を入力する。これによって、前記入力信号ＤＩＮ
Ｓのデータｄ，ｃ，ｂ，ａが順次レジスタＲ１〜Ｒ４に
格納されてゆく。In response to the count value CNTOUT of the 2-bit counter CNT1, the decoding circuit DEC1
Gate signals GATE1 to GATE4 are sequentially output selectively to one input of each of the AND gates F1 to F4. When both the gate signals GATE1 to GATE4 and the inverted signal of the shift clock SHIFT CLK become high level, the AND gates F1 to F4 input the trigger signals to the clock input terminals G1 to G4 of the corresponding registers R1 to R4. . Thereby, the input signal DIN
The data d, c, b, and a of S are sequentially stored in the registers R1 to R4.
【００４１】したがって、レジスタＲ４のクロック入力
端子Ｇ４にトリガ信号が入力されると、各レジスタＲ１
〜Ｒ４の出力端子Ｑ１〜Ｑ４からは、パラレルの出力信
号ＤＯＵＴＰが出力される。このようにして、データの
シフトを生じることなく、シリアル／パラレル変換を実
現することができる。Therefore, when a trigger signal is input to the clock input terminal G4 of the register R4, each of the registers R1
R4 output parallel output signals DOUTP. In this way, serial / parallel conversion can be realized without causing data shift.
【００４２】図７は、上述のように構成される信号処理
装置２１，３１の一適用例を示すブロック図である。こ
の図７の例はミニディスク再生装置のオーディオ信号処
理系の一部分を示すものであり、デジタル信号処理回路
４１には前記信号処理装置２１がパラレル／シリアル変
換器として搭載され、デジタル／アナログ変換器４２に
は前記信号処理装置３１がシリアル／パラレル変換器と
して搭載されている。すなわち、デジタル信号処理回路
４１は前記ミニディスクのＡＴＲＡＣ（登録商標）伸長
を行う伸長信号処理回路４３を備える集積回路であり、
デジタル／アナログ変換器４２はデジタル／アナログ変
換部４４を備える集積回路であり、それぞれ個別に形成
される。FIG. 7 is a block diagram showing one application example of the signal processing devices 21 and 31 configured as described above. The example of FIG. 7 shows a part of an audio signal processing system of a mini-disc reproducing apparatus. The digital signal processing circuit 41 has the signal processing apparatus 21 mounted as a parallel / serial converter, and has a digital / analog converter. The signal processing device 31 is mounted on a 42 as a serial / parallel converter. That is, the digital signal processing circuit 41 is an integrated circuit including an expansion signal processing circuit 43 for performing ATRAC (registered trademark) expansion of the mini-disc.
The digital / analog converter 42 is an integrated circuit including a digital / analog converter 44, and is formed individually.
【００４３】ここで、デジタル信号処理回路４１からデ
ジタル／アナログ変換器４２には２０ビットのオーディ
オ信号を２系統出力する必要があり、端子数を削減する
ために、デジタル信号処理回路４１側でパラレル／シリ
アル変換を行ってシリアル信号を出力し、デジタル／ア
ナログ変換器４２側でシリアル／パラレル変換が行われ
る。Here, it is necessary to output two 20-bit audio signals from the digital signal processing circuit 41 to the digital / analog converter 42. In order to reduce the number of terminals, the digital signal processing circuit 41 side needs to output parallel signals. / Serial conversion is performed to output a serial signal, and the digital / analog converter 42 performs serial / parallel conversion.
【００４４】一般的に、デジタル／アナログ変換部４４
のシリアル信号の入力方式は、該デジタル／アナログ変
換部４４の種類毎に、シフトクロックの周波数、シリア
ル信号の前詰め／後ろ詰め、シリアル信号のＭＳＢファ
ースト／ＬＳＢファースト等の仕様が異なるので、本発
明による信号処理装置２１を用いることによって、デジ
タル／アナログ変換部４４の選択性が広いデジタル信号
処理回路を提供することができる。Generally, the digital / analog converter 44
The input method of the serial signal is different for each type of the digital / analog converter 44 because the specifications such as the shift clock frequency, the leading / backward shifting of the serial signal, and the MSB first / LSB first of the serial signal are different. By using the signal processing device 21 according to the present invention, a digital signal processing circuit with a wide selectivity of the digital / analog conversion unit 44 can be provided.
【００４５】[0045]
【発明の効果】本発明の信号処理装置は、以上のよう
に、パラレル／シリアル変換および／またはシリアル／
パラレル変換を行う信号処理装置において、予め定める
データ単位のビット数分の記憶素子を、たとえばアップ
ダウンカウンタおよびそのカウント値に応じて前記各記
憶素子を選択してゆくセレクタとを備えて構成される選
択手段で予め定める順に個別に選択してゆくことで、選
択された記憶素子に信号を順次入力または選択された記
憶素子から信号を順次出力の少なくとも何れか一方を行
う。As described above, the signal processing apparatus according to the present invention can perform parallel / serial conversion and / or serial / serial conversion.
In a signal processing device that performs parallel conversion, a storage element for a predetermined number of bits in a data unit is provided with, for example, an up-down counter and a selector that selects each of the storage elements according to the count value. By individually selecting in a predetermined order by the selecting means, at least one of sequentially inputting a signal to the selected storage element or sequentially outputting a signal from the selected storage element is performed.
【００４６】それゆえ、選択された記憶素子からデータ
が読出されるときは、並列に各記憶素子に入力されて記
憶されているデータを直列に読出すパラレル／シリアル
変換が行われることになり、選択された記憶素子へデー
タが書込まれるときは、直列に各記憶素子へ入力されて
記憶されているデータが、並列に読出されてシリアル／
パラレル変換が行われることになる。Therefore, when data is read from the selected storage element, a parallel / serial conversion is performed in which the data input to and stored in each storage element in parallel is read out in series. When data is written to the selected storage element, the data input to and stored in each storage element in series is read out in parallel and read in serial /
Parallel conversion will be performed.
【００４７】これによって、パラレル／シリアル変換お
よび／またはシリアル／パラレル変換を実現するにあた
って、データのシフトが生じないので、前記記憶素子を
シフトレジスタに比べてゲート数の少ないラッチ回路で
実現することができ、またスイッチング回数を減少して
消費電力を削減することもできる。As a result, no data shift occurs in the parallel / serial conversion and / or the serial / parallel conversion, so that the storage element can be realized by a latch circuit having a smaller number of gates than a shift register. It is also possible to reduce the number of switching operations and power consumption.
【００４８】また、前記選択手段による選択を記憶素子
群の上位側の記憶素子から行うのか、または下位側の記
憶素子から行うのかを切換えるだけで、容易に、シリア
ル信号をＭＳＢファーストとＬＳＢファーストとに切換
えることができる。Further, the serial signal can be easily changed between MSB first and LSB first simply by switching whether the selection by the selection means is performed from the upper storage element or the lower storage element of the storage element group. Can be switched to
【００４９】さらにまた、前記選択手段による選択を、
冗長および／または空白ビットを飛ばして、または含め
て行うことで、シリアル信号を信号転送区間の前詰めで
出力するか、後ろ詰めで出力するかを可変することがで
きる。Further, the selection by the selection means is
By skipping or including redundant and / or blank bits, it is possible to change whether the serial signal is output with the leading or trailing justification of the signal transfer section.
【図１】本発明の実施の一形態の信号処理装置のブロッ
ク図である。FIG. 1 is a block diagram of a signal processing device according to an embodiment of the present invention.
【図２】図１で示す信号処理装置の動作を説明するため
のタイミングチャートである。FIG. 2 is a timing chart for explaining the operation of the signal processing device shown in FIG.
【図３】本発明の実施の他の形態の信号処理装置のブロ
ック図である。FIG. 3 is a block diagram of a signal processing device according to another embodiment of the present invention.
【図４】図３で示す信号処理装置の動作を説明するため
のタイミングチャートである。FIG. 4 is a timing chart for explaining the operation of the signal processing device shown in FIG. 3;
【図５】本発明の実施のさらに他の形態の信号処理装置
のブロック図である。FIG. 5 is a block diagram of a signal processing device according to still another embodiment of the present invention.
【図６】図５で示す信号処理装置の動作を説明するため
のタイミングチャートである。FIG. 6 is a timing chart for explaining the operation of the signal processing device shown in FIG. 5;
【図７】図３および図５で示す信号処理装置の一適用例
であるミニディスク再生装置のオーディオ信号処理系の
一部分のブロック図である。FIG. 7 is a block diagram of a part of an audio signal processing system of a mini-disc reproducing apparatus which is an application example of the signal processing apparatus shown in FIGS. 3 and 5;
【図８】パラレル／シリアル変換を行う典型的な従来技
術の信号処理装置のブロック図である。FIG. 8 is a block diagram of a typical prior art signal processor that performs parallel / serial conversion.
【図９】図８で示す信号処理装置の動作を説明するため
のタイミングチャートである。9 is a timing chart for explaining the operation of the signal processing device shown in FIG.
【図１０】シリアル／パラレル変換を行う他の従来技術
の信号処理装置のブロック図である。FIG. 10 is a block diagram of another conventional signal processing device that performs serial / parallel conversion.
１１，２１ 信号処理装置（パラレル／シリアル変換
器） ３１ 信号処理装置（シリアル／パラレル変換
器） ４１ デジタル信号処理回路 ４２ デジタル／アナログ変換器 ４３ 伸長信号処理回路 ４４ デジタル／アナログ変換部 ＣＮＴ１ ２ビットカウンタ ＣＮＴ２ ３ビットカウンタ Ｄ１〜Ｄ４ 入力端子 ＤＥＣ１，ＤＥＣ２ デコード回路（選択手段） Ｆ１〜Ｆ４ ＡＮＤゲート（選択手段） Ｇ；Ｇ１〜Ｇ４ クロック入力端子 ＩＮＶ インバータ（選択手段） Ｑ１〜Ｑ４ 出力端子 Ｒ１〜Ｒ４ レジスタ（記憶素子） Ｓ１，Ｓ２ セレクタ（選択手段） μＣＯＭ 制御マイコン（選択手段）11, 21 signal processing device (parallel / serial converter) 31 signal processing device (serial / parallel converter) 41 digital signal processing circuit 42 digital / analog converter 43 decompression signal processing circuit 44 digital / analog conversion unit CNT1 2-bit counter CNT2 3-bit counter D1 to D4 Input terminals DEC1, DEC2 Decoding circuit (selection means) F1 to F4 AND gate (selection means) G; G1 to G4 Clock input terminal INV Inverter (selection means) Q1 to Q4 Output terminals R1 to R4 Register (Storage element) S1, S2 Selector (selection means) μCOM control microcomputer (selection means)
Claims (2)
素子を備える記憶素子群と、 前記各記憶素子を予め定める順に個別に選択してゆき、
選択された記憶素子に信号を順次入力または選択された
記憶素子から信号を順次出力の少なくとも何れか一方を
行わせる選択手段とを含むことを特徴とする信号処理装
置。1. A storage element group including storage elements for a predetermined number of bits of a data unit, and each of the storage elements is individually selected in a predetermined order.
A signal processing device for sequentially inputting a signal to the selected storage element or sequentially outputting a signal from the selected storage element.
よびそのカウント値に応じて前記各記憶素子を選択して
ゆくセレクタとを備えて構成されることを特徴とする請
求項１記載の信号処理装置。2. The signal processing apparatus according to claim 1, wherein said selection means includes an up / down counter and a selector for selecting each of said storage elements according to the count value. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000124848A JP2001308719A (en) | 2000-04-25 | 2000-04-25 | Signal processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000124848A JP2001308719A (en) | 2000-04-25 | 2000-04-25 | Signal processor |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004017406A Division JP3600233B2 (en) | 2004-01-26 | 2004-01-26 | Signal processing device |
| JP2004017407A Division JP3600234B2 (en) | 2004-01-26 | 2004-01-26 | Audio equipment |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001308719A true JP2001308719A (en) | 2001-11-02 |
Family
ID=18634911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000124848A Pending JP2001308719A (en) | 2000-04-25 | 2000-04-25 | Signal processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001308719A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006303915A (en) * | 2005-04-20 | 2006-11-02 | Ricoh Co Ltd | Semiconductor device, image reader, and copying machine |
| JP2008125001A (en) * | 2006-11-15 | 2008-05-29 | Fujitsu Ltd | Serial data receiving circuit and serial data receiving method |
| JP2008258692A (en) * | 2007-03-30 | 2008-10-23 | Nec Corp | Clock changing circuit |
| CN106953636A (en) * | 2016-12-30 | 2017-07-14 | 中国电子科技集团公司第四十三研究所 | It is a kind of with driving source, the R/D converters of parallel/serial numeral output and its implementation |
-
2000
- 2000-04-25 JP JP2000124848A patent/JP2001308719A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006303915A (en) * | 2005-04-20 | 2006-11-02 | Ricoh Co Ltd | Semiconductor device, image reader, and copying machine |
| JP2008125001A (en) * | 2006-11-15 | 2008-05-29 | Fujitsu Ltd | Serial data receiving circuit and serial data receiving method |
| US7528748B2 (en) | 2006-11-15 | 2009-05-05 | Fujitsu Microelectronics Limited | Serial data receiving circuit and serial data receiving method |
| JP2008258692A (en) * | 2007-03-30 | 2008-10-23 | Nec Corp | Clock changing circuit |
| CN106953636A (en) * | 2016-12-30 | 2017-07-14 | 中国电子科技集团公司第四十三研究所 | It is a kind of with driving source, the R/D converters of parallel/serial numeral output and its implementation |
| CN106953636B (en) * | 2016-12-30 | 2023-10-27 | 中国电子科技集团公司第四十三研究所 | R/D converter with excitation source and parallel/serial digital output and implementation method thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS59157811A (en) | Data interpolating circuit | |
| JP2001126491A (en) | Shift register and its control method | |
| JPS6364413A (en) | Sequential approximation registor | |
| JP2001308719A (en) | Signal processor | |
| JP3600233B2 (en) | Signal processing device | |
| JP3600234B2 (en) | Audio equipment | |
| JP4908056B2 (en) | Semiconductor device and test execution method for semiconductor device | |
| JP2000304831A (en) | Test circuit | |
| JPH0661871A (en) | Parallel serial data conversion circuit | |
| JP3043533B2 (en) | Shift register circuit | |
| JP4461928B2 (en) | FIR filter | |
| JP4315352B2 (en) | Digital filter and information communication equipment | |
| CN115412093A (en) | Ramp signal generating circuit | |
| KR100199187B1 (en) | Frame shift sync. circuit of digital transmission system | |
| JP3201445B2 (en) | Chattering prevention circuit | |
| JPH09147594A (en) | Shift register circuit | |
| JPH0757492A (en) | Data shifting circuit | |
| JP2001167570A (en) | Line memory device | |
| JPH01314023A (en) | Digital signal processing circuit | |
| JP2008109563A (en) | Counter | |
| JP2003168957A (en) | Digital filter and information communication equipment | |
| JPH118548A (en) | Counter | |
| JPH10177470A (en) | Circuit for converting data and its method | |
| JPH05206871A (en) | Viterbi decoding circuit | |
| JPH0581864A (en) | Memory |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040126 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040210 |