JP3596209B2 - スイッチ回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、マイクロ波等の高周波を扱うスイッチ回路に関し、特に高アイソレーションを必要としたり、スイッチオフ時に整合していることが要求される場合などに用いて好適なスイッチ回路に関する。
【０００２】
【従来の技術】
近年、マイクロ波等の高周波を扱うスイッチ回路のスイッチング素子として、ガリウム砒素（ＧａＡｓ）からなるＦＥＴ（電界効果トランジスタ）が用いられることが多くなった。特に、その集積化による回路の小型化、高性能化、低コスト化への期待等により、ＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ） スイッチが重要視されている。
【０００３】
同じスイッチＩＣと言っても、その必要とされる性能や機能等により、様々な回路構成が採られる。一般に、スイッチ用のＧａＡｓからなるＦＥＴの等価回路は、簡単には、オン時にはシリーズに接続される抵抗Ｒｏｎ、オフ時にはシリーズに接続される容量Ｃｏｆｆとして表せる。一例として、オン時の抵抗Ｒｏｎが２Ωｍｍ、オフ時の容量Ｃｏｆｆが３００ｆＦ／ｍｍ程度となる。
【０００４】
最近、携帯電話等、パーソナル通信が盛んになってきているが、これらが用いられている通信帯域は殆ど２ＧＨｚ以下である。このような周波数帯域で比較的大きなアイソレーションを必要とし、しかも、オフのポートを５０Ω整合させる場合には、例えば、図６に示すような回路構成のスイッチ回路が用いられる。
【０００５】
すなわち、図６において、第１の入出力端子６１と第２の入出力端子６２との間には、ＦＥＴＱ６１およびＦＥＴＱ６２が直列に接続されている。これらＦＥＴＱ６１，Ｑ６２の共通接続点とグランドとの間にはシャントＦＥＴＱ６３が接続され、第２の入出力端子６２とグランドとの間にはシャントＦＥＴＱ６４が抵抗Ｒ６９と直列に接続されている。ＦＥＴＱ６１〜Ｑ６４の各ゲートには、抵抗Ｒ６１〜Ｒ６４がそれぞれ接続されている。
【０００６】
同様にして、第１の入出力端子６１と第３の入出力端子６３との間には、ＦＥＴＱ６５およびＦＥＴＱ６６が直列に接続されている。これらＦＥＴＱ６５，Ｑ６６の共通接続点とグランドとの間にはシャントＦＥＴＱ６７が接続され、第３の入出力端子６３とグランドとの間にはシャントＦＥＴＱ６８が抵抗Ｒ７０と直列に接続されている。ＦＥＴＱ６５〜Ｑ６８の各ゲートには、抵抗Ｒ６５〜Ｒ６８がそれぞれ接続されている。
【０００７】
上述した回路構成において、第１の入出力端子６１と第２の入出力端子６２の間の経路を導通させる場合、シリーズＦＥＴＱ６１，Ｑ６２およびシャントＦＥＴＱ６７，Ｑ６８をオン状態とし、シャントＦＥＴＱ６３，Ｑ６４およびシリーズＦＥＴＱ６５，Ｑ６６をオフ状態とする。シリーズＦＥＴＱ６１，Ｑ６２がオン状態であることにより、この経路での損失はなく、また、シャントＦＥＴＱ６３，Ｑ６４がオフ状態であるので、経路からグランドへの信号の洩れは少ない。したがって、第１の入出力端子６１と第２の入出力端子６２の間の経路が導通状態となる。
【０００８】
一方、第１の入出力端子６１と第３の入出力端子６３の間の経路では、シリーズＦＥＴＱ６５，Ｑ６６がオフ状態となるため、この経路自体は非導通状態であるが、信号周波数が高くなるにしたがってシリーズＦＥＴＱ６５，Ｑ６６のオフ容量を介して信号が洩れ、アイソレーション特性が悪化する。このため、シャントＦＥＴＱ６７が設けられており、このシャントＦＥＴＱ６７がオンとなることにより、シリーズＦＥＴＱ６５を洩れてきた信号はグランドに引き込まれ、大きなアイソレーションを確保できる。さらに、オン状態のシャントＦＥＴＱ６８はシリーズＦＥＴＱ６６から洩れてきた信号をグランドへ引き込み、アイソレーションを向上させる。
【０００９】
また、第３の入出力端子６３から見たインピーダンスは、オフ状態にあるシリーズＦＥＴＱ６６により、このＦＥＴＱ６６よりもＩＣ内側のインピーダンスが見えないため、近似的には、Ｒ７０（＝５０Ω）だけが見えることから５０Ωに見え、伝送線路のインピーダンスが５０Ωならば整合することになる。以上のように、図６の回路により、オフポートの５０Ω整合と大きなアイソレーションが実現できる。この回路のアイソレーション特性を図７に示す。この図７から明らかなように、２ＧＨｚにおけるアイソレーションは、６６ｄＢと大きくとれている。
【００１０】
上記の回路例では、ＦＥＴスイッチの実装は理想的であるとしている。しかしながら、実際には、様々な寄生成分が付加されるため、これらを無視できなくなる。例えば、携帯電話端末等では、端末の価格低下に伴い、そこで使われるＩＣも低コスト化が要求される。このため、高周波特性が優れたセラミックパッケージ等はコスト的に見合わないことから、安価なプラスチックモールドパッケージが用いられることが多い。この場合、スイッチの特性に特に影響を与える寄生成分は、ＩＣの信号端子や、グランド端子とＩＣ外部の間にシリーズに存在するインダクタンス成分である。これは、ＩＣチップとパッケージのＩ／Ｏピン間を接続するワイヤ、パッケージのピン等に起因する。例えば、ワイヤ１本で１ｎＨ以上となる。
【００１１】
図８は、チップ上でグランドを共通にした場合の従来例であり、図中、図６と同等部分には同一符号を付して示してある。このように、チップ上でグランドを共通にした場合、チップ上の共通グランドとＩＣ外部のグランドとの間に寄生インダクタンスＬｂが介在する。この場合のアイソレーション特性を図９に示す。この図９から、僅かな寄生インダクタンスによって大きくアイソレーションが劣化していることがわかる。例えば、寄生インダクタンスＬｂが０．５ｎＨで、アイソレーションが３３ｄＢまで悪化している。
【００１２】
この原因は、チップ上の共通グランドとＩＣ外部のグランドとの間に寄生インダクタンスＬｂが介在することにより、チップ上の共通グランドがグランドとして十分でないためである。一例として、第１の入出力端子６１と第２の入出力端子６２の間の経路が導通となる場合について説明する。このとき、オン側のシャントＦＥＴＱ６３，Ｑ６４、さらにオフ側のシャントＦＥＴＱ６７から、信号がチップ上の共通グランドに洩れてくる。このチップ上の共通グランドがグランドとして不十分であるため、この洩れた信号がオン状態のシャントＦＥＴＱ６８を介して、第３の入出力端子６３に洩れてアイソレーションを劣化させてしまう。このように、チップ上でグランドを共通にした従来例では、大きなアイソレーションを得るのは難しい。
【００１３】
以上のようなアイソレーションの劣化を防ぐためになされた従来例として、図１０に示す回路構成のものがある。この従来例では、各シャントＦＥＴＱ６３，Ｑ６４，Ｑ６７，Ｑ６８のグランド側を、寄生インダクタンスＬｂを介して直接に理想的なグランドに接続した構成を採っている。実際には、ＩＣ上の各シャントＦＥＴＱ６３，Ｑ６４，Ｑ６７，Ｑ６８のグランド側を、直接ＩＣのＩ／Ｏピンにワイヤを介して接続した構成となっている。この場合のアイソレーション特性は、図１１から明らかなように、大きく改善されていることがわかる。
【００１４】
一例として、寄生インダクタンスＬｂが０．５ｎＨの場合、約６０ｄＢのアイソレーションが得られている。しかし、この場合は、シャントＦＥＴの数だけグランドのＩ／Ｏピンが必要となるため、パッケージのピン数が増加し、パッケージの大型化につながる。これは、携帯端末のように、デバイスの小型化が要求される場合には、特に不都合である。
【００１５】
また、ＩＣ上のグランドは独立にして、ＩＣのグランドとなっているダイパッドにそれぞれワイヤによって接続する方法もある。この方法によれば、大きくアイソレーションは改善され、ＩＣパッケージのＩ／Ｏピンの数を減らすことができる。しかし、図９からわかるように、僅かな寄生インダクタンスＬｂによってアイソレーションは大きく劣化しており、また、ダイパッドとＩＣ外部の理想グランドの間にも、ワイヤ程ではないが、ある程度の寄生インダクタンスの介在は避けられない。その結果、非常に大きなアイソレーション特性を得ることはできない。
【００１６】
【発明が解決しようとする課題】
準マイクロ波帯で用いられるスイッチ回路において、図８に示すように、チップ上のグランドを共通化した場合には、大きなアイソレーションを得ることは困難である。この場合、共通グランドとパッケージのダイパッドとを接続するワイヤの本数を増やせば、アイソレーションを改善することはできるが、図９からわかるように、非常に大きいアイソレーションを得ることはできない。
【００１７】
さらに、ワイヤの本数を増やせば、ワイヤのインダクタンスは減少し、アイソレーション特性はかなり改善されるが、チップ上にワイヤ用のパッドの数が増すため、チップサイズが増大し、さらにコストアップにつながる。また、図１０の場合は、パッケージのピン数が多くなるため、パッケージの大型化につながる。これは、携帯端末のように、デバイスの小型化が要求される場合には、特に不都合である。以上にように、従来の技術では、準マイクロ波帯で、高アイソレーション化、低コスト化、デバイスの小型化の実現は困難であった。
【００１８】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、安価なプラスチックモールドパッケージを用いた場合でも、非常に大きなアイソレーション特性を持つスイッチ回路を提供することにある。
【００１９】
【課題を解決するための手段】
本発明によるスイッチ回路は、チップ上にＩＣ化されたスイッチ回路であって、少なくとも第１，第２，第３の入出力端子と、第１，第２の入出力端子間に直列に接続された少なくとも２つのスイッチング素子を含む第１の信号経路と、第１，第３の入出力端子間に直列に接続された少なくとも２つのスイッチング素子を含む第２の信号経路と、第１の信号経路中の第１の入出力端子に接続されたスイッチング素子の第２の入出力端子側の端部とチップ上の共通グランドとの間に接続された第１のスイッチング素子と、第１の信号経路中の第２の入出力端子に接続されたスイッチング素子の第２の入出力端子側の端部とチップ外のグランドとの間に接続された第２のスイッチング素子と、第２の信号経路中の第１の入出力端子に接続されたスイッチング素子の第３の入出力端子側の端部とチップ上の共通グランドとの間に接続された第３のスイッチング素子と、第２の信号経路中の第３の入出力端子に接続されたスイッチング素子の第３の入出力端子側の端部とチップ外のグランドとの間に接続された第４のスイッチング素子とを備えた構成となっている。
【００２０】
上記構成のスイッチ回路において、第１，第２の信号経路中の第１の入出力端子側の第１，第３のスイッチング素子のグランド側を、チップ上の共通グランドに接続することで、第１，第３のスイッチング素子のグランド側をダイパッドへ接続する際のワイヤ長を短く設定でき、しかもＩＣパッケージのピン数を少なくできる。一方、第１，第２の信号経路中の第２，第３の入出力端子側の第２，第４のスイッチング素子のグランド側を、チップ外のグランドに接続することで、不十分なグランドからの信号の回り込みがない。
【００２１】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照しつつ詳細に説明する。図１は、本発明の一実施形態を示す回路図である。
【００２２】
図１において、第１の入出力端子１１と第２の入出力端子１２との間の第１の信号経路１４には、ＦＥＴＱ１１およびＦＥＴＱ１２が直列に接続されている。これらＦＥＴＱ１１，Ｑ１２の共通接続点と共通グランドとの間にはシャントＦＥＴＱ１３が接続され、第２の入出力端子１２とＩＣ外部のグランドとの間にはシャントＦＥＴＱ１４が整合用の抵抗Ｒ１９と直列に接続されている。なお、抵抗Ｒ１９および共通グランドとＩＣ外部のグランドとの間には、寄生インダクタンスＬｂが介在している。ＦＥＴＱ１１〜Ｑ１４の各ゲートには、抵抗Ｒ１１〜Ｒ１４がそれぞれ接続されている。
【００２３】
同様にして、第１の入出力端子１１と第３の入出力端子１３との間の第２の信号経路１５には、ＦＥＴＱ１５およびＦＥＴＱ１６が直列に接続されている。これらＦＥＴＱ１５，Ｑ１６の共通接続点と共通グランドとの間にはシャントＦＥＴＱ１７が接続され、第３の入出力端子１３とＩＣ外部のグランドとの間にはシャントＦＥＴＱ１８が整合用の抵抗Ｒ２０と直列に接続されている。なお、抵抗Ｒ２０とＩＣ外部のグランドとの間には、寄生インダクタンスＬｂが介在している。ＦＥＴＱ１５〜Ｑ１８の各ゲートには、抵抗Ｒ１５〜Ｒ１８がそれぞれ接続されている。
【００２４】
上述した構成において、スイッチング素子であるＦＥＴＱ１１，Ｑ１２，Ｑ１５，Ｑ１６およびシャントＦＥＴＱ１３，Ｑ１４，Ｑ１７，Ｑ１８として、ガリウム砒素（ＧａＡｓ）からなる例えばジャンクションＦＥＴが用いられる。そして、これらジャンクションＦＥＴは、抵抗Ｒ１１〜Ｒ２０などと共にＭＭＩＣとして構成される。
【００２５】
ここで、第１の信号経路１４において、シリーズＦＥＴＱ１１とシャントＦＥＴＱ１３が対をなし、シリーズＦＥＴＱ１２とシャントＦＥＴＱ１４が対をなしている。同様に、第２の信号経路１５において、シリーズＦＥＴＱ１５とシャントＦＥＴＱ１７が対をなし、シリーズＦＥＴＱ１６とシャントＦＥＴＱ１８が対をなしている。
【００２６】
図２は、上記構成のスイッチＩＣの実装構造を示す概念図であり、図中、図１と同等部分には同一符号を付して示してある。図２において、ＩＣパッケージ２１内には、ＩＣチップ２２を搭載したダイパッド２３が実装されており、このダイパッド２３はＩＣ外部のグランドに接続されている。ＩＣパッケージ２１は、ＩＣ外部のグランドに接続された例えば２本の第１，第２のグランド端子（ピン）２４−１，２４−２を有している。
【００２７】
また、ＩＣチップ２２は、例えば４本の第１〜第４のグランド２５−１〜２５−４を有している。第１のグランド２５−１は、ワイヤ２６によってダイパッド２３に接続されている。第２のグランド２５−２は、ワイヤ２７によってＩＣパッケージ２１上の第１のグランド端子２４−１に接続されている。第３のグランド２５−３は、ワイヤ２８によってダイパッド２３に接続されている。第４のグランド２５−４は、ワイヤ２９によってＩＣパッケージ２１上の第２のグランド端子２４−２に接続されている。
【００２８】
ＩＣチップ２２上において、第１の信号経路１４側のシャントＦＥＴＱ１３のドレイン／ソースは、第１のグランド２５−１に接続されている。シャントＦＥＴＱ１４のドレイン／ソースは、抵抗Ｒ１９を介して第２のグランド２５−２に接続されている。同様にして、第２の信号経路１５側のシャントＦＥＴＱ１７のドレイン／ソースは第３のグランド２５−３に接続され、シャントＦＥＴＱ１８のドレイン／ソースは抵抗Ｒ２０を介して第４のグランド２５−４に接続されている。
【００２９】
上記構成の本実施形態に係るスイッチ回路において、第１の入出力端子１１と第２の入出力端子１２の間の第１の信号経路１４を導通させる場合、シリーズＦＥＴＱ１１，Ｑ１２およびシャントＦＥＴＱ１７，Ｑ１８をオン状態とし、シャントＦＥＴＱ１３，Ｑ１４およびシリーズＦＥＴＱ１５，Ｑ１６をオフ状態とする。シリーズＦＥＴＱ１１，Ｑ１２がオン状態であることにより、この第１の信号経路１４での損失はなく、また、シャントＦＥＴＱ１３，Ｑ１４がオフ状態であるので、信号経路からグランドへの信号の洩れは少ない。したがって、第１の入出力端子１１と第２の入出力端子１２の間の経路が導通状態となる。
【００３０】
一方、第１の入出力端子１１と第３の入出力端子１３の間の第２の信号経路１５では、シリーズＦＥＴＱ１５，Ｑ１６がオフ状態となるため、この経路自体は非導通状態である。ここで、信号周波数が高くなると、これに連れてシリーズＦＥＴＱ１５，Ｑ１６のオフ容量を介して信号が洩れる。ところが、シャントＦＥＴＱ１７がオン状態にあることにより、シリーズＦＥＴＱ１５を洩れてきた信号はこのシリーズＦＥＴＱ１７を通してグランドに引き込まれ、大きなアイソレーションを確保できる。さらに、オン状態のシャントＦＥＴＱ１８はＦＥＴＱ１６から洩れてきた信号をグランドへ引き込み、アイソレーションを向上させる作用をなす。
【００３１】
上述したように、第１，第２の信号経路１４，１５において、第１の入出力端子１１側のシャントＦＥＴＱ１３，Ｑ１７のグランド側を、ワイヤ２６，２８によってダイパッド２３へ接続したことにより、ワイヤ２６，２８の長さを短くできるので、寄生インダクタンスＬｂを小さくできる。その結果、高アイソレーション化に寄与できる。図３に、アイソレーション特性を示す。この図から明らかなように、かなり大きなアイソレーションが実現できていることがわかる。例えば、ワイヤの寄生インダクタンスＬｂが０．５ｎＨの場合でも、約５５ｄＢのアイソレーションが実現できる。
【００３２】
また、第２，第３の入出力端子１２，１３側のシャントＦＥＴＱ１４，Ｑ１８のグランド側を、ワイヤ２７，２９によってＩＣパッケージ２１上の第１，第２のグランド端子２４−１，２４−２に接続したことで、不十分なグランドからの信号の回り込みがないため、アイソレーションを劣化させることもない。しかも、全てのシャントＦＥＴのグランド側をＩＣパッケージ２１のＩ／Ｏピンに接続する訳ではないため、ピン数が少なくて済み、ＩＣパッケージ２１の小型化に寄与できる。
【００３３】
なお、上記実施形態では、各信号経路に設けられるシリーズＦＥＴとシャントＦＥＴの対を２組設けた場合について説明したが、３組以上設けた構成であっても良い。図４は、シリーズＦＥＴとシャントＦＥＴの対を４組設けた場合の回路図である。この場合には、第１の入出力端子１１側の３組についてのシリーズＦＥＴのグランド側を、ダイパッド上の共通グランドに接続することにより、上記実施形態の場合と同様の作用効果を奏する。なお、共通グランドに接続するのは必ずしも第１の入出力端子１１側の３組全てについてである必要はなく、３組のうちの少なくとも１組についてであれば良い。
【００３４】
また、上記実施形態においては、信号経路として、第１の入出力端子１１と第２の入出力端子１２との間の第１の信号経路１４と、第１の入出力端子１１と第３の入出力端子１３との間の第２の信号経路１５の２つを有する構成としたが、これに限定されるものではなく、第１の入出力端子１１を基点とする信号経路が３経路以上であっても良い。
【００３５】
ところで、一般的に、ＧａＡｓのＦＥＴを駆動するためには負電源を必要とする。そこで、図５に示すように、各信号経路１４，１５とグランドとの間に配されたシャントＦＥＴＱ１３，Ｑ１４，Ｑ１７，Ｑ１８とグランド領域との間にコンデンサＣ１１，Ｃ１２，Ｃ１３，Ｃ１４を設けた構成を採ることにより、当該スイッチＩＣを直流的に分離できるので、ＧａＡｓのＦＥＴを正電源のみでコントロールできることになる。
【００３６】
【発明の効果】
以上説明したように、本発明によれば、第１，第２の信号経路中の第１の入出力端子側の第１，第３のスイッチング素子のグランド側をチップ上の共通グランドに接続する一方、第２，第３の入出力端子側の第２，第４のスイッチング素子のグランド側をチップ外のグランドに接続するようにしたことにより、第１，第３のスイッチング素子のグランド側をダイパッドへ接続する際のワイヤ長を短く設定できるとともに、ＩＣパッケージのピン数を少なくでき、しかも不十分なグランドからの信号の回り込みもないため、安価なプラスチックモールドパッケージを用いた場合でも、非常に大きなアイソレーション特性を持つスイッチＩＣを実現でき、しかもＩＣの低コスト化、小型化に大きく寄与できる。
【図面の簡単な説明】
【図１】本発明の一実施形態を示す回路図である。
【図２】本発明に係るスイッチＩＣの実装構造を示す概念図である。
【図３】本発明に係るアイソレーション特性図である。
【図４】本発明の変形例を示す回路図である。
【図５】本発明の他の変形例を示す回路図である。
【図６】理想的な実装の場合の回路図である。
【図７】理想的な実装の場合のアイソレーション特性図である。
【図８】一従来例を示す回路図である。
【図９】一従来例に係るアイソレーション特性図である。
【図１０】他の従来例を示す回路図である。
【図１１】他の従来例に係るアイソレーション特性図である。
【符号の説明】
１１ 第１の入出力端子 １２ 第２の入出力端子
１３ 第３の入出力端子 １４ 第１の信号経路 １５ 第２の信号経路２１ ＩＣパッケージ ２２ ＩＣチップ ２３ ダイパッド
２６，２７，２８，２９ ワイヤ Ｌｂ 寄生インダクタンス
Ｑ１１，Ｑ１２，Ｑ１５，Ｑ１６ シリーズＦＥＴ
Ｑ１３，Ｑ１４，Ｑ１７，Ｑ１８ シャントＦＥＴ

Claims (5)

1. チップ上にＩＣ化されたスイッチ回路であって、
   少なくとも第１，第２，第３の入出力端子と、
   前記第１，第２の入出力端子間に直列に接続された少なくとも２つのスイッチング素子を含む第１の信号経路と、
   前記第１，第３の入出力端子間に直列に接続された少なくとも２つのスイッチング素子を含む第２の信号経路と、
   前記第１の信号経路中の前記第１の入出力端子に接続されたスイッチング素子の前記第２の入出力端子側の端部と前記チップ上の共通グランドとの間に接続された第１のスイッチング素子と、
   前記第１の信号経路中の前記第２の入出力端子に接続されたスイッチング素子の前記第２の入出力端子側の端部と前記チップ外のグランドとの間に接続された第２のスイッチング素子と、
   前記第２の信号経路中の前記第１の入出力端子に接続されたスイッチング素子の前記第３の入出力端子側の端部と前記チップ上の共通グランドとの間に接続された第３のスイッチング素子と、
   前記第２の信号経路中の前記第３の入出力端子に接続されたスイッチング素子の前記第３の入出力端子側の端部と前記チップ外のグランドとの間に接続された第４のスイッチング素子とを備えたことを特徴とするスイッチ回路。
2. 前記第１，第２の信号経路中の各スイッチング素子および前記第１，第２，第３，第４のスイッチング素子は、ガリウム砒素の電界効果トランジスタからなることを特徴とする請求項１記載のスイッチ回路。
3. 前記第１，第２の信号経路中の各スイッチング素子および前記第１，第２，第３，第４のスイッチング素子は、ジャンクション型電界効果トランジスタであることを特徴とする請求項２記載のスイッチ回路。
4. 前記第２，第４のスイッチング素子と前記チップ外のグランドとの間に整合用の抵抗を有することを特徴とする請求項１記載のスイッチ回路。
5. 前記第１，第２，第３，第４のスイッチング素子と前記共通グランド又は前記チップ外のグランドとの間にコンデンサを有することを特徴とする請求項２記載のスイッチ回路。

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