JP3592124B2

JP3592124B2 - Data conversion circuit

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Publication number: JP3592124B2
Application number: JP03429899A
Authority: JP
Inventors: 隆明川島
Original assignee: 日本電気エンジニアリング株式会社
Priority date: 1999-02-12
Filing date: 1999-02-12
Publication date: 2004-11-24
Anticipated expiration: 2019-02-12
Also published as: JP2000236310A

Description

【０００１】
【発明の属する技術分野】
本発明は、データ変換回路、特に通信衛星と地上間の無線通信等におけるデータフォーマット変換用データ変換回路に関する。
【０００２】
【従来の技術】
通信技術の発達により衛星通信を使用する無線通信が普及している。斯る衛星通信において、通信衛星から無線により送られて来るデータを地上通信用フォーマットに変換する従来技術は、例えば特開昭６０−２１４６９７号公報の「フォーマット変換機能付き時間スイッチ」に開示されている。この従来技術を図２６のブロック図に示す。
【０００３】
図２６に示す従来技術にあっては、時間スイッチメモリ（ＭＡ・ＭＢ）カウンタ（ＣＴＯ）２、制御メモリ（ＣＴ１）３、別のカウンタ（ＣＭ）４及び加算回路（ＡＤＤ）５を有する。時間スイッチメモリ１には、入力データが入力され、出力データが読み出されて出力される。
【０００４】
この時間スイッチメモリ１は、地上側フレームの整数倍の時間長を有し、無線側フレーム（ＴＤＭＡフレーム）毎に交互に書き込みと読み出しを行う２面メモリである。カウンタ２は時間スイッチメモリ１へのデータ書き込みアドレスＡＷを出力する。カウンタ４は、無線側フレームにおけるフレーム番号Ａｌを発生する。制御メモリ３は、時間スイッチ１に対して読み出しチャンネル番号Ｆｎを発生する。加算回路５は、これらフレーム番号Ａｌと読み出しチャンネル番号Ｆｎとを加算して、時間スイッチメモリ１に読み出しアドレスＡｐを出力する。
【０００５】
動作を説明すると、時間スイッチメモリ１を構成する２面メモリ１ａ、１ｂは、無線側フレーム毎に交互に書き込みと読み出しを行う。ある無線フレームにおいては、例えば時間スイッチメモリ１のメモリ１ａでは、カウンタ２が発生する書き込みアドレスＡｗにより、入力データの書き込みが行われる。他方、メモリ１ｂでは、加算回路５が発生する読み出しアドレスＡｐにより、書き込まれた内容（データ）が読み出される。このとき、加算回路５は、カウンタ４が発生する無線側フレームを、例えば１２５μｓ毎に分割した地上フレーム番号と制御メモリ３が発生する読み出しチャンネル番号Ｆｎを加算して読み出しアドレスＡｐを時間スイッチメモリ１に対して出力する。
【０００６】
次に、図２６のフォーマット変換回路の動作を示す図２７のタイミングチャートを参照して説明する。図２７（ａ）は、無線側（入力側）フレームであり、（ｂ）は地上側（出力側）フレームの例である。無線側フレーム（ａ）では、２ｍｓ周期のデータフォーマットであり、１フレームは、３２タイムスロットで構成される。１タイムスロットは、１６バイトのデータで構成される。即ち、入力の無線側フレームは３２タイムスロットＢ１〜Ｂ３２から成る。
【０００７】
出力の地上側フレームは、３２タイムスロットで構成される。例えば、地上側のタイムスロットｉに、Ｂ１がタイムスロットｊにＢ２が割り当てられると、タイムスロットｉにはタイムスロットＢ１のデータが１２５μｓ周期が１バイトずつ１、２、３、……と順次読み出され、タイムスロットｊには、タイムスロットＢ２のデータが１バイトずつａ、ｂ、ｃ、…と順次読み出される。
【０００８】
【発明が解決しようとする課題】
上述した従来技術の問題点は、無線側フレーム毎に交互に２面メモリの書き込みと読み出しが行われることである。その理由は、無線側フレーム毎に２面メモリの面切り替えをする為に、フォーマット交換には必ず無線フレーム分（図２７の例では２ｍｓ）の遅延が生じてしまう。この回路を音声回線に使用した場合には、遅延量が大きい為に、エコーが大きくなり、音声品質（音質）を劣化させてしまうこととなるからである。
【０００９】
また、無線通信をする相手側の装置にも同じ回路が使用される為に送信／受信で２倍の遅延量が生じ、音質劣化が一層大きくなる。
【００１０】
そこで、本発明の目的は、上述した従来回路における、無線側フレームから地上側フレームにデータフォーマット変換する際に、１無線フレーム分の遅延により生じる音声回路のエコーにより音質劣化を防止することが可能な音声回路に好適なデータ変換回路を提供することにある。
【００１１】
【課題を解決するための手段】
前述の課題を解決するため、本発明によるデータ変換回路は、次のような特徴的な構成を採用している。
【００１２】
（１）フレーム２の整数倍の時間を持つフレーム１から任意のタイムスロットデータを抽出し、フレーム２にフォーマット変換するデータ変換回路において、
２面メモリを設け、前記フレーム１のタイムスロットデータの書き込みが終わり次第、前記フレーム１の終了を待たずに前記２面メモリの面切り替えを前記フレーム２のタイムスロットデータ単位に切り替え、前記フレーム１のタイムスロットデータを前記２面メモリに書き込む際に、前記フレーム１側上位アドレスを前記２面メモリの切り替え、中位アドレスをタイムスロットアドレス及び下位アドレスをデータアドレスとし、３つのアドレスを制御するデータ変換回路。
【００１３】
（２）前記フレーム２のタイムスロットデータを前記２面メモリから読み出す際に、前記フレーム２側上位アドレス、中位アドレス及び下位アドレスを夫々前記２面メモリの切り替えアドレス、タイムスロットアドレス及びデータアドレスとして制御する上記（１）のデータ変換回路。
【００１４】
（３）前記２面メモリは、デュアルポートＲＡＭである上記（１）又は（２）のデータ変換回路。
【００１５】
（４）前記フレーム１及びフレーム２は、夫々無線側フレーム及び地上側フレームである上記（１）乃至（３）のいずれかのデータ変換回路。
【００１９】
以下、本発明によるデータ変換回路の好適実施形態例を図１乃至図２５を参照して構成及び動作を詳細に説明する。
【００２０】
【発明の実施の形態】
先ず、図１を参照して、本発明によるデータ変換回路の第１実施形態例のブロック図を説明する。このデータ変換回路は、デュアルポートＲＡＭ（ランダムアクセスメモリ）８、無線側上位アドレス制御部１０、無線側フレームカウンタ１１、無線側中位アドレス制御部１２、無線側下位アドレス制御部１３、無線側データ書き込み制御部１４及びシリアル／パラレル（Ｓ／Ｐ）変換レジスタ１５を有する。更に、地上側上位アドレス制御部２０、地上側フレームカウンタ２１、地上側中位アドレス制御部２２、地上側下位アドレス制御部２３、地上側データ読み出し制御部２４及びパラレル／シリアル（Ｐ／Ｓ）変換レジスタ２５を有する。
【００２１】
無線側上位アドレス制御部１０は、上位アドレス１１１をデュアルポートＲＡＭ８のＷＡ９端子及び地上側上位アドレス制御部２０に出力する。無線側フレームカウンタ１１は、データタイミング信号１１２を地上側上位アドレス制御部２０及び地上側下位アドレス制御部２３に出力すると共に、スタート信号１０３を無線側データ書き込み制御部１４に出力する。
【００２２】
無線側中位アドレス制御部１２は、デュアルポートＲＡＭ８のＷＡ８−ＷＡ４端子に中位アドレス１０６を出力する。無線側下位アドレス制御部１３は、無線側中位ドレス制御部１２に中位アドレスカウント信号１０８を出力し、下位アドレス１０５をデュアルポートＲＡＭ８のＷＡ３〜ＷＡ０端子に出力する。
【００２３】
また、無線側データ書き込み制御部１４は、下位アドレスカウント信号１０７を無線側下位アドレス制御部１３に出力し、書き込み信号１０４をデュアルポートＲＡＭ８のＷＲ端子に出力する。Ｓ／Ｐ変換レジスタ１５は、書き込みデータ１１０をデュアルポートＲＡＭ８のデータ（Ｄ７〜Ｄ０）端子に出力する。尚、無線側の各構成要素１０〜１５にはクロック１０２が入力され、構成要素１０〜１３にはフレームパルス１０１が入力される。また、Ｓ／Ｐ変換レジスタ１５には、入力データ（フレーム１）１０９が入力される。
【００２４】
次に、地上側について説明する。地上側上位アドレス制御部２０は、上位アドレス２１１をデュアルポートＲＡＭ８のＲＡ９端子に出力する。地上側フレームカウンタ２１は、スタート信号２０３を地上側データ読み出し制御部２４に出力する。地上側中位アドレス制御部２２は、中位アドレス２０６をデュアルポートＲＡＭ８のＲＡ８〜ＲＡ４端子と地上側下位アドレス制御部２３に出力する。
【００２５】
地上側下位アドレス制御部２３は、下位アドレス２０５をデュアルポートＲＡＭ８のＲＡ３〜ＲＡ０に出力する。また、地上側データ読み出し制御部２４は、読み出し信号２０４をＰ／Ｓ変換レジスタ２５とデュアルポートＲＡＭ８のＲＤ端子に出力し、アドレスカウント信号２０７を地上側中位アドレス制御部２２及び地上側下位アドレス制御部２３に出力する。
【００２６】
Ｐ／Ｓ変換レジスタ２５は、デュアルポートＲＡＭ８のＱ７〜Ｑ０端子から読み出しデータ２１０を受け、出力データ（フレーム２）２０９を出力する。尚、地上側の各構成要素２０〜２５にはクロック２０２が入力され、各構成要素２０−２３にはフレームパルス２０１が入力される。
【００２７】
図１に示す本発明によるデータ変換回路の第１実施形態例の動作を説明する前に、図１に関連する図２乃至図１８につき簡単に説明する。図２は、無線側フレーム（フレーム１）と地上側フレーム（フレーム２）のフレーム構成図を示す。図３は、フレーム１からフレームへの変換のイメージ図である。図４は、従来回路と本発明のデータ変換回路によるフォーマット変換による遅延量の比較図であって、（Ａ）は従来回路、（Ｂ）は本発明回路の例を示す。図５は、地上側読み出し上位アドレスの遷移図である。図６は、地上側読み出し中位アドレスと下位アドレスの遷移図である。図７は、図１における無線側上位アドレス制御部１０の詳細を示し、（Ａ）は構成図、（Ｂ）は動作説明図タイミングチャートである。図８は無線側フレームカウンタ１１の詳細を示し、（Ａ）は回路構成図、（Ｂ）は動作説明用タイミングチャートである。図９は、無線側中位アドレス制御部１２の詳細を示し、（Ａ）は構成図、（Ｂ）は動作説明用タイミングチャートである。図１０は、無線側下位アドレス制御部１３の詳細を示し、（Ａ）は構成図、（Ｂ）はタイミングチャートである。図１１は、無線側データ書き込み制御部１４の詳細を示し、（Ａ）は構成図、（Ｂ）はタイミングチャートである。図１２はＳ／Ｐ変換レジスタ１５の詳細を示し、（Ａ）は構成図、（Ｂ）はタイミングチャートである。図１３は、地上側上位アドレス制御部２０の詳細を示し、（Ａ）は構成図、（Ｂ）はタイミングチャートである。図１４は、図１における地上側フレームカウンタ２１の詳細を示し、（Ａ）は構成図、（Ｂ）はタイミングチャートである。図１５は、図１における地上側中位アドレス制御部２２の詳細を示し、（Ａ）は構成図、（Ｂ）はタイミングチャートである。図１６は、図１における地上側下位アドレス制御部２３の詳細を示し、（Ａ）は構成図、（Ｂ）はタイミングチャートである。図１７は、図１における地上側データ読み出し制御部２４の詳細を示し、（Ａ）は構成図、（Ｂ）はタイミングチャートである。図１８は、図１におけるＰ／Ｓ変換レジスタ２５の詳細を示し、（Ａ）は構成図、（Ｂ）タイミングチャートである。
【００２８】
次に、図１乃至図１８を参照して、本発明によるデータ変換回路の第１実施形態例の動作を説明する。ここで、Ｓ／Ｐ変換レジスタ１５に入力される入力データ１０９である無線側フレーム（又はフレーム１）は、２ｍｓ周期のデータフォーマットであり、１フレームは３２タイムスロットで構成され、１タイムスロットは１２８ビットで構成されるものとする（図２のフレーム１参照）。
【００２９】
一方、Ｐ／Ｓ変換レジスタ２５から出力データ２０９である地上側フレーム（又はフレーム２）は、１２５μｓ周期のデータフォーマットであり、１フレームは３２タイムスロットで構成され、１タイムスロットは８ビットで構成されるものとする（図２のフレーム２参照）。
【００３０】
先ず、無線側のデータ書き込み動作を説明する。無線側上位アドレス制御部１０は、図７の（Ａ）に示す如く３個のＤ形フリップフロップ（Ｆ／Ｆ）により構成され、フレームパルス１０１とクロック１０２を入力とし、フレームパルス１０１の周期でＨ（ハイレベル）及びＬ（ローレベル）の交番を行う上位アドレス１１１をデュアルポートＲＡＭ８のＷＡ９端子に出力する。
【００３１】
無線側フレームカウンタ１１は、図８（Ａ）に示す如く、Ｄ形Ｆ／Ｆ、カウンタ及びデコーダにより構成され、Ｄ形Ｆ／Ｆにフレームパルス１０１とクロック１０２が入力され、デュアルポートＲＡＭ８への書き込み開始を通知するスタート信号１０３を発生する。また、入力データ１０９内部のタイムスロット位置を示すタイミング信号１乃至タイミング信号１６から成るデータタイミング信号１１２を出力する。
【００３２】
この特例にあっては、データタイミング信号１１２は、２タイムスロット毎に個別に出力される。即ち、無線側フレーム中のタイムスロット数が３２タイムスロットである為に１６本の信号が出力される。
【００３３】
無線側データ書き込み制御部１４は、図１１（Ａ）に示す如く、２個のＤ形Ｆ／Ｆ、カウンタ及びデコーダで構成される。スタート信号１０３とクロック１０２とを入力とし、デュアルポートＲＡＭ８の書き込み（ＷＲ）端子への書き込み信号１０４と、無線側下位アドレス制御信号１３への下位アドレスカウント信号１０７を８クロック周期（１バイト周期）で出力する。
【００３４】
また、無線側下位アドレス制御部１３は、図１０（Ａ）に示す如く、３個のＤ形Ｆ／Ｆ、カウンタ、デコーダ及び微分回路により構成される。この無線側下位アドレス制御部１３は、上述した下位アドレスカウント信号１０７、フレームパルス１０１及びクロック１０２を入力とし、デュアルポートＲＡＭ８への下位アドレス１０５を８クロック周期（１バイト周期）で更新して出力し、中位アドレスカウント信号１０８を１２８クロック周期（３２バイト周期）で無線側中位アドレス制御部１２に出力する。
【００３５】
一方、無線側中位アドレス制御部１２は、図９（Ａ）に示す如く３個のＤ形Ｆ／Ｆとカウンタにより構成され、上述した中位アドレスカウント信号１０８、フレームパルス１０１及びクロック１０２を入力する。この無線側中位アドレス制御部１２は、デュアルポートＲＡＭ８へ中位アドレス１０６を１２８クロック周期（３２バイト周期）で更新して出力する。
【００３６】
Ｓ／Ｐ変換レジスタ１５は、図１２（Ａ）に示す如く、シフトレジスタで構成される。このＳ／Ｐ変換レジスタ１５は、入力データ１０９をクロック１０２により、リタイミングして、シリアルから８ビットパラレルに変換して書き込みデータ１１０としてデュアルポートＲＡＭ８に出力する。
【００３７】
デュアルポートＲＡＭ８へのデータ書き込みは、フレームパルス１０１の周期で、Ｈ及びＬの交番を行う上位アドレス１１１と、１２８クロック周期（１バイト周期）で更新する下位アドレス１０５と、８クロック周期（１バイト周期）で発生する書き込み信号１０４と、８ビットパラレルに変換した書き込みデータ１１０により行う。
【００３８】
次に、地上側のデータ読み出し動作について説明する。地上側上位アドレス制御部２０は、図１３（Ａ）に示す如く、３個のＤ形Ｆ／Ｆ、ＡＮＤゲート及びセレクタで構成される。この地上側上位アドレス制御部２０は、フレームパルス２０１、クロック２０２、中位アドレス２０６、上位アドレス１１１及びデータタイミング信号１１２により動作する。
【００３９】
地上側上位アドレス制御部２０は、内部にデータタイミング信号１１２の数量と同数（この例では１６個）のラッチ回路を有し、各ラッチ回路に該当するデータタイミング信号１１２が入力されると、その直後に入力されるフレームパルス２０１のタイミングで上位アドレス１１１をラッチする。これら各ラッチ回路でラッチされた値は、地上側上位アドレス制御部２０内部のセレクタ回路で、中位アドレス２０６の値により選択され、上位アドレス２１１として出力する。
【００４０】
地上側フレームカウンタ２１は、図１４（Ａ）に示す如く、Ｄ形Ｆ／Ｆ、カウンタ及びデコーダにて構成される。この地上側フレームカウンタ２１は、フレームパルス２０１及びクロック２０２を入力とし、デュアルポートＲＡＭ８からのデータ読み出し開始を通知するスタート信号２０３を地上側データ読み出し制御部２４に出力する。
【００４１】
地上側データ読み出し制御部２４は、図１７（Ａ）に示す如く、カウンタ、デコーダ及び２個のＤ形Ｆ／Ｆで構成され、スタート信号２０３及びクロック２０２により、デュアルポートＲＡＭ８からの読み出し信号２０４とアドレスカウント信号２０７を８クロック周期（１バイト周期）で夫々地上側中位アドレス制御部２２及び地上側下位アドレス制御部２３とＰ／Ｓ変換レジスタ２５及びデュアルポートＲＡＭ８に出力する。
【００４２】
地上側下位アドレス制御部２３は、図１６に示す如く、２個のＤ形Ｆ／Ｆ、ＮＡＮＤゲート、カウンタ及びセレクタ回路により構成される。この地上側下位アドレス制御部２３は、フレームパルス２０１、クロック２０２、アドレスカウント信号２０７、中位アドレス２０６及びデータタイミング信号１１２を入力とする。
【００４３】
この地上側下位アドレス制御部２３は、内部にデータタイミング信号１１２の数量と同数（１６個）のカウンタ回路を有し、該当するカウンタ回路にデータタイミング信号１１２が入力されると、その直後に入力されるフレームパルス２０１のタイミングでカウンタの初期値（この例では０）を設定し、アドレスカウント信号２０７の入力により、カウンタ回路の値の加算（カウントアップ）を行う。この内部カウンタのカウント（計数）値は、地上側下位アドレス制御部２３内部のセレクタ回路で中位アドレス２０６の値により選択され、下位アドレス２０５として出力される。
【００４４】
地上側中位アドレス制御部２２は、図１５に示す如く、カウンタにより構成され、フレームパルス２０１、クロック２０２及びアドレスカウント信号２０７を入力とし、中位アドレス２０６を８クロック周期（１バイト周期）で更新して出力する。
【００４５】
Ｐ／Ｓ変換レジスタ２５は、図１８に示す如く、シフトレジスタにより構成され、デュアルポートＲＡＭ８からの読み出しデータ２１０を読み出し信号２０４とクロック２０２でラッチして、８ビットパラレルからシリアルに変換して、出力データ２０９として出力する。
【００４６】
デュアルポートＲＡＭ８からのデータ読み出しは、上位アドレス１１１をデータタイミング信号１１２とフレームパルス２０１によりラッチし、中位アドレス２０６により選択する上位アドレス２１１と、８クロック周期（１バイト周期）で更新する中位アドレス２０６と、データタイミング信号１１２及びフレームパルス２０１で初期化し、中位アドレス２０６により選択する下位アドレス２０５と、８クロック周期（１バイト周期）で発生する読み出し信号２０４とにより、８ビットパラレルの読み出しデータ２１０が読み出される。
【００４７】
この実施形態例のデータ変換回路は、データタイミング信号１１２につき上述した如く、無線側タイムスロットデータがデュアルポートＲＡＭ８に２タイムスロット書き込まれる毎にデータタイミング信号１１２に発生する構成である。同様に、地上側タイムスロットデータをデュアルポートＲＡＭ８から読み出す際のアドレス動作も２タイムスロット毎の動作になる。図５の上位のアドレス２１１の遷移と図６の下位アドレス２０５の遷移が、地上側タイムスロットデータで２タイムスロット周期毎に変化するのはこの為である。
【００４８】
この実施形態例のデータ変換回路では、図１６（Ａ）でアドレスカウンタ回路の最下位出力（Ｑ０）を使用しないことと、図１３及び図１６のセレクタ回路の選択条件に中位アドレス２０６の最下位の出力を使用しないことにより実施している。この実施形態例のデータタイミング信号１１２を無線側１タイムスロット毎に出力する場合には、上述未使用信号も使用することになる（１タイムスロット毎に処理を行う為である）。
【００４９】
次に、図１９乃至図２５を参照して、本発明によるデータ変換回路の他の実施形態例を説明する。図１９乃至図２２は、本発明によるデータ変換回路の第２実施形態例を示し図２３乃至図２５は、本発明によるデータ変換回路の第３実施形態例を示す。
【００５０】
図１９は、本発明によるデータ変換回路の第２実施形態例の構成（ブロック）図を示し、図２０は、図１におけるデータ変換回路のデータフォーマット変換のイメージ図である。また、図２１は無線側フレームカウンタ１１’のブロック図（Ａ）と動作タイミングチャート（Ｂ）である。図２２は、無線側中位アドレス制御部１２’の構成図（Ａ）及び動作タイミングチャート（Ｂ）である。尚、第２実施形態例は、第１実施形態例と類似するので、対応素子には、同様参照符号を附している。
【００５１】
図２０から明らかな如く、無線側フレーム（フレーム１）は、第１実施形態例の２，０４８ＭＨｚの倍の４，０９６ＭＨｚのクロック速度であり、周期２ｍｓ、フレーム長８．１９２ビット、タイムスロット数６４個及びタイムスロット長１２８ビットである。他方、地上側フレーム（フレーム２）の構成は、第１実施形態例の場合と同じである。又、データフォーマット変換は、フレーム１の前半のタイムスロット（１乃至３２）をフレーム２のタイムスロット（１乃至３２）に変換する（図２０参照）。
【００５２】
第２実施形態例の動作を行う為に、図１９のデュアルポートＲＡＭ８の書き込み側アドレスＷＡ４〜ＷＡ１０と、読み出し側アドレスＲＡ４〜ＲＡ１０が変更されている。図２１に示す如く、無線側フレームカウンタ１１’がカウントする周期が８，１９２ビットとなり、タイムスロット１〜３２の偶数タイムスロットの直後に１６個のデータタイミング信号１１２（タイミング信号１乃至タイミング信号１６）を出力する。また、図２２に示す如く無線側中位アドレス制御部１２’が６ビットの中位アドレス１０６を出力する（尚、第１実施形態例の中位アドレス１０６は５ビットである）。斯る構成により、図２０に示す如きデータフォーマット変換を行う。
【００５３】
次に、図２３乃至図２５を参照して、本発明によるデータ変換回路の第３実施形態例を説明する。この実施形態例も、第１及び第２実施形態例と類似するので対応する素子には同様の参照符号を使用する。図２４に示す如く、フレーム１、即ち無線側フレームは、クロック速度４，０９６ＭＨｚ、周期２ｍｓ、フレーム長８，１９２ビット、タイムスロット数６４個及びタイムスロット長１２８ビットである。地上側フレーム（フレーム２）は、第１実施形態例と同じ構成である。
【００５４】
図２４のデータフォーマット変換は、フレーム１の奇数タイムスロット（１、３、５、……６３）をフレーム２のタイムスロット（１〜３２）に変換する。第３実施形態例の動作を行う為に、図２３のブロック図において、デュアルポートＲＡＭ８の書き込み側アドレスＷＡ４〜ＷＡ１０と読み出し側アドレスＲＡ４〜ＲＡ１０が変更される。また、図２５の無線側フレームカウンタ１１’’がカウントする周期が８，１９２ビットとなり、タイムスロット１〜６４の４倍数のタイムスロットの直後に１６個のデータタイミング信号１１２（タイミング１〜タイミング１６）を出力する。図２２に示した無線側中位アドレス制御部１２が６ビットの中位アドレス１０６を出力する。これにより、図２４に示すデータフォーマット変更が実現する。
【００５５】
以上、本発明によるデータ変換回路のいくつかの実施形態例の構成及び動作を説明した。しかし、本発明は斯る特定実施形態例のみに限定されるものではなく、本発明の要旨を逸脱することなく種々の変形変更が可能であること当業者には容易に理解できよう。
【００５６】
【発明の効果】
上述の説明から理解される如く、本発明のデータ変換回路によると、図４に示す如く無線側フレームのタイムスロットデータをメモりに書き込み動作が終了した直後に、無線側フレームの終了を待たずに２面メモリの面切り替えを地上側フレームのタイムスロットデータ単位に切り替えを行い、地上側タイムスロットにデータを読み出すので、無線側フレームから地上側フレームへのフォーマット変換に要する遅延時間を最短にすることが可能になる。これにより、不要なエコーの発生が防止でき、例えば、音声回線により使用する場合に音声品質の向上が可能になるという実用上の顕著な効果を有する。
【図面の簡単な説明】
【図１】本発明によるデータ変換回路の第１実施形態例のブロック図である。
【図２】図１におけるデータ変換回路の無線側フレームと地上側フレームの構成図である。
【図３】図１におけるデータ変換回路の無線側フレームから地上側フレームへの変換のイメージ図である。
【図４】従来技術と本発明によるフォーマット変換に伴う遅延量の比較図である。
【図５】地上側読み出し上位アドレスの遷移図である。
【図６】地上側読み出し中位アドレスと下位アドレスの遷移図である。
【図７】図１におけるデータ変換回路の無線側上位アドレスカウンタの構成図（Ａ）及び動作タイミングチャート（Ｂ）である。
【図８】図１におけるデータ変換回路の無線側フレームカウンタの構成図（Ａ）及び動作タイミングチャート（Ｂ）である。
【図９】図１におけるデータ変換回路の無線側中位アドレス制御部の構成図（Ａ）及び動作タイミングチャート（Ｂ）である。
【図１０】図１におけるデータ変換回路の無線側下位アドレス制御部の構成図（Ａ）及び動作タイミングチャート（Ｂ）である。
【図１１】図１におけるデータ変換回路の無線側データ書き込み制御部の構成図（Ａ）及び動作タイミングチャート（Ｂ）である。
【図１２】図１におけるデータ変換回路のＳ／Ｐ変換レジスタの構成図（Ａ）及び動作タイミングチャート（Ｂ）である。
【図１３】図１におけるデータ変換回路の地上側上位アドレス制御部の構成図（Ａ）及び動作タイミングチャート（Ｂ）である。
【図１４】図１におけるデータ変換回路の地上側フレームカウンタの構成図（Ａ）及び動作タイミングチャート（Ｂ）である。
【図１５】図１におけるデータ変換回路の地上側中位アドレス制御部の構成図（Ａ）及び動作タイミングチャート（Ｂ）である。
【図１６】図１におけるデータ変換回路の地上側下位アドレス制御部の構成図（Ａ）及び動作タイミングチャート（Ｂ）である。
【図１７】図１におけるデータ変換回路の地上側データ読み出し制御部の構成図（Ａ）及び動作タイミングチャート（Ｂ）である。
【図１８】図１におけるデータ変換回路のＰ／Ｓ変換レジスタの構成図（Ａ）及び動作タイミングチャート（Ｂ）である。
【図１９】本発明によるデータ変換回路の第２実施形態例のブロック図である。
【図２０】図１９のデータ変換回路の無線側フレームから地上側フレームへの変換のイメージ図である。
【図２１】図１９のデータ変換回路の無線側フレームカウンタの構成図（Ａ）及び動作タイミングチャート（Ｂ）である。
【図２２】図１９のデータ変換回路の無線側中位アドレス制御部の構成図（Ａ）及び動作タイミングチャート（Ｂ）である。
【図２３】本発明によるデータ変換回路の第３実施形態例のブロック図である。
【図２４】図２３のデータ変換器路の無線側フレームから地上側フレームへの変換のイメージ図である。
【図２５】図２３のデータ変換回路の無線側フレームカウンタの構成図（Ａ）及び動作タイミングチャート（Ｂ）である。
【図２６】従来のフォーマット変換機能付き時間スイッチのブロック図である。
【図２７】図２６のフォーマット変換機能付き時間スイッチの動作説明図である。
【符号の説明】
８２面メモリ（デュアルポートＲＡＭ）
１０無線側上位アドレス制御部
１１、１１’１１’’ 無線側フレームカウンタ
１２、１２’ 無線側中位アドレス制御部
１３無線側下位アドレス制御部
１４無線側データ書き込み制御部
１５シリアル／パラレル変換レジスタ
２０地上側上位アドレス制御部
２１地上側フレームカウンタ
２２地上側中位アドレス制御部
２３地上側下位アドレス制御部
２４地上側データ読み出し制御部
２５パラレル／シリアル変換レジスタ
１０１、２０１フレームパルス
１０２、２０２クロック
１０９入力データ
２０９出力データ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a data conversion circuit, and particularly to a data conversion circuit for converting a data format in wireless communication between a communication satellite and the ground.
[0002]
[Prior art]
With the development of communication technology, wireless communication using satellite communication has become widespread. In such a satellite communication, a conventional technique for converting data transmitted wirelessly from a communication satellite into a terrestrial communication format is disclosed in, for example, "Time Switch with Format Conversion Function" in Japanese Patent Application Laid-Open No. Sho 60-214697. I have. This prior art is shown in the block diagram of FIG.
[0003]
The prior art shown in FIG. 26 includes a time switch memory (MA / MB) counter (CTO) 2, a control memory (CT1) 3, another counter (CM) 4, and an adder (ADD) 5. Input data is input to the time switch memory 1, and output data is read and output.
[0004]
The time switch memory 1 is a two-sided memory that has a time length that is an integral multiple of that of the ground-side frame, and that performs writing and reading alternately for each wireless-side frame (TDMA frame). The counter 2 outputs a data write address AW to the time switch memory 1. The counter 4 generates a frame number Al in the wireless side frame. The control memory 3 generates a read channel number Fn for the time switch 1. The adding circuit 5 adds the frame number Al and the read channel number Fn, and outputs the read address Ap to the time switch memory 1.
[0005]
In operation, the two-side memories 1a and 1b constituting the time switch memory 1 perform writing and reading alternately for each wireless frame. In a certain wireless frame, for example, in the memory 1a of the time switch memory 1, input data is written by the write address Aw generated by the counter 2. On the other hand, in the memory 1b, the written contents (data) are read by the read address Ap generated by the addition circuit 5. At this time, the addition circuit 5 adds the read frame number Fn generated by the control memory 3 to the ground frame number obtained by dividing the wireless side frame generated by the counter 4 at intervals of 125 μs, for example, and sets the read address Ap to the time switch memory 1. Output to
[0006]
Next, the operation of the format conversion circuit of FIG. 26 will be described with reference to the timing chart of FIG. FIG. 27A shows an example of a wireless side (input side) frame, and FIG. 27B shows an example of a ground side (output side) frame. The wireless side frame (a) has a data format with a period of 2 ms, and one frame is composed of 32 time slots. One time slot is composed of 16 bytes of data. That is, the input wireless side frame is composed of 32 time slots B1 to B32.
[0007]
The output terrestrial frame consists of 32 time slots. For example, when B1 is assigned to the time slot i on the ground side and B2 is assigned to the time slot j, the data of the time slot B1 is sequentially read to the time slot i as 1, 2, 3,. In the time slot j, the data of the time slot B2 is sequentially read out a, b, c,.
[0008]
[Problems to be solved by the invention]
The problem of the above-described conventional technique is that writing and reading of the two-sided memory are performed alternately for each wireless-side frame. The reason is that since the two-sided memory is switched for each frame on the wireless side, the format exchange always involves a delay corresponding to the wireless frame (2 ms in the example of FIG. 27). This is because, when this circuit is used for a voice line, the echo amount increases due to a large delay amount, and the voice quality (sound quality) is degraded.
[0009]
In addition, since the same circuit is used in a device on the other end of wireless communication, a double delay amount occurs in transmission / reception, and the sound quality is further deteriorated.
[0010]
Therefore, an object of the present invention is to prevent sound quality degradation due to echo of a voice circuit caused by a delay of one radio frame when converting the data format from a radio side frame to a ground side frame in the above-described conventional circuit. Provides a data conversion circuit suitable for a simple audio circuitDoIt is in.
[0011]
[Means for Solving the Problems]
In order to solve the above-mentioned problem, the data conversion circuit according to the present invention employs the following characteristic configuration.
[0012]
(1) A data conversion circuit for extracting arbitrary time slot data from frame 1 having an integral multiple of time of frame 2 and converting the format into frame 2
A two-sided memory is provided, and as soon as the writing of the time slot data of the frame 1 is completed, the switching of the two-sided memory is switched to the time slot data of the frame 2 without waiting for the end of the frame 1When writing the time slot data of the frame 1 into the two-sided memory, the upper address of the frame 1 is switched between the two-sided memory, the middle address is a time slot address, and the lower address is a data address. A data conversion circuit that controls
[0013]
(2)When reading the time slot data of the frame 2 from the two-sided memory, the upper address, the middle address and the lower address of the frame 2 are controlled as a switching address, a time slot address and a data address of the two-sided memory, respectively.(1) The data conversion circuit.
[0014]
(3)The data conversion circuit according to (1) or (2), wherein the two-sided memory is a dual-port RAM.
[0015]
(4)The data conversion circuit according to any one of (1) to (3), wherein the frame 1 and the frame 2 are a radio side frame and a ground side frame, respectively.
[0019]
Hereinafter, a preferred embodiment of the data conversion circuit according to the present invention will be described in detail with reference to FIGS.
[0020]
BEST MODE FOR CARRYING OUT THE INVENTION
First, a block diagram of a first embodiment of a data conversion circuit according to the present invention will be described with reference to FIG. This data conversion circuit includes a dual-port RAM (random access memory) 8, a wireless-side upper address control unit 10, a wireless-side frame counter 11, a wireless-side middle address control unit 12, a wireless-side lower address control unit 13, a wireless-side data It has a write control unit 14 and a serial / parallel (S / P) conversion register 15. Further, a ground-side upper address control unit 20, a ground-side frame counter 21, a ground-side middle address control unit 22, a ground-side lower address control unit 23, a ground-side data read control unit 24, and a parallel / serial (P / S) conversion It has a register 25.
[0021]
The wireless-side high-order address control unit 10 outputs the high-order address 111 to the WA9 terminal of the dual port RAM 8 and the ground-side high-order address control unit 20. The wireless-side frame counter 11 outputs the data timing signal 112 to the ground-side upper address control unit 20 and the ground-side lower address control unit 23, and outputs a start signal 103 to the wireless-side data write control unit 14.
[0022]
The wireless-side middle address control unit 12 outputs the middle address 106 to the WA8-WA4 terminal of the dual port RAM 8. The wireless lower address controller 13 outputs the middle address count signal 108 to the wireless middle address controller 12 and outputs the lower address 105 to the WA3 to WA0 terminals of the dual port RAM 8.
[0023]
Further, the wireless side data write control unit 14 outputs the lower address count signal 107 to the wireless side lower address control unit 13 and outputs the write signal 104 to the WR terminal of the dual port RAM 8. The S / P conversion register 15 outputs the write data 110 to the data (D7 to D0) terminals of the dual port RAM 8. A clock 102 is input to each of the components 10 to 15 on the wireless side, and a frame pulse 101 is input to the components 10 to 13. The input data (frame 1) 109 is input to the S / P conversion register 15.
[0024]
Next, the ground side will be described. The ground-side upper address control unit 20 outputs the upper address 211 to the RA9 terminal of the dual port RAM 8. The ground-side frame counter 21 outputs a start signal 203 to the ground-side data read control unit 24. The ground-side middle address control unit 22 outputs the middle address 206 to the RA8 to RA4 terminals of the dual port RAM 8 and the ground-side lower address control unit 23.
[0025]
The ground-side lower address control unit 23 outputs the lower address 205 to RA3 to RA0 of the dual port RAM 8. The ground-side data read control unit 24 outputs the read signal 204 to the P / S conversion register 25 and the RD terminal of the dual port RAM 8, and outputs the address count signal 207 to the ground-side middle address control unit 22 and the ground-side lower address. Output to the control unit 23.
[0026]
The P / S conversion register 25 receives the read data 210 from the Q7 to Q0 terminals of the dual port RAM 8, and outputs output data (frame 2) 209. A clock 202 is input to each of the components 20 to 25 on the ground side, and a frame pulse 201 is input to each of the components 20 to 23.
[0027]
Before describing the operation of the first embodiment of the data conversion circuit according to the present invention shown in FIG. 1, a brief description will be given with reference to FIGS. FIG. 2 shows a frame configuration diagram of a wireless side frame (frame 1) and a ground side frame (frame 2). FIG. 3 is an image diagram of conversion from frame 1 to frame. 4A and 4B are comparison diagrams of a delay amount due to format conversion by a conventional circuit and a data conversion circuit of the present invention. FIG. 4A shows an example of a conventional circuit, and FIG. 4B shows an example of a circuit of the present invention. FIG. 5 is a transition diagram of the ground-side read upper address. FIG. 6 is a transition diagram of the ground-side read middle address and the lower address. 7A and 7B show details of the wireless-side upper address control unit 10 in FIG. 1, wherein FIG. 7A is a configuration diagram, and FIG. 8A and 8B show the details of the wireless frame counter 11, wherein FIG. 8A is a circuit configuration diagram and FIG. 8B is a timing chart for explaining the operation. 9A and 9B show the details of the wireless-side middle-level address control unit 12, wherein FIG. 9A is a configuration diagram and FIG. 9B is a timing chart for explaining the operation. FIGS. 10A and 10B show the details of the wireless-side lower address control unit 13, wherein FIG. 10A is a configuration diagram and FIG. 10B is a timing chart. FIGS. 11A and 11B show details of the wireless-side data write control unit 14, in which FIG. 11A is a configuration diagram and FIG. 11B is a timing chart. 12A and 12B show details of the S / P conversion register 15. FIG. 12A is a configuration diagram, and FIG. 12B is a timing chart. FIGS. 13A and 13B show details of the ground-side upper address control unit 20, wherein FIG. 13A is a configuration diagram, and FIG. 13B is a timing chart. 14A and 14B show the details of the terrestrial-side frame counter 21 in FIG. 1, wherein FIG. 14A is a configuration diagram and FIG. 14B is a timing chart. 15A and 15B show details of the ground-side middle address control unit 22 in FIG. 1, wherein FIG. 15A is a configuration diagram, and FIG. 15B is a timing chart. 16A and 16B show details of the ground-side lower address control unit 23 in FIG. 1, wherein FIG. 16A is a configuration diagram, and FIG. 16B is a timing chart. FIG. 17 shows details of the ground-side data readout control unit 24 in FIG. 1, where (A) is a configuration diagram and (B) is a timing chart. FIG. 18 shows the details of the P / S conversion register 25 in FIG. 1, (A) is a configuration diagram, and (B) is a timing chart.
[0028]
Next, the operation of the data conversion circuit according to the first embodiment of the present invention will be described with reference to FIGS. Here, the wireless side frame (or frame 1) which is the input data 109 input to the S / P conversion register 15 has a data format of a 2 ms period, one frame is composed of 32 time slots, and one time slot is It is assumed to be composed of 128 bits (see frame 1 in FIG. 2).
[0029]
On the other hand, the ground side frame (or frame 2), which is the output data 209 from the P / S conversion register 25, has a data format with a period of 125 μs, one frame is composed of 32 time slots, and one time slot is composed of 8 bits. (See frame 2 in FIG. 2).
[0030]
First, the data write operation on the wireless side will be described. As shown in FIG. 7A, the radio-side higher-order address control unit 10 is configured by three D-type flip-flops (F / F). An upper address 111 for alternating between H (high level) and L (low level) is output to the WA9 terminal of the dual port RAM 8.
[0031]
As shown in FIG. 8A, the wireless-side frame counter 11 includes a D-type F / F, a counter, and a decoder. The frame pulse 101 and the clock 102 are input to the D-type F / F. A start signal 103 for notifying the start of writing is generated. Further, it outputs a data timing signal 112 including timing signals 1 to 16 indicating the time slot positions in the input data 109.
[0032]
In this special case, the data timing signal 112 is individually output every two time slots. That is, since the number of time slots in the radio side frame is 32 time slots, 16 signals are output.
[0033]
The wireless data write control unit 14 includes two D-type F / Fs, a counter, and a decoder, as shown in FIG. A start signal 103 and a clock 102 are input, and a write signal 104 to a write (WR) terminal of the dual port RAM 8 and a lower address count signal 107 to the lower address control signal 13 on the wireless side are 8 clock cycles (1 byte cycle). To output.
[0034]
As shown in FIG. 10A, the wireless lower address control unit 13 includes three D-type F / Fs, a counter, a decoder, and a differentiating circuit. The lower address control unit 13 receives the lower address count signal 107, the frame pulse 101 and the clock 102 as input, updates the lower address 105 to the dual-port RAM 8 in eight clock cycles (one byte cycle), and outputs the updated data. Then, it outputs the middle address count signal 108 to the wireless middle address controller 12 at a 128 clock cycle (32 byte cycle).
[0035]
On the other hand, the wireless middle address control unit 12 is composed of three D-type F / Fs and counters as shown in FIG. 9 (A), and outputs the middle address count signal 108, frame pulse 101 and clock 102 described above. input. The wireless middle address control unit 12 updates the middle address 106 to the dual port RAM 8 at a 128 clock cycle (32 byte cycle) and outputs it.
[0036]
The S / P conversion register 15 is composed of a shift register as shown in FIG. The S / P conversion register 15 retiming the input data 109 by the clock 102, converts the serial data into 8-bit parallel data, and outputs the converted data as the write data 110 to the dual port RAM 8.
[0037]
Data is written to the dual port RAM 8 in the cycle of the frame pulse 101, the upper address 111 for alternating between H and L, the lower address 105 for updating in 128 clock cycles (1 byte cycle), and the 8 clock cycle (1 byte cycle). (Period) and the write data 110 converted into 8-bit parallel data.
[0038]
Next, a data reading operation on the ground side will be described. As shown in FIG. 13A, the terrestrial upper address control unit 20 includes three D-type F / Fs, an AND gate, and a selector. The terrestrial upper address control unit 20 operates based on a frame pulse 201, a clock 202, a middle address 206, an upper address 111, and a data timing signal 112.
[0039]
The ground-side upper address control unit 20 internally has the same number (16 in this example) of latch circuits as the number of data timing signals 112. When the corresponding data timing signal 112 is input to each latch circuit, the number of latch circuits is increased. The upper address 111 is latched at the timing of the frame pulse 201 input immediately after. The value latched by each of these latch circuits is selected by the value of the middle address 206 by the selector circuit inside the ground-side upper address control unit 20, and is output as the upper address 211.
[0040]
As shown in FIG. 14A, the terrestrial-side frame counter 21 includes a D-type F / F, a counter, and a decoder. The ground-side frame counter 21 receives the frame pulse 201 and the clock 202 as input, and outputs a start signal 203 for notifying the start of reading data from the dual port RAM 8 to the ground-side data read control unit 24.
[0041]
As shown in FIG. 17A, the ground-side data read control unit 24 includes a counter, a decoder, and two D-type F / Fs. And the address count signal 207 are output to the ground-side middle address control unit 22 and the ground-side lower address control unit 23, the P / S conversion register 25, and the dual port RAM 8 at eight clock cycles (one byte cycle), respectively.
[0042]
As shown in FIG. 16, the ground-side lower address control unit 23 includes two D-type F / Fs, a NAND gate, a counter, and a selector circuit. The ground-side lower address control unit 23 receives the frame pulse 201, the clock 202, the address count signal 207, the middle address 206, and the data timing signal 112 as inputs.
[0043]
The ground-side lower address control unit 23 has the same number (16) of counter circuits as the number of data timing signals 112 therein. When the data timing signal 112 is input to the corresponding counter circuit, the input is performed immediately thereafter. The initial value of the counter (0 in this example) is set at the timing of the frame pulse 201, and the value of the counter circuit is added (counted up) by the input of the address count signal 207. The count value of this internal counter is selected by the value of the middle address 206 by the selector circuit inside the ground-side lower address control unit 23, and is output as the lower address 205.
[0044]
As shown in FIG. 15, the ground-side middle address control unit 22 is configured by a counter, receives a frame pulse 201, a clock 202, and an address count signal 207 as inputs, and converts a middle address 206 into eight clock cycles (one byte cycle). Update and output.
[0045]
As shown in FIG. 18, the P / S conversion register 25 is configured by a shift register, latches read data 210 from the dual port RAM 8 with a read signal 204 and a clock 202, converts the data from 8-bit parallel to serial, Output as output data 209.
[0046]
For reading data from the dual port RAM 8, the upper address 111 is latched by the data timing signal 112 and the frame pulse 201, the upper address 211 selected by the middle address 206, and the middle address updated in eight clock cycles (one byte cycle). An 8-bit parallel read is performed by an address 206, a lower address 205 which is initialized by the data timing signal 112 and the frame pulse 201 and is selected by the middle address 206, and a read signal 204 generated in 8 clock cycles (1 byte cycle). The data 210 is read.
[0047]
As described above for the data timing signal 112, the data conversion circuit of this embodiment is configured to generate the wireless-side time slot data in the data timing signal 112 every time two time slots are written in the dual port RAM 8. Similarly, the address operation for reading the ground-side time slot data from the dual port RAM 8 is performed every two time slots. It is for this reason that the transition of the upper address 211 in FIG. 5 and the transition of the lower address 205 in FIG. 6 change every two time slot periods in the ground side time slot data.
[0048]
In the data conversion circuit of this embodiment, the lowest output (Q0) of the address counter circuit is not used in FIG. 16A, and the selection condition of the selector circuit shown in FIGS. This is done by not using the lower output. When the data timing signal 112 of this embodiment is output for each time slot on the wireless side, the above-mentioned unused signal is also used (because processing is performed for each time slot).
[0049]
Next, another embodiment of the data conversion circuit according to the present invention will be described with reference to FIGS. 19 to 22 show a second embodiment of the data conversion circuit according to the present invention, and FIGS. 23 to 25 show a third embodiment of the data conversion circuit according to the present invention.
[0050]
FIG. 19 is a configuration (block) diagram of a data conversion circuit according to a second embodiment of the present invention, and FIG. 20 is an image diagram of data format conversion of the data conversion circuit in FIG. FIG. 21 is a block diagram (A) and an operation timing chart (B) of the wireless side frame counter 11 '. FIG. 22 is a configuration diagram (A) and an operation timing chart (B) of the wireless middle address control unit 12 '. Since the second embodiment is similar to the first embodiment, the corresponding elements are denoted by the same reference numerals.
[0051]
As is clear from FIG. 20, the wireless side frame (frame 1) has a clock speed of 4,096 MHz which is twice the 2,048 MHz of the first embodiment, a period of 2 ms, a frame length of 8.192 bits, and the number of time slots. The number is 64 and the time slot length is 128 bits. On the other hand, the configuration of the ground side frame (frame 2) is the same as that of the first embodiment. In the data format conversion, the first half time slots (1 to 32) of frame 1 are converted into the time slots (1 to 32) of frame 2 (see FIG. 20).
[0052]
In order to perform the operation of the second embodiment, the write side addresses WA4 to WA10 and the read side addresses RA4 to RA10 of the dual port RAM 8 in FIG. 19 are changed. As shown in FIG. 21, the period counted by the wireless side frame counter 11 'is 8,192 bits, and 16 data timing signals 112 (timing signals 1 to 16) are provided immediately after even time slots of time slots 1 to 32. ) Is output. As shown in FIG. 22, the wireless middle address control unit 12 'outputs a 6-bit middle address 106 (the middle address 106 of the first embodiment is 5 bits). With such a configuration, data format conversion as shown in FIG. 20 is performed.
[0053]
Next, a data conversion circuit according to a third embodiment of the present invention will be described with reference to FIGS. This embodiment is also similar to the first and second embodiments, and corresponding elements are denoted by the same reference numerals. As shown in FIG. 24, the frame 1, that is, the wireless side frame has a clock speed of 4,096 MHz, a period of 2 ms, a frame length of 8,192 bits, a number of time slots of 64, and a time slot length of 128 bits. The ground side frame (frame 2) has the same configuration as that of the first embodiment.
[0054]
The data format conversion in FIG. 24 converts the odd time slots (1, 3, 5,... 63) of frame 1 into the time slots (1 to 32) of frame 2. In order to perform the operation of the third embodiment, in the block diagram of FIG. 23, the write side addresses WA4 to WA10 and the read side addresses RA4 to RA10 of the dual port RAM 8 are changed. The period counted by the wireless side frame counter 11 ″ in FIG. 25 is 8,192 bits, and 16 data timing signals 112 (timing 1 to timing 16) are provided immediately after a time slot that is a multiple of four times the time slots 1 to 64. ) Is output. The wireless middle address control unit 12 shown in FIG. 22 outputs a 6-bit middle address 106. Thereby, the data format change shown in FIG. 24 is realized.
[0055]
The configuration and operation of some embodiments of the data conversion circuit according to the present invention have been described above. However, the present invention is not limited to only the specific embodiment, and it can be easily understood by those skilled in the art that various modifications can be made without departing from the gist of the present invention.
[0056]
【The invention's effect】
As can be understood from the above description, according to the data conversion circuit of the present invention, as shown in FIG. 4, immediately after the operation of writing the time slot data of the wireless side frame into the memory is completed, without waiting for the end of the wireless side frame. Since the switching of the two-sided memory is performed in units of time slot data of the terrestrial side frame and the data is read out in the terrestrial side time slot, the delay time required for format conversion from the radio side frame to the terrestrial side frame is minimized. It becomes possible. As a result, generation of unnecessary echo can be prevented, and for example, there is a practically remarkable effect that the voice quality can be improved when used over a voice line.
[Brief description of the drawings]
FIG. 1 is a block diagram of a first embodiment of a data conversion circuit according to the present invention.
FIG. 2 is a configuration diagram of a radio side frame and a terrestrial side frame of the data conversion circuit in FIG. 1;
FIG. 3 is an image diagram of conversion from a wireless frame to a ground frame by the data conversion circuit in FIG. 1;
FIG. 4 is a comparison diagram of a delay amount due to format conversion according to the related art and the present invention.
FIG. 5 is a transition diagram of a ground side read upper address.
FIG. 6 is a transition diagram of a ground-side read middle address and a lower address.
7A and 7B are a configuration diagram (A) and an operation timing chart (B) of a wireless upper address counter of the data conversion circuit in FIG. 1;
8 is a configuration diagram (A) and an operation timing chart (B) of a wireless frame counter of the data conversion circuit in FIG. 1;
9 is a configuration diagram (A) and an operation timing chart (B) of a wireless-side middle address control unit of the data conversion circuit in FIG. 1;
10 is a configuration diagram (A) and an operation timing chart (B) of a wireless lower address control unit of the data conversion circuit in FIG. 1;
11 is a configuration diagram (A) and an operation timing chart (B) of a wireless-side data write control unit of the data conversion circuit in FIG. 1;
12A is a configuration diagram of an S / P conversion register of the data conversion circuit in FIG. 1 and FIG. 12B is an operation timing chart.
13 is a configuration diagram (A) and an operation timing chart (B) of a ground-side upper address control unit of the data conversion circuit in FIG. 1;
14 is a configuration diagram (A) and an operation timing chart (B) of a ground-side frame counter of the data conversion circuit in FIG. 1;
15 is a configuration diagram (A) and an operation timing chart (B) of a ground-side middle address control unit of the data conversion circuit in FIG. 1;
16 is a configuration diagram (A) and an operation timing chart (B) of a ground-side lower address control unit of the data conversion circuit in FIG. 1;
17 is a configuration diagram (A) and an operation timing chart (B) of a ground-side data read control unit of the data conversion circuit in FIG. 1;
18 is a configuration diagram (A) and an operation timing chart (B) of a P / S conversion register of the data conversion circuit in FIG.
FIG. 19 is a block diagram of a data conversion circuit according to a second embodiment of the present invention;
20 is an image diagram of conversion from a wireless side frame to a terrestrial side frame by the data conversion circuit of FIG. 19;
21 is a configuration diagram (A) and an operation timing chart (B) of a wireless frame counter of the data conversion circuit in FIG. 19;
22 is a configuration diagram (A) and an operation timing chart (B) of a wireless middle address control unit of the data conversion circuit of FIG. 19;
FIG. 23 is a block diagram of a data conversion circuit according to a third embodiment of the present invention.
24 is an image diagram of conversion from a wireless side frame to a ground side frame of the data converter path of FIG. 23;
25 is a configuration diagram (A) and an operation timing chart (B) of a wireless-side frame counter of the data conversion circuit in FIG. 23;
FIG. 26 is a block diagram of a conventional time switch with a format conversion function.
FIG. 27 is a diagram illustrating the operation of the time switch with the format conversion function of FIG. 26;
[Explanation of symbols]
8 Two-sided memory (dual port RAM)
10. Wireless upper address control unit
11, 11 ″ 11 ″ wireless side frame counter
12, 12 'wireless middle address control unit
13 Wireless lower address control unit
14 Wireless data write controller
15 Serial / parallel conversion register
20 Ground side upper address control unit
21 Ground side frame counter
22 Ground side middle address control unit
23 Ground side lower address control unit
24 Ground side data read control unit
25 Parallel / Serial Conversion Register
101, 201 frame pulse
102, 202 clocks
109 Input data
209 Output data

Claims

フレーム２の整数倍の時間を持つフレーム１から任意のタイムスロットデータを抽出し、フレーム２にフォーマット変換するデータ変換回路において、
２面メモリを設け、前記フレーム１のタイムスロットデータの書き込みが終わり次第、前記フレーム１の終了を待たずに前記２面メモリの面切り替えを前記フレーム２のタイムスロットデータ単位に切り替え、前記フレーム１のタイムスロットデータを前記２面メモリに書き込む際に、前記フレーム１側上位アドレスを前記２面メモリの切り替え、中位アドレスをタイムスロットアドレス及び下位アドレスをデータアドレスとし、３つのアドレスを制御することを特徴とするデータ変換回路。In a data conversion circuit for extracting arbitrary time slot data from frame 1 having an integral multiple of time of frame 2 and converting the format into frame 2,
A two-sided memory is provided, and as soon as the writing of the time slot data of the frame 1 is completed, the switching of the two-sided memory is switched to the time slot data unit of the frame 2 without waiting for the end of the frame 1, When writing the time slot data into the two-sided memory, the upper address of the frame 1 is switched between the two-sided memory, and the middle address is a time slot address and the lower address is a data address, and three addresses are controlled. A data conversion circuit characterized by the following.

前記フレーム２のタイムスロットデータを前記２面メモリから読み出す際に、前記フレーム２側上位アドレス、中位アドレス及び下位アドレスを夫々前記２面メモリの切り替えアドレス、タイムスロットアドレス及びデータアドレスとして制御することを特徴とする請求項１に記載のデータ変換回路。 When reading the time slot data of the frame 2 from the two-side memory, controlling the upper address, the middle address, and the lower address of the frame 2 as a switching address, a time slot address, and a data address of the two-side memory, respectively. The data conversion circuit according to claim 1, wherein:

前記２面メモリは、デュアルポートＲＡＭであることを特徴とする請求項１又は２に記載のデータ変換回路。The data conversion circuit according to claim 1, wherein the two-sided memory is a dual-port RAM .

前記フレーム１及びフレーム２は、夫々無線側フレーム及び地上側フレームであることを特徴とする請求項１乃至３のいずれかに記載のデータ変換回路。 4. The data conversion circuit according to claim 1, wherein the frame 1 and the frame 2 are a radio side frame and a ground side frame, respectively .