JP3703599B2 - Pattern signal generator - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、デジタル交換機を含むデジタル信号を伝送する伝送路を被測定システムとして、その被測定システムを測定するためのパターン信号発生装置に関し、特にプログラムメモリをロー（または行）とカラム（または列）とで複数のブロックに分割して、そのパターンの書き込みまたは読み出しを効率化したパターン信号発生装置に関する。
【０００２】
【従来の技術】
まず、ビット誤り測定装置の原理を図６を参照して説明する。
【０００３】
図６は、ビット誤り測定装置の原理を示すブロック図である。送信部２１に設けられたパターン発生回路２４はＰＲＢＳ（擬似ランダムパターン）信号２４ａ又はＰＲＧＭ（プログラムされた任意のパターン）信号２４ｂのいずれかの所望のパターン信号を発生する。被測定システム２３は、伝送線路２９およびデジタル交換機２８を含み、パターン発生回路２４からのパターン信号を伝送する。受信部２２は、このパターン信号を受けて、被測定システム２３において発生したパターンの誤りを検出するもので、その構成は次のとおりである。
【０００４】
基準パターン発生回路３２は、擬似ランダムパターン信号を受けて、基準パターンを発生するもので９個のシフトレジスタ（ＳＲ１〜ＳＲ９）と１個のＥＸ−ＯＲ回路３０とで構成されており、被測定システム２３及びスイッチ回路３４のＡ側を経由してパターン信号が入力されている。ビット誤り測定回路３８は、ＥＸ−ＯＲ回路（一致回路ともいう）３７とシフトレジスタ３３とで構成され、ＥＸ−ＯＲ回路３７は、シフトレジスタ３３の出力と、基準パターン発生回路３２の出力とを比較して両者の一致および不一致を検出する。エラー計数回路３５は、ビット誤り測定回路３８が出力する不一致（エラー）と一致とを夫々計数する。同期回路３６は、ビット誤り測定回路３８の計数結果を受けてパターン発生回路２４が発生した全てのビットについて、連続して誤りがないことを確認したときに、スイッチ３４を作動してＢ側に接続する。この結果、基準パターン発生回路３２は自走することとなり、その後は、受信部２２への入力パターンとは無関係にそのときのパターン発生回路２４のパターンと同じパターンを繰り返し発生することとなる。この状態を自走状態という。
【０００５】
この自走状態のときの基準パターン発生回路３２が出力する信号を基準としてビット誤りが測定される。
【０００６】
このビット誤り測定装置に用いられるパターン発生回路２４について更に説明する。パターン発生回路２４には、ＰＲＢＳ方式２４ａとＰＲＧＭ方式２４ｂとがある。ＰＲＢＳ方式２４ａはPseudo-Random Binaly Sequence の頭文字をとったもので、例えば、自走状態にある前記基準パターン発生回路３２がこれに当たる。この例は９個のシフトレジスタ（バイナリと同じ）を用いているが、これを３１個用いれば２³¹−１の周期で、１と０とがほぼ同じ数の集合である擬似ランダムパルスパターン信号を発生することができる。
【０００７】
ＰＲＧＭ方式２４ｂはProgramable Memoryによる任意のパターン信号の発生の意味であり、発生させるパターンをメモリに書き込み、これを順次読み出すことにより任意のパターン信号を発生させるものである。
【０００８】
基準プログラムパターン発生回路２５は、パターン発生回路２４が、プログラムされた任意のパターン信号（ＰＲＧＭ）を発生している場合の基準パターン信号を出力するものであって、構成はＰＲＧＭ２４ｂと同じである。プログラムパターン同期回路２６は、同期回路３６と同様にＰＲＧＭ２４ｂからのパターン信号に同期をとるためのものであって、基準プログラムパターン発生回路２５から出力されるパターンの遅延時間等を制御して同期とるように制御している。誤り率の測定はスイッチ３１によって基準パターンを切り替え、上記擬似ランダムパターン信号（ＰＲＢＳ）の測定と同様に行う。
【０００９】
これらの両方式を内蔵して、必要により切換えて使用することができる。
【００１０】
次に、この被測定システム２３を通過するパターン信号のフレーム構成について図７を参照して説明する。
【００１１】
図７は、被測定システム２３を通過するパターン信号のフレーム構成を示す図である。
【００１２】
図において、ＯＨとＩＮＦＯとで１組のフレームを構成している。
【００１３】
ＯＨ（１）はオーバー・ヘッド（Over Head ）１１と言われるもので、このフレームの固定的な情報が含まれており、ＩＮＦＯ（１）は、インフォメーション（Information ）１２で、このフレームには、相手に伝達すべき情報が含まれている。ＯＨ（１）における固定的な情報は、このフレームの信号が交換機を通過するために必要な情報（発信者，着信者，課金などの情報）が含まれている。
【００１４】
また、ＩＮＦＯ（１）における交信情報は、例えば電話における音声を符号化したものである。
【００１５】
ＯＨ（２）およびＩＮＦＯ（２）もそれぞれＯＨ（１）およびＩＮＦＯ（１）と同様の性質の情報が含まれている。
【００１６】
次に、ＰＲＧＭ方式２４ｂについて、図８を参照して更に説明する。
【００１７】
図８はＰＲＧＭ方式のパターン信号を発生する構成を示すブロック図である。プログラムパターンメモリ３９は、図７に示したパターン信号のフレーム構成で説明したとおり、オーバーヘッド１１とインフォメーション１２とを１組とするパターン信号を出力するために、メモリの番地の順番に、ＯＨ（１），ＩＮＦＯ（１），ＯＨ（２），ＩＮＦＯ（２）・・・というようにパターンが書き込まれている。Ａ／Ｒは書き込み用アドレス端子であり、Ｄ／Ｒは書き込み用データ端子である。プログラムパターンメモリに書き込まれた内容は、アドレスカウンタ４０によって順番に読み出されて、プログラムパターン信号を出力する。ＣＬＫはクロック入力である。
【００１８】
このように従来のビット誤り測定装置のＰＲＧＭ方式２４ｂにおいては、メモリにオーバーヘッド１１とインフォメーション１２とを１組として必要な組数分だけ所望のパターンを記憶させておき、これを順次読み出すことによって、図７のパターン信号を発生していた。
【００１９】
この従来のＰＲＧＭ方式２４ｂにおいては、パターンを変更するときには、メモリに書き込んだパターンを全て書き換えなければならず、書き換えに多くの時間を費やしたほか、書き込み，読み出しのために規模の大きなプログラムカウンタが必要であった。また、ＰＲＧＭパターン信号に続いてＰＲＢＳパターン信号を発生させることができなかった。
【００２０】
【発明が解決しようとする課題】
本発明は、ＰＲＧＭ方式におけるメモリへのパターンの書き込み、特にその一部を変更する場合の書き込みと読み出しとを簡素化するとともにＰＲＧＭパターン信号とＰＲＢＳパターン信号とを任意に混合して出力することができるパターン信号発生装置を提供する。
【００２２】
【課題を解決するための手段】
本発明にかかるパターン信号発生装置は、外部から書き込まれるデジタルパターン信号を記憶するプログラムメモリ１と、前記プログラムメモリに書き込まれたデジタルパターン信号を順次読み出すためのアドレスを指定するアドレスカウンタ２を有するプログラムパターン発生回路３と、複数のシフトレジスタでなる擬似ランダムパターン発生回路６とを備えたパターン信号発生装置であって、前記プログラムメモリ１は、前記デジタルパターン信号を分割して書き込むために複数のローおよびカラムにより定義された複数のブロック（Ｂ₁ ，Ｂ₂ ，・・・，Ｂ_N ）の各エリアにより構成され、前記アドレスカウンタ２は、前記複数のブロック（Ｂ₁ ，Ｂ₂ ，・・・，Ｂ_N ）のアドレスを順次指定するブロックカウンタ４と、前記指定されたブロック毎にそれぞれ指定される所定のビット長までカウントして前記指定されたブロック内のデジタルパターン信号を順次読み出すとともにカウント終了時に前記ブロックカウンタにインクリメント信号を出力するビット長カウンタ５とにより構成され、前記ブロックカウンタは、指定するアドレスが所望に設定される設定値と等しくなったときに当該指定するアドレスのブロックに書き込まれた前記デジタルパターン信号の出力を遮断させるとともに前記擬似ランダムパターン発生回路を作動させてその信号を出力する制御回路１０を備えているものである。
【００２３】
さらに、本発明にかかるパターン信号発生装置は、前記ブロックカウンタ４は、カウントを開始するときの値およびカウントを終了するときの値が外部から設定可能とされているものである。
【００２４】
【発明の実施の形態】
本発明は、プログラムメモリのメモリエリアを複数のローと複数のカラムとによって定義された複数のブロックに区分する。ローとカラムとを１組としてプログラムデータを書き込む。ブロックカウンタにより順次メモリのブロックにアクセスするとともに、アクセスされたブロック内のプログラムデータをビット長カウンタにより順次読み出す。これはデジタルパターン信号として出力される。
【００２５】
ブロックカウンタは、循環する始点の番号（カウントを開始するときの値）と終点の番号（カウントを終了するときの値）とが外部から設定できるようになっていて、設定された値内のブロックだけがアクセスされ（有効データとみなされ）それ以外のブロックはアクセスされない（無効データとみなされる）。ビット長カウンタは、通常は、ブロック毎にカウントするビット長が設定されていて、アクセス中のブロックについて、設定されたビット長だけプログラムデータを読み出すとともに、設定されたビット長だけプログラムを読み出し完了したときはブロックカウンタに対してインクリメント信号を出力する。
【００２６】
また、本発明は、擬似ランダムパターン発生回路を備え、ブロックカウンタが設定された所定の値になったとき擬似ランダムパターン回路を作動させて擬似ランダムパターン信号を出力するとともに前記デジタルパターン信号を遮断する。
【００２７】
この出力は、ビットカウンタが設定されたビット長だけカウントして、ブロックカウンタをインクリメントするまで維持される。
【００２８】
【実施例】
本発明のパターン信号発生装置の一実施例を、図１ないし図５を参照して説明する。
【００２９】
図１は、本発明のパターン信号発生装置の一実施例を示すブロック図、図２は、プログラムメモリのメモリエリアのブロック区分を示す図、図３は、一致回路の詳細を示す図、図４は、プログラムメモリのブロック毎のメモリ容量を示す図、図５は、パターン信号のフレーム構成を示す図である。
【００３０】
まず、本発明のパターン信号発生装置の一実施例の構成を説明する。
【００３１】
プログラムメモリ１は、メモリエリアが複数のブロックに区分されていて、各ブロックに書き込まれたデータはブロックカウンタ４とビット長カウンタ５によってアクセスされて読み出される。
【００３２】
プログラムメモリ１のメモリエリアは図２に示すごとく、９ロウと２カラムとにより１８のブロックに区分されている。第１ロウの第１カラムが第１ブロック，第２カラムが第２ブロックまた、第２ロウの第１カラムが第３ブロック、第２カラムが第４ブロックで、以下順に第１８ブロックに区分されている。各ロウの第１のカラム（以下、ＯＨ１１という）にはオーバーヘッド（ＯＨ）情報１１が、第２のカラム（以下、ＩＮＦＯ１２という）にはインフォメーション（ＩＮＦＯ）情報１２が書き込まれている。具体例としては、各ロウのＯＨ１１にはメモリ容量９バイトが割り当てられている。各ＯＨ１１には、通信に必要な固定的な情報、例えば課金情報等の固定情報などが書き込まれている。それらは、特徴毎にさらに複数のカラムに細分化することができる。また、各ロウのＩＮＦＯ１２にはメモリ容量２６１バイトが割り当てられている。各ＩＮＦＯ１２に入れられるインフォメーション情報としては、電話の音声を符号化した情報等の伝達対象である情報などが書き込まれている。上記プログラムメモリ１に書き込まれたこれらの情報のパターン例はＳＤＨ（Synchronous Digital Hierarchy ）に適合するものである。なお、図１のＡ／Ｒは、書き込み用アドレス入力端子、Ｄ／Ｒは書き込み用データ入力端子である。
【００３３】
アドレスカウンタ２は、ブロックカウンタ４とビット長カウンタ５とで構成されている。ブロックカウンタ４は、プログラムメモリ１の区分された１〜１８までのブロックのアドレスを指定するカウンタで、外部、例えばＣ．Ｐ．Ｕ（不図示）からアドレスをカウントする初めの値と終りの値とが設定可能とされていて、３〜１４のアドレスカウントを設定すると、ブロックの３から１４までを順次出力する。
【００３４】
ビット長カウンタ５は、ブロックカウンタ４で指定されたブロック内メモリエリアに記憶された情報のアドレスを順次指定するカウンタで、ブロック毎の最大ビット長までのカウント数が設定可能とされていて、設定されたビット長の値までカウントしてメモリエリアのアドレスを指定し、インクリメント指令をブロックカウンタ４に出力し、ブロックカウンタ４の値をインクリメントする。
【００３５】
ここで、ブロックカウンタ４は上位桁のアドレスを、ビット長カウンタ５は下位桁のアドレスをカウントするようにして、各ブロックのアドレスは上位桁のアドレスで特定し、ブロック内の情報は下位桁のアドレスで特定している。
【００３６】
擬似ランダムパターン発生回路（ＰＲＢＳ）６は、複数のバイナリ回路に帰還回路を設けたもので、従来からデジタル信号のビット誤り測定に用いられているものと同じである。外部からの指令により動作がＯＮ，ＯＦＦされるようになっている。
【００３７】
制御回路１０は、一致回路７，第１のスイッチ回路８および第２のスイッチ回路９で構成されている。一致回路７の構成を、図３を参照して説明する。一致回路７は、コンパレータ７ａとアンド回路７ｂとで構成される。コンパレータ７ａを構成する５個のＥＸ−ＯＲ回路は、それぞれ一端がブロックカウンタ４の各ビットに接続され、他端はＣＰＵ（不図示）などによって外部から設定されるようになっている。この例では０１１００が設定されている。いま、ブロックカウンタ４の入力信号が、第１２ブロックを示す値すなわち０１１００になると、コンパレータ７ａの５個のＥＸ−ＯＲ回路は全て一致するのでアンド回路７ｂは一致信号を出力する。
【００３８】
第１のスイッチ回路８は、一致回路７の一致信号によってＢ側に接続され、ビット長カウンタの出力を擬似ランダムパターン発生回路６に出力して擬似ランダムパターンを発生させる。第２のスイッチ回路９は、一致回路７の一致信号によってＢ側に接続され、擬似ランダムパターンを出力する。この擬似ランダムパターンはビット長カウンタ５に設定されたビット長だけ発生し、ビット長カウンタ５のインクリメント出力によりブロックカウンタ４のカウント値が変化したとき第１のスイッチ回路８がＡ側に接続されて発生を停止するとともに、第２のスイッチ回路９がＡ側に接続されてプログラムパターン発生回路３で発生したプログラムパターンが出力される。
【００３９】
次に、この一実施例の動作を説明する。図４は、プログラムメモリ１のメモリ容量を第１ブロックから第１８ブロックまで重ね合せに表したものである。プログラムメモリ１のメモリエリアのロウおよびカラムの構成については、図２で説明したとおりである。図２における奇数ブロック（ＯＨ１１）は、各々メモリ容量が９バイトでオーバーヘッド情報が書き込み可能にされ、偶数ブロック（ＩＮＦＯ１２）はメモリ容量が２５６バイトまでのインフォメーション情報がそれぞれ書き込み可能にされている。プログラムメモリ１に書き込まれてるデータは、各ブロックのメモリ容量の大きさ以内であればどんなに小さくても構わない。
【００４０】
プログラムメモリ１に書き込まれた情報は、ブロックカウンタ４のカウント値によって対応するブロックがアクセスされる。すなわちブロックカウンタ４のカウント値が１から１８まで変わっていくとこれに従って、第１ブロックから第１８ブロックが順にアクセスされる。ブロックカウンタ４によりアクセスされたブロックのメモリエリアにおける各情報は、ビット長カウンタ５のアドレスカウント値によってビット毎にアクセスされて読み出される。ビット長カウンタ５のアドレスカウント値の範囲またはビット長の範囲は、外部からＣＰＵ（不図示）などで設定可能にされていて、通常はブロックに書き込まれたビット長と同一のアドレスカウント値が設定されているが、書き込まれたビット長より短いビット長のアドレスカウント値が設定されているときは、それ以降のメモリエリアの情報は読み出されないので無効となる。また、擬似ランダムパターン（ＰＲＢＳ）を発生させるときは、プログラムメモリ１のメモリ内容とは無関係に、擬似ランダムパターン（ＰＲＢＳ）を必要なビットだけ読み出すようにビット長カウンタ５のカウント値は設定される。
【００４１】
ビット長カウンタ５は、設定されたアドレスカウント値までカウントしたとき、インクリメント信号をブロックカウンタ４に出力すると、ブロックカウンタはアドレスカウント値を＋１する。このブロックカウンタ４は、通常、１から１８までカウントした後、１に戻るものであるが、カウント範囲が外部例えばＣＰＵ（不図示）から設定可能で、設定カウンタを３から８とすれば、第３ブロックから第８ブロックのメモリを順次読み出し、第１ブロック，第２ブロックおよび第１１ブロックないし第１８ブロックのメモリエリアにはアクセスしないので、読み出さないことになる。いいかえると第３ブロックから第８ブロックに書き込まれた情報は有効なデータとして読み出し、それ以外のブロックに書き込まれた情報は無効なデータとして読み出さないことになる。
【００４２】
このようにして読み出されたパターン信号を図５を参照して説明する。図５（ａ）は、第１ブロックから第１８ブロックまでの全てのブロックが有効であるときのパターン信号のフレーム構成で、Ｂ₁ からＢ₁₈までが、繰り返し読み出されて出力される。図５（ｂ）は、第３ブロックから第８ブロックまでの６ブロックが有効であるときのパターン信号のフレーム構成で、Ｂ₃ からＢ₈ までが繰り返し読み出されて出力される。
【００４３】
また、第４ブロックにＰＲＢＳ信号を挿入するときは、一致回路７に００１００を設定すると、ブロックカウンタ４が第４ブロックの値を示したとき、制御回路１０が作動してＰＲＢＳ信号を出力する。出力されるＰＲＢＳのビット長は、そのときにビット長カウンタ５に外部から設定したビット長によって定められる。
【００４４】
上記実施例において、プログラムメモリ１を図２および図４によって、第１カラム，第２カラムを各９バイト，２６１バイトで説明したが、ＳＤＨの場合、第１カラムを３×Ｎバイト、第２カラムを８７×Ｍ（Ｎ，Ｍは整数）バイトの容量で使用されることが多い。そのため、第１カラムを３×Ｎの小ブロックに、第２カラムを８７×Ｍの小ブロックに区分して、プログラムメモリ１を定義することもできる。例えば、第１カラムが９バイト、第２カラムが２６１バイトの場合は、第１カラムを９個の小カラム、第２カラムを２６１個の小カラムに細区分したブロック構成にできるし、またこれをＬ₀ ，・・・，Ｌ_n-1 のｎ個のカラムを有し、Ｌ₀ 〜Ｌ₈ までが０Ｈ１１のエリアとし、Ｌ₉ 〜Ｌ₂₆₉ 迄をＩＮＦＯ１２のエリアと定義しても本発明の構成，動作としては同じである。
【００４５】
以上実施例に詳細に説明したとおり、プログラムメモリ１を複数のブロックに区分してパターンを記憶し、これをブロック単位でアクセスして読み出すことができるほか、ブロック内の所望のビット長まで読み出すことができる。なお、任意のブロック番号を指定して、ＰＲＢＳ信号を出力することができる。また、プログラムメモリ１の情報を変更するときには、変更箇所に該当するブロックの情報だけを書き換えればよく、プログラムメモリ１の書き換え時間を短縮することができる。
【００４７】
【発明の効果】
本発明のパターン信号発生装置は、外部から書き込まれるデジタルパターン信号を記憶するプログラムメモリ１と、前記プログラムメモリに書き込まれたデジタルパターン信号を順次読み出すためのアドレスを指定するアドレスカウンタ２を有するプログラムパターン発生回路３と、複数のシフトレジスタでなる擬似ランダムパターン発生回路６とを備えたパターン信号発生装置であって、前記プログラムメモリ１は、前記デジタルパターン信号を分割して書き込むために複数のローおよびカラムにより定義された複数のブロック（Ｂ₁ ，Ｂ₂ ，・・・，Ｂ_N ）の各エリアにより構成され、前記アドレスカウンタ２は、前記複数のブロック（Ｂ₁ ，Ｂ₂ ，・・・，Ｂ_N ）のアドレスを順次指定するブロックカウンタ４と、前記指定されたブロック毎にそれぞれ指定される所定のビット長までカウントして前記指定されたブロック内のデジタルパターン信号を順次読み出すとともにカウント終了時に前記ブロックカウンタにインクリメント信号を出力するビット長カウンタ５とにより構成され、前記ブロックカウンタは、指定するアドレスが所望に設定される設定値と等しくなったときに当該指定するアドレスのブロックに書き込まれた前記デジタルパターン信号の出力を遮断させるとともに前記擬似ランダムパターン発生回路を作動させてその信号を出力する制御回路１０を備えているので、擬似ランダムパターンを任意のビット長で任意の個所に出力することができる。
【００４８】
また、本発明のパターン信号発生装置は、前記ブロックカウンタ４は、カウントを開始するときの値およびカウントを終了するときの値が外部から設定可能とされているので、プログラムメモリ１の読み出しをブロック単位で行うことができる。
【図面の簡単な説明】
【図１】本発明の一実施例を示すブロック図である。
【図２】プログラムメモリのメモリエリアのブロック区分を示す図である。
【図３】一致回路の詳細を示す図である。
【図４】プログラムメモリのブロック毎のメモリ容量を示す図である。
【図５】パターン信号のフレーム構成を示す図である。
【図６】ビット誤り測定装置の原理を示すブロック図である。
【図７】被測定システムを通過するパターン信号のフレーム構成を示す図である。
【図８】ＰＲＧＭ方式のパターン信号を発生する構成を示すブロック図である。
【符号の説明】
１ プログラムメモリ
２ アドレスカウンタ
３ プログラムパターン発生回路
４ ブロックカウンタ
５ ビット長カウンタ
６ 擬似ランダムパターン発生回路
７ 一致回路
８ 第１のスイッチ回路
９ 第２のスイッチ回路
１０ 制御回路
１１ オーバーヘッド（ＯＨ）
１２ インフォメーション（ＩＮＦＯ）[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a pattern signal generating apparatus for measuring a system under test using a transmission path for transmitting a digital signal including a digital exchange as a system under test, and more particularly, to program memory in rows (or rows) and columns (or columns). ) And a pattern signal generating apparatus which is divided into a plurality of blocks to efficiently write or read the pattern.
[0002]
[Prior art]
First, the principle of the bit error measuring device will be described with reference to FIG.
[0003]
FIG. 6 is a block diagram showing the principle of the bit error measuring device. The pattern generation circuit 24 provided in the transmission unit 21 generates a desired pattern signal of either a PRBS (pseudo random pattern) signal 24a or a PRGM (programmed arbitrary pattern) signal 24b. The system under measurement 23 includes a transmission line 29 and a digital exchange 28, and transmits a pattern signal from the pattern generation circuit 24. The receiving unit 22 receives this pattern signal and detects an error in the pattern generated in the system under test 23. The configuration is as follows.
[0004]
The reference pattern generation circuit 32 receives a pseudo-random pattern signal and generates a reference pattern. The reference pattern generation circuit 32 includes nine shift registers (SR1 to SR9) and one EX-OR circuit 30. A pattern signal is input via the system 23 and the A side of the switch circuit 34. The bit error measurement circuit 38 includes an EX-OR circuit (also referred to as a coincidence circuit) 37 and a shift register 33. The EX-OR circuit 37 outputs the output of the shift register 33 and the output of the reference pattern generation circuit 32. A comparison and a mismatch are detected by comparison. The error counting circuit 35 counts the mismatch (error) output from the bit error measurement circuit 38 and the match. When the synchronization circuit 36 receives the count result of the bit error measurement circuit 38 and confirms that all the bits generated by the pattern generation circuit 24 have no errors continuously, the synchronization circuit 36 operates the switch 34 to the B side. Connecting. As a result, the reference pattern generating circuit 32 is self-running, and thereafter, the same pattern as the pattern of the pattern generating circuit 24 at that time is repeatedly generated regardless of the input pattern to the receiving unit 22. This state is called a self-running state.
[0005]
Bit errors are measured with reference to the signal output from the reference pattern generation circuit 32 in this free-running state.
[0006]
The pattern generation circuit 24 used in this bit error measuring device will be further described. The pattern generation circuit 24 includes a PRBS method 24a and a PRGM method 24b. The PRBS system 24a is an acronym for Pseudo-Random Binaly Sequence. For example, the reference pattern generation circuit 32 in the free-running state corresponds to this. In this example, nine shift registers (same as binary) are used, but if 31 are used, a pseudo random pulse pattern signal in which 1 and 0 are almost the same number of sets in a period of 2 ³¹ −1. Can be generated.
[0007]
The PRGM system 24b means that an arbitrary pattern signal is generated by the programmable memory, and an arbitrary pattern signal is generated by writing a pattern to be generated in a memory and sequentially reading the pattern.
[0008]
The reference program pattern generation circuit 25 outputs a reference pattern signal when the pattern generation circuit 24 generates a programmed arbitrary pattern signal (PRGM), and has the same configuration as the PRGM 24b. Similar to the synchronization circuit 36, the program pattern synchronization circuit 26 is for synchronizing with the pattern signal from the PRGM 24b. The program pattern synchronization circuit 26 controls the delay time of the pattern output from the reference program pattern generation circuit 25 for synchronization. So that it is controlled. The error rate is measured in the same manner as the measurement of the pseudo random pattern signal (PRBS) by switching the reference pattern by the switch 31.
[0009]
Both of these types are built in and can be switched and used as necessary.
[0010]
Next, the frame configuration of the pattern signal passing through the system under test 23 will be described with reference to FIG.
[0011]
FIG. 7 is a diagram showing a frame configuration of a pattern signal that passes through the system under test 23.
[0012]
In the figure, OH and INFO constitute a set of frames.
[0013]
OH (1) is referred to as Over Head 11 and includes fixed information of this frame. INFO (1) is Information (Information) 12, and this frame includes: Contains information to be communicated to the other party. The fixed information in OH (1) includes information necessary for the signal of this frame to pass through the exchange (information such as caller, callee, and billing).
[0014]
Further, the communication information in INFO (1) is, for example, encoded voice in a telephone.
[0015]
OH (2) and INFO (2) also contain information of properties similar to OH (1) and INFO (1), respectively.
[0016]
Next, the PRGM system 24b will be further described with reference to FIG.
[0017]
FIG. 8 is a block diagram showing a configuration for generating a PRGM pattern signal. As described in the pattern signal frame configuration shown in FIG. 7, the program pattern memory 39 outputs a pattern signal including the overhead 11 and the information 12 as one set, in order of the addresses of the memory, OH (1 ), INFO (1), OH (2), INFO (2)... A / R is an address terminal for writing, and D / R is a data terminal for writing. The contents written in the program pattern memory are sequentially read out by the address counter 40 and a program pattern signal is output. CLK is a clock input.
[0018]
As described above, in the PRGM system 24b of the conventional bit error measuring device, the desired pattern is stored in the memory for the required number of sets of the overhead 11 and the information 12 as one set, and these are sequentially read out. The pattern signal of FIG. 7 was generated.
[0019]
In the conventional PRGM system 24b, when changing the pattern, all the patterns written in the memory must be rewritten, and much time is required for rewriting, and a large program counter is used for writing and reading. It was necessary. Further, it was impossible to generate a PRBS pattern signal following the PRGM pattern signal.
[0020]
[Problems to be solved by the invention]
The present invention simplifies the writing of a pattern to a memory in the PRGM system, particularly writing and reading when a part thereof is changed, and can arbitrarily mix and output a PRGM pattern signal and a PRBS pattern signal. Provided is a pattern signal generator capable of performing the above.
[0022]
[Means for Solving the Problems]
A pattern signal generating apparatus according to the present invention includes a program memory 1 for storing a digital pattern signal written from the outside, and an address counter 2 for designating an address for sequentially reading the digital pattern signal written in the program memory. A pattern signal generation device comprising a pattern generation circuit 3 and a pseudo random pattern generation circuit 6 composed of a plurality of shift registers, wherein the program memory 1 has a plurality of row signals for dividing and writing the digital pattern signal. And a plurality of blocks (B ₁ , B ₂ ,..., B _N ) defined by columns, and the address counter 2 includes the plurality of blocks (B ₁ , B ₂ ,... , the block counter 4 for sequentially specifying the address of the B _N), the specified Is constituted by a bit length counter 5 which outputs an increment signal to the block counter at the count end with counts up to a predetermined bit length specified respectively for each block sequentially reading digital pattern signal of the designated block, The block counter shuts off the output of the digital pattern signal written to the block of the designated address and activates the pseudo random pattern generation circuit when the designated address becomes equal to a desired set value. And a control circuit 10 for outputting the signal.
[0023]
Furthermore, in the pattern signal generating apparatus according to the present invention, the block counter 4 is configured such that a value at the start of counting and a value at the end of counting can be set from the outside.
[0024]
DETAILED DESCRIPTION OF THE INVENTION
The present invention partitions the memory area of the program memory into a plurality of blocks defined by a plurality of rows and a plurality of columns. Program data is written as a set of row and column. The block counter sequentially accesses the blocks of the memory, and the program data in the accessed block is sequentially read by the bit length counter. This is output as a digital pattern signal.
[0025]
The block counter can be set from the outside with the starting point number (the value at the start of counting) and the end point number (the value at the end of counting) that circulate, and the blocks within the set value Only are accessed (considered as valid data) and the other blocks are not accessed (considered as invalid data). The bit length counter is usually set to the bit length to be counted for each block, and for the block being accessed, the program data is read by the set bit length and the program is read by the set bit length and completed. In this case, an increment signal is output to the block counter.
[0026]
Further, the present invention includes a pseudo random pattern generation circuit, which operates the pseudo random pattern circuit when the block counter reaches a predetermined value, outputs a pseudo random pattern signal, and blocks the digital pattern signal. .
[0027]
This output is maintained until the bit counter counts the set bit length and the block counter is incremented.
[0028]
【Example】
An embodiment of the pattern signal generator of the present invention will be described with reference to FIGS.
[0029]
1 is a block diagram showing an embodiment of a pattern signal generator according to the present invention, FIG. 2 is a diagram showing block sections of a memory area of a program memory, FIG. 3 is a diagram showing details of a coincidence circuit, and FIG. FIG. 5 is a diagram showing a memory capacity for each block of the program memory, and FIG. 5 is a diagram showing a frame structure of a pattern signal.
[0030]
First, the configuration of an embodiment of the pattern signal generator of the present invention will be described.
[0031]
The program memory 1 has a memory area divided into a plurality of blocks, and data written in each block is accessed and read by the block counter 4 and the bit length counter 5.
[0032]
As shown in FIG. 2, the memory area of the program memory 1 is divided into 18 blocks by 9 rows and 2 columns. The first column of the first row is the first block, the second column is the second block, the first column of the second row is the third block, the second column is the fourth block, and is divided into the 18th block in order. ing. Overhead (OH) information 11 is written in the first column (hereinafter referred to as OH11) of each row, and information (INFO) information 12 is written in the second column (hereinafter referred to as INFO12). As a specific example, a memory capacity of 9 bytes is allocated to the OH 11 of each row. Each OH 11 is written with fixed information necessary for communication, for example, fixed information such as billing information. They can be further subdivided into multiple columns for each feature. In addition, a memory capacity of 261 bytes is allocated to the INFO 12 of each row. As information information put in each INFO 12, information that is a transmission target such as information obtained by encoding telephone voice is written. The pattern example of these information written in the program memory 1 is compatible with SDH (Synchronous Digital Hierarchy). In FIG. 1, A / R is a write address input terminal, and D / R is a write data input terminal.
[0033]
The address counter 2 includes a block counter 4 and a bit length counter 5. The block counter 4 is a counter for designating the addresses of the divided blocks 1 to 18 of the program memory 1. P. It is possible to set an initial value and an end value for counting addresses from U (not shown). When an address count of 3 to 14 is set, blocks 3 to 14 are sequentially output.
[0034]
The bit length counter 5 is a counter that sequentially designates addresses of information stored in the intra-block memory area designated by the block counter 4, and the count number up to the maximum bit length for each block can be set. The address of the memory area is specified by counting up to the value of the bit length, an increment command is output to the block counter 4, and the value of the block counter 4 is incremented.
[0035]
Here, the block counter 4 counts the upper digit address, the bit length counter 5 counts the lower digit address, the address of each block is specified by the upper digit address, and the information in the block is the lower digit address. It is specified by address.
[0036]
The pseudo random pattern generation circuit (PRBS) 6 includes a plurality of binary circuits provided with feedback circuits, and is the same as that conventionally used for bit error measurement of digital signals. The operation is turned on and off by an external command.
[0037]
The control circuit 10 includes a matching circuit 7, a first switch circuit 8, and a second switch circuit 9. The configuration of the coincidence circuit 7 will be described with reference to FIG. The coincidence circuit 7 includes a comparator 7a and an AND circuit 7b. One end of each of the five EX-OR circuits constituting the comparator 7a is connected to each bit of the block counter 4, and the other end is set from the outside by a CPU (not shown) or the like. In this example, 01100 is set. Now, when the input signal of the block counter 4 becomes a value indicating the twelfth block, that is, 01100, the five EX-OR circuits of the comparator 7a all match, and the AND circuit 7b outputs a match signal.
[0038]
The first switch circuit 8 is connected to the B side by the coincidence signal of the coincidence circuit 7 and outputs the output of the bit length counter to the pseudo random pattern generation circuit 6 to generate a pseudo random pattern. The second switch circuit 9 is connected to the B side by the coincidence signal of the coincidence circuit 7 and outputs a pseudo random pattern. This pseudo random pattern is generated only for the bit length set in the bit length counter 5, and when the count value of the block counter 4 is changed by the increment output of the bit length counter 5, the first switch circuit 8 is connected to the A side. While the generation is stopped, the second switch circuit 9 is connected to the A side, and the program pattern generated by the program pattern generation circuit 3 is output.
[0039]
Next, the operation of this embodiment will be described. FIG. 4 shows the memory capacity of the program memory 1 in an overlapping manner from the first block to the 18th block. The configuration of the rows and columns in the memory area of the program memory 1 is as described in FIG. The odd-numbered block (OH11) in FIG. 2 has a memory capacity of 9 bytes, and overhead information can be written. The even-numbered block (INFO12) can write information information having a memory capacity of up to 256 bytes. The data written in the program memory 1 may be as small as it is within the memory capacity of each block.
[0040]
The information written in the program memory 1 is accessed in the corresponding block by the count value of the block counter 4. That is, when the count value of the block counter 4 changes from 1 to 18, the first block to the 18th block are accessed in order according to this. Each information in the memory area of the block accessed by the block counter 4 is accessed and read bit by bit by the address count value of the bit length counter 5. The address count value range or bit length range of the bit length counter 5 can be set from the outside by a CPU (not shown) or the like, and usually the same address count value as the bit length written in the block is set. However, when an address count value having a bit length shorter than the written bit length is set, the information in the subsequent memory area is not read and becomes invalid. When the pseudo random pattern (PRBS) is generated, the count value of the bit length counter 5 is set so as to read out only the necessary bits of the pseudo random pattern (PRBS) regardless of the memory contents of the program memory 1. .
[0041]
When the bit length counter 5 counts up to the set address count value and outputs an increment signal to the block counter 4, the block counter increments the address count value by one. This block counter 4 normally counts from 1 to 18 and then returns to 1. However, if the count range can be set from the outside, for example, a CPU (not shown), and the setting counter is set from 3 to 8, Since the memory of the third block to the eighth block is sequentially read and the memory areas of the first block, the second block, and the eleventh to eighteenth blocks are not accessed, the reading is not performed. In other words, information written from the third block to the eighth block is read as valid data, and information written in other blocks is not read as invalid data.
[0042]
The pattern signal read in this way will be described with reference to FIG. FIG. 5A shows a frame structure of the pattern signal when all the blocks from the first block to the 18th block are valid, and B ₁ to B ₁₈ are repeatedly read and output. FIG. 5B shows a frame structure of the pattern signal when 6 blocks from the third block to the eighth block are valid. B ₃ to B ₈ are repeatedly read and output.
[0043]
When a PRBS signal is inserted into the fourth block, if 10000 is set in the coincidence circuit 7, the control circuit 10 operates to output a PRBS signal when the block counter 4 indicates the value of the fourth block. The bit length of the PRBS to be output is determined by the bit length set externally in the bit length counter 5 at that time.
[0044]
In the above embodiment, the program memory 1 has been described with reference to FIGS. 2 and 4 in which the first column and the second column are 9 bytes and 261 bytes, respectively. In the case of SDH, the first column is 3 × N bytes, The column is often used with a capacity of 87 × M (N and M are integers) bytes. Therefore, the program memory 1 can be defined by dividing the first column into 3 × N small blocks and the second column into 87 × M small blocks. For example, if the first column is 9 bytes and the second column is 261 bytes, the first column can be subdivided into 9 small columns and the second column can be subdivided into 261 small columns. the L _0, ···, has n columns of L _n-1, L ₀ ~L until ₈ is an area of 0H11, also the present invention the up L ₉ ~L ₂₆₉ defines the area of INFO12 The configuration and operation are the same.
[0045]
As described in detail in the above embodiments, the program memory 1 is divided into a plurality of blocks, a pattern is stored, and this can be read and accessed in units of blocks, and can be read to a desired bit length in the block. Can do. Note that a PRBS signal can be output by designating an arbitrary block number. Further, when changing the information in the program memory 1, only the information of the block corresponding to the changed portion needs to be rewritten, and the rewriting time of the program memory 1 can be shortened.
[0047]
【The invention's effect】
The pattern signal generator of the present invention has a program memory 1 for storing a digital pattern signal written from the outside, and a program pattern having an address counter 2 for designating an address for sequentially reading the digital pattern signal written in the program memory. A pattern signal generation device comprising a generation circuit 3 and a pseudo random pattern generation circuit 6 comprising a plurality of shift registers, wherein the program memory 1 has a plurality of rows and The address counter 2 is composed of areas of a plurality of blocks (B ₁ , B ₂ ,..., B _N ) defined by columns, and the address counter 2 has the plurality of blocks (B ₁ , B ₂ ,. a block counter 4 for sequentially specifying the address of the B _N), said specified Bro Counts up to a predetermined bit length specified respectively for each click is constituted by a bit length counter 5 which outputs an increment signal to the block counter at the end of counting with sequentially reading digital pattern signal of the designated block, The block counter shuts off the output of the digital pattern signal written to the block of the designated address and activates the pseudo random pattern generation circuit when the designated address becomes equal to a desired set value. Since the control circuit 10 that outputs the signal is provided, the pseudo-random pattern can be output at an arbitrary location with an arbitrary bit length.
[0048]
In the pattern signal generator according to the present invention, the block counter 4 can set the value at the start of counting and the value at the end of counting to be set from the outside. Can be done in units.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an embodiment of the present invention.
FIG. 2 is a diagram showing a block division of a memory area of a program memory.
FIG. 3 is a diagram showing details of a coincidence circuit.
FIG. 4 is a diagram showing a memory capacity for each block of a program memory.
FIG. 5 is a diagram illustrating a frame configuration of a pattern signal.
FIG. 6 is a block diagram showing the principle of a bit error measuring device.
FIG. 7 is a diagram showing a frame configuration of a pattern signal passing through a system under measurement.
FIG. 8 is a block diagram showing a configuration for generating a PRGM pattern signal.
[Explanation of symbols]
1 Program Memory 2 Address Counter 3 Program Pattern Generation Circuit 4 Block Counter 5 Bit Length Counter 6 Pseudo Random Pattern Generation Circuit 7 Matching Circuit 8 First Switch Circuit 9 Second Switch Circuit 10 Control Circuit 11 Overhead (OH)
12 Information (INFO)

Claims (2)

外部から書き込まれるデジタルパターン信号を記憶するプログラムメモリ（１）と、前記プログラムメモリに書き込まれたデジタルパターン信号を順次読み出すためのアドレスを指定するアドレスカウンタ（２）を有するプログラムパターン発生回路（３）と、複数のシフトレジスタでなる擬似ランダムパターン発生回路（６）とを備えたパターン信号発生装置であって、前記プログラムメモリ（１）は、前記デジタルパターン信号を分割して書き込むために複数のローおよびカラムにより定義された複数のブロック（Ｂ ₁ ，Ｂ ₂ ，・・・，Ｂ _N ）の各エリアにより構成され、
前記アドレスカウンタ（２）は、前記複数のブロック（Ｂ ₁ ，Ｂ ₂ ，・・・，Ｂ _N ）のアドレスを順次指定するブロックカウンタ（４）と、前記指定されたブロック毎にそれぞれ指定される所定のビット長までカウントして前記指定されたブロック内のデジタルパターン信号を順次読み出すとともにカウント終了時に前記ブロックカウンタにインクリメント信号を出力するビット長カウンタ（５）とにより構成され、前記ブロックカウンタは、指定するアドレスが所望に設定される設定値と等しくなったときに当該指定するアドレスのブロックに書き込まれた前記デジタルパターン信号の出力を遮断させるとともに前記擬似ランダムパターン発生回路を作動させてその信号を出力する制御回路（１０）を備えていることを特徴とするパターン信号発生装置。 Program pattern generation circuit (3) having a program memory (1) for storing a digital pattern signal written from the outside and an address counter (2) for designating an address for sequentially reading the digital pattern signal written in the program memory And a pseudo random pattern generation circuit (6) composed of a plurality of shift registers, wherein the program memory (1) has a plurality of low-level write signals for dividing and writing the digital pattern signal. And multiple blocks defined by columns (B ₁ , B ₂ ,..., B _N ) Each area,
The address counter (2) includes the plurality of blocks (B ₁ , B ₂ , ..., B _N The block counter (4) for sequentially designating addresses), and counting up to a predetermined bit length designated for each designated block, sequentially reading out the digital pattern signals in the designated block and at the end of counting And a bit length counter (5) that outputs an increment signal to the block counter, and the block counter writes the block at the designated address when the designated address becomes equal to a desired set value. And a control circuit (10) for cutting off the output of the digital pattern signal and operating the pseudo-random pattern generation circuit to output the signal. 前記ブロックカウンタ（４）は、カウントを開始するときの値およびカウントを終了するときの値が外部から設定可能とされていることを特徴とする請求項１記載のパターン信号発生装置。 2. The pattern signal generator according to claim 1, wherein the block counter (4) is capable of setting a value at the start of counting and a value at the end of counting from the outside .

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