JP3588305B2 - 発光素子アレイ - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は発光素子アレイに関する。
【０００２】
【従来の技術】
従来から光学的プリンタに関する技術が数多く提案されているが、光学的プリンタの一例として発光素子アレイ（例えば、ＬＥＤアレイ）を搭載した光学的プリンタが挙げられる。
【０００３】
図５は、上記ＬＥＤアレイ１００と該ＬＥＤアレイ１００を駆動させる為のドライバＩＣ２００との配置を示す上面図である。
【０００４】
図５において、ＬＥＤアレイ１００は、図示しない絶縁基板と、該絶縁基板上に形成された半導体層１１０と、該半導体層１１０に形成された複数の発光部１２０と、各々の発光部１２０と電気的に接続されている複数の電極１３０とからなり、
前記発光部１２０と前記電極１３０は、ＬＥＤアレイの長手方向へ延びるように前記半導体層１１０上に複数個配置されている。
【０００５】
一方、ドライバＩＣ２００には、前記ＬＥＤアレイ１００上の電極１３０と対応する複数の電極２１０が形成されており、前記ドライバＩＣ２００上の複数の電極２１０は、各々ボンディングワイヤ３００により前記ＬＥＤアレイ１００上の複数の電極１３０と電気的に接続されている。
【０００６】
尚、前記発光部１２０は、前記半導体層１１０内に形成された（例えばｎ型の）半導体層を介して、前記電極１３０（例えばｐ型電極）と極性の異なる図示せぬ電極（例えばｎ型電極）と電気的に接続されている。
【０００７】
図５に示すＬＥＤアレイ１００の発光部１２０を発光させる際には、ドライバＩＣ２００の電極２１０から前記発光部１２０と接続された電極１３０へ電気信号を送信することにより所望の発光部１２０を発光させることができる。
【０００８】
このような構成のＬＥＤアレイ１００には発光部１２０の数と同じ数ほどの多くの電極１３０を設けなければ成らず、この為、ドライバＩＣ２００の電極２１０とＬＥＤアレイ１００の電極１３０間に形成されるワイヤ３００の数も前記発光部１２０の数と同じ本数設ける必要がある。
【０００９】
このように、複数のワイヤ３００を有するＬＥＤアレイ１００では、隣接するワイヤ３００同士が接触することがある為、発光部１２０間及び電極１３０間が高密度化する傾向にある近年のＬＥＤアレイ１００にはできるだけワイヤ３００の数を少なくすることが好ましい。
【００１０】
このような問題を解決する為に、ｐｎｐｎ接合型の複数の発光サイリスタを用いて発光素子アレイを構成し電極の数を減らす技術が提案されている（例えば、特開平３−１９４９７８号公報参照）。
【００１１】
図６は、上記従来の前記発光サイリスタを用いた発光素子アレイの等価回路図である。
【００１２】
図６において、Ｄ１〜Ｄｎ（ｎは整数）は発光サイリスタである。
【００１３】
ｎ個の発光サイリスタの内、２つの発光サイリスタ（例えばＤ１とＤ２）を１つの発光素子ブロックとし、ｎ／２（ｎは整数）個の発光素子ブロックＢ（ｎ／２）に分割している。
【００１４】
又、各々のブロック（例えばＢ１ブロック）では、２つの発光サイリスタのカソード電極をグラウンドへと接地し、２つの発光サイリスタのアノード電極を共通のアノード電極Ａ（ｎ／２）（ｎは整数であり例えばＡ１）へと接続している。
【００１５】
更に、図６左から奇数番目に配置された発光サイリスタのゲート電極を共通ゲート電極Ｇ２で電気的に接続し、偶数番目に配置された発光サイリスタのゲート電極を共通ゲート電極Ｇ１で電気的に接続している。
【００１６】
以上に示す発光サイリスタの特性図を図７に示す。
【００１７】
図７における２つの曲線は、発光サイリスタのゲート電極の電圧を０［Ｖ］と５［Ｖ］にした時のアノード電圧Ｖａ―アノード電流Ｉａ特性を示している。
【００１８】
例えば、図６に示す発光サイリスタＤ１のゲート電極に５［Ｖ］の電圧が印加される場合には、前記発光サイリスタＤ１のアノード−ゲート間の電位差が１．５［Ｖ］以上でないと前記発光サイリスタＤ１が発光しない為、アノード電極に６．５［Ｖ］以上の電圧が印加されないとアノード電流Ｉａが流れず、発光サイリスタは発光しない。
【００１９】
一方、ゲート電極に電圧が印加されていない場合（ゲート電圧：Ｖｇ＝０［Ｖ］）の場合には、アノード電極に１．５［Ｖ］以上の電圧が印加されることにより、アノード電流Ｉａが流れて発光サイリスタが発光する。
【００２０】
図６の発光素子アレイは、発光サイリスタのこのような特性を用いて所望の発光サイリスタの発光制御を行っている。
【００２１】
次に動作について説明する。
【００２２】
先ず、図６ブロックＢ１の発光サイリスタＤ１とＤ２の動作を例に以下に説明する。
【００２３】
図６において、例えば、ゲート電極Ｇ１に５［Ｖ］の電圧を印加すると共にゲート電極Ｇ２に電圧を印加せず、共通アノード電極Ａ１に１．５［Ｖ］の電圧を印加する。
【００２４】
すると、発光サイリスタＤ１のアノード電極とゲート電極Ｇ２との間に電流が流れ発光サイリスタＤ１は発光する。一方、発光サイリスタＤ２のアノード電極には、６．５［Ｖ］以上の電圧が印加されない為に発光しない。
【００２５】
又、ゲート電極Ｇ１には電圧を印加せずにゲート電極Ｇ２に５［Ｖ］の電圧を印加し、共通アノード電極Ａ１に１．５［Ｖ］の電圧を印加する場合には、発光サイリスタＤ１は発光せず、発光サイリスタＤ２が発光する。
【００２６】
尚、前記発光サイリスタＤ１、Ｄ２を両方とも発光させない場合には、例えば、前記ゲート電極Ｇ１、Ｇ２と前記共通アノード電極Ａ１に電圧を印加しないことにより実現することができる。
【００２７】
又、前記発光サイリスタＤ１、Ｄ２両方とも発光させる場合には、例えば、前記ゲート電極Ｇ１、Ｇ２両方に電圧を印加せず、前記共通アノード電極Ａ１に１．５［Ｖ］以上の電圧を印加することにより実現することができる。
【００２８】
このような動作を各ブロック毎で操作することにより、所望の発光サイリスタを発光させることができる。
【００２９】
上述の発光素子アレイでは、必要となるワイヤの数は、発光サイリスタの数をｎとすると、共通アノード電極Ａ（ｎ／２）の数（ｎ／２（個））と、ゲート電極Ｇ１、Ｇ２の２個と、カソード電極と接続されたグラウンドの合計である（（ｎ／２）＋２＋１）個である。
【００３０】
このように、図６の発光サイリスタを用いた発光素子アレイでは、図６に示す発光サイリスタの数ｎ個の半分に３個の電極数を加えた数のワイヤを設けるだけで良い。
【００３１】
【発明が解決しようとする課題】
近年の発光素子アレイの高密度化の傾向から、可能な限り電極の数を減らすと共にワイヤの数を減らすことが好ましく、又、量産化の観点から見ても製造工程をできるだけ少なくすることが好ましい。
【００３２】
そこで本発明では、簡単な構成で上記従来例よりも更に電極の数を減らすことが可能な発光素子アレイを提供する。
【００３３】
【課題を解決するための手段】
請求項１記載の発光素子アレイは、複数の発光素子を有する発光素子アレイであって、前記複数の発光素子の内、第１の発光素子と第２の発光素子の２つの発光素子を１つのブロックとして複数のブロックを形成し、前記第１発光素子は、ゲート電極を有するｐｎｐｎ接合型の発光素子又はｎｐｎｐ接合型の発光素子であり、前記第２発光素子は、ｐｎｐｎ接合型の発光素子であり、前記第１発光素子のアノード電極と、前記第２発光素子のアノード電極は、共通のアノード電極と接続され、前記第１発光素子のカソード電極と、前記第２発光素子のカソード電極は電気的に接地されており、前記第１発光素子のアノード電極と前記第２発光素子のアノード電極との間にはコンデンサが設けられ、各ブロックの前記ゲート電極は共通ゲート電極と接続されており、前記共通ゲート電極と前記共通アノード電極夫々に印加する電気信号を制御することにより、所望の発光素子を発光させることが可能であることを特徴する。
【００３４】
請求項２記載の発光素子アレイは、複数の発光素子を有する発光素子アレイであって、前記複数の発光素子の内、第１の発光素子と第２の発光素子の２つの発光素子を１つのブロックとして複数のブロックを形成し、前記第１発光素子は、ゲート電極を有するｐｎｐｎ接合型又はｎｐｎｐ型の発光素子であり、前記第２発光素子は、ｐｎｐｎ接合型の発光素子であり、前記第１発光素子の第１アノード電極と、前記第２発光素子の第２アノード電極は、抵抗を介して共通のアノード電極と接続され、前記第１発光素子の第１カソード電極と、前記第２発光素子の第２カソード電極は電気的に接地されており、前記第１発光素子のアノード電極と前記第２発光素子のアノード電極との間にはコンデンサが設けられ、各ブロックの前記ゲート電極は共通ゲート電極と接続されており、前記共通ゲート電極と前記共通アノード電極夫々に印加する電気信号を制御することにより、所望の発光素子を発光させることが可能であることを特徴する。
【００３５】
請求項３記載の発光素子アレイは、複数の発光サイリスタを有する発光素子アレイであって、前記発光サイリスタは、アノード側からカソード側に向かって、アノード電極と、第１のｐ型層と、第１のｎ型層と、第２のｐ型層と、第２のｎ型層と、カソード電極と、を有し、前記複数の発光サイリスタの内、第１の発光サイリスタと第２の発光サイリスタの２つの発光サイリスタを１つのブロックとして複数のブロックを形成し、前記各ブロックにおいて、前記第１の発光サイリスタの前記第１のｎ型層にはゲート電極が形成されており、前記第１の発光サイリスタのアノード電極と前記第２の発光サイリスタのアノード電極との間にはコンデンサが配置されており、前記第１の発光サイリスタと前記第２の発光サイリスタ夫々のアノード電極は、夫々抵抗素子を介して共通のアノード電極に接続されており、一方、前記第１の発光サイリスタと前記第２の発光サイリスタのカソード電極は電気的に接地されており、各ブロックの第１発光サイリスタに形成されたゲート電極は、夫々１つの共通ゲート電極と電気的に接続されており、前記各ブロック毎の共通アノード電極と前記共通ゲート電極夫々に印加する電気信号を制御することにより、所望の発光素子を発光させることが可能であることを特徴とする。
【００３６】
【発明の実施の形態】
図１は、本発明を適用してなる実施例装置の部分等価回路図である。
【００３７】
図１において、Ｄ１〜Ｄｎ（ｎは整数）は発光サイリスタである。
【００３８】
各々の発光サイリスタの内、２つの発光サイリスタで１つのブロックＢ（ｎ／２）（ｎは整数）を形成している。
【００３９】
各々のブロック（例えばＢ１ブロック）では、２つの発光サイリスタのカソード電極をグラウンドへと接地し、２つの発光サイリスタのアノード電極ａ（ｎ−１）、ａｎ（ｎは整数とし、例えばａ１，ａ２）を、夫々抵抗Ｒｎ−１、Ｒｎ（ｎは整数とし、例えば、Ｒ１、Ｒ２）を介して共通のアノード電極Ａ（ｎ／２）（ここで、ｎは整数とし、例えばＡ１）へと接続し、図１左から奇数番目の発光サイリスタのゲート電極を共通ゲート電極Ｇにより電気的に接続している。
【００４０】
尚、本実施例において、各々の発光サイリスタのアノードａｎ側と共通アノード電極Ａ（ｎ／２）との間に抵抗Ｒｎを挿入したのは、前記共通アノード電極Ａ（ｎ／２）に印加される電圧の変動に対して前記発光サイリスタＤｎが安定した発光動作が行えるようにする為である。
【００４１】
又、隣り合う２つの発光サイリスタＤｎ、Ｄ（ｎ−１）（ｎは整数とし、例えばＤ１とＤ２）のアノード電極間には、コンデンサＣ（ｎ／２）（ｎは整数）が配置されている。
【００４２】
尚、前記発光サイリスタＤ１、Ｄ２の内、前記発光サイリスタＤ１はゲート電極を有する発光サイリスタであるので、図７に示すような電流―電圧特性に従うが、発光サイリスタＤ２はゲート電極を有しない発光サイリスタである為、前記図７の電流―電圧特性とは異なる特性を有している。
【００４３】
前記発光サイリスタＤ２のアノード電流Ｉａ−アノード電圧Ｖａ特性図を、図２に示す。
【００４４】
例えば、図１に示す発光サイリスタＤ２のアノード電極ａ２に３０［Ｖ］以上の電圧が印加される場合には、アノード電流Ｉａが流れ出し，前記発光サイリスタＤ２が発光を開始する。一度、前記サイリスタＤ２のアノード電極電圧が３０［Ｖ］以上となれば、前記サイリスタＤ２のアノード電極に印加されている電圧を１．５［Ｖ］まで下げても前記サイリスタＤ２は発光を維持する。
【００４５】
しかし、一旦サイリスタＤ２のアノード電圧Ｖａが１．５［Ｖ］（ターンオン電圧）以下となると、サイリスタＤ２は発光を停止する。続いて前記サイリスタＤ２を発光させる為には、再度アノード電極に３０［Ｖ］以上の電圧を印加しなければならない。
【００４６】
次に動作について説明する。
【００４７】
図３は、本実施例装置の動作を説明する為の時間―電圧特性図であり、図３では、例えばブロックＢ１における時間―電圧特性を示している。
【００４８】
図３において、０（秒）〜ｔ１（秒）までの領域（領域Ａ）は、図１の発光サイリスタＤ１が発光する（オン）と共に発光サイリスタＤ２が発光していない（オフ）時のゲート電極Ｇと、発光サイリスタＤ１、Ｄ２のアノード側ａ１．ａ２の電圧値を示している。
【００４９】
又、ｔ１（秒）〜ｔ２（秒）までの領域（領域Ｂ）は、発光サイリスタＤ１がオフであると共に発光サイリスタＤ２がオン時のゲート電極Ｇと、各々の発光サイリスタＤ１、Ｄ２のアノード側ａ１．ａ２の電圧値を示している。
【００５０】
更に、ｔ２（秒）〜ｔ３（秒）までの領域（領域Ｃ）は、発光サイリスタＤ１がオンであると共に発光サイリスタＤ２がオフ時のゲート電極Ｇと、各々の発光サイリスタＤ１、Ｄ２のアノード側ａ１．ａ２の電圧値を示している。
【００５１】
先ず、領域Ａでは、共通ゲート電極Ｇに電圧を印加せず、共通アノード電極Ａ１に２．５［Ｖ］の電圧を印加している。
【００５２】
このようにすると、サイリスタＤ１のゲートには電圧がかからず、サイリスタＤ１のアノード側ａ１には抵抗Ｒ１により１［Ｖ］の電圧降下が生じる為に１．５［Ｖ］の電圧が印加され、サイリスタＤ１は発光する。一方、サイリスタＤ２のアノード側ａ２にはＲ２の電圧降下により１．５［Ｖ］の電圧が印加されるが、前記サイリスタＤ２は、アノード側に３０［Ｖ］の電圧が印加されないと発光されない為（図２の特性図参照）、発光しない。
【００５３】
次に、領域Ｂでは、ゲート電極Ｇと共通アノード電極ａ１に瞬間的（例えば１０ｍｓ）に３１［Ｖ］の電圧を印加する。
【００５４】
このようにすると、サイリスタＤ１では、ゲート電極に３１［Ｖ］の電圧が印加され、アノード側のａ１点では抵抗Ｒ１の１［Ｖ］の電圧降下により３０［Ｖ］の電圧が印加される。
【００５５】
サイリスタＤ１では、アノード側ａ１とゲート電極Ｇとの間に１．５［Ｖ］以上の電位差が生じない為にサイリスタＤ１は発光しない。
【００５６】
一方、サイリスタＤ２側では、アノード側ａ２に３０［Ｖ］の電圧が印加される為に発光する。
【００５７】
続く領域Ｂにおいて、ゲート電極Ｇと共通アノード電極Ａ１両方に２．５［Ｖ］の電圧を印加する。
【００５８】
このようにすると、サイリスタＤ１側では、ゲート電極Ｇに２．５の電圧が印加され、アノード側のａ１点では抵抗Ｒ１の１［Ｖ］の電圧降下により１．５［Ｖ］の電圧が印加される。
【００５９】
サイリスタＤ１では、アノード側ａ１の電圧よりゲート側の電圧の方が高い為にサイリスタＤ１は逆バイアスの電圧が印加され発光しない。
【００６０】
一方、サイリスタＤ２側では、アノード側ａ２に１．５［Ｖ］の電圧が印加されるが、ゲート電極を持たないサイリスタＤ２は、アノードとカソード間で３０［Ｖ］以上の電圧が一度印加されている為に、３０［Ｖ］の電圧印加以降に３０［Ｖ］以下１．５［Ｖ］以上の電圧が前記アノードとカソード間で印加されれば、前記発光サイリスタＤ２は発光を維持する（図２参照）。この為、領域Ｂでは、前記サイリスタＤ１は発光オフし、サイリスタＤ２は発光をオンする。
【００６１】
尚、領域Ｂにおいて、共通ゲート電極Ｇと共通アノード電極Ａｎ共に一瞬だけ３０［Ｖ］の電圧を印加したのは、長時間高電圧の電気信号をサイリスタへ送出することにより、発熱量が増大し素子への負担が大きくなることを防ぐ為である。
【００６２】
次に、領域Ｃでは、ゲート電極Ｇに電圧を印加せず共通アノード電極Ａ１には２．５［Ｖ］の電圧を印加する。
【００６３】
このようにすると、サイリスタＤ１側では、ゲート電極Ｇに電圧が印加されず、アノード側のａ１点では抵抗Ｒ２の１［Ｖ］の電圧降下により１．５［Ｖ］の電圧が印加される為、ＰＮ接合部分で１．５［Ｖ］の順方向バイアス電圧がかかり、発光する。
【００６４】
前記サイリスタＤ１に順方向電圧が印加されると、前記サイリスタＤ２の発光時（領域Ｂの時）にコンデンサＣのサイリスタＤ１側に蓄積されていた電荷がサイリスタＤ１に流れ込む。この瞬間、前記コンデンサＣのサイリスタＤ２側に蓄積されている電荷がコンデンサＣのサイリスタＤ１側へと移動し、前記コンデンサＣのサイリスタＤ２側の電位が約０．５［Ｖ］まで低下する。この為、前記サイリスタＤ２が発光オフする。
【００６５】
その後、共通アノード電極Ａ１には２．５［Ｖ］の電圧が印加されている為に、前記コンデンサＣに電荷が蓄積され、ａ２地点の電位が１．５Ｖまで上昇する。
【００６６】
ここで、前記発光サイリスタＤ２のアノードとカソード間の電圧が１．５［Ｖ］以下に低下すると、前記サイリスタＤ２は、前記サイリスタＤ２のアノードとカソード間（ｐｎｐｎ接合間）に３０［Ｖ］以上の電圧をかけない限り、前記サイリスタＤ２は発光動作を行わない。
【００６７】
このように、前記共通アノード電極Ａ１とゲート電極Ｇに印加する電圧値を調整することにより、前記サイリスタＤ１と前記サイリスタＤ２の発光動作を制御することが可能である。
【００６８】
尚、前記サイリスタＤ１と前記サイリスタＤ２の両方とも発光させないように制御する際には、例えば、前記共通アノード電極Ａ１と前記ゲート電極Ｇ両方に電圧を印加しなければ良く、前記サイリスタＤ１と前記サイリスタＤ２の両方とも発光させるようにする際には、例えば、前記共通アノード電極に３０［Ｖ］以上の電圧を印加させ、一方、前記ゲート電極には、２７．５［Ｖ］以下の電圧を印加すれば良い。
【００６９】
以上ではブロックＢ１における動作を説明したが、他のブロックにおいても同様に発光動作を制御することができる。
【００７０】
次に、このような構成の発光素子アレイの構造例を以下に説明する。
【００７１】
図４は、図１の等価回路の発光素子アレイを半導体基板上に実現した場合の構造を示す断面図である。
【００７２】
図４に示す発光素子アレイは、先ず、ｎ型半導体基板１０上に例えばＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いてｎ型半導体層２１、ｐ型半導体層２２、ｎ型半導体層２３、ｐ型半導体層２４を順に成長させる。
【００７３】
次に、前記半導体層２１〜２４が形成された半導体層にフォトエッチング法を用いることにより発光素子Ｄ１〜Ｄｎ（ｎは整数）を形成する。
【００７４】
又、前記共通アノード電極Ａｎと各発光素子Ｄｎのアノード電極２５との間に抵抗やコンデンサを介在可能なパターンを形成し、図４左から奇数番目の発光素子Ｄｎのゲート電極２６と共通ゲート電極Ｇのパターンを形成する。
【００７５】
更に、各々の発光素子のｐ型半導体層２４上にアノード電極２５を形成し、図４左から奇数番目の発光素子のｎ型半導体層２３上には、ゲート電極２６を形成する。
【００７６】
最後に、図示せぬドライバＩＣの電極と共通ゲート電極Ｇとの間にボンディングワイヤを施すと共に前記ドライバＩＣの電極と共通アノード電極Ａｎとの間にボンディングワイヤを施す。
【００７７】
このようにして、本実施例装置を半導体基板上に実現することができる。
【００７８】
以上説明したように、本実施例装置は、ゲート電極１個と、各々の発光サイリスタのカソードと接続されたグランドラインの電極１個と、発光サイリスタの合計数ｎの半分の数である共通アノード電極の個数（ｎ／２）と、の合計値の数だけドライバＩＣの電極と発光素子アレイの電極との間にワイヤを施せば良いので、従来技術に比べて少ないワイヤを有する発光素子アレイを実現することができる。
【００７９】
この為、従来の発光素子アレイでは、２つのゲート電極と複数の共通アノード電極に印加する電気信号を制御することにより所望の発光素子を発光させていたが、本実施例装置では、１つのゲート電極と複数の共通アノード電極に印加する電気信号を制御するだけでよいので、ドライバＩＣの制御ソフトウエアをより簡単なものとすることができる。
【００８０】
又、従来の発光素子アレイでは、ゲート電極が２つ形成されている為に、図６に示す回路を半導体基板上に実現する際には、２つのゲート電極が交差する部分では、一方のゲート電極を形成した後に２つのゲート電極が接触することを防ぐ為に前記ゲート電極上に絶縁膜を形成し、前記絶縁膜上に片方のゲート電極を形成する必要があるが、本実施例の発光素子アレイでは、ゲート電極が１つだけである為、ゲート電極上に更に絶縁膜と片方のゲート電極を形成する必要がなく、前記絶縁膜と片方のゲート電極を形成する２つの工程分、生産の為の時間とコストを軽減することが可能である。
【００８１】
尚、本実施例では、各々の発光サイリスタのアノード側と共通アノード電極との間に抵抗を配置し、前記共通アノード電極に印加される電圧の変動に対して前記発光サイリスタが安定した発光動作が行えるようにしたが、前記共通アノード電極に抵抗を直列に配置する構成にしても良く、前記アノード電極に印加される電圧の変動が少ない場合には抵抗を配置しなくても良い。
【００８２】
又、本実施例では、発光素子としてｐｎｐｎ型の発光サイリスタを用いたが、図１左から奇数番目の発光素子のみｎｐｎｐ型の発光素子を用いても良い。このような構成にした時、図１左から偶数番目の発光素子をｎｐｎｐ型の発光サイリスタとしないのは、偶数番目の発光素子をｎｐｎｐ型の発光サイリスタとすると、発光サイリスタのｐ型層がグラウンドと接続されてしまい、発光させることができないからである。
【００８３】
【発明の効果】
本発明の発光素子アレイは、ワイヤの数少なく、更に少ない製造工程で製造可能である。
【図面の簡単な説明】
【図１】本発明を適用してなる実施例装置の等価回路である。
【図２】ゲート電極を有しない発光サイリスタの電流―電圧特性図である。
【図３】図１の回路の各点における時間―電圧の特性を示す図である。
【図４】本実施例装置を基板上に構成した際の断面図である。
【図５】従来の発光素子アレイの上面図である。
【図６】従来の発光素子アレイの等価回路である。
【図７】ゲート電極を有する発光サイリスタの電流―電圧特性図である。
【符号の説明】
１０ 基板
２１ ｎ型半導体層
２２ ｐ型半導体層
２３ ｎ型半導体層
２４ ｐ型半導体層
２５ アノード電極
２６ ゲート電極
１００ ＬＥＤアレイ
１１０ 半導体層
１２０ 発光部
１３０ 電極
２００ ドライバＩＣ
２１０ 電極
３００ ボンディングワイヤ
【産業上の利用分野】
本発明は発光素子アレイに関する。
【０００２】
【従来の技術】
従来から光学的プリンタに関する技術が数多く提案されているが、光学的プリンタの一例として発光素子アレイ（例えば、ＬＥＤアレイ）を搭載した光学的プリンタが挙げられる。
【０００３】
図５は、上記ＬＥＤアレイ１００と該ＬＥＤアレイ１００を駆動させる為のドライバＩＣ２００との配置を示す上面図である。
【０００４】
図５において、ＬＥＤアレイ１００は、図示しない絶縁基板と、該絶縁基板上に形成された半導体層１１０と、該半導体層１１０に形成された複数の発光部１２０と、各々の発光部１２０と電気的に接続されている複数の電極１３０とからなり、
前記発光部１２０と前記電極１３０は、ＬＥＤアレイの長手方向へ延びるように前記半導体層１１０上に複数個配置されている。
【０００５】
一方、ドライバＩＣ２００には、前記ＬＥＤアレイ１００上の電極１３０と対応する複数の電極２１０が形成されており、前記ドライバＩＣ２００上の複数の電極２１０は、各々ボンディングワイヤ３００により前記ＬＥＤアレイ１００上の複数の電極１３０と電気的に接続されている。
【０００６】
尚、前記発光部１２０は、前記半導体層１１０内に形成された（例えばｎ型の）半導体層を介して、前記電極１３０（例えばｐ型電極）と極性の異なる図示せぬ電極（例えばｎ型電極）と電気的に接続されている。
【０００７】
図５に示すＬＥＤアレイ１００の発光部１２０を発光させる際には、ドライバＩＣ２００の電極２１０から前記発光部１２０と接続された電極１３０へ電気信号を送信することにより所望の発光部１２０を発光させることができる。
【０００８】
このような構成のＬＥＤアレイ１００には発光部１２０の数と同じ数ほどの多くの電極１３０を設けなければ成らず、この為、ドライバＩＣ２００の電極２１０とＬＥＤアレイ１００の電極１３０間に形成されるワイヤ３００の数も前記発光部１２０の数と同じ本数設ける必要がある。
【０００９】
このように、複数のワイヤ３００を有するＬＥＤアレイ１００では、隣接するワイヤ３００同士が接触することがある為、発光部１２０間及び電極１３０間が高密度化する傾向にある近年のＬＥＤアレイ１００にはできるだけワイヤ３００の数を少なくすることが好ましい。
【００１０】
このような問題を解決する為に、ｐｎｐｎ接合型の複数の発光サイリスタを用いて発光素子アレイを構成し電極の数を減らす技術が提案されている（例えば、特開平３−１９４９７８号公報参照）。
【００１１】
図６は、上記従来の前記発光サイリスタを用いた発光素子アレイの等価回路図である。
【００１２】
図６において、Ｄ１〜Ｄｎ（ｎは整数）は発光サイリスタである。
【００１３】
ｎ個の発光サイリスタの内、２つの発光サイリスタ（例えばＤ１とＤ２）を１つの発光素子ブロックとし、ｎ／２（ｎは整数）個の発光素子ブロックＢ（ｎ／２）に分割している。
【００１４】
又、各々のブロック（例えばＢ１ブロック）では、２つの発光サイリスタのカソード電極をグラウンドへと接地し、２つの発光サイリスタのアノード電極を共通のアノード電極Ａ（ｎ／２）（ｎは整数であり例えばＡ１）へと接続している。
【００１５】
更に、図６左から奇数番目に配置された発光サイリスタのゲート電極を共通ゲート電極Ｇ２で電気的に接続し、偶数番目に配置された発光サイリスタのゲート電極を共通ゲート電極Ｇ１で電気的に接続している。
【００１６】
以上に示す発光サイリスタの特性図を図７に示す。
【００１７】
図７における２つの曲線は、発光サイリスタのゲート電極の電圧を０［Ｖ］と５［Ｖ］にした時のアノード電圧Ｖａ―アノード電流Ｉａ特性を示している。
【００１８】
例えば、図６に示す発光サイリスタＤ１のゲート電極に５［Ｖ］の電圧が印加される場合には、前記発光サイリスタＤ１のアノード−ゲート間の電位差が１．５［Ｖ］以上でないと前記発光サイリスタＤ１が発光しない為、アノード電極に６．５［Ｖ］以上の電圧が印加されないとアノード電流Ｉａが流れず、発光サイリスタは発光しない。
【００１９】
一方、ゲート電極に電圧が印加されていない場合（ゲート電圧：Ｖｇ＝０［Ｖ］）の場合には、アノード電極に１．５［Ｖ］以上の電圧が印加されることにより、アノード電流Ｉａが流れて発光サイリスタが発光する。
【００２０】
図６の発光素子アレイは、発光サイリスタのこのような特性を用いて所望の発光サイリスタの発光制御を行っている。
【００２１】
次に動作について説明する。
【００２２】
先ず、図６ブロックＢ１の発光サイリスタＤ１とＤ２の動作を例に以下に説明する。
【００２３】
図６において、例えば、ゲート電極Ｇ１に５［Ｖ］の電圧を印加すると共にゲート電極Ｇ２に電圧を印加せず、共通アノード電極Ａ１に１．５［Ｖ］の電圧を印加する。
【００２４】
すると、発光サイリスタＤ１のアノード電極とゲート電極Ｇ２との間に電流が流れ発光サイリスタＤ１は発光する。一方、発光サイリスタＤ２のアノード電極には、６．５［Ｖ］以上の電圧が印加されない為に発光しない。
【００２５】
又、ゲート電極Ｇ１には電圧を印加せずにゲート電極Ｇ２に５［Ｖ］の電圧を印加し、共通アノード電極Ａ１に１．５［Ｖ］の電圧を印加する場合には、発光サイリスタＤ１は発光せず、発光サイリスタＤ２が発光する。
【００２６】
尚、前記発光サイリスタＤ１、Ｄ２を両方とも発光させない場合には、例えば、前記ゲート電極Ｇ１、Ｇ２と前記共通アノード電極Ａ１に電圧を印加しないことにより実現することができる。
【００２７】
又、前記発光サイリスタＤ１、Ｄ２両方とも発光させる場合には、例えば、前記ゲート電極Ｇ１、Ｇ２両方に電圧を印加せず、前記共通アノード電極Ａ１に１．５［Ｖ］以上の電圧を印加することにより実現することができる。
【００２８】
このような動作を各ブロック毎で操作することにより、所望の発光サイリスタを発光させることができる。
【００２９】
上述の発光素子アレイでは、必要となるワイヤの数は、発光サイリスタの数をｎとすると、共通アノード電極Ａ（ｎ／２）の数（ｎ／２（個））と、ゲート電極Ｇ１、Ｇ２の２個と、カソード電極と接続されたグラウンドの合計である（（ｎ／２）＋２＋１）個である。
【００３０】
このように、図６の発光サイリスタを用いた発光素子アレイでは、図６に示す発光サイリスタの数ｎ個の半分に３個の電極数を加えた数のワイヤを設けるだけで良い。
【００３１】
【発明が解決しようとする課題】
近年の発光素子アレイの高密度化の傾向から、可能な限り電極の数を減らすと共にワイヤの数を減らすことが好ましく、又、量産化の観点から見ても製造工程をできるだけ少なくすることが好ましい。
【００３２】
そこで本発明では、簡単な構成で上記従来例よりも更に電極の数を減らすことが可能な発光素子アレイを提供する。
【００３３】
【課題を解決するための手段】
請求項１記載の発光素子アレイは、複数の発光素子を有する発光素子アレイであって、前記複数の発光素子の内、第１の発光素子と第２の発光素子の２つの発光素子を１つのブロックとして複数のブロックを形成し、前記第１発光素子は、ゲート電極を有するｐｎｐｎ接合型の発光素子又はｎｐｎｐ接合型の発光素子であり、前記第２発光素子は、ｐｎｐｎ接合型の発光素子であり、前記第１発光素子のアノード電極と、前記第２発光素子のアノード電極は、共通のアノード電極と接続され、前記第１発光素子のカソード電極と、前記第２発光素子のカソード電極は電気的に接地されており、前記第１発光素子のアノード電極と前記第２発光素子のアノード電極との間にはコンデンサが設けられ、各ブロックの前記ゲート電極は共通ゲート電極と接続されており、前記共通ゲート電極と前記共通アノード電極夫々に印加する電気信号を制御することにより、所望の発光素子を発光させることが可能であることを特徴する。
【００３４】
請求項２記載の発光素子アレイは、複数の発光素子を有する発光素子アレイであって、前記複数の発光素子の内、第１の発光素子と第２の発光素子の２つの発光素子を１つのブロックとして複数のブロックを形成し、前記第１発光素子は、ゲート電極を有するｐｎｐｎ接合型又はｎｐｎｐ型の発光素子であり、前記第２発光素子は、ｐｎｐｎ接合型の発光素子であり、前記第１発光素子の第１アノード電極と、前記第２発光素子の第２アノード電極は、抵抗を介して共通のアノード電極と接続され、前記第１発光素子の第１カソード電極と、前記第２発光素子の第２カソード電極は電気的に接地されており、前記第１発光素子のアノード電極と前記第２発光素子のアノード電極との間にはコンデンサが設けられ、各ブロックの前記ゲート電極は共通ゲート電極と接続されており、前記共通ゲート電極と前記共通アノード電極夫々に印加する電気信号を制御することにより、所望の発光素子を発光させることが可能であることを特徴する。
【００３５】
請求項３記載の発光素子アレイは、複数の発光サイリスタを有する発光素子アレイであって、前記発光サイリスタは、アノード側からカソード側に向かって、アノード電極と、第１のｐ型層と、第１のｎ型層と、第２のｐ型層と、第２のｎ型層と、カソード電極と、を有し、前記複数の発光サイリスタの内、第１の発光サイリスタと第２の発光サイリスタの２つの発光サイリスタを１つのブロックとして複数のブロックを形成し、前記各ブロックにおいて、前記第１の発光サイリスタの前記第１のｎ型層にはゲート電極が形成されており、前記第１の発光サイリスタのアノード電極と前記第２の発光サイリスタのアノード電極との間にはコンデンサが配置されており、前記第１の発光サイリスタと前記第２の発光サイリスタ夫々のアノード電極は、夫々抵抗素子を介して共通のアノード電極に接続されており、一方、前記第１の発光サイリスタと前記第２の発光サイリスタのカソード電極は電気的に接地されており、各ブロックの第１発光サイリスタに形成されたゲート電極は、夫々１つの共通ゲート電極と電気的に接続されており、前記各ブロック毎の共通アノード電極と前記共通ゲート電極夫々に印加する電気信号を制御することにより、所望の発光素子を発光させることが可能であることを特徴とする。
【００３６】
【発明の実施の形態】
図１は、本発明を適用してなる実施例装置の部分等価回路図である。
【００３７】
図１において、Ｄ１〜Ｄｎ（ｎは整数）は発光サイリスタである。
【００３８】
各々の発光サイリスタの内、２つの発光サイリスタで１つのブロックＢ（ｎ／２）（ｎは整数）を形成している。
【００３９】
各々のブロック（例えばＢ１ブロック）では、２つの発光サイリスタのカソード電極をグラウンドへと接地し、２つの発光サイリスタのアノード電極ａ（ｎ−１）、ａｎ（ｎは整数とし、例えばａ１，ａ２）を、夫々抵抗Ｒｎ−１、Ｒｎ（ｎは整数とし、例えば、Ｒ１、Ｒ２）を介して共通のアノード電極Ａ（ｎ／２）（ここで、ｎは整数とし、例えばＡ１）へと接続し、図１左から奇数番目の発光サイリスタのゲート電極を共通ゲート電極Ｇにより電気的に接続している。
【００４０】
尚、本実施例において、各々の発光サイリスタのアノードａｎ側と共通アノード電極Ａ（ｎ／２）との間に抵抗Ｒｎを挿入したのは、前記共通アノード電極Ａ（ｎ／２）に印加される電圧の変動に対して前記発光サイリスタＤｎが安定した発光動作が行えるようにする為である。
【００４１】
又、隣り合う２つの発光サイリスタＤｎ、Ｄ（ｎ−１）（ｎは整数とし、例えばＤ１とＤ２）のアノード電極間には、コンデンサＣ（ｎ／２）（ｎは整数）が配置されている。
【００４２】
尚、前記発光サイリスタＤ１、Ｄ２の内、前記発光サイリスタＤ１はゲート電極を有する発光サイリスタであるので、図７に示すような電流―電圧特性に従うが、発光サイリスタＤ２はゲート電極を有しない発光サイリスタである為、前記図７の電流―電圧特性とは異なる特性を有している。
【００４３】
前記発光サイリスタＤ２のアノード電流Ｉａ−アノード電圧Ｖａ特性図を、図２に示す。
【００４４】
例えば、図１に示す発光サイリスタＤ２のアノード電極ａ２に３０［Ｖ］以上の電圧が印加される場合には、アノード電流Ｉａが流れ出し，前記発光サイリスタＤ２が発光を開始する。一度、前記サイリスタＤ２のアノード電極電圧が３０［Ｖ］以上となれば、前記サイリスタＤ２のアノード電極に印加されている電圧を１．５［Ｖ］まで下げても前記サイリスタＤ２は発光を維持する。
【００４５】
しかし、一旦サイリスタＤ２のアノード電圧Ｖａが１．５［Ｖ］（ターンオン電圧）以下となると、サイリスタＤ２は発光を停止する。続いて前記サイリスタＤ２を発光させる為には、再度アノード電極に３０［Ｖ］以上の電圧を印加しなければならない。
【００４６】
次に動作について説明する。
【００４７】
図３は、本実施例装置の動作を説明する為の時間―電圧特性図であり、図３では、例えばブロックＢ１における時間―電圧特性を示している。
【００４８】
図３において、０（秒）〜ｔ１（秒）までの領域（領域Ａ）は、図１の発光サイリスタＤ１が発光する（オン）と共に発光サイリスタＤ２が発光していない（オフ）時のゲート電極Ｇと、発光サイリスタＤ１、Ｄ２のアノード側ａ１．ａ２の電圧値を示している。
【００４９】
又、ｔ１（秒）〜ｔ２（秒）までの領域（領域Ｂ）は、発光サイリスタＤ１がオフであると共に発光サイリスタＤ２がオン時のゲート電極Ｇと、各々の発光サイリスタＤ１、Ｄ２のアノード側ａ１．ａ２の電圧値を示している。
【００５０】
更に、ｔ２（秒）〜ｔ３（秒）までの領域（領域Ｃ）は、発光サイリスタＤ１がオンであると共に発光サイリスタＤ２がオフ時のゲート電極Ｇと、各々の発光サイリスタＤ１、Ｄ２のアノード側ａ１．ａ２の電圧値を示している。
【００５１】
先ず、領域Ａでは、共通ゲート電極Ｇに電圧を印加せず、共通アノード電極Ａ１に２．５［Ｖ］の電圧を印加している。
【００５２】
このようにすると、サイリスタＤ１のゲートには電圧がかからず、サイリスタＤ１のアノード側ａ１には抵抗Ｒ１により１［Ｖ］の電圧降下が生じる為に１．５［Ｖ］の電圧が印加され、サイリスタＤ１は発光する。一方、サイリスタＤ２のアノード側ａ２にはＲ２の電圧降下により１．５［Ｖ］の電圧が印加されるが、前記サイリスタＤ２は、アノード側に３０［Ｖ］の電圧が印加されないと発光されない為（図２の特性図参照）、発光しない。
【００５３】
次に、領域Ｂでは、ゲート電極Ｇと共通アノード電極ａ１に瞬間的（例えば１０ｍｓ）に３１［Ｖ］の電圧を印加する。
【００５４】
このようにすると、サイリスタＤ１では、ゲート電極に３１［Ｖ］の電圧が印加され、アノード側のａ１点では抵抗Ｒ１の１［Ｖ］の電圧降下により３０［Ｖ］の電圧が印加される。
【００５５】
サイリスタＤ１では、アノード側ａ１とゲート電極Ｇとの間に１．５［Ｖ］以上の電位差が生じない為にサイリスタＤ１は発光しない。
【００５６】
一方、サイリスタＤ２側では、アノード側ａ２に３０［Ｖ］の電圧が印加される為に発光する。
【００５７】
続く領域Ｂにおいて、ゲート電極Ｇと共通アノード電極Ａ１両方に２．５［Ｖ］の電圧を印加する。
【００５８】
このようにすると、サイリスタＤ１側では、ゲート電極Ｇに２．５の電圧が印加され、アノード側のａ１点では抵抗Ｒ１の１［Ｖ］の電圧降下により１．５［Ｖ］の電圧が印加される。
【００５９】
サイリスタＤ１では、アノード側ａ１の電圧よりゲート側の電圧の方が高い為にサイリスタＤ１は逆バイアスの電圧が印加され発光しない。
【００６０】
一方、サイリスタＤ２側では、アノード側ａ２に１．５［Ｖ］の電圧が印加されるが、ゲート電極を持たないサイリスタＤ２は、アノードとカソード間で３０［Ｖ］以上の電圧が一度印加されている為に、３０［Ｖ］の電圧印加以降に３０［Ｖ］以下１．５［Ｖ］以上の電圧が前記アノードとカソード間で印加されれば、前記発光サイリスタＤ２は発光を維持する（図２参照）。この為、領域Ｂでは、前記サイリスタＤ１は発光オフし、サイリスタＤ２は発光をオンする。
【００６１】
尚、領域Ｂにおいて、共通ゲート電極Ｇと共通アノード電極Ａｎ共に一瞬だけ３０［Ｖ］の電圧を印加したのは、長時間高電圧の電気信号をサイリスタへ送出することにより、発熱量が増大し素子への負担が大きくなることを防ぐ為である。
【００６２】
次に、領域Ｃでは、ゲート電極Ｇに電圧を印加せず共通アノード電極Ａ１には２．５［Ｖ］の電圧を印加する。
【００６３】
このようにすると、サイリスタＤ１側では、ゲート電極Ｇに電圧が印加されず、アノード側のａ１点では抵抗Ｒ２の１［Ｖ］の電圧降下により１．５［Ｖ］の電圧が印加される為、ＰＮ接合部分で１．５［Ｖ］の順方向バイアス電圧がかかり、発光する。
【００６４】
前記サイリスタＤ１に順方向電圧が印加されると、前記サイリスタＤ２の発光時（領域Ｂの時）にコンデンサＣのサイリスタＤ１側に蓄積されていた電荷がサイリスタＤ１に流れ込む。この瞬間、前記コンデンサＣのサイリスタＤ２側に蓄積されている電荷がコンデンサＣのサイリスタＤ１側へと移動し、前記コンデンサＣのサイリスタＤ２側の電位が約０．５［Ｖ］まで低下する。この為、前記サイリスタＤ２が発光オフする。
【００６５】
その後、共通アノード電極Ａ１には２．５［Ｖ］の電圧が印加されている為に、前記コンデンサＣに電荷が蓄積され、ａ２地点の電位が１．５Ｖまで上昇する。
【００６６】
ここで、前記発光サイリスタＤ２のアノードとカソード間の電圧が１．５［Ｖ］以下に低下すると、前記サイリスタＤ２は、前記サイリスタＤ２のアノードとカソード間（ｐｎｐｎ接合間）に３０［Ｖ］以上の電圧をかけない限り、前記サイリスタＤ２は発光動作を行わない。
【００６７】
このように、前記共通アノード電極Ａ１とゲート電極Ｇに印加する電圧値を調整することにより、前記サイリスタＤ１と前記サイリスタＤ２の発光動作を制御することが可能である。
【００６８】
尚、前記サイリスタＤ１と前記サイリスタＤ２の両方とも発光させないように制御する際には、例えば、前記共通アノード電極Ａ１と前記ゲート電極Ｇ両方に電圧を印加しなければ良く、前記サイリスタＤ１と前記サイリスタＤ２の両方とも発光させるようにする際には、例えば、前記共通アノード電極に３０［Ｖ］以上の電圧を印加させ、一方、前記ゲート電極には、２７．５［Ｖ］以下の電圧を印加すれば良い。
【００６９】
以上ではブロックＢ１における動作を説明したが、他のブロックにおいても同様に発光動作を制御することができる。
【００７０】
次に、このような構成の発光素子アレイの構造例を以下に説明する。
【００７１】
図４は、図１の等価回路の発光素子アレイを半導体基板上に実現した場合の構造を示す断面図である。
【００７２】
図４に示す発光素子アレイは、先ず、ｎ型半導体基板１０上に例えばＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いてｎ型半導体層２１、ｐ型半導体層２２、ｎ型半導体層２３、ｐ型半導体層２４を順に成長させる。
【００７３】
次に、前記半導体層２１〜２４が形成された半導体層にフォトエッチング法を用いることにより発光素子Ｄ１〜Ｄｎ（ｎは整数）を形成する。
【００７４】
又、前記共通アノード電極Ａｎと各発光素子Ｄｎのアノード電極２５との間に抵抗やコンデンサを介在可能なパターンを形成し、図４左から奇数番目の発光素子Ｄｎのゲート電極２６と共通ゲート電極Ｇのパターンを形成する。
【００７５】
更に、各々の発光素子のｐ型半導体層２４上にアノード電極２５を形成し、図４左から奇数番目の発光素子のｎ型半導体層２３上には、ゲート電極２６を形成する。
【００７６】
最後に、図示せぬドライバＩＣの電極と共通ゲート電極Ｇとの間にボンディングワイヤを施すと共に前記ドライバＩＣの電極と共通アノード電極Ａｎとの間にボンディングワイヤを施す。
【００７７】
このようにして、本実施例装置を半導体基板上に実現することができる。
【００７８】
以上説明したように、本実施例装置は、ゲート電極１個と、各々の発光サイリスタのカソードと接続されたグランドラインの電極１個と、発光サイリスタの合計数ｎの半分の数である共通アノード電極の個数（ｎ／２）と、の合計値の数だけドライバＩＣの電極と発光素子アレイの電極との間にワイヤを施せば良いので、従来技術に比べて少ないワイヤを有する発光素子アレイを実現することができる。
【００７９】
この為、従来の発光素子アレイでは、２つのゲート電極と複数の共通アノード電極に印加する電気信号を制御することにより所望の発光素子を発光させていたが、本実施例装置では、１つのゲート電極と複数の共通アノード電極に印加する電気信号を制御するだけでよいので、ドライバＩＣの制御ソフトウエアをより簡単なものとすることができる。
【００８０】
又、従来の発光素子アレイでは、ゲート電極が２つ形成されている為に、図６に示す回路を半導体基板上に実現する際には、２つのゲート電極が交差する部分では、一方のゲート電極を形成した後に２つのゲート電極が接触することを防ぐ為に前記ゲート電極上に絶縁膜を形成し、前記絶縁膜上に片方のゲート電極を形成する必要があるが、本実施例の発光素子アレイでは、ゲート電極が１つだけである為、ゲート電極上に更に絶縁膜と片方のゲート電極を形成する必要がなく、前記絶縁膜と片方のゲート電極を形成する２つの工程分、生産の為の時間とコストを軽減することが可能である。
【００８１】
尚、本実施例では、各々の発光サイリスタのアノード側と共通アノード電極との間に抵抗を配置し、前記共通アノード電極に印加される電圧の変動に対して前記発光サイリスタが安定した発光動作が行えるようにしたが、前記共通アノード電極に抵抗を直列に配置する構成にしても良く、前記アノード電極に印加される電圧の変動が少ない場合には抵抗を配置しなくても良い。
【００８２】
又、本実施例では、発光素子としてｐｎｐｎ型の発光サイリスタを用いたが、図１左から奇数番目の発光素子のみｎｐｎｐ型の発光素子を用いても良い。このような構成にした時、図１左から偶数番目の発光素子をｎｐｎｐ型の発光サイリスタとしないのは、偶数番目の発光素子をｎｐｎｐ型の発光サイリスタとすると、発光サイリスタのｐ型層がグラウンドと接続されてしまい、発光させることができないからである。
【００８３】
【発明の効果】
本発明の発光素子アレイは、ワイヤの数少なく、更に少ない製造工程で製造可能である。
【図面の簡単な説明】
【図１】本発明を適用してなる実施例装置の等価回路である。
【図２】ゲート電極を有しない発光サイリスタの電流―電圧特性図である。
【図３】図１の回路の各点における時間―電圧の特性を示す図である。
【図４】本実施例装置を基板上に構成した際の断面図である。
【図５】従来の発光素子アレイの上面図である。
【図６】従来の発光素子アレイの等価回路である。
【図７】ゲート電極を有する発光サイリスタの電流―電圧特性図である。
【符号の説明】
１０ 基板
２１ ｎ型半導体層
２２ ｐ型半導体層
２３ ｎ型半導体層
２４ ｐ型半導体層
２５ アノード電極
２６ ゲート電極
１００ ＬＥＤアレイ
１１０ 半導体層
１２０ 発光部
１３０ 電極
２００ ドライバＩＣ
２１０ 電極
３００ ボンディングワイヤ
Claims (3)
- 複数の発光素子を有する発光素子アレイであって、
前記複数の発光素子の内、第１の発光素子と第２の発光素子の２つの発光素子を１つのブロックとして複数のブロックを形成し、
前記第１発光素子は、ゲート電極を有するｐｎｐｎ接合型の発光素子又はｎｐｎｐ接合型の発光素子であり、前記第２発光素子は、ｐｎｐｎ接合型の発光素子であり、
前記第１発光素子のアノード電極と、前記第２発光素子のアノード電極は、共通のアノード電極と接続され、前記第１発光素子のカソード電極と、前記第２発光素子のカソード電極は電気的に接地されており、
前記第１発光素子のアノード電極と前記第２発光素子のアノード電極との間にはコンデンサが設けられ、
各ブロックの前記ゲート電極は共通ゲート電極と接続されており、
前記共通ゲート電極と前記共通アノード電極夫々に印加する電気信号を制御することにより、所望の発光素子を発光させることが可能であることを特徴する発光素子アレイ。 - 複数の発光素子を有する発光素子アレイであって、
前記複数の発光素子の内、第１の発光素子と第２の発光素子の２つの発光素子を１つのブロックとして複数のブロックを形成し、
前記第１発光素子は、ゲート電極を有するｐｎｐｎ接合型又はｎｐｎｐ型の発光素子であり、前記第２発光素子は、ｐｎｐｎ接合型の発光素子であり、
前記第１発光素子の第１アノード電極と、前記第２発光素子の第２アノード電極は、抵抗を介して共通のアノード電極と接続され、前記第１発光素子の第１カソード電極と、前記第２発光素子の第２カソード電極は電気的に接地されており、
前記第１発光素子のアノード電極と前記第２発光素子のアノード電極との間にはコンデンサが設けられ、
各ブロックの前記ゲート電極は共通ゲート電極と接続されており、
前記共通ゲート電極と前記共通アノード電極夫々に印加する電気信号を制御することにより、所望の発光素子を発光させることが可能であることを特徴する発光素子アレイ。 - 複数の発光サイリスタを有する発光素子アレイであって、
前記発光サイリスタは、アノード側からカソード側に向かって、アノード電極と、第１のｐ型層と、第１のｎ型層と、第２のｐ型層と、第２のｎ型層と、カソード電極と、を有し、
前記複数の発光サイリスタの内、第１の発光サイリスタと第２の発光サイリスタの２つの発光サイリスタを１つのブロックとして複数のブロックを形成し、
前記各ブロックにおいて、前記第１の発光サイリスタの前記第１のｎ型層にはゲート電極が形成されており、前記第１の発光サイリスタのアノード電極と前記第２の発光サイリスタのアノード電極との間にはコンデンサが配置されており、前記第１の発光サイリスタと前記第２の発光サイリスタ夫々のアノード電極は、夫々抵抗素子を介して共通のアノード電極に接続されており、一方、前記第１の発光サイリスタと前記第２の発光サイリスタのカソード電極は電気的に接地されており、
各ブロックの第１発光サイリスタに形成されたゲート電極は、夫々１つの共通ゲート電極と電気的に接続されており、
前記各ブロック毎の共通アノード電極と前記共通ゲート電極夫々に印加する電気信号を制御することにより、所望の発光素子を発光させることが可能であることを特徴とする発光素子アレイ。
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