JP3588305B2 - 発光素子アレイ - Google Patents
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Description
【産業上の利用分野】
本発明は発光素子アレイに関する。
【0002】
【従来の技術】
従来から光学的プリンタに関する技術が数多く提案されているが、光学的プリンタの一例として発光素子アレイ(例えば、LEDアレイ)を搭載した光学的プリンタが挙げられる。
【0003】
図5は、上記LEDアレイ100と該LEDアレイ100を駆動させる為のドライバIC200との配置を示す上面図である。
【0004】
図5において、LEDアレイ100は、図示しない絶縁基板と、該絶縁基板上に形成された半導体層110と、該半導体層110に形成された複数の発光部120と、各々の発光部120と電気的に接続されている複数の電極130とからなり、
前記発光部120と前記電極130は、LEDアレイの長手方向へ延びるように前記半導体層110上に複数個配置されている。
【0005】
一方、ドライバIC200には、前記LEDアレイ100上の電極130と対応する複数の電極210が形成されており、前記ドライバIC200上の複数の電極210は、各々ボンディングワイヤ300により前記LEDアレイ100上の複数の電極130と電気的に接続されている。
【0006】
尚、前記発光部120は、前記半導体層110内に形成された(例えばn型の)半導体層を介して、前記電極130(例えばp型電極)と極性の異なる図示せぬ電極(例えばn型電極)と電気的に接続されている。
【0007】
図5に示すLEDアレイ100の発光部120を発光させる際には、ドライバIC200の電極210から前記発光部120と接続された電極130へ電気信号を送信することにより所望の発光部120を発光させることができる。
【0008】
このような構成のLEDアレイ100には発光部120の数と同じ数ほどの多くの電極130を設けなければ成らず、この為、ドライバIC200の電極210とLEDアレイ100の電極130間に形成されるワイヤ300の数も前記発光部120の数と同じ本数設ける必要がある。
【0009】
このように、複数のワイヤ300を有するLEDアレイ100では、隣接するワイヤ300同士が接触することがある為、発光部120間及び電極130間が高密度化する傾向にある近年のLEDアレイ100にはできるだけワイヤ300の数を少なくすることが好ましい。
【0010】
このような問題を解決する為に、pnpn接合型の複数の発光サイリスタを用いて発光素子アレイを構成し電極の数を減らす技術が提案されている(例えば、特開平3−194978号公報参照)。
【0011】
図6は、上記従来の前記発光サイリスタを用いた発光素子アレイの等価回路図である。
【0012】
図6において、D1〜Dn(nは整数)は発光サイリスタである。
【0013】
n個の発光サイリスタの内、2つの発光サイリスタ(例えばD1とD2)を1つの発光素子ブロックとし、n/2(nは整数)個の発光素子ブロックB(n/2)に分割している。
【0014】
又、各々のブロック(例えばB1ブロック)では、2つの発光サイリスタのカソード電極をグラウンドへと接地し、2つの発光サイリスタのアノード電極を共通のアノード電極A(n/2)(nは整数であり例えばA1)へと接続している。
【0015】
更に、図6左から奇数番目に配置された発光サイリスタのゲート電極を共通ゲート電極G2で電気的に接続し、偶数番目に配置された発光サイリスタのゲート電極を共通ゲート電極G1で電気的に接続している。
【0016】
以上に示す発光サイリスタの特性図を図7に示す。
【0017】
図7における2つの曲線は、発光サイリスタのゲート電極の電圧を0[V]と5[V]にした時のアノード電圧Va―アノード電流Ia特性を示している。
【0018】
例えば、図6に示す発光サイリスタD1のゲート電極に5[V]の電圧が印加される場合には、前記発光サイリスタD1のアノード−ゲート間の電位差が1.5[V]以上でないと前記発光サイリスタD1が発光しない為、アノード電極に6.5[V]以上の電圧が印加されないとアノード電流Iaが流れず、発光サイリスタは発光しない。
【0019】
一方、ゲート電極に電圧が印加されていない場合(ゲート電圧:Vg=0[V])の場合には、アノード電極に1.5[V]以上の電圧が印加されることにより、アノード電流Iaが流れて発光サイリスタが発光する。
【0020】
図6の発光素子アレイは、発光サイリスタのこのような特性を用いて所望の発光サイリスタの発光制御を行っている。
【0021】
次に動作について説明する。
【0022】
先ず、図6ブロックB1の発光サイリスタD1とD2の動作を例に以下に説明する。
【0023】
図6において、例えば、ゲート電極G1に5[V]の電圧を印加すると共にゲート電極G2に電圧を印加せず、共通アノード電極A1に1.5[V]の電圧を印加する。
【0024】
すると、発光サイリスタD1のアノード電極とゲート電極G2との間に電流が流れ発光サイリスタD1は発光する。一方、発光サイリスタD2のアノード電極には、6.5[V]以上の電圧が印加されない為に発光しない。
【0025】
又、ゲート電極G1には電圧を印加せずにゲート電極G2に5[V]の電圧を印加し、共通アノード電極A1に1.5[V]の電圧を印加する場合には、発光サイリスタD1は発光せず、発光サイリスタD2が発光する。
【0026】
尚、前記発光サイリスタD1、D2を両方とも発光させない場合には、例えば、前記ゲート電極G1、G2と前記共通アノード電極A1に電圧を印加しないことにより実現することができる。
【0027】
又、前記発光サイリスタD1、D2両方とも発光させる場合には、例えば、前記ゲート電極G1、G2両方に電圧を印加せず、前記共通アノード電極A1に1.5[V]以上の電圧を印加することにより実現することができる。
【0028】
このような動作を各ブロック毎で操作することにより、所望の発光サイリスタを発光させることができる。
【0029】
上述の発光素子アレイでは、必要となるワイヤの数は、発光サイリスタの数をnとすると、共通アノード電極A(n/2)の数(n/2(個))と、ゲート電極G1、G2の2個と、カソード電極と接続されたグラウンドの合計である((n/2)+2+1)個である。
【0030】
このように、図6の発光サイリスタを用いた発光素子アレイでは、図6に示す発光サイリスタの数n個の半分に3個の電極数を加えた数のワイヤを設けるだけで良い。
【0031】
【発明が解決しようとする課題】
近年の発光素子アレイの高密度化の傾向から、可能な限り電極の数を減らすと共にワイヤの数を減らすことが好ましく、又、量産化の観点から見ても製造工程をできるだけ少なくすることが好ましい。
【0032】
そこで本発明では、簡単な構成で上記従来例よりも更に電極の数を減らすことが可能な発光素子アレイを提供する。
【0033】
【課題を解決するための手段】
請求項1記載の発光素子アレイは、複数の発光素子を有する発光素子アレイであって、前記複数の発光素子の内、第1の発光素子と第2の発光素子の2つの発光素子を1つのブロックとして複数のブロックを形成し、前記第1発光素子は、ゲート電極を有するpnpn接合型の発光素子又はnpnp接合型の発光素子であり、前記第2発光素子は、pnpn接合型の発光素子であり、前記第1発光素子のアノード電極と、前記第2発光素子のアノード電極は、共通のアノード電極と接続され、前記第1発光素子のカソード電極と、前記第2発光素子のカソード電極は電気的に接地されており、前記第1発光素子のアノード電極と前記第2発光素子のアノード電極との間にはコンデンサが設けられ、各ブロックの前記ゲート電極は共通ゲート電極と接続されており、前記共通ゲート電極と前記共通アノード電極夫々に印加する電気信号を制御することにより、所望の発光素子を発光させることが可能であることを特徴する。
【0034】
請求項2記載の発光素子アレイは、複数の発光素子を有する発光素子アレイであって、前記複数の発光素子の内、第1の発光素子と第2の発光素子の2つの発光素子を1つのブロックとして複数のブロックを形成し、前記第1発光素子は、ゲート電極を有するpnpn接合型又はnpnp型の発光素子であり、前記第2発光素子は、pnpn接合型の発光素子であり、前記第1発光素子の第1アノード電極と、前記第2発光素子の第2アノード電極は、抵抗を介して共通のアノード電極と接続され、前記第1発光素子の第1カソード電極と、前記第2発光素子の第2カソード電極は電気的に接地されており、前記第1発光素子のアノード電極と前記第2発光素子のアノード電極との間にはコンデンサが設けられ、各ブロックの前記ゲート電極は共通ゲート電極と接続されており、前記共通ゲート電極と前記共通アノード電極夫々に印加する電気信号を制御することにより、所望の発光素子を発光させることが可能であることを特徴する。
【0035】
請求項3記載の発光素子アレイは、複数の発光サイリスタを有する発光素子アレイであって、前記発光サイリスタは、アノード側からカソード側に向かって、アノード電極と、第1のp型層と、第1のn型層と、第2のp型層と、第2のn型層と、カソード電極と、を有し、前記複数の発光サイリスタの内、第1の発光サイリスタと第2の発光サイリスタの2つの発光サイリスタを1つのブロックとして複数のブロックを形成し、前記各ブロックにおいて、前記第1の発光サイリスタの前記第1のn型層にはゲート電極が形成されており、前記第1の発光サイリスタのアノード電極と前記第2の発光サイリスタのアノード電極との間にはコンデンサが配置されており、前記第1の発光サイリスタと前記第2の発光サイリスタ夫々のアノード電極は、夫々抵抗素子を介して共通のアノード電極に接続されており、一方、前記第1の発光サイリスタと前記第2の発光サイリスタのカソード電極は電気的に接地されており、各ブロックの第1発光サイリスタに形成されたゲート電極は、夫々1つの共通ゲート電極と電気的に接続されており、前記各ブロック毎の共通アノード電極と前記共通ゲート電極夫々に印加する電気信号を制御することにより、所望の発光素子を発光させることが可能であることを特徴とする。
【0036】
【発明の実施の形態】
図1は、本発明を適用してなる実施例装置の部分等価回路図である。
【0037】
図1において、D1〜Dn(nは整数)は発光サイリスタである。
【0038】
各々の発光サイリスタの内、2つの発光サイリスタで1つのブロックB(n/2)(nは整数)を形成している。
【0039】
各々のブロック(例えばB1ブロック)では、2つの発光サイリスタのカソード電極をグラウンドへと接地し、2つの発光サイリスタのアノード電極a(n−1)、an(nは整数とし、例えばa1,a2)を、夫々抵抗Rn−1、Rn(nは整数とし、例えば、R1、R2)を介して共通のアノード電極A(n/2)(ここで、nは整数とし、例えばA1)へと接続し、図1左から奇数番目の発光サイリスタのゲート電極を共通ゲート電極Gにより電気的に接続している。
【0040】
尚、本実施例において、各々の発光サイリスタのアノードan側と共通アノード電極A(n/2)との間に抵抗Rnを挿入したのは、前記共通アノード電極A(n/2)に印加される電圧の変動に対して前記発光サイリスタDnが安定した発光動作が行えるようにする為である。
【0041】
又、隣り合う2つの発光サイリスタDn、D(n−1)(nは整数とし、例えばD1とD2)のアノード電極間には、コンデンサC(n/2)(nは整数)が配置されている。
【0042】
尚、前記発光サイリスタD1、D2の内、前記発光サイリスタD1はゲート電極を有する発光サイリスタであるので、図7に示すような電流―電圧特性に従うが、発光サイリスタD2はゲート電極を有しない発光サイリスタである為、前記図7の電流―電圧特性とは異なる特性を有している。
【0043】
前記発光サイリスタD2のアノード電流Ia−アノード電圧Va特性図を、図2に示す。
【0044】
例えば、図1に示す発光サイリスタD2のアノード電極a2に30[V]以上の電圧が印加される場合には、アノード電流Iaが流れ出し,前記発光サイリスタD2が発光を開始する。一度、前記サイリスタD2のアノード電極電圧が30[V]以上となれば、前記サイリスタD2のアノード電極に印加されている電圧を1.5[V]まで下げても前記サイリスタD2は発光を維持する。
【0045】
しかし、一旦サイリスタD2のアノード電圧Vaが1.5[V](ターンオン電圧)以下となると、サイリスタD2は発光を停止する。続いて前記サイリスタD2を発光させる為には、再度アノード電極に30[V]以上の電圧を印加しなければならない。
【0046】
次に動作について説明する。
【0047】
図3は、本実施例装置の動作を説明する為の時間―電圧特性図であり、図3では、例えばブロックB1における時間―電圧特性を示している。
【0048】
図3において、0(秒)〜t1(秒)までの領域(領域A)は、図1の発光サイリスタD1が発光する(オン)と共に発光サイリスタD2が発光していない(オフ)時のゲート電極Gと、発光サイリスタD1、D2のアノード側a1.a2の電圧値を示している。
【0049】
又、t1(秒)〜t2(秒)までの領域(領域B)は、発光サイリスタD1がオフであると共に発光サイリスタD2がオン時のゲート電極Gと、各々の発光サイリスタD1、D2のアノード側a1.a2の電圧値を示している。
【0050】
更に、t2(秒)〜t3(秒)までの領域(領域C)は、発光サイリスタD1がオンであると共に発光サイリスタD2がオフ時のゲート電極Gと、各々の発光サイリスタD1、D2のアノード側a1.a2の電圧値を示している。
【0051】
先ず、領域Aでは、共通ゲート電極Gに電圧を印加せず、共通アノード電極A1に2.5[V]の電圧を印加している。
【0052】
このようにすると、サイリスタD1のゲートには電圧がかからず、サイリスタD1のアノード側a1には抵抗R1により1[V]の電圧降下が生じる為に1.5[V]の電圧が印加され、サイリスタD1は発光する。一方、サイリスタD2のアノード側a2にはR2の電圧降下により1.5[V]の電圧が印加されるが、前記サイリスタD2は、アノード側に30[V]の電圧が印加されないと発光されない為(図2の特性図参照)、発光しない。
【0053】
次に、領域Bでは、ゲート電極Gと共通アノード電極a1に瞬間的(例えば10ms)に31[V]の電圧を印加する。
【0054】
このようにすると、サイリスタD1では、ゲート電極に31[V]の電圧が印加され、アノード側のa1点では抵抗R1の1[V]の電圧降下により30[V]の電圧が印加される。
【0055】
サイリスタD1では、アノード側a1とゲート電極Gとの間に1.5[V]以上の電位差が生じない為にサイリスタD1は発光しない。
【0056】
一方、サイリスタD2側では、アノード側a2に30[V]の電圧が印加される為に発光する。
【0057】
続く領域Bにおいて、ゲート電極Gと共通アノード電極A1両方に2.5[V]の電圧を印加する。
【0058】
このようにすると、サイリスタD1側では、ゲート電極Gに2.5の電圧が印加され、アノード側のa1点では抵抗R1の1[V]の電圧降下により1.5[V]の電圧が印加される。
【0059】
サイリスタD1では、アノード側a1の電圧よりゲート側の電圧の方が高い為にサイリスタD1は逆バイアスの電圧が印加され発光しない。
【0060】
一方、サイリスタD2側では、アノード側a2に1.5[V]の電圧が印加されるが、ゲート電極を持たないサイリスタD2は、アノードとカソード間で30[V]以上の電圧が一度印加されている為に、30[V]の電圧印加以降に30[V]以下1.5[V]以上の電圧が前記アノードとカソード間で印加されれば、前記発光サイリスタD2は発光を維持する(図2参照)。この為、領域Bでは、前記サイリスタD1は発光オフし、サイリスタD2は発光をオンする。
【0061】
尚、領域Bにおいて、共通ゲート電極Gと共通アノード電極An共に一瞬だけ30[V]の電圧を印加したのは、長時間高電圧の電気信号をサイリスタへ送出することにより、発熱量が増大し素子への負担が大きくなることを防ぐ為である。
【0062】
次に、領域Cでは、ゲート電極Gに電圧を印加せず共通アノード電極A1には2.5[V]の電圧を印加する。
【0063】
このようにすると、サイリスタD1側では、ゲート電極Gに電圧が印加されず、アノード側のa1点では抵抗R2の1[V]の電圧降下により1.5[V]の電圧が印加される為、PN接合部分で1.5[V]の順方向バイアス電圧がかかり、発光する。
【0064】
前記サイリスタD1に順方向電圧が印加されると、前記サイリスタD2の発光時(領域Bの時)にコンデンサCのサイリスタD1側に蓄積されていた電荷がサイリスタD1に流れ込む。この瞬間、前記コンデンサCのサイリスタD2側に蓄積されている電荷がコンデンサCのサイリスタD1側へと移動し、前記コンデンサCのサイリスタD2側の電位が約0.5[V]まで低下する。この為、前記サイリスタD2が発光オフする。
【0065】
その後、共通アノード電極A1には2.5[V]の電圧が印加されている為に、前記コンデンサCに電荷が蓄積され、a2地点の電位が1.5Vまで上昇する。
【0066】
ここで、前記発光サイリスタD2のアノードとカソード間の電圧が1.5[V]以下に低下すると、前記サイリスタD2は、前記サイリスタD2のアノードとカソード間(pnpn接合間)に30[V]以上の電圧をかけない限り、前記サイリスタD2は発光動作を行わない。
【0067】
このように、前記共通アノード電極A1とゲート電極Gに印加する電圧値を調整することにより、前記サイリスタD1と前記サイリスタD2の発光動作を制御することが可能である。
【0068】
尚、前記サイリスタD1と前記サイリスタD2の両方とも発光させないように制御する際には、例えば、前記共通アノード電極A1と前記ゲート電極G両方に電圧を印加しなければ良く、前記サイリスタD1と前記サイリスタD2の両方とも発光させるようにする際には、例えば、前記共通アノード電極に30[V]以上の電圧を印加させ、一方、前記ゲート電極には、27.5[V]以下の電圧を印加すれば良い。
【0069】
以上ではブロックB1における動作を説明したが、他のブロックにおいても同様に発光動作を制御することができる。
【0070】
次に、このような構成の発光素子アレイの構造例を以下に説明する。
【0071】
図4は、図1の等価回路の発光素子アレイを半導体基板上に実現した場合の構造を示す断面図である。
【0072】
図4に示す発光素子アレイは、先ず、n型半導体基板10上に例えばMOCVD(Metal Organic Chemical Vapor Deposition)法を用いてn型半導体層21、p型半導体層22、n型半導体層23、p型半導体層24を順に成長させる。
【0073】
次に、前記半導体層21〜24が形成された半導体層にフォトエッチング法を用いることにより発光素子D1〜Dn(nは整数)を形成する。
【0074】
又、前記共通アノード電極Anと各発光素子Dnのアノード電極25との間に抵抗やコンデンサを介在可能なパターンを形成し、図4左から奇数番目の発光素子Dnのゲート電極26と共通ゲート電極Gのパターンを形成する。
【0075】
更に、各々の発光素子のp型半導体層24上にアノード電極25を形成し、図4左から奇数番目の発光素子のn型半導体層23上には、ゲート電極26を形成する。
【0076】
最後に、図示せぬドライバICの電極と共通ゲート電極Gとの間にボンディングワイヤを施すと共に前記ドライバICの電極と共通アノード電極Anとの間にボンディングワイヤを施す。
【0077】
このようにして、本実施例装置を半導体基板上に実現することができる。
【0078】
以上説明したように、本実施例装置は、ゲート電極1個と、各々の発光サイリスタのカソードと接続されたグランドラインの電極1個と、発光サイリスタの合計数nの半分の数である共通アノード電極の個数(n/2)と、の合計値の数だけドライバICの電極と発光素子アレイの電極との間にワイヤを施せば良いので、従来技術に比べて少ないワイヤを有する発光素子アレイを実現することができる。
【0079】
この為、従来の発光素子アレイでは、2つのゲート電極と複数の共通アノード電極に印加する電気信号を制御することにより所望の発光素子を発光させていたが、本実施例装置では、1つのゲート電極と複数の共通アノード電極に印加する電気信号を制御するだけでよいので、ドライバICの制御ソフトウエアをより簡単なものとすることができる。
【0080】
又、従来の発光素子アレイでは、ゲート電極が2つ形成されている為に、図6に示す回路を半導体基板上に実現する際には、2つのゲート電極が交差する部分では、一方のゲート電極を形成した後に2つのゲート電極が接触することを防ぐ為に前記ゲート電極上に絶縁膜を形成し、前記絶縁膜上に片方のゲート電極を形成する必要があるが、本実施例の発光素子アレイでは、ゲート電極が1つだけである為、ゲート電極上に更に絶縁膜と片方のゲート電極を形成する必要がなく、前記絶縁膜と片方のゲート電極を形成する2つの工程分、生産の為の時間とコストを軽減することが可能である。
【0081】
尚、本実施例では、各々の発光サイリスタのアノード側と共通アノード電極との間に抵抗を配置し、前記共通アノード電極に印加される電圧の変動に対して前記発光サイリスタが安定した発光動作が行えるようにしたが、前記共通アノード電極に抵抗を直列に配置する構成にしても良く、前記アノード電極に印加される電圧の変動が少ない場合には抵抗を配置しなくても良い。
【0082】
又、本実施例では、発光素子としてpnpn型の発光サイリスタを用いたが、図1左から奇数番目の発光素子のみnpnp型の発光素子を用いても良い。このような構成にした時、図1左から偶数番目の発光素子をnpnp型の発光サイリスタとしないのは、偶数番目の発光素子をnpnp型の発光サイリスタとすると、発光サイリスタのp型層がグラウンドと接続されてしまい、発光させることができないからである。
【0083】
【発明の効果】
本発明の発光素子アレイは、ワイヤの数少なく、更に少ない製造工程で製造可能である。
【図面の簡単な説明】
【図1】本発明を適用してなる実施例装置の等価回路である。
【図2】ゲート電極を有しない発光サイリスタの電流―電圧特性図である。
【図3】図1の回路の各点における時間―電圧の特性を示す図である。
【図4】本実施例装置を基板上に構成した際の断面図である。
【図5】従来の発光素子アレイの上面図である。
【図6】従来の発光素子アレイの等価回路である。
【図7】ゲート電極を有する発光サイリスタの電流―電圧特性図である。
【符号の説明】
10 基板
21 n型半導体層
22 p型半導体層
23 n型半導体層
24 p型半導体層
25 アノード電極
26 ゲート電極
100 LEDアレイ
110 半導体層
120 発光部
130 電極
200 ドライバIC
210 電極
300 ボンディングワイヤ
Claims (3)
- 複数の発光素子を有する発光素子アレイであって、
前記複数の発光素子の内、第1の発光素子と第2の発光素子の2つの発光素子を1つのブロックとして複数のブロックを形成し、
前記第1発光素子は、ゲート電極を有するpnpn接合型の発光素子又はnpnp接合型の発光素子であり、前記第2発光素子は、pnpn接合型の発光素子であり、
前記第1発光素子のアノード電極と、前記第2発光素子のアノード電極は、共通のアノード電極と接続され、前記第1発光素子のカソード電極と、前記第2発光素子のカソード電極は電気的に接地されており、
前記第1発光素子のアノード電極と前記第2発光素子のアノード電極との間にはコンデンサが設けられ、
各ブロックの前記ゲート電極は共通ゲート電極と接続されており、
前記共通ゲート電極と前記共通アノード電極夫々に印加する電気信号を制御することにより、所望の発光素子を発光させることが可能であることを特徴する発光素子アレイ。 - 複数の発光素子を有する発光素子アレイであって、
前記複数の発光素子の内、第1の発光素子と第2の発光素子の2つの発光素子を1つのブロックとして複数のブロックを形成し、
前記第1発光素子は、ゲート電極を有するpnpn接合型又はnpnp型の発光素子であり、前記第2発光素子は、pnpn接合型の発光素子であり、
前記第1発光素子の第1アノード電極と、前記第2発光素子の第2アノード電極は、抵抗を介して共通のアノード電極と接続され、前記第1発光素子の第1カソード電極と、前記第2発光素子の第2カソード電極は電気的に接地されており、
前記第1発光素子のアノード電極と前記第2発光素子のアノード電極との間にはコンデンサが設けられ、
各ブロックの前記ゲート電極は共通ゲート電極と接続されており、
前記共通ゲート電極と前記共通アノード電極夫々に印加する電気信号を制御することにより、所望の発光素子を発光させることが可能であることを特徴する発光素子アレイ。 - 複数の発光サイリスタを有する発光素子アレイであって、
前記発光サイリスタは、アノード側からカソード側に向かって、アノード電極と、第1のp型層と、第1のn型層と、第2のp型層と、第2のn型層と、カソード電極と、を有し、
前記複数の発光サイリスタの内、第1の発光サイリスタと第2の発光サイリスタの2つの発光サイリスタを1つのブロックとして複数のブロックを形成し、
前記各ブロックにおいて、前記第1の発光サイリスタの前記第1のn型層にはゲート電極が形成されており、前記第1の発光サイリスタのアノード電極と前記第2の発光サイリスタのアノード電極との間にはコンデンサが配置されており、前記第1の発光サイリスタと前記第2の発光サイリスタ夫々のアノード電極は、夫々抵抗素子を介して共通のアノード電極に接続されており、一方、前記第1の発光サイリスタと前記第2の発光サイリスタのカソード電極は電気的に接地されており、
各ブロックの第1発光サイリスタに形成されたゲート電極は、夫々1つの共通ゲート電極と電気的に接続されており、
前記各ブロック毎の共通アノード電極と前記共通ゲート電極夫々に印加する電気信号を制御することにより、所望の発光素子を発光させることが可能であることを特徴とする発光素子アレイ。
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