JP3587162B2 - データ転送制御装置及び電子機器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、データ転送制御装置及び電子機器に関し、特に、ＵＳＢ規格に準じたデータ転送を行うためのデータ転送制御装置及び電子機器に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
近年、パーソナルコンピュータと周辺機器（広義には電子機器）とを接続するためのインターフェース規格として、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）が注目を集めている。このＵＳＢには、従来は別々の規格のコネクタで接続されていたマウスやキーボードやプリンタなどの周辺機器を、同じ規格のコネクタで接続できると共にいわゆるプラグ＆プレイやホットプラグも実現できるという利点がある。
【０００３】
一方、このＵＳＢには、同じくシリアルバスインターフェース規格として脚光を浴びているＩＥＥＥ１３９４に比べて、転送速度が遅いという問題点がある。
【０００４】
そこで、従来のＵＳＢ１．１の規格に対する下位互換性を持ちながら、ＵＳＢ１．１に比べて格段に高速な４８０Ｍｂｐｓ（ＨＳモード）のデータ転送速度を実現できるＵＳＢ２．０規格が策定され、注目を浴びている。また、ＵＳＢ２．０の物理層回路や論理層回路のインターフェース仕様を定義したＵＴＭＩ（ＵＳＢ２．０ Ｔｒａｎｓｃｅｉｖｅｒ Ｍａｃｒｏｃｅｌｌ Ｉｎｔｅｒｆａｃｅ）も策定されている。
【０００５】
さて、このＵＳＢ２．０では、従来のＵＳＢ１．１で定義されていたＦＳ（Ｆｕｌｌ Ｓｐｅｅｄ）モードに加えて、ＨＳ（Ｈｉｇｈ Ｓｐｅｅｄ）モードと呼ばれる転送モードが用意されている。このＨＳモードでは４８０Ｍｂｐｓでデータ転送が行われるため、１２Ｍｂｐｓでデータ転送が行われるＦＳモードに比べて格段に高速なデータ転送を実現できる。従って、ＵＳＢ２．０によれば、高速な転送速度が要求されるハードディスクドライブや光ディスクドライブなどのストレージ機器に最適なインターフェースを提供できるようになる。
【０００６】
しかしながら、このＨＳモードでのデータ転送時には、転送データのサンプリングのために、４８０ＭＨｚの周波数のクロックを生成する必要があり、そのような高周波数のクロックを生成する回路（ＰＬＬ）の消費電力が非常に大きくなってしまうという問題がある。そして、このような電力が、低速なＦＳモードでのデータ転送時にも消費されてしまうと、電力消費の無駄となる。
【０００７】
また、転送モード（ＨＳモード、ＦＳモード）が切り替わり、生成されるクロックが切り替わった場合に、データ転送制御装置や後段の回路が誤動作するのを防止しなければならないという課題もある。
【０００８】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、生成されるクロックの周波数を、動作不良を起こすことなくダイナミックに切り替えることができるデータ転送制御装置及び電子機器を提供することにある。
【０００９】
また本発明の他の目的は、異なる転送モードでのデータ転送を低消費電力で実現できるデータ転送制御装置及び電子機器を提供することにある。
【００１０】
【課題を解決するための手段】
上記課題を解決するために本発明は、バスを介したデータ転送のためのデータ転送制御装置であって、第１、第２のクロックを含む複数のクロックを生成するクロック生成手段と、前記クロック生成手段でのクロック生成を制御し、前記クロック生成手段により生成されるクロックに基づいて、データ転送制御装置及び後段のデータ処理手段の少なくとも一方が使用するシステムクロックを生成するクロック制御手段とを含み、前記クロック制御手段が、前記クロック生成手段の第１のクロックの生成動作をディスエーブルする前に前記クロック生成手段の第２のクロックの生成動作をイネーブルし、第２のクロックの生成動作が安定したと判断された後に、システムクロックを生成するためのクロックを第１のクロックから第２のクロックに切り替えることを特徴とする。
【００１１】
本発明によれば、クロック生成手段により生成された第１、第２のクロックに基づいて、データ転送制御装置内部や後段のデータ処理手段で使用されるシステムクロックが生成される。そして本発明では、クロック生成手段での第１のクロックの生成動作がディスエーブルされる前に、第２のクロックの生成動作がイネーブルされる。そして、イネーブルされた第２のクロックの生成動作が安定したと判断されると、システムクロックの生成元になるクロックが第１のクロックから第２のクロックに切り替わり、第１のクロックに代えて、第２のクロックに基づいてシステムクロックが生成されるようになる。
【００１２】
このようにすれば、システムクロックの生成元になるクロックの切り替え時において、クロック生成手段から第２のクロックが安定して出力されていることを保証できるようになる。そして、第１のクロックから、この安定した第２のクロックに、システムクロックの生成元となるクロックを切り替えることができる。従って、クロックの切り替え時においても、安定したシステムクロックをデータ転送制御装置内部や後段のデータ処理手段に供給できるようになり、誤動作の防止等を図れるようになる。
【００１３】
また、クロックの切り替え後に第１のクロックの生成動作をディスエーブルすれば、第１のクロックの生成動作で消費される電力を節約できるようになり、データ転送制御装置の省力化を図れる。
【００１４】
また本発明は、前記クロック生成手段が、第１のクロックを生成するための第１のＰＬＬと第２のクロックを生成するための第２のＰＬＬを含み、前記クロック制御手段が、前記第１のＰＬＬの自走動作をディスエーブルする前に前記第２のＰＬＬの自走動作をイネーブルし、前記第２のＰＬＬの自走動作が安定したと判断された後に、システムクロックを生成するためのクロックを第１のクロックから第２のクロックに切り替えることを特徴とする。このようにすれば、安定したシステムクロックをデータ転送制御装置内部や後段のデータ処理手段に供給できるようになると共に、クロックの切り替え後に第１のＰＬＬの自走動作をディスエーブルすれば、第１のＰＬＬで消費される電力を節約できるようになる。
【００１５】
また本発明は、前記クロック制御手段が、システムクロックを生成するためのクロックが第１のクロックから第２のクロックに切り替わる際に、所与の期間だけシステムクロックを第１のレベルに設定することを特徴とする。このようにすれば、切り替えにより不安定な状態になったクロックが、システムクロックとしてデータ転送制御装置内部や後段のデータ処理手段に供給される事態を防止できる。また、第１、第２のクロックの位相がずれていた場合にも、これらを適正に繋ぎ合わせることが可能になり、データ転送制御装置や後段のデータ処理手段の誤動作を防止できる。
【００１６】
なお、システムクロックを第１のレベルに設定する処理は、例えばクロックが切り替わる所与の期間において第１のレベルになるマスク信号と第１又は第２のクロックとの論理積をとることなどで実現できる。
【００１７】
また本発明は、システムクロックが第１のレベルに設定される前記所与の期間が、前記クロック生成手段でのクロック生成に用いられるベースクロックに基づいて設定されることを特徴とする。このようにすれば、クロック切り替え時にも安定した信号状態になっているベースクロックに基づいて、クロックの切り替え期間の長さ等が設定されるようになる。従って、データ転送制御装置や後段のデータ処理手段に供給するシステムクロックを更に安定化できる。
【００１８】
また本発明は、前記クロック制御手段が、第１のクロックが第１のレベルになったことを条件に、第１のクロックに基づき生成されているシステムクロックを第１のレベルに設定し、第２のクロックが第１のレベルになったことを条件に、第２のクロックに基づきシステムクロックを生成することを特徴とする。このようにすれば、クロックの切り替え時において、第１のクロックが第２のレベルから第１のレベルに変化した後、例えば第１のレベルから第２のレベルに変化する前に、システムクロックを第１のレベルに固定できるようになる。これにより、クロックの切り替え時において、システムクロックにグリッチが発生するのを効果的に防止できる。また、第２のクロックが第２のレベルから第１のレベルに変化した後、例えば第１のレベルから第２のレベルに変化する前に、第２のクロックに基づきシステムクロックが生成されるようになる。従って、システムクロックのパルスが細くなってグリッチになってしまう事態も防止できるようになる。
【００１９】
また本発明は、バスを介したデータ転送のためのデータ転送制御装置であって、第１、第２のクロックを含む複数のクロックを生成するクロック生成手段と、前記クロック生成手段でのクロック生成を制御し、前記クロック生成手段により生成されるクロックに基づいて、データ転送制御装置及び後段のデータ処理手段の少なくとも一方が使用するシステムクロックを生成するクロック制御手段とを含み、前記クロック制御手段が、システムクロックを生成するためのクロックが第１のクロックから第２のクロックに切り替わる際に、所与の期間だけシステムクロックを第１のレベルに設定することを特徴とする。
【００２０】
本発明によれば、クロック生成手段により生成された第１、第２のクロックに基づいて、データ転送制御装置内部や後段のデータ処理手段で使用されるシステムクロックが生成される。そして本発明では、システムクロックの生成元になるクロックの切り替え時において、システムクロックが第１のレベルに設定される。従って、クロックの切り替えにより不安定な状態になったクロックが、システムクロックとしてデータ転送制御装置内部や後段のデータ処理手段に供給される事態を防止できると共に、第１、第２のクロックの位相がずれていた場合にも、これらを適正に繋ぎ合わせることが可能になる。
【００２１】
また本発明は、バスを介したデータ転送のためのデータ転送制御装置であって、第１、第２のクロックを含む複数のクロックを生成するクロック生成手段と、前記クロック生成手段でのクロック生成を制御し、前記クロック生成手段により生成されるクロックに基づいて、データ転送制御装置及び後段のデータ処理手段の少なくとも一方が使用するシステムクロックを生成するクロック制御手段とを含み、前記クロック制御手段が、第１のクロックが第１のレベルになったことを条件に、第１のクロックに基づき生成されているシステムクロックを第１のレベルに設定し、第２のクロックが第１のレベルになったことを条件に、第２のクロックに基づきシステムクロックを生成することを特徴とする。
【００２２】
本発明によれば、クロック生成手段により生成された第１、第２のクロックに基づいて、データ転送制御装置内部や後段のデータ処理手段で使用されるシステムクロックが生成される。そして本発明では、システムクロックの生成元になるクロックの切り替え時において、第１のクロックが第２のレベルから第１のレベルに変化した後、システムクロックを第１のレベルに固定できるようになる。そして、このようにシステムクロックが第１のレベルに固定された後、第２のクロックが第２のレベルから第１のレベルに変化すると、この第２のクロックに基づきシステムクロックが生成されるようになる。このようにすることで、システムクロックにグリッチが発生するのを防止でき、データ転送制御装置や後段のデータ処理手段の安定動作を保証できるようになる。
【００２３】
また本発明は、バスを介したデータ転送を高速な第１の転送モード又は低速な第２の転送モードを用いて行うためのデータ転送制御装置であって、第１のクロックを生成する第１のＰＬＬと第２のクロックを生成する第２のＰＬＬを含むクロック生成手段と、前記クロック生成手段が含む前記第１、第２のＰＬＬを制御するクロック制御手段とを含み、前記クロック制御手段が、高速な前記第１の転送モードから低速な前記第２の転送モードに転送モードが切り替わった場合に、前記第１の転送モード用の第１のクロックを生成する前記第１のＰＬＬの自走動作をディスエーブルすることを特徴とする。
【００２４】
本発明によれば、高速な第１の転送モードでは、第１のＰＬＬで生成される第１のクロックに基づいて、例えばデータ転送やシステムクロックの生成等を行うことが可能になる。そして、第１の転送モードから低速な第２の転送モードに切り替わると、第１のＰＬＬの自走動作がディスエーブルされる。従って、第２の転送モードでは不要な第１のＰＬＬが、第２の転送モード時には動作しないようになるため、第１のＰＬＬにおいて無駄な電力が消費されるのが防止され、データ転送制御装置の省力化を図れるようになる。
【００２５】
また本発明は、前記第１のＰＬＬにより生成される第１のクロックで動作している状態で、バスに接続されるポートが前記第１の転送モードをサポートしているか否かが検出され、第１の転送モードがサポートされていないと検出された場合には、後段のデータ処理手段からの選択信号に基づいて、前記第１のＰＬＬの自走動作がディスエーブルされることを特徴とする。このようにすれば、データ転送制御装置が、第１の転送モードをサポートしていないポートにバスを介して接続され、第２の転送モードで動作するような場合に、第１のＰＬＬにおいて無駄な電力が消費されるのが防止され、データ転送制御装置の省力化を図れるようになる。
【００２６】
また本発明は、前記クロック制御手段が、前記第１のＰＬＬの自走動作をディスエーブルにする前に前記第２のＰＬＬの自走動作をイネーブルし、前記第２のＰＬＬの自走動作が安定したと判断された後に、前記第１のＰＬＬの自走動作をディスエーブルすることを特徴とする。このようにすれば、第１のＰＬＬからの第１のクロックと第２のＰＬＬからの第２のクロックを切り替えて使用するような場合に、安定して出力されるクロックを使用できるようになり、データ転送制御装置の安定動作を保証できるようになる。
【００２７】
また本発明は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）の規格に準拠したデータ転送を行うことを特徴とする。このようにすれば、例えばＵＳＢ２．０で規格化されたＨＳモードでのデータ転送等についても適正に実現できるようになる。
【００２８】
更に本発明によれば、ＨＳモードからＦＳモードへの切り替え時や、ＦＳモードからＨＳモードへの切り替え時において、データ転送制御装置の安定動作を保証できるようになる。
【００２９】
また本発明に係る電子機器は、上記のいずれかのデータ転送制御装置と、前記データ転送制御装置及び前記バスを介して転送されるデータの出力処理又は取り込み処理又は記憶処理を行う装置とを含むことを特徴とする。
【００３０】
本発明によれば、電子機器に使用されるデータ転送制御装置の低コスト化、信頼性の向上を図れるため、電子機器の低コスト化、信頼性の向上も図れるようになる。また、本発明によれば、高速な転送モードでデータ転送を行うことができるようになるため、電子機器の処理の高速化を図れるようになる。
【００３１】
更に本発明によれば、転送モードに応じた最適なクロックを使用できるようになるため、電子機器の省力化を図ることも可能になる。
【００３２】
【発明の実施の形態】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。
【００３３】
１．構成及び動作
１．１ データ転送制御装置
図１に本実施形態のデータ転送制御装置の構成の例を示す。
【００３４】
本実施形態のデータ転送制御装置は、データハンドラ回路４００、ＨＳ（Ｈｉｇｈ Ｓｐｅｅｄ）回路４１０、ＦＳ（Ｆｕｌｌ Ｓｐｅｅｄ）回路４２０、アナログフロントエンド回路４３０、クロック生成回路４４０、クロック制御回路４５０を含む。なお、本発明のデータ転送制御装置は、図１に示す回路ブロックの全てを含む必要はなく、それらの一部を省略する構成としてもよい。
【００３５】
データハンドラ回路４００（広義にはデータ転送を行うための所与の回路）は、ＵＳＢ等に準拠したデータ転送のための種々の処理を行う。より具体的には、送信時には、送信データにＳＹＮＣ（ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ）、ＳＯＰ（Ｓｔａｒｔ Ｏｆ Ｐａｃｋｅｔ）、ＥＯＰ（Ｅｎｄ Ｏｆ Ｐａｃｋｅｔ）を付加する処理や、ビットスタッフィング処理などを行う。一方、受信時には、受信データのＳＹＮＣ、ＳＯＰ、ＥＯＰを検出／削除する処理や、ビットアンスタッフィング処理などを行う。更に、データの送受信を制御するための各種のタイミング信号を生成する処理も行う。
【００３６】
なお、受信データはデータハンドラ回路４００から後段の回路（後段のデータ処理手段）であるＳＩＥ（Ｓｅｒｉａｌ Ｉｎｔｅｒｆａｃｅ Ｅｎｇｉｎｅ）に出力され、送信データはＳＩＥからデータハンドラ回路４００に入力されることになる。
【００３７】
ＨＳ回路４１０は、データ転送速度が４８０ＭｂｐｓとなるＨＳ（Ｈｉｇｈ Ｓｐｅｅｄ）でのデータの送受信を行うためのロジック回路であり、ＦＳ回路４２０は、データ転送速度が１２ＭｂｐｓとなるＦＳ（Ｆｕｌｌ Ｓｐｅｅｄ）でのデータの送受信を行うためのロジック回路である。
【００３８】
ここで、ＨＳモードは、ＵＳＢ２．０により新たに定義された転送モードである。一方、ＦＳモードは、従来のＵＳＢ１．１で既に定義されている転送モードである。
【００３９】
ＵＳＢ２．０では、このようなＨＳモードが用意されているため、プリンタ、オーディオ、カメラなどにおけるデータ転送のみならず、ハードディスクドライブや光ディスクドライブ（ＣＤＲＯＭ、ＤＶＤ）などのストレージ機器におけるデータ転送も実現できるようになる。
【００４０】
ＨＳ回路４１０は、ＨＳＤＬＬ（Ｈｉｇｈ Ｓｐｅｅｄ Ｄｅｌａｙ Ｌｉｎｅ ＰＬＬ）回路１０、エラスティシティバッファ（ｅｌａｓｔｉｃｉｔｙ ｂｕｆｆｅｒ）１２を含む。
【００４１】
ここでＨＳＤＬＬ回路１０は、受信データとクロック生成回路４４０（ＰＬＬ）からのクロックとに基づいて、データのサンプリングクロックを生成する回路である。
【００４２】
またエラスティシティバッファ１２は、内部装置（データ転送制御装置）と外部装置（バスに接続される外部装置）とのクロック周波数差（クロックドリフト）等を吸収するための回路である。
【００４３】
アナログフロントエンド回路４３０は、ＦＳやＨＳでの送受信を行うためのドライバやレシーバを含むアナログ回路である。ＵＳＢではＤＰ（Ｄａｔａ＋）とＤＭ（Ｄａｔａ−）を用いた差動信号によりデータを送受信する。
【００４４】
クロック生成回路４４０は、装置内部で使用する４８０ＭＨｚのクロックや、装置内部及びＳＩＥで使用する６０ＭＨｚのクロックを生成する。
【００４５】
クロック生成回路４４０は、ＯＳＣ、ＰＬＬ４８０Ｍ、ＰＬＬ６０Ｍを含む。
【００４６】
ここでＯＳＣ（発振回路）は、例えば外部振動子との組み合わせによりベースクロックを生成する。
【００４７】
ＰＬＬ４８０Ｍは、ＯＳＣ（発振回路）で生成されたベースクロックに基づいて、ＨＳモードで必要な４８０ＭＨｚのクロックと、ＦＳモード、装置内部及びＳＩＥで必要な６０ＭＨｚのクロックを生成するＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）である。なお、ＨＳモードで送受信を行う場合には、このＰＬＬ４８０Ｍによるクロック生成を有効にする必要がある。
【００４８】
ＰＬＬ６０Ｍは、ＯＳＣ（発振回路）で生成されたベースクロックに基づいて、ＦＳモード、装置内部及びＳＩＥで必要な６０ＭＨｚのクロックを生成する。なお、このＰＬＬ６０Ｍによるクロック生成を有効にしている時には、ＨＳモードでの送受信は不可となる。
【００４９】
クロック制御回路４５０は、ＳＩＥからの各種の制御信号を受け、クロック生成回路４４０を制御する処理などを行う。なお、クロック生成回路４４０により生成された６０ＭＨｚのシステムクロックはクロック制御回路４５０を介してＳＩＥに出力される。
【００５０】
１．２．１ クロック生成回路、クロック制御回路の構成
図２に、本実施形態のクロック生成回路４４０（クロック生成手段）、クロック制御回路４５０（クロック制御手段）の構成例を示す。
【００５１】
クロック生成回路４４０が含むＯＳＣ（発振回路）は、ＸＩＮ、ＸＯＵＴに接続された外部振動子を用いて発振動作を行い、ベースクロックＲＣＬＫ（例えば１２〜２４ＭＨｚ）を生成する。そして、このベースクロックＲＣＬＫは、ＰＬＬ４８０Ｍ、ＰＬＬ６０Ｍ、クロック制御回路４５０に出力される。
【００５２】
なお、ＸＩＮに入力された外部クロックを直接にベースクロックとして用いることも可能である。
【００５３】
また、ＯＳＣＥＮＢは、ＯＳＣの発振及びＸＩからの外部クロックの入力の有効、非有効を設定するための信号である。例えば、ＯＳＣＥＮＢ＝「０」（論理レベル。以下同じ）にすると、ＯＳＣの発振及び外部クロックの入力が非有効になり、「１」にすると有効になる。例えばＳＵＳＰＥＮＤＭによって装置がサスペンド状態になっている時に、ＯＳＣＥＮＢを「０」にすれば、ＯＳＣも動作しない完全なサスペンドモードに移行できる。
【００５４】
クロック生成回路４４０が含むＰＬＬ４８０Ｍは、クロック制御回路４５０からの信号ＥＮＢ４８０Ｍが「１」であることを条件に、ベースクロックＲＣＬＫに位相同期した４８０ＭＨｚのクロックを生成する。そして、この４８０ＭＨｚのクロックを分周することで得られる６０ＭＨｚのクロックをＣＬＫＨとしてクロック制御回路４５０に出力する。なお、４８０ＭＨｚのクロックの分周をクロック制御回路４５０側で行うようにしてもよい。
【００５５】
クロック生成回路４４０が含むＰＬＬ６０Ｍは、クロック制御回路４５０からの信号ＥＮＢ６０Ｍが「１」であることを条件に、ベースクロックＲＣＬＫに位相同期した６０ＭＨｚのクロックを生成する。そして、この６０ＭＨｚのクロックをＣＬＫＦとしてクロック制御回路４５０に出力する。
【００５６】
クロック制御回路４５０は、ＳＩＥ（Ｓｅｒｉａｌ Ｉｎｔｅｒｆａｃｅ Ｅｎｇｉｎｅ）から信号ＳＵＳＰＥＮＤＭ、ＰＬＬＳＥＬを受け、クロック生成回路４４０でのクロック生成動作（ＰＬＬ４８０Ｍ、ＰＬＬ６０Ｍの自走動作）を制御する。そして、クロック生成回路４４０により生成されたクロックＣＬＫＨ、ＣＬＫＦに基づいて、データ転送制御装置内部やＳＩＥ（後段のデータ処理手段）で使用するシステムクロックＳＹＣＬＫ（同期のための参照クロック）を生成して出力する。
【００５７】
なお、信号ＳＵＳＰＥＮＤＭは、データ転送制御装置（トランシーバマクロ）をサスペンドするための信号であり、ＳＵＳＰＥＮＤＭが「０」になりデータ転送制御装置がサスペンドされると、ＯＳＣ（発振回路）以外の全ての回路が停止する。
【００５８】
また、信号ＰＬＬＳＥＬは、ＰＬＬ４８０ＭとＰＬＬ６０Ｍのどちらを自走動作させるかをＳＩＥが選択するための信号であり、ＰＬＬＳＥＬが「０」の時にはＰＬＬ４８０Ｍが選択され、「１」の時にはＰＬＬ６０Ｍが選択される。なお、ＨＳモード時、チャープ（ＣＨＩＲＰ）送受信時は、ＰＬＬＳＥＬを「０」にして、ＰＬＬ４８０Ｍを選択する必要がある。
【００５９】
１．２．２ 動作
次に、本実施形態の動作について図３のタイミング波形図を用いて説明する。
【００６０】
図３のタイミングＴ０でＰＬＬＳＥＬが「０」になると、４８０ＭＨｚのクロックを生成するＰＬＬ４８０Ｍが選択される。そして、タイミングＴ１で、ＳＵＳＰＥＮＤＭが「１」になりサスペンドが解除されると、ＥＮＢ４８０Ｍが「１」になり、ＰＬＬ４８０Ｍの自走動作（クロック生成動作）がイネーブルされる。
【００６１】
そして、ＯＳＣからのベースクロックＲＣＬＫ（或いはＲＣＬＫを分周したクロック）に基づくカウント動作が開始し、タイミングＴ３でカウント動作が終了すると、ＳＴＡＢＬＥ４８０Ｍが「１」になる。即ち、ＰＬＬ４８０Ｍの自走動作が安定したと想定されるタイミング（ＵＳＢ２．０の規格で要求される４８０ＭＨｚ＋／−５００ｐｐｍのクロックが生成されると想定されるタイミング）で、ＳＴＡＢＬＥ４８０Ｍが「１」になる。
【００６２】
すると、信号ＳＹＣＬＫＥＮＢ（ＳＹＣＬＫのマスク信号）が「１」になり、ＰＬＬ４８０ＭからのＣＬＫＨ（４８０ＭＨｚを分周した６０ＭＨｚのクロック）で生成されるシステムクロックＳＹＣＬＫ（同じく６０ＭＨｚのクロック）が、データ転送制御装置内部及びＳＩＥ（後段のデータ処理手段）に供給されるようになる。
【００６３】
なお図３では、タイミングＴ１〜Ｔ３の期間（ＰＬＬ４８０Ｍの自走動作の安定に要する期間）を測定するために、発振回路ＯＳＣからのベースクロックＲＣＬＫに基づくカウント動作を行っている。このＲＣＬＫは、図２の信号ＯＳＣＥＮＢが「１」になり、発振回路ＯＳＣの発振動作が安定すると、それ以降は安定したクロックになる。従って、このＲＣＬＫを用いることで、Ｔ１〜Ｔ３の期間を安定して測定できるようになる。
【００６４】
タイミングＴ４でＰＬＬＳＥＬが「１」になると、６０ＭＨｚのクロックを生成するＰＬＬ６０Ｍが選択されると共にＥＮＢ６０Ｍが「１」になり、ＰＬＬ６０Ｍの自走動作（クロック生成動作）がイネーブルされる。
【００６５】
そして、ベースクロックＲＣＬＫに基づくカウント動作が開始し、タイミングＴ６でカウント動作が終了すると、ＳＴＡＢＬＥ６０Ｍ（ＰＬＬ６０Ｍの自走動作が安定したことを示す信号）が「１」になり、システムクロックＳＹＣＬＫのマスク信号であるＳＹＣＬＫＥＮＢを用いたクロック切り替えが行われる。より具体的には、クロック切り替え前は、ＰＬＬ４８０ＭからのＣＬＫＨに基づき生成されていたシステムクロックＳＹＣＬＫが、クロック切り替え後はＰＬＬ６０ＭからのＣＬＫＦに基づき生成されて、データ転送制御装置内部及びＳＩＥに供給されるようになる。
【００６６】
本実施形態では、図３のＡ１に示すようにＰＬＬ４８０Ｍの自走動作（クロック生成動作）をディスエーブル（終了）する前に、Ａ２に示すようにＰＬＬ６０Ｍの自走動作をイネーブル（開始）している。そして、Ａ３に示すようにＰＬＬ６０Ｍの自走動作が安定したと判断された後に、Ａ４に示すようにシステムクロックＳＹＣＬＫを生成するためのクロックを、ＣＬＫＨ（ＰＬＬ４８０Ｍ）からＣＬＫＦ（ＰＬＬ６０Ｍ）に切り替えている。
【００６７】
このようにすれば、図３のＡ４に示すクロック切り替え時において、ＰＬＬ６０ＭからのクロックＣＬＫＦが安定して出力されていることが保証（Ａ３参照）される。そして、クロックＣＬＫＨから、この安定したクロックＣＬＫＦに、システムクロックＳＹＣＬＫの生成元となるクロックが切り替わる。従って、図３のＡ４に示すクロック切り替えを行った場合にも、常に安定したシステムクロックＳＹＣＬＫをデータ転送制御装置やＳＩＥに対して供給できるようになり、これらのデータ転送制御装置やＳＩＥが誤動作するのを防止できる。
【００６８】
そして、このようなクロック（ＰＬＬ）の切り替えを行い、図３のＡ１に示すようにＰＬＬ４８０Ｍの自走動作をディスエーブルすれば、その後は、ＰＬＬ４８０Ｍは動作しなくなり、ＰＬＬ６０Ｍだけが動作するようになる。従って、ＰＬＬ４８０Ｍでの消費電力をほぼ零にすることが可能になり、データ転送制御装置全体の消費電力を大幅に低減できる。
【００６９】
即ち、高速なＨＳモードでは、ＰＬＬ４８０Ｍが動作し、ＰＬＬ４８０ＭからのＣＬＫＨでＳＹＣＬＫが生成される一方で、低速なＦＳモードでは、ＰＬＬ４８０Ｍの動作が停止し、ＰＬＬ６０ＭからのＣＬＫＦでＳＹＣＬＫが生成されるようになる。従って、ＦＳモードにおいてＰＬＬ４８０Ｍが動作しなくて済むようになり、ＦＳモードにおいて無駄な電力が消費されるのが防止され、ＦＳモードでの消費電力を大幅に低減できる。
【００７０】
例えば、本実施形態の比較例として、ＰＬＬ４８０Ｍだけをクロック生成回路に設け、ＦＳモードの時にはこのＰＬＬ４８０Ｍからのクロックを分周してシステムクロックＳＹＣＬＫを生成する構成を考えることができる。
【００７１】
しかしながら、この比較例では、ＦＳモードの時もＰＬＬ４８０Ｍが動作することになるため、ＦＳモードにおいて無駄な電力が消費され、ＦＳモードでの消費電力を低減できない。
【００７２】
これに対して本実施形態では、ＦＳモードでは、ＰＬＬ４８０Ｍは動作せずに、消費電力の少ないＰＬＬ６０Ｍだけが動作するようになるため、上記の比較例に比べてＦＳモードでの消費電力を格段に低減できる。
【００７３】
１．３ クロック切り替え時におけるシステムクロックのマスク
図４、図５に、クロックの切り替え時（図３のタイミングＴ４〜Ｔ７）における本実施形態の動作を説明するための詳細なタイミング波形図を示す。
【００７４】
図４のタイミングＴ４でＰＬＬＳＥＬが「１」になると、ＥＮＢ６０Ｍが「１」になり、ＰＬＬ６０Ｍの自走動作がイネーブルされる。そして、タイミングＴ５でＰＬＬ６０Ｍの自走動作が非安定状態（斜線部分）から安定状態になり、タイミングＴ６でベースクロックＲＣＬＫに基づくカウント動作が終了すると、図４のＢ１に示すようにＲＣＬＫの立ち上がりエッジでカウント終了信号ＣＯＶＥＲが「１」になる。これにより、Ｂ２に示すように信号ＳＴＡＢＬＥ４８０Ｍが「１」から「０」に変化する。
【００７５】
次に、図４のＢ３に示すようにＲＣＬＫの次の立ち上がりエッジで信号ＤＣＯＶＥＲが「１」になる。これにより、Ｂ４に示すように信号ＳＴＡＢＬＥ６０Ｍが「０」から「１」に変化する。
【００７６】
そして、これらの信号ＳＴＡＢＬＥ４８０Ｍ、ＳＴＡＢＬＥ６０Ｍの例えば論理和をとることで、図４のＢ５に示すようにクロックの切り替え期間において「０」（第１のレベル）になる信号ＳＹＣＬＫＥＮＢが生成される。そして、この信号ＳＹＣＬＫＥＮＢによりシステムクロックＳＹＣＬＫをマスクすることで（ＳＹＣＬＫＥＮＢとＳＹＣＬＫの論理積をとることで）、Ｂ６に示すようにＳＹＣＬＫが所与の期間ＴＭだけ「０」（第１のレベル。「１」でもよい）に設定されるようになる。
【００７７】
このように本実施形態では、システムクロックＳＹＣＬＫを生成するためのクロックをＣＬＫＨ（ＰＬＬ４８０Ｍ）からＣＬＫＦ（ＰＬＬ６０Ｍ）に切り替える際に、ＳＹＣＬＫが期間ＴＭだけ「０」に設定される。従って、ＣＬＫＨからＣＬＫＦへの切り替えにより不安定な状態となったクロックが、ＳＹＣＬＫとしてデータ転送制御装置やＳＩＥ（後段のデータ処理手段）に供給されないようになる。また、ＣＬＫＨの位相とＣＬＫＦの位相がずれていた場合にも、これらを上手く繋ぎ合わせることが可能になる。この結果、ＳＹＣＬＫに発生するグリッチ（細いひげ状のパルス）等が原因となってデータ転送制御装置やＳＩＥが誤動作する事態を、効果的に防止できる。
【００７８】
なお本実施形態では、システムクロックＳＹＣＬＫが「０」に設定される期間ＴＭが、ＰＬＬ４８０ＭやＰＬＬ６０Ｍのクロック生成に用いられるベースクロックＲＣＬＫ（例えば１２〜２４ＭＨｚ）に基づいて設定される。即ち、期間ＴＭが、図４のＢ１、Ｂ３に示すＲＣＬＫのエッジ間の間隔になる（ＲＣＬＫの１クロック分の長さになる）。従って、クロック切り替え時においても安定した信号状態になっているベースクロックＲＣＬＫに基づいて、クロックの切り替え期間ＴＭの長さを設定できるようになる。またクロック切り替え時に、ＣＬＫＨやＣＬＫＦを、信号ＳＹＣＬＫＥＮＢを用いて確実にマスクできるようになる。
【００７９】
１．４ グリッチ発生の防止
本実施形態ではクロック切り替え時におけるグリッチの発生を確実に防止するために、次に説明するような手法を採用している。
【００８０】
即ち図５のＣ１に示すように、カウント終了信号ＣＯＶＥＲが「１」になると、ＰＬＬ４８０ＭからのＣＬＫＨが「０」になるのを探す（「０」になるのを待つ）。そして、ＣＬＫＨが「０」（第１のレベル）になったことを条件に（ＣＬＫＨの立ち下がりエッジで）、図５のＣ２に示すように、マスク信号ＳＹＣＬＫＥＮＢを「０」に設定し、ＳＹＣＬＫＥＮＢとＣＬＫＨとの論理積に基づき生成されているシステムクロックＳＹＣＬＫを、「０」レベルに固定する。
【００８１】
このようにすれば、システムクロックＳＹＣＬＫが図５のＣ３に示すように「１」から「０」に変化した後、「０」から「１」に変化する前に、ＳＹＣＬＫが「０」のレベルに固定されるようになる。即ち、Ｃ４に示すＣＬＫＨのクロックパルスが、ＳＹＣＬＫＥＮＢの「０」レベルでマスクされて、ＳＹＣＬＫに「１」のレベルのグリッチが生じるのを確実に防止できる。
【００８２】
また本実施形態では、図５のＣ５に示すように、カウントオーバ信号ＣＯＶＥＲをＲＣＬＫの１クロック分だけ遅らせた信号ＤＣＯＶＥＲが「１」になると、ＰＬＬ６０ＭからのＣＬＫＦが「０」になるのを探す（「０」になるのを待つ）。そして、ＣＬＫＦが「０」（第１のレベル）になったことを条件に（ＣＬＫＦの立ち下がりエッジで）、図５のＣ６に示すように、マスク信号ＳＹＣＬＫＥＮＢを「１」に設定し、ＳＹＣＬＫＥＮＢとＣＬＫＦの論理積に基づきシステムクロックＳＹＣＬＫを生成するようにする。
【００８３】
このようにすれば、システムクロックＳＹＣＬＫが図５のＣ７に示すように「０」から「１」に変化する前に、信号ＳＹＣＬＫＥＮＢによる「０」レベルのマスクが解除され、ＣＬＫＦがＳＹＣＬＫとして出力されるようになる。従って、Ｃ８に示すＳＹＣＬＫのクロックパルスが細くなってグリッチになってしまう事態を確実に防止できるようになる。
【００８４】
このように本実施形態によれば、クロックの切り替え期間ＴＭにおいてグリッチが発生するのを確実に防止できる。従って、このグリッチが原因となってデータ転送制御装置やＳＩＥが含むＤフリップフロップが誤ったデータを保持するなどの事態を防止でき、装置の安定した動作を保証できるようになる。
【００８５】
なお、以上のように説明した図３、図４、図５では、ＣＬＫＨ（ＰＬＬ４８０Ｍ）からＣＬＫＦ（ＰＬＬ６０Ｍ）にクロックを切り替える場合のタイミング波形例を示したが、ＣＬＫＦ（ＰＬＬ６０Ｍ）からＣＬＫＨ（ＰＬＬ４８０Ｍ）へのクロックの切り替えも、図３、図４、図５と同様のタイミング波形で実現できる。
【００８６】
１．５ クロック制御回路の詳細な動作
図６、図７、図８に、図２のクロック制御回路４５０の詳細な動作を説明するための状態遷移図を示す。
【００８７】
装置の電源がオンになった後、完全停止の状態で待機している時に（状態Ｓ０）、信号ＳＵＳＰＥＮＤＭが「１」になると、初期化処理が行われる（状態Ｓ１）。そして、信号ＰＬＬＳＥＬが「０」の場合には、信号ＥＮＢ４８０Ｍが「１」になり（状態Ｓ２。図３のＴ１）、ＰＬＬ４８０Ｍの自走動作がイネーブルされる。
【００８８】
次に、ベースクロックＲＣＬＫによるカウント動作が開始し（状態Ｓ３）、カウントオーバになるとＰＬＬ４８０ＭからのクロックＣＬＫＨが「０」になるのを探す（状態Ｓ４）。そして、クロックＣＬＫＨが「０」になったことを条件にＣＬＫＨをシステムクロックＳＹＣＬＫとして出力し（状態Ｓ５）、通常動作状態Ｓ６に移行する。このようにＣＬＫＨが「０」になったことを条件にＣＬＫＨをＳＹＣＬＫとして出力すれば、ＳＹＣＬＫにグリッチが発生するのを効果的に防止できる。
【００８９】
一方、状態Ｓ１において信号ＰＬＬＳＥＬが「１」の場合には、信号ＥＮＢ６０Ｍが１になり（状態Ｓ７）、ＰＬＬ６０Ｍの自走動作がイネーブルされる。
【００９０】
次に、ベースクロックＲＣＬＫによるカウント動作が開始し（状態Ｓ８）、カウントオーバになるとＰＬＬ６０ＭからのクロックＣＬＫＦが「０」になるのを探す（状態Ｓ９）。そして、ＣＬＫＦが「０」になったことを条件にＣＬＫＦをシステムクロックＳＹＣＬＫとして出力し（状態Ｓ１０）、通常動作状態Ｓ６に移行する。
【００９１】
通常動作状態Ｓ６において信号ＳＵＳＰＥＮＤＭが「０」になると、システムクロックＳＹＣＬＫが「０」になるのを探す（状態Ｓ１１）。そして、ＳＹＣＬＫが「０」になると、ＳＹＣＬＫの出力を停止し（状態Ｓ１２）、信号ＥＮＢ４８０Ｍ、ＥＮＢ６０Ｍを「０」に設定し（状態Ｓ１３）、完全停止状態Ｓ０に移行する。
【００９２】
また通常動作状態Ｓ６で信号ＰＬＬＳＥＬが「０」から「１」に切り替わると、信号ＥＮＢ６０Ｍが「１」に設定される（図７の状態Ｓ２０）。すると、ベースクロックＲＣＬＫによるカウント動作が開始し（状態Ｓ２１）、カウントオーバになるとＰＬＬ４８０ＭからのクロックＣＬＫＨが「０」になるのを探す（状態Ｓ２２。図５のＣ１）。そして、ＣＬＫＨが「０」になると、ＳＹＣＬＫの出力をマスク信号ＳＹＣＬＫＥＮＢを用いて停止する（状態Ｓ２３。図５のＣ２）。
【００９３】
次に、ＰＬＬ６０ＭからのクロックＣＬＫＦが「０」になるのを探す（状態Ｓ２４。図５のＣ５）。そしてＣＬＫＦが「０」になると、信号ＳＹＣＬＫＥＮＢを「１」に設定して（図５のＣ６）、ＣＬＫＦをシステムクロックＳＹＣＬＫとして出力し（状態Ｓ２５）、図６に示す通常動作のステートＳ６に移行する。
【００９４】
図７の状態Ｓ２２〜Ｓ２５のようにクロック切り替えを行えば、ＣＬＫＨからＣＬＫＦへのクロック切り替え時に、システムクロックＳＹＣＬＫにグリッチが発生するのを効果的に防止できる。
【００９５】
一方、図６の通常動作状態Ｓ６で信号ＰＬＬＳＥＬが「１」から「０」に切り替わると、信号ＥＮＢ４８０Ｍが「１」に設定される（図８の状態Ｓ３０）。すると、ベースクロックＲＣＬＫによるカウント動作が開始し（状態Ｓ３１）、カウントオーバになるとＰＬＬ６０ＭからのクロックＣＬＫＦが「０」になるのを探す（状態Ｓ３２）。そして、ＣＬＫＦが「０」になると、ＳＹＣＬＫの出力をマスク信号ＳＹＣＬＫＥＮＢを用いて停止する（状態Ｓ３３）。
【００９６】
次に、ＰＬＬ４８０ＭからのクロックＣＬＫＨが「０」になるのを探す（状態Ｓ３４）。そしてＣＬＫＨが「０」になると、信号ＳＹＣＬＫＥＮＢを「１」に設定して、ＣＬＫＨをシステムクロックＳＹＣＬＫとして出力し（状態Ｓ３５）、図６に示す通常動作のステートＳ６に移行する。
【００９７】
図８の状態Ｓ３２〜Ｓ３５のようにクロック切り替えを行えば、ＣＬＫＦからＣＬＫＨへのクロック切り替え時に、システムクロックＳＹＣＬＫにグリッチが発生するのを効果的に防止できる。
【００９８】
１．６ ＰＬＬ４８０Ｍ、ＰＬＬ６０Ｍの詳細例
図９にＰＬＬ４８０Ｍの詳細な構成例を示す。
【００９９】
このＰＬＬ４８０Ｍは、位相比較器８０、チャージポンプ回路８２、フィルタ回路８４、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）８６、分周器８８などを含む。
【０１００】
ここで位相比較器８０は、ベースクロックＲＣＬＫ（例えば１２〜２４ＭＨｚ）と分周器８８からのクロックＤＣＬＫ４の位相を比較し、位相誤差信号ＰＵＰ、ＰＤＷを出力する（ＰＵＰは位相進み信号、ＰＤＷは位相遅れ信号）。
【０１０１】
チャージポンプ回路８２は、位相比較器８０からのＰＵＰ、ＰＤＷに基づいてチャージポンプ動作を行う。より具体的には、ＰＵＰがアクティブになると、フィルタ回路８４が含むコンデンサを充電する動作を行い、ＰＤＷがアクティブになると、コンデンサを放電する動作を行う。そして、フィルタ回路８４により平滑化された制御電圧ＶＣがＶＣＯ８６に与えられる。
【０１０２】
ＶＣＯ８６は、制御電圧ＶＣに応じてその発振周波数が可変に制御される発振動作を行い、４８０ＭＨｚのクロックＱＣＬＫ０〜４を生成する。例えば、制御電圧ＶＣが高くなると発振周波数も高くなり、制御電圧ＶＣが低くなると発振周波数も低くなる。
【０１０３】
ＶＣＯ８６により生成されたクロックＱＣＬＫ０〜４は、バッファＢＦ００〜０４、ＢＦ１０〜１４を介してＣＬＫ０〜４として外部に出力される。なお、ＢＦ２０〜２３はＢＦ２４との負荷合わせのためのダミーのバッファである。
【０１０４】
分周器８８は、バッファＢＦ０４、ＢＦ２４を介してＶＣＯ８６から入力されるクロックＱＣＬＫ４を分周（１／Ｎ）して、分周後のクロックＤＣＬＫ４を位相比較器８０に出力する。
【０１０５】
図９の構成のＰＬＬ４８０Ｍによれば、ベースクロックＲＣＬＫに位相同期した高周波数の４８０ＭＨｚのクロックＣＬＫ４を生成できるようになる。なお、この生成されたクロックＣＬＫ４は、図示しない分周器により分周されて、６０ＭＨｚのＣＬＫＨとして図２のクロック制御回路４５０に出力されることになる。
【０１０６】
図１０に、図９のＶＣＯ８６の構成例を示す。
【０１０７】
このＶＣＯ８６は、５段（広義には奇数段）のシリアル接続された差動出力コンパレータＤＣＰ０〜４（反転回路）を含み、各ＤＣＰ０〜４の差動出力Ｑ、ＸＱは、シングルエンド出力コンパレータＳＣＰ０〜４の差動入力に入力される。そして、ＳＣＰ０〜４の出力がＶＣＯ８６の出力クロックＱＣＬＫ０〜４になる。また、制御電圧ＶＣが変化すると、差動出力コンパレータＤＣＰ０〜４の電流源に流れる電流が変化し、発振周波数が変化する。
【０１０８】
図１１に、ＰＬＬ６０Ｍの詳細な構成例を示す。
【０１０９】
このＰＬＬ６０Ｍは、分周器８９、位相比較器９０、チャージポンプ回路９２、フィルタ回路９４、ＶＣＯ９６、分周器９７、９８などを含む。
【０１１０】
ここで位相比較器９０は、分周器８９からのクロックＤＲＣＬＫ（ベースクロックＲＣＬＫを分周したクロック）と分周器９８からのクロックＤＣＬＫＦの位相を比較し、位相誤差信号ＰＵＰ、ＰＤＷを出力する。
【０１１１】
チャージポンプ回路９２は、位相比較器９０からのＰＵＰ、ＰＤＷに基づいてチャージポンプ動作を行う。より具体的には、ＰＵＰがアクティブになると、フィルタ回路９４が含むコンデンサを充電する動作を行い、ＰＤＷがアクティブになると、コンデンサを放電する動作を行う。そして、フィルタ回路９４により平滑化された制御電圧ＶＣがＶＣＯ９６に与えられる。
【０１１２】
ＶＣＯ９６は、制御電圧ＶＣに応じてその発振周波数が可変に制御される発振動作を行い、１２０ＭＨｚのクロックＱＣＬＫを生成する。
【０１１３】
分周器９７は、ＶＣＯ９６から入力されるクロックＱＣＬＫを分周（１／２）して、分周後の６０ＭＨｚのクロックＣＬＫＦを図２のクロック制御回路４５０に出力する。
【０１１４】
分周器９８は、分周器９７から入力されるクロックＱＣＬＫＦを分周（１／Ｎ）して、分周後のクロックＤＣＬＫＦを位相比較器９０に出力する。
【０１１５】
図１１の構成のＰＬＬ６０Ｍによれば、ベースクロックＲＣＬＫに位相同期した６０ＭＨｚのクロックＣＬＫＦを生成し、図２のクロック制御回路４５０に出力できるようになる。
【０１１６】
図１２に、図１１のＶＣＯ９６の構成例を示す。
【０１１７】
このＶＣＯ９６は、３段のシリアル接続された差動出力コンパレータＤＣＰ１０〜１２（反転回路）を含む。そして、最終段の差動出力コンパレータＤＣＰ１２の差動出力ＸＱ、Ｑは、シングルエンド出力コンパレータＳＣＰ１０の差動入力に入力され、ＳＣＰ１０の出力がＶＣＯ９６の出力クロックＱＣＬＫになる。また、制御電圧ＶＣが変化すると、差動出力コンパレータＤＣＰ１０〜１２の電流源に流れる電流が変化し、発振周波数が変化する。
【０１１８】
図１３（Ａ）に、図１０、図１２のＶＣＯが含む差動出力コンパレータ（差動増幅器）の構成例を示す。この差動出力コンパレータは、差動入力Ｉ、ＸＩがゲート電極に接続され、差動出力ＸＱ、Ｑがドレイン電極に接続されたＮ型トランジスタＮＴ１、ＮＴ２と、差動出力Ｑがゲート電極に接続され、差動出力ＸＱ、Ｑがドレイン電極に接続されたＰ型トランジスタＰＴ１、ＰＴ２と、制御電圧ＶＣがゲート電極に接続されたＮ型トランジスタＮＴ３（電流源）を含む。
【０１１９】
さて、図１２のＶＣＯ９６（１２０ＭＨｚ発振）では、差動出力コンパレータＤＣＰ１０〜１２やシングルエンド出力コンパレータＳＣＰ１０が含むトランジスタのサイズ等が、１２０ＭＨｚ（６０ＭＨｚ）の発振用に最適化されている。従って、図１０のＶＣＯ８６（４８０ＭＨｚ発振）に比べて、図１２のＶＣＯ９６の消費電力は格段に小さくなる。このため、図１０のＶＣＯ８６を含むＰＬＬ４８０Ｍの消費電流は例えば約３３ｍＡというように非常に大きくなるのに対して、図１２のＶＣＯ９６を含むＰＬＬ６０Ｍの消費電流は例えば約１．５ｍＡというように非常に小さくなる。
【０１２０】
従って、ＨＳモードの時にはＰＬＬ４８０Ｍを用いてクロックを生成する一方で、ＦＳモードの時にはＰＬＬ４８０Ｍの動作を停止し、ＰＬＬ６０Ｍのみを用いてクロックを生成するようにすれば、ＰＬＬでの消費電流を例えば約１／２２倍にすることが可能になり、データ転送制御装置の省力化を図れる。
【０１２１】
なお図９、図１１のＰＬＬ４８０Ｍ、ＰＬＬ６０Ｍにおいて、チャージポンプ回路８２、９２を設けない構成としてもよい。また、ＶＣＯ８６、９６の代わりに電流制御の発振手段を設けるようにしてもよい。
【０１２２】
また、ＶＣＯ８６、９６に含ませる反転回路は図１３（Ａ）に示す差動出力コンパレータに限定されず、種々の変形実施が可能である。例えば図１３（Ｂ）に示す反転回路では、Ｐ型トランジスタＰＴ４、ＰＴ５、Ｎ型トランジスタＮＴ４、ＮＴ５が直列接続される。そして、これらのトランジスタに流れる電流が、ＰＴ４、ＮＴ５のゲート電極に接続される制御電圧ＶＣＱ、ＶＣにより制御されて、発振周波数が可変に制御される。
【０１２３】
１．７ クロックの切り替えタイミング
次に、ＵＳＢ２．０におけるクロックの最適な切り替えタイミングについて説明する。
【０１２４】
図１４は、本実施形態のデータ転送制御装置（電子機器）がバスに接続された時（デバイスアタッチ）のタイミング波形図の例である。
【０１２５】
デバイスアタッチの時には、本実施形態のデータ転送制御装置はＨＳモードで動作を開始する。このため、信号ＰＬＬＳＥＬは「０」に設定される（ＰＬＬ４８０Ｍを選択）。また、信号ＸＣＶＲＳＥＬ（「０」の時にＨＳのトランシーバを有効にし、「１」の時にＦＳのトランシーバを有効にする信号）、信号ＴＥＲＭＳＥＬ（「０」の時にＨＳターミネーションを有効にし、「１」の時にＦＳターミネーションを有効にする信号）は共に「０」に設定される。
【０１２６】
図１４のタイミングＴ０でＶＢＵＳが有効であると判断されると、タイミングＴ１でＳＩＥが、信号ＲＥＳＥＴをアサートすると共に信号ＳＵＳＰＥＮＤＭをネゲートする。そして、デバイスアタッチの時には、ＰＬＬＳＥＬが「０」に設定されてＰＬＬ４８０Ｍが選択されているため、タイミングＴ１でＰＬＬ４８０Ｍの自走動作がイネーブルされる。
【０１２７】
次に、タイミングＴ２で信号ＲＥＳＥＴがネゲートされ、タイミングＴ３でＰＬＬ４８０Ｍが安定したクロックＣＬＫＨを出力するようになる。そして、このＣＬＫＨに基づいて生成されたシステムクロックＳＹＣＬＫがＳＩＥに供給される。
【０１２８】
次に、タイミングＴ４で信号ＸＣＶＲＳＥＬ、ＴＥＲＭＳＥＬが「１」になり、ＦＳトランシーバ及びＦＳターミネーションが有効になる。そして、タイミングＴ５で、ダウンストリームのポートからリセット（ＳＥ０）が送出され、ＨＳ検出のハンドシェークが開始される。
【０１２９】
図１５は、ＨＳモードをサポートしていないポートに本実施形態のデータ転送制御装置が接続された場合の、ＨＳ検出ハンドシェークのタイミング波形図の例である。
【０１３０】
図１５のタイミングＴ０でＨＳ検出ハンドシェークが開始される。そして、タイミングＴ１で、信号ＸＣＶＲＳＥＬが「０」になり、ＨＳトランシーバが有効になる。そして、チャープ（Ｋ）の送出が開始される。なお、このチャープ（Ｋ）の送出時には、ビットスタッフ（ＢＳ）処理及びＮＲＺＩ処理はディスエーブルされ、「０」で埋め尽くされたデータが出力される。
【０１３１】
タイミングＴ２で、チャープ（Ｋ）の送出が終了する。そして、ダウンストリームのポートがＨＳモードをサポートしている場合には、タイミングＴ３からチャープ（Ｋ）の送出が開始される。しかしながら、タイミングＴ４では、チャープを検出できなかったため、この時点で、本実施形態のデータ転送制御装置はＦＳモードに戻り、リセットシーケンスが終了するのを待つ。そして、タイミングＴ６でリセットシーケンスが終了し、タイミングＴ７でＦＳモードでの通常動作に移行する。
【０１３２】
このようにタイミングＴ４になると転送モードがＦＳモードに確定する。また、タイミングＴ４とＴ６の間はＦＳモードのリセットフェーズであるため、パケットが送受信されることもない。そこで本実施形態では図１５に示すように、タイミングＴ４とＴ６の間のタイミングＴ５で、ＳＩＥが信号ＰＬＬＳＥＬを「１」に設定し、ＰＬＬ４８０Ｍの自走動作をディスエーブルすると共にＰＬＬ６０Ｍの自走動作をイネーブルする。すると、図３で説明したようなクロック切り替えが行われ、システムクロックＳＹＣＬＫの生成元になるクロックが、ＰＬＬ４８０ＭのクロックＣＬＫＨからＰＬＬ６０ＭのクロックＣＬＫＦに切り替わる。
【０１３３】
このように本実施形態では、ＰＬＬ４８０ＭからのクロックＣＬＫＨで動作している状態で、バスに接続されるポートがＨＳモード（第１の転送モード）をサポートしてる否かが検出される。
【０１３４】
そして、バスに接続されるポートがＨＳモードをサポートしていないと検出された場合には、ＳＩＥ（後段のデータ処理手段）からの信号ＰＬＬＳＥＬ（選択信号）に基づいて、ＰＬＬ４８０Ｍの自走動作がディスエーブルされる。これにより、それ以降は、ＰＬＬ６０ＭからのクロックＣＬＫＦでデータ転送制御装置及びＳＩＥが動作するようになる。そして、ＰＬＬ４８０Ｍの自走動作はディスエーブルされるため、このＰＬＬ４８０Ｍで無駄な電力が消費されるのを防止できるようになり、データ転送制御装置の省力化を図れる。
【０１３５】
なお、ＰＬＬ６０ＭのＣＬＫＦからＰＬＬ４８０ＭのＣＬＫＨにクロックを切り替える場合としては、ＦＳモードで動作している状態で本実施形態のデータ転送制御装置がバスから取り外され（デタッチ）、その後に、ＨＳモードのポートが接続されるバスにアタッチされた場合などを考えることができる。
【０１３６】
２．電子機器
次に、本実施形態のデータ転送制御装置を含む電子機器の例について説明する。
【０１３７】
例えば図１６（Ａ）に電子機器の１つであるプリンタの内部ブロック図を示し、図１７（Ａ）にその外観図を示す。ＣＰＵ（マイクロコンピュータ）５１０はシステム全体の制御などを行う。操作部５１１はプリンタをユーザが操作するためのものである。ＲＯＭ５１６には、制御プログラム、フォントなどが格納され、ＲＡＭ５１７はＣＰＵ５１０のワーク領域として機能する。ＤＭＡＣ５１８は、ＣＰＵ５１０を介さずにデータ転送を行うためのＤＭＡコントローラである。表示パネル５１９はプリンタの動作状態をユーザに知らせるためのものである。
【０１３８】
ＵＳＢを介してパーソナルコンピュータなどの他のデバイスから送られてきたシリアルの印字データは、データ転送制御装置５００によりパラレルの印字データに変換される。そして、変換後のパラレル印字データは、ＣＰＵ５１０又はＤＭＡＣ５１８により、印字処理部（プリンタエンジン）５１２に送られる。そして、印字処理部５１２においてパラレル印字データに対して所与の処理が施され、プリントヘッダなどからなる印字部（データの出力処理を行う装置）５１４により紙に印字されて出力される。
【０１３９】
図１６（Ｂ）に電子機器の１つであるスキャナの内部ブロック図を示し、図１７（Ｂ）にその外観図を示す。ＣＰＵ５２０はシステム全体の制御などを行う。操作部５２１はスキャナをユーザが操作するためのものである。ＲＯＭ５２６には制御プログラムなどが格納され、ＲＡＭ５２７はＣＰＵ５２０のワーク領域として機能する。ＤＭＡＣ５２８はＤＭＡコントローラである。
【０１４０】
光源、光電変換器などからなる画像読み取り部（データの取り込み処理を行う装置）５２２により原稿の画像が読み取られ、読み取られた画像のデータは画像処理部（スキャナエンジン）５２４により処理される。そして、処理後の画像データは、ＣＰＵ５２０又はＤＭＡＣ５２８によりデータ転送制御装置５００に送られる。データ転送制御装置５００は、このパラレルの画像データをシリアルデータに変換し、ＵＳＢを介してパーソナルコンピュータなどの他のデバイスに送信する。
【０１４１】
図１６（Ｃ）に電子機器の１つであるＣＤ−ＲＷドライブの内部ブロック図を示し、図１７（Ｃ）にその外観図を示す。ＣＰＵ５３０はシステム全体の制御などを行う。操作部５３１はＣＤ−ＲＷをユーザが操作するためのものである。ＲＯＭ５３６には制御プログラムなどが格納され、ＲＡＭ５３７はＣＰＵ５３０のワーク領域として機能する。ＤＭＡＣ５３８はＤＭＡコントローラである。
【０１４２】
レーザ、モータ、光学系などからなる読み取り＆書き込み部（データの取り込み処理を行う装置又はデータの記憶処理を行うための装置）５３３によりＣＤ−ＲＷ５３２から読み取られたデータは、信号処理部５３４に入力され、エラー訂正処理などの所与の信号処理が施される。そして、信号処理が施されたデータが、ＣＰＵ５３０又はＤＭＡＣ５３８によりデータ転送制御装置５００に送られる。データ転送制御装置５００は、このパラレルのデータをシリアルデータに変換し、ＵＳＢを介してパーソナルコンピュータなどの他のデバイスに送信する。
【０１４３】
一方、ＵＳＢを介して他のデバイスから送られてきたシリアルのデータは、データ転送制御装置５００によりパラレルのデータに変換される。そして、このパラレルデータは、ＣＰＵ５３０又はＤＭＡＣ５３８により信号処理部５３４に送られる。そして、信号処理部５３４においてこのパラレルデータに対して所与の信号処理が施され、読み取り＆書き込み部５３３によりＣＤ−ＲＷ５３２に記憶される。
【０１４４】
なお、図１６（Ａ）、（Ｂ）、（Ｃ）において、ＣＰＵ５１０、５２０、５３０の他に、データ転送制御装置５００でのデータ転送制御のためのＣＰＵを別に設けるようにしてもよい。
【０１４５】
本実施形態のデータ転送制御装置を電子機器に用いれば、ＵＳＢ２．０におけるＨＳモードでのデータ転送が可能になる。従って、ユーザがパーソナルコンピュータなどによりプリントアウトの指示を行った場合に、少ないタイムラグで印字が完了するようになる。また、スキャナへの画像取り込みの指示の後に、少ないタイムラグで読み取り画像をユーザは見ることができるようになる。また、ＣＤ−ＲＷからのデータの読み取りや、ＣＤ−ＲＷへのデータの書き込みを高速に行うことができるようになる。
【０１４６】
また、本実施形態のデータ転送制御装置を電子機器に用いれば、バスに接続される他の電子機器の転送モード（ＨＳモード、ＦＳモード）に応じた最適なクロックで、データ転送制御装置や電子機器を動作させることが可能になる。これにより、電子機器の省力化を図れる。また、クロック切り替え時に動作不良が生じるのを防止できるため、電子機器の動作安定性、信頼性を向上できる。
【０１４７】
なお本実施形態のデータ転送制御装置を適用できる電子機器としては、上記以外にも例えば、種々の光ディスクドライブ（ＣＤ−ＲＯＭ、ＤＶＤ）、光磁気ディスクドライブ（ＭＯ）、ハードディスクドライブ、ＴＶ、ＶＴＲ、ビデオカメラ、オーディオ機器、電話機、プロジェクタ、パーソナルコンピュータ、電子手帳、ワードプロセッサなど種々のものを考えることができる。
【０１４８】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１４９】
例えば、本発明のデータ転送制御装置の構成は、図１に示す構成に限定されるものではない。
【０１５０】
また、クロック生成手段、クロック制御手段の構成や動作も図２〜図７で説明したものに限定されず、種々の変形実施が可能である。
【０１５１】
また、第１、第２のＰＬＬ（ＰＬＬ４８０Ｍ、ＰＬＬ６０Ｍ）の構成も図９〜図１３（Ｂ）で説明したものに限定されない。例えば、第１、第２のＰＬＬの発振手段（ＶＣＯ８６、９６）以外のブロック（位相比較手段、チャージポンプ手段、フィルタ手段又は分周手段等）の一部又は全てを、第１、第２のＰＬＬ間で共通化するようにしてもよい。このようにすれば、これらの第１、第２のＰＬＬを含むクロック生成手段の小規模化を図れるようになる。
【０１５２】
また、本発明は、ＵＳＢ２．０でのデータ転送に適用されることが特に望ましいが、これに限定されるものではない。例えばＵＳＢ２．０と同様の思想に基づく規格やＵＳＢ２．０を発展させた規格におけるデータ転送にも本発明は適用できる。
【図面の簡単な説明】
【図１】本実施形態のデータ転送制御装置の構成例を示す図である。
【図２】クロック生成回路、クロック制御回路の構成例を示す図である。
【図３】本実施形態の動作について説明するためのタイミング波形図である。
【図４】本実施形態の動作について説明するためのタイミング波形図である。
【図５】本実施形態の動作について説明するためのタイミング波形図である。
【図６】クロック制御回路の動作を説明するための状態遷移図である。
【図７】クロック制御回路の動作を説明するための状態遷移図である。
【図８】クロック制御回路の動作を説明するための状態遷移図である。
【図９】ＰＬＬ４８０Ｍの構成例を示す図である。
【図１０】ＰＬＬ４８０Ｍが含むＶＣＯの構成例を示す図である。
【図１１】ＰＬＬ６０Ｍの構成例を示す図である。
【図１２】ＰＬＬ６０Ｍが含むＶＣＯの構成例を示す図である。
【図１３】図１３（Ａ）、（Ｂ）は、反転回路の構成例を示す図である。
【図１４】デバイスアタッチ時のタイミング波形図である。
【図１５】ＨＳ検出ハンドシェーク時のタイミング波形図である。
【図１６】図１６（Ａ）、（Ｂ）、（Ｃ）は、種々の電子機器の内部ブロック図の例である。
【図１７】図１７（Ａ）、（Ｂ）、（Ｃ）は、種々の電子機器の外観図の例である。
【符号の説明】
ＯＳＣ 発振回路
ＰＬＬ４８０Ｍ ＰＬＬ（４８０ＭＨｚ）
ＰＬＬ６０Ｍ ＰＬＬ（６０ＭＨｚ）
１０ ＨＳＤＬＬ回路
１２ エラスティシティバッファ
８０ 位相比較器
８２ チャージポンプ回路
８４ フィルタ回路
８６ ＶＣＯ（発振手段）
８８ 分周器
８９ 分周器
９０ 位相比較器
９２ チャージポンプ回路
９４ フィルタ回路
９６ ＶＣＯ（発振手段）
９７ 分周器
９８ 分周器
４００ データハンドラ回路
４１０ ＨＳ回路
４２０ ＦＳ回路
４３０ アナログフロントエンド回路
４４０ クロック生成回路（クロック生成手段）
４５０ クロック制御回路（クロック制御手段）
【発明の属する技術分野】
本発明は、データ転送制御装置及び電子機器に関し、特に、ＵＳＢ規格に準じたデータ転送を行うためのデータ転送制御装置及び電子機器に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
近年、パーソナルコンピュータと周辺機器（広義には電子機器）とを接続するためのインターフェース規格として、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）が注目を集めている。このＵＳＢには、従来は別々の規格のコネクタで接続されていたマウスやキーボードやプリンタなどの周辺機器を、同じ規格のコネクタで接続できると共にいわゆるプラグ＆プレイやホットプラグも実現できるという利点がある。
【０００３】
一方、このＵＳＢには、同じくシリアルバスインターフェース規格として脚光を浴びているＩＥＥＥ１３９４に比べて、転送速度が遅いという問題点がある。
【０００４】
そこで、従来のＵＳＢ１．１の規格に対する下位互換性を持ちながら、ＵＳＢ１．１に比べて格段に高速な４８０Ｍｂｐｓ（ＨＳモード）のデータ転送速度を実現できるＵＳＢ２．０規格が策定され、注目を浴びている。また、ＵＳＢ２．０の物理層回路や論理層回路のインターフェース仕様を定義したＵＴＭＩ（ＵＳＢ２．０ Ｔｒａｎｓｃｅｉｖｅｒ Ｍａｃｒｏｃｅｌｌ Ｉｎｔｅｒｆａｃｅ）も策定されている。
【０００５】
さて、このＵＳＢ２．０では、従来のＵＳＢ１．１で定義されていたＦＳ（Ｆｕｌｌ Ｓｐｅｅｄ）モードに加えて、ＨＳ（Ｈｉｇｈ Ｓｐｅｅｄ）モードと呼ばれる転送モードが用意されている。このＨＳモードでは４８０Ｍｂｐｓでデータ転送が行われるため、１２Ｍｂｐｓでデータ転送が行われるＦＳモードに比べて格段に高速なデータ転送を実現できる。従って、ＵＳＢ２．０によれば、高速な転送速度が要求されるハードディスクドライブや光ディスクドライブなどのストレージ機器に最適なインターフェースを提供できるようになる。
【０００６】
しかしながら、このＨＳモードでのデータ転送時には、転送データのサンプリングのために、４８０ＭＨｚの周波数のクロックを生成する必要があり、そのような高周波数のクロックを生成する回路（ＰＬＬ）の消費電力が非常に大きくなってしまうという問題がある。そして、このような電力が、低速なＦＳモードでのデータ転送時にも消費されてしまうと、電力消費の無駄となる。
【０００７】
また、転送モード（ＨＳモード、ＦＳモード）が切り替わり、生成されるクロックが切り替わった場合に、データ転送制御装置や後段の回路が誤動作するのを防止しなければならないという課題もある。
【０００８】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、生成されるクロックの周波数を、動作不良を起こすことなくダイナミックに切り替えることができるデータ転送制御装置及び電子機器を提供することにある。
【０００９】
また本発明の他の目的は、異なる転送モードでのデータ転送を低消費電力で実現できるデータ転送制御装置及び電子機器を提供することにある。
【００１０】
【課題を解決するための手段】
上記課題を解決するために本発明は、バスを介したデータ転送のためのデータ転送制御装置であって、第１、第２のクロックを含む複数のクロックを生成するクロック生成手段と、前記クロック生成手段でのクロック生成を制御し、前記クロック生成手段により生成されるクロックに基づいて、データ転送制御装置及び後段のデータ処理手段の少なくとも一方が使用するシステムクロックを生成するクロック制御手段とを含み、前記クロック制御手段が、前記クロック生成手段の第１のクロックの生成動作をディスエーブルする前に前記クロック生成手段の第２のクロックの生成動作をイネーブルし、第２のクロックの生成動作が安定したと判断された後に、システムクロックを生成するためのクロックを第１のクロックから第２のクロックに切り替えることを特徴とする。
【００１１】
本発明によれば、クロック生成手段により生成された第１、第２のクロックに基づいて、データ転送制御装置内部や後段のデータ処理手段で使用されるシステムクロックが生成される。そして本発明では、クロック生成手段での第１のクロックの生成動作がディスエーブルされる前に、第２のクロックの生成動作がイネーブルされる。そして、イネーブルされた第２のクロックの生成動作が安定したと判断されると、システムクロックの生成元になるクロックが第１のクロックから第２のクロックに切り替わり、第１のクロックに代えて、第２のクロックに基づいてシステムクロックが生成されるようになる。
【００１２】
このようにすれば、システムクロックの生成元になるクロックの切り替え時において、クロック生成手段から第２のクロックが安定して出力されていることを保証できるようになる。そして、第１のクロックから、この安定した第２のクロックに、システムクロックの生成元となるクロックを切り替えることができる。従って、クロックの切り替え時においても、安定したシステムクロックをデータ転送制御装置内部や後段のデータ処理手段に供給できるようになり、誤動作の防止等を図れるようになる。
【００１３】
また、クロックの切り替え後に第１のクロックの生成動作をディスエーブルすれば、第１のクロックの生成動作で消費される電力を節約できるようになり、データ転送制御装置の省力化を図れる。
【００１４】
また本発明は、前記クロック生成手段が、第１のクロックを生成するための第１のＰＬＬと第２のクロックを生成するための第２のＰＬＬを含み、前記クロック制御手段が、前記第１のＰＬＬの自走動作をディスエーブルする前に前記第２のＰＬＬの自走動作をイネーブルし、前記第２のＰＬＬの自走動作が安定したと判断された後に、システムクロックを生成するためのクロックを第１のクロックから第２のクロックに切り替えることを特徴とする。このようにすれば、安定したシステムクロックをデータ転送制御装置内部や後段のデータ処理手段に供給できるようになると共に、クロックの切り替え後に第１のＰＬＬの自走動作をディスエーブルすれば、第１のＰＬＬで消費される電力を節約できるようになる。
【００１５】
また本発明は、前記クロック制御手段が、システムクロックを生成するためのクロックが第１のクロックから第２のクロックに切り替わる際に、所与の期間だけシステムクロックを第１のレベルに設定することを特徴とする。このようにすれば、切り替えにより不安定な状態になったクロックが、システムクロックとしてデータ転送制御装置内部や後段のデータ処理手段に供給される事態を防止できる。また、第１、第２のクロックの位相がずれていた場合にも、これらを適正に繋ぎ合わせることが可能になり、データ転送制御装置や後段のデータ処理手段の誤動作を防止できる。
【００１６】
なお、システムクロックを第１のレベルに設定する処理は、例えばクロックが切り替わる所与の期間において第１のレベルになるマスク信号と第１又は第２のクロックとの論理積をとることなどで実現できる。
【００１７】
また本発明は、システムクロックが第１のレベルに設定される前記所与の期間が、前記クロック生成手段でのクロック生成に用いられるベースクロックに基づいて設定されることを特徴とする。このようにすれば、クロック切り替え時にも安定した信号状態になっているベースクロックに基づいて、クロックの切り替え期間の長さ等が設定されるようになる。従って、データ転送制御装置や後段のデータ処理手段に供給するシステムクロックを更に安定化できる。
【００１８】
また本発明は、前記クロック制御手段が、第１のクロックが第１のレベルになったことを条件に、第１のクロックに基づき生成されているシステムクロックを第１のレベルに設定し、第２のクロックが第１のレベルになったことを条件に、第２のクロックに基づきシステムクロックを生成することを特徴とする。このようにすれば、クロックの切り替え時において、第１のクロックが第２のレベルから第１のレベルに変化した後、例えば第１のレベルから第２のレベルに変化する前に、システムクロックを第１のレベルに固定できるようになる。これにより、クロックの切り替え時において、システムクロックにグリッチが発生するのを効果的に防止できる。また、第２のクロックが第２のレベルから第１のレベルに変化した後、例えば第１のレベルから第２のレベルに変化する前に、第２のクロックに基づきシステムクロックが生成されるようになる。従って、システムクロックのパルスが細くなってグリッチになってしまう事態も防止できるようになる。
【００１９】
また本発明は、バスを介したデータ転送のためのデータ転送制御装置であって、第１、第２のクロックを含む複数のクロックを生成するクロック生成手段と、前記クロック生成手段でのクロック生成を制御し、前記クロック生成手段により生成されるクロックに基づいて、データ転送制御装置及び後段のデータ処理手段の少なくとも一方が使用するシステムクロックを生成するクロック制御手段とを含み、前記クロック制御手段が、システムクロックを生成するためのクロックが第１のクロックから第２のクロックに切り替わる際に、所与の期間だけシステムクロックを第１のレベルに設定することを特徴とする。
【００２０】
本発明によれば、クロック生成手段により生成された第１、第２のクロックに基づいて、データ転送制御装置内部や後段のデータ処理手段で使用されるシステムクロックが生成される。そして本発明では、システムクロックの生成元になるクロックの切り替え時において、システムクロックが第１のレベルに設定される。従って、クロックの切り替えにより不安定な状態になったクロックが、システムクロックとしてデータ転送制御装置内部や後段のデータ処理手段に供給される事態を防止できると共に、第１、第２のクロックの位相がずれていた場合にも、これらを適正に繋ぎ合わせることが可能になる。
【００２１】
また本発明は、バスを介したデータ転送のためのデータ転送制御装置であって、第１、第２のクロックを含む複数のクロックを生成するクロック生成手段と、前記クロック生成手段でのクロック生成を制御し、前記クロック生成手段により生成されるクロックに基づいて、データ転送制御装置及び後段のデータ処理手段の少なくとも一方が使用するシステムクロックを生成するクロック制御手段とを含み、前記クロック制御手段が、第１のクロックが第１のレベルになったことを条件に、第１のクロックに基づき生成されているシステムクロックを第１のレベルに設定し、第２のクロックが第１のレベルになったことを条件に、第２のクロックに基づきシステムクロックを生成することを特徴とする。
【００２２】
本発明によれば、クロック生成手段により生成された第１、第２のクロックに基づいて、データ転送制御装置内部や後段のデータ処理手段で使用されるシステムクロックが生成される。そして本発明では、システムクロックの生成元になるクロックの切り替え時において、第１のクロックが第２のレベルから第１のレベルに変化した後、システムクロックを第１のレベルに固定できるようになる。そして、このようにシステムクロックが第１のレベルに固定された後、第２のクロックが第２のレベルから第１のレベルに変化すると、この第２のクロックに基づきシステムクロックが生成されるようになる。このようにすることで、システムクロックにグリッチが発生するのを防止でき、データ転送制御装置や後段のデータ処理手段の安定動作を保証できるようになる。
【００２３】
また本発明は、バスを介したデータ転送を高速な第１の転送モード又は低速な第２の転送モードを用いて行うためのデータ転送制御装置であって、第１のクロックを生成する第１のＰＬＬと第２のクロックを生成する第２のＰＬＬを含むクロック生成手段と、前記クロック生成手段が含む前記第１、第２のＰＬＬを制御するクロック制御手段とを含み、前記クロック制御手段が、高速な前記第１の転送モードから低速な前記第２の転送モードに転送モードが切り替わった場合に、前記第１の転送モード用の第１のクロックを生成する前記第１のＰＬＬの自走動作をディスエーブルすることを特徴とする。
【００２４】
本発明によれば、高速な第１の転送モードでは、第１のＰＬＬで生成される第１のクロックに基づいて、例えばデータ転送やシステムクロックの生成等を行うことが可能になる。そして、第１の転送モードから低速な第２の転送モードに切り替わると、第１のＰＬＬの自走動作がディスエーブルされる。従って、第２の転送モードでは不要な第１のＰＬＬが、第２の転送モード時には動作しないようになるため、第１のＰＬＬにおいて無駄な電力が消費されるのが防止され、データ転送制御装置の省力化を図れるようになる。
【００２５】
また本発明は、前記第１のＰＬＬにより生成される第１のクロックで動作している状態で、バスに接続されるポートが前記第１の転送モードをサポートしているか否かが検出され、第１の転送モードがサポートされていないと検出された場合には、後段のデータ処理手段からの選択信号に基づいて、前記第１のＰＬＬの自走動作がディスエーブルされることを特徴とする。このようにすれば、データ転送制御装置が、第１の転送モードをサポートしていないポートにバスを介して接続され、第２の転送モードで動作するような場合に、第１のＰＬＬにおいて無駄な電力が消費されるのが防止され、データ転送制御装置の省力化を図れるようになる。
【００２６】
また本発明は、前記クロック制御手段が、前記第１のＰＬＬの自走動作をディスエーブルにする前に前記第２のＰＬＬの自走動作をイネーブルし、前記第２のＰＬＬの自走動作が安定したと判断された後に、前記第１のＰＬＬの自走動作をディスエーブルすることを特徴とする。このようにすれば、第１のＰＬＬからの第１のクロックと第２のＰＬＬからの第２のクロックを切り替えて使用するような場合に、安定して出力されるクロックを使用できるようになり、データ転送制御装置の安定動作を保証できるようになる。
【００２７】
また本発明は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）の規格に準拠したデータ転送を行うことを特徴とする。このようにすれば、例えばＵＳＢ２．０で規格化されたＨＳモードでのデータ転送等についても適正に実現できるようになる。
【００２８】
更に本発明によれば、ＨＳモードからＦＳモードへの切り替え時や、ＦＳモードからＨＳモードへの切り替え時において、データ転送制御装置の安定動作を保証できるようになる。
【００２９】
また本発明に係る電子機器は、上記のいずれかのデータ転送制御装置と、前記データ転送制御装置及び前記バスを介して転送されるデータの出力処理又は取り込み処理又は記憶処理を行う装置とを含むことを特徴とする。
【００３０】
本発明によれば、電子機器に使用されるデータ転送制御装置の低コスト化、信頼性の向上を図れるため、電子機器の低コスト化、信頼性の向上も図れるようになる。また、本発明によれば、高速な転送モードでデータ転送を行うことができるようになるため、電子機器の処理の高速化を図れるようになる。
【００３１】
更に本発明によれば、転送モードに応じた最適なクロックを使用できるようになるため、電子機器の省力化を図ることも可能になる。
【００３２】
【発明の実施の形態】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。
【００３３】
１．構成及び動作
１．１ データ転送制御装置
図１に本実施形態のデータ転送制御装置の構成の例を示す。
【００３４】
本実施形態のデータ転送制御装置は、データハンドラ回路４００、ＨＳ（Ｈｉｇｈ Ｓｐｅｅｄ）回路４１０、ＦＳ（Ｆｕｌｌ Ｓｐｅｅｄ）回路４２０、アナログフロントエンド回路４３０、クロック生成回路４４０、クロック制御回路４５０を含む。なお、本発明のデータ転送制御装置は、図１に示す回路ブロックの全てを含む必要はなく、それらの一部を省略する構成としてもよい。
【００３５】
データハンドラ回路４００（広義にはデータ転送を行うための所与の回路）は、ＵＳＢ等に準拠したデータ転送のための種々の処理を行う。より具体的には、送信時には、送信データにＳＹＮＣ（ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ）、ＳＯＰ（Ｓｔａｒｔ Ｏｆ Ｐａｃｋｅｔ）、ＥＯＰ（Ｅｎｄ Ｏｆ Ｐａｃｋｅｔ）を付加する処理や、ビットスタッフィング処理などを行う。一方、受信時には、受信データのＳＹＮＣ、ＳＯＰ、ＥＯＰを検出／削除する処理や、ビットアンスタッフィング処理などを行う。更に、データの送受信を制御するための各種のタイミング信号を生成する処理も行う。
【００３６】
なお、受信データはデータハンドラ回路４００から後段の回路（後段のデータ処理手段）であるＳＩＥ（Ｓｅｒｉａｌ Ｉｎｔｅｒｆａｃｅ Ｅｎｇｉｎｅ）に出力され、送信データはＳＩＥからデータハンドラ回路４００に入力されることになる。
【００３７】
ＨＳ回路４１０は、データ転送速度が４８０ＭｂｐｓとなるＨＳ（Ｈｉｇｈ Ｓｐｅｅｄ）でのデータの送受信を行うためのロジック回路であり、ＦＳ回路４２０は、データ転送速度が１２ＭｂｐｓとなるＦＳ（Ｆｕｌｌ Ｓｐｅｅｄ）でのデータの送受信を行うためのロジック回路である。
【００３８】
ここで、ＨＳモードは、ＵＳＢ２．０により新たに定義された転送モードである。一方、ＦＳモードは、従来のＵＳＢ１．１で既に定義されている転送モードである。
【００３９】
ＵＳＢ２．０では、このようなＨＳモードが用意されているため、プリンタ、オーディオ、カメラなどにおけるデータ転送のみならず、ハードディスクドライブや光ディスクドライブ（ＣＤＲＯＭ、ＤＶＤ）などのストレージ機器におけるデータ転送も実現できるようになる。
【００４０】
ＨＳ回路４１０は、ＨＳＤＬＬ（Ｈｉｇｈ Ｓｐｅｅｄ Ｄｅｌａｙ Ｌｉｎｅ ＰＬＬ）回路１０、エラスティシティバッファ（ｅｌａｓｔｉｃｉｔｙ ｂｕｆｆｅｒ）１２を含む。
【００４１】
ここでＨＳＤＬＬ回路１０は、受信データとクロック生成回路４４０（ＰＬＬ）からのクロックとに基づいて、データのサンプリングクロックを生成する回路である。
【００４２】
またエラスティシティバッファ１２は、内部装置（データ転送制御装置）と外部装置（バスに接続される外部装置）とのクロック周波数差（クロックドリフト）等を吸収するための回路である。
【００４３】
アナログフロントエンド回路４３０は、ＦＳやＨＳでの送受信を行うためのドライバやレシーバを含むアナログ回路である。ＵＳＢではＤＰ（Ｄａｔａ＋）とＤＭ（Ｄａｔａ−）を用いた差動信号によりデータを送受信する。
【００４４】
クロック生成回路４４０は、装置内部で使用する４８０ＭＨｚのクロックや、装置内部及びＳＩＥで使用する６０ＭＨｚのクロックを生成する。
【００４５】
クロック生成回路４４０は、ＯＳＣ、ＰＬＬ４８０Ｍ、ＰＬＬ６０Ｍを含む。
【００４６】
ここでＯＳＣ（発振回路）は、例えば外部振動子との組み合わせによりベースクロックを生成する。
【００４７】
ＰＬＬ４８０Ｍは、ＯＳＣ（発振回路）で生成されたベースクロックに基づいて、ＨＳモードで必要な４８０ＭＨｚのクロックと、ＦＳモード、装置内部及びＳＩＥで必要な６０ＭＨｚのクロックを生成するＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）である。なお、ＨＳモードで送受信を行う場合には、このＰＬＬ４８０Ｍによるクロック生成を有効にする必要がある。
【００４８】
ＰＬＬ６０Ｍは、ＯＳＣ（発振回路）で生成されたベースクロックに基づいて、ＦＳモード、装置内部及びＳＩＥで必要な６０ＭＨｚのクロックを生成する。なお、このＰＬＬ６０Ｍによるクロック生成を有効にしている時には、ＨＳモードでの送受信は不可となる。
【００４９】
クロック制御回路４５０は、ＳＩＥからの各種の制御信号を受け、クロック生成回路４４０を制御する処理などを行う。なお、クロック生成回路４４０により生成された６０ＭＨｚのシステムクロックはクロック制御回路４５０を介してＳＩＥに出力される。
【００５０】
１．２．１ クロック生成回路、クロック制御回路の構成
図２に、本実施形態のクロック生成回路４４０（クロック生成手段）、クロック制御回路４５０（クロック制御手段）の構成例を示す。
【００５１】
クロック生成回路４４０が含むＯＳＣ（発振回路）は、ＸＩＮ、ＸＯＵＴに接続された外部振動子を用いて発振動作を行い、ベースクロックＲＣＬＫ（例えば１２〜２４ＭＨｚ）を生成する。そして、このベースクロックＲＣＬＫは、ＰＬＬ４８０Ｍ、ＰＬＬ６０Ｍ、クロック制御回路４５０に出力される。
【００５２】
なお、ＸＩＮに入力された外部クロックを直接にベースクロックとして用いることも可能である。
【００５３】
また、ＯＳＣＥＮＢは、ＯＳＣの発振及びＸＩからの外部クロックの入力の有効、非有効を設定するための信号である。例えば、ＯＳＣＥＮＢ＝「０」（論理レベル。以下同じ）にすると、ＯＳＣの発振及び外部クロックの入力が非有効になり、「１」にすると有効になる。例えばＳＵＳＰＥＮＤＭによって装置がサスペンド状態になっている時に、ＯＳＣＥＮＢを「０」にすれば、ＯＳＣも動作しない完全なサスペンドモードに移行できる。
【００５４】
クロック生成回路４４０が含むＰＬＬ４８０Ｍは、クロック制御回路４５０からの信号ＥＮＢ４８０Ｍが「１」であることを条件に、ベースクロックＲＣＬＫに位相同期した４８０ＭＨｚのクロックを生成する。そして、この４８０ＭＨｚのクロックを分周することで得られる６０ＭＨｚのクロックをＣＬＫＨとしてクロック制御回路４５０に出力する。なお、４８０ＭＨｚのクロックの分周をクロック制御回路４５０側で行うようにしてもよい。
【００５５】
クロック生成回路４４０が含むＰＬＬ６０Ｍは、クロック制御回路４５０からの信号ＥＮＢ６０Ｍが「１」であることを条件に、ベースクロックＲＣＬＫに位相同期した６０ＭＨｚのクロックを生成する。そして、この６０ＭＨｚのクロックをＣＬＫＦとしてクロック制御回路４５０に出力する。
【００５６】
クロック制御回路４５０は、ＳＩＥ（Ｓｅｒｉａｌ Ｉｎｔｅｒｆａｃｅ Ｅｎｇｉｎｅ）から信号ＳＵＳＰＥＮＤＭ、ＰＬＬＳＥＬを受け、クロック生成回路４４０でのクロック生成動作（ＰＬＬ４８０Ｍ、ＰＬＬ６０Ｍの自走動作）を制御する。そして、クロック生成回路４４０により生成されたクロックＣＬＫＨ、ＣＬＫＦに基づいて、データ転送制御装置内部やＳＩＥ（後段のデータ処理手段）で使用するシステムクロックＳＹＣＬＫ（同期のための参照クロック）を生成して出力する。
【００５７】
なお、信号ＳＵＳＰＥＮＤＭは、データ転送制御装置（トランシーバマクロ）をサスペンドするための信号であり、ＳＵＳＰＥＮＤＭが「０」になりデータ転送制御装置がサスペンドされると、ＯＳＣ（発振回路）以外の全ての回路が停止する。
【００５８】
また、信号ＰＬＬＳＥＬは、ＰＬＬ４８０ＭとＰＬＬ６０Ｍのどちらを自走動作させるかをＳＩＥが選択するための信号であり、ＰＬＬＳＥＬが「０」の時にはＰＬＬ４８０Ｍが選択され、「１」の時にはＰＬＬ６０Ｍが選択される。なお、ＨＳモード時、チャープ（ＣＨＩＲＰ）送受信時は、ＰＬＬＳＥＬを「０」にして、ＰＬＬ４８０Ｍを選択する必要がある。
【００５９】
１．２．２ 動作
次に、本実施形態の動作について図３のタイミング波形図を用いて説明する。
【００６０】
図３のタイミングＴ０でＰＬＬＳＥＬが「０」になると、４８０ＭＨｚのクロックを生成するＰＬＬ４８０Ｍが選択される。そして、タイミングＴ１で、ＳＵＳＰＥＮＤＭが「１」になりサスペンドが解除されると、ＥＮＢ４８０Ｍが「１」になり、ＰＬＬ４８０Ｍの自走動作（クロック生成動作）がイネーブルされる。
【００６１】
そして、ＯＳＣからのベースクロックＲＣＬＫ（或いはＲＣＬＫを分周したクロック）に基づくカウント動作が開始し、タイミングＴ３でカウント動作が終了すると、ＳＴＡＢＬＥ４８０Ｍが「１」になる。即ち、ＰＬＬ４８０Ｍの自走動作が安定したと想定されるタイミング（ＵＳＢ２．０の規格で要求される４８０ＭＨｚ＋／−５００ｐｐｍのクロックが生成されると想定されるタイミング）で、ＳＴＡＢＬＥ４８０Ｍが「１」になる。
【００６２】
すると、信号ＳＹＣＬＫＥＮＢ（ＳＹＣＬＫのマスク信号）が「１」になり、ＰＬＬ４８０ＭからのＣＬＫＨ（４８０ＭＨｚを分周した６０ＭＨｚのクロック）で生成されるシステムクロックＳＹＣＬＫ（同じく６０ＭＨｚのクロック）が、データ転送制御装置内部及びＳＩＥ（後段のデータ処理手段）に供給されるようになる。
【００６３】
なお図３では、タイミングＴ１〜Ｔ３の期間（ＰＬＬ４８０Ｍの自走動作の安定に要する期間）を測定するために、発振回路ＯＳＣからのベースクロックＲＣＬＫに基づくカウント動作を行っている。このＲＣＬＫは、図２の信号ＯＳＣＥＮＢが「１」になり、発振回路ＯＳＣの発振動作が安定すると、それ以降は安定したクロックになる。従って、このＲＣＬＫを用いることで、Ｔ１〜Ｔ３の期間を安定して測定できるようになる。
【００６４】
タイミングＴ４でＰＬＬＳＥＬが「１」になると、６０ＭＨｚのクロックを生成するＰＬＬ６０Ｍが選択されると共にＥＮＢ６０Ｍが「１」になり、ＰＬＬ６０Ｍの自走動作（クロック生成動作）がイネーブルされる。
【００６５】
そして、ベースクロックＲＣＬＫに基づくカウント動作が開始し、タイミングＴ６でカウント動作が終了すると、ＳＴＡＢＬＥ６０Ｍ（ＰＬＬ６０Ｍの自走動作が安定したことを示す信号）が「１」になり、システムクロックＳＹＣＬＫのマスク信号であるＳＹＣＬＫＥＮＢを用いたクロック切り替えが行われる。より具体的には、クロック切り替え前は、ＰＬＬ４８０ＭからのＣＬＫＨに基づき生成されていたシステムクロックＳＹＣＬＫが、クロック切り替え後はＰＬＬ６０ＭからのＣＬＫＦに基づき生成されて、データ転送制御装置内部及びＳＩＥに供給されるようになる。
【００６６】
本実施形態では、図３のＡ１に示すようにＰＬＬ４８０Ｍの自走動作（クロック生成動作）をディスエーブル（終了）する前に、Ａ２に示すようにＰＬＬ６０Ｍの自走動作をイネーブル（開始）している。そして、Ａ３に示すようにＰＬＬ６０Ｍの自走動作が安定したと判断された後に、Ａ４に示すようにシステムクロックＳＹＣＬＫを生成するためのクロックを、ＣＬＫＨ（ＰＬＬ４８０Ｍ）からＣＬＫＦ（ＰＬＬ６０Ｍ）に切り替えている。
【００６７】
このようにすれば、図３のＡ４に示すクロック切り替え時において、ＰＬＬ６０ＭからのクロックＣＬＫＦが安定して出力されていることが保証（Ａ３参照）される。そして、クロックＣＬＫＨから、この安定したクロックＣＬＫＦに、システムクロックＳＹＣＬＫの生成元となるクロックが切り替わる。従って、図３のＡ４に示すクロック切り替えを行った場合にも、常に安定したシステムクロックＳＹＣＬＫをデータ転送制御装置やＳＩＥに対して供給できるようになり、これらのデータ転送制御装置やＳＩＥが誤動作するのを防止できる。
【００６８】
そして、このようなクロック（ＰＬＬ）の切り替えを行い、図３のＡ１に示すようにＰＬＬ４８０Ｍの自走動作をディスエーブルすれば、その後は、ＰＬＬ４８０Ｍは動作しなくなり、ＰＬＬ６０Ｍだけが動作するようになる。従って、ＰＬＬ４８０Ｍでの消費電力をほぼ零にすることが可能になり、データ転送制御装置全体の消費電力を大幅に低減できる。
【００６９】
即ち、高速なＨＳモードでは、ＰＬＬ４８０Ｍが動作し、ＰＬＬ４８０ＭからのＣＬＫＨでＳＹＣＬＫが生成される一方で、低速なＦＳモードでは、ＰＬＬ４８０Ｍの動作が停止し、ＰＬＬ６０ＭからのＣＬＫＦでＳＹＣＬＫが生成されるようになる。従って、ＦＳモードにおいてＰＬＬ４８０Ｍが動作しなくて済むようになり、ＦＳモードにおいて無駄な電力が消費されるのが防止され、ＦＳモードでの消費電力を大幅に低減できる。
【００７０】
例えば、本実施形態の比較例として、ＰＬＬ４８０Ｍだけをクロック生成回路に設け、ＦＳモードの時にはこのＰＬＬ４８０Ｍからのクロックを分周してシステムクロックＳＹＣＬＫを生成する構成を考えることができる。
【００７１】
しかしながら、この比較例では、ＦＳモードの時もＰＬＬ４８０Ｍが動作することになるため、ＦＳモードにおいて無駄な電力が消費され、ＦＳモードでの消費電力を低減できない。
【００７２】
これに対して本実施形態では、ＦＳモードでは、ＰＬＬ４８０Ｍは動作せずに、消費電力の少ないＰＬＬ６０Ｍだけが動作するようになるため、上記の比較例に比べてＦＳモードでの消費電力を格段に低減できる。
【００７３】
１．３ クロック切り替え時におけるシステムクロックのマスク
図４、図５に、クロックの切り替え時（図３のタイミングＴ４〜Ｔ７）における本実施形態の動作を説明するための詳細なタイミング波形図を示す。
【００７４】
図４のタイミングＴ４でＰＬＬＳＥＬが「１」になると、ＥＮＢ６０Ｍが「１」になり、ＰＬＬ６０Ｍの自走動作がイネーブルされる。そして、タイミングＴ５でＰＬＬ６０Ｍの自走動作が非安定状態（斜線部分）から安定状態になり、タイミングＴ６でベースクロックＲＣＬＫに基づくカウント動作が終了すると、図４のＢ１に示すようにＲＣＬＫの立ち上がりエッジでカウント終了信号ＣＯＶＥＲが「１」になる。これにより、Ｂ２に示すように信号ＳＴＡＢＬＥ４８０Ｍが「１」から「０」に変化する。
【００７５】
次に、図４のＢ３に示すようにＲＣＬＫの次の立ち上がりエッジで信号ＤＣＯＶＥＲが「１」になる。これにより、Ｂ４に示すように信号ＳＴＡＢＬＥ６０Ｍが「０」から「１」に変化する。
【００７６】
そして、これらの信号ＳＴＡＢＬＥ４８０Ｍ、ＳＴＡＢＬＥ６０Ｍの例えば論理和をとることで、図４のＢ５に示すようにクロックの切り替え期間において「０」（第１のレベル）になる信号ＳＹＣＬＫＥＮＢが生成される。そして、この信号ＳＹＣＬＫＥＮＢによりシステムクロックＳＹＣＬＫをマスクすることで（ＳＹＣＬＫＥＮＢとＳＹＣＬＫの論理積をとることで）、Ｂ６に示すようにＳＹＣＬＫが所与の期間ＴＭだけ「０」（第１のレベル。「１」でもよい）に設定されるようになる。
【００７７】
このように本実施形態では、システムクロックＳＹＣＬＫを生成するためのクロックをＣＬＫＨ（ＰＬＬ４８０Ｍ）からＣＬＫＦ（ＰＬＬ６０Ｍ）に切り替える際に、ＳＹＣＬＫが期間ＴＭだけ「０」に設定される。従って、ＣＬＫＨからＣＬＫＦへの切り替えにより不安定な状態となったクロックが、ＳＹＣＬＫとしてデータ転送制御装置やＳＩＥ（後段のデータ処理手段）に供給されないようになる。また、ＣＬＫＨの位相とＣＬＫＦの位相がずれていた場合にも、これらを上手く繋ぎ合わせることが可能になる。この結果、ＳＹＣＬＫに発生するグリッチ（細いひげ状のパルス）等が原因となってデータ転送制御装置やＳＩＥが誤動作する事態を、効果的に防止できる。
【００７８】
なお本実施形態では、システムクロックＳＹＣＬＫが「０」に設定される期間ＴＭが、ＰＬＬ４８０ＭやＰＬＬ６０Ｍのクロック生成に用いられるベースクロックＲＣＬＫ（例えば１２〜２４ＭＨｚ）に基づいて設定される。即ち、期間ＴＭが、図４のＢ１、Ｂ３に示すＲＣＬＫのエッジ間の間隔になる（ＲＣＬＫの１クロック分の長さになる）。従って、クロック切り替え時においても安定した信号状態になっているベースクロックＲＣＬＫに基づいて、クロックの切り替え期間ＴＭの長さを設定できるようになる。またクロック切り替え時に、ＣＬＫＨやＣＬＫＦを、信号ＳＹＣＬＫＥＮＢを用いて確実にマスクできるようになる。
【００７９】
１．４ グリッチ発生の防止
本実施形態ではクロック切り替え時におけるグリッチの発生を確実に防止するために、次に説明するような手法を採用している。
【００８０】
即ち図５のＣ１に示すように、カウント終了信号ＣＯＶＥＲが「１」になると、ＰＬＬ４８０ＭからのＣＬＫＨが「０」になるのを探す（「０」になるのを待つ）。そして、ＣＬＫＨが「０」（第１のレベル）になったことを条件に（ＣＬＫＨの立ち下がりエッジで）、図５のＣ２に示すように、マスク信号ＳＹＣＬＫＥＮＢを「０」に設定し、ＳＹＣＬＫＥＮＢとＣＬＫＨとの論理積に基づき生成されているシステムクロックＳＹＣＬＫを、「０」レベルに固定する。
【００８１】
このようにすれば、システムクロックＳＹＣＬＫが図５のＣ３に示すように「１」から「０」に変化した後、「０」から「１」に変化する前に、ＳＹＣＬＫが「０」のレベルに固定されるようになる。即ち、Ｃ４に示すＣＬＫＨのクロックパルスが、ＳＹＣＬＫＥＮＢの「０」レベルでマスクされて、ＳＹＣＬＫに「１」のレベルのグリッチが生じるのを確実に防止できる。
【００８２】
また本実施形態では、図５のＣ５に示すように、カウントオーバ信号ＣＯＶＥＲをＲＣＬＫの１クロック分だけ遅らせた信号ＤＣＯＶＥＲが「１」になると、ＰＬＬ６０ＭからのＣＬＫＦが「０」になるのを探す（「０」になるのを待つ）。そして、ＣＬＫＦが「０」（第１のレベル）になったことを条件に（ＣＬＫＦの立ち下がりエッジで）、図５のＣ６に示すように、マスク信号ＳＹＣＬＫＥＮＢを「１」に設定し、ＳＹＣＬＫＥＮＢとＣＬＫＦの論理積に基づきシステムクロックＳＹＣＬＫを生成するようにする。
【００８３】
このようにすれば、システムクロックＳＹＣＬＫが図５のＣ７に示すように「０」から「１」に変化する前に、信号ＳＹＣＬＫＥＮＢによる「０」レベルのマスクが解除され、ＣＬＫＦがＳＹＣＬＫとして出力されるようになる。従って、Ｃ８に示すＳＹＣＬＫのクロックパルスが細くなってグリッチになってしまう事態を確実に防止できるようになる。
【００８４】
このように本実施形態によれば、クロックの切り替え期間ＴＭにおいてグリッチが発生するのを確実に防止できる。従って、このグリッチが原因となってデータ転送制御装置やＳＩＥが含むＤフリップフロップが誤ったデータを保持するなどの事態を防止でき、装置の安定した動作を保証できるようになる。
【００８５】
なお、以上のように説明した図３、図４、図５では、ＣＬＫＨ（ＰＬＬ４８０Ｍ）からＣＬＫＦ（ＰＬＬ６０Ｍ）にクロックを切り替える場合のタイミング波形例を示したが、ＣＬＫＦ（ＰＬＬ６０Ｍ）からＣＬＫＨ（ＰＬＬ４８０Ｍ）へのクロックの切り替えも、図３、図４、図５と同様のタイミング波形で実現できる。
【００８６】
１．５ クロック制御回路の詳細な動作
図６、図７、図８に、図２のクロック制御回路４５０の詳細な動作を説明するための状態遷移図を示す。
【００８７】
装置の電源がオンになった後、完全停止の状態で待機している時に（状態Ｓ０）、信号ＳＵＳＰＥＮＤＭが「１」になると、初期化処理が行われる（状態Ｓ１）。そして、信号ＰＬＬＳＥＬが「０」の場合には、信号ＥＮＢ４８０Ｍが「１」になり（状態Ｓ２。図３のＴ１）、ＰＬＬ４８０Ｍの自走動作がイネーブルされる。
【００８８】
次に、ベースクロックＲＣＬＫによるカウント動作が開始し（状態Ｓ３）、カウントオーバになるとＰＬＬ４８０ＭからのクロックＣＬＫＨが「０」になるのを探す（状態Ｓ４）。そして、クロックＣＬＫＨが「０」になったことを条件にＣＬＫＨをシステムクロックＳＹＣＬＫとして出力し（状態Ｓ５）、通常動作状態Ｓ６に移行する。このようにＣＬＫＨが「０」になったことを条件にＣＬＫＨをＳＹＣＬＫとして出力すれば、ＳＹＣＬＫにグリッチが発生するのを効果的に防止できる。
【００８９】
一方、状態Ｓ１において信号ＰＬＬＳＥＬが「１」の場合には、信号ＥＮＢ６０Ｍが１になり（状態Ｓ７）、ＰＬＬ６０Ｍの自走動作がイネーブルされる。
【００９０】
次に、ベースクロックＲＣＬＫによるカウント動作が開始し（状態Ｓ８）、カウントオーバになるとＰＬＬ６０ＭからのクロックＣＬＫＦが「０」になるのを探す（状態Ｓ９）。そして、ＣＬＫＦが「０」になったことを条件にＣＬＫＦをシステムクロックＳＹＣＬＫとして出力し（状態Ｓ１０）、通常動作状態Ｓ６に移行する。
【００９１】
通常動作状態Ｓ６において信号ＳＵＳＰＥＮＤＭが「０」になると、システムクロックＳＹＣＬＫが「０」になるのを探す（状態Ｓ１１）。そして、ＳＹＣＬＫが「０」になると、ＳＹＣＬＫの出力を停止し（状態Ｓ１２）、信号ＥＮＢ４８０Ｍ、ＥＮＢ６０Ｍを「０」に設定し（状態Ｓ１３）、完全停止状態Ｓ０に移行する。
【００９２】
また通常動作状態Ｓ６で信号ＰＬＬＳＥＬが「０」から「１」に切り替わると、信号ＥＮＢ６０Ｍが「１」に設定される（図７の状態Ｓ２０）。すると、ベースクロックＲＣＬＫによるカウント動作が開始し（状態Ｓ２１）、カウントオーバになるとＰＬＬ４８０ＭからのクロックＣＬＫＨが「０」になるのを探す（状態Ｓ２２。図５のＣ１）。そして、ＣＬＫＨが「０」になると、ＳＹＣＬＫの出力をマスク信号ＳＹＣＬＫＥＮＢを用いて停止する（状態Ｓ２３。図５のＣ２）。
【００９３】
次に、ＰＬＬ６０ＭからのクロックＣＬＫＦが「０」になるのを探す（状態Ｓ２４。図５のＣ５）。そしてＣＬＫＦが「０」になると、信号ＳＹＣＬＫＥＮＢを「１」に設定して（図５のＣ６）、ＣＬＫＦをシステムクロックＳＹＣＬＫとして出力し（状態Ｓ２５）、図６に示す通常動作のステートＳ６に移行する。
【００９４】
図７の状態Ｓ２２〜Ｓ２５のようにクロック切り替えを行えば、ＣＬＫＨからＣＬＫＦへのクロック切り替え時に、システムクロックＳＹＣＬＫにグリッチが発生するのを効果的に防止できる。
【００９５】
一方、図６の通常動作状態Ｓ６で信号ＰＬＬＳＥＬが「１」から「０」に切り替わると、信号ＥＮＢ４８０Ｍが「１」に設定される（図８の状態Ｓ３０）。すると、ベースクロックＲＣＬＫによるカウント動作が開始し（状態Ｓ３１）、カウントオーバになるとＰＬＬ６０ＭからのクロックＣＬＫＦが「０」になるのを探す（状態Ｓ３２）。そして、ＣＬＫＦが「０」になると、ＳＹＣＬＫの出力をマスク信号ＳＹＣＬＫＥＮＢを用いて停止する（状態Ｓ３３）。
【００９６】
次に、ＰＬＬ４８０ＭからのクロックＣＬＫＨが「０」になるのを探す（状態Ｓ３４）。そしてＣＬＫＨが「０」になると、信号ＳＹＣＬＫＥＮＢを「１」に設定して、ＣＬＫＨをシステムクロックＳＹＣＬＫとして出力し（状態Ｓ３５）、図６に示す通常動作のステートＳ６に移行する。
【００９７】
図８の状態Ｓ３２〜Ｓ３５のようにクロック切り替えを行えば、ＣＬＫＦからＣＬＫＨへのクロック切り替え時に、システムクロックＳＹＣＬＫにグリッチが発生するのを効果的に防止できる。
【００９８】
１．６ ＰＬＬ４８０Ｍ、ＰＬＬ６０Ｍの詳細例
図９にＰＬＬ４８０Ｍの詳細な構成例を示す。
【００９９】
このＰＬＬ４８０Ｍは、位相比較器８０、チャージポンプ回路８２、フィルタ回路８４、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）８６、分周器８８などを含む。
【０１００】
ここで位相比較器８０は、ベースクロックＲＣＬＫ（例えば１２〜２４ＭＨｚ）と分周器８８からのクロックＤＣＬＫ４の位相を比較し、位相誤差信号ＰＵＰ、ＰＤＷを出力する（ＰＵＰは位相進み信号、ＰＤＷは位相遅れ信号）。
【０１０１】
チャージポンプ回路８２は、位相比較器８０からのＰＵＰ、ＰＤＷに基づいてチャージポンプ動作を行う。より具体的には、ＰＵＰがアクティブになると、フィルタ回路８４が含むコンデンサを充電する動作を行い、ＰＤＷがアクティブになると、コンデンサを放電する動作を行う。そして、フィルタ回路８４により平滑化された制御電圧ＶＣがＶＣＯ８６に与えられる。
【０１０２】
ＶＣＯ８６は、制御電圧ＶＣに応じてその発振周波数が可変に制御される発振動作を行い、４８０ＭＨｚのクロックＱＣＬＫ０〜４を生成する。例えば、制御電圧ＶＣが高くなると発振周波数も高くなり、制御電圧ＶＣが低くなると発振周波数も低くなる。
【０１０３】
ＶＣＯ８６により生成されたクロックＱＣＬＫ０〜４は、バッファＢＦ００〜０４、ＢＦ１０〜１４を介してＣＬＫ０〜４として外部に出力される。なお、ＢＦ２０〜２３はＢＦ２４との負荷合わせのためのダミーのバッファである。
【０１０４】
分周器８８は、バッファＢＦ０４、ＢＦ２４を介してＶＣＯ８６から入力されるクロックＱＣＬＫ４を分周（１／Ｎ）して、分周後のクロックＤＣＬＫ４を位相比較器８０に出力する。
【０１０５】
図９の構成のＰＬＬ４８０Ｍによれば、ベースクロックＲＣＬＫに位相同期した高周波数の４８０ＭＨｚのクロックＣＬＫ４を生成できるようになる。なお、この生成されたクロックＣＬＫ４は、図示しない分周器により分周されて、６０ＭＨｚのＣＬＫＨとして図２のクロック制御回路４５０に出力されることになる。
【０１０６】
図１０に、図９のＶＣＯ８６の構成例を示す。
【０１０７】
このＶＣＯ８６は、５段（広義には奇数段）のシリアル接続された差動出力コンパレータＤＣＰ０〜４（反転回路）を含み、各ＤＣＰ０〜４の差動出力Ｑ、ＸＱは、シングルエンド出力コンパレータＳＣＰ０〜４の差動入力に入力される。そして、ＳＣＰ０〜４の出力がＶＣＯ８６の出力クロックＱＣＬＫ０〜４になる。また、制御電圧ＶＣが変化すると、差動出力コンパレータＤＣＰ０〜４の電流源に流れる電流が変化し、発振周波数が変化する。
【０１０８】
図１１に、ＰＬＬ６０Ｍの詳細な構成例を示す。
【０１０９】
このＰＬＬ６０Ｍは、分周器８９、位相比較器９０、チャージポンプ回路９２、フィルタ回路９４、ＶＣＯ９６、分周器９７、９８などを含む。
【０１１０】
ここで位相比較器９０は、分周器８９からのクロックＤＲＣＬＫ（ベースクロックＲＣＬＫを分周したクロック）と分周器９８からのクロックＤＣＬＫＦの位相を比較し、位相誤差信号ＰＵＰ、ＰＤＷを出力する。
【０１１１】
チャージポンプ回路９２は、位相比較器９０からのＰＵＰ、ＰＤＷに基づいてチャージポンプ動作を行う。より具体的には、ＰＵＰがアクティブになると、フィルタ回路９４が含むコンデンサを充電する動作を行い、ＰＤＷがアクティブになると、コンデンサを放電する動作を行う。そして、フィルタ回路９４により平滑化された制御電圧ＶＣがＶＣＯ９６に与えられる。
【０１１２】
ＶＣＯ９６は、制御電圧ＶＣに応じてその発振周波数が可変に制御される発振動作を行い、１２０ＭＨｚのクロックＱＣＬＫを生成する。
【０１１３】
分周器９７は、ＶＣＯ９６から入力されるクロックＱＣＬＫを分周（１／２）して、分周後の６０ＭＨｚのクロックＣＬＫＦを図２のクロック制御回路４５０に出力する。
【０１１４】
分周器９８は、分周器９７から入力されるクロックＱＣＬＫＦを分周（１／Ｎ）して、分周後のクロックＤＣＬＫＦを位相比較器９０に出力する。
【０１１５】
図１１の構成のＰＬＬ６０Ｍによれば、ベースクロックＲＣＬＫに位相同期した６０ＭＨｚのクロックＣＬＫＦを生成し、図２のクロック制御回路４５０に出力できるようになる。
【０１１６】
図１２に、図１１のＶＣＯ９６の構成例を示す。
【０１１７】
このＶＣＯ９６は、３段のシリアル接続された差動出力コンパレータＤＣＰ１０〜１２（反転回路）を含む。そして、最終段の差動出力コンパレータＤＣＰ１２の差動出力ＸＱ、Ｑは、シングルエンド出力コンパレータＳＣＰ１０の差動入力に入力され、ＳＣＰ１０の出力がＶＣＯ９６の出力クロックＱＣＬＫになる。また、制御電圧ＶＣが変化すると、差動出力コンパレータＤＣＰ１０〜１２の電流源に流れる電流が変化し、発振周波数が変化する。
【０１１８】
図１３（Ａ）に、図１０、図１２のＶＣＯが含む差動出力コンパレータ（差動増幅器）の構成例を示す。この差動出力コンパレータは、差動入力Ｉ、ＸＩがゲート電極に接続され、差動出力ＸＱ、Ｑがドレイン電極に接続されたＮ型トランジスタＮＴ１、ＮＴ２と、差動出力Ｑがゲート電極に接続され、差動出力ＸＱ、Ｑがドレイン電極に接続されたＰ型トランジスタＰＴ１、ＰＴ２と、制御電圧ＶＣがゲート電極に接続されたＮ型トランジスタＮＴ３（電流源）を含む。
【０１１９】
さて、図１２のＶＣＯ９６（１２０ＭＨｚ発振）では、差動出力コンパレータＤＣＰ１０〜１２やシングルエンド出力コンパレータＳＣＰ１０が含むトランジスタのサイズ等が、１２０ＭＨｚ（６０ＭＨｚ）の発振用に最適化されている。従って、図１０のＶＣＯ８６（４８０ＭＨｚ発振）に比べて、図１２のＶＣＯ９６の消費電力は格段に小さくなる。このため、図１０のＶＣＯ８６を含むＰＬＬ４８０Ｍの消費電流は例えば約３３ｍＡというように非常に大きくなるのに対して、図１２のＶＣＯ９６を含むＰＬＬ６０Ｍの消費電流は例えば約１．５ｍＡというように非常に小さくなる。
【０１２０】
従って、ＨＳモードの時にはＰＬＬ４８０Ｍを用いてクロックを生成する一方で、ＦＳモードの時にはＰＬＬ４８０Ｍの動作を停止し、ＰＬＬ６０Ｍのみを用いてクロックを生成するようにすれば、ＰＬＬでの消費電流を例えば約１／２２倍にすることが可能になり、データ転送制御装置の省力化を図れる。
【０１２１】
なお図９、図１１のＰＬＬ４８０Ｍ、ＰＬＬ６０Ｍにおいて、チャージポンプ回路８２、９２を設けない構成としてもよい。また、ＶＣＯ８６、９６の代わりに電流制御の発振手段を設けるようにしてもよい。
【０１２２】
また、ＶＣＯ８６、９６に含ませる反転回路は図１３（Ａ）に示す差動出力コンパレータに限定されず、種々の変形実施が可能である。例えば図１３（Ｂ）に示す反転回路では、Ｐ型トランジスタＰＴ４、ＰＴ５、Ｎ型トランジスタＮＴ４、ＮＴ５が直列接続される。そして、これらのトランジスタに流れる電流が、ＰＴ４、ＮＴ５のゲート電極に接続される制御電圧ＶＣＱ、ＶＣにより制御されて、発振周波数が可変に制御される。
【０１２３】
１．７ クロックの切り替えタイミング
次に、ＵＳＢ２．０におけるクロックの最適な切り替えタイミングについて説明する。
【０１２４】
図１４は、本実施形態のデータ転送制御装置（電子機器）がバスに接続された時（デバイスアタッチ）のタイミング波形図の例である。
【０１２５】
デバイスアタッチの時には、本実施形態のデータ転送制御装置はＨＳモードで動作を開始する。このため、信号ＰＬＬＳＥＬは「０」に設定される（ＰＬＬ４８０Ｍを選択）。また、信号ＸＣＶＲＳＥＬ（「０」の時にＨＳのトランシーバを有効にし、「１」の時にＦＳのトランシーバを有効にする信号）、信号ＴＥＲＭＳＥＬ（「０」の時にＨＳターミネーションを有効にし、「１」の時にＦＳターミネーションを有効にする信号）は共に「０」に設定される。
【０１２６】
図１４のタイミングＴ０でＶＢＵＳが有効であると判断されると、タイミングＴ１でＳＩＥが、信号ＲＥＳＥＴをアサートすると共に信号ＳＵＳＰＥＮＤＭをネゲートする。そして、デバイスアタッチの時には、ＰＬＬＳＥＬが「０」に設定されてＰＬＬ４８０Ｍが選択されているため、タイミングＴ１でＰＬＬ４８０Ｍの自走動作がイネーブルされる。
【０１２７】
次に、タイミングＴ２で信号ＲＥＳＥＴがネゲートされ、タイミングＴ３でＰＬＬ４８０Ｍが安定したクロックＣＬＫＨを出力するようになる。そして、このＣＬＫＨに基づいて生成されたシステムクロックＳＹＣＬＫがＳＩＥに供給される。
【０１２８】
次に、タイミングＴ４で信号ＸＣＶＲＳＥＬ、ＴＥＲＭＳＥＬが「１」になり、ＦＳトランシーバ及びＦＳターミネーションが有効になる。そして、タイミングＴ５で、ダウンストリームのポートからリセット（ＳＥ０）が送出され、ＨＳ検出のハンドシェークが開始される。
【０１２９】
図１５は、ＨＳモードをサポートしていないポートに本実施形態のデータ転送制御装置が接続された場合の、ＨＳ検出ハンドシェークのタイミング波形図の例である。
【０１３０】
図１５のタイミングＴ０でＨＳ検出ハンドシェークが開始される。そして、タイミングＴ１で、信号ＸＣＶＲＳＥＬが「０」になり、ＨＳトランシーバが有効になる。そして、チャープ（Ｋ）の送出が開始される。なお、このチャープ（Ｋ）の送出時には、ビットスタッフ（ＢＳ）処理及びＮＲＺＩ処理はディスエーブルされ、「０」で埋め尽くされたデータが出力される。
【０１３１】
タイミングＴ２で、チャープ（Ｋ）の送出が終了する。そして、ダウンストリームのポートがＨＳモードをサポートしている場合には、タイミングＴ３からチャープ（Ｋ）の送出が開始される。しかしながら、タイミングＴ４では、チャープを検出できなかったため、この時点で、本実施形態のデータ転送制御装置はＦＳモードに戻り、リセットシーケンスが終了するのを待つ。そして、タイミングＴ６でリセットシーケンスが終了し、タイミングＴ７でＦＳモードでの通常動作に移行する。
【０１３２】
このようにタイミングＴ４になると転送モードがＦＳモードに確定する。また、タイミングＴ４とＴ６の間はＦＳモードのリセットフェーズであるため、パケットが送受信されることもない。そこで本実施形態では図１５に示すように、タイミングＴ４とＴ６の間のタイミングＴ５で、ＳＩＥが信号ＰＬＬＳＥＬを「１」に設定し、ＰＬＬ４８０Ｍの自走動作をディスエーブルすると共にＰＬＬ６０Ｍの自走動作をイネーブルする。すると、図３で説明したようなクロック切り替えが行われ、システムクロックＳＹＣＬＫの生成元になるクロックが、ＰＬＬ４８０ＭのクロックＣＬＫＨからＰＬＬ６０ＭのクロックＣＬＫＦに切り替わる。
【０１３３】
このように本実施形態では、ＰＬＬ４８０ＭからのクロックＣＬＫＨで動作している状態で、バスに接続されるポートがＨＳモード（第１の転送モード）をサポートしてる否かが検出される。
【０１３４】
そして、バスに接続されるポートがＨＳモードをサポートしていないと検出された場合には、ＳＩＥ（後段のデータ処理手段）からの信号ＰＬＬＳＥＬ（選択信号）に基づいて、ＰＬＬ４８０Ｍの自走動作がディスエーブルされる。これにより、それ以降は、ＰＬＬ６０ＭからのクロックＣＬＫＦでデータ転送制御装置及びＳＩＥが動作するようになる。そして、ＰＬＬ４８０Ｍの自走動作はディスエーブルされるため、このＰＬＬ４８０Ｍで無駄な電力が消費されるのを防止できるようになり、データ転送制御装置の省力化を図れる。
【０１３５】
なお、ＰＬＬ６０ＭのＣＬＫＦからＰＬＬ４８０ＭのＣＬＫＨにクロックを切り替える場合としては、ＦＳモードで動作している状態で本実施形態のデータ転送制御装置がバスから取り外され（デタッチ）、その後に、ＨＳモードのポートが接続されるバスにアタッチされた場合などを考えることができる。
【０１３６】
２．電子機器
次に、本実施形態のデータ転送制御装置を含む電子機器の例について説明する。
【０１３７】
例えば図１６（Ａ）に電子機器の１つであるプリンタの内部ブロック図を示し、図１７（Ａ）にその外観図を示す。ＣＰＵ（マイクロコンピュータ）５１０はシステム全体の制御などを行う。操作部５１１はプリンタをユーザが操作するためのものである。ＲＯＭ５１６には、制御プログラム、フォントなどが格納され、ＲＡＭ５１７はＣＰＵ５１０のワーク領域として機能する。ＤＭＡＣ５１８は、ＣＰＵ５１０を介さずにデータ転送を行うためのＤＭＡコントローラである。表示パネル５１９はプリンタの動作状態をユーザに知らせるためのものである。
【０１３８】
ＵＳＢを介してパーソナルコンピュータなどの他のデバイスから送られてきたシリアルの印字データは、データ転送制御装置５００によりパラレルの印字データに変換される。そして、変換後のパラレル印字データは、ＣＰＵ５１０又はＤＭＡＣ５１８により、印字処理部（プリンタエンジン）５１２に送られる。そして、印字処理部５１２においてパラレル印字データに対して所与の処理が施され、プリントヘッダなどからなる印字部（データの出力処理を行う装置）５１４により紙に印字されて出力される。
【０１３９】
図１６（Ｂ）に電子機器の１つであるスキャナの内部ブロック図を示し、図１７（Ｂ）にその外観図を示す。ＣＰＵ５２０はシステム全体の制御などを行う。操作部５２１はスキャナをユーザが操作するためのものである。ＲＯＭ５２６には制御プログラムなどが格納され、ＲＡＭ５２７はＣＰＵ５２０のワーク領域として機能する。ＤＭＡＣ５２８はＤＭＡコントローラである。
【０１４０】
光源、光電変換器などからなる画像読み取り部（データの取り込み処理を行う装置）５２２により原稿の画像が読み取られ、読み取られた画像のデータは画像処理部（スキャナエンジン）５２４により処理される。そして、処理後の画像データは、ＣＰＵ５２０又はＤＭＡＣ５２８によりデータ転送制御装置５００に送られる。データ転送制御装置５００は、このパラレルの画像データをシリアルデータに変換し、ＵＳＢを介してパーソナルコンピュータなどの他のデバイスに送信する。
【０１４１】
図１６（Ｃ）に電子機器の１つであるＣＤ−ＲＷドライブの内部ブロック図を示し、図１７（Ｃ）にその外観図を示す。ＣＰＵ５３０はシステム全体の制御などを行う。操作部５３１はＣＤ−ＲＷをユーザが操作するためのものである。ＲＯＭ５３６には制御プログラムなどが格納され、ＲＡＭ５３７はＣＰＵ５３０のワーク領域として機能する。ＤＭＡＣ５３８はＤＭＡコントローラである。
【０１４２】
レーザ、モータ、光学系などからなる読み取り＆書き込み部（データの取り込み処理を行う装置又はデータの記憶処理を行うための装置）５３３によりＣＤ−ＲＷ５３２から読み取られたデータは、信号処理部５３４に入力され、エラー訂正処理などの所与の信号処理が施される。そして、信号処理が施されたデータが、ＣＰＵ５３０又はＤＭＡＣ５３８によりデータ転送制御装置５００に送られる。データ転送制御装置５００は、このパラレルのデータをシリアルデータに変換し、ＵＳＢを介してパーソナルコンピュータなどの他のデバイスに送信する。
【０１４３】
一方、ＵＳＢを介して他のデバイスから送られてきたシリアルのデータは、データ転送制御装置５００によりパラレルのデータに変換される。そして、このパラレルデータは、ＣＰＵ５３０又はＤＭＡＣ５３８により信号処理部５３４に送られる。そして、信号処理部５３４においてこのパラレルデータに対して所与の信号処理が施され、読み取り＆書き込み部５３３によりＣＤ−ＲＷ５３２に記憶される。
【０１４４】
なお、図１６（Ａ）、（Ｂ）、（Ｃ）において、ＣＰＵ５１０、５２０、５３０の他に、データ転送制御装置５００でのデータ転送制御のためのＣＰＵを別に設けるようにしてもよい。
【０１４５】
本実施形態のデータ転送制御装置を電子機器に用いれば、ＵＳＢ２．０におけるＨＳモードでのデータ転送が可能になる。従って、ユーザがパーソナルコンピュータなどによりプリントアウトの指示を行った場合に、少ないタイムラグで印字が完了するようになる。また、スキャナへの画像取り込みの指示の後に、少ないタイムラグで読み取り画像をユーザは見ることができるようになる。また、ＣＤ−ＲＷからのデータの読み取りや、ＣＤ−ＲＷへのデータの書き込みを高速に行うことができるようになる。
【０１４６】
また、本実施形態のデータ転送制御装置を電子機器に用いれば、バスに接続される他の電子機器の転送モード（ＨＳモード、ＦＳモード）に応じた最適なクロックで、データ転送制御装置や電子機器を動作させることが可能になる。これにより、電子機器の省力化を図れる。また、クロック切り替え時に動作不良が生じるのを防止できるため、電子機器の動作安定性、信頼性を向上できる。
【０１４７】
なお本実施形態のデータ転送制御装置を適用できる電子機器としては、上記以外にも例えば、種々の光ディスクドライブ（ＣＤ−ＲＯＭ、ＤＶＤ）、光磁気ディスクドライブ（ＭＯ）、ハードディスクドライブ、ＴＶ、ＶＴＲ、ビデオカメラ、オーディオ機器、電話機、プロジェクタ、パーソナルコンピュータ、電子手帳、ワードプロセッサなど種々のものを考えることができる。
【０１４８】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１４９】
例えば、本発明のデータ転送制御装置の構成は、図１に示す構成に限定されるものではない。
【０１５０】
また、クロック生成手段、クロック制御手段の構成や動作も図２〜図７で説明したものに限定されず、種々の変形実施が可能である。
【０１５１】
また、第１、第２のＰＬＬ（ＰＬＬ４８０Ｍ、ＰＬＬ６０Ｍ）の構成も図９〜図１３（Ｂ）で説明したものに限定されない。例えば、第１、第２のＰＬＬの発振手段（ＶＣＯ８６、９６）以外のブロック（位相比較手段、チャージポンプ手段、フィルタ手段又は分周手段等）の一部又は全てを、第１、第２のＰＬＬ間で共通化するようにしてもよい。このようにすれば、これらの第１、第２のＰＬＬを含むクロック生成手段の小規模化を図れるようになる。
【０１５２】
また、本発明は、ＵＳＢ２．０でのデータ転送に適用されることが特に望ましいが、これに限定されるものではない。例えばＵＳＢ２．０と同様の思想に基づく規格やＵＳＢ２．０を発展させた規格におけるデータ転送にも本発明は適用できる。
【図面の簡単な説明】
【図１】本実施形態のデータ転送制御装置の構成例を示す図である。
【図２】クロック生成回路、クロック制御回路の構成例を示す図である。
【図３】本実施形態の動作について説明するためのタイミング波形図である。
【図４】本実施形態の動作について説明するためのタイミング波形図である。
【図５】本実施形態の動作について説明するためのタイミング波形図である。
【図６】クロック制御回路の動作を説明するための状態遷移図である。
【図７】クロック制御回路の動作を説明するための状態遷移図である。
【図８】クロック制御回路の動作を説明するための状態遷移図である。
【図９】ＰＬＬ４８０Ｍの構成例を示す図である。
【図１０】ＰＬＬ４８０Ｍが含むＶＣＯの構成例を示す図である。
【図１１】ＰＬＬ６０Ｍの構成例を示す図である。
【図１２】ＰＬＬ６０Ｍが含むＶＣＯの構成例を示す図である。
【図１３】図１３（Ａ）、（Ｂ）は、反転回路の構成例を示す図である。
【図１４】デバイスアタッチ時のタイミング波形図である。
【図１５】ＨＳ検出ハンドシェーク時のタイミング波形図である。
【図１６】図１６（Ａ）、（Ｂ）、（Ｃ）は、種々の電子機器の内部ブロック図の例である。
【図１７】図１７（Ａ）、（Ｂ）、（Ｃ）は、種々の電子機器の外観図の例である。
【符号の説明】
ＯＳＣ 発振回路
ＰＬＬ４８０Ｍ ＰＬＬ（４８０ＭＨｚ）
ＰＬＬ６０Ｍ ＰＬＬ（６０ＭＨｚ）
１０ ＨＳＤＬＬ回路
１２ エラスティシティバッファ
８０ 位相比較器
８２ チャージポンプ回路
８４ フィルタ回路
８６ ＶＣＯ（発振手段）
８８ 分周器
８９ 分周器
９０ 位相比較器
９２ チャージポンプ回路
９４ フィルタ回路
９６ ＶＣＯ（発振手段）
９７ 分周器
９８ 分周器
４００ データハンドラ回路
４１０ ＨＳ回路
４２０ ＦＳ回路
４３０ アナログフロントエンド回路
４４０ クロック生成回路（クロック生成手段）
４５０ クロック制御回路（クロック制御手段）
Claims (7)
- 高速な第１の転送モードと低速な第２の転送モードをサポートするＵＳＢ（Universal Serial Bus)の規格に準拠したデータ転送を行うためのデータ転送制御装置であって、
第１のクロックを生成する第１のＰＬＬと第２のクロックを生成する第２のＰＬＬを含むクロック生成手段と、
前記クロック生成手段が含む前記第１、第２のＰＬＬを制御するクロック制御手段とを含み、
前記データ転送制御装置がハンドシェーク期間において、
前記第１のＰＬＬにより生成される第１のクロックで動作している状態で、バスに接続されるポートが前記第１の転送モードをサポートしているか否かを検出し、
前記クロック制御手段が、
前記第１の転送モードがサポートされていないことが検出されて、高速な前記第１の転送モードから低速な前記第２の転送モードに転送モードが切り替わった場合に、前記第１の転送モード用の第１のクロックを生成する前記第１のＰＬＬの自走動作をディスエーブルすると共に、
前記第１の転送モードから前記第２の転送モードに切り替わって前記第１のＰＬＬの自走動作がディスエーブルされるタイミングが、
データ転送制御装置によるチャープ送出に対してバスに接続されるポートからのチャープを検出できなかったタイミングと、リセットシーケンスが終了してバス上でのパケット送受信が開始するタイミングとの間のタイミングであることを特徴とするデータ転送制御装置。 - 請求項１において、
前記クロック制御手段が、
前記第１のＰＬＬの自走動作をディスエーブルにする前に前記第２のＰＬＬの自走動作をイネーブルし、前記第２のＰＬＬの自走動作が安定したと判断された後に、前記第１のＰＬＬの自走動作をディスエーブルすることを特徴とするデータ転送制御装置。 - 請求項１又は２において、
前記クロック制御手段が、
前記クロック生成手段により生成されるクロックに基づいて、データ転送制御装置及び後段のデータ処理手段の少なくとも一方が使用するシステムクロックを生成する制御を行うと共に、システムクロックを生成するためのクロックが第１のクロックから第２のクロックに切り替わる際に、所与の期間だけシステムクロックを第１のレベルに設定することを特徴とするデータ転送制御装置。 - 請求項３において、
システムクロックが第１のレベルに設定される前記所与の期間が、前記クロック生成手段でのクロック生成に用いられるベースクロックに基づいて設定されることを特徴とするデータ転送制御装置。 - 請求項４において、
前記第１、第２のＰＬＬは、前記ベースクロックに位相同期した前記第１、第２のクロックを生成し、
前記ベースクロックは、前記第１、第２のＰＬＬの自走動作のディスエーブル時にも発振している発振回路からのクロックであり、前記第１、第２のクロックよりも遅い周波数のクロックであることを特徴とするデータ転送制御装置。 - 請求項１乃至５のいずれかにおいて、
前記クロック制御手段が、
前記クロック生成手段により生成されるクロックに基づいて、データ転送制御装置及び後段のデータ処理手段の少なくとも一方が使用するシステムクロックを生成する制御を行うと共に、第１のクロックが第１のレベルになったことを条件に、第１のクロックに基づき生成されているシステムクロックを第１のレベルに設定し、第２のクロックが第１のレベルになったことを条件に、第２のクロックに基づきシステムクロックを生成することを特徴とするデータ転送制御装置。 - 請求項１乃至６のいずれかのデータ転送制御装置と、
前記データ転送制御装置及び前記バスを介して転送されるデータの出力処理又は取り込み処理又は記憶処理を行う装置と、
を含むことを特徴とする電子機器。
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| US7630395B2 (en) * | 2004-05-24 | 2009-12-08 | The United States Of America As Represented By The Secretary Of The Air Force | Apparatus and method for providing a data interface to a plurality of radio transceivers |
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| TW200832916A (en) * | 2007-01-23 | 2008-08-01 | Holtek Semiconductor Inc | Clock generating circuit and method thereof |
| ITMI20070997A1 (it) * | 2007-05-17 | 2008-11-18 | Incard Sa | Ic card con clock a bassa precisione |
| KR101174768B1 (ko) * | 2007-12-31 | 2012-08-17 | 엘지디스플레이 주식회사 | 평판 표시 장치의 데이터 인터페이스 장치 및 방법 |
| JP2010015318A (ja) * | 2008-07-02 | 2010-01-21 | Toshiba Corp | Ｕｓｂホストコントローラ、情報処理装置及びプログラム |
| US8266486B2 (en) * | 2008-08-21 | 2012-09-11 | Texas Instruments Incorporated | Preventing erroneous operation in a system which may enable unsupported features |
| JP2011049877A (ja) * | 2009-08-27 | 2011-03-10 | Fujitsu Semiconductor Ltd | クロック信号制御回路及びクロック信号制御方法 |
| CN102571080A (zh) * | 2010-12-27 | 2012-07-11 | 北京中电华大电子设计有限责任公司 | 一种支持动态校准的时钟恢复方法和电路 |
| JP5739727B2 (ja) * | 2011-05-27 | 2015-06-24 | ルネサスエレクトロニクス株式会社 | クロック発生回路 |
| CN103378855B (zh) * | 2012-04-30 | 2016-09-14 | 台湾积体电路制造股份有限公司 | 具有倍频器的锁相环及构造锁相环的方法 |
| US9503103B2 (en) | 2012-04-30 | 2016-11-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Phase locked loop with a frequency multiplier and method of configuring the phase locked loop |
| CN103414468B (zh) * | 2013-06-25 | 2016-08-31 | 广州思信电子科技有限公司 | 锁相环*** |
| US9509318B2 (en) * | 2015-03-13 | 2016-11-29 | Qualcomm Incorporated | Apparatuses, methods, and systems for glitch-free clock switching |
| CN105406984B (zh) * | 2015-10-22 | 2019-05-31 | 上海斐讯数据通信技术有限公司 | 一种实现主备倒换背板时钟的***及方法 |
| TWI781134B (zh) | 2017-01-25 | 2022-10-21 | 日商精工愛普生股份有限公司 | 電路裝置、電子機器及束線器 |
| TWI599889B (zh) * | 2017-03-14 | 2017-09-21 | 芯籟半導體股份有限公司 | 自動產生時脈的通用序列匯流排控制器及其使用方法 |
| CN107273327B (zh) * | 2017-05-11 | 2021-06-01 | 建荣集成电路科技(珠海)有限公司 | 可变速率串行通信方法、装置、通信芯片、存储装置及*** |
| JP6897307B2 (ja) | 2017-05-19 | 2021-06-30 | セイコーエプソン株式会社 | 回路装置、電子機器、ケーブルハーネス及びデータ転送方法 |
| JP7069931B2 (ja) | 2018-03-27 | 2022-05-18 | セイコーエプソン株式会社 | 回路装置、電子機器及びケーブルハーネス |
| JP2019175308A (ja) * | 2018-03-29 | 2019-10-10 | セイコーエプソン株式会社 | 回路装置、電子機器及びケーブルハーネス |
| JP2019175309A (ja) | 2018-03-29 | 2019-10-10 | セイコーエプソン株式会社 | 回路装置、電子機器及びケーブルハーネス |
| CN110568905A (zh) * | 2019-08-09 | 2019-12-13 | 苏州浪潮智能科技有限公司 | 一种硬盘背板、信号处理方法及介质 |
| CN114564099B (zh) * | 2022-01-20 | 2024-06-04 | 珠海亿智电子科技有限公司 | 一种降低usb传输功耗的方法及电子装置 |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0778696B2 (ja) | 1988-10-31 | 1995-08-23 | 富士通株式会社 | クロック切り替え制御方式 |
| US5095280A (en) | 1990-11-26 | 1992-03-10 | Integrated Circuit Systems, Inc. | Dual dot clock signal generator |
| US6219797B1 (en) * | 1993-02-09 | 2001-04-17 | Dallas Semiconductor Corporation | Microcontroller with selectable oscillator source |
| JPH07123001A (ja) | 1993-10-28 | 1995-05-12 | Hitachi Ltd | クロック信号供給回路 |
| JPH0830351A (ja) | 1994-07-11 | 1996-02-02 | Hitachi Ltd | マイクロプロセッサ |
| US5774701A (en) | 1995-07-10 | 1998-06-30 | Hitachi, Ltd. | Microprocessor operating at high and low clok frequencies |
| US5790609A (en) * | 1996-11-04 | 1998-08-04 | Texas Instruments Incorporated | Apparatus for cleanly switching between various clock sources in a data processing system |
| US5838205A (en) | 1997-02-18 | 1998-11-17 | International Business Machines Corporation | Variable-speed phase-locked loop system with on-the-fly switching and method therefor |
| US5844435A (en) * | 1997-03-11 | 1998-12-01 | Lucent Technologies Inc | Low power, high accuracy clock circuit and method for integrated circuits |
| JP3176313B2 (ja) | 1997-04-01 | 2001-06-18 | 埼玉日本電気株式会社 | Ｐｌｌシンセサイザ回路 |
| US6275546B1 (en) | 1998-06-30 | 2001-08-14 | Hewlett-Packard Company | Glitchless clock switch circuit |
| KR100578112B1 (ko) | 1998-10-16 | 2006-07-25 | 삼성전자주식회사 | 메모리 클럭 신호를 제어하는 컴퓨터 시스템 및그 방법 |
| US6157265A (en) * | 1998-10-30 | 2000-12-05 | Fairchild Semiconductor Corporation | Programmable multi-scheme clocking circuit |
| JP2000183894A (ja) | 1998-12-11 | 2000-06-30 | Toshiba Corp | 伝送制御装置 |
| KR100553674B1 (ko) | 1999-03-26 | 2006-02-24 | 삼성전자주식회사 | 피씨아이 버스 클럭주파수의 개별적 제어 장치 |
| JP2000293257A (ja) | 1999-04-07 | 2000-10-20 | Sanyo Electric Co Ltd | マイクロコンピュータ |
| JP2001051747A (ja) * | 1999-08-12 | 2001-02-23 | Fujitsu Ltd | クロック制御回路 |
| US6618456B1 (en) * | 1999-10-21 | 2003-09-09 | Semtech Corporation | Asynchronous timing oscillator re-synchronizer and method |
| US6587954B1 (en) * | 1999-11-24 | 2003-07-01 | Advanced Micro Devices, Inc. | Method and interface for clock switching |
| JP3551907B2 (ja) | 2000-09-11 | 2004-08-11 | セイコーエプソン株式会社 | クロック信号供給装置およびその制御方法 |
| US6452426B1 (en) * | 2001-04-16 | 2002-09-17 | Nagesh Tamarapalli | Circuit for switching between multiple clocks |
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