JP3539387B2 - Display device, display device driving method, and electronic apparatus - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、表示装置，表示装置の駆動方法および電子機器に関し、特に、走査線のうちのｈ本（ｈは２以上の整数）の走査線を同時に選択して表示を行う、いわゆるマルチライン駆動法を用いた表示装置およびその駆動方法に関する。
【０００２】
【背景技術】
単純マトリクス型の液晶表示装置は、アクティブマトリクス型液晶表示装置に比べ、基板に高価なスイッチング素子を用いる必要がなく安価であることから、携帯型パーソナルコピュータのモニタ等に広く用いられている。
【０００３】
そのような単純マトリクス型液晶表示装置の駆動電圧を低くしつつ、さらにその表示品質を向上させることを目的として、いわゆるマルチライン駆動法が提案されている。
【０００４】
【発明が解決しようとする課題】
マルチライン駆動法に関する文献としては、例えば、以下のようなものがある。
【０００５】
▲１▼「Ａ ＧＥＮＥＲＡＬＩＺＥＤ ＡＤＤＲＥＳＳＩＮＧ ＴＥＣＨＮＩＱＵＥ ＦＯＲ ＲＭＳ ＲＥＳＰＯＮＤＩＮＧ ＭＡＴＲＩＸ ＬＣＤＳ，１９８８ ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＤＩＳＰＬＡＹ ＲＥＳＥＡＲＣＨ ＣＯＮＦＥＲＥＮＣＥ Ｐ８０〜Ｐ８５」
▲２▼「日本国特許公開公報、平成５年第４６１２７号公報」
▲３▼「日本国特許公開公報、平成５年第１００６４２号公報」
▲４▼「日本国特許公開公報、平成６年第４０４９号公報」
本発明者は、マルチライン駆動法を採用した液晶表示装置のデータ線駆動回路，走査線駆動回路ならびにこれらに関連する回路について種々の検討を行い、その結果、従来回路の問題点が明らかとなった。
【０００６】
本発明は、上述の本発明者による検討結果に基づいてなされたものである。
【０００７】
本発明の目的の一つは、１フレーム期間における液晶パネルの輝度変化を抑制して、画像のちらつき等を防止することである。
【０００８】
【課題を解決するための手段】
マルチライン駆動法を採用した本発明の表示装置では、好ましくは、データ線駆動回路の構成要素の一つであるフレームメモリが少なくとも第１のＲＡＭと第２のＲＡＭとから構成され、あるフレーム期間では第１のＲＡＭをデータ読出し用として第２のＲＡＭをデータ書き込み用として用い、次のフレームでは、読出しと書き込みを逆にして用い、１フレーム毎に読出し用メモリと書き込み用メモリを交互に切り替えて使用する。
【０００９】
これにより、データ線に供給する電圧を決定する際に、異なるフレーム期間に属する画像データどうしが混在することがなくなり、正確な表示が実現される。
【００１０】
また、フレームメモリを一つしか用いない実施態様では、好ましくは、同時に駆動される走査線数に対応した数の画像データを、同時にフレームメモリに書き込むようにする。
【００１１】
これにより、データ線に供給する電圧を決定するために必要な複数個の画像データの一部に、異なるフレーム期間に属する画像データが混入することがなくなり、この結果、表示画像の一部に不要なすじ状の模様が形成されることが防止され、画像品質の低下を防止できる。
【００１２】
以上の構成により、歪みの少ない自然な表示を行うことが可能な、マルチライン駆動法を採用した表示装置が実現される。
【００１３】
また、マルチライン駆動法を採用した本発明の表示装置では、好ましくは、データ線に供給する電圧を決定するための処理を行うデコーダを、ＲＯＭで構成する。
【００１４】
これにより、デコーダの構成を簡素化でき、ＩＣ化した場合には、チップ面積の大幅な削減が可能となる。
【００１５】
また、マルチライン駆動法を採用した本発明の表示装置では、好ましくは、画像表示に寄与しない期間において、データ線に供給する電圧を固定化する回路を設ける。「画像表示に寄与しない期間」とは、帰線期間や、タッチパネルにおけるタッチ位置検出期間などである。
【００１６】
これにより、画像表示に寄与しない期間におけるクロストーク現象の発生が防止され、マルチライン駆動法を採用した表示装置の表示品質の低下を防止することができる。
【００１７】
また、マルチライン駆動法を採用した本発明の表示装置では、好ましくは、走査線駆動回路において、走査線を選択するために必要なデータと、走査線に供給する電圧を決定するために必要なデータとを分離して処理する。
【００１８】
これにより、シフトレジスタの段数を大幅に削減できる。すなわち、同時に駆動される走査線の数を「ｈ」とし、走査線の総数を「ｎ」とした場合、必要なシフトレジスタの段数は「ｎ／ｈ」ですむ。これにより、マルチライン駆動法を採用した表示装置の、走査線駆動回路の構成の簡素化が達成される。
【００１９】
また、マルチライン駆動法を採用した本発明の表示装置は、１フレーム期間内に走査電圧パターン（選択電圧パターンともいう）を周期的に変化させる場合、走査線駆動回路とデータ線駆動回路とが相互に走査電圧パターンに関する情報の授受を行う。
【００２０】
これにより、走査電圧パターンに関する情報を、走査線駆動回路あるいはデータ線駆動回路のいずれかに入力するだけでよく、表示装置の制御が容易である。
【００２１】
【発明の実施の形態】
本発明は、マルチライン駆動法（以下、ＭＬＳ駆動法という）の特徴に着目して回路構成を工夫したものである。本発明の理解のためには、ＭＬＳ駆動法の内容を知ることが重要であるため、まず、ＭＬＳ駆動法の概要を説明する。
【００２２】
Ａ．ＭＬＳ駆動法の利点
ＭＬＳ駆動法は、ＳＴＮ（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）液晶パネルなどの、単純マトリクス方式の液晶パネルにおいて、複数の走査線を同時に選択する技術である。
【００２３】
これにより、走査線の駆動電圧を低くすることができる。
【００２４】
また、図５４の上側に示すように、従来の線順次駆動法では、選択パルスの間隔が広く、液晶の透過率が時間経過とともに下がるために、画像表示のコントラストや液晶がオンした時の輝度が低下してしまう。これに対し、図５４の下側に示すように、ＭＬＳ駆動法によれば選択パルスの間隔を狭くできるため、コントラストならびに輝度を向上できる。
【００２５】
Ｂ．ＭＬＳ駆動法の原理
図５５に示すように、２本の走査線Ｘ１，Ｘ２を同時に駆動し、それらの走査線とデータ線Ｙ１とが交差する位置の画素をオン／オフさせる場合を考える。
【００２６】
オン画素を「−１」とし、オフ画素を「＋１」と記すことにする。このオン／オフを示すデータはフレームメモリ内に格納されている。また、選択パルスは「＋１」，「−１」の２値で表す。また、データ線Ｙ１の駆動電圧は、「−Ｖ２」，「＋Ｖ２」，「Ｖ１」の３値である。
【００２７】
データ線Ｙ１に、「−Ｖ２」，「＋Ｖ２」，「Ｖ１」のいずれの電圧を与えるかは、表示データベクトルｄと、選択行列βとの積により決定される。
【００２８】
図５５の（ａ）の場合は、ｄ・β＝−２であり、図５５の（ｂ）の場合は、ｄ・β＝＋２であり、図５５の（ｃ）の場合は、ｄ・β＝＋２であり、図５５の（ｄ）の場合は、ｄ・β＝０となる。
【００２９】
そして、表示データベクトルｄと、選択行列βとの積が「−２」のときにデータ線駆動電圧として「−Ｖ２」が選択され、「＋２」のときに「＋Ｖ２」が選択され、「０」のときに「Ｖ１」が選択される。
【００３０】
表示データベクトルｄと選択行列βとの積の演算を電子回路で行う場合には、表示データベクトルｄと選択行列βの、対応するデータの不一致数を判定する回路を設ければよい。
【００３１】
つまり、不一致数が「２」の場合には、データ線駆動電圧として「−Ｖ２」を選択する。不一致数が「０」の場合には、データ線駆動電圧として「＋Ｖ２」を選択する。また、不一致数が「１」の場合には、データ線駆動電圧として「Ｖ１」を選択する。２ラインを同時に選択するＭＬＳ駆動では、上述のようにしてデータ線駆動電圧を決定し、１フレーム期間内で２回の選択を行うことによって、画素のオン／オフを表示する。このため、駆動電圧を低くすることができ、また、１回目の選択期間の終了から２回目の選択期間の開始までにある間隔をあけることにより、コントラストと輝度が向上する。
【００３２】
このように、ＭＬＳ駆動を実現するためには、１選択期間毎に、表示画像のデータ（すなわち表示パターン）と選択パルスのパターン、すなわち、走査電圧パターン（選択電圧パターンという場合もある）との不一致判定が必要となる。
【００３３】
表示画像のデータはフレームメモリに蓄積されているため、フレームメモリへの効果的なアクセスが重要である。また、液晶パネルの大型化を可能にするためには、不一致判定回路の簡素化が重要である。また、ＭＬＳ駆動の特徴に着目して、表示品質の低下を防止することが重要である。また、表示画像のデータと選択パルスのパターンとの整合性を常に保ちつつ、走査線駆動回路の構成を簡素化することが重要である。
【００３４】
Ｃ．ＭＬＳ駆動の具体例
以下、図５３，図５６，図５７，図５８を用いて、４ラインの走査線を同時に選択して単純マトリクス型液晶表示装置を駆動する場合の動作を具体的に説明する。
【００３５】
図５３において、走査線（Ｘ1〜Ｘn）とデータ線（Ｙ1〜Ｙm）は、２枚の透明なガラス基板上に透明電極によって形成されており、２枚の基板間に液晶が挟まれている。
【００３６】
データ線はデータ線駆動回路（Ｙドライバ）２１００に、走査線は走査線駆動回路（Ｘドライバ）２２００に接続されている。なお、図面中では、記載の簡略化のために、データ線駆動回路を「Ｙドライバ」と記載し、走査線駆動回路を「Ｘドライバ」と記載している。
【００３７】
各走査線および各データ線の交差部には画素が形成され、各走査線および各データ線に供給される走査信号およびデータ信号によりその表示要素が駆動される。
【００３８】
走査線駆動回路は、コントローラ（図５３には示されていない）によって制御される。そして、あらかじめ選ばれた直交関数系により定義される走査電圧パターンに従って、３つ（＋Ｖ1、０、−Ｖ1）の電圧レベルが適宜選択され、４本の走査線にそれぞれ印加されるようになっている。例えば、図５６の（ａ）に示される４本の走査線Ｘ1〜Ｘ4が同時に選択される。
【００３９】
また、このときの走査パターンと、選択ライン上の画素に表示するデータから決まる表示パターンとを比較し、その不一致の数によって決定された電圧レベル（−Ｖ3、−Ｖ2、０、＋Ｖ2、＋Ｖ3の５つの電圧レベルのうちいずれか）が、データ線駆動回路から各データ線に印加される。以下にデータ線に印加される電圧レベルを決定する手順の説明を行う。
【００４０】
走査電圧パターンは、選択電圧が＋Ｖ1の場合（＋）、選択電圧が−Ｖ1の場合（−）、表示パターンは、オン表示のデータの場合（＋）、オフ表示のデータの場合（−）とする。非選択期間は不一致数の考慮はしない。
【００４１】
図５６では、１画面を表示するのに必要な期間を１フレーム期間（Ｆ）とし、すべての走査線を１回選択するのに必要な期間を１フィールド期間（ｆ）とし、走査線を１回選択するのに必要な期間を１選択期間（Ｈ）とする。
【００４２】
ここで、図５６の「Ｈ1st」は最初の選択期間であり、「Ｈ2nd」は２番目の選択期間である。
【００４３】
また、ｆ1stは最初のフィールド期間であり、ｆ2ndは２番目のフィールド期間である。また、Ｆ1stは最初のフレーム期間であり、Ｆ2ndは２番目のフレーム期間である。
【００４４】
図５６の場合、最初のフィールド期間ｆ1st中の最初の選択期間（Ｈ1st）において選択される４ライン（Ｘ1〜Ｘ4）の走査パターンはあらかじめ、図５６の（ａ）に示すように設定されているから、表示画面の状態によらず、常に（＋＋−＋）である。
【００４５】
ここで、全面オン表示を行う場合を考えると、（画素（Ｘ1、Ｙ1）、画素（Ｘ2、Ｙ1）、画素（Ｘ3、Ｙ1）及び画素（Ｘ4、Ｙ1））に対応する１列目の表示パターンは、（＋＋＋＋）である。両パターンを順番に比較すると、１番目、２番目及び４番目は極性が一致し、３番目は極性が相違する。つまり、不一致数は「１」である。不一致数が「１」の場合、５レベル（＋Ｖ3、＋Ｖ2、０、−Ｖ2、−Ｖ3）ある電圧レベルのうち−Ｖ2を選択する。こうすると、＋Ｖ1を選択している走査線Ｘ1、Ｘ2及びＸ4の場合には、−Ｖ2の選択により液晶素子に印加される電圧は高くなる一方、−Ｖ1を選択している走査線Ｘ3の場合には、−Ｖ2の選択により液晶素子に印加される電圧は低くなる。
【００４６】
このようにしてデータ線に印加される電圧は、直交変換時の「ベクトルの重み」に相当し、４回の走査パターンに対してすべての重みを加えると真の表示パターンを再生することができるように電圧レベルが設定される。
【００４７】
同様に、不一致数が「０」の場合は−Ｖ3、不一致数が「２」の場合は０レベル、不一致数が「３」の場合は＋Ｖ2、不一致数が「４」の場合は＋Ｖ3を選択する。Ｖ2とＶ3はその電圧比が（Ｖ2：Ｖ3＝１：２）となるように設定する。
【００４８】
同様の手順で、Ｘ1〜Ｘ4の４ラインの走査線について、Ｙ2からＹmまでのデータ線の列の不一致数を決定し、得られた選択電圧のデータをデータ線駆動回路に転送し、最初の選択期間に上記手順によって決められた電圧を印加する。
【００４９】
同様に、全ての走査線（Ｘ1〜Ｘn）について、以上の手順を繰り返すと、最初のフィールド期間（ｆ1st）における動作が終了する。
【００５０】
同様に２番目以降のフィールド期間についても、全ての走査線について上記の手順を繰り返すと１つのフレーム（Ｆ1st）が終わり、これにより、１つの画面の表示が行われる。
【００５１】
上記の手順に従い、全面オンの場合のデータ線（Ｙ1）に印可する電圧波形を求めると、図５６の（ｂ）のようになり、画素（Ｘ1、Ｙ1）に印加される電圧波形は、図５６の（ｃ）のようになる。
【００５２】
ここで、上記手順を行う際、１つのフィールド期間におけるすべての不一致数を決定するためには、画面に表示するすべてのデータ（１フレーム期間分の全データ）が必要になる。
【００５３】
図５６のような４ライン同時選択の駆動を行う場合には、１フィールド期間毎に１フレーム期間分の全データが必要になる。つまり、１フレーム期間中に、計４回、画像データを全部フレームメモリから読み出すことが必要になる。
【００５４】
８ライン同時選択の場合には、１フィールド期間毎に１フレーム期間分の全データが必要になり、１フレーム期間中に、計８回、全画像データをフレームメモリから読み出すことが必要になる。１６ライン同時選択の場合には、１フレーム期間中に、計１６回、全画像データをフレームメモリから読み出すことが必要になる。３２ライン同時選択の場合には、１フレーム期間中に、計３２回、全画像データをフレームメモリから読み出すことが必要になる。
【００５５】
直交性を保つ必要から、３ライン同時選択の場合には、１フィールド期間毎に１フレーム期間分の全データ（計４回）必要になり、５〜７ライン同時選択の場合には、１フィールド期間毎に１フレーム期間分の全データ（計８回）が必要になり、９〜１５ライン同時選択の場合には、１フィールド期間毎に１フレーム期間分の全データ（計１６回）が必要になり、１７〜３１ライン同時選択の場合には、１フィールド期間毎に１フレーム期間分の全データ（計３２回）が必要になることになる。
【００５６】
以上が、ＭＬＳ駆動法の具体例の説明である。
【００５７】
Ｄ．本発明の好ましい態様の特徴
次に、本発明の好ましい態様の特徴を、図１を用いて概説する。
【００５８】
本発明の好ましい態様の一つ（実施の形態１，実施の形態２）は、図１の（１）で示されるように、フレームメモリへのデータ入力の制御に関する。複数のフレームメモリ２５２を設けて、１フレーム毎に入出力を切り替える構成としたり、一つのフレームメモリを用いる場合には、複数のデータを同時に書き込むようにする。
【００５９】
また、本発明の好ましい態様の一つ（実施の形態３）では、図１の（２）で示されるように、デコーダ２５８内の不一致判定回路を、ＲＯＭ２６２で構成する。
【００６０】
また、本発明の好ましい態様の一つ（実施の形態４）では、図１の（３）で示されるように、帰線期間検出回路２７２により帰線期間が検出されると、液晶パネル２２５０のデータ線に加える電圧を固定化する。
【００６１】
また、本発明の好ましい態様の一つ（実施の形態５）では、図１の（４）で示されるように、走査線駆動回路（Ｘドライバ）２２００において、走査線を選択するために必要なデータと、走査線に供給する電圧を決定するために必要なデータとを分離して処理し、走査線駆動回路の構成を簡素化する。
【００６２】
また、本発明の好ましい態様の一つ（実施の形態６）では、走査電圧パターンを工夫してフリッカー等を防止し、また、図１の（５）に示すように、走査線駆動回路（Ｘドライバ）２２００とデータ線駆動回路（Ｙドライバ）との間で走査パターン情報の伝達を行いながら走査電圧パターンの変更を行い、クロストーク等を防止する。
【００６３】
以下、本発明の実施の形態について説明する。
【００６４】
（実施の形態１）
本実施の形態は、図１に示されるフレームメモリ２５２に関する。
【００６５】
（Ａ）データ転送の説明
図５７は、１フレーム期間のタイミングチャートを示した図である。図中、「ＹＤ」は１フレーム期間の開始を示すフレーム信号であり、「ＬＰ」は、１選択期間の開始を示す選択信号である。
【００６６】
図５７の上側には、ライン単位の書き込みデータ（ＤＡＴＡ（ＬＩＮＥ））の書き込みタイミングが示され、図５７の下側には、ライン単位の読出しデータ（ＤＡＴＡ＿Ｏ（ＬＩＮＥ））の読出しデータが示されている。
【００６７】
図５８は、１選択期間におけるドット単位のデータの転送タイミングを示した図であり、図５７の１選択期間内の動作を詳細に示している。図５７の「ＬＰ」信号は、図５８の「ＬＰ」信号と同じものである。図５８から明らかなように、１選択期間に、走査線１ライン分の表示データ（ｍ個）を転送する。したがって、１フレーム期間に１画面分の表示データ（ｎ×ｍ個）を転送することになる。
【００６８】
また、図５７から明らかなように、４本の走査線を同時に駆動する場合には、データ入力速度とデータ出力速度の比が１：４となる。
【００６９】
（Ｂ）本発明者によって明らかとされた問題点
▲１▼第１の問題点
従来のマルチプレクス駆動法では、１本の走査線は１フレーム期間中に１回だけ選択されるため、１つのフレームメモリに通常のリード／ライトを行うだけで十分であった。
【００７０】
しかし、ＭＬＳ駆動の場合、同時に選択する走査線の数が２本、３本、４本、５本、６本、７本、８本のとき、１フレーム期間中に全データを読み出す回数はそれぞれ、２回、４回、４回、８回、８回、８回、８回である。また、走査線の数が２本、３本、４本、５本、６本、７本、８本のとき、入力と出力の速度比はそれぞれ１：１，１：１．３，１：１，１：１．１６，１：１．１３，１：１．１１，１：１となる。
【００７１】
したがって、一つのフレームメモリに対して、入力と出力を同時に行うと、１フレーム期間中に２回，４回，４回，８回・・・の全データの読出しを行っているうちに次のデータが次々に書き込まれ、新旧のデータが混ざることになる。そして、結果的に、２回，４回，４回，８回・・・の全データの各読出し毎に、読出したデータの内容が異なることになる。
【００７２】
▲２▼第２の問題点
図５５で説明したように、ｈ本の走査線を同時に選択する場合には、２個，４個，４個，８個，８個，８個，８個，１６個・・・の画像データを同時にフレームメモリから読出し、選択パターンとの不一致を検出する必要がある。この場合、同時に読み出されるデータの中に、新旧のデータが混ざっていると、誤った不一致判定がなされ、その結果として、例えば、表示画像に局所的に線状の意味のない模様が現れ、表示品質が著しく低下する。
【００７３】
この様子が図４Ｂならびに図７に示される。
【００７４】
図４Ｂは、４本の走査線を同時に選択し、かつ走査線の総数ｎ＝２４０の場合の、一つのフレームメモリに対するリード／ライトの様子を示す。
【００７５】
図４Ａに示すように、１つのフレームメモリの内部を、８０本の走査線に対応させてａ部，ｂ部，ｃ部と分けて考える。図４Ｂに示すように、最初のフレーム期間（Ｆ1st）における最初のフィールド期間（ｆ1st）では、一つ前のフレーム期間に属するデータ（旧データであり、図４Ｂの最下欄には「０」と表示されている）のみが読み出される。２番目のフィールド期間（ｆ2nd）では、フレームメモリのａ部に対応した読出しデータが、今回のフレーム期間で新たに書き込まれたデータ（新データであり、図４Ｂの最下欄には「１」と表示されている）となる。これにより、新旧データの混在が生じる。
【００７６】
この２番目のフィールド期間（ｆ2nd）における読出しアドレスと書き込みアドレスとの関係が図７の左側に示される。
【００７７】
図７の左側に示されるように、書き込みアドレスと読み出しアドレスが一致するのは８０ラインに相当するアドレスである。このアドレスは図４Ｂのα点に相当する。
【００７８】
７７ライン、７８ライン、７９ライン、８０ラインに相当する４つのデータが不一致判定に必要なデータである。この場合、図７中に明記したように、７７ライン、７８ライン、７９ラインに相当するデータが新データであり、８０ラインに相当するデータだけが旧データである。つまり、７７ライン〜８０ラインのデータの中に新旧データが混在する。この結果、正確な不一致数の判定がなされず、表示に歪みが生じる。
【００７９】
つまり、メモリの書き込みアドレスが読み出しアドレスを追い越す時に、新データと旧データの組が一緒に読み出され、意味のない表示態様となるのである。
【００８０】
このようなアドレスの追い越しは、１６０ライン（図４Ｂのβ点）および２４０ライン（図４Ｂのγ点）においても生じる。
【００８１】
一般的には、ｎラインのデータが書き込まれ、ｎ−３ライン〜ｎラインのデータが読み出される時に、ｎラインのデータが前のフレームに属するデータであり、ｎ−３ラインからｎ−１ラインまでのデータが、新たに書き込まれたデータとなる。
【００８２】
このような問題点が、本発明者の検討によって明らかとなった。
【００８３】
（Ｃ）本実施の形態の内容
図５Ｂに示すように、１フレーム分の容量をもつ２個のフレームメモリ２５２ａ，２５２ｂを用意し、入力スイッチ２６００と出力スイッチ２６１０を互いに逆相に、同一周期で、１フレーム毎に切り替える構成とする。つまり、ダブルバッファリング形式のデータの読み／書きを行う。
【００８４】
この構成により、不一致数の決定を行う際に、同じフレーム期間中に違うフレームの表示データが混在することがない。従って、不一致数の決定、ひいては表示を正確に行うことができ、その結果、頻繁に画面が切り替わるような表示を行う場合であってもより自然な表示を行うことができる。すなわち、上述の▲１▼，▲２▼の問題点が解消される。
【００８５】
（実施の形態２）
（Ａ）本実施の形態の特徴
フレームメモリは高価であるため、必要とされるフレームメモリの容量を減らすことが強く望まれる場合もある。
【００８６】
この場合には、図５Ａに示すように、従来どおり１つのフレームメモリ２５２を用い、データ書き込み方式を変更して、上述の▲２▼の問題、すなわち、不一致判定に必要な複数のデータ中に、異なるフレーム期間に属するデータが混入することに伴う問題のみを解決する。
【００８７】
この場合、上述の▲１▼の問題は生じるが、静止画や準静止画の表示の場合には、連続するフレームのデータはほぼ同じであるため、一応の画像形成は可能である。また、動画表示の場合にも、液晶の応答速度は５０ｍｓｅｃ程度であり、１フレーム期間（１６．６ｍｓｅｃ）の約３倍あるため、新旧のフレームに属するデータが混ざったとしても最低限の表示は可能である。
【００８８】
従来どおり１つのフレームメモリを用い、上述の問題点▲２▼を解決するには、図６Ｂや、図７の右側に示すような書き込み方式を採用する。
【００８９】
すなわち、図７の右側に示すように、不一致判定に使用される複数のデータをまとめて、同時に書き込むようにする。つまり、図７に示すように、本実施の形態では、時刻ｔ８に、７７ライン、７８ライン、７９ライン、８０ラインに相当する４つのデータを同時に書き込む。同時に書き込まれるのだから、それらのデータは皆、同じフレーム期間に属するデータであり、新旧のデータの混入が防止される。これにより、歪んだ表示態様の発生を防止できる。
【００９０】
なお、図６Ａは、従来技術におけるデータの書き込み方法を示している。
【００９１】
（Ｂ）液晶表示装置の全体構成
図２に液晶表示装置の全体構成が示される。
【００９２】
モジュールコントローラ２３４０内のＤＭＡ制御回路２３４４は、マイクロプロセッサ（ＭＰＵ）２３００からの指示を受けると、ビデオＲＡＭ（ＶＲＡＭ）２３２０にアクセスし、システムバス２４２０を介して、１フレーム分の画像データを読出し、その画像データ（ＤＡＴＡ）を、クロック信号（ＸＣＬＫ）と共にデータ線駆動回路に送る働きをする。
【００９３】
データ線駆動回路（図２中で、一点鎖線で囲んで示してある）は、制御回路２０００，入力バッファ２０１１，フレームメモリ２５２，出力シフトレジスタ２０２１，デコーダ２５８，電圧セレクタ２１００を具備する。
【００９４】
なお、参照番号２４００は入力用タッチセンサであり、参照番号２４１０はタッチセンサコントロール回路である。入力用タッチセンサ２４００およびタッチセンサコントロール回路２４１０は、不要な場合には削除してよい。
【００９５】
また、図１のシステム構成の他に、図３Ａ，図３Ｂの構成も採用可能である。図３Ａの場合は、制御回路２０００，入力バッファ２０１１，フレームメモリ２５２，出力シフトレジスタ２０２１，デコーダ２５８を、ＭＬＳデコーダ２５００に内蔵した構成となっている。図３Ｂの場合は、ＭＬＳデコーダ２５００にはデコーダ２５８のみ内蔵させ、制御回路２０００，入力バッファ２０１１，フレームメモリ２５２，出力シフトレジスタ２０２１はメモリ回路２５１０内に内蔵した構成となっている。
【００９６】
（Ｃ）具体的回路構成
図２に示される入力バッファ回路２０１１ならびにフレームメモリ２５２の具体的構成が図８に示される。また、図９および図１０は、入力バッファ回路２０１１の動作を示すタイミングチャートである。
【００９７】
図２に示される制御回路２０００は、ＤＭＡ制御回路２３４４から送られてくるクロック信号を基に、制御信号ＣＬＫ1〜ＣＬＫmならびにＬＰ1〜ＬＰ4を作り、４ライン分の画像データを入力バッファ回路２０１１に蓄積させる。
【００９８】
入力バッファ回路２０１１は、図８に示すように、１ライン分の入力データを蓄えるＤフィリップ・フロップ（ＤＦＦ）ＤＦ1〜ＤＦmと、４ライン分の表示データを蓄えるＤＦＦのＢ1〜Ｂ4mから構成されている。
【００９９】
図９，図１０に示すように、最初の選択期間（Ｈ1st）は、ＣＬＫ1がＤＦ1に入力されると、表示データのＸ1とＹ1の交点の画素に表示されるデータ（ＤＯＴ１）がＤＦ1に蓄えられる。同様にして、ＣＬＫ2がＤＦ2に入力されると、Ｘ1とＹ2の交点の画素に表示されるデータ（ＤＯＴ２）がＤＦ2に蓄えられ、ＣＬＫmがＤＦmに入力されると、Ｘ1とＹmの交点の画素に表示されるデータ（ＤＯＴｍ）がＤＦmに蓄えられる。
【０１００】
ＤＦ1〜ＤＦmに蓄えられたデータ（ＬＩＮＥ１）は、ＬＰ1信号によってＢ1、Ｂ5、Ｂ9、…、Ｂ4m-3に移される。
【０１０１】
次（２番目）の選択期間のＨ2ndは、同様の動作で、Ｘ2とＹ1〜Ｙmの交点の画素に表示されるデータ（ＬＩＮＥ２）が、ＣＬＫ1からＣＬＫmによって、ＤＦ1〜ＤＦmに蓄えられる。ＤＦ1〜ＤＦmに蓄えられたデータは、ＬＰ2信号によってＢ2、Ｂ6、Ｂ10、…、Ｂ4m-2に移される。
【０１０２】
その次（３番目）の選択期間のＨ3rdは、同様の動作で、Ｘ3とＹ1〜Ｙmの交点の画素に表示されるデータ（ＬＩＮＥ３）が、ＣＬＫ1からＣＬＫmによって、ＤＦ1〜ＤＦmに蓄えられる。ＤＦ1〜ＤＦmに蓄えられたデータは、ＬＰ3信号によってＢ3、Ｂ7、Ｂ11、…、Ｂ4m-1に移される。
【０１０３】
最後（４番目）の選択期間のＨ4thは、同様の動作で、Ｘ4とＹ1〜Ｙmの交点の画素に表示されるデータ（ＬＩＮＥ４）が、ＣＬＫ1からＣＬＫmによって、ＤＦ1〜ＤＦmに蓄えられる。ＤＦ1〜ＤＦmに蓄えられた画像データは、ＬＰ4信号によってＢ4、Ｂ8、Ｂ12、…、Ｂ4mに移される。
【０１０４】
最初の４ライン分（Ｘ1〜Ｘ4）の画像データが入力バッファ回路２０１１に蓄積された後であって次のフィールド期間までの間に、制御回路２０００によってデータ蓄積手段１９のワードラインＷＬ1が選択され、そのデータが、図５のＷＬ1とＢＬ1からＢＬ4mに接続されたＲＡＭに蓄積される。次の４ライン分（Ｘ5〜Ｘ8）以降のデータも同様である。
【０１０５】
フレームメモリ２５２は、通常のＣＭＯＳプロセスで作られたＳＲＡＭで構成される。
【０１０６】
すなわち、フレームメモリ２５２は、ビットライン（ＢＬ）を４ｍ本持ち、ワードライン（ＷＬ）をｎ／４本（整数）持った構成になっている。ＲＡＭの容量は、４ｍ×（ｎ／４）＝ｍ×ｎ（データ線本数×走査線本数）であり、１フレーム分の容量をもっている。図８中、フレームメモリ２５２内の記号「Ｃ」はメモリセルを表している。なお、ＳＲＡＭの代わりに、ＤＲＡＭ、高抵抗ＲＡＭ、その他データを一時蓄積できる機能を持った記憶素子を用いてもよい。
【０１０７】
制御回路２０００によって、ワードライン（ＷＬ）単位にデータが読み出され、出力シフトレジスタ２０２１に出力される。このため、同じフレーム期間の連続した４ライン分のデータが一度に出力されることになる。
【０１０８】
出力シフトレジスタ２０２１は、不一致判定に必要な４画素のデータをデコーダ２５８に出力する。
【０１０９】
デコーダ２５８は、図５５で説明したように、走査パターンと画像データとを比較し、不一致数の検出を行い、データ線駆動電圧を決定する信号を電圧セレクタ２１００に送る。電圧セレクタ２１００は、送られてきた信号に対応する電圧を選択し、データ線にその電圧を印加する。データ線駆動電圧波形の一例が図５６の（ｂ）に示されている。
【０１１０】
走査線駆動回路２２００は、図５６の（ａ）に示した走査電圧波形を形成する。
【０１１１】
以上説明したように、４ライン同時選択の場合には、１ライン分＋４ライン分、すなわち計５ライン分の容量をもつ入力バッファ回路をもてば、従来のタイミングで読み出しを行っても、ｎラインのデータは、ｎ−３ラインからｎ−１ラインまでのデータと同じタイミングでデータ蓄積手段に書き込まれる。このため、同時に選択される４ライン中に違うフレームのデータが混ざらない。また、フレームメモリの容量は、１フレーム分の容量で済むことになる。
【０１１２】
以上、４ラインで説明したが、これに限定されるものではなく、３、５、６、７、８ライン同時選択などの場合であっても、１ライン分の表示データ容量に同時選択ライン分の表示データ容量を加えた容量をもつバッファ手段を持てば、違うフレームのデータが同時選択するライン内に混在することはない。また、このバッファは、電圧を選択するための不一致数のデータに変換する場合にも、同時選択ライン分のデータ単位の処理に有用である。
【０１１３】
また、単純マトリックス型液晶パネルの例で説明したが、本発明は、これに限定されるものではなく、ＭＩＭパネルやＥＬパネルなどを用いた表示装置にも適用可能である。
【０１１４】
以下、実施の形態２に関する変形例について説明する。
【０１１５】
図１１に示す変形例は、入力バッファ回路２０１１を、同時に選択されるライン分のデータを蓄積する容量をもつシフトレジスタで構成するものである。
【０１１６】
図１１は、入力バッファ回路２０１１の構成例を示す図である。入力バッファ回路２０１１は、Ｂ1〜Ｂ4mまでの４ｍ個（同時選択ライン数×データ線出力本数個）のＤＦＦによって構成されている。このＤＦＦは、Ｂ1からＢ4mへシフトするシフトレジスタになっており、シフト順は、Ｂ1、Ｂ5、Ｂ9、…、Ｂ4m-3、Ｂ2、Ｂ6、Ｂ10、…、Ｂ4m-2、Ｂ3、Ｂ7、Ｂ11、…、Ｂ4m-1、Ｂ4、Ｂ8、Ｂ12、…、Ｂ4mとなっている。Ｂ1〜Ｂ4mの出力は、図５のデータ蓄積手段のビットラインＢＬ1〜ＢＬ4mにつながっている。
【０１１７】
ＤＦＦのＣＬＫ端子につながっている信号ＣＬＫsは、制御回路２０００において、図５８のＣＬＫを、データのある部分だけをマスクして取り出して反転したものである（図１２参照）。図１２のタイミングで、ＤＡＴＡ信号がＢ1から入力され、ＣＬＫsによってシフトされ、４ライン分のデータが蓄積されると、上述の動作でフレームメモリに転送される。
【０１１８】
本変形例では、すべてのＤＦＦをＣＬＫs同期で動作させるため、ＤＦＦがｍ個（１ライン分）少なくてすみ、低コスト化、省スペース化を図ることができる。
【０１１９】
次に、図１３に示される変形例について説明する。
【０１２０】
図１３の変形例は、同時選択ライン分のデータを蓄えるＤ型トランスペアレント・ラッチ（ＤＴＬ）とＡＮＤゲートによって入力バッファ回路２０１１を構成した点に特徴がある。
【０１２１】
ＤＴＬは、ラッチ・イネーブル（ＬＥ）端子が、Ｈｉｇｈ（アクティブ）時には、Ｄ端子に接続されているデータをそのまま通し、Ｌｏｗ（インアクティブ）時には、ＬＥ立ち下がり時のＤ端子（データ）の直前の状態を保持する、スルーラッチとも呼ばれる素子である。
【０１２２】
図１３の入力バッファ回路は、Ｂ1〜Ｂ4mまでの４ｍ個（同時選択ライン数×信号電極出力本数個）のＤＴＬによって構成されている。この１個づつにＡＮＤゲートがついている。一般に、ＤＦＦよりも、トランスペアレントラッチＤＴＬの方が、内部ゲートの数が少ないため、小さい回路構成である。したがって、ＤＴＬにＡＮＤゲートが付加しても、ＤＦＦと同等の大きさにしかならない。このため、回路の大きさは図１１の構成とほぼ同じになり、動作は、実施の形態１と同じになる構成にすることが可能である。
【０１２３】
図１４と図１５は、図１３の入力バッファ回路の蓄積動作を説明するタイミングチャート図である。
【０１２４】
図１４において、最初選択期間（Ｈ1st）では、ＬＰ1G信号だけがＨｉｇｈ（アクティブ）になっている。図１３のＬＰ1GにつながったＡＮＤゲートに入力されるＣＬＫ1からＣＬＫmだけが、ラッチＢ1、ラッチＢ5、…、ラッチＢ4m-3に入力される。
【０１２５】
つまり、最初の選択期間（Ｈ1st）は、Ｘ1とＹ1〜Ｙmの交点の画素に表示されるデータ（ＬＩＮＥ１）が、ＣＬＫ1からＣＬＫmによって、ラッチＢ1、ラッチＢ5、…、ラッチＢ4m-3に蓄えられる。
【０１２６】
次（２番目）の選択期間（Ｈ2nd）では、ＬＰ２Ｇ信号だけがＨｉｇｈ（アクティブ）になっている。このＬＰ２ＧにつながったＡＮＤゲートに入力されるＣＬＫ1からＣＬＫmだけが、ラッチＢ2、Ｂ6、…、Ｂ4m-2に入力される。つまり、２Ｈでは、Ｘ2とＹ1〜Ｙmの交点の画素に表示されるデータ（ＬＩＮＥ２）が、ＣＬＫ1からＣＬＫmによって、Ｂ2、Ｂ6、…、Ｂ4m-2に蓄えられる。
【０１２７】
同様にして、３番目の選択期間（Ｈ3rd）では、Ｘ3とＹ1〜Ｙmの交点の画素に表示されるデータ（ＬＩＮＥ３）が、ＣＬＫ1からＣＬＫmによって、Ｂ3、Ｂ7、…、Ｂ4m-1に蓄えられる。
【０１２８】
同様にして、４番目の選択期間（Ｈ4th）では、Ｘ4とＹ1〜Ｙmの交点の画素に表示されるデータ（ＬＩＮＥ４）が、ＣＬＫ1からＣＬＫmによって、Ｂ4、Ｂ8、…、Ｂ4mに蓄えられる。
【０１２９】
Ｘ1からＸ4までの４ライン分のデータが蓄積されると、後は図１１の構成の場合と同じ動作で、データ蓄積手段に転送される。同様にして、１フレーム期間にわたり、走査電極４ライン分のバッファ動作を繰り返す。
【０１３０】
次に、図１６に示す変形例について説明する。
【０１３１】
図１６の変形例は、データを並列に入力するものである。図１７はデータの蓄積動作を示すタイミングチャートである。
【０１３２】
図１６において、フリップフロップＤＦ1とＤＦ2のクロック入力端子は、共通のクロックＣＬＫ1に接続されている。ＤＦ1のデータ端子は、ＤＡＴＡ1に接続されており、ＤＦ2のデータ端子は、ＤＡＴＡ2に接続されている。このように、２本のパラレル入力信号の場合、クロックは、２個のＤＦＦに１本のクロックが入力され、ＤＦＦのＤＦ（奇数）には、ＤＡＴＡ1が接続され、ＤＦＦのＤＦ（偶数）には、ＤＡＴＡ2が接続されている。図１２に示すようにＣＬＫ1が入力されると、ＤＡＴＡの１ドットと２ドットつまり、Ｘ1とＹ1の交点の画素に表示されるデータとＸ1とＹ2の交点の画素に表示されるデータが、ＤＦ1とＤＦ2に蓄積される。同様にして、ＣＬＫ1からＣＬＫ(m/2)によって、走査線１ライン分のデータが蓄積される。
【０１３３】
このように、パラレル入力とすることにより、シリアル入力を行う図１１の構成を採用する場合に比較して、クロックの数が半分（ｍ／２）で済む。このため、消費電力の低いバッファ手段を構成することができる。
【０１３４】
さらに、図１８に示すような変形例も考えられる。これまで説明した例では、同時選択するライン数についての制限は無かった。しかし、入力バッファ回路とフレームメモリとの間でデータの転送処理を行う場合、同時に選択される走査線の数によって、その制御の容易性が著しく異なるということを本発明者は見いだした。そして、制御の容易性を最適化するためには、２k（ｋは自然数）ラインの同時選択とすることが望ましいことがわかった。図１８は、同時選択ライン数が２kラインの制御タイミングの例である。
【０１３５】
具体的に考えるため、４ライン同時選択で走査線総数ｎ＝２４０の場合を考える。この場合、走査パターンの直交性の確保のため、必要なフィールド数は４である。このため、１フィールド期間は、（２４０／４）＝６０選択期間となり、１フレーム期間は（６０×４）＝２４０選択期間となる。これは、走査線総数ｎ＝２４０と同数であり、図２や図３Ａ，図３Ｂで示した、ＭＰＵや一般的なコントローラからの入力信号のＹＤ、ＬＰ、入力信号のＣＬＫをそのまま出力信号の制御に使用できることを意味する。
【０１３６】
次に、３ライン同時選択で走査線総数ｎ＝２４０の場合を考える。この場合も、直交性の確保のため、４フィールド必要になる。このため、１フィールド期間は、（２４０／３）＝８０選択期間となり、１フレーム期間は、（８０×４）＝３２０選択期間となる。このため、４ライン同時選択の場合よりも１フレーム期間が長くなる。この場合を図１８に示す。
【０１３７】
入力が２４０選択期間の場合であっても、出力が３２０選択期間必要になる場合には、フレーム応答やフリッカ等の防止のため、これらのフレーム期間を一致させ、フレーム周波数を同じにする必要がある。このため、出力時の選択期間を入力時の選択期間よりも短くする必要がある。
【０１３８】
このため、制御回路２０内部に、ＶＣＯ（電圧制御発信器）やＰＬＬ（フェーズ・ロック・ループ回路）などの回路を設け、入力信号のＣＬＫよりも高い内部クロックを発生させ、選択期間の相違を解消させる必要がある。
【０１３９】
また、メモリからの読み出しにおいても、書き込みと読み出しが同期せずに動作するため、データ蓄積手段へのデータ入力の制御は複雑なものとなる。非同期の書き込みと読み出しを実現するためには、単純な１ポートのＲＡＭを使用できず、書き込みと読み出しを独立に行える２ポートＲＡＭを使用しなければならない。しかし、２ポートＲＡＭは、１ポートＲＡＭよりも高価で大面積である。 このように、４ライン以外の数のライン（例えば、３、５・・・）を同時に選択する場合には、入力信号をそのまま出力の制御には使用できず、制御回路２０００が高価なものとなってしまう。
【０１４０】
しかしながら、２、８、１６、３２、６４など、２k（ｋは自然数）のライン数を同時に選択する場合には、４ラインを同時に選択する場合と同様に、入力の選択期間のタイミングをそのまま出力時の選択期間に使用できる。
【０１４１】
ここで、液晶の応答速度が遅ければ、フレーム応答による輝度変化が激しくないが、応答速度が速くなるほどフレーム応答による輝度変化が激しくなる。従って、応答速度の速い液晶を用いた場合、同時に選択されるライン数はある程度多く設定することが必要になる。
【０１４２】
しかしながら、４から８ライン程度以上の同時選択にすれば、実質上この輝度変化の影響を抑えることができる。一方、あまり多くのラインを同時に選択にすするようにすると、バッファする容量が大きくなり入力信号による出力信号の制御性も悪化する。
【０１４３】
従って、フレーム応答による輝度変化の程度、バッファする容量、入力信号による出力信号の制御性等から総合的に見ると、４ライン又は８ラインを同時に選択する場合がもっともコストパフォーマンスがよい。
【０１４４】
次に、第３の実施の形態について説明する。
【０１４５】
（実施の形態３）
（Ａ）不一致判定回路の説明
図５５を用いて説明したように、複数本の走査線を同時に選択する駆動方法を用いたマトリクス型表示装置では、データ線に供給する電圧を決定するために、画像データと走査パターンとの間の不一致数の判定を行う必要がある。
【０１４６】
不一致判定回路は、図１や図２に示されるデコーダ２５８内に設けられている。
デコーダ２５８の内部構成を図１９に示す。
【０１４７】
デコーダ２５８は、ラッチ回路２６１，２６３、不一致判定回路２６２、ＦＳ信号とＹＤ信号から走査パターンを割り出すステートカウンタ２６５を有している。
【０１４８】
本発明者の検討によると、不一致判定回路２６２は、図２６の回路により構成できることがわかっている。図２６の回路は、図２７の右側に示すように、ＶY1、ＶY2、ＶY3、ＶY4、ＶY5の５つのレベルのデータ線駆動電圧の中から、適切な電位を選択するための演算を行う回路である。つまり、走査パターンと表示パターンの不一致数を検出し、不一致数が０、１、２、３、４の場合に、それぞれＶY1、ＶY2、ＶY3、ＶY4、ＶY5を選択する信号を発生させる。
【０１４９】
なお、走査線電位は、図２７に示すように、ＶＸ１（１１．３０Ｖ），−ＶＸ１（−１１．３０Ｖ），０Ｖの３つのレベルがある。また、４ラインの場合の走査パターン例を、図２８Ａ，図２８Ｂに示す。図示されるように、走査パターンは４行４列の行列で表され、行が走査線のライン順を示し、列が選択する順番を表す。不一致判定回路２６２は４ラインを４回選択し、表示パターンと走査パターンの不一致数を４回判定し、データ線の電圧レベルを決定する。
【０１５０】
（Ｂ）本発明者によって明らかとされた問題点
図２６の回路は、排他的論理和（EX_OR）と加算回路（ADDER）とを用いて不一致数を判定する回路である。つまり、図２６の回路は、不一致数を検出するための４個のEX_ORゲートと、ADDER回路に使用する６個のEX_ORゲートと、５個のANDゲートと、５個の３入力NANDゲートと、３個のインバータとによって構成されている。
【０１５１】
しかし、この構成では回路規模が大きくなる課題を有している。例えば、図２６から明らかなように、各ゲート間をつなぐ配線はかなり複雑であり、また、加算（ADDER)回路が必要なため回路が大きなものとなる。
【０１５２】
さらに同時選択ライン数が増加すると、複雑さが増し、特にADDER回路は、同時選択する走査線数のほぼ２乗に比例して回路が大きくなる。
【０１５３】
このような回路規模の増大は、不一致判定回路をデータ線駆動回路に内蔵した構成（図２の構成）を採用する場合に、特に、深刻な問題となる。
【０１５４】
（Ｃ）本実施の形態の特徴
そこで、本実施の形態では、不一致検出回路を、読み出し専用メモリ（ＲＯＭ）によって構成する。
【０１５５】
（Ｄ）本実施の形態の具体的内容
４ライン同時選択の場合を例にして、以下、説明する。
【０１５６】
図２０に、システム構成を示す。不一致判定回路２６２を内蔵するデコーダ２５８は、図２９に示すように、フレームメモリ２５２とレベルシフタ２５９との間に位置している。
【０１５７】
図２１は、データ線駆動回路内に内蔵する１出力あたりの不一致数判定回路の回路構成を示したブロック図である。不一致数判定回路は、第１のＲＯＭ回路１、第２のＲＯＭ回路２、第３のＲＯＭ回路３、第４のＲＯＭ回路４、第５のＲＯＭ回路５と、プリチャージ（ＰＣ）回路６〜１０を有している。ＰＣ回路６，７，９，１０は同じ構成であるが、ＰＣ回路８は構成が少し異なり、入出力端子の数が１つになっている。
【０１５８】
不一致数判定回路への入力信号は、４個の走査パターンを区別するためのパターン識別信号Ｆ１、Ｆ２と、フレームメモリから読み出したデータ信号ｄａｔａ１からｄａｔａ４と、プリチャージ信号ＰＣ、表示のオン、オフを反転する信号ＦＲである。
【０１５９】
これら入力信号は、各々インバータを介して、正転信号と反転信号の両方がＲＯＭ１〜５回路１〜５に共通に入力される。ただし、ＦＲ端子には、正転信号だけが入力される。
【０１６０】
ＰＣ１〜５回路６〜１０の出力信号ｓｗ１〜ｓｗ５は、図２０のレベルシフタ２５９を介し、電圧セレクタ２６０の制御端子に接続されている。出力信号ｓｗ１〜ｓｗ５のいずれか１つがＨｉｇｈの時、電圧セレクタ内で対応する電圧レベルＶY1〜ＶY5の１つが選択され、データ線に印加される。
【０１６１】
図２２は、図２１のＲＯＭ５回路５を模式的に表した図であり、Ｎチャンネル・トランジスタ（以降Ｎｃｈ・Ｔｒ）を白丸（○）で示している。
【０１６２】
図２２の左側において、通常のＣＭＯＳトランジスタ記号と対応して示しているように、ゲートは（ａ，ｃ）と表記され、ドレインは（ｂ）と表記され、ソースは（ｄ）と表記され、サブストレート（Ｖｓｓ＝ＧＮＤ）と表記されている。
【０１６３】
なお、ＲＯＭ回路は、すべてＮｃｈ・Ｔｒで論理を構成している。これは、Ｐチャンネル・トランジスタ（以降Ｐｃｈ・Ｔｒ）だけの論理構成も可能であるが、同じトランジスタの駆動能力を実現する場合、Ｎチャネルトランジスタの移動度はＰチャネルトランジスタの移動度の約３倍であるため、同じ能力のトランジスタを作成する場合には、Ｎチャンネルトランジスタで作った方が１／３以下に小さくできるためである。
【０１６４】
図２２において、ＸＰＣ信号（ＰＣの反転信号である）によって駆動されるＮｃｈ・Ｔｒは、プリチャージ時においてＶｄｄ（５Ｖ）とＶｓｓ（ＧＮＤ）電位とがショート状態になることを防止している。
【０１６５】
次に、入力信号からデコード演算により出力信号が生成される過程を説明する。
【０１６６】
不一致判定回路の出力線（縦の線）は、あらかじめプリチャージ（ＰＣ信号）によりＨｉｇｈになっている。入力線（横の線）から入力される入力信号によって、一本の縦の線に直列接続されている全てのＮｃｈ・Ｔｒがオンすると、その縦の線の電位はＶｓｓとなり、出力はＬｏｗに変化する。
【０１６７】
例えば、走査パターンとして図２８Ａのパターンを採用しているとする。
【０１６８】
ＸＰＣがＨｉｇｈで、ｄａｔａ１〜ｄａｔａ４がすべてＨｉｇｈならば、ＲＯＭ５回路の１列目のＮｃｈ・Ｔｒがすべてオンし、ＶｓｓにつながりＬｏｗを出力する。他の列は、オンしていないＮｃｈ・Ｔｒがあり、Ｖｓｓにはつながらず、Ｈｉｇｈのままである。
【０１６９】
このように、Ｎｃｈ・Ｔｒをどこに置くかによって、出力を選択することができる。つまり、Ｎｃｈ・Ｔｒの配置によって、入力信号をデコードし、選択電圧データへと変換することが可能である。
【０１７０】
ここでＲＯＭ回路５は、走査パターンと表示データとの不一致数が４、つまりすべて違う場合だけを担当するＲＯＭである。このため、４回違う走査パターンが印加されるとしても、トータルの出力回数は４回のみである。このため、ＲＯＭ回路５は、４列の構成で十分である。
【０１７１】
他のＲＯＭ回路も同様にして、出力する場合の数により構成を決める。例えば、ＲＯＭ回路１、ＲＯＭ回路２、ＲＯＭ回路３、ＲＯＭ回路４は、各々４、９、１６、９列の構成でよい。
【０１７２】
走査電圧パターンを例えば、図２８Ａから図２８Ｂに変化させた場合には、これに対応させてＮｃｈ・Ｔｒの配置を変えればよい。そのような配置の変更は、ＲＯＭ製造のためのマスクの変更で容易に行える。
【０１７３】
図２３は、図２１のＰＣ回路１０の内部の回路構成を示した図である。ＦＲ信号に接続されたインバータ３０３と２個のＮｃｈ・Ｔｒ３０１、３０２とによって、入出力端子ＩＮ１とＩＮ２を選択できる構成になっている。
【０１７４】
ＦＲ信号がＨｉｇｈの場合、端子ＩＮ１に入力している信号が選択され、Ｌｏｗの場合には端子ＩＮ２に入力している信号が選択される。
【０１７５】
Ｐｃｈ・Ｔｒ３０４は、ＰＣ信号を受け、端子ＩＮ１、もしくは端子ＩＮ２に接続されているＲＯＭ回路をプリチャージする働きをする。
【０１７６】
また、出力用にＰｃｈ・Ｔｒ３０５とインバータ３０６がある。Ｐｃｈ・Ｔｒ３０５は、出力を安定させるためにある。
【０１７７】
ここで、図２１のＰＣ回路８は、電圧レベルＶY3（例えば、グランド）を選択するだけでよいため、ＦＲ信号によって入力信号を選択しなくてもよい。このため、入力選択のためのＮｃｈ・Ｔｒ３０１、３０２が無い構成になっており、プリチャージするＰｃｈ・Ｔｒ３０４のソースにそのまま接続されている構成になっている。
【０１７８】
図２４は、不一致数判定回路の動作を説明するためのタイミングチャートである。この図により、入力信号ｄａｔａ１〜ｄａｔａ４、パターン識別信号ＰＤ０，ＰＤ１、１選択期間信号ＬＰ、プリチャージ信号ＰＣ、反転信号ＦＲ、フレームメモリのＷ／Ｒ（Ｈｉｇｈで書き込み、Ｌｏｗで読み出し）の各信号の相関関係が明らかとされる。
【０１７９】
図２１〜図２４を参照して回路の動作を説明する。
【０１８０】
ＬＰ（１選択期間）信号を基準に説明する。ＬＰ立ち下がり後、フレームメモリにデータが書き込まれるライト期間の後、フレームメモリから同時選択ライン分のデータが読み出されるリード期間がある。このリード期間内に出力データｄａｔａ１〜ｄａｔａ４、ＦＲ信号、ＰＤ０，ＰＤ１信号が確定する。この確定前のデータを消去してリセットするために、確定前から確定後に移行するタイミングでＰＣ（プリチャージ）信号がＬｏｗになる。このＰＣ信号に従い、ＰＣ回路６〜１０内のＰｃｈ・Ｔｒがオンし、ＲＯＭ回路１〜５内のＮｃｈ・Ｔｒがプリチャージされ、Ｈｉｇｈ（Ｖｄｄ）に引き上げられる。この後、データｄａｔａ１〜ｄａｔａ４と、パターン識別信号ＰＤ０，ＰＤ１とがＲＯＭ１〜５でデコードされ、この結果、データ線に印加する電圧レベルを選択する信号（ｓｗ１からｓｗ５）が決定される。
【０１８１】
ここで、従来の一般的なＲＯＭは、プリチャージ用のＰｃｈ・ＴｒがすべてのＮｃｈ・Ｔｒの列毎に必要である。しかし、不一致数判定回路に用いるＲＯＭ回路では、図２２で説明したように、すべての列の出力が同時に変化することはありえない。このため、プリチャージ用のＰｃｈ・Ｔｒは、各ＲＯＭ回路に１個あればよい。つまり、各ＲＯＭ回路に１個づつあるＰＣ回路に１個あれば、十分にプリチャージ動作を行うことができる。このため、本発明では、ＰＣ回路内に１個あるだけである。本発明では、面積比でＮｃｈトランジスタよりも大きなＰｃｈトランジスタの数をさらに減らし、より小型な回路を実現できている。
【０１８２】
以上のように、Ｎｃｈ・Ｔｒだけで構成すること、出力の場合の数により小さくすること、を備えたＲＯＭ回路と、プリチャージ用のＰｃｈ・Ｔｒを１個にするＰＣ回路によって、従来のゲート構成の回路より面積が４０％小さくなることを確認している。
【０１８３】
以上の説明では、４ライン同時選択について説明したが、同時選択ライン数が増加、減少した場合には、ＲＯＭ回路内部の行列の数を増加、減少させれば対応できる。同時選択が４ライン以上の場合、同時選択ライン数よりも、走査パターン識別信号（ＰＤ０，ＰＤ１）は非常に少なくなる。例えば３２ラインの場合、従来では３２本必要な線が、走査パターン識別信号とすると５本で済む。このため配線が減少する。
【０１８４】
次に、実施の形態３に関する変形例について、図２５を用いて説明する。
【０１８５】
図２５の変形例は、図２１に示した不一致数判定回路内のプリチャージ（ＰＣ）信号を遅延線（ポリシリコン線）によって伝え、低消費電力化するものである。
【０１８６】
図２１のＰＣ信号により、Ｐｃｈ・Ｔｒがオンし、Ｎｃｈ・Ｔｒのドレインがチャージアップされる。ＲＡＭ内蔵データ線駆動回路は、不一致数判定回路をデータ線を駆動する出力本の数持っている。このため、プリチャージにより一斉に出力本数分のＮｃｈ・Ｔｒがチャージアップされ、大きな電流が流れる。しかし、このプリチャージ信号を不一致数判定回路すべてに伝えるデータ線に遅延線を用いることで、一斉にチャージアップせず、遅延時間に平均的に電流を流すことで、大きな突入電流が流れることを防止し、より低消費電力なデータ線駆動回路を実現することができる。
【０１８７】
すなわち、図２５に示すように、プリチャージ信号の信号線５０１，５０２をポリシリコンで形成することで、低消費電力化を達成できる。また、プリチャージ用の配線を遅延線にすることで、突入電流を平均化し、低消費電力な不一致数判定回路とすることもできる。
【０１８８】
次に、第４の実施の形態について説明する。
【０１８９】
（実施の形態４）
（Ａ）本実施の形態の特徴
本実施の形態は、データ線駆動回路内部に、外部入力で、データ線に出力するすべての電圧レベルを同じにする電圧オフ回路を備えたことを特徴とする。
【０１９０】
また、データ線駆動回路内部に帰線期間検出回路を持ち、帰線期間検出回路からの帰線期間信号によっても、あるいは外部入力によっても、データ線に出力するすべての電圧レベルを同じにすることができるようにしたことを特徴とするものである。
【０１９１】
（Ｂ）本発明者によって明らかとされた問題点
液晶表示装置が動作状態にあっても、表示に必要のない期間が存在することがある。
【０１９２】
例えば、ＣＲＴの帰線期間に対応する期間、一つのフレーム期間と次のフレーム期間との間の期間、一つのフィールド期間と次の一つのフィールド期間との間の期間、タッチセンサとのインタフェースをとる期間等がある。これらの期間をブランク期間ということにする。そして、これらの期間を代表して適宜、帰線期間ということもある。
【０１９３】
この帰線期間（ブランク期間）中に、上述のデコーダ２５８を通常に動作させておくと、この期間に表示パネルの液晶に種々の電圧が印加され、クロストーク等が発生し、表示に悪影響をおよぼす。
【０１９４】
以下、具体的に説明する。
【０１９５】
通常、コントローラ等から送られてくる液晶駆動用信号の選択期間信号ＬＰの１フレーム間の数は、図４０に示すように、実際の表示を行う選択期間の数より多い。図では、例として２４０本の走査線を持った表示パネルを４ライン同時選択するマルチライン駆動を行う場合を示したものである。４ライン同時選択で、２４０ラインの走査線の表示装置を表示するためには、２４０／４＝６０選択期間で、１回の全面走査が終わる。これを１フィールドとする。４ラインすべての画素を独立に表示するためには、少なくても４フィールド必要である。従って表示には、６０×４フィールド＝２４０選択期間必要である。
【０１９６】
ところが、図４０に示すように、１フレーム期間の選択期間の数は２４５となっており、表示に必要な選択期間（２４０）よりも多い数になっている。
【０１９７】
これは、ＣＲＴ等の別のタイプの表示装置と表示制御を共通にすることを目的として、ＣＲＴ上の走査が終了し初期の走査線に戻るための期間（帰線期間）分に対応させ、選択期間を追加しているためである。
【０１９８】
また、表示を行うコントロール時、表示データを作るＣＰＵなどと表示データの入出力の調整上、選択期間の数が多くなることもある。上述の帰線期間は、パネルの表示には必要の無い期間であり、この間に表示パネルの液晶に印加される電圧は、表示に悪影響を及ぼす。
【０１９９】
従来のＭＰＸ駆動では、帰線期間の走査線の電位が非選択つまり、ゼロ電位になっていれば、データ線がＶMY1、ＶMY2のどちらの電位になっていても、液晶にかかる実効電圧が同じであるため、コントラストを低下させる（ＯＮ／ＯＦＦの電圧比を低下させる）ものの、選択電位によって大きく表示が異なることは無い。
【０２００】
しかし、マルチライン駆動を行う場合、ＭＰＸ駆動に対して、データ線の選択電位が大きく、選択する電位の数も多い。つまり、同時に選択する走査線の本数が、ｈ本（ｈは整数）とするとｈ＋１の電圧レベルがデータ線側に必要になる。このため、帰線期間にデータ線が選択する電位によって、表示が大きく異なる。
【０２０１】
例えば、隣のデータ線と違う選択電位が帰線期間にデータ線に印加されると、クロストークのように見える。従来のＭＰＸ駆動とは違い、たとえ全体（２４５Ｈ）の僅かな期間（５Ｈ）であっても、はっきり表示に悪影響を及ぼし、クロストークとして観測できる課題があることを本出願人は発見した。
【０２０２】
つまり、従来のＭＰＸ駆動では、帰線期間の走査線の電位が非選択つまり、ゼロ電位になっていれば、図３９Ａに示すように、データ線がＶMY1、ＶMY2のどちらの電位になっていても、液晶にかかる実効電圧が同じである。したがって、コントラストは低下するものの、選択電位によって大きく表示が異なることは無い。
【０２０３】
しかし、マルチライン駆動を行う場合は、図３９Ｂに示すように、ＭＰＸ駆動に対してデータ線の選択電位の絶対値が大きく、かつ選択する電位の数も多い。このため、帰線期間にデータ線が選択する電位によって、表示が大きく異なる。
【０２０４】
例えば、隣のデータ線と違う選択電位が帰線期間にデータ線に印加されると、クロストークのように見える。従来のＭＰＸ駆動とは違い、たとえ全体（２４５Ｈ）の僅かな期間（５Ｈ）であっても、はっきり表示に悪影響を及ぼし、クロストークとして観測できることがわかった。
【０２０５】
（Ｃ）本実施の形態の内容
図２９に本実施の形態のデータ線駆動回路の全体構成を示す。
【０２０６】
図２９の構成の特徴は、ディスプレイオフ（ＤＳＰ＿ＯＦＦ）信号をデコーダ２５８に入力し、帰線期間において、データ線に印加する電圧を一定にすることである。データ線に印加する電圧を一定にするために、デコーダ２５８内に電圧オフ回路２６６が設けられている。
【０２０７】
まず、ディスプレイオフ（ＤＳＰ＿ＯＦＦ）信号を、帰線期間検出回路を介することなく、直接的に電圧オフ回路２６６に入力する場合について説明する。この場合、図２９のスイッチ８０００は、（ａ）側に切り替えられる。図２に示されるモジュールコントローラ２３４０がディスプレイオフ（ＤＳＰ＿ＯＦＦ）信号を生成し、このディスプレイオフ（ＤＳＰ＿ＯＦＦ）信号が電圧オフ回路２６６に直接に入力される。
【０２０８】
電圧オフ回路の構成について説明する。
【０２０９】
図３０Ａ，図３０Ｂは、１出力に対応する電圧オフ回路の回路構成の例である。仮に１６０出力ならば、図３０Ａ，図３０Ｂの回路が並列に１６０個並ぶことになる。
【０２１０】
図３０Ａは４ライン同時選択の場合、図３０Ｂは、３ライン同時の場合の電圧オフ回路を示す。
【０２１１】
図３０Ａに示すように、４ライン同時選択の場合、不一致数判定回路から５レベルの電位（ＶY1〜ＶY5）を選択する信号ｓｗ１〜ｓｗ５が出力され、電圧オフ回路に入力される。つまり、ｓｗ１、ｓｗ２、ｓｗ４、ｓｗ５の各信号はＡＮＤゲート２７００，２７１０，２７３０，２７４０にそれぞれ入力される。また、ＳＷ３信号は、オアゲート２７２０に入力される。
【０２１２】
一方、外部信号ＤＳＰ＿ＯＦＦが、ＡＮＤゲート２７００，２７１０，２７３０，２７４０に共通に入力される。また、オアゲート２７２０には、ＤＳＰ＿ＯＦＦ信号の反転信号が入力されている。
【０２１３】
つまり、ＤＳＰ＿ＯＦＦ信号がＨｉｇｈならば、ｓｗ１〜ｓｗ５信号はそのまま出力されるが、ＤＳＰ＿ＯＦＦ信号がＬｏｗならば、ｓｗ３信号だけがＨｉｇｈになる。このため、ＤＳＰ＿ＯＦＦ信号をＬｏｗにすることで、Ｈｉｇｈになったｓｗ３に接続されている電圧セレクタによって、データ線にＶY3（図３９Ｂ参照）が印可される。
【０２１４】
４ライン同時選択の場合は、走査線の非選択レベルのゼロ電位と同じＶx3が帰線期間にデータ線に印加されることで、液晶に電圧が印加されず、クロストークを防止できる。
【０２１５】
４ラインなど偶数の同時選択ラインの場合には、走査線側の非選択レベルと同じ電位をデータ線側でも選択可能であり、この電位を帰線期間にデータ線が選択することが望ましい。しかし、３、５、７ライン同時選択など奇数のライン数の場合には、走査線の非選択レベルと同じ電位レベルが、通常データ線の電圧レベルにはない。この場合の対応策として、以下の２つの方法がある。
【０２１６】
１）走査側の非選択レベルをデータ線駆動回路に入力し、帰線期間に非選択レベルをデータ線が選択する。
【０２１７】
２）走査側の非選択レベルに最も近い電位レベルを、帰線期間にデータ線が選択する。
【０２１８】
３ライン同時選択で１）の方法を実現するには、図３０Ａに示される４ライン選択用回路のｓｗ３信号（ＶY3に対応する選択信号）をＨｉｇｈにし、かつデータ線駆動電位ＶY1、ＶY2を３ライン時の電圧に変更し、ＶY4、ＶY5を３ライン時のＶY3、ＶY4に変更すればよい。
【０２１９】
一方、２）の方法を実現するには、図３０Ｂの回路図を採用する。これは、４つある電圧レベル（ＶY1、ＶY2、ＶY3、ＶY4）のＶY2を、帰線期間において選択する回路になっている。
【０２２０】
以上示したように、奇数の同時選択の場合にも、クロストークを無くすことができる。
【０２２１】
次に、図２９において、ディスプレイオフ（ＤＳＰ＿ＯＦＦ）信号を帰線期間検出回路２７２を介して電圧オフ回路２６６に入力する場合について説明する。
【０２２２】
この場合は、図２９のスイッチ８０００は（ｂ）側に切り替えられ、ディスプレイオフ（ＤＳＰ＿ＯＦＦ）信号は帰線期間検出回路２７２に入力される。
【０２２３】
帰線期間検出回路２７２は、図３１に示すように、フレーム信号ＹＤとフィールド信号ＦＳと外部入力のＤＳＰ＿ＯＦＦ信号を入力とする。帰線期間検出回路２７２は、仮に、外部入力のＤＳＰ＿ＯＦＦ信号がない場合でも、自分でＤＳＰ＿ＯＦＦ信号に相当する信号を生成する機能をもつ。
【０２２４】
図３１は、帰線期間検出回路２７２の回路構成例を示す図であり、図３２は帰線期間検出回路２７２の動作を示すタイミングチャートである。
【０２２５】
帰線期間検出回路２７２は、ＦＳ信号をカウントし、ＹＤによってリセットされる３ビットのカウンタになっている。４ライン同時選択の場合、４フィールドが表示に必要である。
【０２２６】
ＦＳ信号によって、各フィールドが区別されているため、カウンタの最終３ビットの出力Ｑ３がＨｉｇｈとなる期間が帰線期間となる。このカウンタ出力Ｑ３と外部入力のＤＳＰ＿ＯＦＦのＮＯＲをとることで、外部入力も可能であり、しかも、帰線期間をコントローラ等の外部装置で作る必要もないデータ線駆動回路とすることができる。
【０２２７】
図３１の帰線期間検出回路２７２を用いる場合には、ＮＯＲゲート２８３０がＨｉｇｈの時、データ線駆動電圧としてＶY3を選択するようにする。
【０２２８】
帰線期間検出回路２７２は、ＹＤとＦＳとＤＳＰ＿ＯＦＦ信号が入力されていれば動作するため、ＲＡＭを搭載しているデータ線駆動回路だけでなく、外部からデータを逐次入力するタイプのデータ線駆動回路にも適用可能である。
【０２２９】
次に、実施の形態４に関する変形例について説明する。
【０２３０】
図３３は、帰線期間検出回路２７２の他の構成例を示す図であり、帰線期間検出回路がより小型化されている。
【０２３１】
図３３の構成では、帰線期間検出回路２７２は、リセット付きＤフリップ・フロップ（ＤＦＲ）３個で構成されている。
【０２３２】
また、図３４に示すように、帰線期間検出回路２７２は、行アドレスレジスタ２５７のアドレス値のデコードによって帰線期間を検出する構成とすることができる。この場合の帰線期間検出回路２７２は、図３５に示すように、行アドレスレジスタ２５７からアドレス信号（ＲＡ信号）を受け取り、デコーダ２８５０によって、帰線期間の２４１Ｈから２４５Ｈまでを検出する。アドレス信号（ＲＡ信号）は、８ビット（ＲＡ１〜ＲＡ７）ある。このうち、上位４ビットのＡＮＤをとることで、０から始まるアドレス値の２４０（２４１Ｈ期間）以上を検出できる。また、４入力ＡＮＤゲート１個で構成できるため回路をコンパクト化できる。
【０２３３】
また、図３６に示すように、不一致数検出回路と電圧オフ回路の機能をまとめた電圧決定回路２６７によって、帰線期間の電圧を一定レベルにする構成とすることもできる。
【０２３４】
図３７は、４ライン同時選択の場合のゲート構成とした電圧決定回路２６７の回路図である。
【０２３５】
走査パターン発生回路９１において、Ｃ１〜Ｃ４の走査パターン信号のレベルが決められる。４つのEX_ORゲート９２〜９５によって、フレームメモリから出力される４ライン分の画像データと走査パターンとの不一致を検出し、アダー回路９６で３ビット（Ｄ2、Ｄ1、Ｄ0）の不一致数へと変換される。この３ビットの不一致数は、デコード回路９７において、５レベルの電位（ＶY1〜ＶY5）を選択する信号ｓｗ１〜ｓｗ５にデコードされる。このデコード回路９７には、Ｄ＿ＯＦＦ信号が入力されており、この信号がＬｏｗの場合には、信号ｓｗ３だけがＨｉｇｈになりＶY3が選択される。Ｄ＿ＯＦＦ信号がＨｉｇｈの場合には、検出した不一致数に応じた電圧レベルが選択される。
【０２３６】
また、実施の形態３で説明したように、電圧決定回路２６７をＲＯＭにより構成することも可能である。
【０２３７】
図３８は、電圧決定回路２６７の構成を示している。
【０２３８】
電圧決定回路２６７は、ＲＯＭ６０１〜６０５とＰＣ回路６０６〜６１０によって構成されている。この構成の詳細は 図２１，図２２を用いて先に説明してあるので省略する。
【０２３９】
このＲＯＭ回路６０１〜６０５に、ディスプレイオフ信号（Ｄ＿ＯＦＦ信号）を入力し、Ｄ＿ＯＦＦ信号がＬｏｗの場合は、ＶY3を選択し、Ｄ＿ＯＦＦ信号がＨｉｇｈの場合は、不一致数によって電圧を決定するようにする。
【０２４０】
Ｄ＿ＯＦＦ信号がＬｏｗの場合には、Ｄ＿ＯＦＦ信号に接続されたＮチャンネルトランジスタがすべてオフし、ＲＯＭ回路の出力はＨｉｇｈとなり、Ｖx5は選択されない。
【０２４１】
なお、ＲＯＭ６０３だけがＤ＿ＯＦＦ信号のレベルがＬｏｗの場合、通常の出力を遮断し、Ｖｓｓ（Ｌｏｗ）につながる経路を作ることにより、Ｌｏｗレベルの出力もできる。
【０２４２】
以上説明したように、本実施の形態によれば、マルチライン駆動方法を採用する場合でも、データ線駆動電圧の電圧レベルをすべて同じにすることにより、クロストークを無くすことができる。
【０２４３】
次に、第５の実施の形態について説明する。
【０２４４】
（実施の形態５）
（Ａ）本実施の形態の特徴
本実施の形態は、走査線駆動回路（Ｘドライバ）に関する。本実施の形態によれば、高周波クロックを必要とせずに低消費電力で動作し、かつ、シフトレジスタの段数をｍ／ｈ（ｍは走査出力の数、ｈは同時選択される走査線の数）とし、より低消費電力で、小型にした走査線駆動回路（Ｘドライバ）を提供することができる。
【０２４５】
（Ｂ）本発明者によって明らかとされた問題点
図５９は本発明者によって本発明前に検討された走査線駆動回路（Ｘドライバ）の構成を示す図である。
【０２４６】
図５９に示されるように、走査線駆動回路（Ｘドライバ）は、例えば、３つのＩＣチップ９０００，９０１０，９０２０を縦列接続（カスケード接続）して構成される。ＩＣチップ９０００が先頭チップであり、ＩＣチップ９０１０，９０２０が従属チップである。図中、ＦＳはキャリー信号を出力する端子であり、ＦＳＩはキャリー信号を受ける端子である。ＩＣチップ９０２０から出力されるキャリー信号は先頭チップ９０００に帰還されるようになっている。
【０２４７】
２本の走査線を同時に駆動する場合の、ＩＣチップ９０００の内部構成例を図５１に示す。図５１に記載されるように、走査線駆動回路を構成するＩＣチップは、コード発生部１２０１と、第１のシフトレジスタ１２０２と、第２のシフトレジスタ１２０３と、レベルシフタ１２０４と、デコーダ１２０５と、電圧セレクタ１２０６とを有する。
【０２４８】
走査線の駆動電圧は、例えば、選択時には「＋Ｖ１」あるいは「−Ｖ１」であり、非選択時には「０」であり、よって合計で３レベルである。なお、「Ｖ１」、「−Ｖ１」は図３９Ｂの「Ｖx1」「−Ｖx1」と同じ意味である。したがって、これら３レベルの中から一つを選ぶためには、２ビットの制御情報が必要であり、これに対応させて、図５１では２段のシフトレジスタ１２０２，１２０３が設けられている。
【０２４９】
また、走査線はＸ１〜Ｘｎまでｎ本あるため、シフトレジスタ１２０２，１２０３のそれぞれのビット数はｎビットである。例えば、一つのＩＣチップが担当する走査線の総数が１２０本ならば、シフトレジスタ１２０２，１２０３のビット数は１２０ビットである。
【０２５０】
また、４ライン同時駆動の場合のＩＣチップの構成は、例えば、図５２のようになり、同時に駆動する走査線の本数が増えれば増えるほど、シフトレジスタの容量が増大する。
【０２５１】
（Ｃ）本実施の形態の内容
図４１は、液晶表示装置の全体構成を示す図である。本実施の形態の走査線駆動回路２２００では、従来と異なり、１つのシフトレジスタ１０２のみでよい。しかも、シフトレジスタ１０２のビット数は、ｎ／ｈ（ｎは走査線の総数であり、ｈは同時に駆動する走査線の数である）でよく、従来に比べて格段に回路構成が簡素化される。
【０２５２】
これは、走査線を選択するために必要なデータと、走査線に供給する電圧を決定するために必要なデータとを分離して処理するようにした結果である。
【０２５３】
つまり、従来は、何本目の走査線を駆動するかという情報と、どのような駆動電位で駆動するかという情報をまとめてシフトレジスタに記憶させていた。
【０２５４】
これに対し、本実施の形態は、ＭＬＳ駆動が隣接するｈ本の走査線群を順番に駆動することに着目し、ｈ本の走査線群を一本の走査線として考える。このように考えると、駆動する走査線を指定するための情報を格納するシフトレジスタのビット数はｎ／ｈ（ｎは走査線の総数であり、ｈは同時に駆動する走査線の数である）で足りる。
【０２５５】
一方、駆動電圧を指定するデータは、コード発生部から簡単に生成することができ、そして、その駆動電圧を指定するデータと走査線を指定するためのデータとをデコーダに入力してデコードすれば、従来と同様な走査線制御信号を生成できる。デコーダは図５１に示すように従来から存在するものを少し改良すれば足り、よって、シフトレジスタのビット数を削減した分だけ、回路の簡素化が図れる。
【０２５６】
つまり、図４１に示すように、シフトレジスタ１０２から出力されるデータは４本の走査線が組になっている１グループを順に選択するための選択データであり、一方、選択された１グループの４本の走査線について、電圧出力のＶ1を選択するか、-Ｖ1を選択するかのデータＤ０〜Ｄ３は、デコーダ１０３にパラレルに入力する。この構成によって、シフトレジスタのビット数を３０ビットとしている。よって、消費電力が減少し、回路規模も小さくできる。
【０２５７】
（Ｄ）本実施の形態の具体的な回路構成
４ラインの走査線を同時に選択し、１個のＩＣチップで１２０本の走査線を駆動する場合について、具体的に説明する。
【０２５８】
図４２は図４１の走査線駆動回路２２００の具体的な回路図である。コード発生部１０１は、ＹＤ信号でリセットされ、選択パルスＬＰをカウントするカウンタ２０１と、カウンタ２０１のアドレスとＦＲ信号によってデータＤ0、Ｄ1、Ｄ2、Ｄ3を出力するＲＯＭで構成されるパターンデコーダ２０２と、このデータをラッチするラッチ２０３と、ＬＰ信号をクロックとして動作するバッファ用インバータ２０４、２０５と、先頭チップ識別信号ＭＳ，ＹＤ信号および，ＦＳＩ信号からシフトレジスタに入力するためのデータＳＤを生成する回路２０６と、遅延線２０７とによって構成されている。
【０２５９】
次に、デコーダ１０３，レベルシフタ１０４，電圧セレクタ１０５について説明する。図４２に示される回路は、先頭の４走査線（Ｘ１，Ｘ２，Ｘ３，Ｘ４）に出力する回路を示したものである。
【０２６０】
シフトレジスタの先頭の出力をＳＨ１とする。このＳＨ１は、各デコーダに共通に入力される。データＤ1、Ｄ2、Ｄ3、Ｄ4は、デコーダ１０３に入力される。強制的に電圧を０電位にするためのＤＯＦＦ信号も、デコーダ１０３に入力されている。
【０２６１】
デコーダ１０３によってデータ（Ｄ0、Ｄ1、Ｄ2、Ｄ3）がデコードされ各電圧のスイッチ信号になった後、レベルシフタ１０４、電圧セレクタ１０５によって＋Ｖｘ１，０，−Ｖｘ１が選択され各々Ｘ1,Ｘ2,Ｘ3,Ｘ4に出力される。
【０２６２】
ロジック動作をまとめて示すと、ＳＨ１は、Ｙ１からＹ４が選択されているか（Ｈｉｇｈ）、非選択か（Ｌｏｗ）を示している信号である。ＳＨ１がＬｏｗの場合には、Ｄ０からＤ３の信号のＨｉｇｈ、Ｌｏｗに関わりなく、Ｙ１からＹ４の出力電位が決定する。例えば、Ｄ０がＨｉｇｈの場合は、Ｙ１は、Ｖ１を、Ｄ０がＬｏｗの場合には、−Ｖ１を出力する。同様に、各々Ｄ１からＤ３に応じて、Ｙ２からＹ４の電圧が決定される。
【０２６３】
図４３は、４ラインの走査線を同時に選択する場合のタイミングチャートである。
【０２６４】
１フレーム期間を２４０走査期間（ＬＰ）とする。この場合、図５９で示したＩＣチップは２個、カスケード接続されている。先頭チップにＹＤ信号が入力されると、ＳＨ１信号が最初に１ＬＰ期間だけHighになる。
【０２６５】
シフトレジスタ１０２によって、１ＬＰ毎にデータがシフトされていく。２４０本の走査線を、１回、全部走査し終わるためには６０個の選択パルスＬＰが必要であり、これを１フィールドとする。
【０２６６】
１フィールドの走査が終了すると、カスケード接続された従属チップのＦＳ信号が、先頭チップのＦＳＩ信号として図４３に示すように入力される。このことで、再びＳＨ１信号がHighになり、再び４本ずつの走査線が順に選択される動作が始まる。
【０２６７】
以上のようにして２フィールド、３フィールド、４フィールドと選択され１フレームの動作を終了する。１フレーム以降の動作は、以上説明した動作のくり返しとなる。
【０２６８】
以上、４本の走査線を同時に選択する場合を説明したが、本発明は、これに限定されるものではなく、２本の同時選択の場合には、シフトレジスタは、６０段、８本の同時選択の場合には、１５段として構成できる。同時選択する走査線の数が２本以上のものに適用できることは明白である。
【０２６９】
次に、実施の形態５に関する変形例について説明する。
【０２７０】
図４４は変形例の構成を示す。図４１では、レベルシフタ１０４が、デコーダ１０３の後段にあった。図４４では、レベルシフタ５０３の後段に、デコーダ５０４がある構成としている。
【０２７１】
レベルシフタ５０３への入力は、シフトレジスタ５０２の出力（ＳＨ１〜ＳＨ３０）の３０個信号と、コード発生部５０１からのデータ（Ｄ０〜Ｄ３）の４個の信号になる。このため、レベルシフタのビット数の総計は、３４ビットで済む。図４１では１２０×３＝３６０ビットのレベルシフタが必要であるため、さらに回路の簡素化が可能である。
【０２７２】
図４５は、他の変形例の構成を示す。
【０２７３】
図４５では、コード発生部６０１の内部を、レジスタコントローラ６０１とパターンデコーダ６０２とに分けている。
【０２７４】
パターンデコーダ６０２は、走査電圧パターンデータＰＤ１，ＰＤ０を入力する入力端子を有している。
【０２７５】
走査パターンデータＰＤ１，ＰＤ０はデータ線駆動回路（Ｙドライバ）２１００から送られてくる。
【０２７６】
データ線駆動回路（Ｙドライバ）２１００の不一致検出回路において、使用するパターンの変更を行った場合でも、その走査電圧パターンの変更がパターンデータＰＤ１，ＰＤ０として走査線駆動回路（Ｘドライバ）に通知されるため、走査線駆動回路（Ｘドライバ）の回路構成を変更をしなくても、データ線駆動回路（Ｙドライバ）２１００において使用される走査パターンに対応して、列パターンの出力の順番の変更が可能である。このことについては、後述する実施の形態６において、詳しく述べる。
【０２７７】
また、パターンデコーダ２０２の前段に必要であったカウンタ２０１が不要になり、パターンデコーダ自身も、例えば２４０個の選択パルスＬＰを数える必要が無くなり、４つのパターンのみを区別できればよいため小型になり、液晶駆動装置をさらに小型化できる利点がある。
【０２７８】
図４６、図４７にパターンデコーダ６０２の回路例を示す。また、図４８Ａ，４８Ｂに、走査パターンを摸式的に示す。
【０２７９】
図４６のパターンデコーダ６０２は、図４８Ａの走査電圧パターンをデコードし、図４７のパターンデコーダ６０２は、図４８Ｂの走査電圧パターンをデコードするものである。
【０２８０】
図４８Ａの走査電圧パターンを用いて表示を行う場合を説明する。図４８Ａの走査電圧パターンは、選択される４本の走査線の選択電圧を摸式的に示したものであり「＋」は「Ｖ１」を、「−」は「−Ｖ１」を意味する。
【０２８１】
例えば、１フィールド目に選択する走査線は、すべてＶ１を選択する。２フィールド目に選択する１、２本目は、Ｖ１を３、４本目は、−Ｖ１を選択する。
【０２８２】
しかし、このように１フィールド分すべて同じパターンで選択し、表示を行うとクロストークや、フリッカの原因になることが解っている。このため、１フィールド目から始まり、順に４フィールド目のパターンになる表示を１から１６ラインの走査線に適用し、２フィールド目から始まり、順に３、４、１フィールド目のパターンになる表示を次の１７から３２ラインの走査線に適用するような出力電圧パターンで表示する場合がある。
【０２８３】
この場合には、１から１６ラインは、最初の４個の選択パルスＬＰで選択され、１７から３２ラインは、次の４個のＬＰで選択されるため、図４６のパターンデコーダの入力端子ＰＤ１，ＰＤ０に、４ＬＰ毎にパターンを区別する信号を入力するだけで、以上に説明した表示が可能になる。
【０２８４】
図４８Ｂの走査電圧パターンに変更したい場合には、図４７に示すようにパターンデコーダのＡＮＤゲートの入力を変更するだけで簡単に変更可能である。また、ＦＲ信号によって、「Ｖ１」と「−Ｖ１」を交互に選択する交流駆動も可能である。
【０２８５】
以上、ゲート回路によるパターンデコーダ回路を説明したが、ＲＯＭによって構成しても同様の効果がある。
【０２８６】
図４９は他の変形例を示す。
【０２８７】
図４９の変形例は、図４５に示すレジスタコントローラ６０１の内部構成を示す回路図である。また、図５０は、図４５の回路の動作を示すタイミングチャートである。
【０２８８】
１フレーム期間が選択パルス（ＬＰ）２４０個分に相当する場合には、図４３で示したように、正常に１フレーム期間に各走査線が４回選択され、電圧Ｖ1か、０か、−Ｖ1が印加される。しかし、帰線期間を含む場合（図５０の１フレームが２４５個のＬＰに相当する場合）には、表示が乱れてしまう。
【０２８９】
これは、帰線期間中でもカウンタのカウントが進行し、走査線の選択動作が再開されるために、不要な電圧が液晶表示パネルに印加されるためである。この表示を正常にするためには、帰線期間中は、外部から強制的にＤＯＦＦ信号を入力し、ＳＤ信号の電位を０Ｖとする必要がある。
【０２９０】
図４９では、外部から強制的にＤＯＦＦ信号を入力する手間を省くため、帰線期間処理回路１００１を付加している。
【０２９１】
図４９の帰線期間処理回路１００１の動作を、図５０のタイミングチャートを用いて説明する。図５０では、駆動する走査線の本数を２４０本とし、１フレーム期間を選択パルス（ＬＰ）２４５個分に相当する期間とし、帰線期間を選択パルス（ＬＰ）５個分に相当する期間としている。
【０２９２】
走査線の総数が２４０本であるため、１２０個の出力をもつＩＣチップを２個カスケード接続する。この先頭チップのＦＳＩ、ＦＳなどの変化のタイミングが図５０に示されている。
【０２９３】
まず、ＹＤ信号が入力されると、図示されていないＬＰ信号によって走査が始まる。３０ＬＰまでで、先頭チップの１２０出力の走査を終え、ハイレベルのＦＳ信号がカスケード接続されている従属チップに入力される。従属チップの走査が終了すると、従属チップのハイレベルのＦＳ信号が先頭チップのＦＳＩ信号として入力され、１フィールドから２フィールドの走査に移る。以上の動作をくり返し、４フィールドまで走査を行う。
【０２９４】
この時、帰線期間処理回路１００１中のＱ１０、Ｑ２０、Ｑ３０の各信号は、ＹＤ信号によってリセットされLowになった後、各々１フィールド目、２フィールド目、３フィールド目でのＦＳＩ信号の立ち上がりでHighとなる。Ｇ１０信号は、Ｑ３０信号をラッチする信号である。このＧ１０信号によって、帰線期間中の時刻ｔ４にはＦＳＩ信号は図４９のアンドゲート１００２を通過せず、これにより、帰線期間中における不要な表示が防止される。
【０２９５】
次に、本発明の第６の実施の形態について説明する。
【０２９６】
（実施の形態６）
ＭＬＳ駆動法を実施する場合において、同時駆動する走査線の本数（ｈ）の決定ならびに走査電圧パターンの選択は、最も基本的かつ重要な事項である。本実施の形態では、前掲の実施の形態１〜５の回路構成を用いて液晶表示装置を構成する場合において採用することが好ましい、同時駆動ライン数ならびに走査電圧パターンについて説明する。
【０２９７】
（Ａ）本発明者の検討によれば、回路の複雑化防止や消費電力の削減，クロストークの防止等の観点から、同時選択ライン数は４本（ｈ＝４）が好ましい。また、４本同時駆動の場合の走査電圧パターンとして、図６０Ａ（図２８Ｂ，図４８Ｂ）に示すように、４本を選択するための４つの選択パルスのうち、一つの選択パルスの極性が他の３つの選択パルスの極性とは反対になるようなパターンを採用するのが好ましい。例えば、図６０Ａでは、１列目のパターン（縦のパターン）が、（＋，＋，−，＋）となっている。
【０２９８】
このようなパターンを採用すると、例えば、１本のデータ線上に位置する画素を全部オンさせるような表示を行うと、実質的に、１フレーム期間中において画素に、均一に選択電圧を印加したことになる。また、１フレーム期間内の輝度変化も抑制される。このため、白い画面中に黒い文字を表示する場合等において、ちらつきを低減し、コントラストを向上させ、高画質化を図ることができる。さらに、フレーム階調法による階調表示を行う場合にも有利である。
【０２９９】
上述の走査電圧パターンによるＭＬＳ駆動を実現するためには、図２１に記載されるデータ線駆動回路（Ｙドライバ）内のＲＯＭ（デコーダ）５を、例えば、図６１に示すような構成とすればよい。また、これに対応させて、図４２に示される、走査線駆動回路（Ｘドライバ）１０１内のパターンデコーダ（ＲＯＭ）２０２も、図６１に示すような構成とすればよい。なお、図６０Ｃに示すように、各行のパターン（横のパターン）でみた場合、１つの選択パルスの極性が他の選択パルスの極性と異なるようにしても、同じ効果が得られる。
【０３００】
（Ｂ）走査電圧パターンを周期的に変化させると、ＭＬＳ駆動に伴う高周波成分および低周波数成分の発生が少なくなり、クロストークやフリッカーが、さらに低減される。このことについては、図４５を用いて、実施の形態５でも説明されている。
【０３０１】
走査電圧パターンを周期的に変化させる技術について、具体的に説明する。図６０Ｂに示すように、各列のパターンをａ，ｂ，ｃ，ｄとする。
【０３０２】
図６２Ｂに示すように、１フレーム期間が４つのフィールド期間からなり、かつ一つのフィールド期間中に全部の走査線を１回選択する駆動方式を採用する場合、一つのフィールド期間中において異なる複数の走査電圧パターンを用いて走査線の駆動を行うとよい。つまり、図６２Ｂに例示される、ａａｂｂｃ、ｂｂｃｃｄ、ｃｃｄｄａ、ｄｄａａｂと周期的に変化するパターンや、ａｂｃｄａ，ｂｃｄａｂ，ｃｄａｂｃ，ｄａｂｃｄと周期的に変化するパターンを採用することができる。これにより、１フレーム期間における液晶パネルの輝度変化が抑制され、画像のちらつきが防止され、クロストークの発生も低減する。
【０３０３】
仮に、図６２Ａに示すように、一つのフィールド期間内では一つのパターンを使用する場合には、図６２Ｂの場合に比べ、高周波成分および低周波数成分が発生しやすくなる。
【０３０４】
上述の走査電圧パターンを周期的に変化させる方法を実現するためのシステム構成が図６３に示されている。
【０３０５】
図６３の特徴の一つは、データ線駆動回路（Ｙドライバ）９３００から走査線駆動回路（Ｘドライバ）２２００にパターンデータ信号（パターン識別信号）ＰＤ０，ＰＤ１を送ることにより、走査電圧パターンの変更を、データ線駆動回路（Ｙドライバ）９３００への制御信号の入力のみで行えることである。パターンデータ信号ＰＤ０，ＰＤ１を用いた走査線駆動回路（Ｘドライバ）２２００側の動作については、図４５〜図４７を用いて、実施の形態５において詳細に説明してある。
【０３０６】
また、図６３のシステムの特徴の一つは、走査線駆動回路（Ｙドライバ）２２００からキャリー信号（ＦＳ信号）を、フィールド識別信号（ＣＡ信号）としてデータ線駆動回路（Ｙドライバ）９３００に送信することにより、走査線駆動回路（Ｘドライバ）２２００とデータ線駆動回路（Ｘドライバ）９３００との間の情報伝達が簡単に行えることである。つまり、特別な制御信号を新たに付加する必要がない。
【０３０７】
図６５は、走査電圧パターンを周期的に変化させるための、パターンデータＰＤ０，ＰＤ１を生成する回路の構成例を示す図である。
【０３０８】
この回路は、アドレスカウンタ９５００と、セレクタ９５１０と、２分周回路として機能する２つのＤ型フリップフロップ９５２０，９５３０と、ロジック回路９５４０，９５５０と、２つのＤ型フリップフロップ９５６０，９５７０と、排他的論理和回路９５８０とを有している。
【０３０９】
図６５の回路は、図６４に示されるようなタイミングで動作する。
【０３１０】
セレクタ９５１０は、例えば、外部からの制御信号によってアドレスカウンタ９５００から送られてくる複数種のクロックのうちのいずれかを選択して出力する。このセレクタ９５１０から出力されるクロックは、２つのＤ型フリップフロップ９５６０，９５７０の動作クロックとして機能する。
【０３１１】
走査線駆動回路から送られてくるフィールド識別信号ＣＡと、フレーム期間の開始を示すＹＤ信号は、２つのＤ型フリップフロップ９５２０，９５３０により分周され、この結果、周期が異なる２つのクロック信号ＣＣ１とＣＣ２が形成され、これらのクロック信号ＣＣ１とＣＣ２に基づき、パターンデータＰＤ０，ＰＤ１が生成される。
【０３１２】
そして、図６４の下側に示すように、パターンデータＰＤ０，ＰＤ１の電圧レベルの組合せに応じて、図６２Ｂに示したａ〜ｄのいずれかのパターンが選択されることになる。つまり、ＰＤ０，ＰＤ１が共にローレベルのときはパターン「ａ」が選択され、ＰＤ０がハイレベルでＰＤ１がローレベルのときにパターン「ｂ」が選択され、ＰＤ０がローレベルでＰＤ１がハイレベルのときにパターン「ｃ」が選択され、ＰＤ０，ＰＤ１が共に、ハイレベルのときはパターン「ｄ」が選択される。
【０３１３】
以上説明したように、図６３や図６５の構成を採用することにより、走査電圧パターンを周期的に変化させながら、ＭＬＳ駆動を行うことが可能となる。そして、本実施の形態の液晶駆動方法によって液晶を駆動すると、応答性が高い液晶ディスプレイを用いて階調表示を行う場合でも、クロストークやチラツキの少ない表示品質の高い階調表示が可能となる。
【０３１４】
したがって、本実施の形態の液晶表示装置をパーソナルコンピュータ等の機器における表示装置として使用すれば、製品の価値が向上する。
【０３１５】
なお、本発明は、上述の実施の形態に限定されるものではなく、種々に変形できる。例えば、走査線の選択電圧もしくは非選択電圧としては、種々の電圧レベルを採用できる。
【図面の簡単な説明】
【図１】図１は、本発明の概要を説明するための図である。
【図２】図２は、本発明の表示装置の全体構成を示す図である。
【図３】図３Ａは、データ線を駆動するための回路の一つの配置例を示す図であり、図３Ｂは、データ線を駆動するための回路の他の配置例を示す図である。
【図４】図４Ａは、従来のフレームメモリへのアクセス技術を使用した場合の不都合を説明するための一つの図であり、図４Ｂは従来技術の不都合を説明するための他の図である。
【図５】図５Ａは、従来のフレームメモリへのアクセス技術を説明するための図であり、図５Ｂは、本発明の第１の実施の形態におけるアクセス技術を説明するための図である。
【図６】図６Ａは、従来のフレームメモリへのアクセス技術を説明するための図であり、図６Ｂは、本発明の第２の実施の形態におけるアクセス技術を説明するための図である。
【図７】図７は、図６Ｂに示す第２の実施の形態のフレームメモリに対するアクセス技術により、不都合が解消される理由を説明するための図である。
【図８】図８は、図６Ｂに示すようなフレームメモリに対するアクセスを実現すための回路構成を示す図である。
【図９】図９は、図８における入力バッファ回路２０１１の動作を示すタイミングチャートである。
【図１０】図１０は、同じく、図８における入力バッファ回路２０１１の動作を示すタイミングチャートである。
【図１１】図１１は、図８における入力バッファ回路２０１１の一部の回路構成の一例を示す図である。
【図１２】図１２は、図１１の回路の動作を示すタイミングチャートである。
【図１３】図１３は、図８における入力バッファ回路２０１１の一部の回路構成の他の例を示す図である。
【図１４】図１４は、図１３の回路の動作を示すタイミングチャートである。
【図１５】図１５は、同じく図１３の回路の動作を示すタイミングチャートである。
【図１６】図１６は、図８における入力バッファ回路２０１１の一部の回路構成のさらに他の例を示す図である。
【図１７】図１７は、図１６の回路の動作を示すタイミングチャートである。
【図１８】図１８は、３本の走査線を同時選択する場合の表示装置の制御例を示すタイミングチャートである。
【図１９】図１９は、本発明の第３の実施の形態に関する回路を示す図である。
【図２０】図２０は、図１９の回路の、より具体的な構成を示す図である。
【図２１】図２１は、本発明の第３の実施の形態の特徴（デコーダをＲＯＭにより構成したこと）を説明するための回路図である。
【図２２】図２２は、図２１に示されるＲＯＭの構成例を示す図である。
【図２３】図２３は、図２１のプリチャージ回路１０の回路構成の一例を示す回路図である。
【図２４】図２４は、図２１に示されるＲＯＭの動作を示すタイミングチャートである。
【図２５】図２５は、図２１に示されるＲＯＭのプリチャージ（ＰＣ）信号の伝達線の特徴を示す図である。
【図２６】図２６は、従来のデコーダの構成を示す図である。
【図２７】図２７は、４本の走査線を同時に駆動する場合の、選択時に使用する電圧値を示す図である。
【図２８】図２８Ａ，図２８Ｂはそれぞれ走査パターンの一例を示す図である。
【図２９】図２９は、本発明の第４の実施の形態のデータ線駆動回路の全体構成を示すブロック図である。
【図３０】図３０Ａは、電圧オフ回路の構成の一例を示す図であり、図３０Ｂは電圧オフ回路の構成の他の例を示す図である。
【図３１】図３１は、帰線期間検出回路の構成の一例を示す図である。
【図３２】図３２は、図３１の回路の動作を示すタイミングチャートである。
【図３３】図３３は、帰線期間検出回路の構成の他の例を示すブロック図である。
【図３４】図３４は、第４の実施の形態に関する変形例の構成（データ線駆動回路の全体構成）を示す図である。
【図３５】図３５は、帰線期間検出回路の構成のさらに他の例を示す図である。
【図３６】図３６は、第４の実施の形態に関する他の変形例の構成を示すブロック図である。
【図３７】図３７は、図３６における電圧決定回路２６７の構成例を示す回路図である。
【図３８】図３８は、電圧決定回路２６７をＲＯＭにより構成した例を示す図である。
【図３９】図３９Ａは、マルチプレクス駆動におけるデータ線の駆動電位を示す図であり、図３９Ｂは、マルチライン駆動におけるデータ線の駆動電位を示す図である。
【図４０】図４０は、データ線駆動回路へのデータ転送タイミングを示すタイミングチャートである。
【図４１】図４１は、本発明の第５の実施の形態の全体構成を示す図である。
【図４２】図４２は、本発明の第５の実施の形態の主要部の構成例を示す図である。
【図４３】図４３は、図４１および図４２の回路の動作を説明するためのタイミングチャートである。
【図４４】図４４は、図４１に示される回路の一部を抜き出して示した図である。
【図４５】図４５は、第５の実施の形態に関する変形例の構成（走査線駆動回路の構成例）を示す図である。
【図４６】図４６は、図４５のパターンデコーダ６０２の構成の一例を示す図である。
【図４７】図４７は、図４５のパターンデコーダ６０２の構成の他の例を示す図である。
【図４８】図４８Ａは、走査パターンの一例を示す図であり、図４８Ｂは走査パターンの他の例を示す図である。
【図４９】図４９は、図４５のレジスタコントローラ６０１の構成の一例を示す図である。
【図５０】図５０は、図４９の回路の動作を示すタイミングチャートである。
【図５１】図５１は、本発明前に本発明者によって検討された走査線駆動回路の構成の一例を示す図である。
【図５２】図５２は、本発明前に本発明者によって検討された走査線駆動回路の構成の他の例を示す図である。
【図５３】図５３は、液晶表示パネルにおける電極の配置を示す図である。
【図５４】図５４は、マルチライン駆動法を採用した場合の利点を説明するための図である。
【図５５】図５５は、マルチライン駆動法の内容を説明するための図である。
【図５６】図５６は、マルチライン駆動法を用いた場合の駆動回路の動作を説明するためのタイミングチャートである。
【図５７】図５７は、マルチライン駆動法を用いた場合の、データ線駆動回路に含まれるフレームメモリへのデータ入出力動作を示すタイミングチャートである。
【図５８】図５８は、マルチライン駆動法を用いた場合の、データ線駆動回路に含まれるフレームメモリへのデータ入力動作を示すタイミングチャートである。
【図５９】図５９は、走査線駆動回路を、複数のＩＣチップをカスケード接続して構成した例を示すブロック図である。
【図６０】図６０Ａは、本発明の第６の実施の形態に関する、４ライン同時駆動の場合の走査電圧パターン（選択電圧パターン）の一例を示す図であり、図６０Ｂは列パターンの配置を説明するための図であり、図６０Ｃは３ライン同時駆動の場合の走査電圧パターン（選択電圧パターン）の一例を示す図である。
【図６１】図６１は、本発明の第６の実施の形態に関する、データ線駆動回路（Ｙドライバ）のデコーダ（ＲＯＭ）の構成を示す図である。
【図６２】図６２Ａは、従来の走査電圧パターンの例を示す図であり、図６２Ｂは、本発明の第６の実施の形態に関する、走査電圧パターンの変化を示す図である。
【図６３】図６３は本発明の第６の実施の形態に関する、液晶表示装置の全体構成例を示す図である。
【図６４】図６４は、図６５に示される回路の動作を説明するためのタイミングチャートである。
【図６５】図６５は、本発明の第６の実施の形態に関する、データ線駆動回路内のパターンデータ作成回路の構成を示す図である。
【符号の説明】
１ 第１のＲＯＭ回路
２ 第２のＲＯＭ回路
３ 第３のＲＯＭ回路
４ 第４のＲＯＭ回路
５ 第５のＲＯＭ回路
１０１ コード発生部
２６２ 不一致数判定回路
２１００ データ線駆動回路
２２００ 走査線駆動回路
２２５０ マトリクスパネル
９３００ データ線駆動回路
ＰＤ０，ＰＤ１ パターンデータ信号（パターン識別信号）
ＦＳ キャリー信号
ＣＡ フィールド識別信号[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a display device, a method of driving the display device, and an electronic apparatus, and in particular, a so-called multi-line driving method in which h scanning lines (h is an integer of 2 or more) among the scanning lines are simultaneously selected and displayed. The present invention relates to a display device using the method and a driving method thereof.
[0002]
[Background Art]
A simple matrix type liquid crystal display device is widely used for a monitor of a portable personal computer because it does not require an expensive switching element for a substrate and is inexpensive as compared with an active matrix type liquid crystal display device.
[0003]
A so-called multi-line driving method has been proposed for the purpose of further improving the display quality while lowering the driving voltage of such a simple matrix type liquid crystal display device.
[0004]
[Problems to be solved by the invention]
Documents related to the multi-line driving method include the following, for example.
[0005]
▲ 1 ▼ “A GENERALIZED ADDRESSING TECHNIQUE FOR RMS RESPONDING MATRIX LCDS, 1988 INTERNAL DISPLAY RESEARCH CONFERENCE P80-P85”
(2) “Japanese Patent Publication, 1993 No. 46127”
(3) "Japanese Patent Publication, 1993 No. 100642"
(4) “Japanese Patent Publication, No. 4049, 1994”
The present inventor has conducted various studies on the data line driving circuit, the scanning line driving circuit, and related circuits of the liquid crystal display device employing the multi-line driving method, and as a result, the problems of the conventional circuit have been clarified. Was.
[0006]
The present invention has been made based on the above-described results of the study by the present inventors.
[0007]
One of the objects of the present invention is to suppress a change in luminance of a liquid crystal panel during one frame period to prevent flickering of an image and the like.
[0008]
[Means for Solving the Problems]
In the display device of the present invention employing the multi-line driving method, preferably, the frame memory, which is one of the components of the data line driving circuit, includes at least the first RAM and the second RAM, Then, the first RAM is used for reading data and the second RAM is used for writing data. In the next frame, reading and writing are reversed, and the reading memory and the writing memory are alternately switched every frame. To use.
[0009]
Thus, when determining the voltage to be supplied to the data line, image data belonging to different frame periods are not mixed, and accurate display is realized.
[0010]
In an embodiment using only one frame memory, preferably, image data corresponding to the number of simultaneously driven scanning lines is written to the frame memory at the same time.
[0011]
This prevents image data belonging to different frame periods from being mixed into a part of a plurality of image data necessary for determining a voltage to be supplied to the data line, and as a result, unnecessary It is possible to prevent a stripe pattern from being formed, and to prevent a decrease in image quality.
[0012]
With the above configuration, a display device employing a multi-line driving method capable of performing natural display with less distortion is realized.
[0013]
Further, in the display device of the present invention employing the multi-line driving method, preferably, a decoder for performing a process for determining a voltage to be supplied to the data line is constituted by a ROM.
[0014]
As a result, the configuration of the decoder can be simplified, and when an IC is used, the chip area can be significantly reduced.
[0015]
Further, in the display device of the present invention employing the multi-line driving method, preferably, a circuit for fixing a voltage supplied to the data line in a period not contributing to image display is provided. The “period not contributing to image display” is a blanking period, a touch position detection period on the touch panel, or the like.
[0016]
As a result, the occurrence of the crosstalk phenomenon during a period that does not contribute to image display can be prevented, and a decrease in display quality of the display device employing the multi-line driving method can be prevented.
[0017]
In the display device of the present invention that employs the multi-line driving method, preferably, in a scanning line driving circuit, data necessary for selecting a scanning line and voltage necessary for determining a voltage to be supplied to the scanning line are determined. Process separately from data.
[0018]
Thus, the number of stages of the shift register can be significantly reduced. That is, if the number of scanning lines driven simultaneously is “h” and the total number of scanning lines is “n”, the required number of shift register stages is “n / h”. Thereby, simplification of the configuration of the scanning line driving circuit of the display device employing the multi-line driving method is achieved.
[0019]
Further, in the display device of the present invention employing the multi-line driving method, when the scanning voltage pattern (also referred to as a selection voltage pattern) is periodically changed within one frame period, the scanning line driving circuit and the data line driving circuit are connected to each other. Information about the scanning voltage pattern is mutually exchanged.
[0020]
Thus, it is only necessary to input the information on the scanning voltage pattern to either the scanning line driving circuit or the data line driving circuit, and the control of the display device is easy.
[0021]
BEST MODE FOR CARRYING OUT THE INVENTION
In the present invention, a circuit configuration is devised by focusing on the features of the multi-line driving method (hereinafter, referred to as the MLS driving method). To understand the present invention, it is important to know the contents of the MLS driving method. First, the outline of the MLS driving method will be described.
[0022]
A. Advantages of MLS drive method
The MLS driving method is a technique for simultaneously selecting a plurality of scanning lines in a simple matrix type liquid crystal panel such as an STN (Super Twisted Nematic) liquid crystal panel.
[0023]
Thereby, the driving voltage of the scanning line can be reduced.
[0024]
As shown in the upper part of FIG. 54, in the conventional line-sequential driving method, the interval between the selection pulses is wide and the transmittance of the liquid crystal decreases with time, so that the contrast of the image display and the luminance when the liquid crystal is turned on are reduced. Will decrease. On the other hand, as shown in the lower part of FIG. 54, according to the MLS driving method, the interval between the selection pulses can be narrowed, so that the contrast and the luminance can be improved.
[0025]
B. Principle of MLS drive method
As shown in FIG. 55, a case is considered where two scanning lines X1 and X2 are simultaneously driven to turn on / off a pixel at a position where the scanning line and the data line Y1 intersect.
[0026]
The ON pixel is set to “−1”, and the OFF pixel is set to “+1”. Data indicating this ON / OFF is stored in the frame memory. The selection pulse is represented by two values of “+1” and “−1”. Further, the driving voltage of the data line Y1 has three values of “−V2”, “+ V2”, and “V1”.
[0027]
Which voltage of “−V2”, “+ V2”, or “V1” is applied to the data line Y1 is determined by the product of the display data vector d and the selection matrix β.
[0028]
In the case of FIG. 55 (a), d · β = −2, in the case of FIG. 55 (b), d · β = + 2, and in the case of FIG. 55 (c), d · β = + 2, and in the case of FIG. 55 (d), d · β = 0.
[0029]
When the product of the display data vector d and the selection matrix β is “−2”, “−V2” is selected as the data line driving voltage, and when “+2”, “+ V2” is selected, and “0” is selected. "", "V1" is selected.
[0030]
When the calculation of the product of the display data vector d and the selection matrix β is performed by an electronic circuit, a circuit for determining the number of mismatches between the corresponding data of the display data vector d and the selection matrix β may be provided.
[0031]
That is, when the number of mismatches is “2”, “−V2” is selected as the data line drive voltage. When the number of mismatches is “0”, “+ V2” is selected as the data line drive voltage. When the number of mismatches is “1”, “V1” is selected as the data line drive voltage. In the MLS drive in which two lines are simultaneously selected, the data line drive voltage is determined as described above, and the selection of twice is performed within one frame period to display the ON / OFF of the pixel. Therefore, the driving voltage can be lowered, and the contrast and the luminance are improved by providing a certain interval from the end of the first selection period to the start of the second selection period.
[0032]
As described above, in order to realize the MLS driving, the data of the display image (that is, the display pattern) and the pattern of the selection pulse, that is, the scanning voltage pattern (sometimes referred to as a selection voltage pattern) are provided for each selection period. Discrepancy determination is required.
[0033]
Since display image data is stored in the frame memory, effective access to the frame memory is important. Further, in order to make the liquid crystal panel larger, it is important to simplify the mismatch determination circuit. In addition, it is important to prevent the display quality from deteriorating by focusing on the characteristics of the MLS drive. Further, it is important to simplify the configuration of the scanning line driving circuit while always maintaining the consistency between the data of the display image and the pattern of the selection pulse.
[0034]
C. Specific example of MLS drive
Hereinafter, the operation in the case where four scanning lines are simultaneously selected to drive the simple matrix type liquid crystal display device will be specifically described with reference to FIGS. 53, 56, 57, and 58.
[0035]
In FIG. 53, scanning lines (X1 to Xn) and data lines (Y1 to Ym) are formed by transparent electrodes on two transparent glass substrates, and a liquid crystal is sandwiched between the two substrates. .
[0036]
The data lines are connected to a data line driving circuit (Y driver) 2100, and the scanning lines are connected to a scanning line driving circuit (X driver) 2200. In the drawings, for simplification of description, the data line driving circuit is described as “Y driver” and the scanning line driving circuit is described as “X driver”.
[0037]
Pixels are formed at the intersections of the scanning lines and the data lines, and the display elements are driven by the scanning signals and the data signals supplied to the scanning lines and the data lines.
[0038]
The scanning line driving circuit is controlled by a controller (not shown in FIG. 53). Then, three (+ V1, 0, -V1) voltage levels are appropriately selected according to the scanning voltage pattern defined by the orthogonal function system selected in advance, and applied to the four scanning lines. I have. For example, four scanning lines X1 to X4 shown in FIG. 56A are simultaneously selected.
[0039]
Further, the scanning pattern at this time is compared with a display pattern determined from data displayed on the pixels on the selected line, and the voltage level (-V3, -V2, 0, + V2, + V3 of the One of the five voltage levels) is applied to each data line from the data line driving circuit. The procedure for determining the voltage level applied to the data line will be described below.
[0040]
The scanning voltage pattern is as follows: when the selection voltage is + V1, (+); when the selection voltage is -V1, (-); and when the display pattern is ON display data (+), and OFF display data (-). I do. In the non-selection period, the number of mismatches is not considered.
[0041]
In FIG. 56, the period required to display one screen is defined as one frame period (F), the period required to select all the scanning lines once is defined as one field period (f), and the scanning lines are defined as one frame period (f). A period necessary for selecting the number of times is defined as one selection period (H).
[0042]
Here, “H” in FIG. 1st "Is the first selection period and" H 2nd "Is the second selection period.
[0043]
Also, f 1st Is the first field period and f 2nd Is the second field period. Also, F 1st Is the first frame period and F 2nd Is the second frame period.
[0044]
In the case of FIG. 56, the first field period f 1st First selection period (H 1st The scanning pattern of the four lines (X1 to X4) selected in ()) is set in advance as shown in FIG. 56A, and is always (++-+) regardless of the state of the display screen. .
[0045]
Here, considering the case where full-screen display is performed, the display of the first column corresponding to (pixel (X1, Y1), pixel (X2, Y1), pixel (X3, Y1), and pixel (X4, Y1)) is considered. The pattern is (++++). When both patterns are compared in order, the first, second, and fourth patterns have the same polarity, and the third pattern has a different polarity. That is, the mismatch number is “1”. When the number of mismatches is "1", -V2 is selected from among five voltage levels (+ V3, + V2, 0, -V2, -V3). In this case, in the case of the scanning lines X1, X2 and X4 selecting + V1, the voltage applied to the liquid crystal element by the selection of -V2 increases, while in the case of the scanning line X3 selecting -V1. In this case, the voltage applied to the liquid crystal element is reduced by selecting -V2.
[0046]
The voltage applied to the data line in this manner corresponds to the "vector weight" at the time of the orthogonal transformation, and a true display pattern can be reproduced by adding all the weights to the four scanning patterns. Voltage level is set as follows.
[0047]
Similarly, select -V3 when the number of mismatches is "0", select 0 level when the number of mismatches is "2", select + V2 when the number of mismatches is "3", and select + V3 when the number of mismatches is "4". I do. V2 and V3 are set such that the voltage ratio becomes (V2: V3 = 1: 2).
[0048]
In the same manner, for the four scanning lines X1 to X4, the number of inconsistencies in the columns of the data lines from Y2 to Ym is determined, and the obtained selection voltage data is transferred to the data line driving circuit. The voltage determined by the above procedure is applied during the selection period.
[0049]
Similarly, when the above procedure is repeated for all the scanning lines (X1 to Xn), the first field period (f 1st The operation in ()) ends.
[0050]
Similarly, in the second and subsequent field periods, when the above procedure is repeated for all the scanning lines, one frame (F 1st ) Is completed, thereby displaying one screen.
[0051]
When the voltage waveform applied to the data line (Y1) when the entire surface is turned on is obtained according to the above procedure, it becomes as shown in FIG. 56 (b). The voltage waveform applied to the pixel (X1, Y1) is as shown in FIG. As shown in FIG. 56 (c).
[0052]
Here, when performing the above procedure, all data to be displayed on the screen (all data for one frame period) is required in order to determine all the numbers of mismatches in one field period.
[0053]
In the case of driving the simultaneous selection of four lines as shown in FIG. 56, all data for one frame period is required for each field period. That is, it is necessary to read all the image data from the frame memory a total of four times during one frame period.
[0054]
In the case of simultaneous selection of eight lines, all data for one frame period is required for each field period, and it is necessary to read all image data from the frame memory a total of eight times during one frame period. In the case of simultaneous selection of 16 lines, it is necessary to read all image data from the frame memory a total of 16 times during one frame period. In the case of simultaneous selection of 32 lines, it is necessary to read all image data from the frame memory a total of 32 times during one frame period.
[0055]
In order to maintain orthogonality, in the case of simultaneous selection of three lines, all data for one frame period is required for each field period (four times in total), and in the case of simultaneous selection of 5 to 7 lines, one field is required. All data for one frame period (total of 8 times) is required for each period, and when 9 to 15 lines are selected simultaneously, all data for one frame period (total of 16 times) is required for each field period In the case of simultaneous selection of 17 to 31 lines, all data for one frame period (32 times in total) is required for each field period.
[0056]
The above is a description of a specific example of the MLS driving method.
[0057]
D. Features of preferred embodiments of the present invention
Next, features of a preferred embodiment of the present invention will be outlined with reference to FIG.
[0058]
One preferred embodiment of the present invention (
[0059]
In one preferred embodiment of the present invention (Embodiment 3), the inconsistency determination circuit in the
[0060]
In one preferred embodiment of the present invention (Embodiment 4), as shown in FIG. 1C, when the retrace period is detected by the retrace
[0061]
In one preferred embodiment of the present invention (Embodiment 5), as shown in (4) of FIG. 1, a scanning line driving circuit (X driver) 2200 needs to select a scanning line. Data and data necessary for determining a voltage to be supplied to a scan line are separated and processed to simplify the configuration of a scan line driver circuit.
[0062]
In one preferred embodiment of the present invention (Embodiment 6), the scanning voltage pattern is devised to prevent flicker and the like, and the scanning line driving circuit (X The scan voltage pattern is changed while transmitting scan pattern information between the
[0063]
Hereinafter, embodiments of the present invention will be described.
[0064]
(Embodiment 1)
This embodiment relates to the
[0065]
(A) Description of data transfer
FIG. 57 is a diagram showing a timing chart of one frame period. In the figure, “YD” is a frame signal indicating the start of one frame period, and “LP” is a selection signal indicating the start of one selection period.
[0066]
The upper part of FIG. 57 shows the write timing of the write data (DATA (LINE)) in line units, and the lower part of FIG. 57 shows the read data of the read data (DATA_O (LINE)) in line units. ing.
[0067]
FIG. 58 is a diagram showing the data transfer timing in dot units in one selection period, and shows the operation in one selection period in FIG. 57 in detail. The “LP” signal in FIG. 57 is the same as the “LP” signal in FIG. As is clear from FIG. 58, display data (m pieces) for one scanning line is transferred in one selection period. Therefore, display data (n × m) for one screen is transferred in one frame period.
[0068]
As is apparent from FIG. 57, when four scanning lines are driven simultaneously, the ratio between the data input speed and the data output speed is 1: 4.
[0069]
(B) Problems identified by the present inventors
(1) First problem
In the conventional multiplex driving method, one scanning line is selected only once during one frame period, so that it is sufficient to perform normal reading / writing to one frame memory.
[0070]
However, in the case of the MLS drive, when the number of simultaneously selected scanning lines is 2, 3, 4, 5, 6, 7, or 8, the number of times of reading all data in one frame period is 2, 4, 4, 8, 8, 8, 8 times. When the number of scanning lines is 2, 3, 4, 5, 6, 7, and 8, the speed ratio between input and output is 1: 1, 1: 1.3, 1: 1, respectively. 1, 1: 1.16, 1: 1.13, 1: 1.11, 1: 1.
[0071]
Therefore, if input and output are simultaneously performed for one frame memory, the next data is read out twice, four times, four times, eight times, etc. during one frame period. Data is written one after another, and new and old data are mixed. As a result, the contents of the read data are different every time the data is read twice, four times, four times, eight times,....
[0072]
(2) Second problem
As described with reference to FIG. 55, when h scanning lines are selected simultaneously, two, four, four, eight, eight, eight, eight, sixteen,... Must be read from the frame memory at the same time to detect a mismatch with the selected pattern. In this case, if new and old data are mixed in the data read at the same time, an erroneous mismatch determination is made, and as a result, for example, a local linear meaningless pattern appears on the display image, and The quality is significantly reduced.
[0073]
This is shown in FIGS. 4B and 7.
[0074]
FIG. 4B shows a state of reading / writing to one frame memory when four scanning lines are simultaneously selected and the total number of scanning lines is n = 240.
[0075]
As shown in FIG. 4A, the inside of one frame memory is considered separately for a section, b section, and c section corresponding to 80 scanning lines. As shown in FIG. 4B, the first frame period (F 1st ) For the first field period (f 1st ), Only the data belonging to the immediately preceding frame period (old data, which is indicated as “0” in the lowermost column of FIG. 4B) is read. The second field period (f 2nd In FIG. 4B), the read data corresponding to the part a of the frame memory is the data newly written in the current frame period (the new data, and “1” is displayed in the lowermost column of FIG. 4B). Become. As a result, new and old data are mixed.
[0076]
This second field period (f 2nd 7) is shown on the left side of FIG.
[0077]
As shown on the left side of FIG. 7, the write address matches the read address for an address corresponding to 80 lines. This address corresponds to the point α in FIG. 4B.
[0078]
Four data corresponding to 77 lines, 78 lines, 79 lines, and 80 lines are data necessary for the mismatch determination. In this case, as specified in FIG. 7, data corresponding to
[0079]
That is, when the write address of the memory exceeds the read address, the set of the new data and the old data is read together, resulting in a meaningless display mode.
[0080]
Such overtaking of addresses also occurs at line 160 (point β in FIG. 4B) and line 240 (point γ in FIG. 4B).
[0081]
Generally, when data of the nth line is written and data of the n-3th line to the nth line are read, the data of the nth line is data belonging to the previous frame, and the data of the nth line to the n-1th line is The data up to is the newly written data.
[0082]
Such a problem has been clarified by the study of the present inventors.
[0083]
(C) Contents of the present embodiment
As shown in FIG. 5B, two
[0084]
With this configuration, when the number of mismatches is determined, display data of different frames is not mixed during the same frame period. Therefore, the number of mismatches can be determined, and the display can be accurately performed. As a result, a more natural display can be performed even in the case where the display is frequently switched. That is, the above-mentioned problems (1) and (2) are solved.
[0085]
(Embodiment 2)
(A) Features of the present embodiment
Because frame memories are expensive, it may be highly desirable to reduce the required amount of frame memory.
[0086]
In this case, as shown in FIG. 5A, one
[0087]
In this case, although the problem (1) described above occurs, in the case of displaying a still image or a quasi-still image, since the data of successive frames is almost the same, it is possible to form an image. Also, in the case of displaying a moving image, the response speed of the liquid crystal is about 50 msec, which is about three times as long as one frame period (16.6 msec). Therefore, even if data belonging to new and old frames is mixed, the minimum display is possible. It is possible.
[0088]
In order to solve the above problem (2) using one frame memory as in the past, a writing method as shown in FIG. 6B or the right side of FIG. 7 is adopted.
[0089]
That is, as shown on the right side of FIG. 7, a plurality of data used for the mismatch determination are collectively written simultaneously. That is, as shown in FIG. 7, in the present embodiment, at time t8, four data corresponding to 77 lines, 78 lines, 79 lines, and 80 lines are simultaneously written. Since the data is written at the same time, all of these data belong to the same frame period, and the mixing of old and new data is prevented. Thereby, the occurrence of the distorted display mode can be prevented.
[0090]
FIG. 6A shows a data writing method according to the related art.
[0091]
(B) Overall configuration of the liquid crystal display device
FIG. 2 shows the overall configuration of the liquid crystal display device.
[0092]
Upon receiving an instruction from the microprocessor (MPU) 2300, the
[0093]
The data line driving circuit (indicated by a dashed line in FIG. 2) includes a
[0094]
[0095]
Further, in addition to the system configuration shown in FIG. 1, the configurations shown in FIGS. 3A and 3B can be adopted. In the case of FIG. 3A, the
[0096]
(C) Specific circuit configuration
FIG. 8 shows a specific configuration of the
[0097]
The
[0098]
As shown in FIG. 8, the
[0099]
As shown in FIGS. 9 and 10, the first selection period (H 1st ), When CLK1 is input to DF1, the data (DOT1) displayed at the pixel at the intersection of X1 and Y1 of the display data is stored in DF1. Similarly, when CLK2 is input to DF2, data (DOT2) displayed at the pixel at the intersection of X1 and Y2 is stored in DF2, and when CLKm is input to DFm, the pixel at the intersection of X1 and Ym is stored. (DOTm) is stored in DFm.
[0100]
The data (LINE1) stored in DF1 to DFm is transferred to B1, B5, B9,..., B4m-3 by the LP1 signal.
[0101]
H for the next (second) selection period 2nd In the same operation, data (LINE2) displayed at the pixel at the intersection of X2 and Y1 to Ym is stored in DF1 to DFm by CLK1 to CLKm. The data stored in DF1 to DFm is transferred to B2, B6, B10,..., B4m-2 by the LP2 signal.
[0102]
H of the next (third) selection period 3rd In the same operation, data (LINE3) displayed at the pixel at the intersection of X3 and Y1 to Ym is stored in DF1 to DFm by CLK1 to CLKm. The data stored in DF1 to DFm is transferred to B3, B7, B11,..., B4m-1 by the LP3 signal.
[0103]
H in the last (fourth) selection period 4th In a similar operation, data (LINE4) displayed at the pixel at the intersection of X4 and Y1 to Ym is stored in DF1 to DFm by CLK1 to CLKm. The image data stored in DF1 to DFm is transferred to B4, B8, B12,..., B4m by the LP4 signal.
[0104]
After the image data of the first four lines (X1 to X4) are stored in the
[0105]
The
[0106]
That is, the
[0107]
The
[0108]
The
[0109]
As described with reference to FIG. 55, the
[0110]
The scanning
[0111]
As described above, in the case of simultaneous selection of 4 lines, if an input buffer circuit having a capacity of 1 line + 4 lines, that is, a total of 5 lines is provided, even if reading is performed at conventional timing, n The data of the line is written to the data storage means at the same timing as the data of the lines n-3 to n-1. Therefore, data of different frames is not mixed in the four lines selected at the same time. Further, the capacity of the frame memory is sufficient for one frame.
[0112]
Although the above description has been made with reference to four lines, the present invention is not limited to this. Even in the case of simultaneous selection of three, five, six, seven, and eight lines, the display data capacity of one line is reduced by the number of simultaneously selected lines. If a buffer having a capacity that is equal to the display data capacity is added, data of different frames will not be mixed in the lines selected simultaneously. Also, this buffer is useful for processing data units of simultaneously selected lines even when converting the data into data of a mismatch number for selecting a voltage.
[0113]
Further, although an example of a simple matrix type liquid crystal panel has been described, the present invention is not limited to this, and is applicable to a display device using an MIM panel, an EL panel, or the like.
[0114]
Hereinafter, a modification of the second embodiment will be described.
[0115]
In the modification shown in FIG. 11, the
[0116]
FIG. 11 is a diagram illustrating a configuration example of the
[0117]
The signal CLKs connected to the CLK terminal of the DFF is obtained by inverting the CLK of FIG. 58 by masking only a certain portion of the data in the control circuit 2000 (see FIG. 12). At the timing shown in FIG. 12, the DATA signal is input from B1, shifted by CLKs, and when data for four lines is accumulated, it is transferred to the frame memory by the above-described operation.
[0118]
In this modification, since all DFFs are operated in synchronization with CLKs, m (one line) DFFs can be reduced, and cost and space can be reduced.
[0119]
Next, a modified example shown in FIG. 13 will be described.
[0120]
The modification of FIG. 13 is characterized in that an
[0121]
When the latch enable (LE) terminal is High (active), the data connected to the D terminal is passed as it is, and when the latch enable (LE) terminal is Low (inactive), the DTL is immediately before the D terminal (data) at the time of the LE fall. It is an element that holds a state, also called a through latch.
[0122]
The input buffer circuit shown in FIG. 13 is composed of 4 m DTLs B1 to B4m (the number of simultaneously selected lines × the number of signal electrode outputs). Each one is provided with an AND gate. In general, the transparent latch DTL has a smaller circuit configuration than the DFF because the number of internal gates is smaller. Therefore, even if an AND gate is added to the DTL, the size is only equivalent to that of the DFF. Therefore, the size of the circuit is substantially the same as the configuration of FIG. 11, and the operation can be the same as that of the first embodiment.
[0123]
FIGS. 14 and 15 are timing charts illustrating the accumulation operation of the input buffer circuit of FIG.
[0124]
In FIG. 14, the first selection period (H 1st ), Only the LP1G signal is High (active). Only the CLK1 to CLKm input to the AND gate connected to LP1G in FIG. 13 are input to the latch B1, the latch B5,..., The latch B4m-3.
[0125]
That is, the first selection period (H 1st ), Data (LINE1) displayed at the pixel at the intersection of X1 and Y1 to Ym is stored in the latches B1, L5,..., B4m-3 according to CLK1 to CLKm.
[0126]
The next (second) selection period (H 2nd ), Only the LP2G signal is High (active). Only the CLK1 to CLKm input to the AND gate connected to the LP2G are input to the latches B2, B6,..., B4m-2. That is, in 2H, data (LINE2) displayed at the pixel at the intersection of X2 and Y1 to Ym is stored in B2, B6,..., B4m-2 according to CLK1 to CLKm.
[0127]
Similarly, the third selection period (H 3rd ), The data (LINE3) displayed at the pixel at the intersection of X3 and Y1 to Ym is stored in B3, B7,..., B4m-1 according to CLK1 to CLKm.
[0128]
Similarly, the fourth selection period (H 4th ), The data (LINE4) displayed at the pixel at the intersection of X4 and Y1 to Ym is stored in B4, B8,..., B4m according to CLK1 to CLKm.
[0129]
After the data for four lines from X1 to X4 is stored, the data is transferred to the data storage means by the same operation as in the configuration of FIG. Similarly, the buffer operation for four scanning electrodes is repeated over one frame period.
[0130]
Next, a modification shown in FIG. 16 will be described.
[0131]
In the modification of FIG. 16, data is input in parallel. FIG. 17 is a timing chart showing the data storage operation.
[0132]
In FIG. 16, clock input terminals of flip-flops DF1 and DF2 are connected to a common clock CLK1. The data terminal of DF1 is connected to DATA1, and the data terminal of DF2 is connected to DATA2. As described above, in the case of two parallel input signals, one clock is input to two DFFs, DATA1 is connected to DF (odd number) of DFF, and DF (even number) is connected to DFF. Is connected to DATA2. As shown in FIG. 12, when CLK1 is input, one dot and two dots of DATA, that is, the data displayed at the pixel at the intersection of X1 and Y1 and the data displayed at the pixel at the intersection of X1 and Y2 are DF1 Is stored in DF2. Similarly, data for one scanning line is accumulated from CLK1 to CLK (m / 2).
[0133]
As described above, by using the parallel input, the number of clocks can be reduced to half (m / 2) as compared with the case where the configuration of FIG. For this reason, buffer means with low power consumption can be configured.
[0134]
Further, a modification as shown in FIG. 18 is also conceivable. In the examples described so far, there is no restriction on the number of lines to be selected simultaneously. However, the present inventor has found that when data is transferred between the input buffer circuit and the frame memory, the easiness of the control significantly differs depending on the number of scanning lines selected at the same time. In order to optimize controllability, 2 k It has been found that it is desirable to select (k is a natural number) lines simultaneously. FIG. 18 shows that the number of simultaneously selected lines is two. k It is an example of the control timing of a line.
[0135]
For concrete consideration, consider a case in which the total number of scanning lines is n = 240 when four lines are simultaneously selected. In this case, the required number of fields is four to ensure the orthogonality of the scanning pattern. Therefore, one field period is (240/4) = 60 selection periods, and one frame period is (60 × 4) = 240 selection periods. This is the same as the total number of scanning lines n = 240, and the YD and LP of the input signal from the MPU or the general controller and the CLK of the input signal shown in FIGS. It can be used for control.
[0136]
Next, consider the case where the total number of scanning lines is n = 240 by simultaneous selection of three lines. Also in this case, four fields are required to ensure orthogonality. Therefore, one field period is (240/3) = 80 selection periods, and one frame period is (80 × 4) = 320 selection periods. Therefore, one frame period is longer than in the case of simultaneous selection of four lines. This case is shown in FIG.
[0137]
Even if the input is in the 240 selection period, if the output is required in the 320 selection period, it is necessary to match these frame periods and make the frame frequency the same in order to prevent frame response and flicker. is there. Therefore, it is necessary to make the selection period at the time of output shorter than the selection period at the time of input.
[0138]
For this reason, a circuit such as a VCO (Voltage Controlled Oscillator) or a PLL (Phase Lock Loop Circuit) is provided inside the control circuit 20 to generate an internal clock higher than the CLK of the input signal to reduce the difference in the selection period. It needs to be eliminated.
[0139]
Also, in reading from the memory, writing and reading operate without synchronization, so that control of data input to the data storage means becomes complicated. In order to realize asynchronous writing and reading, a simple one-port RAM cannot be used, and a two-port RAM that can perform writing and reading independently must be used. However, a two-port RAM is more expensive and has a larger area than a one-port RAM. As described above, when simultaneously selecting a number of lines other than the four lines (for example, 3, 5,...), The input signal cannot be directly used for output control, and the
[0140]
However, 2, 8, 16, 32, 64, etc., 2 k When the number of lines (k is a natural number) is selected at the same time, the timing of the input selection period can be used as it is for the output selection period, as in the case of simultaneously selecting four lines.
[0141]
Here, if the response speed of the liquid crystal is slow, the luminance change due to the frame response is not sharp, but as the response speed increases, the luminance change due to the frame response increases. Therefore, when a liquid crystal having a fast response speed is used, it is necessary to set the number of lines selected at the same time to a certain number.
[0142]
However, if the simultaneous selection of about 4 to 8 lines or more is performed, the effect of this luminance change can be substantially suppressed. On the other hand, if too many lines are selected at the same time, the capacity of buffering increases, and the controllability of the output signal by the input signal also deteriorates.
[0143]
Therefore, from the viewpoint of the degree of luminance change due to the frame response, the buffer capacity, the controllability of the output signal by the input signal, and the like, the cost performance is best when four or eight lines are selected simultaneously.
[0144]
Next, a third embodiment will be described.
[0145]
(Embodiment 3)
(A) Description of mismatch determination circuit
As described with reference to FIG. 55, in the matrix type display device using the driving method of simultaneously selecting a plurality of scanning lines, in order to determine the voltage to be supplied to the data lines, the voltage between the image data and the scanning pattern is determined. It is necessary to determine the number of mismatches.
[0146]
The mismatch determination circuit is provided in the
FIG. 19 shows the internal configuration of the
[0147]
The
[0148]
According to the study by the present inventor, it is known that the
[0149]
Note that the scanning line potential has three levels of VX1 (11.30 V), -VX1 (-11.30 V), and 0 V as shown in FIG. FIGS. 28A and 28B show examples of scanning patterns in the case of four lines. As shown, the scanning pattern is represented by a matrix of 4 rows and 4 columns, where the rows indicate the line order of the scanning lines and the columns indicate the order of selection. The
[0150]
(B) Problems identified by the present inventors
The circuit in FIG. 26 is a circuit that determines the number of mismatches using an exclusive OR (EX_OR) and an adder (ADDER). That is, the circuit in FIG. 26 includes four EX_OR gates for detecting the number of mismatches, six EX_OR gates used for the ADDER circuit, five AND gates, and five three-input NAND gates. It is composed of three inverters.
[0151]
However, this configuration has a problem that the circuit scale becomes large. For example, as is clear from FIG. 26, the wiring connecting the gates is considerably complicated, and the circuit becomes large because an adder (ADDER) circuit is required.
[0152]
Further, as the number of simultaneously selected lines increases, the complexity increases. In particular, the circuit of the ADDER circuit increases in proportion to approximately the square of the number of simultaneously selected scanning lines.
[0153]
Such an increase in circuit scale becomes a serious problem particularly when a configuration in which the mismatch determination circuit is incorporated in the data line driving circuit (the configuration in FIG. 2) is employed.
[0154]
(C) Features of the present embodiment
Therefore, in the present embodiment, the mismatch detection circuit is configured by a read-only memory (ROM).
[0155]
(D) Specific contents of the present embodiment
The following is an example of the case of simultaneous selection of four lines.
[0156]
FIG. 20 shows a system configuration. As shown in FIG. 29, the
[0157]
FIG. 21 is a block diagram showing a circuit configuration of a mismatch number per output determination circuit incorporated in the data line drive circuit. The mismatch number determination circuit includes a
[0158]
The input signals to the mismatch number determination circuit include pattern identification signals F1 and F2 for distinguishing four scanning patterns, data signals data1 to data4 read from the frame memory, a precharge signal PC, and display ON / OFF. Is a signal FR for inverting the signal FR.
[0159]
As for these input signals, both the normal rotation signal and the inversion signal are commonly input to the
[0160]
The output signals sw1 to sw5 of the PC1 to 5
[0161]
FIG. 22 is a diagram schematically showing the
[0162]
On the left side of FIG. 22, as shown in correspondence with a normal CMOS transistor symbol, the gate is described as (a, c), the drain is described as (b), the source is described as (d), It is described as a substrate (Vss = GND).
[0163]
Note that all the ROM circuits are configured by Nch Tr. In this case, a logic configuration of only a P-channel transistor (hereinafter, Pch-Tr) is possible, but when realizing the same transistor driving capability, the mobility of the N-channel transistor is about three times the mobility of the P-channel transistor. Therefore, when transistors having the same capacity are formed, it can be reduced to 1/3 or less by using N-channel transistors.
[0164]
In FIG. 22, the Nch · Tr driven by the XPC signal (which is an inverted signal of PC) prevents the potentials Vdd (5 V) and Vss (GND) from being short-circuited during precharge.
[0165]
Next, a process of generating an output signal by a decoding operation from an input signal will be described.
[0166]
The output line (vertical line) of the non-coincidence determination circuit has been previously set to High by precharge (PC signal). When all Nch Trs connected in series to one vertical line are turned on by an input signal input from an input line (horizontal line), the potential of the vertical line becomes Vss, and the output becomes low. Change.
[0167]
For example, assume that the pattern of FIG. 28A is employed as a scanning pattern.
[0168]
If XPC is High and data1 to data4 are all High, all the Nch Trs in the first column of the
[0169]
In this way, the output can be selected depending on where the Nch Tr is placed. That is, it is possible to decode the input signal and convert it to the selected voltage data depending on the arrangement of the Nch · Tr.
[0170]
Here, the
[0171]
Similarly, the configuration of other ROM circuits is determined according to the number of output cases. For example, the
[0172]
When the scanning voltage pattern is changed from, for example, FIG. 28A to FIG. 28B, the arrangement of the Nch • Tr may be changed correspondingly. Such an arrangement change can be easily performed by changing a mask for manufacturing a ROM.
[0173]
FIG. 23 is a diagram showing a circuit configuration inside the
[0174]
When the FR signal is high, the signal input to the terminal IN1 is selected, and when the FR signal is low, the signal input to the terminal IN2 is selected.
[0175]
The Pch •
[0176]
There are a
[0177]
Here, since the
[0178]
FIG. 24 is a timing chart for explaining the operation of the mismatch number determination circuit. According to this figure, input signals data1 to data4, pattern identification signals PD0 and PD1, one selection period signal LP, precharge signal PC, inverted signal FR, and W / R (write high and read low) signals of the frame memory. Is clarified.
[0179]
The operation of the circuit will be described with reference to FIGS.
[0180]
The description will be made based on the LP (one selection period) signal. After the fall of LP, there is a read period in which data for the simultaneously selected lines is read from the frame memory after a write period in which data is written in the frame memory. During this read period, the output data data1 to data4, the FR signal, and the PD0 and PD1 signals are determined. In order to erase and reset the data before the determination, the PC (precharge) signal becomes low at the timing of transition from before the determination to after the determination. In accordance with the PC signal, the Pch Tr in the
[0181]
Here, in a conventional general ROM, a Pch-Tr for precharging is required for every Nch-Tr column. However, in the ROM circuit used for the number-of-mismatch determination circuit, the outputs of all the columns cannot change at the same time as described with reference to FIG. Therefore, only one Pch • Tr for precharging is required for each ROM circuit. That is, if one PC circuit is provided for each ROM circuit, a sufficient precharge operation can be performed. Therefore, in the present invention, there is only one in the PC circuit. According to the present invention, the number of Pch transistors that are larger in area ratio than Nch transistors is further reduced, and a smaller circuit can be realized.
[0182]
As described above, the conventional gate is realized by the ROM circuit including only the Nch-Tr and the number of outputs is reduced, and the PC circuit using one Pch-Tr for precharging. It has been confirmed that the area is 40% smaller than that of the circuit having the configuration.
[0183]
In the above description, four-line simultaneous selection has been described. However, when the number of simultaneously selected lines increases or decreases, it can be handled by increasing or decreasing the number of rows and columns in the ROM circuit. When the number of simultaneously selected lines is four or more, the number of scanning pattern identification signals (PD0, PD1) is much smaller than the number of simultaneously selected lines. For example, in the case of 32 lines, conventionally, if the scanning pattern identification signal is 32 lines, only 5 lines are required. Therefore, the number of wirings is reduced.
[0184]
Next, a modification of the third embodiment will be described with reference to FIG.
[0185]
In the modification of FIG. 25, the precharge (PC) signal in the mismatch number determination circuit shown in FIG. 21 is transmitted by a delay line (polysilicon line) to reduce power consumption.
[0186]
In response to the PC signal shown in FIG. 21, the Pch-Tr is turned on, and the drain of the Nch-Tr is charged up. The data line driving circuit with a built-in RAM has the number of mismatch circuits for determining the number of outputs to drive the data lines. Therefore, Nch-Trs for the number of outputs are charged up at the same time by precharging, and a large current flows. However, by using a delay line for the data line that transmits this precharge signal to all of the discrepancy number determination circuits, a large inrush current flows by flowing current averagely during the delay time without charging up all at once. Thus, a data line driving circuit with lower power consumption can be realized.
[0187]
That is, as shown in FIG. 25, by forming the
[0188]
Next, a fourth embodiment will be described.
[0189]
(Embodiment 4)
(A) Features of the present embodiment
The present embodiment is characterized in that a voltage-off circuit is provided inside a data line driving circuit to make all voltage levels output to a data line the same as an external input.
[0190]
In addition, the data line drive circuit has a blanking period detection circuit, and all the voltage levels output to the data lines should be the same regardless of the blanking period signal from the blanking period detection circuit or an external input. It is characterized in that it is made possible.
[0191]
(B) Problems identified by the present inventors
Even when the liquid crystal display device is in an operating state, there may be a period that is not necessary for display.
[0192]
For example, a period corresponding to a blanking period of a CRT, a period between one frame period and the next frame period, a period between one field period and the next one field period, an interface with the touch sensor, There is a period to take. These periods are referred to as blank periods. Then, these periods may be appropriately referred to as a retrace period.
[0193]
If the above-mentioned
[0194]
Hereinafter, a specific description will be given.
[0195]
Usually, the number of selection period signals LP of the liquid crystal driving signal sent from the controller or the like during one frame is larger than the number of selection periods for performing actual display, as shown in FIG. In the figure, as an example, a case is shown in which multi-line driving is performed to simultaneously select four lines of a display panel having 240 scanning lines. In order to display a display device of 240 scanning lines by simultaneous selection of four lines, one full scan is completed in a 240/4 = 60 selection period. This is one field. In order to independently display all four lines of pixels, at least four fields are required. Therefore, display requires 60 × 4 fields = 240 selection periods.
[0196]
However, as shown in FIG. 40, the number of selection periods in one frame period is 245, which is larger than the selection period (240) required for display.
[0197]
This is for the purpose of sharing display control with another type of display device such as a CRT or the like, and corresponding to a period (retrace period) for completing scanning on the CRT and returning to an initial scanning line, This is because a selection period has been added.
[0198]
In addition, during display control, the number of selection periods may increase due to adjustment of input / output of display data with a CPU or the like that generates display data. The retrace period described above is a period that is not necessary for display on the panel. During this period, the voltage applied to the liquid crystal of the display panel has a bad influence on the display.
[0199]
In the conventional MPX drive, the effective voltage applied to the liquid crystal is the same irrespective of the potential of the data line VMY1 or VMY2 if the potential of the scanning line during the flyback period is not selected, that is, is zero potential. Therefore, although the contrast is reduced (the ON / OFF voltage ratio is reduced), the display does not greatly differ depending on the selected potential.
[0200]
However, when performing multi-line driving, the selection potential of the data line is higher and the number of potentials to be selected is larger than that of MPX driving. That is, assuming that the number of simultaneously selected scanning lines is h (h is an integer), a voltage level of h + 1 is required on the data line side. Therefore, the display greatly differs depending on the potential selected by the data line during the flyback period.
[0201]
For example, if a selection potential different from that of the adjacent data line is applied to the data line during the flyback period, it looks like crosstalk. The present applicant has found that, unlike the conventional MPX drive, even if it is a short period (5H) of the whole (245H), the display is clearly affected and there is a problem that can be observed as crosstalk.
[0202]
That is, in the conventional MPX driving, if the potential of the scanning line in the flyback period is not selected, that is, if the potential of the scanning line is zero potential, the potential of the data line is VMY1 or VMY2 as shown in FIG. 39A. And the effective voltage applied to the liquid crystal is the same. Therefore, although the contrast is reduced, the display does not greatly differ depending on the selected potential.
[0203]
However, when performing multi-line driving, as shown in FIG. 39B, the absolute value of the selection potential of the data line is larger than the MPX driving, and the number of selected potentials is larger. Therefore, the display greatly differs depending on the potential selected by the data line during the flyback period.
[0204]
For example, if a selection potential different from that of the adjacent data line is applied to the data line during the flyback period, it looks like crosstalk. Unlike the conventional MPX drive, it was found that even a short period (5H) of the whole (245H) has a bad influence on the display and can be observed as crosstalk.
[0205]
(C) Contents of the present embodiment
FIG. 29 shows the overall configuration of the data line driving circuit of the present embodiment.
[0206]
A feature of the configuration in FIG. 29 is that a display-off (DSP_OFF) signal is input to the
[0207]
First, a case will be described in which the display-off (DSP_OFF) signal is directly input to the voltage-
[0208]
The configuration of the voltage off circuit will be described.
[0209]
FIGS. 30A and 30B are examples of a circuit configuration of a voltage-off circuit corresponding to one output. If there are 160 outputs, 160 circuits of FIGS. 30A and 30B are arranged in parallel.
[0210]
FIG. 30A shows a voltage-off circuit when four lines are selected simultaneously, and FIG. 30B shows a voltage-off circuit when three lines are selected simultaneously.
[0211]
As shown in FIG. 30A, in the case of simultaneous selection of four lines, signals sw1 to sw5 for selecting five levels of potentials (VY1 to VY5) are output from the mismatch number determination circuit and input to the voltage off circuit. That is, the signals sw1, sw2, sw4, and sw5 are input to the AND
[0212]
On the other hand, the external signal DSP_OFF is commonly input to the AND
[0213]
That is, if the DSP_OFF signal is high, the sw1 to sw5 signals are output as they are, but if the DSP_OFF signal is low, only the sw3 signal becomes high. Therefore, by setting the DSP_OFF signal to Low, VY3 (see FIG. 39B) is applied to the data line by the voltage selector connected to sw3 which has become High.
[0214]
In the case of simultaneous selection of four lines, Vx3, which is the same as the zero potential of the non-selection level of the scanning line, is applied to the data line during the retrace period, so that no voltage is applied to the liquid crystal and crosstalk can be prevented.
[0215]
In the case of an even number of simultaneously selected lines such as four lines, the same potential as the non-selection level on the scanning line side can be selected on the data line side, and it is desirable that the data line select this potential during the retrace period. However, in the case of an odd number of lines such as simultaneous selection of 3, 5, and 7 lines, the same potential level as the non-selection level of the scanning line does not exist in the voltage level of the normal data line. The following two methods are available as countermeasures in this case.
[0216]
1) The non-selection level on the scanning side is input to the data line driving circuit, and the data line selects the non-selection level during the retrace period.
[0219]
2) The data line selects the potential level closest to the non-selection level on the scanning side during the retrace period.
[0218]
To realize the method 1) by simultaneous selection of three lines, the sw3 signal (selection signal corresponding to VY3) of the four-line selection circuit shown in FIG. 30A is set to High, and the data line drive potentials VY1 and VY2 are set to 3 It is sufficient to change the voltage at the time of the line and change VY4 and VY5 to VY3 and VY4 at the time of the three lines.
[0219]
On the other hand, to realize the method 2), the circuit diagram of FIG. 30B is adopted. This is a circuit for selecting VY2 of four voltage levels (VY1, VY2, VY3, VY4) in the flyback period.
[0220]
As described above, even in the case of odd simultaneous selection, crosstalk can be eliminated.
[0221]
Next, a case where a display-off (DSP_OFF) signal is input to the voltage-
[0222]
In this case, the
[0223]
As shown in FIG. 31, the blanking
[0224]
FIG. 31 is a diagram illustrating a circuit configuration example of the retrace
[0225]
The retrace
[0226]
Since each field is distinguished by the FS signal, a period during which the output Q3 of the last three bits of the counter is High is a retrace period. By taking the NOR of the counter output Q3 and the DSP_OFF of the external input, an external input is also possible, and a data line drive circuit which does not need to make a retrace period by an external device such as a controller can be provided.
[0227]
When the retrace
[0228]
The blanking
[0229]
Next, a modification of the fourth embodiment will be described.
[0230]
FIG. 33 is a diagram showing another configuration example of the retrace
[0231]
In the configuration of FIG. 33, the retrace
[0232]
Further, as shown in FIG. 34, the flyback
[0233]
Further, as shown in FIG. 36, the voltage in the flyback period can be set to a constant level by a
[0234]
FIG. 37 is a circuit diagram of a
[0235]
In the scanning
[0236]
Further, as described in the third embodiment, the
[0237]
FIG. 38 shows the configuration of the
[0238]
The
[0239]
A display-off signal (D_OFF signal) is input to the
[0240]
When the D_OFF signal is Low, all the N-channel transistors connected to the D_OFF signal are turned off, the output of the ROM circuit becomes High, and Vx5 is not selected.
[0241]
When the level of the D_OFF signal of only the
[0242]
As described above, according to the present embodiment, even when the multi-line driving method is employed, crosstalk can be eliminated by setting all the voltage levels of the data line driving voltages to be the same.
[0243]
Next, a fifth embodiment will be described.
[0244]
(Embodiment 5)
(A) Features of the present embodiment
This embodiment relates to a scan line driver circuit (X driver). According to the present embodiment, the shift register operates with low power consumption without requiring a high frequency clock, and the number of stages of the shift register is m / h (m is the number of scan outputs, h is the number of scan lines selected at the same time). ), It is possible to provide a scanning line driving circuit (X driver) that is smaller in power consumption and smaller.
[0245]
(B) Problems identified by the present inventors
FIG. 59 is a diagram showing a configuration of a scanning line driving circuit (X driver) studied by the present inventors before the present invention.
[0246]
As shown in FIG. 59, the scanning line driving circuit (X driver) is configured by, for example, cascade-connecting three
[0247]
FIG. 51 shows an example of the internal configuration of the
[0248]
The drive voltage of the scanning line is, for example, “+ V1” or “−V1” when selected, and “0” when not selected, and thus has a total of three levels. Note that “V1” and “−V1” have the same meaning as “Vx1” and “−Vx1” in FIG. 39B. Therefore, in order to select one of these three levels, two bits of control information are required, and two-
[0249]
Since there are n scanning lines X1 to Xn, the number of bits of each of the
[0250]
In addition, the configuration of an IC chip in the case of simultaneous driving of four lines is as shown in FIG. 52, for example, and the capacity of the shift register increases as the number of simultaneously driven scanning lines increases.
[0251]
(C) Contents of the present embodiment
FIG. 41 is a diagram illustrating the overall configuration of the liquid crystal display device. In the scan
[0252]
This is a result of separating and processing data necessary for selecting a scanning line and data necessary for determining a voltage to be supplied to the scanning line.
[0253]
That is, in the related art, information on what number of scanning lines to drive and information on what driving potential is to be driven are collectively stored in the shift register.
[0254]
In contrast, the present embodiment focuses on the fact that the MLS drive sequentially drives h adjacent scanning line groups, and considers the h scanning line groups as one scanning line. When considered in this way, the number of bits of the shift register that stores information for specifying the scanning line to be driven is n / h (n is the total number of scanning lines, and h is the number of scanning lines to be driven simultaneously). Is enough.
[0255]
On the other hand, the data for specifying the driving voltage can be easily generated from the code generator, and the data for specifying the driving voltage and the data for specifying the scanning line are input to the decoder and decoded. Thus, a scanning line control signal similar to the conventional one can be generated. As shown in FIG. 51, it is sufficient for the decoder to slightly improve the existing one, so that the circuit can be simplified by the reduced number of bits of the shift register.
[0256]
That is, as shown in FIG. 41, the data output from the
[0257]
(D) Specific circuit configuration of the present embodiment
The case where four scanning lines are simultaneously selected and one IC chip drives 120 scanning lines will be specifically described.
[0258]
FIG. 42 is a specific circuit diagram of the scanning
[0259]
Next, the
[0260]
The first output of the shift register is SH1. This SH1 is input commonly to each decoder. The data D1, D2, D3, D4 are input to the
[0261]
After the data (D0, D1, D2, D3) is decoded by the
[0262]
SH1 is a signal indicating whether Y1 to Y4 are selected (High) or not selected (Low). When SH1 is Low, the output potentials of Y1 to Y4 are determined regardless of the High and Low of the signals D0 to D3. For example, when D0 is High, Y1 outputs V1, and when D0 is Low, -V1 is output. Similarly, voltages of Y2 to Y4 are determined according to D1 to D3, respectively.
[0263]
FIG. 43 is a timing chart when four scanning lines are simultaneously selected.
[0264]
One frame period is defined as 240 scanning periods (LP). In this case, two IC chips shown in FIG. 59 are cascaded. When the YD signal is input to the first chip, the SH1 signal first becomes High for one LP period.
[0265]
The
[0266]
When the scanning of one field is completed, the FS signal of the cascade-connected slave chip is input as the FSI signal of the first chip as shown in FIG. As a result, the SH1 signal becomes High again, and the operation of sequentially selecting four scanning lines again starts.
[0267]
As described above, two fields, three fields, and four fields are selected, and the operation of one frame is completed. The operation after one frame is a repetition of the operation described above.
[0268]
The case where four scanning lines are selected at the same time has been described above. However, the present invention is not limited to this. In the case of simultaneous selection of two scanning lines, the shift register has 60 stages and eight lines. In the case of simultaneous selection, it can be configured as 15 stages. Obviously, the present invention can be applied to a case where the number of simultaneously selected scanning lines is two or more.
[0269]
Next, a modification of the fifth embodiment will be described.
[0270]
FIG. 44 shows a configuration of a modification. In FIG. 41, the
[0271]
The inputs to the level shifter 503 are 30 signals of outputs (SH1 to SH30) of the
[0272]
FIG. 45 shows a configuration of another modification.
[0273]
In FIG. 45, the inside of the
[0274]
The
[0275]
Scan pattern data PD1 and PD0 are sent from a data line drive circuit (Y driver) 2100.
[0276]
Even when the pattern to be used is changed in the mismatch detection circuit of the data line drive circuit (Y driver) 2100, the scan voltage pattern change is notified to the scan line drive circuit (X driver) as pattern data PD1 and PD0. Therefore, even if the circuit configuration of the scanning line driving circuit (X driver) is not changed, the output order of the column pattern can be changed in accordance with the scanning pattern used in the data line driving circuit (Y driver) 2100. Is possible. This will be described in detail in a sixth embodiment described later.
[0277]
Further, the
[0278]
46 and 47 show circuit examples of the
[0279]
The
[0280]
A case where display is performed using the scanning voltage pattern of FIG. 48A will be described. The scanning voltage pattern in FIG. 48A schematically shows the selection voltages of the four scanning lines to be selected. “+” Means “V1” and “−” means “−V1”.
[0281]
For example, all the scanning lines selected in the first field select V1. The first and second lines selected in the second field select V1 and the third and fourth lines select -V1.
[0282]
However, it has been found that selecting and displaying the same pattern for one field in the same manner as described above causes crosstalk and flicker. Therefore, the display starting from the first field and sequentially forming the pattern of the fourth field is applied to the scanning lines of 1 to 16 lines, and the display starting from the second field and sequentially forming the patterns of the third, fourth, and first fields is applied. In some cases, the output voltage pattern is displayed in such a manner as to be applied to the next 17 to 32 scanning lines.
[0283]
In this case,
[0284]
When it is desired to change to the scanning voltage pattern of FIG. 48B, it can be easily changed only by changing the input of the AND gate of the pattern decoder as shown in FIG. Further, AC driving in which “V1” and “−V1” are alternately selected by the FR signal is also possible.
[0285]
The pattern decoder circuit using the gate circuit has been described above. However, the same effect can be obtained by using a ROM.
[0286]
FIG. 49 shows another modification.
[0287]
The modification of FIG. 49 is a circuit diagram showing the internal configuration of
[0288]
When one frame period corresponds to 240 selection pulses (LP), as shown in FIG. 43, each scanning line is normally selected four times in one frame period, and the
[0289]
This is because an unnecessary voltage is applied to the liquid crystal display panel because the counting of the counter proceeds even during the flyback period and the scanning line selection operation is restarted. In order to make this display normal, it is necessary to forcibly input a DOFF signal from the outside during the flyback period and set the potential of the SD signal to 0V.
[0290]
In FIG. 49, a flyback
[0291]
The operation of the flyback
[0292]
Since the total number of scanning lines is 240, two IC chips having 120 outputs are cascaded. FIG. 50 shows the timing of the change of the FSI, FS, etc. of the first chip.
[0293]
First, when the YD signal is input, scanning starts with an LP signal (not shown). Up to 30 LPs, scanning of the 120 outputs of the first chip is completed, and a high-level FS signal is input to the cascaded subordinate chips. When the scanning of the slave chip is completed, the high-level FS signal of the slave chip is input as the FSI signal of the head chip, and the scanning shifts from one field to two fields. The above operation is repeated to scan up to four fields.
[0294]
At this time, the signals Q10, Q20, and Q30 in the retrace
[0295]
Next, a sixth embodiment of the present invention will be described.
[0296]
(Embodiment 6)
In implementing the MLS driving method, determination of the number (h) of scanning lines to be simultaneously driven and selection of a scanning voltage pattern are the most basic and important items. In this embodiment, a description will be given of the number of simultaneous drive lines and a scanning voltage pattern which are preferably employed when a liquid crystal display device is configured using the circuit configurations of
[0297]
(A) According to the study of the present inventors, the number of simultaneously selected lines is preferably four (h = 4) from the viewpoint of preventing the circuit from becoming complicated, reducing power consumption, preventing crosstalk, and the like. As shown in FIG. 60A (FIGS. 28B and 48B), as the scanning voltage pattern in the case of simultaneous driving of four lines, one of the four selection pulses for selecting four lines has the polarity of another selection pulse. It is preferable to adopt a pattern that is opposite in polarity to the three selection pulses. For example, in FIG. 60A, the pattern (vertical pattern) in the first column is (+, +,-, +).
[0298]
When such a pattern is adopted, for example, when a display is performed in which all the pixels located on one data line are turned on, the selection voltage is substantially uniformly applied to the pixels during one frame period. become. Further, a change in luminance within one frame period is also suppressed. For this reason, when black characters are displayed on a white screen, flicker can be reduced, contrast can be improved, and high image quality can be achieved. Further, it is also advantageous when performing gradation display by the frame gradation method.
[0299]
In order to realize the MLS drive based on the above-described scanning voltage pattern, the ROM (decoder) 5 in the data line drive circuit (Y driver) shown in FIG. 21 may be configured as shown in FIG. 61, for example. Good. Corresponding to this, the pattern decoder (ROM) 202 in the scanning line drive circuit (X driver) 101 shown in FIG. 42 may have the configuration shown in FIG. Note that, as shown in FIG. 60C, the same effect can be obtained even when the polarity of one selection pulse is made different from the polarity of another selection pulse in the pattern of each row (horizontal pattern).
[0300]
(B) When the scanning voltage pattern is changed periodically, the occurrence of high-frequency components and low-frequency components due to MLS driving is reduced, and crosstalk and flicker are further reduced. This is also described in the fifth embodiment with reference to FIG.
[0301]
A technique for periodically changing the scanning voltage pattern will be specifically described. As shown in FIG. 60B, let the patterns in each column be a, b, c, and d.
[0302]
As shown in FIG. 62B, when one frame period is composed of four field periods, and a driving method of selecting all the scanning lines once during one field period is employed, a plurality of different scanning lines may be used during one field period. It is preferable to drive a scan line using a scan voltage pattern. That is, a pattern that periodically changes as aabbc, bbccd, ccdda, and ddab, or a pattern that periodically changes as abcda, bcdab, cdabc, and dabcd, illustrated in FIG. 62B, can be adopted. This suppresses a change in luminance of the liquid crystal panel during one frame period, prevents image flicker, and reduces occurrence of crosstalk.
[0303]
As shown in FIG. 62A, when one pattern is used within one field period, high-frequency components and low-frequency components are more likely to be generated than in the case of FIG. 62B.
[0304]
FIG. 63 shows a system configuration for realizing the above-described method of periodically changing the scanning voltage pattern.
[0305]
One of the features of FIG. 63 is that a scan voltage pattern is changed by sending pattern data signals (pattern identification signals) PD0 and PD1 from a data line drive circuit (Y driver) 9300 to a scan line drive circuit (X driver) 2200. Can be performed only by inputting a control signal to the data line driving circuit (Y driver) 9300. The operation of the scanning line driving circuit (X driver) 2200 using the pattern data signals PD0 and PD1 is described in detail in the fifth embodiment with reference to FIGS.
[0306]
One of the features of the system in FIG. 63 is that the carry signal (FS signal) is transmitted from the scanning line drive circuit (Y driver) 2200 to the data line drive circuit (Y driver) 9300 as a field identification signal (CA signal). By doing so, information can be easily transmitted between the scanning line driving circuit (X driver) 2200 and the data line driving circuit (X driver) 9300. That is, there is no need to newly add a special control signal.
[0307]
FIG. 65 is a diagram illustrating a configuration example of a circuit that generates pattern data PD0 and PD1 for periodically changing a scanning voltage pattern.
[0308]
This circuit includes an
[0309]
The circuit of FIG. 65 operates at the timing as shown in FIG.
[0310]
The
[0311]
The field identification signal CA sent from the scanning line driving circuit and the YD signal indicating the start of the frame period are frequency-divided by two D-type flip-
[0312]
Then, as shown in the lower part of FIG. 64, one of the patterns a to d shown in FIG. 62B is selected according to the combination of the voltage levels of the pattern data PD0 and PD1. That is, when both PD0 and PD1 are at the low level, the pattern "a" is selected. When PD0 is at the high level and PD1 is at the low level, the pattern "b" is selected. When PD0 is at the low level and PD1 is at the high level. When the pattern “c” is selected, and when both PD0 and PD1 are at the high level, the pattern “d” is selected.
[0313]
As described above, by employing the configurations in FIGS. 63 and 65, it is possible to perform MLS driving while periodically changing the scanning voltage pattern. When the liquid crystal is driven by the liquid crystal driving method according to the present embodiment, even when a gray scale display is performed using a liquid crystal display having high responsiveness, a gray scale display with high display quality with less crosstalk and flickering can be performed. .
[0314]
Therefore, when the liquid crystal display device of this embodiment is used as a display device in a device such as a personal computer, the value of a product is improved.
[0315]
Note that the present invention is not limited to the above-described embodiment, and can be variously modified. For example, various voltage levels can be adopted as the selection voltage or the non-selection voltage of the scanning line.
[Brief description of the drawings]
FIG. 1 is a diagram for explaining an outline of the present invention.
FIG. 2 is a diagram illustrating an overall configuration of a display device of the present invention.
FIG. 3A is a diagram showing one arrangement example of a circuit for driving a data line, and FIG. 3B is a diagram showing another arrangement example of a circuit for driving a data line.
FIG. 4A is a diagram for explaining a disadvantage when a conventional frame memory access technology is used, and FIG. 4B is another diagram for describing a disadvantage of the conventional technology. .
FIG. 5A is a diagram for explaining a conventional access technology to a frame memory, and FIG. 5B is a diagram for explaining an access technology in the first embodiment of the present invention.
FIG. 6A is a diagram for explaining a conventional access technology to a frame memory, and FIG. 6B is a diagram for explaining an access technology in a second embodiment of the present invention.
FIG. 7 is a diagram for explaining the reason that the inconvenience is solved by the access technique to the frame memory according to the second embodiment shown in FIG. 6B;
FIG. 8 is a diagram showing a circuit configuration for realizing access to a frame memory as shown in FIG. 6B;
FIG. 9 is a timing chart showing an operation of the
FIG. 10 is a timing chart showing the operation of the
FIG. 11 is a diagram illustrating an example of a circuit configuration of a part of the
FIG. 12 is a timing chart illustrating the operation of the circuit in FIG. 11;
FIG. 13 is a diagram illustrating another example of a circuit configuration of a part of the
FIG. 14 is a timing chart illustrating the operation of the circuit in FIG. 13;
FIG. 15 is a timing chart showing the operation of the circuit of FIG. 13;
FIG. 16 is a diagram showing still another example of a circuit configuration of a part of the
FIG. 17 is a timing chart showing the operation of the circuit in FIG. 16;
FIG. 18 is a timing chart illustrating a control example of the display device when three scanning lines are simultaneously selected.
FIG. 19 is a diagram showing a circuit according to a third embodiment of the present invention.
FIG. 20 is a diagram showing a more specific configuration of the circuit of FIG. 19;
FIG. 21 is a circuit diagram for explaining features of the third embodiment of the present invention (the decoder is constituted by a ROM).
FIG. 22 is a diagram illustrating a configuration example of a ROM illustrated in FIG. 21;
FIG. 23 is a circuit diagram illustrating an example of a circuit configuration of the
FIG. 24 is a timing chart showing an operation of the ROM shown in FIG. 21;
FIG. 25 is a diagram showing characteristics of a transmission line of a precharge (PC) signal of the ROM shown in FIG. 21;
FIG. 26 is a diagram showing a configuration of a conventional decoder.
FIG. 27 is a diagram illustrating voltage values used at the time of selection when four scanning lines are simultaneously driven.
28A and 28B are diagrams each showing an example of a scanning pattern.
FIG. 29 is a block diagram illustrating an overall configuration of a data line drive circuit according to a fourth embodiment of the present invention.
FIG. 30A is a diagram illustrating an example of a configuration of a voltage-off circuit, and FIG. 30B is a diagram illustrating another example of a configuration of a voltage-off circuit.
FIG. 31 is a diagram illustrating an example of a configuration of a flyback period detection circuit;
FIG. 32 is a timing chart illustrating the operation of the circuit in FIG. 31;
FIG. 33 is a block diagram illustrating another example of the configuration of the flyback period detection circuit;
FIG. 34 is a diagram illustrating a configuration (an entire configuration of a data line driving circuit) according to a modification of the fourth embodiment;
FIG. 35 is a diagram illustrating still another example of the configuration of the flyback period detection circuit;
FIG. 36 is a block diagram showing a configuration of another modification example of the fourth embodiment.
FIG. 37 is a circuit diagram illustrating a configuration example of a
FIG. 38 is a diagram illustrating an example in which the
FIG. 39A is a diagram showing a driving potential of a data line in multiplex driving, and FIG. 39B is a diagram showing a driving potential of a data line in multi-line driving.
FIG. 40 is a timing chart showing the timing of data transfer to the data line driving circuit.
FIG. 41 is a diagram illustrating an overall configuration of a fifth embodiment of the present invention.
FIG. 42 is a diagram illustrating a configuration example of a main part of a fifth embodiment of the present invention.
FIG. 43 is a timing chart for explaining the operation of the circuits of FIGS. 41 and 42;
FIG. 44 is a diagram extracting and showing a part of the circuit shown in FIG. 41;
FIG. 45 is a diagram illustrating a configuration (a configuration example of a scanning line driving circuit) according to a modification example of the fifth embodiment;
FIG. 46 is a diagram illustrating an example of a configuration of a
FIG. 47 is a diagram illustrating another example of the configuration of the
FIG. 48A is a diagram illustrating an example of a scanning pattern, and FIG. 48B is a diagram illustrating another example of a scanning pattern.
FIG. 49 is a diagram illustrating an example of a configuration of a
FIG. 50 is a timing chart showing the operation of the circuit of FIG. 49;
FIG. 51 is a diagram showing an example of a configuration of a scanning line driving circuit studied by the present inventors before the present invention.
FIG. 52 is a diagram showing another example of the configuration of the scanning line driving circuit studied by the present inventors before the present invention.
FIG. 53 is a diagram showing an arrangement of electrodes in a liquid crystal display panel.
FIG. 54 is a diagram for explaining an advantage in a case where a multi-line driving method is adopted;
FIG. 55 is a diagram for explaining the contents of the multi-line driving method.
FIG. 56 is a timing chart for explaining an operation of a driving circuit when a multi-line driving method is used.
FIG. 57 is a timing chart showing an operation of inputting and outputting data to and from a frame memory included in a data line driving circuit when a multi-line driving method is used.
FIG. 58 is a timing chart showing an operation of inputting data to a frame memory included in the data line driving circuit when the multi-line driving method is used.
FIG. 59 is a block diagram illustrating an example in which a scanning line driver circuit is configured by cascading a plurality of IC chips.
FIG. 60A is a diagram showing an example of a scanning voltage pattern (selection voltage pattern) in the case of four-line simultaneous driving according to the sixth embodiment of the present invention, and FIG. 60B shows an arrangement of column patterns. FIG. 60C is a diagram illustrating an example of a scanning voltage pattern (selection voltage pattern) in the case of simultaneous driving of three lines.
FIG. 61 is a diagram showing a configuration of a decoder (ROM) of a data line drive circuit (Y driver) according to a sixth embodiment of the present invention.
FIG. 62A is a diagram illustrating an example of a conventional scanning voltage pattern, and FIG. 62B is a diagram illustrating a change in the scanning voltage pattern according to the sixth embodiment of the present invention.
FIG. 63 is a diagram illustrating an example of the overall configuration of a liquid crystal display device according to a sixth embodiment of the present invention.
FIG. 64 is a timing chart for explaining the operation of the circuit shown in FIG. 65;
FIG. 65 is a diagram showing a configuration of a pattern data creation circuit in a data line drive circuit according to a sixth embodiment of the present invention.
[Explanation of symbols]
1 First ROM circuit
2 Second ROM circuit
3 Third ROM circuit
4. Fourth ROM circuit
5 Fifth ROM circuit
101 Code generator
262 Unmatched number judgment circuit
2100 Data line drive circuit
2200 Scan line drive circuit
2250 matrix panel
9300 Data line drive circuit
PD0, PD1 Pattern data signal (pattern identification signal)
FS carry signal
CA field identification signal
Claims (6)
複数本の前記走査線を同時に選択して所定の選択電圧パターンを有する走査電圧を印加する走査線駆動回路と、
前記選択電圧パターンと前記マトリクスパネルの表示要素のオン／オフを示す表示データとの比較に基づき前記データ線に印加する電圧を決定し、その決定された電圧を前記データ線に印加するデータ線駆動回路と、を備えた表示装置であって、
１つのフレーム期間が複数のフィールドからなる場合、前記走査線駆動回路は、１つのフィールド期間中に複数の異なる選択電圧パターンを用いながら一組となっている複数本の走査線毎に駆動を行っていき、その一つのフィールド期間中に全部の走査線を１回選択し、かつ、前記走査線駆動回路と前記データ線駆動回路とは互いに、使用する選択電圧パターンの情報の授受を行い、それぞれ、同じ選択電圧パターンに基づく走査線およびデータ線の駆動を行うことを特徴とする表示装置。A matrix panel having a plurality of scanning lines, a plurality of data lines, and a display element driven by the scanning signal and the data signal;
A scanning line driving circuit for simultaneously selecting a plurality of the scanning lines and applying a scanning voltage having a predetermined selection voltage pattern;
A data line drive that determines a voltage to be applied to the data line based on a comparison between the selection voltage pattern and display data indicating on / off of a display element of the matrix panel, and applies the determined voltage to the data line. A display device comprising:
In the case where one frame period includes a plurality of fields, the scanning line driving circuit performs driving for each of a plurality of scanning lines in a set while using a plurality of different selection voltage patterns during one field period. All the scanning lines are selected once during the one field period, and the scanning line driving circuit and the data line driving circuit mutually exchange information of a selection voltage pattern to be used, and A display device for driving a scanning line and a data line based on the same selection voltage pattern.
走査線駆動回路またはデータ線駆動回路のいずれか一方に選択電圧パターンを指定するための情報が入力され、その情報を受けた走査線駆動回路またはデータ線駆動回路はそれぞれ、データ線駆動回路または走査線駆動回路に前記情報を伝達することを特徴とする表示装置。In claim 1,
Information for designating the selection voltage pattern is input to one of the scanning line driving circuit and the data line driving circuit, and the scanning line driving circuit or the data line driving circuit that receives the information receives the information, respectively. A display device for transmitting the information to a line drive circuit.
複数本の前記走査線を同時に選択して所定の選択電圧パターンを有する走査電圧を印加する走査線駆動回路と、
前記選択電圧パターンと前記マトリクスパネルの表示要素のオン／オフを示す表示データとの比較に基づき前記データ線に印加する電圧を決定し、その決定された電圧を前記データ線に印加するデータ線駆動回路と、を備えた表示装置であって、
前記データ線駆動回路は、前記選択電圧パターンと前記表示データとの不一致数の判定を行うための不一致判定回路を具備し、この不一致判定回路はＲＯＭからなり、このＲＯＭは、前記表示データおよび前記選択電圧パターン情報を入力するための入力線と、複数の絶縁ゲート型トランジスタのソース・ドレイン経路が直列に接続されて形成される出力線とを有し、前記入力線と、前記複数の絶縁ゲート型トランジスタのゲートとの接続／非接続によってＲＯＭの構成をプログラムすることができるようになっており、
また、前記走査線駆動回路は、駆動する走査線を指定するデータおよび走査線に印加する電圧レベルを指定するデータを発生するコード発生回路を具備しており、このコード発生回路は、走査線に印加する電圧レベルを制御する制御信号の入力端子を有しており、
前記ＲＯＭに入力される前記選択電圧パターン情報は、前記制御信号の入力端子を介して前記コード発生回路にも入力されることを特徴とする表示装置。A matrix panel having a plurality of scanning lines, a plurality of data lines, and a display element driven by the scanning signal and the data signal;
A scanning line driving circuit for simultaneously selecting a plurality of the scanning lines and applying a scanning voltage having a predetermined selection voltage pattern;
A data line drive that determines a voltage to be applied to the data line based on a comparison between the selection voltage pattern and display data indicating on / off of a display element of the matrix panel, and applies the determined voltage to the data line. A display device comprising:
The data line driving circuit includes a mismatch determination circuit for determining the number of mismatches between the selected voltage pattern and the display data, and the mismatch determination circuit is configured by a ROM. The ROM includes the display data and the display data. An input line for inputting selection voltage pattern information, and an output line formed by connecting source / drain paths of a plurality of insulated gate transistors in series, the input line and the plurality of insulated gates The configuration of the ROM can be programmed by connection / disconnection with the gate of the type transistor,
The scanning line driving circuit includes a code generation circuit that generates data specifying a scanning line to be driven and data specifying a voltage level to be applied to the scanning line. It has an input terminal for a control signal for controlling the applied voltage level,
The display device, wherein the selection voltage pattern information input to the ROM is also input to the code generation circuit via an input terminal of the control signal.
１つのフレーム期間が複数のフィールドからなる場合、前記走査線駆動回路が１つのフィールド期間中に複数の異なる選択電圧パターンを用いながら一組となっている複数本の走査線毎に駆動を行っていき、その一つのフィールド期間中に全部の走査線を１回駆動し、かつ、前記走査線駆動回路と前記データ線駆動回路とが互いに、使用する選択電圧パターンの情報の授受を行い、それぞれ、同じ選択電圧パターンに基づく走査線およびデータ線の駆動を行うことを特徴とする表示装置の駆動方法。A matrix panel having a plurality of scanning lines, a plurality of data lines, and display elements driven by the scanning signals and the data signals; and a predetermined selection voltage pattern by simultaneously selecting a plurality of the scanning lines. A scanning line driving circuit for applying a scanning voltage, and a voltage to be applied to the data line are determined based on a comparison between the selection voltage pattern and display data indicating ON / OFF of a display element of the matrix panel, and the determined voltage is determined. A data line driving circuit for applying a voltage to the data line, a driving method of a display device comprising:
When one frame period includes a plurality of fields, the scanning line driving circuit performs driving for each of a plurality of scanning lines in a set while using a plurality of different selection voltage patterns during one field period. Then, all the scanning lines are driven once during the one field period, and the scanning line driving circuit and the data line driving circuit mutually exchange information of a selection voltage pattern to be used, respectively, A driving method of a display device, wherein a scanning line and a data line are driven based on the same selection voltage pattern.
走査線駆動回路またはデータ線駆動回路のいずれか一方に選択電圧パターンを指定するための情報が入力されると、その情報を受けた走査線駆動回路またはデータ線駆動回路はそれぞれ、データ線駆動回路または走査線駆動回路に前記情報を伝達し、これにより、同じ選択電圧パターンに基づく走査線およびデータ線の駆動を実現することを特徴とする表示装置の駆動方法。In claim 5,
When information for designating a selection voltage pattern is input to one of the scanning line driving circuit and the data line driving circuit, the scanning line driving circuit or the data line driving circuit that receives the information receives the data line driving circuit. Alternatively, a method for driving a display device, wherein the information is transmitted to a scanning line driving circuit to thereby drive the scanning lines and the data lines based on the same selection voltage pattern.
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