JP3585090B2

JP3585090B2 - Display panel halftone display method

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Publication number: JP3585090B2
Application number: JP16719998A
Authority: JP
Inventors: 雅博鈴木
Original assignee: Pioneer Corp
Current assignee: Pioneer Corp
Priority date: 1998-06-15
Filing date: 1998-06-15
Publication date: 2004-11-04
Anticipated expiration: 2018-06-15
Also published as: JP2000003153A

Description

【０００１】
【発明が属する技術分野】
本発明は、プラズマディスプレイパネル（以下、ＰＤＰと称する）、液晶ディスプレイパネル（以下、ＬＣＤと称する）の如きマトリクス表示方式のディスプレイパネルの中間調表示方法に関する。
【０００２】
【従来の技術】
かかるマトリクス表示方式のディスプレイパネルの一つとしてＡＣ（交流放電）型のＰＤＰが知られている。
ＡＣ型のＰＤＰは、複数の列電極（アドレス電極）と、これら列電極と直交して配列されておりかつ一対にて１表示ラインを形成する複数の行電極対とを備えている。これら各行電極対及び列電極は、放電空間に対して誘電体層で被覆されており、行電極対と列電極との交点にて１画素に対応した放電セルが形成される構造となっている。
【０００３】
ここで、かかるＰＤＰに対して中間調表示を実施させる方法の一つとして、１フレーム（フィールド）期間を、Ｎビットの画素データの各ビット桁の重み付けに対応した時間だけ発光するＮ個のサブフレーム（サブフィールド）に分割して表示する、いわゆるサブフィールド法が例えば特開平４−１９５０８７号公報に提示されている。
【０００４】
図１は、かかるサブフィールド法による１フィールド期間中での発光駆動フォーマットを示す図である。
図１に示される一例においては、供給される画素データが６ビットの場合を想定し、１フィールドの期間をＳＦ１、ＳＦ２．．．、ＳＦ６なる６個のサブフィールドに分割して発光駆動を行う。これら６個のサブフィールドによる発光を１通り実行することにより、１フィールド分の画像に対する６４階調表現が可能となるのである。これら各サブフィールドは、一斉リセット行程Ｒｃ、画素データ書込行程Ｗｃ、及び維持発光行程Ｉｃにて構成される。一斉リセット行程Ｒｃでは、上記ＰＤＰの全放電セルを一斉に放電励起（リセット放電）せしめることにより、全放電セル内に一様に壁電荷を形成させる。次の画素データ書込行程Ｗｃでは、各放電セル毎に、画素データに応じた選択的な消去放電を励起せしめる。この際、かかる消去放電が実施された放電セル内の壁電荷は消滅して”非発光セル”となる。一方、消去放電が実施されなかった放電セルは壁電荷が残留したままとなっているので”発光セル”となる。維持発光行程Ｉｃでは、上記発光セルに対してのみ各サブフィールドの重み付けに対応した時間だけ放電発光状態を継続させる。これにより、各サブフィールドＳＦ１〜ＳＦ６では、順に１：２：４：８：１６：３２なる発光期間比の重み付けをもって維持発光を行うのである。
【０００５】
しかしながら、かかる中間調表示方法により、例えば平坦な物体が移動するような画像を表示すると、その輝度階調レベルが”３２”又は”１６”の如き２のｎ乗境界を横切る付近で、あたかも階調が失われた映像のような縞状の偽輪郭が視認されるという問題があった。
これは、輝度階調レベルが”３２”の場合は、図１に示されるが如き１フィールド期間中のサブフィールドＳＦ６のみで発光が実施され、一方、輝度階調レベルが”３１”の場合には、このＳＦ６での発光は実施されず、ＳＦ１〜ＳＦ５において発光が実施されることから生じるものである。つまり、輝度階調レベル”３２”の発光を行うべき放電セルが点灯している期間中は、輝度階調レベル”３１”の発光を行うべき放電セルは必ず消灯状態にある為、これら放電セルの境界上に画像とは無関係な縞状の輪郭が視認されてしまうのである。
【０００６】
【発明が解決しようとする課題】
本発明は、上記の問題を解決するためになされたものであり、偽輪郭の抑制された高品質な画像表示を実現することが出来るディスプレイパネルの中間調表示方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明によるディスプレイパネルの中間調表示方法は、表示ラインに対応して水平方向に配列された複数の行電極と、前記行電極に交叉する垂直方向に配列された交叉部にて放電セルを形成する複数の列電極とを有するディスプレイパネルを、各単位表示期間内において夫々に異なる発光回数が割り当てられているＮ個（Ｎは２以上の整数）の分割単位表示行程毎に駆動することにより中間調表示を為すディスプレイパネルの中間調表示方法であって、前記分割単位表示行程の各々は、画素データに応じて前記放電セルの各々を発光放電セル又は非発光放電セルの内の一方に設定する画素データ書込行程と、前記発光放電セルのみを前記発光回数の分だけ発光させる維持発光行程とを含み、前記維持発光行程は複数の分割維持発光行程からなり、前記分割単位表示行程の各々は、前記分割維持発光行程各々の内の第２番目以降の前記分割維持発光行程の直前に前記放電セルを選択的に前記非発光放電セルに設定せしめる選択消去行程を更に含み、前記表示ライン各々をＮ個の表示ライン群に分け、前記単位表示期間中における前記分割単位表示行程各々の実行順番を前記表示ライン群毎に異ならせる。
【０００８】
【発明の実施の形態】
以下、本発明の実施例を図を参照しつつ説明する。
図２は、本発明による中間調表示方法に基づいて、マトリクス表示方式のディスプレイパネルであるプラズマディスプレイパネル（以下、ＰＤＰと称する）を駆動するプラズマディスプレイ装置の概略構成を示す図である。
【０００９】
図２において、Ａ／Ｄ変換器１は、駆動制御回路２から供給されるクロック信号に応じて、アナログの入力映像信号をサンプリングしてこれを１画素毎に例えば６ビットの画素データＤ_０−５に変換し、これをビット並び替え回路３に供給する。この際、６ビット分の画素データＤ_０−５の内のＤ_５がＭＳＢ（ＭｏｓｔＳｉｇｎｉｆｉｃａｎｔＢｉｔ）、すなわち発光輝度に対する重み付けが最も重いビットであり、Ｄ_０がＬＳＢ（ＬｅａｓｔＳｉｇｎｉｆｉｃａｎｔＢｉｔ）である。
【００１０】
ビット並び替え回路３は、供給された画素データＤ_０−５がＰＤＰ１０における、
（６Ｎ＋１）行目の画素データ
（６Ｎ＋２）行目の画素データ
（６Ｎ＋３）行目の画素データ
（６Ｎ＋４）行目の画素データ
（６Ｎ＋５）行目の画素データ
（６Ｎ＋６）行目の画素データ
Ｎ：正の整数
のいずれに対応したものであるかを確認し、図３に示される形態にてビットの並び替えを行って変換画素データＨＤ_０−５を得る。
【００１１】
メモリ４は、上記駆動制御回路２から供給されてくる書込信号に従って上記変換画素データＨＤ_０−５を順次書き込む。
かかる書込動作によりＰＤＰ１０における１画面（ｎ行、ｍ列）分の書き込みが終了すると、メモリ４は、この１画面分の変換画素データＨＤを第０ビット〜第５ビットの順に読み出し、これを１行分毎に順次アドレスドライバ６に供給して行く。
【００１２】
アドレスドライバ６は、かかるメモリ４から読み出された変換画素データＨＤ中の各ビットをその論理レベルに対応した電圧値を有する画素データパルスに変換し、これを１行分毎にＰＤＰ１０の列電極Ｄ_１〜Ｄ_ｍに印加する。
駆動制御回路２は、入力された映像信号中の水平及び垂直同期信号に同期して、上記Ａ／Ｄ変換器１に対するクロック信号、及びメモリ４に対する書込・読出信号を生成する。更に、駆動制御回路２は、かかる水平及び垂直同期信号に同期して、画素データタイミング信号、リセットタイミング信号、走査タイミング信号、及び維持タイミング信号を夫々発生する。
【００１３】
第１サスティンドライバ７は、上記駆動制御回路２から供給された各種タイミング信号に応じて、残留電荷量を初期化するためのリセットパルス、放電発光状態を維持するための維持パルス各々を発生し、これらをＰＤＰ１０の行電極Ｘ_１〜Ｘ_ｎに印加する。第２サスティンドライバ８は、上記駆動制御回路２から供給された各種タイミング信号に応じて、残留電荷量を初期化するためのリセットパルス、画素データを書き込むための走査パルスＳＰ、画素データ書き込みを良好に実施させる為のプライミングパルス、及び放電発光状態を維持するための維持パルス各々を発生し、これらをＰＤＰ１０の行電極Ｙ_１〜Ｙ_ｎに印加する。
【００１４】
ＰＤＰ１０は、行電極Ｘ及び行電極Ｙの一対にて、画面の１表示ラインに対応した行電極を形成している。例えば、ＰＤＰ１０における第１表示ラインの行電極対は行電極Ｘ_１及びＹ_１であり、第ｎ表示ラインの行電極対は行電極Ｘ_ｎ及びＹ_ｎとなる。又、ＰＤＰ１０では、かかる行電極対と各列電極との交差部に１つの放電セルが形成される。
【００１５】
次に、図２に示されるが如きプラズマディスプレイ装置によって実施されるＰＤＰ１０の駆動動作について説明する。
かかるＰＤＰ１０の駆動においては、図４に示されるが如く、１フィールド（フレーム）期間を、夫々同一期間からなる６つの分割期間（第１〜第６分割期間）に分割し、各分割期間において、以下の如き発光回数比を有する６個のサブフィールド（サブフレーム）ＳＦ１〜ＳＦ６を実行する。
【００１６】
ＳＦ１：１
ＳＦ２：２
ＳＦ３：４
ＳＦ４：８
ＳＦ５：１６
ＳＦ６：３２
図５は、これら各サブフィールド内において、上記アドレスドライバ６、第１サスティンドライバ７、及び第２サスティンドライバ８によってＰＤＰ１０の各電極に印加される駆動パルスの印加タイミングを示す図である。
【００１７】
図５において、先ず、第１サスティンドライバ７及び第２サスティンドライバ８は、ＰＤＰ１０の行電極Ｘ及びＹに夫々リセットパルスＲＰ_ｘ及びＲＰ_Ｙを同時に印加してＰＤＰ１０の各放電セルをリセット放電せしめ、これにより、各放電セル内の壁電荷を所望の電荷量に初期化する（リセット行程Ｒｃ）。
次に、アドレスドライバ６は、各行に対応した画素データパルス群ＤＰ_１〜ＤＰ_ｍを順次列電極Ｄ_１〜Ｄ_ｍに印加して行く。第２サスティンドライバ８は、上記各画素データパルス群ＤＰの各印加タイミングと同一タイミングにて、走査パルスＳＰを行電極Ｙ_１〜Ｙ_ｎへと順次印加して行く。この際、走査パルスＳＰが印加された”行”と、高電圧の画素データパルスが印加された”列”との交差部の放電セルにのみ放電が生じ、その放電セル内に残存していた壁電荷が選択的に消去される。かかる選択消去により、後述するが如き維持発光行程において放電発光が実施される発光放電セルと、放電発光しない非発光放電セルとが設定される。尚、各走査パルスＳＰを各行電極Ｙに印加する直前に、正極性のプライミングパルスＰＰを行電極Ｙ_１〜Ｙ_ｎに順次印加しておく。かかるプライミングパルスＰＰの印加に応じて励起するプライミング放電により、ＰＤＰ１０の放電空間内には上記リセット行程Ｒｃにて形成されたものの時間経過と共に減少してしまった荷電粒子が再形成される。よって、かかる荷電粒子が存在する内に、上記走査パルスＳＰの印加による画素データの書き込みが為されることになる（画素データ書込行程Ｗｃ）。
【００１８】
次に、第１サスティンドライバ７及び第２サスティンドライバ８は、行電極Ｘ及びＹに対して交互に維持パルスＩＰ_Ｘ及びＩＰ_Ｙを印加する。この際、上記画素データ書込行程Ｗｃによって壁電荷が残留したままとなっている放電セル、すなわち発光放電セルは、かかる維持パルスＩＰ_Ｘ及びＩＰ_Ｙが交互に印加される度に放電発光を行い、その発光状態を維持する（維持発光行程Ｉｃ）。この際、図４に示されるサブフィールドＳＦ１〜ＳＦ６各々での維持発光行程Ｉｃの期間は互いに同一であり、その期間内で実施する放電発光の回数が各サブフィールド毎に異なるのである。
【００１９】
ここで、本発明においては、１フィールド期間内における上記サブフィールドＳＦ１〜ＳＦ６各々の実行順番を、図４に示されるようにＰＤＰ１０の各行毎に異ならしめているのである。
すなわち、ＰＤＰ１０におけるｎ行分の行電極Ｙ_１〜Ｙ_ｎ（Ｘ_１〜Ｘ_ｎ）の内の第（６Ｎ＋１）行目に対応した行電極、つまり行電極Ｙ_１、Ｙ_７、Ｙ_１３、・・・・（行電極Ｘ_１、Ｘ_７、Ｘ_１３・・・・）に対しては、図４（ａ）に示されるように、
ＳＦ１
ＳＦ２
ＳＦ３
ＳＦ４
ＳＦ５
ＳＦ６
なる順番にて駆動を行う。
【００２０】
又、第（６Ｎ＋２）行目に対応した行電極、つまり行電極Ｙ_２、Ｙ_８、Ｙ_１４、・・・・（行電極Ｘ_２、Ｘ_８、Ｘ_１４、・・・・）に対しては、図４（ｂ）に示されるように、
ＳＦ２
ＳＦ３
ＳＦ４
ＳＦ５
ＳＦ６
ＳＦ１
なる順番にて駆動を行う。
【００２１】
又、第（６Ｎ＋３）行目に対応した行電極、つまり行電極Ｙ_３、Ｙ_９、Ｙ_１５、・・・・（行電極Ｘ_３、Ｘ_９、Ｘ_１５、・・・・）に対しては、図４（ｃ）に示されるように、
ＳＦ３
ＳＦ４
ＳＦ５
ＳＦ６
ＳＦ１
ＳＦ２
なる順番にて駆動を行う。
【００２２】
又、第（６Ｎ＋４）行目に対応した行電極、つまり行電極Ｙ_４、Ｙ_１０、Ｙ_１６・・・・（行電極Ｘ_４、Ｘ_１０、Ｘ_１６・・・・）に対しては、図４（ｄ）に示されるように、
ＳＦ４
ＳＦ５
ＳＦ６
ＳＦ１
ＳＦ２
ＳＦ３
なる順番にて駆動を行う。
【００２３】
又、第（６Ｎ＋５）行目に対応した行電極、つまり行電極Ｙ_５、Ｙ_１１、Ｙ_１７・・・・（行電極Ｘ_５、Ｘ_１１、Ｘ_１７・・・）に対しては、図４（ｅ）に示されるように、
ＳＦ５
ＳＦ６
ＳＦ１
ＳＦ２
ＳＦ３
ＳＦ４
なる順番にて駆動を行う。
【００２４】
又、第（６Ｎ＋６）行目に対応した行電極、つまり行電極Ｙ_６、Ｙ_１２、Ｙ_１８・・・・（行電極Ｘ_６、Ｘ_１２、Ｘ_１８・・・）に対しては、図４（ｆ）に示されるように、
ＳＦ６
ＳＦ１
ＳＦ２
ＳＦ３
ＳＦ４
ＳＦ５
なる順番にて駆動を行うのである。
【００２５】
かかる中間調表示方法によれば、隣接する行同士において、セルの消灯（点灯）期間を互いにずらすことが出来るので、偽輪郭の抑制がなされるようになる。尚、図４に示される中間調表示方法では、画素データ書込行程Ｗｃの実行時期を全ての行電極に対して同一にする必要がある為、発光輝度の重み付けが大なるサブフィールドＳＦ６〜発光輝度の重み付けが小なるサブフィールドＳＦ１までの全ての維持発光行程Ｉｃの実行期間を同一にしている。
【００２６】
よって、例えば発光輝度の重み付けが小なるサブフィールドＳＦ１では、維持発光行程Ｉｃの期間内で実施すべき放電発光の回数に比して、画素データ書込行程Ｗｃの期間長が長くなり、良好な輝度階調表現を実現できない場合が生じる。図６は、かかる点に鑑みて為された本発明による他の中間調表示方法を示す図である。
【００２７】
図６においては、１フィールド期間を３分割（第１〜第３分割期間）し、これら各分割期間において、互いに異なる発光パターンを有する３つのサブフィールドＳＦａ〜ＳＦｃを夫々実行する。
サブフィールドＳＦａの動作
先ず、サブフィールドＳＦａにおいては、上記図５と同様にリセット行程Ｒｃ、画素データ書込行程Ｗｃが順次実行され、その後、各々が下記の如き発光回数比を有する９つの分割維持発光行程Ｉ_１〜Ｉ_９を断続的に順次実行する。
【００２８】
Ｉ_１：１
Ｉ_２：１
Ｉ_３：２
Ｉ_４：４
Ｉ_５：４
Ｉ_６：４
Ｉ_７：２
Ｉ_８：１４
Ｉ_９：１
この際、かかるサブフィールドＳＦａにおける分割維持発光行程Ｉ_１及びＩ_２間では第１選択消去行程Ｓ_１を実行し、分割維持発光行程Ｉ_８及びＩ_９間では第２選択消去行程Ｓ_２を実行する。尚、これら選択消去行程Ｓにおいては、例えば第２サスティンドライバ８が行電極Ｙ_１〜_ｎに対して選択的に消去パルスＥＰを印加して消去放電を起こし、各放電セル内に残存する壁電荷を選択的に消滅させる。
【００２９】
これにより、上記画素データ書込行程Ｗｃにおいて放電発光セルに設定されたものの、かかる第１選択消去行程Ｓ_１において選択的に消去放電された放電セルはこの時点で非発光放電セルとなる。一方、消去放電されなかった放電セルは発光放電セルの状態をそのまま維持する。従って、かかる第１選択消去行程Ｓ_１において発光放電セルの状態を維持した放電セルは、分割維持発光行程Ｉ_１〜Ｉ_８各々で放電発光を行う一方、かかる第１選択消去行程Ｓ_１において選択消去放電された放電セルは分割維持発光行程Ｉ_１のみで放電発光を行うことになる。
【００３０】
又、上記第２選択消去行程Ｓ2において選択的に消去放電された放電セルはこの時点で非発光放電セルとなり、消去放電されなかった放電セルは発光放電セルの状態をそのまま維持する。従って、第２選択消去行程Ｓ2において発光放電セルの状態を維持した放電セルのみが分割維持発光行程Ｉ₉で維持発光を行うことになる。
【００３１】
以上の如き動作により、図６に示されるサブフィールドＳＦａでは、
非発光に対応した輝度”０”
分割維持発光行程Ｉ_１による発光回数”１”の発光に対応した輝度
分割維持発光行程Ｉ_１〜Ｉ_８による発光回数”３２”の発光に対応した輝度
分割維持発光行程Ｉ_１〜Ｉ_９による発光回数”３３”の発光に対応した輝度
各々を表現出来ることになる。
【００３２】
サブフィールドＳＦｂの動作
次に、サブフィールドＳＦｂにおいては、上記図５と同様にリセット行程Ｒｃ、画素データ書込行程Ｗｃが順次実行され、その後、各々が下記の如き発光回数比を有する７つの分割維持発光行程Ｉ_１〜Ｉ_７を順次実行する。
Ｉ_１：１
Ｉ_２：１
Ｉ_３：２
Ｉ_４：４
Ｉ_５：４
Ｉ_６：４
Ｉ_７：２
この際、サブフィールドＳＦｂにおける分割維持発光行程Ｉ_２及びＩ_３間では第１選択消去行程Ｓ_１、分割維持発光行程Ｉ_６及びＩ_７間では第２選択消去行程Ｓ_２を夫々実行する。
【００３３】
これにより、上記画素データ書込行程Ｗｃにおいて放電発光セルに設定されたものの、かかる第１選択消去行程Ｓ_１において選択的に消去放電された放電セルはこの時点で非発光放電セルとなる。一方、消去放電されなかった放電セルは発光放電セルの状態をそのまま維持する。
従って、サブフィールドＳＦｂにおける第１選択消去行程Ｓ_１において発光放電セルの状態を維持した放電セルは、分割維持発光行程Ｉ_１〜Ｉ_６各々で発光を継続して行う一方、かかる第１選択消去行程Ｓ_１において消去放電された放電セルは分割維持発光行程Ｉ_１及びＩ_２のみで発光を行うことになる。
【００３４】
又、サブフィールドＳＦｂにおける上記第２選択消去行程Ｓ_２において消去放電された放電セルはこの時点で非発光放電セルとなり、消去放電されなかった放電セルは発光放電セルの状態をそのまま維持する。すなわち、第２選択消去行程Ｓ_２において発光放電セルの状態を維持した放電セルのみが分割維持発光行程Ｉ_７で維持発光を行うことになる。
【００３５】
以上の如き動作により、図６に示されるサブフィールドＳＦｂでは、
非発光に対応した輝度”０”
分割維持発光行程Ｉ_１及びＩ_２による発光回数”２”の発光に対応した輝度
分割維持発光行程Ｉ_１〜Ｉ_６による発光回数”１６”の発光に対応した輝度
分割維持発光行程Ｉ_１〜Ｉ_７による発光回数”１８”の発光に対応した輝度
各々を表現出来ることになる。
【００３６】
ここで、かかる分割維持発光行程Ｉ_７が終了したら消去行程Ｅを実行して、全ての放電セル内に残存している壁電荷を消滅せしめる。かかる消去行程Ｅが終了すると上記サブフィールドＳＦｂ内での放電発光は終了する。
サブフィールドＳＦｃの動作
最後に、サブフィールドＳＦｃにおいては、上記図５と同様にリセット行程Ｒｃ、画素データ書込行程Ｗｃが順次実行され、その後、各々が下記の如き発光回数比を有する５つの分割維持発光行程Ｉ_１〜Ｉ_５を順次実行する。
【００３７】
Ｉ_１：１
Ｉ_２：１
Ｉ_３：２
Ｉ_４：４
Ｉ_５：４
この際、サブフィールドＳＦｃにおける分割維持発光行程Ｉ_３及びＩ_４間では第１選択消去行程Ｓ_１、分割維持発光行程Ｉ_４及びＩ_５間では第２選択消去行程Ｓ_２を夫々実行する。
【００３８】
これにより、上記画素データ書込行程において放電発光セルに設定されたものの、かかる第１選択消去行程Ｓ_１において選択的に消去放電された放電セルはこの時点で非発光放電セルとなり、消去放電されなかった放電セルは発光放電セルの状態をそのまま維持する。従って、サブフィールドＳＦｃにおける第１選択消去行程Ｓ_１において発光放電セルの状態を維持した放電セルは、分割維持発光行程Ｉ_１〜Ｉ_４各々で放電発光を行い、かかる第１選択消去行程Ｓ_１において選択消去放電された放電セルは分割維持発光行程Ｉ_１〜Ｉ_３で放電発光を行うことになる。
【００３９】
又、上記第２選択消去行程Ｓ_２において消去放電された放電セルはこの時点で非発光放電セルとなり、消去放電されなかった放電セルは発光放電セルの状態をそのまま維持する。従って、第２選択消去行程Ｓ_２において発光放電セルの状態を維持した放電セルのみが分割維持発光行程Ｉ_５で維持発光を行うことになる。
以上の如き動作により、図６に示されるサブフィールドＳＦｃでは、
非発光に対応した輝度０
分割維持発光行程Ｉ_１〜Ｉ_３による発光回数”４”の発光に対応した輝度
分割維持発光行程Ｉ_１〜Ｉ_４による発光回数”８”の発光に対応した輝度
分割維持発光行程Ｉ_１〜Ｉ_５による発光回数”１２”の発光に対応した輝度
各々を表現出来ることになる。
【００４０】
かかる分割維持発光行程Ｉ_５が終了したら消去行程Ｅを実行して、全ての放電セル内に残存している壁電荷を消滅せしめる。かかる消去行程Ｅの実行により上記サブフィールドＳＦｃ内での放電発光を終了する。
図７及び図８は、表示輝度０〜６３各々に対応した６ビットの画素データＤと、上記サブフィールドＳＦａ〜ＳＦｃ各々での発光パターンとの対応を示す図である。尚、図７及び図８中においては、丸印が付されている分割維持行程Ｉにおいてのみ放電発光を実施する。
【００４１】
更に、図６に示される中間調表示方法においては、１フィールド期間中における上記サブフィールドＳＦａ〜ＳＦｃ各々の実行順番を、互いに隣接する行同士で異ならせているのである。
例えば、ＰＤＰ１０におけるｎ行分の行電極Ｙ_１〜Ｙ_ｎ（Ｘ_１〜Ｘ_ｎ）の内の第（３Ｎ＋１）行目に対応した行電極、つまり行電極Ｙ_１、Ｙ_４、Ｙ_７、・・・・（行電極Ｘ_１、Ｘ_４、Ｘ_７、・・・・）に対しては、図６（ａ）に示されるように、
ＳＦａ
ＳＦｂ
ＳＦｃ
なる順番にて駆動を行う。
【００４２】
又、第（３Ｎ＋２）行目に対応した行電極、つまり行電極Ｙ_２、Ｙ_５、Ｙ_８・・・・（行電極Ｘ_２、Ｘ_５、Ｘ_８・・・）に対しては、図６（ｂ）に示されるように、
ＳＦｂ
ＳＦｃ
ＳＦａ
なる順番にて駆動を行うのである。
【００４３】
又、第（３Ｎ＋３）行目に対応した行電極、つまり行電極Ｙ_３、Ｙ_６、Ｙ_９・・・・（行電極Ｘ_３、Ｘ_６、Ｘ_９、・・・）に対しては、図６（ｃ）に示されるように、
ＳＦｃ
ＳＦａ
ＳＦｂ
なる順番にて駆動を行うのである。
【００４４】
尚、図６においては、１の行電極群に対して実施される第１選択消去行程Ｓ_１又は第２選択消去行程Ｓ_２と、他の行電極群に対して実施される分割維持発光行程Ｉ_１〜Ｉ_９各々とが時間的に重ならないように、分割維持発光行程Ｉ_１〜Ｉ_９各々の間に空白を設けてある。これにより、第１選択消去行程Ｓ_１又は第２選択消去行程Ｓ_２各々での選択消去放電を安定化させているのである。
【００４５】
又、図２に示される実施例においては、ビット並び替え回路３により、画素データの各ビットを、各表示ライン毎のサブフィールドＳＦの実行順番に対応させるべく並び替えるようにしているが、かかる構成に限定されるものではない。
例えば、Ａ／Ｄ変換器１からの画素データＤ_０−５をビット並び替え回路３を介さずにそのままメモリ４に書込み、その読み出し順番を、
第１分割期間では、
（６Ｎ＋１）行：Ｄ_０、
（６Ｎ＋２）行：Ｄ_１、
（６Ｎ＋３）行：Ｄ_２、
（６Ｎ＋４）行：Ｄ_３、
（６Ｎ＋５）行：Ｄ_４、
（６Ｎ＋６）行：Ｄ_５、
第２分割期間では、
（６Ｎ＋１）行：Ｄ_１、
（６Ｎ＋２）行：Ｄ_２、
（６Ｎ＋３）行：Ｄ_３、
（６Ｎ＋４）行：Ｄ_４、
（６Ｎ＋５）行：Ｄ_５、
（６Ｎ＋６）行：Ｄ_０、
第３分割期間では、
（６Ｎ＋１）行：Ｄ_２、
（６Ｎ＋２）行：Ｄ_３、
（６Ｎ＋３）行：Ｄ_４、
（６Ｎ＋４）行：Ｄ_５、
（６Ｎ＋５）行：Ｄ_０、
（６Ｎ＋６）行：Ｄ_１、
の如く、制御して行けば良いのである。
【００４６】
又、上記実施例においては、画素データを６ビットとし、６つのサブフィールドを用いて中間調表示を行う際の動作を一例にあげたが、これに限らず、例えば画素データを８ビットとした場合にも適用可能である。この際、１フィールドを８つのサブフィールドに分割し、ディスプレイパネルの７つおきの表示ライン群毎にこれら８つのサブフィールドの順番を変えて中間調表示を行うようにする。
【００４７】
又、画素データを８ビットとした場合には、１フィールドの表示期間を４分割（第１〜第４分割期間）し、各分割期間において互いに異なる発光パターンを有する４つのサブフィールドＳＦａ〜ＳＦｄを割り当て、これら４つのサブフィールドの表示順番を４つの表示ライン群毎に異ならせるようにしても良い。
この際、サブフィールドＳＦａでは、上述の図６と同様にリセット行程Ｒｃ、画素データ書込行程Ｗｃを順次実行し、その後、発光回数比が、
１：１：２：４：８：８：８：４：２８：２：６２：１
なる１２個の分割維持放電発光行程Ｉ_１〜Ｉ_１２を断続的に実行する。
【００４８】
この際、分割維持放電発光行程Ｉ_１とＩ_２との間では、第１選択消去行程Ｓ_１を実行し、分割維持放電発光行程Ｉ_１１とＩ_１２との間では第２選択消去行程Ｓ_２を実行する。
これにより、サブフィールドＳＦａでは、非発光に対応した輝度”０”、分割維持放電発光行程Ｉ_１による発光回数”１”の発光に対応した輝度、分割維持放電発光行程Ｉ_１〜Ｉ_１１による発光回数”１２８”の発光に対応した輝度、分割維持放電発光行程Ｉ_１〜Ｉ_１２による発光回数”１２９”の発光に対応した輝度の各々を表現できる。
【００４９】
次に、サブフィールドＳＦｂでは、上述の図６と同様にリセット行程Ｒｃ、画素データ書込行程Ｗｃを順次実行し、その後、発光回数比が、
１：１：２：４：８：８：８：４：２８：２
なる１０個の分割維持放電発光行程Ｉ_１〜Ｉ_１０を断続的に実行する。
この際、分割維持放電発光行程Ｉ_２とＩ_３との間では第１選択消去行程Ｓ_１を実行し、分割維持放電発光行程Ｉ_９とＩ_１０との間では第２選択消去行程Ｓ_２を実行する。
【００５０】
これにより、サブフィールドＳＦｂでは、非発光に対応した輝度”０”、分割維持放電発光行程Ｉ_１及びＩ_２による発光回数”２”の発光に対応した輝度、分割維持放電発光行程Ｉ_１〜Ｉ_９による発光回数”６４”の発光に対応した輝度、分割維持放電発光行程Ｉ_１〜Ｉ_１０による発光回数”６６”の発光に対応した輝度の各々を表現できる。
【００５１】
ここで、分割維持放電発光行程Ｉ_１０が終了したら図６と同様に消去行程Ｅを実行して、全セル内に残存している壁電荷を消滅せしめる。
次に、サブフィールドＳＦｃでは、上述の図６と同様にリセット行程Ｒｃ、画素データ書込行程Ｗｃを順次実行し、その後、発光回数比が、
１：１：２：４：８：８：８：４
なる８個の分割維持放電発光行程Ｉ_１〜Ｉ_８を断続的に実行する。この際、分割維持放電発光行程Ｉ_３とＩ_４との間では第１選択消去行程Ｓ_１を実行し、分割維持放電発光行程Ｉ_７とＩ_８との間では第２選択消去行程Ｓ_２を実行する。
【００５２】
これにより、サブフィールドＳＦｃでは、非発光に対応した輝度”０”、分割維持放電発光行程Ｉ_１〜Ｉ_３による発光回数”４”の発光に対応した輝度、分割維持放電発光行程Ｉ_１〜Ｉ_７による発光回数”３２”の発光に対応した輝度、分割維持放電発光行程Ｉ_１〜Ｉ_８による発光回数”３４”の発光に対応した輝度の各々を表現できる。
【００５３】
ここで、分割維持放電発光行程Ｉ_８が終了したら図６と同様に消去行程Ｅを実行して、全セルに残存している壁電荷を消滅せしめる。
次に、サブフィールドＳＦｄでは、上述の図６と同様にリセット行程Ｒｃ、画素データ書込行程Ｗｃを順次実行し、その後、発光回数比が、
１：１：２：４：８：８
なる６個の分割維持放電発光行程Ｉ_１〜Ｉ_６を断続的に実行する。
【００５４】
この際、分割維持放電発光行程Ｉ_４とＩ_５との間では第１選択消去行程Ｓ_１を実行し、分割維持放電発光行程Ｉ_５とＩ_６との間では第２選択消去行程Ｓ_２を実行する。
これにより、サブフィールドＳＦｄでは、非発光に対応した輝度”０”、分割維持放電発光行程Ｉ_１〜Ｉ_４による発光回数”８”の発光に対応した輝度、分割維持放電発光行程Ｉ_１〜Ｉ_５による発光回数”１６”の発光に対応した輝度、分割維持放電発光行程Ｉ_１〜Ｉ_６による発光回数”１８”の発光に対応した輝度の各々を表現できる。
【００５５】
ここで、分割維持放電発光行程Ｉ_６が終了したら図６と同様に消去行程Ｅを実行して、全セル内に残存している壁電荷を消滅せしめる。
【００５６】
【発明の効果】
以上詳述した如く、本発明においては、ディスプレイパネルの各表示ライン毎に、単位表示期間内（１フィールド又は１フレーム）において実施すべき複数の分割単位表示行程（サブフィールド又はサブフレーム）の実行順番を異ならせている。
【００５７】
よって、かかる中間調表示方法によれば、隣接する表示ライン間において、セルの消灯（点灯）期間を互いにずらすことが出来るので、偽輪郭の抑制がなされるようになるのである。
【図面の簡単な説明】
【図１】６４階調の中間調表示を実施する為の従来の駆動フォーマットを示す図である。
【図２】本発明によるディスプレイパネの中間調表示方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成を示す図である。
【図３】ビット並び替え回路３における変換テーブルの一例を示す図である。
【図４】本発明によるディスプレイパネの中間調表示方法に基づく駆動フォーマットを示す図である。
【図５】１サブフィールド内での駆動パルスの印加タイミングの一例を示す図である。
【図６】本発明の他の実施例による駆動フォーマットを示す図である。
【図７】画素データＤと、各サブフィールドＳＦａ〜ＳＦｃ内の分割維持発光行程Ｉ_１〜Ｉ_９において実行される発光動作との対応関係を示す図である。
【図８】画素データＤと、各サブフィールドＳＦａ〜ＳＦｃ内の分割維持発光行程Ｉ_１〜Ｉ_９において実行される発光動作との対応関係を示す図である。
【主要部分の符号の説明】
２駆動制御
３ビット並び替え回路
４メモリ
６アドレスドライバ
７第１サスティンドライバ
８第２サスティンドライバ
１０ＰＤＰ（プラズマディスプレイパネル）[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a halftone display method for a matrix display type display panel such as a plasma display panel (hereinafter, referred to as PDP) and a liquid crystal display panel (hereinafter, referred to as LCD).
[0002]
[Prior art]
As one of such matrix display type display panels, an AC (AC discharge) type PDP is known.
The AC PDP includes a plurality of column electrodes (address electrodes) and a plurality of row electrode pairs which are arranged orthogonal to the column electrodes and form one display line as a pair. Each row electrode pair and column electrode is covered with a dielectric layer with respect to the discharge space, and has a structure in which a discharge cell corresponding to one pixel is formed at the intersection of the row electrode pair and the column electrode. .
[0003]
Here, as one of the methods of causing the PDP to perform halftone display, one frame (field) period is set to N sub-lights that emit light for a time corresponding to the weight of each bit digit of the N-bit pixel data. A so-called subfield method in which the image is divided into frames (subfields) and displayed is disclosed in, for example, Japanese Patent Application Laid-Open No. H4-195087.
[0004]
FIG. 1 is a diagram showing a light emission drive format in one field period according to the subfield method.
In the example shown in FIG. 1, it is assumed that supplied pixel data is 6 bits, and one field period is set to SF1, SF2. . . , SF6, and performs light emission driving. By executing the light emission in one of these six sub-fields, it is possible to express 64 gradations for an image of one field. Each of these subfields includes a simultaneous reset process Rc, a pixel data writing process Wc, and a sustain emission process Ic. In the simultaneous reset process Rc, all the discharge cells of the PDP are simultaneously subjected to discharge excitation (reset discharge) to form wall charges uniformly in all the discharge cells. In the next pixel data writing step Wc, a selective erase discharge corresponding to the pixel data is excited for each discharge cell. At this time, the wall charges in the discharge cells on which the erase discharge has been performed disappear and become “non-light emitting cells”. On the other hand, the discharge cells in which the erasure discharge has not been performed are “light emitting cells” because the wall charges remain. In the sustain light emission process Ic, the discharge light emission state is continued only for the light emitting cells for a time corresponding to the weighting of each subfield. Thus, in each of the subfields SF1 to SF6, sustain emission is performed with the emission period ratio weighting of 1: 2: 4: 8: 16: 32 in order.
[0005]
However, when an image in which a flat object moves is displayed by such a halftone display method, for example, as if the luminance gradation level crosses a 2 n-th boundary such as “32” or “16”, it is as if a floor scale. There is a problem that a striped false contour such as an image with a lost tone is visually recognized.
This is because light emission is performed only in the subfield SF6 during one field period as shown in FIG. 1 when the luminance gradation level is “32”, while when the luminance gradation level is “31”. This is caused by the fact that light emission is not performed in SF6 but is performed in SF1 to SF5. That is, during the period when the discharge cells that should emit light at the luminance gradation level “32” are on, the discharge cells that should emit light at the luminance gradation level “31” are always in the light-off state. A stripe-shaped outline unrelated to the image is visually recognized on the boundary of.
[0006]
[Problems to be solved by the invention]
The present invention has been made to solve the above problem, and has as its object to provide a halftone display method for a display panel capable of realizing high-quality image display with suppressed false contours. .
[0007]
[Means for Solving the Problems]
A halftone display method for a display panel according to the present invention includes:A display panel having a plurality of row electrodes arranged in the horizontal direction corresponding to the display lines and a plurality of column electrodes forming discharge cells at intersections arranged in the vertical direction intersecting with the row electrodes, For each of N (N is an integer of 2 or more) divided unit display steps to which different numbers of light emission times are assigned in each unit display period, respectively.A halftone display method for a display panel that performs halftone display by driving,Each of the division unit display processes includes a pixel data writing process in which each of the discharge cells is set to one of a light emitting discharge cell and a non-light emitting discharge cell according to pixel data, and only the light emitting discharge cells emit the light. A sustain emission step of emitting light by the number of times, wherein the sustain emission step comprises a plurality of divided sustain emission steps.,Each of the division unit display steps includes a selective erasure step of selectively setting the discharge cells as the non-emission discharge cells immediately before the second and subsequent division sustain emission steps of each of the division sustain emission steps. Further comprising dividing each of the display lines into N display line groups,Execution order of each of the division unit display steps during the unit display periodBeforeDisplay linegroupMake it different every time.
[0008]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 2 is a diagram showing a schematic configuration of a plasma display device that drives a plasma display panel (hereinafter, referred to as a PDP) that is a matrix display type display panel based on a halftone display method according to the present invention.
[0009]
In FIG. 2, an A / D converter 1 samples an analog input video signal according to a clock signal supplied from a drive control circuit 2 and converts this into pixel data D of, for example, 6 bits per pixel._0-5And supplies this to the bit rearrangement circuit 3. At this time, the 6-bit pixel data D_0-5D within₅Is the MSB (Most Significant Bit), that is, the bit having the heaviest weight for the emission luminance,₀Is an LSB (Least Significant Bit).
[0010]
The bit rearrangement circuit 3 receives the supplied pixel data D_0-5Is in PDP10,
(6N + 1) -th pixel data
(6N + 2) row pixel data
(6N + 3) row pixel data
(6N + 4) row pixel data
(6N + 5) row pixel data
(6N + 6) row pixel data
N: positive integer
Of the converted pixel data HD is determined by rearranging the bits in the form shown in FIG._0-5Get.
[0011]
The memory 4 stores the converted pixel data HD according to a write signal supplied from the drive control circuit 2._0-5Are sequentially written.
When the writing for one screen (n rows and m columns) in the PDP 10 is completed by such a writing operation, the memory 4 reads the converted pixel data HD for one screen in the order of the 0th bit to the 5th bit, and reads this. The data is sequentially supplied to the address driver 6 for each row.
[0012]
The address driver 6 converts each bit in the converted pixel data HD read from the memory 4 into a pixel data pulse having a voltage value corresponding to the logical level, and converts this into a column electrode of the PDP 10 for each row. D₁~ D_mIs applied.
The drive control circuit 2 generates a clock signal for the A / D converter 1 and a write / read signal for the memory 4 in synchronization with the horizontal and vertical synchronization signals in the input video signal. Further, the drive control circuit 2 generates a pixel data timing signal, a reset timing signal, a scanning timing signal, and a sustain timing signal in synchronization with the horizontal and vertical synchronization signals.
[0013]
The first sustain driver 7 generates a reset pulse for initializing the residual charge amount and a sustain pulse for maintaining the discharge light emission state in accordance with various timing signals supplied from the drive control circuit 2. These are connected to the row electrode X of the PDP 10.₁~ X_nIs applied. The second sustain driver 8 performs a reset pulse for initializing the residual charge amount, a scan pulse SP for writing pixel data, and good pixel data writing in accordance with various timing signals supplied from the drive control circuit 2. And a sustaining pulse for maintaining the discharge light emitting state, and these are applied to the row electrode Y of the PDP 10.₁~ Y_nIs applied.
[0014]
In the PDP 10, a pair of a row electrode X and a row electrode Y forms a row electrode corresponding to one display line of a screen. For example, the row electrode pair of the first display line in the PDP 10 is a row electrode X₁And Y₁And the row electrode pair of the n-th display line is the row electrode X_nAnd Y_nIt becomes. In the PDP 10, one discharge cell is formed at the intersection of the row electrode pair and each column electrode.
[0015]
Next, a driving operation of the PDP 10 performed by the plasma display device as shown in FIG. 2 will be described.
In driving the PDP 10, as shown in FIG. 4, one field (frame) period is divided into six divided periods (first to sixth divided periods) each including the same period, and in each divided period, Six subfields (subframes) SF1 to SF6 having the following light emission frequency ratios are executed.
[0016]
SF1: 1
SF2: 2
SF3: 4
SF4: 8
SF5: 16
SF6: 32
FIG. 5 is a diagram showing the application timing of the drive pulse applied to each electrode of the PDP 10 by the address driver 6, the first sustain driver 7, and the second sustain driver 8 in each of these subfields.
[0017]
In FIG. 5, first, the first sustain driver 7 and the second sustain driver 8 apply reset pulses RP to the row electrodes X and Y of the PDP 10, respectively._xAnd RP_YAre simultaneously applied to cause a reset discharge in each discharge cell of the PDP 10, thereby initializing wall charges in each discharge cell to a desired charge amount (reset step Rc).
Next, the address driver 6 generates a pixel data pulse group DP corresponding to each row.₁~ DP_mTo the column electrode D₁~ D_mTo be applied. The second sustain driver 8 applies the scanning pulse SP to the row electrode Y at the same timing as each application timing of each pixel data pulse group DP.₁~ Y_nAre sequentially applied. At this time, discharge occurred only in the discharge cell at the intersection of the “row” to which the scanning pulse SP was applied and the “column” to which the high-voltage pixel data pulse was applied, and remained in the discharge cell. Wall charges are selectively erased. By such selective erasing, a light emitting discharge cell in which discharge light emission is performed in a sustain light emitting process and a non-light emitting discharge cell which does not discharge and emit light are set as described later. Immediately before each scan pulse SP is applied to each row electrode Y, a positive priming pulse PP is applied to the row electrode Y.₁~ Y_nAre sequentially applied. Due to the priming discharge excited in response to the application of the priming pulse PP, charged particles which have been formed in the reset process Rc but have been reduced with time have been re-formed in the discharge space of the PDP 10. Therefore, while such charged particles are present, pixel data is written by applying the scanning pulse SP (pixel data writing process Wc).
[0018]
Next, the first sustain driver 7 and the second sustain driver 8 alternately apply the sustain pulse IP to the row electrodes X and Y alternately._XAnd IP_YIs applied. At this time, the discharge cells in which the wall charges remain due to the pixel data writing process Wc, that is, the light emitting discharge cells are generated by the sustain pulse IP._XAnd IP_YEach time is applied alternately, discharge light emission is performed, and the light emission state is maintained (sustain light emission process Ic). At this time, the period of the sustain light emission process Ic in each of the subfields SF1 to SF6 shown in FIG. 4 is the same, and the number of times of discharge light emission performed during that period is different for each subfield.
[0019]
Here, in the present invention, the execution order of each of the subfields SF1 to SF6 within one field period is made different for each row of the PDP 10 as shown in FIG.
That is, row electrodes Y for n rows in the PDP 10₁~ Y_n(X₁~ X_n), The row electrode corresponding to the (6N + 1) -th row, that is, the row electrode Y₁, Y₇, Y_Thirteen, ... (row electrode X₁, X₇, X_Thirteen...), As shown in FIG.
SF1
SF2
SF3
SF4
SF5
SF6
Driving is performed in a certain order.
[0020]
A row electrode corresponding to the (6N + 2) -th row, that is, a row electrode Y₂, Y₈, Y₁₄, ... (row electrode X₂, X₈, X₁₄,...), As shown in FIG.
SF2
SF3
SF4
SF5
SF6
SF1
Driving is performed in a certain order.
[0021]
A row electrode corresponding to the (6N + 3) -th row, that is, a row electrode Y₃, Y₉, Y_Fifteen, ... (row electrode X₃, X₉, X_Fifteen,...), As shown in FIG.
SF3
SF4
SF5
SF6
SF1
SF2
Driving is performed in a certain order.
[0022]
A row electrode corresponding to the (6N + 4) th row, that is, a row electrode Y₄, Y₁₀, Y₁₆..... (row electrode X₄, X₁₀, X₁₆...), As shown in FIG.
SF4
SF5
SF6
SF1
SF2
SF3
Driving is performed in a certain order.
[0023]
A row electrode corresponding to the (6N + 5) th row, that is, a row electrode Y₅, Y₁₁, Y₁₇..... (row electrode X₅, X₁₁, X₁₇..), As shown in FIG.
SF5
SF6
SF1
SF2
SF3
SF4
Driving is performed in a certain order.
[0024]
A row electrode corresponding to the (6N + 6) th row, that is, a row electrode Y₆, Y₁₂, Y₁₈..... (row electrode X₆, X₁₂, X₁₈...), As shown in FIG.
SF6
SF1
SF2
SF3
SF4
SF5
The driving is performed in a certain order.
[0025]
According to the halftone display method, the light-off (light-on) periods of the cells can be shifted from one another in adjacent rows, so that false contours can be suppressed. In the halftone display method shown in FIG. 4, the execution timing of the pixel data writing process Wc needs to be the same for all the row electrodes. The execution periods of all the sustain emission steps Ic up to the sub-field SF1 where the luminance weighting is small are the same.
[0026]
Therefore, for example, in the subfield SF1 in which the weight of the light emission luminance is small, the period length of the pixel data writing process Wc is longer than the number of times of the discharge light emission to be performed within the period of the sustaining light emission process Ic. In some cases, luminance gradation expression cannot be realized. FIG. 6 is a diagram showing another halftone display method according to the present invention made in view of such a point.
[0027]
In FIG. 6, one field period is divided into three (first to third divided periods), and in each of these divided periods, three subfields SFa to SFc having mutually different light emission patterns are executed.
Operation of subfield SFa
First, in the sub-field SFa, a reset step Rc and a pixel data writing step Wc are sequentially performed in the same manner as in FIG. 5, and thereafter, nine divided sustaining light emitting steps I each having the following light emitting frequency ratio are performed.₁~ I₉Are executed intermittently.
[0028]
I₁: 1
I₂: 1
I₃: 2
I₄: 4
I₅: 4
I₆: 4
I₇: 2
I₈: 14
I₉: 1
At this time, the division sustaining light emission process I in the subfield SFa is performed.₁And I₂Between the first selective erasure process S₁And the split sustain light emission process I₈And I₉Between the second selective erasure process S₂Execute In the selective erasing step S, for example, the second sustain driver 8 operates the row electrode Y₁~_n, An erasing pulse EP is selectively applied to cause an erasing discharge to selectively eliminate wall charges remaining in each discharge cell.
[0029]
Thus, although the discharge light emitting cells are set in the pixel data writing step Wc, the first selective erasing step Sc is performed.₁In this case, the discharge cells selectively erased and discharged become non-light emitting discharge cells at this time. On the other hand, the discharge cells that have not been erase-discharged maintain the state of the light-emitting discharge cells. Therefore, the first selective erasing step S₁In the discharge cell maintaining the state of the light-emitting discharge cell in₁~ I₈While each of them performs discharge light emission, the first selective erasing step S₁The discharge cells that have been selectively erased and discharged in the above process are divided into sustaining light emission steps I₁Only the discharge light emission is performed.
[0030]
At this time, the discharge cells selectively erased and discharged in the second selective erasing step S2 become non-light emitting discharge cells, and the discharge cells which have not been erased and discharged maintain the state of the light emitting discharge cells. Therefore, only the discharge cells maintaining the state of the light emitting discharge cells in the second selective erasing step S2 are divided into the sustaining light emitting steps I₉, The sustained light emission is performed.
[0031]
By the operation as described above, in the subfield SFa shown in FIG.
Brightness "0" corresponding to non-light emission
Split maintenance light emission process I₁Brightness corresponding to the number of light emission "1"
Split maintenance light emission process I₁~ I₈Brightness corresponding to the light emission frequency "32"
Split maintenance light emission process I₁~ I₉Brightness corresponding to the number of light emission "33"
Each can be expressed.
[0032]
Operation of subfield SFb
Next, in the sub-field SFb, a reset process Rc and a pixel data writing process Wc are sequentially performed in the same manner as in FIG.₁~ I₇Are sequentially executed.
I₁: 1
I₂: 1
I₃: 2
I₄: 4
I₅: 4
I₆: 4
I₇: 2
At this time, the division sustaining light emission process I in the subfield SFb is performed.₂And I₃Between the first selective erasure process S₁, Split maintenance light emission process I₆And I₇Between the second selective erasure process S₂Are executed respectively.
[0033]
Thus, although the discharge light emitting cells are set in the pixel data writing step Wc, the first selective erasing step Sc is performed.₁In this case, the discharge cells selectively erased and discharged become non-light emitting discharge cells at this time. On the other hand, the discharge cells that have not been erase-discharged maintain the state of the light-emitting discharge cells.
Therefore, the first selective erasing step S in the subfield SFb₁In the discharge cell maintaining the state of the light-emitting discharge cell in₁~ I₆While the light emission is continued in each case, the first selective erasing step S₁The discharge cells erased and discharged in the above process are divided into sustaining light emission steps I₁And I₂The light emission is performed only by the light emission.
[0034]
Further, the second selective erasing step S in the subfield SFb is performed.₂In this case, the discharge cells erased and discharged at this time become non-light emitting discharge cells, and the discharge cells not erased and discharged maintain the state of the light emitting discharge cells as they are. That is, the second selective erasing step S₂Only the discharge cells maintaining the state of the light-emitting discharge cells in the divided sustaining light-emitting process I₇, The sustained light emission is performed.
[0035]
By the above operation, in the subfield SFb shown in FIG.
Brightness "0" corresponding to non-light emission
Split maintenance light emission process I₁And I₂Brightness corresponding to the number of light emission "2"
Split maintenance light emission process I₁~ I₆Brightness corresponding to the number of flashes “16”
Split maintenance light emission process I₁~ I₇Brightness corresponding to the number of light emission "18"
Each can be expressed.
[0036]
Here, the split sustain light emission process I₇Is completed, an erasing step E is executed to eliminate the wall charges remaining in all the discharge cells. When the erasing step E ends, the discharge light emission in the subfield SFb ends.
Operation of subfield SFc
Finally, in the sub-field SFc, a reset step Rc and a pixel data writing step Wc are sequentially performed in the same manner as in FIG.₁~ I₅Are sequentially executed.
[0037]
I₁: 1
I₂: 1
I₃: 2
I₄: 4
I₅: 4
At this time, the division sustaining light emission process I in the subfield SFc is performed.₃And I₄Between the first selective erasure process S₁, Split maintenance light emission process I₄And I₅Between the second selective erasure process S₂Are executed respectively.
[0038]
Thus, although the discharge light emitting cells are set in the pixel data writing process, the first selective erasing process S₁In this case, the discharge cells selectively erased and discharged become non-emission discharge cells at this time, and the discharge cells not erased and discharged maintain the state of the light emission discharge cells. Therefore, the first selective erasing step S in the subfield SFc₁In the discharge cell maintaining the state of the light-emitting discharge cell in₁~ I₄In each case, discharge light emission is performed, and the first selective erasing step S is performed.₁The discharge cells that have been selectively erased and discharged in the above process are divided into sustaining light emission steps I₁~ I₃Discharge light emission is performed.
[0039]
Also, the second selective erasing step S₂In this case, the discharge cells erased and discharged at this time become non-light emitting discharge cells, and the discharge cells not erased and discharged maintain the state of the light emitting discharge cells as they are. Therefore, the second selective erasing step S₂Only the discharge cells maintaining the state of the light-emitting discharge cells in the divided sustaining light-emitting process I₅, The sustained light emission is performed.
By the operation as described above, in the subfield SFc shown in FIG.
Brightness 0 corresponding to non-light emission
Split maintenance light emission process I₁~ I₃Brightness corresponding to the number of light emission "4"
Split maintenance light emission process I₁~ I₄Brightness corresponding to the number of flashes "8"
Split maintenance light emission process I₁~ I₅Brightness corresponding to the number of flashes "12"
Each can be expressed.
[0040]
The split sustain light emission process I₅Is completed, an erasing step E is executed to eliminate the wall charges remaining in all the discharge cells. By performing the erasing process E, the discharge light emission in the subfield SFc is completed.
FIGS. 7 and 8 are diagrams showing correspondence between 6-bit pixel data D corresponding to display luminances 0 to 63 and light emission patterns in each of the subfields SFa to SFc. Note that in FIGS. 7 and 8, discharge light emission is performed only in the division maintenance process I marked with a circle.
[0041]
Further, in the halftone display method shown in FIG. 6, the execution order of each of the subfields SFa to SFc in one field period is different between adjacent rows.
For example, row electrodes Y for n rows in the PDP 10₁~ Y_n(X₁~ X_n), The row electrode corresponding to the (3N + 1) th row, that is, the row electrode Y₁, Y₄, Y₇, ... (row electrode X₁, X₄, X₇,...), As shown in FIG.
SFa
SFb
SFc
Driving is performed in a certain order.
[0042]
A row electrode corresponding to the (3N + 2) -th row, that is, a row electrode Y₂, Y₅, Y₈..... (row electrode X₂, X₅, X₈..), As shown in FIG.
SFb
SFc
SFa
The driving is performed in a certain order.
[0043]
A row electrode corresponding to the (3N + 3) -th row, that is, a row electrode Y₃, Y₆, Y₉..... (row electrode X₃, X₆, X₉,...), As shown in FIG.
SFc
SFa
SFb
The driving is performed in a certain order.
[0044]
In FIG. 6, a first selective erasing step S performed for one row electrode group is performed.₁Or the second selective erasing step S₂And the division sustaining light emission process I performed for the other row electrode groups.₁~ I₉The split sustain emission process I₁~ I₉There is a space between each. Thereby, the first selective erasing step S₁Or the second selective erasing step S₂This stabilizes the selective erase discharge in each case.
[0045]
Further, in the embodiment shown in FIG. 2, each bit of the pixel data is rearranged by the bit rearrangement circuit 3 so as to correspond to the execution order of the subfield SF for each display line. It is not limited to the configuration.
For example, the pixel data D from the A / D converter 1_0-5Is written to the memory 4 without passing through the bit rearrangement circuit 3, and the reading order is
In the first split period,
(6N + 1) line: D₀,
(6N + 2) line: D₁,
(6N + 3) line: D₂,
(6N + 4) line: D₃,
(6N + 5) line: D₄,
(6N + 6) line: D₅,
In the second split period,
(6N + 1) line: D₁,
(6N + 2) line: D₂,
(6N + 3) line: D₃,
(6N + 4) line: D₄,
(6N + 5) line: D₅,
(6N + 6) line: D₀,
In the third split period,
(6N + 1) line: D₂,
(6N + 2) line: D₃,
(6N + 3) line: D₄,
(6N + 4) line: D₅,
(6N + 5) line: D₀,
(6N + 6) line: D₁,
It is only necessary to control it as described above.
[0046]
Further, in the above embodiment, the operation when halftone display is performed using six subfields by using six bits of pixel data is described as an example. However, the present invention is not limited to this. For example, the pixel data is made eight bits. The case is also applicable. At this time, one field is divided into eight subfields, and halftone display is performed by changing the order of these eight subfields for every seventh display line group on the display panel.
[0047]
When the pixel data is 8 bits, the display period of one field is divided into four (first to fourth divided periods), and four subfields SFa to SFd having different light emission patterns in each divided period are divided. The assignment and the display order of these four subfields may be made different for each of the four display line groups.
At this time, in the sub-field SFa, the reset process Rc and the pixel data writing process Wc are sequentially performed in the same manner as in FIG. 6 described above.
1: 1: 2: 4: 8: 8: 8: 4: 28: 2: 62: 1
12 divided sustain discharge light emission processes I₁~ I₁₂Is performed intermittently.
[0048]
At this time, the divided sustain discharge light emission process I₁And I₂, The first selective erasing step S₁And the divided sustain discharge light emission process I₁₁And I₁₂And the second selective erasing step S₂Execute
As a result, in the subfield SFa, the luminance “0” corresponding to the non-light emission and the divided sustain discharge light emission process I₁ , The luminance corresponding to the light emission of the number of light emission “1”, the divided sustain discharge light emission process I₁~ I₁₁, The luminance corresponding to the light emission of the number of times of light emission “128”, the divided sustain discharge light emission process I₁~ I₁₂, And each of the luminances corresponding to the light emission of “129”.
[0049]
Next, in the subfield SFb, the reset process Rc and the pixel data writing process Wc are sequentially performed in the same manner as in FIG. 6 described above.
1: 1: 2: 4: 8: 8: 8: 4: 28: 2
10 divided sustain discharge light emission processes I₁~ I₁₀Is performed intermittently.
At this time, the divided sustain discharge light emission process I₂And I₃Between the first selective erasure step S₁And the divided sustain discharge light emission process I₉And I₁₀And the second selective erasing step S₂Execute
[0050]
Thereby, in the subfield SFb, the luminance “0” corresponding to the non-light emission and the divided sustain discharge light emission process I₁And I₂, The luminance corresponding to the light emission of the number of light emission “2”, the divided sustain discharge light emission process I₁~ I₉, A luminance corresponding to the number of light emission of “64”, and a divided sustain discharge light emission process I₁~ I₁₀, The luminance corresponding to the light emission of “66” can be expressed.
[0051]
Here, the divided sustain discharge light emission process I₁₀Is completed, an erasing step E is executed in the same manner as in FIG. 6 to eliminate the wall charges remaining in all the cells.
Next, in the sub-field SFc, the reset process Rc and the pixel data writing process Wc are sequentially performed in the same manner as in FIG.
1: 1: 2: 4: 8: 8: 8: 4
Eight divided sustain discharge light emission processes I₁~ I₈Is performed intermittently. At this time, the divided sustain discharge light emission process I₃And I₄Between the first selective erasure step S₁And the divided sustain discharge light emission process I₇And I₈And the second selective erasing step S₂Execute
[0052]
As a result, in the subfield SFc, the luminance “0” corresponding to the non-light emission and the divided sustain discharge light emission process I₁~ I₃Brightness corresponding to the number of times of light emission "4" by the light emission, divided sustain discharge light emission process I₁~ I₇, The luminance corresponding to the light emission of the number of times of light emission “32”, the divided sustain discharge light emission process I₁~ I₈, The brightness corresponding to the number of times of light emission of “34” can be expressed.
[0053]
Here, the divided sustain discharge light emission process I₈Is completed, an erasing step E is executed in the same manner as in FIG. 6 to eliminate the wall charges remaining in all the cells.
Next, in the subfield SFd, the reset process Rc and the pixel data writing process Wc are sequentially performed in the same manner as in FIG. 6 described above.
1: 1: 2: 4: 8: 8
6 divided sustain discharge light emission processes I₁~ I₆Is performed intermittently.
[0054]
At this time, the divided sustain discharge light emission process I₄And I₅Between the first selective erasure step S₁And the divided sustain discharge light emission process I₅And I₆And the second selective erasing step S₂Execute
As a result, in the subfield SFd, the luminance “0” corresponding to the non-light emission and the divided sustain discharge light emission process I₁~ I₄, The luminance corresponding to the number of times of light emission of “8”, and the divided sustain discharge light emission process I₁~ I₅, The luminance corresponding to the number of times of light emission of “16”, and the divided sustain discharge light emission process I₁~ I₆, The luminance corresponding to the number of light emission of “18” can be expressed.
[0055]
Here, the divided sustain discharge light emission process I₆Is completed, an erasing step E is executed in the same manner as in FIG. 6 to eliminate the wall charges remaining in all the cells.
[0056]
【The invention's effect】
As described above in detail, in the present invention, for each display line of the display panel, execution of a plurality of divided unit display steps (subfields or subframes) to be performed within a unit display period (one field or one frame) The order is different.
[0057]
Therefore, according to the halftone display method, the light-off (lighting) periods of the cells can be shifted from each other between the adjacent display lines, so that the false contour can be suppressed.
[Brief description of the drawings]
FIG. 1 is a diagram showing a conventional drive format for performing halftone display of 64 gradations.
FIG. 2 is a diagram showing a schematic configuration of a plasma display device that drives a plasma display panel according to a halftone display method of a display panel according to the present invention.
FIG. 3 is a diagram illustrating an example of a conversion table in a bit rearrangement circuit 3;
FIG. 4 is a diagram showing a drive format based on a halftone display method for a display panel according to the present invention.
FIG. 5 is a diagram showing an example of a drive pulse application timing within one subfield.
FIG. 6 is a diagram illustrating a driving format according to another embodiment of the present invention.
FIG. 7 shows pixel data D and a division sustaining light emission process I in each of subfields SFa to SFc.₁~ I₉FIG. 5 is a diagram showing a correspondence relationship with a light emitting operation performed in the step S.
FIG. 8 shows pixel data D and a division sustaining light emission process I in each of subfields SFa to SFc.₁~ I₉FIG. 5 is a diagram showing a correspondence relationship with a light emitting operation performed in the step S.
[Description of Signs of Main Parts]
2 Drive control
3 bit rearrangement circuit
4 memory
6 Address driver
7 First Sustain Driver
8 Second sustain driver
10 PDP (Plasma Display Panel)

Claims

表示ラインに対応して水平方向に配列された複数の行電極と、前記行電極に交叉する垂直方向に配列された交叉部にて放電セルを形成する複数の列電極とを有するディスプレイパネルを、各単位表示期間内において夫々に異なる発光回数が割り当てられているＮ個（Ｎは２以上の整数）の分割単位表示行程毎に駆動することにより中間調表示を為すディスプレイパネルの中間調表示方法であって、
前記分割単位表示行程の各々は、画素データに応じて前記放電セルの各々を発光放電セル又は非発光放電セルの内の一方に設定する画素データ書込行程と、前記発光放電セルのみを前記発光回数の分だけ発光させる維持発光行程とを含み、
前記維持発光行程は複数の分割維持発光行程からなり、
前記分割単位表示行程の各々は、前記分割維持発光行程各々の内の第２番目以降の前記分割維持発光行程の直前に前記放電セルを選択的に前記非発光放電セルに設定せしめる選択消去行程を更に含み、
前記表示ライン各々をＮ個の表示ライン群に分け、前記単位表示期間中における前記分割単位表示行程の実行順番を前記表示ライン群毎に異ならせたことを特徴とするディスプレイパネルの中間調表示方法。 A display panel having a plurality of row electrodes arranged in the horizontal direction corresponding to the display lines and a plurality of column electrodes forming discharge cells at intersections arranged in the vertical direction intersecting with the row electrodes, A halftone display method for a display panel that performs halftone display by driving each of N (N is an integer of 2 or more) divided unit display steps to which different numbers of light emission times are assigned within each unit display period. So,
Each of the division unit display processes includes a pixel data writing process in which each of the discharge cells is set to one of a light emitting discharge cell and a non-light emitting discharge cell according to pixel data, and only the light emitting discharge cells emit the light. Including a sustained light emission step of emitting light for the number of times,
The sustain emission step includes a plurality of divided sustain emission steps ,
Each of the division unit display steps includes a selective erasure step of selectively setting the discharge cells as the non-emission discharge cells immediately before the second and subsequent division sustain emission steps of each of the division sustain emission steps. In addition ,
A method of displaying halftone images on a display panel , wherein each of the display lines is divided into N display line groups, and the execution order of the divided unit display process during the unit display period is changed for each of the display line groups. .

前記単位表示期間中における前記分割単位表示行程各々の実行順番を互いに隣接する前記表示ライン毎に異ならせたことを特徴とする請求項１記載のディスプレイパネルの中間調表示方法。 2. A halftone display method for a display panel according to claim 1, wherein the execution order of each of said divided unit display steps during said unit display period is different for each of said display lines adjacent to each other .

前記分割単位表示行程中における複数の前記分割維持発光行程の内の互いに連続した分割維持発光行程各々の間には、前記Ｎ個の表示ライン群の内の１の表示ライン群に対して実行される前記分割維持発光行程と、前記１の表示ライン群とは異なる表示ライン群に対して実行される前記選択消去行程とが時間的に重複するのを防止すべき空白期間が設けられていることを特徴とする請求項１記載のディスプレイパネルの中間調表示方法。 During each of the plurality of divided sustaining light emission steps in the plurality of divided sustaining light emitting steps in the divided unit display step, the process is performed on one display line group of the N display line groups. A blank period is provided to prevent temporal overlap between the division sustaining light emission process and the selective erasure process performed on a display line group different from the one display line group. 2. The method according to claim 1, further comprising the steps of :