JP3578037B2 - 半導体装置及びその制御方法 - Google Patents
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Description
【産業上の利用分野】
本発明は半導体装置及びその制御方法に関し、特にバイアス電流を変化させることによって出力信号レベルが変化するようにした半導体装置であって、複数の抵抗体で構成される検出器アレイや表示アレイ、さらには可視光や赤外線、紫外線、超音波、圧力等を検出する検出器アレイやこれらを出力する表示アレイの半導体装置及びその制御方法に関する。
【0002】
【従来の技術】
かかる半導体装置の一例としての撮像装置としては、例えば特開平11−150683号公報に記載されたものがある。図12はこの従来の撮像装置の回路図を示したものである。この回路は、二次元の赤外線画像が得られるように、複数の画素を集積化している。半導体基板上に、熱電変換素子1101、NPNトランジスタ1102、抵抗1104、PNPトランジスタ1103、スイッチ1100、FPN補正定電流源1113、積分コンデンサ1105、リセットスイッチ1106が形成されている。
【0003】
図12において、熱電変換素子1101は、この例では温度によってその電気抵抗値が変化するボロメータを用いており、ボロメータとしてはチタンを使用している。チタンボロメータ1101は入射赤外線に対して感度がある。NPNトランジスタ1102のベースに電圧VB1を印加すると、NPNトランジスタ1102のベース、エミッタ間電圧をVBEとして、チタンボロメータ1101には(VB1−VBE)の電圧がかかる。チタンボロメータ1101の抵抗をRB1とすると、NPNトランジスタ1102のコレクタには、IC1=(VB1−VBE)/RB1の電流が流れることになる。
【0004】
抵抗1104をRB2とすると、RB2はチタンボロメータ1101に対する基準として使用しているために、抵抗1104の抵抗値はチタンボロメータ1101の抵抗値と同じである。PNPトランジスタ1103のベース電圧VB2を印可すると、上記と同様にPNPトランジスタ1103のコレクタには、IC2=(VB2−VBE)/RB2の電流が流れる。
【0005】
入射赤外線を遮断した状態で、このIC1とIC2とが釣り合うように1103のベース電圧を設定している。このため、積分コンデンサ1105にはほとんど電流が流れない。赤外線が入射すると、熱分離されたダイアフラムの温度が上昇し、ダイアフラム上のチタンボロメータ1101の抵抗値は変化する。この抵抗の変化はIC1を変化させる。基板上の拡散抵抗1104の抵抗値は変化しないためIC2は変化しない。このIC1の変化によって、差分ΔI=(IC2−IC1)が生じ、積分コンデンサ1105蓄えられる。この差分ΔIは信号成分と除ききれなかったバイアス成分であり、大きなバイアス成分は取り除かれる。
【0006】
また、特開平11−150683号公報に示されている例では、画素間の抵抗値のばらつきが大きい場合、FPN(固定パターンノイズの略)補正回路1106〜1108で画素毎に電流Ifpn を流す。RB1が標準よりも大きい場合、RB1に流れるIC1は小さくなる。IC2は一定なので差分ΔIは大きくなってしまう。電流Ifpn を流すことで、IC2=(IC2−Ifpn )となり抵抗ばらつき分の差分を補正している。
【0007】
積分コンデンサ1105に蓄えられた信号は、NMOSトランジスタ1107,1108で構成されるソースフォロワにより高インピーダンスから低インピーダンスに変換される。スイッチ1109、ホールドコンデンサ1110にて構成されるサンプルホールド回路は、時系列で入力される信号をサンプリングして一時ホールドする。スイッチ1109は、PMOSトランジスタ、NMOSトランジスタ同士を接続したトランスファゲートで構成される。NMOSトランジスタ1111,1112もソースフォロワを構成し、低インピーダンスで1114のS/Hout に出力されることになる。
【0008】
【発明が解決しようとする課題】
特開平11−150683号公報の技術では、抵抗値が大きい方にばらついている場合、FPN補正電流でばらつき分を補正することが出来るが、抵抗値が小さい方にばらついている場合や、FPN補正電流のフルスケール電流よりもばらつき分が大きい場合は、キャンセラ電流を調整する必要がある。今までは、調整するためのハードウエアまたはソフトウエアがないために、キャンセラ電流を手動で調整する方法で行っていたが、煩雑な作業である。また、キャンセラ電流が固定されている場合は、抵抗値が小さい方にばらついている場合や、FPN補正電流のフルスケール電流よりもばらつき分が大きい場合は補正しきれず、信号の増幅度を上げることが難しい。
【0009】
通常、複数の画素からなる撮像装置では画素間のばらつきが存在する。これは赤外線撮像素子や増幅型撮像装置に特に顕著に現れる。これら画素間のばらつきの原因は、あるものはボロメータなどの検出器のばらつきであったり、あるものは増幅素子のVTや寄生容量のばらつきであったりする。ボロメータ型赤外線撮像装置を例にとると、ボロメータ抵抗はボロメータ膜の厚さのばらつきや比抵抗のばらつき、パターニングしたときの寸法のばらつきなどで数%から数10%程度ばらつく。
【0010】
このようなばらつきは、信号を読み出す上で大きな支障となる。例えば温度差1℃の被写体を見たときボロメータ部の温度変化は1m℃程度であり、これによるボロメータの抵抗変化はボロメータの抵抗温度係数1%/℃として0.001%程度である。この微弱な抵抗変化を読み取るには撮像素子上で増幅することが好ましいが、画素間の抵抗ばらつきが大きいと、そのままではばらつきによって増幅回路のダイナミックレンジが制限され、増幅度が上げられない。
【0011】
検出器自体のばらつきを補正する例は,上記特開平11−150683号公報に示されているが、検出器の抵抗値が大きい方にばらついていれば、FPN補正電流でキャンセラ電流分を引き抜いて補正することが出来るが、検出器の抵抗値が小さい方にばらついている場合は、FPN補正電流でキャンセラ電流分を引き抜いてもばらつきが大きくなってしまうだけで、補正することは出来ない。今までは、調整するためのハードウエアまたはソフトウエアがないために、キャンセラ電流を手動で調整する方法で行っていたが、煩雑な作業である。また、キャンセラ電流が固定されている場合は、抵抗値が小さい方にばらついている場合や、FPN補正電流のフルスケール電流よりもばらつき分が大きい場合は補正しきれず、信号の増幅度を上げることが難しい。同様に、FPN補正電流のフルスケール電流についても、固定されていると、ばらつきが大きい場合は補正しきれず、ばらつきが小さい場合は、本来なら分解能を良く出来るのに無駄に補正範囲が広くなってしまう。
【0012】
本発明の目的は、検出器の抵抗値のばらつきを調べ、バイアスキャンセラ電流とFPN補正電流のフルスケール電流値を自動的に最適な値に設定することで、バイアスキャンセラ電流またはFPN補正電流を流してばらつきが補正されたときに、出力信号をダイナミックレンジ内に収め、撮像素子内または撮像素子外において行う信号増幅や信号処理を円滑に行うことができる半導体置及びその制御方法を提供することである。
【0013】
【課題を解決するための手段】
本発明による半導体装置は、温度に応じて抵抗値が変化する複数の検出素子を有し、これら各検出素子にバイアス電流を供給して各検出素子の抵抗値に応じた電圧を出力する検出回路と、前記各検出素子のばらつきを補正するために、各検出素子に対してばらつきに対応した補正電流を供給するばらつき補正回路と、前記検出回路からの出力値と第一の基準値とを比較する第一の比較回路と、この比較結果に応じて前記バイアス電流及び前記補正電流を制御する制御回路とを含むことを特徴とする。
【0018】
本発明による制御方法は、温度に応じて抵抗値が変化する複数の検出素子を有し、これら各検出素子にバイアス電流を供給して各検出素子の抵抗値に応じた電圧を出力する検出回路と、前記各検出素子のばらつきを補正するために、各検出素子に対してばらつきに対応した補正電流を供給するばらつき補正回路とを含む半導体装置の制御方法であって、前記検出回路からの出力値と第一の基準値とを比較する第一の比較ステップと、この比較ステップの比較結果に応じて前記バイアス電流及び前記補正電流を制御する制御ステップとを含むことを特徴とする。
【0023】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。図1は本発明の一実施形態を示す撮像装置の全体図である。半導体基板上に,熱電変換素子101、NPNトランジスタ102、PNPトランジスタ103、抵抗104、バイナリに抵抗値が変化している抵抗105、NPNトランジスタ106、FPN補正スイッチ107、積分コンデンサ108、リセットスイッチ109が形成されている。熱電変換素子101は、この例ではダイヤフラム上に形成されたボロメータを用いており、入射赤外線に対して感度がある。この熱電変換素子101は、後述するように、基板上に1次元ないしは2次元に多数形成され、スイッチ100によって切り替えて順次選択していく。
【0024】
NPNトランジスタ102のベースに電圧VB1を印加すると、NPNトランジスタ102のベース、エミッタ間電圧をVBEとした場合、熱電変換素子101には(VB1−VBE)の電圧がかかる。熱電変換素子101の抵抗をRb1とすると、NPNトランジスタ102のコレクタには、IC1=(VB1−VBE)/Rb1の電流が流れることになる。
【0025】
NPNトランジスタ102のベースはVB1バイアス設定回路131につながっている。VB1バイアス設定回路131はNPNトランジスタ102のベース電圧VB1を調整する定電圧源であり、例えば図2に示す回路素子200〜211のような構成になっている。
【0026】
VB1バイアス設定回路131は、シフトレジスタ200と、スイッチ201と、そのドレインにつながる抵抗202と、NPNトランジスタ203と、そのコレクタにつながるPNPトランジスタ206と、NPNトランジスタ203のコレクタにつながるPNPトランジスタ204と、そのPNPトランジスタにつながる抵抗205と、PNPトランジスタ204のベースにつながっているPNPトランジスタ210と、そのPNPトランジスタのエミッタにつながっている抵抗211と、PNPトランジスタ210のコレクタにつながっているNPNトランジスタ209と、PNPトランジスタ210のコレクタにつながっているNPNトランジスタ208と、そのNPNトランジスタのエミッタにつながっている抵抗207からなる。バイアス設定回路131は何段かの定電流源から構成され、各定電流源の電流値はI0 ,2I0 ,4I0 ,…のように2の整数乗の重み付けがしてある。この2の整数乗の重み付けをするために、抵抗202は2R1,R1,R1/2,…のように2の整数乗の重み付けがしてある。抵抗のばらつきを最小限にするため、R1という単位抵抗を組み合わせることによって各抵抗を得ている。
【0027】
さらに、NPNトランジスタ203のエミッタサイズは、電流I0 の段のエミッタサイズを基本(m=1)として、2倍(m=2)、4倍(m=4)、…のように電流に比例して重み付けがしてある。前述したNPNトランジスタ102のベース電圧VB1を各段のスイッチをオン/オフすることによって調整することが出来る。定電流源がn段あるビットの場合、前述のNPNトランジスタ102のベース電圧VB1を2n に調整することが出来る。
【0028】
エミッタサイズ(m)を変えているのは次の理由による。ベース電流IBとベース−エミッタ間電圧VBEとの関係は、逆方向リーク電流をIB0 、素電荷をq、ボルツマン定数をk、絶対温度をTとして、
IB=mIB0 Exp[qVBE/k/T]
となる。ベース電流は電流増幅率をβとして、IB=IC/βで表されるため、mが一定のままコレクタ電流が変化するとVBEも変化してしまう。各トランジスタのベースには同じ電圧Vb1が印加されているため、各段のVBEが異なると各段の電流値は正確に上記のようにならない。mを電流値に比例して変えることによって各段のVBEは同じになり、電流値を上記のように設定することが出来る。
【0029】
エミッタに抵抗を接続するこの構成は、NPNトランジスタ203のショットノイズ、ベース抵抗(rbb)のジョンソンノイズ、ベースにつながる定電圧源のノイズなどの影響を減らす効果がある。
【0030】
PNPトランジスタ103のベースに電圧VB2を印加すると、上記と同様にPNPトランジスタ103のコレクタには、IC2=(VB2−VBE)/Rb2の電流が流れる。ここで、Rb2は抵抗104の抵抗値である。このIC1とIC2とはほぼつりあっており、積分コンデンサ108にはわずかな差分ΔI=(IC2−IC1)が流れる。この差分ΔIは信号成分と除ききれなかったバイアス成分であり、大部分のバイアス成分は取り除かれている。
【0031】
PNPトランジスタ103のベースはVB2バイアス設定回路132につながっている。VB2バイアス設定回路132は、PNPトランジスタ103のベース電圧VB2を調整する定電圧源であり、例えば回路素子212〜230のような構成になっている。
【0032】
VB2バイアス設定回路132は、シフトレジスタ212と、スイッチ213と、そのドレインにつながる抵抗214と、NPNトランジスタ215と、そのコレクタにつながるNPNトランジスタ217と、そのエミッタにつながる抵抗216と、NPNトランジスタ215のコレクタにつながるPNPトランジスタ220と、そのエミッタにつながるPNPトランジスタ218とそのエミッタにつながる抵抗219と、NPNトランジスタ215のベースにつながっているNPNトランジスタ222と、そのエミッタにつながっている抵抗221と、NPNトランジスタ222のベースにつながっているNPNトランジスタ223と、そのベースにつながっているPNPトランジスタ224と、そのエミッタにつながる抵抗225と、PNPトランジスタ224のベースにつながるPNPトランジスタ229と、そのエミッタにつながる抵抗230と、PNPトランジスタ229のコレクタにつながるNPNトランジスタ228と、そのエミッタにつながるNPNトランジスタ227と、そのエミッタにつながる抵抗226からなる。バイアス設定回路132の214〜215は何段かの定電流源から構成され、各定電流源の電流値はI1 ,2I1 ,4I1 ,…のように2の整数乗の重み付けがしてある。この2の整数乗の重み付けをするために、抵抗214は2R1,R1,R1/2,…のように2の整数乗の重み付けがしてある。抵抗のばらつきを最小限にするため、R1という単位抵抗を組み合わせることによって各抵抗を得ている。
【0033】
VB2バイアス設定回路132の216,217の定電流源に流れる電流I2は、VB1バイアス設定回路131の207,208の定電流源に流れる電流I2と同じ電流値である。また、VB2バイアス設定回路の222,221の定電流源に流れる電流I3はVB1バイアス設定回路の207,208の定電流源に流れる電流I2の1/4の電流が流れる。
【0034】
さらに、NPNトランジスタ215のエミッタサイズは、電流I1の段のエミッタサイズを基本(m=1)として、2倍(m=2)、4倍(m=4)、…のように電流に比例して重み付けがしてある。前述したNPNトランジスタ103のベース電圧VB2を各段のスイッチをオン/オフすることによって調整することが出来る。定電流源がn段あるビットの場合、前述のNPNトランジスタ103のベース電圧VB2を2n に調整することが出来る。
【0035】
NPNトランジスタ106のベースは、VB0バイアス設定回路130につながっている。VB0バイアス設定回路は、NPNトランジスタ106のベース電圧VB0を調整する定電圧源であり、例えば図2の回路素子231〜237のような構成になっている。
【0036】
VB0バイアス設定回路130は、シフトレジスタ231と、スイッチ232と、どのドレインにつながる抵抗233と、NPNトランジスタ234と、そのコレクタにつながるPNPトランジスタ235と、NPNトランジスタ234のコレクタにつながるPNPトランジスタ236と、そのエミッタにつながる抵抗237からなる。バイアス設定回路130の233〜234は何段かの定電流源から構成され、各定電流源の電流値はI4,2I4,4I4,…のように2の整数乗の重み付けがしてある。この2の整数乗の重み付けをするために、抵抗233は2R1,R1,R1/2,…のように2の整数乗の重み付けがしてある。抵抗のばらつきを最小限にするために、R1という単位抵抗を組み合わせることによって各抵抗を得ている。
【0037】
さらに、NPNトランジスタ234のエミッタサイズは、電流I4の段のエミッタサイズを基本(m=1)として、2倍(m=2)、4倍(m=4)、…のように電流に比例して重み付けがしてある。前述したNPNトランジスタ106のベース電圧VB0を各段のスイッチをオン/オフすることによって調整することが出来る。定電流源がn段あるビットの場合、前述のNPNトランジスタ234のベース電圧VB0を2n に調整することが出来る。
【0038】
撮像装置の温度ドリフトを減らすために、VB1バイアス設定回路131の電流I0,2I0,4I0,…と、VB2バイアス設定回路132の電流I1,2I1,4I1,…と、VB0バイアス設定回路130の電流I4,2I4,4I4,…は、温度依存性を小さくする必要がある。電流値I1,2I1,4I1,…と電流値I2,2I2,4I2,…の基準となる電流値はI0,2I0,4I0,…である。この電流値の基準となるベース印加電圧REFINは、温度依存性が小さくなるように設計する。温度依存性を小さくするには、バンドギャップリファレンス等の温度依存性の非常に小さい定電圧源を使うことが好ましい。
【0039】
積分コンデンサ108に蓄えられた信号は、NMOSFET110,111で構成されるソースフォロワで高インピーダンスから低インピーダンスに変換される。スイッチ112,ホールドコンデンサ113で構成されるサンプル・ホールド回路は、時系列で入力される信号をサンプリングして一時保持する。スイッチ112はPMOSFET,NMOSFETのソース同士、ドレイン同士を接続したトランスファゲートで構成される。NMOSFET114,115もソースフォロワを構成し、低インピーダンスで増幅器116に出力する。なお、他の構成は後述する。
【0040】
図3は図1の読み出し回路と周辺を含めた撮像素子全体の回路図である。読み出し回路は、水平シフトレジスタ301とマルチプレクサ302、読み出し回路303、FPN補正バッファ304、FPN補正電流源305、熱電変換素子101、画素スイッチ100、垂直シフトレジスタ308、バイアス設定回路309等からなる。
【0041】
熱電変換素子101は、この例では基板上に2次元にマトリクス状に形成され、画素スイッチ100によって切り換えて順次選択されていく。各熱電変換素子の信号を読み出すために、この例ではマトリクスの各列に読み出し回路303を形成して信号を読み出している。読み出し回路をどのように形成するかは以下のようなトレードオフがある。
【0042】
各列に読み出し回路を形成した場合。各列が同時に読み出し動作を行えるため、読み出しの時間を長くすることが出来る。読み出し時間が長いと、その分ノイズ帯域を狭くすることができ、ノイズを低減することが出来る。その反面読み出し回路の数が多くなり、チップ面積が大きくなってしまう。
【0043】
1個の読み出し回路を複数の列で分け合って使用すれば読み出し回路の数が減って、チップ面積の縮小になる。その反面、時分割で分け合って使用する分、読み出し時間が短くなりノイズ帯域が広くなってしまう。
【0044】
垂直シフトレジスタ308はマトリクスの各行を順次選択していく。
【0045】
FPN補正電流源305に供給されるFPN補正データは、例えばチップ外のメモリに全画素分の補正データを蓄える。各列の読み出し回路が積分等の読み出し動作を行っているときに、バッファ304は読み出している画素のFPNデータを保持している。
【0046】
バイアス設定回路309に供給されるバイアス設定データは、例えばチップ外のスイッチまたはメモリによってシリアルで与えられ、バイアス設定回路内のシフトレジスタ内に蓄えられる。ノイズフィルタ310は、例えばチップ外にCRフィルタを設けてノイズを除去している。
【0047】
各列の読み出し回路303の出力は各読み出し回路303内のサンプルホールド回路に接続されている。各列のサンプルホールド出力S/Hout はマルチプレクサ302によって順次選択され出力outに導出される。水平シフトレジスタ301は各列のマルチプレクサ302のスイッチを順次選択し、また、各列のFPNデータバッファ304を順次選択するものである。FPN DATAはFPNデータバッファ304につながるデータバスで、例えば、各列のFPN補正定電流源305が3ビットの場合3本のラインとなる。BIAS DATAはFPN補正電流源305と読み出し回路回路303につながるデータバスで、例えば、設定が必要なトランジスタが3個の場合3本のラインとなる。
【0048】
図4は各部の信号タイミングを示したタイミング図である。φVは、例えば30Hz程度の垂直同期信号であり、垂直シフトレジスタ308のデータ端子Vに入力される。φHは、例えば7kHz程度の水平同期信号であり、垂直シフトレジスタ308のクロック端子Hに入力される。これによって、垂直シフトレジスタ308からは、V1,V2,…の各行を選択する信号が出力される。
【0049】
ある行を選択している間、各列の読み出し回路において積分時の読み出し動作が行われる。VCは図1の積分コンデンサ108の電圧波形(積分波形)である。サンプルホールド回路112にφS/Hを印可して、積分後の電圧をサンプリングしてホールドコンデンサ113に保持する。サンプリング後リセットスイッチ109にリセットパルスφRを印加して積分コンデンサ108をリセットする。
【0050】
水平シフトレジスタ301のデータ端子HにφH、クロック端子CLKにφCLKを入力することで、H1,H2,…の信号を得る。H1,H2,…は図3のマルチプレクサ302とFPNデータバッファ304とを順次選択する。
【0051】
φH’はφHと同じ信号を使用してもよい。各列のホールドコンデンサに保持された信号はマルチプレクサ302を介して出力端子にOUTで示すように出力される。
【0052】
FPNデータ(FPN DATA)はある行の読み出しの前にFPNデータバッファに転送される。図3のデータバッファ304の制御端子には、H1,H2,…を入力する。
【0053】
バイアス設定電流(BIAS DATA)は、読み出し回路303が読み出し前、または読み出し中にバイアス設定回路に転送される。バイアス設定回路で作成された各電圧は、ノイズフィルタ310を通って読み出し回路303のトランジスタ102,103のベースと、FPN305のトランジスタ106のベース電圧を設定する。
【0054】
図5は本発明の一実施形態を示す撮像装置全体のブロック図である。撮像装置は、撮像素子501,増幅器116、サンプルホールド117、A/Dコンバータ118、VRAM121、FPNメモリコントローラ119、FPNメモリ120、デジタル減算器136、D/Aコンバータ134、NTSC信号発生器135、コンパレータ122、FPNメモリコントローラ123、FPNメモリ124、コンパレータ125、カウンタ126、コンパレータ127、バイアスデータ作成回路517などからなる。
【0055】
撮像素子501は、例えば図3に示した構成を一つのシリコン基板上に形成する。入射光は光学系520によって撮像素子501上に集光され、撮像素子501によって電気信号に変換され、積分回路等によって増幅されて外部に出力される。増幅器116はこの出力信号を増幅し、サンプル・ホールド回路117は信号を一時保持する。A/D変換器118はこの保持された信号をデジタル信号に変換する。なお、増幅器116は、撮像素子501の出力信号が十分大きければ省略することは可能である。
【0056】
VRAM121は各画素のデジタル信号を保持するメモリであり、例えば撮像素子501が320×240の画素数で、1画素のデジタル信号が12ビットであるとした場合、320×240×12ビットの容量であればよい。
【0057】
FPNメモリ120は撮像素子内で行うFPN補正で取りきれなかったばらつきを補正するためのメモリであり、補正するための各画素のばらつきデータが保持されている。FPNメモリコントローラ119はこのFPNメモリ120を制御するための回路であり、デジタル減算器136はリアルタイムで入力される各画素の信号から、各画素のばらつき量を減算するためのものである。
【0058】
入射光をシャッター等で遮断した状態でA/D変換器118から出力される各画素のデータは、撮像素子内のFPN補正で取りきれなかったばらつきを持っている。このデータをFPNメモリ120に記憶させる。この操作は電源投入時や、前回の補正がずれたときなどに行う。通常の撮像状態では、この記憶されたFPNメモリ120のばらつきデータを減算器136に渡して、リアルタイムで供給されてくる各画素の信号から減算してダイナミックレンジ内に収まる信号を得る。
【0059】
なお、減算器136は、FPNメモリ120のデータの補数をとる等して、加算器に変更することは当然可能である。また、減算器136はVRAM121とD/A変換器134との間にあってもよい。
【0060】
D/A変換器134はこの処理されたデジタル信号をアナログ信号に変換して、NTSC信号発生器135に出力する。NTSC信号発生器135はこのアナログ信号と同期信号を合成してNTSCコンポジット信号を出力する。NTSC信号発生器はNTSCの限らず、必要に応じてPALやRGB出力等他の方式の信号発生器でもよい。
【0061】
撮像素子内のFPN補正回路(図1の105〜107)に供給する補正データの取得は次のようにして行う。コンパレータ122は、この例ではデジタルコンパレータであり、各画素の信号レベルとある基準レベルとの大小関係を判定する。この基準レベルは、撮像素子内の積分回路や増幅器、A/D変換器等、信号処理回路のダイナミックレンジの上限または下限に設定したり、この上限または下限にあるレベルの余裕を加えた値に設定することが出来る。大小関係の判定はある基準レベル以上のものを良としたり、ある基準レベル以下のものを良としたり、ある2つの基準レベ範囲内のものを良としたりすることが出来る。
【0062】
FPNメモリコントローラ123はこの比較結果にしたがってFPN補正データを作成する。作成された補正データはFPNメモリ124に保持される。FPNメモリ124は全画素数にこのFPN補正データのビット数を掛けた容量であればよい。例えば、320×240の画素数の場合には、、FPN補正データのビット数が3ビットであれば、320×240×3ビットの容量があればよい。データをバイト単位で制御するために、必要に応じて容量を大きくすることは可能である。
【0063】
撮像素子内のバイポーラトランジスタ(図1の102,103,106)に供給するバイアス設定データの取得は次のようにして行う。コンパレータ125はこの、例ではデジタルコンパレータであり、各画素の信号レベルとダイナミックレンジ内に設定したスレッショルドとの大小関係を判定する。このスレッショルドは、撮像素子内の積分回路や増幅器、A/D変換器等、信号処理回路のダイナミックレンジの上限または下限に設定したり、この上限または下限にあるレベルの余裕を加えた値などに設定することが出来る。大小関係の判定は、スレッショルド以上のものを良としたり、スレッショルド以下のものを良としたり、ある2つのスレッショルド範囲内のものを良としたりすることが出来る。
【0064】
カウンタ126はこの比較結果にしたがってカウントを行う。この場合、コンパレータ125の判定結果が良であった場合と不良であった場合のどちらか一方をカウント、またはカウンタ126を2個使用して、コンパレータ125の判定結果の良否の両方をカウントするようにすることも出来る。
【0065】
コンパレータ127は、この例ではデジタルコンパレータであり、カウンタ126のカウント値とある基準レベルとの大小関係を判定する。この基準レベルとしては、ダイナミックレンジ内に設定したスレッショルド以上の画素数や、スレッショルド以下の画素数などを設定することが出来る。
【0066】
バイアスデータ作成回路517はこの比較結果にしたがってバイアス設定データを作成する。作成されたバイアスデータは、撮像素子501内にあるバイアス回路518に送られる。バイアス回路518は、バイアスデータ作成回路で作成されたデジタルデータを元に、定電流源を使用してバイアス電圧を作成する。
【0067】
ノイズフィルタ310は、この例ではローパスフィルタであり、バイアス回路で作成されたバイアス電圧のノイズを除去する。
【0068】
521は撮像素子を一定温度に保つペルチェ等の温度安定化素子であり、522はその制御回路である。
【0069】
図6は本発明の一実施の形態を示す装置全体のブロック図であり、図5の撮像素子を使用した場合をも含む上位概念的な装置ブロック図である。本装置は、検出器601、サンプルホールド602、A/Dコンバータ603、コンパレータ604、カウンタ605、コンパレータ606、電圧設定回路607、D/Aコンバータ608、減算器609からなる。
【0070】
検出器601は、例えば図5の撮像素子501の様にバイアス電流を変化させることによって出力信号レベルが変化する検出器である。この例では、出力信号はアナログ信号である。サンプル・ホールド回路602は、信号を一時保存する。A/D変換器603はこの保持された信号をデジタル信号に変換する。
【0071】
コンパレータ604は、この例ではデジタルコンパレータであり検出器の出力信号レベルとスレッショルドとの大小関係を判定する。このスレッショルドとしては、出力信号のダイナミックレンジの上限または下限に設定したり、この上限または下限にあるレベルの余裕を加えた値等に設定することが出来る。大小関係の判定はスレッショルド以上のものを良としたり、スレッショルド以下のものを良としたり、ある2つのスレッショルド範囲内のものを良としたりすることが出来る。
【0072】
カウンタ605はこの比較結果によってカウントを行う。この場合は、コンパレータ604の判定結果が良であった場合と不良であった場合のどちらか一方をカウント、またはカウンタ605を2個使用して、コンパレータ604の判定結果の良否の両方をカウントすることが出来る。コンパレータ606は、この例ではデジタルコンパレータであり、カウンタ605のカウント値とある基準レベルとの大小関係を判定する。この基準レベルとしては、ダイナミックレンジ内に設定したスレッショルド以上の数や、スレッショルド以下の数などを設定することが出来る。
【0073】
電圧設定回路607はこの比較結果にしたがって電圧設定データを作成する。D/Aコンバータ608はこの作成されたデジタル信号をアナログ信号に変換する。減算器609はリアルタイムで供給されてくる検出器601の信号から減算してダイナミックレンジ内に納まる信号を得る。
【0074】
図7は読み出し回路のバイアス電流値の作成方法を表すフローチャートである。バイアス電流値は3ビットと仮定している。スレッショルドを設定するステップ701と、バイアス電流値のビットの位置をMSB(最上位ビット)からLSB(最下位ビット)まで変化させるステップ702と、カウンタのカウント値設定及びステップ702で注目しているビットを1にセットするステップ703と、Vアドレスを変化させるステップ704と、Hアドレスを変化させるステップ705と、スレッショルドの判定をもとに条件ジャンプするステップ706と、スレッショルド以下の画素をカウントするステップ707と、フラグを判定するステップ708と、ビットを0にリセットするステップ709とからなっている。
【0075】
ステップ701から709のフローをイメージ的に表したのが図8の801である。横軸はバイアス電流値、縦軸はスレッショルド以下の画素数であり、この例では、バイアス電流値が小さいときはトランジスタに流れる電流が少ないので、スレッショルド以下の画素がほとんど全てである。バイアス電流が大きくなるにつれてスレッショルド以下の画素が少なくなる。
【0076】
ステップ701でスレッショルドTHを設定する。ステップ702と703で最初に設定されるバイアス電流値は、MSBが1でその他のビットは全て0なので、1/2のバイアス電流値(図8の801の▲1▼)である。ステップ703で設定されるスレッショルド以下の画素数は、図8の801の画素数設定値である。ステップ704から707でスレッショルド以下の画素数をカウントし、ステップ708で判定を行う。これを図8の801の例で表すと、▲1▼のバイアス電流時のスレッショルド以下の画素数は設定値よりも多いので、▲1▼のバイアス電流値は目標の電流値よりも小さいことになり、MSBはそのまま1にする。
【0077】
ステップ702へ戻り、注目するビットをLSB側に1ビットずらし、1を立てる。図8の801の例では、”110”となり、3/4のバイアス電流値(図8の801の▲2▼)になる。ステップ704から707でスレッショルド以下の画素数をカウントし、ステップ708で判定を行う。これを図8の801の例で表すと、▲2▼のバイアス電流時のスレッショルド以下の画素数は設定値よりも少ないので、▲2▼のバイアス電流値は目標の電流値よりも大きいことになり、注目しているビットを0にする。
【0078】
前述のようなステップ702からステップ709のループをバイアス電流値のLSBが求まるまで繰り返すことで、目標のバイアス電流値を求めることが出来る。
【0079】
図7のフローチャートを説明すると、ステップ701はスレッショルド(図7のTH)を設定する部分であり、この例ではデジタルコンパレータの判定値である。このスレッショルドは出力信号のダイナミックレンジの上限または下限に設定したり、この上限または下限にあるレベルの余裕を加えた値などに設定することが出来る。ステップ702は、MSBからLSBまで操作するビット(図7のb)を順次変えていく部分であり、図7のようなループ処理を行う。ステップ703はカウンタのカウント値設定(図7のc)とステップ702で注目しているビット(図7のb)を1にセットする部分であり、この例では、カウント値をスレッショルド以下の画素の数に設定している。ステップ704はVアドレスを変化させる部分、ステップ705はHアドレスを変化させる部分である。ステップ704,705はループを形成しており、ステップ704は、例えば0から239までVアドレスを変化させる。ステップ705は、例えば0から319までHアドレスを変化させる。
【0080】
ステップ706では、コンパレータの判定をもとに以後の処理を2つに分けるものである。この例では、選択している画素のデータ(図7の(V,H))をデジタルコンパレータで判定する方法を採用している。この判定において、ステップ701で設定したスレッショルド以下であった場合、ステップ704,ステップ705で選択している画素に与えたバイアス電流値ではスレッショルド以下であることになり、ステップ707においてスレッショルド以下の画素のカウントを行う。ステップ707は、この例ではダウンカウンタで、ステップ703の設定値からダウンカウントを行う。
【0081】
ステップ708はコンパレータの判定をもとに以後の処理を2つに分けるものである。この例では、ステップ707でカウントした値が0以下であるかをデジタルコンパレータで判定する方法を採用している。この判定において、ステップ707でカウントした値が0を超えていた場合、ステップ709において、ステップ702で注目しているビットbを0にリセットする。ステップ708の判定で0以下であった場合、ビットbは1のままでよいためステップ709は実行しない。
【0082】
図8の802では、801の目標値に加えてスレッショルドを超えた画素数に対しても画素数設定値と比較を行い、▲2▼のバイアス電流を求め、▲1▼と▲2▼の2つのバイアス電流からFPNのフルスケール電流値を求めている。
【0083】
図8の802を説明すると、スレッショルドの設定とスレッショルド以下の画素数を設定(802の画素数設定値)し、まず、▲1▼の目標値を求めるために図7のフローと同じようにバイアス電流値のMSBを操作し、カウント結果と画素数設定値の比較結果からMSBを決定し、順次LSBまで同様の操作と判定によってバイアス電流の各ビットを決定し、次に、▲2▼の目標値を求めるために、図7のフローと同じようにバイアス電流値のMSBを操作し、カウント結果と画素数設定値の比較結果からMSBを決定し、順次LSBまで同様の操作と判定によってバイアス電流の各ビットを決定する。
【0084】
図8の802の動作について、図9の805を用いて説明する。802の▲1▼の設定の時、各画素の信号レベルの分布は805の様になっている。この時のスレッショルド以下の画素は欠陥画素である。画素数設定値はこの欠陥画素数群を除外できるように設定する。802の▲2▼の設定の時、各画素の信号レベルの分布は図9の807の様になっている。この時のスレッショルド以上の画素も欠陥画素であり、画素数設定値はこの欠陥画素群を除外出来るように設定する。尚、▲1▼の設定画素数と▲2▼の設定画素数は異なっていても構わない。
【0085】
これによって▲1▼と▲2▼のレベルを知ることができ、▲2▼−▲1▼のレベルをFPN補正回路のフルスケールとする。この後、バイアス電流を▲1▼のレベルに決定して、FPN補正をかけることで、各画素の信号は図9の806の様にスレッショルド付近に集まる。これによって各画素の信号は上側に広いダイナミックレンジを持つことになる。このスレッショルドを上側に設定し、下側に広いダイナミックレンジを持たせることは、当然可能である。また、スレッショルド以下と以上を適宜入れ換えてアルゴリズムを構成することは当然可能である。
【0086】
図8の803は、802のスレッショルドを超えた画素数をカウントする代わりに、スレッショルド以下の画素数の上限値を設けて、▲1▼と▲2▼のバイアス電流を求め、この2つのバイアス電流値からFPNのフルスケール電流値を求めている。
【0087】
図8の803を説明すると、スレッショルドの設定とスレッショルド以下の画素数の下限値とスレッショルド以下の画素数の上限値を設定し、▲1▼の目標値を求めるために図7のフローと同じようにバイアス電流値のMSBを操作し、カウント結果と画素数設定値の比較結果からMSBを決定し、順次LSBまで同様の操作と判定によってバイアス電流の各ビットを決定し、次に▲2▼の目標値を求めるために図7のフローと同じようにバイアス電流値のMSBを操作し、カウント結果と画素数設定値の比較結果からMSBを決定し、順次LSBまで同様の操作と判定によってバイアス電流の各ビットを決定する。
【0088】
上限設定値として全体画素数からAを引いた値を設定することができる。Aとして807の▲2▼を超えるレベルの画素、つまりは上側欠陥画素数を指定する。これによって802の説明と同様に欠陥画素を除いた▲1▼から▲2▼の画素を図9の806の様にスレッショルドに集めることができる。
【0089】
図8の804は、802の画素数を設定する代わりに、FPNのフルスケール電流値を設定して、あるバイアス電流におけるカウント結果▲1▼と、このバイアス電流からFPNのフルスケール電流値を引いた電流値におけるカウント結果▲2▼がほぼ同じになるようにバイアス電流を求めている。
【0090】
図8の804を説明すると、スレッショルドの設定とFPNのフルスケール電流値を設定し、▲1▼の目標値を求めるために図7のフローと同じようにバイアス電流値のMSBを操作し、カウント結果を求め、このときのバイアス電流値からFPNのフルスケール電流値を引いたバイアス電流のときのカウント結果も求める。2つのカウント結果の差を比較し、両者の差が小さくなるようにMSBを決定し、順次LSBまで同様の操作と判定によってバイアス電流の各ビットを決定する。
【0091】
この方法は、FPN補正回路のフルスケール電流を大きくしたくないときに効果がある。フルスケールを大きくするとFPN補正回路の残差(図9の806)が大きくなり、残差がダイナミックレンジを占有する度合いが大きくなる。
【0092】
図8の804の目標値の求め方としては、前記バイアス電流の各ビットをMSBからLSBまで操作して求める方法の他に、バイアス電流値を最小値から最大値まで順次変化させ、スレッショルド以下の画素数とスレッショルドを超えた画素数を、一旦全てPC(図1のパーソナルコンピュータ133)に取り込んで、上記アルゴリズムをソフトウェア上で実行し、目標のバイアス電流値を求める方法もある。この方法の利点は、ロジックの回路規模を小さく出来る。また、取り込んだデータを画面上にグラフで表示することが出来、FPNのフルスケール電流値を設定するとき分かりやすいなどがある。
【0093】
図10の901にバイアス電流とオンチップFPNのフルスケール電流を設定するアルゴリズムとフレームとの関係を示す。φVは、例えば30Hz程度の垂直同期信号であり、このクロックの1周期が1フレームである。最初に設定を行う。この設定の期間は、バイアス回路内のシフトレジスタ(図2のSR)のビット数で異なるが、この例では18ビットと仮定し、18画素クロック期間である。全画素測定するためには1フレーム必要であり、設定で18画素クロック使っているので、このフレームでは全画素測定できない。そこで、次のフレームになるまで待ち時間を設けている。2フレーム目では、全画素の出力信号を比較してカウントを行う。また、カウントを行うと同時にカウントの設定値との比較も行っている。よって、全画素終了と同時に比較結果がわかり、次のフレームの設定に反映するすることが出来る。この処理をバイアス電流のビット数繰り返したり、バイアス電流値の最小値から最大値まで繰り返す。
【0094】
以上の説明中の信号を出力する積分回路の中身の動作について、以下に簡単に説明する。図11に積分回路の積分コンデンサ部の積分波形を示す。1001はボロメータに印加した電圧によって、ボロメータに自己発熱が無いか、無視できるほど小さい場合である。左図はFPN補正をかける前、右図はFPN補正をかけた後の波形である。前述したように、最適なキャンセラ設定を見つける探索を行って、ボロメータ抵抗が最小の画素の積分波形が、ダイナミックレンジの下限近く、前述したスレッショルドにくるようにしている。Vmは、赤外線の入力があった場合に、ボロメータ抵抗が変化するため、マージンとして設けてある。ボロメータ抵抗最大の画素の積分波形は、補正前においてダイナミックレンジの上限をはみ出ていることが多い。
【0095】
FPN補正を行うことによって、右図のように各画素の積分波形はダイナミックレンジの下限近くに集まる。FPN補正の精度の問題で補正後集まり方には限界があり、図11のように残差が生じる。積分波形のサンプリングは図11の終点で行う。積分波形に残差が生じるのは、補正回路の量子化誤差によるものであって、ボロメータ抵抗の大小と直接に関係するものではない。つまり、図11の補正残差大の中にはボロメータ抵抗大のものも含まれれば、小のものも含まれる。
【0096】
1002はボロメータに印加した電圧によって、ボロメータに自己発熱が比較的大きく生じる場合である。左図はFPN補正をかける前、右図はFPN補正をかけた後の各波形である。ボロメータの抵抗温度係数TCRが負の場合を仮定している。1001と同様に、最適なキャンセラ設定を見つける探索を行って、ボロメータ抵抗が最小の画素の積分波形が、スレッショルドにくるようにしている。
【0097】
FPN補正を行うことによって、右図のように各画素の積分波形は、ダイナミックレンジの下限近くに集まる。1001と同様に、補正残差大の中にはボロメータ抵抗大のものも含まれれば、小のものも含まれる。従って積分波形の最大振幅Vmax は、ボロメータ抵抗最小の画素の積分波形曲がりに残差の約1/2を足したものになる。1/2の理由は、積分終点の約1/2で積分波形曲がりが最大となるためである。この右図から、積分波形曲がりがある中でVmax を最小にするには、補正残差小の画素において積分波形の始点と終点の積分電圧レベルを合わせると共に、残差が積分曲がりの凸側にくるようにすれば良いことがわかる。
【0098】
ボロメータの抵抗温度係数TCRが正の場合、積分波形曲がりが上記と逆になるが、補正残差小の画素において積分波形の始点と終点の積分電圧レベルを合わせると共に、残差が積分曲がりの凸側にくるようにすれば良いことに変わりはない。
【0099】
1002の具体例を以下に示す。ボロメータ抵抗としては、各画素に時分割で電圧を印加するいわゆるパルスバイアス駆動を行う場合、数kΩから数10kΩ程度が考えられる。ボロメータの抵抗温度係数TCRとしては、数%/K程度が考えられる。ボロメータ印加電圧としては0.5V程度から5V程度が、信号を大きくする上と、通常のICプロセスで電圧を扱う上で好ましい。積分容量としては、数pFから数100pF程度が、積分ゲインを大きくしてセンサ出力電圧を大きくする上と、積分波形の振幅Vmax をある程度抑える上で好ましい。積分時間としては、数μsから数100μs程度が、読み出し回路の数を減らす上と、積分ゲインを大きくする上で好ましい。この時、ボロメータの自己発熱温度は、数℃から数10℃程度になる。自己発熱は積分波形の曲がりを減らす上では小さい方が好ましいが、センサの温度分解能に当たるノイズ等価温度差NETDは、ボロメータに印加するジュール熱の平方根、つまり自己発熱温度の平方根に比例する場合が多く(例えば、田中ら、熱型赤外線イメージセンサ、電子情信学技報ED98−265、pp.9−16)、その意味ではある程度の自己発熱温度が必要になる。
【0100】
ボロメータ抵抗として約10kΩ、TCRとして約−2%/K、印加電圧として約2V、積分容量として約100pF、積分時間として約30μs、積分ゲインとして約30倍、自己発熱温度として約7℃程度を仮定すると、積分波形曲がりVmax は約2V程度となる。残差電圧としては、FPN補正のビット数によっても異なるが、6ビット程度を仮定すると、約0.2V程度となる。
【0101】
【発明の効果】
以上説明したように、本発明は下記のような効果がある。先ず、各画素に与える電流値を補正する定電流源を持つことによって、増幅素子のばらつきや検出器自体のばらつきによる撮像素子の出力電圧のばらつきをダイナミックレンジ内に収めることができ、撮像素子内または撮像素子外において行われる信号増幅や信号処理を円滑に行うことが出来る。
【0102】
また、バイアス電流のビットを操作したときのカウント数と設定値とを比較して目標のバイアス電流値を求めているため、回路規模が小さく、高速に目標のバイアス電流値を求めることが出来る。更に、目標のバイアス電流をもう1つ加えて、バイアス電流のビットを操作したときのカウント数と設定値とを比較して目標のバイアス電流値を求め、それらのバイアス電流値からFPN補正回路のフルスケール電流値を求めているため、回路規模が小さく、高速にバイアス電流値とFPN補正のフルスケール電流値とを同時に求めることが出来る。
【0103】
更にはまた、設定値をもう一つ加えて、バイアス電流のビットを操作したときのカウント数と設定値とを比較して目標のバイアス電流値を求め、それらのバイアス電流値からFPN補正回路のフルスケール電流値を求めているため、回路規模が小さく、高速にバイアス電流値とFPN補正のフルスケール電流値とを同時に求めることが出来る。
【0104】
また、FPN補正回路のフルスケール電流値を指定し、あるバイアス電流におけるカウント結果と、このバイアス電流からFPN補正回路のフルスケール電流を引いた電流値におけるカウント結果がほぼ同じになるようにバイアス電流を求めているため、回路規模を小さく、高速にFPN補正のフルスケール電流値を自由に設定したときのバイアス電流値を求めることが出来る。
【図面の簡単な説明】
【図1】本発明の一実施形態である撮像装置の装置全体を示す回路図である。
【図2】本発明の一実施形態である読み出し回路内のバイアス回路の回路図である。
【図3】本発明の一実施形態である撮像装置の撮像素子全体の回路図である。
【図4】図1の撮像装置の動作を表すタイミング図である。
【図5】本発明の一実施形態の撮像装置を示す全体のブロック図である。
【図6】本発明の一実施形態の装置を示す全体のブロック図である。
【図7】バイアス電流を設定するためのフローチャートである。
【図8】バイアス電流とオンチップFPNのフルスケール電流を設定するアルゴリズムをイメージ的に表した図である。
【図9】バイアス電流とオンチップFPNのフルスケール電流を設定するアルゴリズムをイメージ的に表した図である。
【図10】バイアス電流とオンチップFPNのフルスケール電流を設定するアルゴリズムとフレームとの関係を示した図である。
【図11】積分回路の中身の動作について表した図である。
【図12】従来の撮像装置の回路図である。
【符号の説明】
100 垂直スイッチ
101 検出器
102,106 NPNトランジスタ
103 PNPトランジスタ
104,105 抵抗
107,109,112 スイッチ
108 積分コンデンサ
110,111114,115 NMOSFET
113 ホールドコンデンサ
116 増幅器
117 サンプル・ホールド回路
118 A/Dコンバータ
119 FPNメモリコントローラ
120 FPNメモリ
121 VRAM
122,125,127 コンパレータ
123 FPNメモリコントローラ
124 FPNメモリ
126 カウンタ
128 バイアスコントローラ
129 パラレル/シリアル変換器
130〜132 バイアス回路
133 PC(パーソナルコンピュータ)
134 D/Aコンバータ
135 NTSC信号発生器
301 水平シフトレジスタ
302 マルチプレクサ
303 読み出し回路
304 FPNデータバッファ
305 FPN補正電流源
308 垂直シフトレジスタ
309 バイアス設定回路
310 ノイズフィルタ
Claims (8)
- 温度に応じて抵抗値が変化する複数の検出素子を有し、これら各検出素子にバイアス電流を供給して各検出素子の抵抗値に応じた電圧を出力する検出回路と、前記各検出素子のばらつきを補正するために、各検出素子に対してばらつきに対応した補正電流を供給するばらつき補正回路と、前記検出回路からの出力値と第一の基準値とを比較する第一の比較回路と、この比較結果に応じて前記バイアス電流及び前記補正電流を制御する制御回路とを含むことを特徴とする半導体装置。
- 前記制御回路は、前記第一の比較回路の比較結果をカウントするカウンタと、第二の基準値と前記カウンタの出力とを比較する第二の比較回路と、前記第二の比較回路の比較結果に応じて前記各検出素子に供給する前記バイアス電流及び前記補正電流を設定する電流設定回路とを有することを特徴とする請求項1記載の半導体装置。
- 前記電流設定回路は、前記バイアス電流を変化させて前記カウンタ出力と前記第二の基準値とを、前記第二の比較回路で比較した結果に応じて、前記バイアス電流及び前記補正電流を決定するようにしたことを特徴とする請求項2記載の半導体装置。
- 前記電流設定回路は、前記バイアス電流及び前記補正電流の決定のための制御信号として複数ビットのデジタル制御信号を用い、前記複数ビットの最上位ビット(MSB)から最下位ビット(LSB)まで、順次選択設定可なビット選択回路を有し、前記ビット選択回路により前記デジタル制御信号を制御して前記バイアス電流及び前記補正電流の決定をなすようにしたことを特徴とする請求項2または3記載の半導体装置。
- 温度に応じて抵抗値が変化する複数の検出素子を有し、これら各検出素子にバイアス電流を供給して各検出素子の抵抗値に応じた電圧を出力する検出回路と、前記各検出素子のばらつきを補正するために、各検出素子に対してばらつきに対応した補正電流を供給するばらつき補正回路とを含む半導体装置の制御方法であって、前記検出回路からの出力値と第一の基準値とを比較する第一の比較ステップと、この比較ステップの比較結果に応じて前記バイアス電流及び前記補正電流を制御する制御ステップとを含むことを特徴とする制御方法。
- 前記制御ステップは、前記第一の比較ステップの比較結果をカウントする計数ステップと、第二の基準値と前記計数ステップの出力とを比較する第二の比較ステップと、前記第二の比較ステップの比較結果に応じて前記各検出素子に供給する前記バイアス電流及び前記補正電流を設定する電流設定ステップとを有することを特徴とする請求項5記載の制御方法。
- 前記電流設定ステップは、前記バイアス電流を変化させて前記計数ステップの出力と前記第二の基準値とを、前記第二の比較ステップで比較した結果に応じて、前記バイアス電流及び前記補正電流を決定するようにしたことを特徴とする請求項6記載の制御方法。
- 前記電流設定ステップは、前記バイアス電流及び前記補正電流の決定のための制御信号として複数ビットのデジタル制御信号を用い、前記複数ビットの最上位ビット(MSB)から最下位ビット(LSB)まで、順次選択設定可能なビット選択ステップを有し、前記ビット選択ステップにより前記デジタル制御信号を制御して前記バイアス電流及び前記補正電流の決定をなすようにしたことを特徴とする請求項6または7記載の制御方法。
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