JP3573341B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP3573341B2 JP3573341B2 JP2001139386A JP2001139386A JP3573341B2 JP 3573341 B2 JP3573341 B2 JP 3573341B2 JP 2001139386 A JP2001139386 A JP 2001139386A JP 2001139386 A JP2001139386 A JP 2001139386A JP 3573341 B2 JP3573341 B2 JP 3573341B2
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- sub
- complementary
- main bit
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Read Only Memory (AREA)
Description
【発明の属する技術分野】
本発明は、少なくとも情報読出しが可能な半導体記憶装置に関する。
【0002】
【従来の技術】
近年、動作速度が100MHzを越える高速なマイクロコンピュータが要望されるようになってきている。また、マイクロコンピュータの動作が高速化するにつれて、そのマイクロコンピュータと同一のチップ上に搭載されるROMやフラッシュメモリの動作を高速化することも求められている。これらのROMやフラッシュメモリは、通常、そのチップをカスタマイズする目的でそのチップ上に搭載される。
【0003】
また、最近のマイクロコンピュータの高機能化に伴って、必要とされるメモリ容量も増加してきている。
【0004】
このような背景の下、大容量でかつ高速なデータ読み出し動作が可能な半導体記憶装置の研究開発が進められている。例えば特願平11−349301号公報に、階層化ビット線方式の半導体記憶装置が提案されている。また同様に、Mitsuru Hiraki氏等による文献「ISSCC99/SESSION6/PAPER MP6.8(A3.3V 90MHz・Flash Memory Module Embeded in a 32b RISC Microcontroller;32b RISCマイクロコントローラ混載3.3V 90MHzフラッシュメモリモジュール)」にも、高速読出しのセンス方式に関して、半導体記憶装置が提案されている。
【0005】
この文献の半導体記憶装置では、予めグローバルビット線(メインビット線に相当)、ローカルビット線(サブビット線に相当)とも、グランドレベルにディスチャージしておき、読み出しアドレスに応じたグローバルビット線、ローカルビット線を選択し、プリチャージを開始する。このプリチャージが完了する前のプリチャージ途中でセンス動作を行う。これは、以前の方式と比較し、グローバルビット線、ローカルビット線ともグランドレベルにディスチャージしておくことにより、前回読出し時のグローバルビット線、ローカルビット線電位の影響を無くすことにより、プリチャージ途中でのセンス動作を可能にしている。
【0006】
しかしながら、このプリチャージ途中のセンスといっても、プリチャージするスピードは、セル電流の略半分で行うため、メモリセルの電流駆動能力がフルに発揮されるまで、即ち、ローカルサブビット線(ローカルビット線)の電位がある程度充電されるまでは、読出し側、リファレンス側の電位差は現れない。このため、プリチャージ途中でセンス動作を開始するとはいうものの、ある程度の充電(チャージアップ)を完了した後にセンス動作させるというものである。
【0007】
また、例えば特願平11−349301号公報の半導体記憶装置は、情報読出し部と、レファレンス部と、情報読出し部およびレファレンス部からの各情報出力を各入力とする差動センスアンプと、各部を制御する制御部とを備えている。
【0008】
情報読出し部は、選択ゲートを介してメインビット線に接続されたサブビット線と、サブビット線に接続され、ワード線の電圧に応じて選択的に活性化される複数のメモリセルと、メインビット線およびその差動センスアンプ入力端側をプリチャージするプリチャージ部と、サブビット線側を接地電位にリセットするリセット部とを有している。
【0009】
また、制御部は、高速な情報読み出しのために、プリチャージ部を制御してメインビット線およびその差動センスアンプ入力端側をプリチャージさせ、リセット部を制御してサブビット線側を接地電位にした後に、メインビット線およびその差動センスアンプ入力端側にプリチャージされた電荷の一部がサブビット線側に再配分されるように選択ゲートを制御するようにしている。
【0010】
【発明が解決しようとする課題】
しかし、上述したタイプの半導体記憶装置では、ワード線、レファレンスワード線、選択ゲート制御線の各負荷容量の違いにより、不揮発性メモリでは、その電圧系の違いからくるデバイスの違いによって、各々のゲートへの電圧印加のタイミングにずれが生じる。不揮発性メモリの場合、ワード線は高電圧系のドライバによって与えられるのが一般的であるため、アドレスが確定してから、実際にワード線電圧が立ち上がるのは、レファレンスワード線や選択ゲートの電圧の立ち上がりよりも遅れる。ワード線、レファレンスワード線および選択ゲート制御線の電圧の立ち上がりにずれが生じることによって、メモリセルからの正確な情報読出しが困難になっている。
【0011】
例えば、レファレンス部側が先に接続され、レファレンス電流が流れ出している一方、本来、情報読出し部側の電流が流れるセルの電流が後から流れ出すと、メインビット線電圧は、当初、レファレンス部側の電圧が低いが、後に読出しビット側の電圧が下がり出して逆転する。このことは、センス動作の起動タイミングにおいて、これらワード線、レファレンスワード線のタイミングのずれにより、情報読出しに誤動作が生じる虞がある。
【0012】
本発明は、上記問題点に鑑みてなされたものであり、誤情報読出しのない正確なセンス動作を保証することができる半導体記憶装置を提供することを目的とする。
【0013】
【課題を解決するための手段】
本発明の半導体記憶装置は、複数のメモリセルおよびレファレンスセルの少なくとも一方が接続されたサブビット線が選択ゲートを介してメインビット線に接続されると共に、その少なくとも他方が接続された相補サブビット線が選択ゲートを介して相補メインビット線に接続されて、メインビット線および相補メインビット線から情報読み出しを可能とする半導体記憶装置において、複数のメモリセルに対する複数のワード線のうち対応するワード線を選択的に活性化するワード線駆動手段と、レファレンスセルに対するレファレンスワード線を選択的に活性化するレファレンスワード線駆動手段と、メモリセルおよびレファレンスセルの一方が接続されたメインビット線とその他方が接続された相補メインビット線との間に電位の逆転がないように、選択ゲートの活性化タイミングを、ワード線およびレファレンスワード線の活性化タイミングよりも遅延させて選択ゲート信号を選択ゲートに出力する制御手段を有したものであり、そのことにより上記目的が達成される。この場合、遅延時間は選択ゲートの活性化タイミングにより決定調整する。
【0014】
この構成により、ワード線、レファレンスワード線のタイミングにずれが生じることで、メインビット線と相補メインビット線間に電位逆転が生じる後まで、選択ゲートの活性化タイミングを、ワード線およびレファレンスワード線の活性化タイミングよりも遅延させるので、正確なセンス動作が保証可能となって、誤情報読出しのない正確なメモリセルからの情報読み出しが可能となる。
【0015】
また、好ましくは、本発明の半導体記憶装置において、第1の入力端と第2の入力端とを有し、第1の入力端の電圧と第2の入力端の電圧との電圧差をセンスする差動センスアンプと、第1の入力端に接続されたメインビット線と、第2の入力端に接続された相補メインビット線と、メインビット線と相補メインビット線とを第1の電圧にプリチャージするプリチャージ部と、メインビット線を複数のサブビット線のうちの一つに選択的に接続可能とし、相補メインビット線を複数の相補サブビット線のうち一つに選択的に接続可能とする選択ゲート部と、複数のサブビット線および複数の相補サブビット線を第1の電圧より低い第2の電圧にリセット可能とし、複数のサブビット線のうち一つを選択的にリセット解除可能とすると共に、複数の相補サブビット線のうち一つを選択的にリセット解除可能とするリセット部とを備え、
制御手段は、メインビット線と相補メインビット線とを第1の電圧にプリチャージし、複数のサブビット線と複数の相補サブビット線とを第2の電圧に予めリセットしておき、複数のサブビット線のうちの一つと複数の相補サブビット線のうちの一つとを選択的にリセット解除した後に、メインビット線にプリチャージされた電荷の一部をリセット解除されたサブビット線に選択ゲートを介して再配分し、かつ、相補メインビット線にプリチャージされた電荷の一部をリセット解除された相補サブビット線に選択ゲートを介して再配分した後にセンス動作を行うように、差動センスアンプ、プリチャージ部、リセット部および選択ゲート部を制御する。
【0016】
この構成により、アレイ構成において本発明の選択ゲート制御が容易に可能となる。
【0017】
さらに、好ましくは、本発明の半導体記憶装置において、第1の入力端と第2の入力端とを有し、第1の入力端の電圧と第2の入力端の電圧との電圧差をセンスする差動センスアンプと、第1の入力端とメインビット線とを接続または分離自在とする第1分離ゲートと、第2の入力端と相補メインビット線とを接続または分離自在とする第2分離ゲートと、第1の入力端に第1分離ゲートを介して接続されたメインビット線と、第2の入力端に第2分離ゲートを介して接続された相補メインビット線と、メインビット線と相補メインビット線とを第1の電圧にプリチャージするプリチャージ部と、メインビット線を複数のサブビット線のうちの一つに選択的に接続可能とし、相補メインビット線を複数の相補サブビット線のうちの一つに選択的に接続可能とする選択ゲート部と、複数のサブビット線および複数の相補サブビット線を第1の電圧より低い第2の電圧にリセット可能とし、複数のサブビット線のうち一つを選択的にリセット解除可能とすると共に、複数の相補サブビット線のうち一つを選択的にリセット解除可能とするリセット部とを備え、
制御手段は、メインビット線と相補メインビット線とを第1の電圧にプリチャージし、複数のサブビット線と複数の相補サブビット線とを第2の電圧に予めリセットしておき、複数のサブビット線のうちの一つと、複数の相補サブビット線のうちの一つとを選択的にリセット解除した後に、メインビット線にプリチャージされた電荷の一部を、リセット解除されたサブビット線に選択ゲートを介して再配分し、かつ、相補メインビット線にプリチャージされた電荷の一部をリセット解除された相補サブビット線に選択ゲートを介して再配分するように、プリチャージ部、リセット部および選択ゲート部を制御した後に、差動センスアンプによるセンス動作を開始すると同時またはその直後に、第1の入力端とメインビット線を接続する第1分離ゲートおよび、第2の入力端と相補メインビット線を接続する第2分離ゲートをそれぞれ分離するように制御し、メインビット線とサブビット線を接続可能とする選択ゲートおよび、相補メインビット線と相補サブビット線を接続可能とする選択ゲートを非選択状態にするように制御し、メインビット線および相補メインビット線をプリチャージ状態に制御すると共に、サブビット線および相補サブビット線をディスチャージ状態に制御する。
【0018】
この構成により、上記第1分離ゲートおよび第2分離ゲートで差動センスアンプとメインビット線を分離することで、センス動作と、プリチャージ・ディスチャージ動作を並行動作させることが可能となって、高速な情報読出しが可能となる。
【0019】
さらに、好ましくは、本発明の半導体記憶装置において、複数のメモリセルを有するメモリセルアレイと、複数のレファレンスセルを有するレファレンスセルアレイと、リセット部および選択ゲート部とを有したサブアレイが、メインビット線および相補メインビット線が延びる方向に複数配列されている。
【0020】
この構成により、複数のサブアレイが配設された半導体記憶装置にも本発明の選択ゲート接続制御構成が容易に適用される。
【0021】
さらに、好ましくは、本発明の半導体記憶装置において、複数のサブビット線のそれぞれには、複数のメモリセルのうち少なくとも一つと、複数のレファレンスセルのうち少なくとも一つとが接続され、複数の相補サブビット線のそれぞれには、複数のメモリセルのうち少なくとも一つと、複数のレファレンスセルのうち少なくとも一つとが接続されている。
【0022】
この構成により、サブビット線および相補サブビット線共に、複数のメモリセルおよびレファレンスセルが接続されたサブアレイを持つ半導体記憶装置にも本発明の選択ゲート接続制御構成が容易に適用される。
【0023】
さらに、好ましくは、本発明の半導体記憶装置において、読出し側の選択ゲートおよび相補側の選択ゲートの接続制御は、読出し側の前記ワード線を選択制御する走査信号および、走査信号をデコードするアドレス信号の何れかにより行う。
【0024】
この構成により、アレー構成での選択ゲート制御が容易に行える。信号が遅延してくる系からの信号(走査信号)で遅延時間が決定される場合には、選択ゲートの活性化タイミングは、ワード線の活性化タイミングよりも確実に遅延する。
【0025】
さらに、好ましくは、本発明の半導体記憶装置における制御手段は、ワード線駆動手段からの走査信号および、走査信号をデコードするアドレス信号の何れかを受けて、差動センスアンプによるセンスタイミングを決定する。
【0026】
この構成により、走査信号および、走査信号をデコードするアドレス信号の何れかを受けて出力制御される選択ゲート信号の末端の信号を用いれば、センスタイミングが容易かつ安定的に決定調整される。
【0027】
さらに、好ましくは、本発明の半導体記憶装置において、メインビット線とサブビット線との間および、相補メインビット線と相補サブビット線との間に、1段目の選択ゲートが2段目の複数の選択ゲートに分岐するように、2段の選択ゲートを階層的に配設する場合に、前記制御手段は、前記メインビット線側の選択ゲートの接続制御タイミングを意図的に遅延させる。
【0028】
この構成により、階層的に2段の選択ゲートが配設される場合には、メインビット線側の選択ゲートにて遅延タイミングの調整を行う。それまでの間に、1段目と2段目の選択ゲート間のリセットを有効に働かせることが可能となる。
【0029】
さらに、好ましくは、本発明の半導体記憶装置において、メインビット線とサブビット線との間および、相補メインビット線と相補サブビット線との間に、1段目の選択ゲートが2段目の複数の選択ゲートに分岐するように、2段の選択ゲートを階層的に配設する場合に、制御手段は、サブビット線側の選択ゲートの接続制御をメインビット線側の選択ゲートの接続制御よりも所定時間だけ先に行い、所定時間後のメインビット線側の選択ゲートの遮断制御をサブビット線側の選択ゲートの遮断制御よりも先に行う。
【0030】
この構成により、階層的に2段の選択ゲートが配設される場合、メインビット線側の選択ゲートを先に閉じ、サブビット線側の選択ゲートをディスチャージ後に切り離す。
【0031】
さらに、好ましくは、本発明の半導体記憶装置における制御手段は、情報読出しをキャンセルするキャンセル手段を有し、このキャンセル手段は、キャンセルを受付た後に速やかに選択ゲート接続制御を禁止制御する。
【0032】
この構成により、アボート処理が用意されていて、選択ゲートを高速にキャンセルできる仕組みを持つものである。情報読出しを行っている途中でそれがキャンセルされた場合、メモリ動作としては、プリチャージ動作から行わなくてはならず、この場合にアクセスペナルティが発生する。この情報読出し動作のキャンセル時のアクセスペナルティが軽減される。
【0033】
【発明の実施の形態】
以下、本発明の半導体記憶装置の実施形態として、不揮発性の半導体記憶装置について図面を参照しながら説明する。
(実施形態1)
図1および図2は、本発明の半導体記憶装置における実施形態1の要部構成を示す回路図である。図1および図2において、半導体記憶装置100は、差動センスアンプ部9Gと、プリチャージ部6’G,6Gと、分離ゲート部11Gと、複数のサブアレイ110〜140と、これらを制御してデータ読出しなどのメモリ制御を行う制御部150と、メモリセルを駆動するためのワード線デコーダ回路(図示せず)とを備えている。
【0034】
差動センスアンプ部9Gは、接地側のトランジスタ7と電源側のトランジスタ8の間に差動センスアンプ9が配設されており、差動センスアンプ9は、センス起動信号SAE,/SAEによってトランジスタ7,8が起動して、第1の入力端9a(P0)と第2の入力端9b(N0)の各電圧の差電圧をセンスするものである。
【0035】
分離ゲート部11Gは、プリチャージ部6’G,6G間に配設されたメインビット線分離ゲート11a,11bを有し、入力端9aとメインビット線MBLとがメインビット線分離ゲート11aによって接続または分離自在に為され、また、入力端9bと相補メインビット線/MBLとがメインビット線分離ゲート11bによって接続または分離自在に為されている。
【0036】
プリチャージ部6’Gは、プリチャージ信号/PRC0に応じてオン/オフされるPchトランジスタ6’a,6’bを有しており、トランジスタ6’a,6’bをそれぞれ介して入力端9a、9bをそれぞれ第1の電圧の電源電圧Vddにプリチャージするものである。
【0037】
プリチャージ部6Gは、プリチャージ信号/PRC1に応じてオン/オフされるPchトランジスタ6a、6bと、イコライズトランジスタ12とを有しており、トランジスタ6a、6bをそれぞれ介してメインビット線MBL、相補メインビット線/MBLをそれぞれ第1の電圧の電源電圧Vddにプリチャージするものである。
【0038】
複数のサブアレイ110〜140はそれぞれ、複数のメモリセル1を含むメモリセルアレイ1Gと、複数のサブビット線SBL1,SBL2、複数の相補サブビット線/SBL1,/SBL2をリセットトランジスタ2をそれぞれ介して第1の電圧より低い第2の電圧のグランド電圧Vssに予めリセットしておき、サブビット線SBL1,SBL2のうちの一つと相補サブビット線/SBL1,/SBL2のうちの一つとを選択的にリセット解除するためのリセット部2Gと、メインビット線MBLを複数(ここでは2本)のサブビット線SBL1,SBL2のうちの一つに選択的に接続し、相補メインビット線/MBLを複数(ここでは2本)の相補サブビット線/SBL1,/SBL2のうちの一つに選択的に接続する選択ゲート部4Gと、複数のレファレンスセル10を含むレファレンスセルアレイ10Gとを有している。
【0039】
以上のサブアレイ110〜140はそれぞれ、メインビット線MBL、相補メインビット線/MBLがそれぞれ延びる方向にそれぞれ配列されており、メインビット線MBL、相補メインビット線/MBLからそれぞれ分岐したサブビット線SBL1,SBL2、サブビット線/SBL1,/SBL2のアレーからなり、サブビット線SBL1,SBL2は、読出しビットセル側では、情報読み出し部として機能し、かつレファレンスセル側においては、レファレンス部として機能するように、ワード線WL、レファレンスワード線REFWL、リセット信号線RS00,RS01が制御されるようになっている。また同様に、サブビット線/SBL1,/SBL2も、読出しビットセル側では、情報読み出し部として機能し、かつレファレンスセル側においては、レファレンス部として機能するように、ワード線WL’、レファレンスワード線REFWL’、リセット信号線RS00,RS01が制御されるようになっている。
【0040】
例えばサブアレイ120は、サブアレイ110と同様の構成を有しているが、サブアレイ110に含まれる複数のメモリセル1のそれぞれはワード線WL1〜WLnのうち対応するワード線の電圧よって選択的に活性化されるのに対し、サブアレイ120に含まれる複数のメモリセル1のそれぞれはワード線WL’1〜WL’nのうち対応するワード線の電圧よって選択的に活性化される。また、サブアレイ110に含まれる複数のレファレンスセル10のそれぞれはレファレンスワード線REFWL’の電圧によって選択的に活性化されるのに対し、サブアレイ120に含まれる複数のレファレンスセル10のそれぞれはレファレンスワード線REFWLの電圧によって選択的に活性化される。
【0041】
複数のサブビット線SBL1,SBL2のそれぞれには、複数のメモリセル1と複数のレファレンスセル10とのうちの少なくとも一方が接続され、複数の相補サブビット線/SBL1,/SBL2のそれぞれには、複数のメモリセル1と複数のレファレンスセル10とのうちの少なくとも他方が接続されており、サブアレイ110の複数のメモリセル1のうちの一つが選択される場合には、サブアレイ120の複数のレファレンスセル10のうちの一つが選択されるようになっている。逆に、サブアレイ120の複数のメモリセル1のうちの一つが選択される場合には、サブアレイ110の複数のレファレンスセル10のうちの一つが選択されるようになっている。このように、サブアレイ110とサブアレイ120とは互いに相補的に動作するようになっている。
【0042】
サブアレイ130,140も上記サブアレイ110,120と同様の構成であるため、その説明を簡略化するために、サブアレイ130,140の構成は簡略化して図示している。サブアレイ130、140もまた、サブアレイ110、120と同様に、互いに相補的に動作するものである。
【0043】
制御部150は、センス起動信号SAE,/SAE、プリチャージ信号/PRC0,/PRC1、リセット信号RS00,RS01、選択ゲート信号SGY00〜SGY03、SGY10〜SGY13などの制御信号を出力することにより、差動センスアンプ9、プリチャージ部6’G,6Gおよび複数のサブアレイ110〜140などを制御するものである。
【0044】
具体的に説明すると、制御部150は、メインビット線MBLと相補メインビット線/MBLとを電源電圧Vddにプリチャージし、複数のサブビット線SBL1,SBL2と複数の相補サブビット線/SBL1,/SBL2とを電源電圧Vssに予めリセットしておき、サブビット線SBL1,SBL2のうちの一つと相補サブビット線/SBL1,/SBL2のうちの一つとを選択的にリセット解除した後に、メインビット線MBLにプリチャージされた電荷の一部を、選択的にリセット解除されたサブビット線に選択ゲート4を介して再配分し、かつ、相補メインビット線/MBLにプリチャージされた電荷の一部を、選択的にリセット解除された相補サブビット線に選択ゲート4を介して再配分するように、プリチャージ部6Gと複数のサブアレイ110〜140とを制御するようになっている。
【0045】
また、制御部150は、本発明の特徴部分として、メインビット線MBLと相補メインビット線/MBL間に電位逆転が起こらないように、メインビット線MBLとサブビット線SBL、相補メインビット線/MBLと相補サブビット線/SBLを接続する選択ゲート4の接続制御タイミングを、ワード線WL1〜WLnおよびレファレンスワード線REFWLの活性化タイミングよりも意図的に遅延させた選択ゲート信号SGY00〜SGY03を出力する選択ゲート制御手段を有するものである。この遅延時間は、レファレンスワード線REFWLの活性化タイミングに対するワード線WLの活性化タイミングの遅延時間以上であって、メインビット線MBLと相補メインビット線/MBL間に電位の逆転が起こる遅延時間以上の遅延時間でなければならない。
【0046】
さらに、制御部150は、読出し側の選択ゲート4および相補側の選択ゲート4の接続制御を行うが、この接続制御は、読出し側のワード線WLを選択制御するワード線デコーダ回路(図示せず)からの走査信号により行ってもよく、また、ワード線デコーダ回路(図示せず)に入力される走査信号デコード用のアドレス信号により行ってもよい。即ち、制御部150は、ワード線デコーダ回路(図示せず)からの走査信号(ワード線駆動信号)を受けて、選択ゲート4による接続タイミング(選択ゲート信号の出力タイミング)を決定するようにしてもよいし、ワード線デコーダ回路(図示せず)に入力されるアドレス信号を受けて、選択ゲート4による接続タイミング(選択ゲート信号の出力タイミング)を決定するようにしてもよい。
【0047】
ワード線デコーダ回路(図示せず)は、 複数のメモリセル1に対する複数のワード線WL1〜WLn,WL’1〜WL’nのうち対応するワード線を選択的に活性化するワード線駆動手段(図示せず)と、レファレンスセル10に対するレファレンスワード線REFWL,REFWL’を選択的に活性化するレファレンスワード線駆動手段(図示せず)とを有している。
【0048】
なお、図1および図2に示される回路例では、サブアレイの数は4個であるが、サブアレイの数は4個に限定されない。半導体記憶装置100は、任意の数のサブアレイを有し得る。また、図1および図2に示される回路例では、一つのサブアレイに含まれるサブビット線SBL、相補サブビット線/SBLの数は2本であるが、この本数は3本以上であってもよく2本に限定されない。半導体記憶装置100は、任意の本数のサブビット線SBL、相補サブビット線/SBLを有し得る。
【0049】
上述したようなサブアレイ構成を有する半導体記憶装置100をメインビット線MBLと相補メインビット線/MBLとを対称的に、また、サブビット線SBL1,SBL2と相補サブビット線/SBL1,SBL2とを対照的にレイアウトすることにより、メインビット線MBLの容量値Cmと相補メインビット線/MBLの容量値Cm’、サブビット線SBL1,SBL2の容量値Csと相補サブビット線/SBL1,SBL2の容量値Cs’とを略同じにすることができる。また、制御部150は、上記の説明では、メモリセル1をメインビット線MBLに接続し、レファレンスセル10を相補メインビット線/MBLに接続する例で説明したが、メモリセル1を相補メインビット線/MBLに接続し、レファレンスセル10をメインビット線MBLに接続するようにしてもよく、この場合、電位逆転が起こらない程度に、メインビット線MBLとサブビット線SBL、相補メインビット線/MBLと相補サブビット線/SBLを接続する各選択ゲート4の活性化タイミングを、ワード線WL(またはWL’)およびレファレンスワード線REFWL(またはREFWL’)の活性化タイミングよりも遅延させて選択ゲート信号を各選択ゲート4にそれぞれ出力するものである。
【0050】
上記構成により、以下、半導体記憶装置100の動作を説明する。
【0051】
図3は、図1および図2の半導体記憶装置100の各要部の信号を示すタイミングチャート図である。
【0052】
図3に示すように、初期状態では、差動センスアンプ9の入力端9a、9b、メインビット線MBL、相補メインビット線/MBLは、電源電圧Vddにプリチャージされている。一方、サブビット線SBL1,SBL2、相補サブビット線/SBL1,/SBL2は、グランド電圧Vssにリセットされている。
【0053】
この状態において、チップイネーブル信号/CEの立ち下がりエッジに応答して、制御部150は、プリチャージ信号/PRCを非活性にする。これにより、入力端9a,9b、メインビット線MBL、相補メインビット線/MBLのプリチャージが終了する。
【0054】
次に、アドレス信号ADDに応じて、サブアレイ110〜140のうち互いに相補関係にある2つのサブアレイが選択される。ここでは、サブアレイ110,120が選択されるものと仮定する。さらに、アドレス信号ADDに応じて、選択ゲート信号線SGY00と、ワード線WL1と、レファレンスワード線DWLとが選択され、サブビット線リセット信号RS00がハイレベルからローレベルに遷移すると仮定する。なお、サブビット線リセット信号RS01は、ハイレベルのままである。この場合には、図1において破線で囲まれたサブアレイ110のメモリセル1とサブアレイ120のレファレンスセル10とが選択されることになる。
【0055】
このとき、本実施形態1では、従来例と異なり、選択ゲート信号線SGY00への活性化信号のタイミングは、ワード線デコーダ回路(図示せず)からの走査信号によるワード線WL、レファレンスワード線REFWLの活性化の時期と比べて、若干遅れて活性化されて選択される。
【0056】
選択されたメモリセル1に対応するメインビット線MBL、サブビット線SBL1の電圧の遷移は、図3に示される通りである。センス起動信号SAE,/SAEが活性化されるまでの、差動センスアンプ9の入力端9a、9b(P0,N0)に着目する。
【0057】
図3のMBL,/MBLにおいて、メインビット線MBL「0」を示す最下ラインは、メモリセル1に記憶されている情報の値が「0」である場合におけるメインビット線MBLの電圧の遷移を示している。また、メインビット線MBL「1」を示す最上ラインは、メモリセル1に記憶されている情報の値が「1」である場合におけるメインビット線MBLの電圧の遷移を示している。
【0058】
また、図3のSBL,/SBLにおいて、サブビット線SBL「0」を示す最下ラインは、メモリセル1に記憶されている情報の値が「0」である場合におけるサブビット線SBL1の電圧の遷移を示している。また、サブビット線SBL「1」を示す最上ラインは、メモリセル1に記憶されている情報の値が「1」である場合におけるサブビット線SBL1の電圧の遷移を示している。
【0059】
また、図3のMBL,/MBL、SBL,/SBLにおいて、選択されたレファレンスセル10に対応する相補メインビット線/MBL、相補サブビット線SBL2の電圧の遷移は、図3の通りである。即ち、最上ラインと最下ラインの中間に位置する /MBLを示す中間ラインは、相補メインビット線/MBLの電圧の遷移を示している。また、最上ラインと最下ラインの中間に位置する /SBLを示す中間ラインは、相補サブビット線/SBL1の電圧の遷移を示している。以上から判るように、図3のMBL,/MBL、SBL,/SBLにおいて、最上ラインおよび最下ラインと中間ラインとは従来のように電位が交差しておらず、レファレンス側の電圧と読出しビット側の電圧との途中で電位の逆転がないため、センス動作の起動タイミングにおいて、データ読出しにおける誤動作の虞がない。
【0060】
本実施形態1では、選択ゲート信号SGY00の活性化のタイミングが、ワード線WL1、レファレンスワード線REFWLの活性化のタイミングに比べて、若干遅延させているため、メインビット線MBL側、相補メインビット線/MBL側共に同時に印加される信号によって、電荷再配分プリチャージ、セル情報読出し、レファレンス情報読出しが行われるため、選択ゲートを接続した後には2つのメインビット線MBL,/MBL間の電位が逆転することが無く、このことにより、従来例のような電荷が蓄積されたメインビット線と電荷が放電されたサブビット線とを短絡させ、電荷再配分により、プリチャージし、その後セルに電流を流し、メモリセル1から情報を読み出すことを高速かつ安定的に行うことが可能となる。
【0061】
なお、センス起動タイミングまでの動作について説明したが、センス起動タイミング(センス起動信号SAEが立ち上がるタイミング)と同時に差動センスアンプ9とメインビット線MBL,/MBLを切り離す信号/SEPがローレベルになり、差動センスアンプ9とメインビット線MBL,/MBLが切り離され、選択ゲート信号SGY00がローレベルとなり、メインビット線MBL,/MBLとサブビット線SBL,/SBLが遮断され、メインビット線プリチャージ信号/PRC1がローレベルになり、メインビット線MBL,/MBLのプリチャージが開始されると共に、サブビット線リセット信号RS00がハイレベルとなり、サブビット線SBL,/SBLのディスチャージが開始される。
【0062】
これら各信号線の制御により、差動センスアンプ9側では、センス動作を、一方、メインビット線MBL,/MBL、サブビット線SBL,/SBLは、各々プリチャージ、ディスチャージを同時に行うことができる。このことにより、サイクル時間を高速にし、データ転送スピードを向上させることができる。
【0063】
ところで、この図3のタイミングチャート図から明らかなように、データ読出しの一連の動作のうち、選択ゲートが開き、電荷再配分プリチャージ、セル情報読出し積分期間、その後の再プリチャージは、最初の選択ゲートが一度開いてしまえば、そのサイクルでのデータが不必要となっても、再プリチャージを完全に行わないと次回情報読出しが不可能となる。
【0064】
制御部150は、情報読出しをキャンセルするキャンセル手段(図示せず)を有しており、このキャンセル手段は、キャンセルを受付た後に速やかに選択ゲート接続制御を禁止制御するものである。この場合、アボート処理が用意されていて、選択ゲート4を高速にキャンセルできる仕組みを有するものである。
【0065】
インストラクション用にメモリを使用する場合、メモリにアクセスするアドレスは、連続性は比較的あるものの、条件付きジャンプなどでアクセスされるアドレスは飛ぶ。このとき、不要なアドレスに対するアクセスは、途中でキャンセルされるが、このとき、次の新しいアドレスに対するアドレスのデータに対するアクセスは、先の再プリチャージの時間がオーバーヘッドとして効いてくる。このオーバーヘッドを極力避けるには、再プリチャージが必要となる前に、つまり選択ゲート4を開く前に、アクセスに対するキャンセルを速やかに有効にする必要がある。このためには、キャンセルの指示を直接的に選択ゲート4に伝達し、選択ゲート選択禁止を速やかに行うキャンセル手段(図示せず)を設けている。このことにより、データアクセスがキャンセルされた場合の次回アクセス時間のオーバーヘッドが軽減される。
(実施形態2)
本実施形態2を図4〜図6を参照しながら説明する。なお、図4および図5においては、図1のメモリ部を簡略化し(図1上側のセクタ部分を割愛。セクタ内の細かい構成を省略。)、主に上記実施形態1の制御部150を、全体の制御(制御部200)と各セクタでの制御(セクタ制御回路280)とに分離して示すと共に、選択ゲート制御を中心に示している(リセット制御、レファレンス制御についても割愛)。
【0066】
図4は、本発明の半導体記憶装置における実施形態2の要部構成を示すブロック図である。
【0067】
図4において、セクタ毎にセクタ制御回路280(SGDEC RSctrlDWLctrl)が設けられており、そこから選択ゲート信号線SGY000〜003/SGY100,101に選択的に選択ゲート信号が出力され、メモリアレーの他端には選択ゲート活性化検出回路330が設けられ、この出力が制御部200に入力されて、センスアンプ部290を起動制御するセンス起動信号SAE,/SAEを出力する構成となっている。
【0068】
アドレス信号グループG0がセクタ選択用のブロックデコーダ210,220に入力され、アドレス信号グループG0からデコードされた出力信号に基づいて、各セクタのロウデコーダ230,270(ROW DECブロック)をそれぞれ活性化させるようになっている。
【0069】
ロウデコーダ230の中には、プリデコーダ240(Pre decoder1)とプリデコーダ250(Pre decoder2)が設けられており、これらはアドレス信号グループG2の一部を用いて、各々デコードし、そのデコード結果に対してAND回路260(論理積回路)で論理積を取って、ワード線WLに走査信号(ワード線信号)を出力する。また、ロウデコーダ270もロウデコーダ230と同様に構成されている。
【0070】
一般に、メモリでは、デコーダピッチを緩和するために、このようにプリデコード信号を用いてデコードされる。また、フラッシュメモリでは、ワード線電圧には高電圧が必要なため、これらデコーダは、高耐圧トランジスタで構成されると共に、この部分に入力側電圧と情報書込みなどの高電圧ドライブのためのレベルシフタを含んでいる。
【0071】
このロウデコーダブロック230の中のプリデコーダ250からの信号は、ロウデコーダブロック230からセクタ毎に設けられたセクタ制御回路280に入力されている。このセクタ制御回路280に入力された先の信号によって、上側メモリプレーンの選択ゲート信号SGY、下側プレーンの選択ゲート信号SGYの両方の起動が同時に掛かるようにセクタ制御回路280が構成されている。
【0072】
図4のメインビット線とサブビット線とを接続する選択ゲート部320の詳細構成を図5に示している。
【0073】
図5において、メインビット線MBLとサブビット線SBLの接続本数比を大きく取るため、選択ゲート部320は、選択ゲート4’からなる選択ゲート群4G’と、選択ゲート20からなる選択ゲート群20G’とを有しており、これらは階層的な2段構成になっている。メインビット線MBL、相補メインビット線/MBLに対して、メモリアレー310を構成するセクタに対して、8本のサブビット線SBL110_0〜110_7、また、別のメモリアレー310を構成する別のセクタに対して、8本のサブビット線SBL120_0〜120_7が各々前半後半の半数毎のサブビット線が2段階に選択ゲート4’,20(トランスファゲート)を介して接続されている。2段のトランスファーゲートは、メインビット線側の選択ゲート信号線SGY000〜003、サブビット線側の選択ゲート信号線SGY100,101に対する電圧出力より制御され、各々プリデコードされた信号で、各々の1本のみが選択的にハイレベルになり、メインビット線MBLに接続された複数のサブビット線SBLのうちの1本が各セクタで選択される。
【0074】
例えば、メインビット線側選択ゲート線SGY000,サブビット線側選択ゲート線SGY100が選択されれば、そのセクタのサブビット線SBL110_0、別のセクタのサブビット線SBL120_4が選択されて、各々メインビット線MBL、相補サブビット線/MBLに接続される。
【0075】
図6に上記構成での動作シーケンスを示しているが、本実施形態2の上記実施形態1と異なる点をまず上げると、各信号線において、プリデコーダ250からの出力信号、メインビット線側選択ゲート信号線SGY000(1段目の選択ゲート4’)への選択ゲート信号、サブビット線側選択ゲート信号線SGY100(2段目の選択ゲート20)への選択ゲート信号、選択ゲート検知信号SGACTが追加されている。
【0076】
ここで、アドレス信号が入ってからの動作を順を追って説明する。
【0077】
まず、チップ活性化信号/CEが入力され、センスアンプ部290へのセンス起動信号SAE,/SAE、メインビット線MBLのプリチャージ信号/PRC0,/PRC1が非活性化されて、電源電圧Vddにプリチャージされていたメインビット線MBL,/MBLがフローティング状態になる。
【0078】
次に、アドレス信号ADDに応じて、ブロックデコーダ210が活性化され、セクタのサブビット線リセット信号RS00が解除され、接地レベルにされていたサブビット線のうち解除された側のサブビット線がフローティング状態になる。
【0079】
アドレス信号ADDに応じたロウデコーダ230、プリデコーダ240、プリデコーダ250が活性化され、ワード線WLの電位が立ち上がる。アクセスされる相補のセクタのレファレンスワード線REFWLも、書換えの必要がないのでワード線WLより早くその電位が立ち上る。
【0080】
一方、選択ゲート4’,20は高電圧を用いないので、先に示したように、何も考慮しなければ、ワード線WLの電位よりも選択ゲート信号が早く立ち上がる。ところが、セクタ制御回路280では、プリデコード250からの信号出力により制御されるセクタ制御回路280により、前述した電位逆転のない適切な遅延が与えられ、メインビット線側選択ゲート線SGY000を活性化する。サブビット線側選択ゲート線線SGY100は、アドレス信号に従って、特に遅延を掛けずにそのまま活性化させる。
【0081】
各セクタでプリデコーダ250からの信号を用いることにより、ワード線WLの電位が立ち上るタイミングに非常に近いタイミング信号から、選択ゲート信号を活性化させることにより、遅延マージンを抑えた選択ゲート信号を得ることができ、情報読出しの高速化を図ることができる。
【0082】
また、メインビット線側選択ゲート4’で遅延のタイミング調整をすることにより、より負荷容量の少ない電位立ち上がりの早い信号により、電荷再配分プリチャージを開始でき、センス動作を高速化できる。なお、メインビット線MBL側、サブビット線SBL側各々の選択ゲートトランスファーゲートサイズは、同程度であり、各信号線に接続されるトランジスタ個数は、サブビット線SBL側が多くなる。
【0083】
次に、メインビット線側選択ゲート線SGY000が活性化されることにより、電荷再配分型プリチャージ、セル情報読出し蓄積期間が開始され、所定時間後にセンス起動を掛けるが、先のメインビット線側選択ゲート線SGY000の選択ゲート信号活性化検知回路330からの出力を制御部200に返してやり、その信号を基にセンス起動信号SAE,/SAEを出力してセンス起動を掛ける。このことにより、セル情報読出し蓄積期間を正確に知ることができ、正確で高速なセンス動作タイミングを確保することができる。
【0084】
ここまでの動作で、センス動作が起動されるが、センス起動と同時に、センスアンプ9とメインビット線、メインビット線とサブビット線は、分離信号/SEPがローアクティブ、メインビット線側選択信号線SGY000の信号がローアクティブとなって、切離され、これと同時に、メインビット線プリチャージ信号/PRC1がローアクティブ、サブビット線リセット信号がハイアクティブとなり、センスアンプ部290は、センス動作、メインビット線MBL、サブビット線SBLは各々、プリチャージ、ディスチャージされる。このとき、サブビット線側の選択ゲート信号は暫くの間ハイレベルのままである。このことにより、シリーズに接続された選択ゲート4’と選択ゲート20との間の浮遊容量の電荷は、サブビット線SBL側のリセットトランジスタにより、その電荷が放電され、電荷再配分型プリチャージを行う際のサブビット線SBLの残留電荷がなくなり、より正確なセンス動作を行うことができる。
【0085】
以上により、上記本発明の半導体記憶装置によれば、第1の入力端とメインビット線とを第1の電圧にプリチャージし、サブビット線を第2の電圧にリセットした後に、第1の入力端とメインビット線にプリチャージされた電荷の一部がサブビット線に再配分される読出し方式において、メインビット線と相補メインビット線間に電位逆転が生じる後まで、選択ゲートの活性化タイミングを、ワード線およびレファレンスワード線の活性化タイミングよりも遅延させるため、正確なセンス動作を保証できて、誤情報読出しのない正確なメモリセルからの情報読み出しを行うことができる。
【0086】
【発明の効果】
本発明の半導体記憶装置によれば、ワード線、レファレンスワード線のタイミングにずれが生じることで、メインビット線と相補メインビット線間に電位逆転が生じる後まで、選択ゲートの活性化タイミングを、ワード線およびレファレンスワード線の活性化タイミングよりも遅延させるため、正確なセンス動作を保証できて、誤情報読出しのない正確なメモリセルからの情報読み出しを行うことができる。
【図面の簡単な説明】
【図1】本発明の半導体記憶装置における実施形態1の要部構成(その1)を示す回路図である。
【図2】本発明の半導体記憶装置における実施形態1の要部構成(その2)を示す回路図である。
【図3】図1および図2の半導体記憶装置の各要部の信号を示すタイミングチャート図である。
【図4】本発明の半導体記憶装置における実施形態2の要部構成を示すブロック図である。
【図5】図4のメインビット線とサブビット線を接続する選択ゲート部の詳細構成を示す回路図である。
【図6】図4の半導体記憶装置の各要部の信号を示すタイミングチャート図である。
【符号の説明】
1 メモリセル
1G メモリセル部
2G サブビット線リセット部
4 選択ゲート
4G 選択ゲート部
6a,6b,6’a,6’b Pchトランジスタ
6G,6G’ プリチャージ部
9 差動センスアンプ
9G センスアンプ部
10 レファレンスセル
10G レファレンスセル部
11G 分離ゲート部
11a,11b 分離ゲート
100、400 半導体記憶装置
150,200 制御部
210,220 ブロックデコーダ
230,270 ロウデコーダ部
240,250 プリデコーダ
260 AND回路
280 セクタ制御回路
290 センスアンプ部
300 分離ゲート部
305 プリチャージ部
310 メモリアレー
320 選択ゲート部
330 選択ゲート信号活性化検知回路
Claims (10)
- 複数のメモリセルおよびレファレンスセルの少なくとも一方が接続されたサブビット線が選択ゲートを介してメインビット線に接続されると共に、その少なくとも他方が接続された相補サブビット線が選択ゲートを介して相補メインビット線に接続されて、前記メインビット線および相補メインビット線から情報読み出しを可能とする半導体記憶装置において、
前記複数のメモリセルに対する複数のワード線のうち対応するワード線を選択的に活性化するワード線駆動手段と、
前記レファレンスセルに対するレファレンスワード線を選択的に活性化するレファレンスワード線駆動手段と、
前記メインビット線と相補メインビット線間に電位逆転がないように、該選択ゲートの活性化タイミングを、前記ワード線およびレファレンスワード線の活性化タイミングよりも遅延させて選択ゲート信号を前記選択ゲートに出力する制御手段を有した半導体記憶装置。 - 第1の入力端と第2の入力端とを有し、前記第1の入力端の電圧と前記第2の入力端の電圧との電圧差をセンスする差動センスアンプと、前記第1の入力端に接続されたメインビット線と、前記第2の入力端に接続された相補メインビット線と、前記メインビット線と相補メインビット線とを第1の電圧にプリチャージするプリチャージ部と、前記メインビット線を複数のサブビット線のうちの一つに選択的に接続可能とし、前記相補メインビット線を複数の相補サブビット線のうち一つに選択的に接続可能とする選択ゲート部と、前記複数のサブビット線および複数の相補サブビット線を前記第1の電圧より低い第2の電圧にリセット可能とし、前記複数のサブビット線のうち一つを選択的にリセット解除可能とすると共に、前記複数の相補サブビット線のうち一つを選択的にリセット解除可能とするリセット部とを備え、
前記制御手段は、前記メインビット線と相補メインビット線とを前記第1の電圧にプリチャージし、前記複数のサブビット線と複数の相補サブビット線とを前記第2の電圧に予めリセットしておき、前記複数のサブビット線のうちの一つと前記複数の相補サブビット線のうちの一つとを選択的にリセット解除した後に、前記メインビット線にプリチャージされた電荷の一部を前記リセット解除された前記サブビット線に前記選択ゲートを介して再配分し、かつ、前記相補メインビット線にプリチャージされた電荷の一部を前記リセット解除された前記相補サブビット線に前記選択ゲートを介して再配分した後にセンス動作を行うように、前記差動センスアンプ、前記プリチャージ部、前記リセット部および選択ゲート部を制御する請求項1記載の半導体記憶装置。 - 第1の入力端と第2の入力端とを有し、前記第1の入力端の電圧と前記第2の入力端の電圧との電圧差をセンスする差動センスアンプと、前記第1の入力端とメインビット線とを接続または分離自在とする第1分離ゲートと、前記第2の入力端と相補メインビット線とを接続または分離自在とする第2分離ゲートと、前記第1の入力端に前記第1分離ゲートを介して接続されたメインビット線と、前記第2の入力端に前記第2分離ゲートを介して接続された相補メインビット線と、前記メインビット線と前記相補メインビット線とを第1の電圧にプリチャージするプリチャージ部と、前記メインビット線を複数のサブビット線のうちの一つに選択的に接続可能とし、前記相補メインビット線を複数の相補サブビット線のうちの一つに選択的に接続可能とする選択ゲート部と、前記複数のサブビット線および複数の相補サブビット線を前記第1の電圧より低い第2の電圧にリセット可能とし、前記複数のサブビット線のうち一つを選択的にリセット解除可能とすると共に、前記複数の相補サブビット線のうち一つを選択的にリセット解除可能とするリセット部とを備え、
前記制御手段は、前記メインビット線と相補メインビット線とを前記第1の電圧にプリチャージし、前記複数のサブビット線と複数の相補サブビット線とを前記第2の電圧に予めリセットしておき、前記複数のサブビット線のうちの一つと、前記複数の相補サブビット線のうちの一つとを選択的にリセット解除した後に、前記メインビット線にプリチャージされた電荷の一部を、前記リセット解除された前記サブビット線に前記選択ゲートを介して再配分し、かつ、前記相補メインビット線にプリチャージされた電荷の一部を前記リセット解除された前記相補サブビット線に前記選択ゲートを介して再配分するように、前記プリチャージ部、前記リセット部および選択ゲート部を制御した後に、前記差動センスアンプによるセンス動作を開始すると同時またはその直後に、前記第1の入力端と前記メインビット線を接続する第1分離ゲートおよび、前記第2の入力端と相補メインビット線を接続する第2分離ゲートをそれぞれ分離するように制御し、前記メインビット線と前記サブビット線を接続可能とする選択ゲートおよび、前記相補メインビット線と前記相補サブビット線を接続可能とする選択ゲートを非選択状態にするように制御し、前記メインビット線および相補メインビット線をプリチャージ状態に制御すると共に、前記サブビット線および相補サブビット線をディスチャージ状態に制御する請求項1記載の半導体記憶装置。 - 前記複数のメモリセルを有するメモリセルアレイと、前記複数のレファレンスセルを有するレファレンスセルアレイと、前記リセット部および選択ゲート部とを有したサブアレイが、前記メインビット線および相補メインビット線が延びる方向に複数配列された請求項2または3記載の半導体記憶装置。
- 前記複数のサブビット線のそれぞれには、前記複数のメモリセルのうち少なくとも一つと、前記複数のレファレンスセルのうち少なくとも一つとが接続され、前記複数の相補サブビット線のそれぞれには、前記複数のメモリセルのうち少なくとも一つと、前記複数のレファレンスセルのうち少なくとも一つとが接続された請求項1〜4の何れかに記載の半導体記憶装置。
- 前記読出し側の選択ゲートおよび相補側の選択ゲートの接続制御は、読出し側の前記ワード線を選択制御する走査信号および、該走査信号をデコードするアドレス信号の何れかにより行う請求項1〜5の何れかに記載の半導体記憶装置。
- 前記制御手段は、前記ワード線駆動手段からの走査信号および、該走査信号をデコードするアドレス信号の何れかを受けて、前記差動センスアンプによるセンスタイミングを決定する請求項1〜6の何れかに記載の半導体記憶装置。
- 前記メインビット線と前記サブビット線との間および、前記相補メインビット線と前記相補サブビット線との間に、1段目の選択ゲートが2段目の複数の選択ゲートに分岐するように、2段の選択ゲートを階層的に配設する場合に、前記制御手段は、前記メインビット線側の選択ゲートの接続制御タイミングを意図的に遅延させるようにした請求項1〜7の何れかに記載の半導体記憶装置。
- 前記メインビット線と前記サブビット線との間および、前記相補メインビット線と前記相補サブビット線との間に、1段目の選択ゲートが2段目の複数の選択ゲートに分岐するように、2段の選択ゲートを階層的に配設する場合に、前記制御手段は、前記サブビット線側の選択ゲートの接続制御を前記メインビット線側の選択ゲートの接続制御よりも所定時間だけ先に行い、所定時間後の前記メインビット線側の選択ゲートの遮断制御を前記サブビット線側の選択ゲートの遮断制御よりも先に行う請求項1〜7の何れかに記載の半導体記憶装置。
- 前記制御手段は、情報読出しをキャンセルするキャンセル手段を有し、前記キャンセル手段は、キャンセルを受付た後に速やかに選択ゲート接続制御を禁止制御する請求項1〜9の何れかに記載の半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001139386A JP3573341B2 (ja) | 2001-05-09 | 2001-05-09 | 半導体記憶装置 |
US10/140,803 US6621744B2 (en) | 2001-05-09 | 2002-05-07 | Readable semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001139386A JP3573341B2 (ja) | 2001-05-09 | 2001-05-09 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002334593A JP2002334593A (ja) | 2002-11-22 |
JP3573341B2 true JP3573341B2 (ja) | 2004-10-06 |
Family
ID=18986168
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001139386A Expired - Fee Related JP3573341B2 (ja) | 2001-05-09 | 2001-05-09 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6621744B2 (ja) |
JP (1) | JP3573341B2 (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPWO2002082460A1 (ja) * | 2001-04-02 | 2004-07-29 | 株式会社日立製作所 | 半導体不揮発性記憶装置 |
JP2003157689A (ja) * | 2001-11-20 | 2003-05-30 | Hitachi Ltd | 半導体装置及びデータプロセッサ |
KR100487918B1 (ko) * | 2002-08-30 | 2005-05-09 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 |
JP4494820B2 (ja) * | 2004-02-16 | 2010-06-30 | パナソニック株式会社 | 不揮発性半導体記憶装置 |
JP2005317110A (ja) | 2004-04-28 | 2005-11-10 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
JP2008047189A (ja) * | 2006-08-11 | 2008-02-28 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
JP5376025B2 (ja) * | 2006-09-29 | 2013-12-25 | 富士通セミコンダクター株式会社 | 不揮発性半導体記憶装置 |
US7688648B2 (en) * | 2008-09-02 | 2010-03-30 | Juhan Kim | High speed flash memory |
CN101131862B (zh) * | 2007-09-29 | 2011-03-30 | 航天东方红卫星有限公司 | 一种空间非易失存储器 |
JP2009151892A (ja) * | 2007-12-21 | 2009-07-09 | Samsung Electronics Co Ltd | 半導体記憶装置 |
JP2009158574A (ja) * | 2007-12-25 | 2009-07-16 | Samsung Electronics Co Ltd | 半導体記憶装置 |
JP2011090750A (ja) * | 2009-10-23 | 2011-05-06 | Elpida Memory Inc | 半導体装置及びその制御方法 |
JP5640848B2 (ja) * | 2011-03-22 | 2014-12-17 | 富士通セミコンダクター株式会社 | 不揮発性半導体メモリ |
JP5605298B2 (ja) * | 2011-04-27 | 2014-10-15 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001167591A (ja) * | 1999-12-08 | 2001-06-22 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
JPH07153286A (ja) * | 1993-11-30 | 1995-06-16 | Sony Corp | 半導体不揮発性記憶装置 |
-
2001
- 2001-05-09 JP JP2001139386A patent/JP3573341B2/ja not_active Expired - Fee Related
-
2002
- 2002-05-07 US US10/140,803 patent/US6621744B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6621744B2 (en) | 2003-09-16 |
US20020167853A1 (en) | 2002-11-14 |
JP2002334593A (ja) | 2002-11-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3573341B2 (ja) | 半導体記憶装置 | |
JP2507529B2 (ja) | 不揮発性半導体記憶装置 | |
EP1152433A1 (en) | Semiconductor storage device | |
US6392957B1 (en) | Fast read/write cycle memory device having a self-timed read/write control circuit | |
US6504761B2 (en) | Non-volatile semiconductor memory device improved sense amplification configuration | |
CN107180652B (zh) | 用于读取非易失性存储器器件的存储器单元的电路和方法 | |
JPH0652685A (ja) | パワーオンリセット制御型ラッチ型行ラインリピータを有する半導体メモリ | |
JP2002197879A (ja) | インターリーブ・リード及びプログラム・ケーパビリティを有する改良された集積回路記憶装置、及びその操作方法 | |
JPH08512164A (ja) | Rom、epromおよびeepromのための接地されたメモリコア | |
TW200807433A (en) | Method and apparatus for reading data from nonvolatile memory | |
KR100839133B1 (ko) | 반도체 기억 장치 | |
US7751222B2 (en) | Semiconductor memory device | |
US9589608B2 (en) | Semiconductor memory device | |
US7940546B2 (en) | ROM array | |
KR101533955B1 (ko) | 계층적 dram 감지 | |
US6414887B2 (en) | Semiconductor memory device | |
JP2004241110A (ja) | リード専用メモリー装置 | |
US20110310675A1 (en) | Local sensing in a memory device | |
JP2004310904A (ja) | 不揮発性半導体記憶装置 | |
US8422325B2 (en) | Precharge control circuit and integrated circuit including the same | |
JP2773665B2 (ja) | 半導体記憶装置 | |
US6700811B1 (en) | Random access memory device and method for driving a plate line segment therein | |
JP2773663B2 (ja) | 半導体記憶装置 | |
JP2010097653A (ja) | 半導体記憶装置 | |
JPH0845278A (ja) | 共用データバス用制御回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040227 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040401 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040528 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040624 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040624 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070709 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080709 Year of fee payment: 4 |
|
LAPS | Cancellation because of no payment of annual fees |