JP3569161B2 - 従属同期装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、従属同期方式が適用された網の従局において、ディジタルクロック供給装置に代わって網に同期したクロックを生成する従属同期装置に関する。
【0002】
【従来の技術】
従属同期方式が適用されたディジタル網の従局では、二重化されたクロックパスを介して副主局や準副主局から供給されるクロックに同期したクロックが生成され、かつ局内に設置されたディジタル交換機や同期端局装置に分配されることによって、局間伝送路の伝送方式に適応した多重分離処理や回線交換が安定に行われる。
【0003】
図7は、従属同期方式に適応した網同期系の構成列を示す図である。
図において、二重化され、かつ上位の副主局や準副主局との間に形成されたクロックパス61−1、61−2は、それぞれ回線終端装置62−1、62−2の入力に接続される。回線終端装置62−1、62−2が個別に有する2つの出力の内、一方の出力はそれぞれディジタルクロック供給装置(DCS)(以下、単に「DCS」という。)63−1、63−2の一方の入力に接続され、かつ他方の出力はそれぞれこれらのDCS63−2、63−1の他方の入力に接続される。DCS63−1、63−1が個別に有する2つの出力の内、一方の出力はそれぞれ通話路系クロック供給装置(NCLK)(以下、単に「NCLK」という。)64−1、64−2の一方の入力に接続され、かつ他方の出力はそれぞれこれらのNCLK64−2、64−1の他方の入力に接続される。NCLK64−1、64−2の出力は、図示されない時分割通話路スイッチ、加入者線信号装置、中継線信号装置、監視試験架のように、局内に設置された機器のクロック入力に接続される。
【0004】
また、回線終端装置62−1では、ラインレシーバ65−1の入力にクロックパス62−1が接続され、そのラインレシーバ65−1の出力は同期制御部66−1の一方の入力およびフィルタ67−1の入力に接続される。フィルタ67−1の出力は同期制御部66−1の他方の入力に接続され、その同期制御部66−1の出力はラインドライバ68−11、68−12を介してDCS63−1の一方の入力とDCS63−2の他方の入力とにそれぞれ接続される。
【0005】
なお、回線終端装置62−2の構成については、回線終端装置62−1の構成と同じであるから、以下では、対応する構成要素に第一の添え番号が「2」である同じ符号を付与することとし、ここではその説明および図示を省略する。
【0006】
さらに、NCLK64−1では、セレクタ69−1の2つの入力にDCS63−1の一方の出力とDCS63−2の他方の出力とが接続され、そのセレクタ69−1の出力は位相同期発振器70−1の制御入力に接続される。位相同期発振器70−1の出力は、局内に設置された機器のクロック入力にラインドライバ71−1を介して接続される。
【0007】
なお、NCLK64−2の構成については、NCLK64−1の構成と同じであるから、以下では、対応する構成要素に添え文字が「2」である同じ符号を付与することとし、ここでは、その説明および図示を省略する。
このような構成の従来例では、回線終端装置62−1に備えられたフィルタ67−1は、既述の副主局あるいは準副主局からクロックリンク61−1およびラインレシーバ65−1を介して与えられるクロック(ここでは、簡単のため、STM伝送方式の一次群あるいは二次群の信号として与えられ、かつ周波数の確度は1×10−11 であると仮定する。)の成分(以下、このような成分を「抽出クロック」という。)を周波数領域で抽出する。
【0008】
また、同期制御部66−1は、上述した抽出クロックを基準とすることによって、ラインレシーバ65−1によって並行して与えられた信号のフレーム同期をとり、周波数の公称値が8kHzであるフレーム同期信号を生成すると共に、ラインドライバ68−11、68−12を介してそのフレーム同期信号をDCS63−1、63−2に並行して供給する。
【0009】
なお、回線終端装置62−2の動作については、回線終端装置62−1において上述したように行われる動作と同じであるので、ここではその説明を省略する。
DCS63−1では、このようにして回線終端装置62−1、62−2によって並行して供給されるフレーム同期信号の内、N系である回線終端装置62−1によって供給されるフレーム同期信号との同期をとることによって、NCLK64−1、64−2を介して局内に設置された機器に供給されるべき周波数および位相のクロック(ここでは、簡単のため、周波数が8kHzである単一のクロックであると仮定する。)を生成すると共に、そのクロックをNCLK64−1、64−2に並行して供給する。
【0010】
なお、DCS63−1には、上述したフレーム同期信号を並行して個別に分周する分周器、これらの分周器を介して得られる分周クロックとの位相同期を並行してとる2つのディジタル処理型位相同期発振器(DP−PLL)、このような位相同期の下で得られたクロックの内、一方を所定の二重化方式の下で選択し、かつ既述の周波数および位相のクロックに変換する変換部とを有するが、これらの詳細な構成および動作については、本願発明に関係がないので、ここではその説明を省略する。
【0011】
また、DCS63−2の動作については、DCS63−1において上述したように行われる動作と同じであるので、ここではその説明を省略する。
NCLK64−1では、セレクタ69−1は、上述したようにDCS63−1、63−2の内、N系であるDCS63−1によって正常にクロックが供給される限り、そのクロックを優先して選択して位相同期発振器70−1に与える。
【0012】
位相同期発振器70−1は、このようにして与えられるクロックに位相および周波数が等しいクロック(以下、「通信系基準クロック」という。)を生成すると共に、ラインドライバ71−1を介して既述の時分割通話路スイッチ、加入者線信号装置、中継線信号装置、監視試験架その他の対応するクロック入力に、その生成された通信系基準クロックを供給する。
【0013】
なお、NCLK64−2の各部の動作については、NCLK64−1において上述したように行われる動作と同じであるので、ここではその説明を省略する。
したがって、上述した時分割通話路スイッチ、加入者線信号装置、中継線信号装置および監視試験架には、二重化されたクロックパス61−1、62−2を介して副主局あるいは準副主局によって供給されたクロックと位相が等しく、かつ所望の周波数および位相の通信系基準クロックが二重化された回線終端装置62−1、62−2、DCS63−1、63−2およびNCLK64−1、64−2を介して安定に確度高く与えられる。
【0014】
【発明が解決しようとする課題】
ところで、上述した従来例では、既述のディジタル処理型位相同期発振器の発振周波数には、クロックパス61−1、61−2に何らかの障害が発生した状態であっても1日ないし3日に亘ってスリップが発生しない程度に高い安定度(一日当たり「5×10−10」ないし「5×10−11」)が要求されるために、DCS63−1、63−2は、そのハードウエアの規模が大きく、かつ高価である。
【0015】
したがって、マンホール内や高層建築物の屋上の一角のような極めて狭小な場所に設置された局、あるいは既存の設備に併せて、DCS63−1、63−2が設置されるべき空間を確保できない小規模の局では、処理されるべき呼量等に適応したコストの上限に阻まれて所望のディジタル交換機や同期端局装置の設置が困難である場合が多かった。
【0016】
なお、このようなDCS63−1、63−2が設置されることなくこれらのディジタル交換機や同期端局装置の設置を可能とする技術としては、例えば、既述の抽出クロックと、その抽出クロックを分周することによって得られたフレーム同期信号との何れか一方がNCLK64−1、64−2に直接供給される第一の方式と、二重化されたクロックパス61−1、61−2の内、N系であるクロックパス61−1のみを介して与えられたクロックから抽出された抽出クロックと、この抽出クロックを分周することによって得られたフレーム同期信号との双方または何れか一方がNCLK64−1、64−2に直接供給される第二の方式とがある。
【0017】
しかし、このような第一の方式では、クロックパス61−1、61−2に何らかの障害が発生した場合には、DCSにおいてディジタル処理型位相同期発振器によって行われていた通信系基準クロックのバックアップは何ら行われず、これらのクロックパス61−1、62−2で重畳されたジッタその他の位相変動分に起因してスリップが頻繁に生じる可能性があった。
【0018】
また、第二の方式では、コストの削減がはかられても二重化されたクロックパス61−1、61−2が有効に利用されないために、十分な信頼性は得られなく、かつNCLK64−1、64−2の前段にDCS63−1、63−2が配置されるべき構成との互換性が確保されないために、ハードウエアの標準化や保守および運用にかかわるコストの削減および作業性の向上が妨げられる可能性が高かった。
【0019】
さらに、これらの第一の方式および第二の方式では、ハードウエアの構成に適応した系の再構成が実現されるためには、従属同期方式の下でディジタル交換機や同期端局装置に通信系基準クロックを供給するハードウエアやソフトウエアの構成について変更が伴い、コストは必ずしも十分には削減されなかった。
本発明は、DCSとの互換性が確保されると共に、安価に、かつ確度高く従属同期を達成できる従属同期装置を提供することを目的とする。
【0020】
【課題を解決するための手段】
図1は、本発明の原理ブロック図である。
第一の発明は、伝送路から与えられ、あるいはその伝送路に同期した基準クロックを監視し、その基準クロックが与えられる時間軸上の起点を検出するクロック監視手段11と、基準クロックに同期し、その基準クロックの周波数より周波数が高い高速クロックを生成する高速クロック生成手段12と、高速クロック生成手段12によって生成された高速クロックに直接周波数合成処理を施すことによって、局内に設置された機器に供給されるべきクロック、あるいはそのクロックの位相の基準となるクロックを生成し、その生成されたクロックを交絡路に送出する周波数合成手段13とを備え、周波数合成手段13は、直接周波数合成処理の全てあるいは一部として分周処理を行う分周手段13aを有し、クロック監視手段11によって検出された起点に後続する予め決められた期間に、交絡路を介して対向する系から与えられるクロックの前縁と後縁との何れか一方に同期して分周手段13aを初期化する初期化手段14を備えたことを特徴とする。
【0021】
第二の発明は、伝送路から与えられ、あるいはその伝送路に同期した基準クロックを監視し、その基準クロックが与えられる時間軸上の起点を検出するクロック監視手段11と、基準クロックに同期し、その基準クロックの周波数より周波数が高い高速クロックを生成する高速クロック生成手段12と、高速クロック生成手段12によって生成された高速クロックに直接周波数合成処理を施すことによって、局内に設置された機器に供給されるべきクロック、あるいはそのクロックの位相の基準となるクロックを生成する周波数合成手段21とを備え、周波数合成手段21は、直接周波数合成処理の全てあるいは一部として分周を行う分周手段21aを有し、クロック監視手段11によって検出された起点に後続する予め決められた期間に、局内に設置された機器に供給されているクロックの前縁と後縁との何れか一方に同期して分周手段21aを初期化する初期化手段22を備えたことを特徴とする。
【0024】
上述した第一の発明にかかわる従属同期装置では、高速クロック生成手段12は、伝送路から与えられ、あるいはその伝送路に同期した基準クロックに同期し、その基準クロックの周波数より周波数が高い高速クロックを生成する。周波数合成手段13は、このようにして生成された高速クロックに分周処理を含む直接周波数合成処理を施すことによって、局内に設置された機器に供給されるべきクロック、あるいはそのクロックの位相の基準となるクロックを生成すると共に、その生成されたクロックを交絡路に送出する。
【0025】
一方、クロック監視手段11は、上述した基準クロックを監視することによってその基準クロックが与えられる時間軸上の起点を検出する。また、初期化手段14は、このようにして検出された起点に後続する予め決められた期間に、既述の交絡路を介して対向する系から与えられるクロックの前縁と後縁との何れか一方に同期して分周手段13aを初期化する。
【0026】
すなわち、自局、伝送路およびその伝送路を介して対向する局の始動、または何らかの障害からの復旧に応じた立ち上がりに際して上述した基準クロックが供給され始めた時点では、交絡路を介して対向し、かつ冗長構成をなす他系によって与えられるクロックに同期して分周手段13aが初期化される。
したがって、自系が他系より遅れて立ち上がった場合には、周波数合成手段13はその他系に同期し、反対に先行して立ち上がった場合には、この他系がとるべき同期の基準を交絡路を介して与えることができる。
【0027】
また、上述したクロック監視手段11、高速クロック生成手段12、周波数合成手段13および初期化手段14のハードウエアについては、一般に、ディジタル処理型位相同期発振器に併せて、その前段と後段とにそれぞれ配置された分周器および周波数変換手段から構成されるDCSに比べて、規模が小さい。
【0028】
したがって、DCSとの互換性が安価に保たれ、かつ局内に設置された機器に冗長構成の下で供給されるべきクロックが位相の跳躍が許容される程度に小さな位相の差で確度高く並行して生成される。
上述した第二の発明にかかわる従属同期装置では、高速クロック生成手段12は、伝送路から与えられ、あるいはその伝送路に同期した基準クロックに同期し、その基準クロックの周波数より周波数が高い高速クロックを生成する。周波数合成手段21は、このようにして生成された高速クロックに分周処理を含む直接周波数合成処理を施すことによって、局内に設置された機器に供給されるべきクロック、あるいはそのクロックの位相の基準となるクロックを生成する。
【0029】
一方、クロック監視手段11は、上述した基準クロックを監視することによってその基準クロックが与えられる時間軸上の起点を検出する。また、初期化手段22は、このようにして検出された起点に後続する予め決められた期間に、上述したように周波数合成手段21によって生成され、かつ局内に設置された機器に実際に供給されているクロックの前縁と後縁との何れか一方に同期して、分周手段21aを初期化する。
【0030】
すなわち、自局、伝送路およびその伝送路を介して対向する局の始動、または何らかの障害からの復旧に応じた立ち上がりに際して上述した基準クロックが供給され始めた時点では、局内に設置された機器に先行して供給されているクロックに同期して分周手段21aが初期化される。
したがって、自系が冗長構成の下で併設された他系より先行して立ち上がった場合と反対に遅れて立ち上がった場合との何れにおいても、周波数合成手段21によって生成されるクロックの位相は、局内に設置された機器に実際に供給されているクロックの位相に精度よく一致する。
【0031】
また、上述したクロック監視手段11、高速クロック生成手段12、周波数合成手段21および初期化手段22のハードウエアについては、一般に、ディジタル処理型位相同期発振器に併せて、その前段と後段とにそれぞれ配置された分周器および周波数変換手段から構成されるDCSに比べて、規模が小さい。
【0032】
したがって、DCSとの互換性が安価に保たれ、かつ局内に設置された機器に冗長構成の下で供給されるべきクロックが位相の跳躍が許容される程度に小さな位相の差で確度高く並行して生成される。
【0037】
【発明の実施の形態】
以下、図面に基づいて本発明の実施形態について詳細に説明する。
図3は、本発明の第一の実施形態を示す図である。
図において、図7に示すものと機能および構成が同じものについては、同じ符号を付与して示し、ここではその説明を省略する。
【0038】
本実施形態と図7に示す従来例との構成の相違点は、回線終端装置62−1、62−2の他方の出力には何ら接続されず、かつDCS63−1、63−2に代えてDCS代替装置(以下、単に「LIDCS」(Line Interface Digital Clock Supply)という。)41−1、41−2がそれぞれ配置されると共に、これらのLIDCS41−1、41−2の交絡入力と交絡出力との間が相互に接続(以下、単に「交絡接続」という。)された点にある。
【0039】
また、LIDCS41−1は、回線終端装置62−1に備えられたラインドライバ68−11 の出力に縦続接続されたラインレシーバ42−1と、そのラインレシーバ42−1の出力に並列に接続された位相同期発振器(PLO)43−1および監視回路44−1と、この位相同期発振器43−1に縦続接続された可変分周器45−1と、その可変分周器45−1の出力とNCLK64−1、64−2の対応する入力および既述の交絡出力との間に個別に配置されたラインドライバ46−11、46−12、46−13 と、監視回路44−1の後段に配置されたタイマ47−1と、そのタイマ47−1の後段に配置され、かつ制御入力が既述の交絡入力に接続されると共に、出力が可変分周器45−1の制御入力に接続された後縁検出部48−1とから構成される。
【0040】
なお、LIDCS41−2の構成については、LIDCS41−1の構成と同じであるから、以下では、対応する構成要素に第一の添え番号が「2」である同じ符号を付与して示すこととし、ここではその説明および図示を省略する。
また、本実施形態と図1に示すブロック図との対応関係については、ラインレシーバ42−1、42−2および監視回路44−1、44−2はクロック監視手段11に対応し、ラインレシーバ42−1、42−2および位相同期発振器43−1、43−2は高速クロック生成手段12、31に対応し、可変分周器45−1、45−2は周波数合成手段13、21、32および分周手段13a,21aに対応し、タイマ47−1、47−2および後縁検出部48−1、48−2は初期化手段14,22に対応する。
【0041】
図4は、本発明の第一の実施形態の動作タイムチャートである。
以下、図3および図4を参照して本実施形態の動作を説明する。
まず、LIDCS41-2の各部の動作については、LIDCS41-1において後述するように行われる動作と同じであるので、以下では、特に必要がない限り、その説明を省略することとする。
【0042】
N系に該当するLIDCS41−1では、位相同期発振器43−1は、ラインレシーバ42−1を介して回線終端装置62−1から供給されるフレーム同期信号に位相が等しく、かつ周波数の公称値が16.384MHz(=8kHz×2048)である高速クロックを生成する。可変分周器45−1は、この高速クロックを2048分周することによって、周波数が8kHzである代替クロックを生成する。
【0043】
一方、監視回路44−1は、上述したフレーム同期信号が供給されているか否かを判別し、その判別の結果が偽から真となったときにタイマ47−1を起動する(図4(1))。
タイマ47−1は、このようにして起動されると、予め設定されたインターバル値で与えられる期間(図4(2))に亘って計時を行い、その期間を後縁検出部48−1に通知する。
【0044】
後縁検出部48−1は、上述した期間に限って、E系(N系に対するメイト系)に該当するLIDCS41−2に備えられた可変分周器45−2によって生成され、かつラインドライバ46−23 を介して与えられる代替クロックの立ち下がりの時点で可変分周器45−1を構成するカウンタ(図示されない。)を初期化する(図4(3))。
【0045】
すなわち、始動時には、回線終端装置62−1とLIDCS41−1とからなるN系と、回線終端装置62−2とLIDCS41−2とからE系との内、先行して定常状態に移行した一方によって生成される代替クロックの位相に、他方によって生成される代替クロックの位相が等しく設定されると共に、これらの系の内、何れか一方が始動しない場合には、他方のみが上述した期間の経過後に単独で始動する。
【0046】
また、クロックパス61−1、61−2と、これらのクロックパス61−1、61−2を介して対向する副主局あるいは準副主局が始動し、あるいは何らかの障害の発生した後に復旧した場合にも、同様にしてこれらの系によって生成される代替クロックの位相は等しく設定される。
このように本実施形態によれば、NCLK64−1、64−2には、位相が等しい代替クロックがラインドライバ46−11、46−12、46−21、46−22を介して並行して供給される。
【0047】
したがって、時分割通話路スイッチ、加入者線信号装置、中継線信号装置、監視試験架のように局内に設置された機器には、セレクタ69−1、69−2によって何れの代替クロックが選択される場合にも、ほぼ同じ位相で通信系基準クロックが与えられ、かつクロックパス61−1、61−2を介して何らクロックが与えられない場合であっても、位相同期発振器43−1、43−2が自走状態で生成するクロックの周波数の偏差や安定度の範囲で通信系基準クロックが継続して与えられる。
【0048】
さらに、LIDCS41−1、41−2については、図3と図7とに構成の相違として示されるように、回線終端装置62−1、62−2とNCLK64−1、64−2との間に既述のDCS63−1、63−2に代えて備えられ、かつ外部との接続に供されるべき信号線の本数や接続先が大幅には変更されないので、収納されるべきフレームやシェルフ単位におけるインターフェース(適用されるべき接続用部品、信号線の配置、回路の特性を含む。)の条件を含むハードウエアの構成の標準化が可能である。
【0049】
なお、本実施形態では、後縁検出部48−1、48−2にはそれぞれ可変分周器45−2、45−1によって生成された代替クロックが交絡路を介して与えられているが、このような構成に限定されず、例えば、図3に点線で示すように、これらの代替クロックに代えてNCLK64−1、64−2によって個別に与えられる通信系基準クロックが適用されてもよい。
【0050】
図5は、本発明の第二の実施形態を示す図である。
図において、図3に示すものと機能および構成が同じものについては、同じ符号を付与して示し、ここではその説明を省略する。
本実施形態と図3に示す実施形態との構成の相違点は、既述の交絡接続がなく、かつNCLK64-1、64-2の出力にそれぞれ接続された帰還入力を有するDCS代替装置(以下、「LIDCS」(Line Interface Digital Clock Supply)という。)51-1、51-2がLIDCS41-1、41-2に代えて備えられた点にある。
【0051】
また、LIDCS51−1は、初段に配置されたラインレシーバ52−1と、そのラインレシーバ52−1の出力に縦続接続された位相同期発振器53−1および可変分周器54−1とに併せて、上述した帰還入力に接続されたラインレシーバ55−1と、そのラインレシーバ55−1および可変分周器54−1の出力とこの可変分周器54−1の制御入力との間に配置された位相比較器56−1とから構成される。
【0052】
なお、LIDCS51−2の構成については、LIDCS51−1の構成と同じであるから、以下では、対応する構成要素に添え番号が「2」である同じ符号を付与することとし、ここではその説明および図示を説明する。
なお、本実施形態と図2に示すブロック図との対応関係については、ラインレシーバ52−1、52−2および位相同期発振器53−1、53−2が高速クロック生成手段31に対応し、可変分周器54−1が周波数合成手段32に対応し、ラインレシーバ55−1、55−2および位相比較器56−1、56−2が位相調整手段33に対応する。
【0053】
図6は、本発明の第二の実施形態の動作タイムチャートである。
以下、図5および図6を参照して本実施形態の動作を説明する。
まず、LIDCS51-2の各部の動作については、LIDCS51-1において後述するように行われる動作と同じであるので、以下では、特に必要がない限り、その説明を省略する。
【0054】
N系に該当するLIDCS51−1では、位相同期発振器53−1は、ラインレシーバ52−1を介して回線終端装置62−1から供給されるフレーム同期信号に位相が等しくし、かつ周波数が16.384MHz(=8kHz×2048)である高速クロックを生成する。可変分周器54−1は、この高速クロックを分周(分周比の公称値は「2048」である。)することによって、周波数が8kHzである代替クロックを生成する。
【0055】
位相比較器56−1は、ラインレシーバ55−1を介してNCLK64−1から与えられるN系の通信系基準クロック(周波数の公称値については、簡単のため、既述の代替クロックの周波数に等しい8kHzであると仮定する。)と、上述したように可変分周器54−1によって生成された代替クロックとの位相を比較し、時間軸上において前者が後者を500ns以上先行している(図6(a))ときには、可変分周器54−1に上述した公称値より小さい「2046(=2048−2)」を分周比として与え、反対に500ns以上遅れている(図6(b))ときには、可変分周器54−1に同様の公称値より大きい「2050(=2048+2)」を分周比として与えることによって、代替クロックの位相の偏差を時間軸上で約±125(≒(1/16384)・2)nsに亘って圧縮する。
【0056】
すなわち、LIDCS51−1、51−2には、それぞれ後段に配置されたNCLK64−1、64−2によって個別に出力される通信系基準クロックの位相を目標値とする代替クロックの位相の自動制御系が形成され、かつN系とE系との双方におけるこの通信系基準クロックの位相は、従来例と同様にしてしてNCLK64−1、64−2が行う制御の下で共通に保たれる。
【0057】
したがって、LIDCS51−1、51−2によって個別に生成される代替クロックの位相は、位相比較器56−1、56−2によって可変分周器54−1、54−2に個別に設定される分周比、位相同期発振器53−1、53−2の応答性およびクロックパス61−1、61−2を介して並行して与えられるクロックの位相および周波数の差で決定される精度で同じ値に保たれる。
【0058】
さらに、これらの代替クロックの位相の差については、クロックパス61−1、61−2を介して何らクロックが与えられない場合であっても、位相同期発振器53−1、53−2が自走状態で生成するクロックの周波数の偏差や安定度に応じた小さな値に保たれる。
【0059】
また、LIDCS51−1、51−2については、図3と図7とに構成の相違として示されるように、回線終端装置62−1、62−2とNCLK64−1、64−2との間に既述のDCS63−1、63−2に代えて備えられ、かつ外部に接続されるべき信号線の本数や接続先が大幅には変更されないので、収納されるべきフレームやシェルフ単位におけるインターフェース(適用されるべき接続用部品、信号線の配置、回路の特性を含む。)の条件を含むハードウエアの構成の標準化が可能である。
【0060】
なお、本実施形態では、回線終端装置62−1、62−2およびNCLK64−1、64−2と共に、LIDCS51−1、51−2がホットスタンバイ方式の冗長構成の系を形成しているが、本願発明は、例えば、何ら冗長構成が適用されていな系、コールドスタンバイ方式の冗長構成その他の何らかの冗長構成が適用された系にも同様にして適用可能である。
【0061】
また、上述した各実施形態では、回線終端装置62−1、62−2からフレーム同期信号が何ら与えられない期間に位相同期発振器43−1、43−2、53−1、53−2が自走周波数で発振動作を行うが、これらのフレーム同期信号が所望の確度で与えられるならば、位相同期発振器43−1、43−2、53−1、53−2の全てまたは一部はこのような発振動作を行わなくてもよい。
【0062】
さらに、上述した各実施形態では、STM伝送系に適応した従属同期系に本願発明が適用されているが、特定の局間伝送路を介して所望の精度のクロックが安定に与えられならば、本願発明は、このようなSTM伝送系に限定されず、例えば、ATM伝送系にも適用可能である。
また、上述した各実施形態では、上位の副主局や準副主局との間に形成されたクロックパス61−1、61−2を介してクロックが与えられているが、所望の精度のクロックが確度高く与えられるならば、このようなにクロックパス61−1、61−2に限定されず、例えば、局間に形成された何らかの伝送路が代用されてもよい。
【0063】
さらに、上述した各実施形態では、STM伝送系のディジタルハイアラキやフレーム構成が何ら示されていないが、上述したように所望の精度のクロックの成分が含まれ、そのクロックの成分の抽出が確実に行われるならば、本願発明は、ディジタルハイアラキやフレーム構成の如何にかかわらず適用可能である。
また、上述した各実施形態では、NCLK64−1、64−2によって時分割通話路スイッチその他に単一の周波数(8kHz)の通信系基準クロックが供給されているが、例えば、STM伝送系における個々のタイムスロットに多重化されるべき通話信号のビットレートに等しい64kHz、ピンポン伝送方式が適用された集線段通話装置に供給されるべき400Hz等のように、複数の周波数の通信系基準クロックが局内の各部に並行して分配されるべき場合にも、本願発明は同様にして適用可能である。
【0064】
さらに、上述した各実施形態では、位相同期発振器43-1、43-2、53-1、53-2によって生成された高速クロックを直接分周する可変分周器45-1、45-2、54-1、54-2として、請求項1、2に示す周波数合成手段13,21,32が構成されているが、後縁検出部48-1、48-2によって初期化が行われ、あるいは位相比較器56-1、56-2によって分周比が可変されることによって、既述の代替クロックの位相が確実に調整され、かつ所望の応答性が得られるならば、これらの周波数合成手段13、21、32には、逓倍処理、周波数変換処理および濾波処理の全てあるいは一部が行われる如何なる周波数合成方式が適用されてもよい。
以下、本発明に関連する他の発明の構成および作用を列記する。
図2は、本発明に関連する他の発明の原理ブロック図である。
本願発明に関連する他の第一の発明は、伝送路から与えられ、あるいはその伝送路に同期した基準クロックに同期し、その基準クロックの周波数より周波数が高い高速クロックを生成する高速クロック生成手段31と、高速クロック生成手段31によって生成された高速クロックに周波数合成処理を施すことによって、局内に設置された機器に供給されるべきクロック、あるいはそのクロックの位相の基準となるクロックを生成する周波数合成手段32とを備え、周波数合成手段32が生成するクロックの位相について、局内に設置された機器に供給されているクロックの位相を目標値とする自動制御を行う位相調整手段33とを備えたことを特徴とする。
このような第一の発明にかかわる従属同期装置では、高速クロック生成手段31は、伝送路から与えられ、あるいはその伝送路に同期した基準クロックに同期すると共に、その基準クロックの周波数より周波数が高い高速クロックを生成する。
周波数合成手段32は、このようにして生成された高速クロックに周波数合成処理を施すことによって、局内に設置された機器に供給されるべきクロック、あるいはそのクロックの位相の基準となるクロックを生成する。さらに、位相調整手段33は、局内に設置された機器に実際に供給されているクロックの位相を目標値とする自動制御を周波数合成手段32が生成するクロックの位相について行う。
すなわち、局内に設置された機器に先行して規定のクロックが供給されている限り、自局、伝送路およびその伝送路を介して対向する局の始動または何らかの障害からの復旧の時点の如何にかからず、位相がそのクロックの位相に精度よく一致したクロックが生成される。
また、上述した高速クロック生成手段31、周波数合成手段32および位相調整手段33のハードウエアについては、一般に、ディジタル処理型位相同期発振器に併せて、その前段と後段とにそれぞれ配置された分周器および周波数変換手段から構成されるDCSに比べて、規模が小さい。
したがって、DCSとの互換性が安価に保たれ、かつ冗長構成の下で行われる系の切り替えに際して位相の跳躍が抑圧される。
本願発明に関連する他の第二の発明は、請求項1もしくは請求項2に記載の従属同期装置または上記の第一の発明にかかわる従属同期装置において、高速クロック生成手段12、31は、自走状態における発振周波数が高速クロックの周波数の公称値に所望の精度で等しく設定され、かつ基準クロックが何ら与えられない期間にその自走状態に移行することを特徴とする。
このような第二の発明にかかわる従属同期装置では、請求項1もしくは請求項2に記載の従属同期装置または上記の第一の発明にかかわる従属同期装置において、高速クロック生成手段12、31は、基準クロックが何ら与えられない期間には、自走状態に移行し、かつ高速クロックの周波数の公称値に所望の精度で等しい発振周波数でその高速クロックを生成する。
すなわち、周波数合成手段12、21、32によって周波数合成処理が施されるべき高速クロックは、基準クロックが何ら与えられない期間においても、高速クロック生成手段12、21、32によって生成される。
したがって、伝送路やその伝送路を介して上述した基準クロックを与える局に障害が発生した場合にも、高速クロック生成手段12、21、32の発振周波数の偏差および動作環境に対するその発振周波数の安定度の範囲において、請求項1および請求項2に記載の従属同期装置並びに上記の第一の発明にかかわる従属同期装置に比べて安定に網同期が維持される。
【0065】
【発明の効果】
上述したように第一および第二の発明では、DCSとの互換性が安価に保たれ、かつ局内に設置された機器に供給されるべきクロックが冗長構成の下で位相の跳躍が許容される程度に小さな位相の差で並行して生成される。
【0066】
したがって、これらの発明が適用された伝送系では、従属同期を達成するハードウエアおよびソフトウエアの標準化がはかられ、かつ小規模の局を含む多様な局に対するその従属同期方式が適用が可能となると共に、通信サービスにかかわるコストの削減と品質の向上とがはかられる。
【図面の簡単な説明】
【図1】本発明の原理ブロック図である。
【図2】本発明に関連する他の発明の原理ブロック図である。
【図3】本発明の第一の実施形態を示す図である。
【図4】本発明の第一の実施形態の動作タイムチャートである。
【図5】本発明の第二の実施形態を示す図である。
【図6】本発明の第二の実施形態の動作タイムチャートである。
【図7】従属同期方式に適応した網同期系の構成例を示す図である。
【符号の説明】
11 クロック監視手段
12,31 高速クロック生成手段
13,21,32 周波数合成手段
13a,21a 分周手段
14,22 初期化手段
33 位相調整手段
41,51 DCS代替装置(LIDCS)
42,52,55,65 ラインレシーバ
43,53,70 位相同期発振器
44 監視回路
45,54 可変分周器
46,68,71 ラインドライバ
47 タイマ
48 後縁検出部
55 位相比較器
61 クロックパス
62 回線終端装置
63 ディジタルクロック供給装置(DCS)
64 通話路系クロック供給装置(NCLK)
66 同期制御部
67 フィルタ
69 セレクタ
Claims (2)
- 伝送路から与えられ、あるいはその伝送路に同期した基準クロックを監視し、その基準クロックが与えられる時間軸上の起点を検出するクロック監視手段と、
前記基準クロックに同期し、その基準クロックの周波数より周波数が高い高速クロックを生成する高速クロック生成手段と、
前記高速クロック生成手段によって生成された高速クロックに直接周波数合成処理を施すことによって、局内に設置された機器に供給されるべきクロック、あるいはそのクロックの位相の基準となるクロックを生成し、その生成されたクロックを交絡路に送出する周波数合成手段とを備え、
前記周波数合成手段は、
前記直接周波数合成処理の全てあるいは一部として分周処理を行う分周手段を有し、
前記クロック監視手段によって検出された起点に後続する予め決められた期間に、前記交絡路を介して対向する系から与えられるクロックの前縁と後縁との何れか一方に同期して前記分周手段を初期化する初期化手段を備えた
ことを特徴とする従属同期装置。 - 伝送路から与えられ、あるいはその伝送路に同期した基準クロックを監視し、その基準クロックが与えられる時間軸上の起点を検出するクロック監視手段と、
前記基準クロックに同期し、その基準クロックの周波数より周波数が高い高速クロックを生成する高速クロック生成手段と、
前記高速クロック生成手段によって生成された高速クロックに直接周波数合成処理を施すことによって、局内に設置された機器に供給されるべきクロック、あるいはそのクロックの位相の基準となるクロックを生成する周波数合成手段とを備え、
前記周波数合成手段は、
前記直接周波数合成処理の全てあるいは一部として分周を行う分周手段を有し、
前記クロック監視手段によって検出された起点に後続する予め決められた期間に、前記局内に設置された機器に供給されているクロックの前縁と後縁との何れか一方に同期して前記分周手段を初期化する初期化手段を備えた
ことを特徴とする従属同期装置。
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