JP3569161B2 - 従属同期装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、従属同期方式が適用された網の従局において、ディジタルクロック供給装置に代わって網に同期したクロックを生成する従属同期装置に関する。
【０００２】
【従来の技術】
従属同期方式が適用されたディジタル網の従局では、二重化されたクロックパスを介して副主局や準副主局から供給されるクロックに同期したクロックが生成され、かつ局内に設置されたディジタル交換機や同期端局装置に分配されることによって、局間伝送路の伝送方式に適応した多重分離処理や回線交換が安定に行われる。
【０００３】
図７は、従属同期方式に適応した網同期系の構成列を示す図である。
図において、二重化され、かつ上位の副主局や準副主局との間に形成されたクロックパス６１−１、６１−２は、それぞれ回線終端装置６２−１、６２−２の入力に接続される。回線終端装置６２−１、６２−２が個別に有する２つの出力の内、一方の出力はそれぞれディジタルクロック供給装置（ＤＣＳ）（以下、単に「ＤＣＳ」という。）６３−１、６３−２の一方の入力に接続され、かつ他方の出力はそれぞれこれらのＤＣＳ６３−２、６３−１の他方の入力に接続される。ＤＣＳ６３−１、６３−１が個別に有する２つの出力の内、一方の出力はそれぞれ通話路系クロック供給装置（ＮＣＬＫ）（以下、単に「ＮＣＬＫ」という。）６４−１、６４−２の一方の入力に接続され、かつ他方の出力はそれぞれこれらのＮＣＬＫ６４−２、６４−１の他方の入力に接続される。ＮＣＬＫ６４−１、６４−２の出力は、図示されない時分割通話路スイッチ、加入者線信号装置、中継線信号装置、監視試験架のように、局内に設置された機器のクロック入力に接続される。
【０００４】
また、回線終端装置６２−１では、ラインレシーバ６５−１の入力にクロックパス６２−１が接続され、そのラインレシーバ６５−１の出力は同期制御部６６−１の一方の入力およびフィルタ６７−１の入力に接続される。フィルタ６７−１の出力は同期制御部６６−１の他方の入力に接続され、その同期制御部６６−１の出力はラインドライバ６８−１１、６８−１２を介してＤＣＳ６３−１の一方の入力とＤＣＳ６３−２の他方の入力とにそれぞれ接続される。
【０００５】
なお、回線終端装置６２−２の構成については、回線終端装置６２−１の構成と同じであるから、以下では、対応する構成要素に第一の添え番号が「２」である同じ符号を付与することとし、ここではその説明および図示を省略する。
【０００６】
さらに、ＮＣＬＫ６４−１では、セレクタ６９−１の２つの入力にＤＣＳ６３−１の一方の出力とＤＣＳ６３−２の他方の出力とが接続され、そのセレクタ６９−１の出力は位相同期発振器７０−１の制御入力に接続される。位相同期発振器７０−１の出力は、局内に設置された機器のクロック入力にラインドライバ７１−１を介して接続される。
【０００７】
なお、ＮＣＬＫ６４−２の構成については、ＮＣＬＫ６４−１の構成と同じであるから、以下では、対応する構成要素に添え文字が「２」である同じ符号を付与することとし、ここでは、その説明および図示を省略する。
このような構成の従来例では、回線終端装置６２−１に備えられたフィルタ６７−１は、既述の副主局あるいは準副主局からクロックリンク６１−１およびラインレシーバ６５−１を介して与えられるクロック（ここでは、簡単のため、ＳＴＭ伝送方式の一次群あるいは二次群の信号として与えられ、かつ周波数の確度は１×１０−１１ であると仮定する。）の成分（以下、このような成分を「抽出クロック」という。）を周波数領域で抽出する。
【０００８】
また、同期制御部６６−１は、上述した抽出クロックを基準とすることによって、ラインレシーバ６５−１によって並行して与えられた信号のフレーム同期をとり、周波数の公称値が８ｋＨｚであるフレーム同期信号を生成すると共に、ラインドライバ６８−１１、６８−１２を介してそのフレーム同期信号をＤＣＳ６３−１、６３−２に並行して供給する。
【０００９】
なお、回線終端装置６２−２の動作については、回線終端装置６２−１において上述したように行われる動作と同じであるので、ここではその説明を省略する。
ＤＣＳ６３−１では、このようにして回線終端装置６２−１、６２−２によって並行して供給されるフレーム同期信号の内、Ｎ系である回線終端装置６２−１によって供給されるフレーム同期信号との同期をとることによって、ＮＣＬＫ６４−１、６４−２を介して局内に設置された機器に供給されるべき周波数および位相のクロック（ここでは、簡単のため、周波数が８ｋＨｚである単一のクロックであると仮定する。）を生成すると共に、そのクロックをＮＣＬＫ６４−１、６４−２に並行して供給する。
【００１０】
なお、ＤＣＳ６３−１には、上述したフレーム同期信号を並行して個別に分周する分周器、これらの分周器を介して得られる分周クロックとの位相同期を並行してとる２つのディジタル処理型位相同期発振器（ＤＰ−ＰＬＬ）、このような位相同期の下で得られたクロックの内、一方を所定の二重化方式の下で選択し、かつ既述の周波数および位相のクロックに変換する変換部とを有するが、これらの詳細な構成および動作については、本願発明に関係がないので、ここではその説明を省略する。
【００１１】
また、ＤＣＳ６３−２の動作については、ＤＣＳ６３−１において上述したように行われる動作と同じであるので、ここではその説明を省略する。
ＮＣＬＫ６４−１では、セレクタ６９−１は、上述したようにＤＣＳ６３−１、６３−２の内、Ｎ系であるＤＣＳ６３−１によって正常にクロックが供給される限り、そのクロックを優先して選択して位相同期発振器７０−１に与える。
【００１２】
位相同期発振器７０−１は、このようにして与えられるクロックに位相および周波数が等しいクロック（以下、「通信系基準クロック」という。）を生成すると共に、ラインドライバ７１−１を介して既述の時分割通話路スイッチ、加入者線信号装置、中継線信号装置、監視試験架その他の対応するクロック入力に、その生成された通信系基準クロックを供給する。
【００１３】
なお、ＮＣＬＫ６４−２の各部の動作については、ＮＣＬＫ６４−１において上述したように行われる動作と同じであるので、ここではその説明を省略する。
したがって、上述した時分割通話路スイッチ、加入者線信号装置、中継線信号装置および監視試験架には、二重化されたクロックパス６１−１、６２−２を介して副主局あるいは準副主局によって供給されたクロックと位相が等しく、かつ所望の周波数および位相の通信系基準クロックが二重化された回線終端装置６２−１、６２−２、ＤＣＳ６３−１、６３−２およびＮＣＬＫ６４−１、６４−２を介して安定に確度高く与えられる。
【００１４】
【発明が解決しようとする課題】
ところで、上述した従来例では、既述のディジタル処理型位相同期発振器の発振周波数には、クロックパス６１−１、６１−２に何らかの障害が発生した状態であっても１日ないし３日に亘ってスリップが発生しない程度に高い安定度（一日当たり「５×１０−１０」ないし「５×１０−１１」）が要求されるために、ＤＣＳ６３−１、６３−２は、そのハードウエアの規模が大きく、かつ高価である。
【００１５】
したがって、マンホール内や高層建築物の屋上の一角のような極めて狭小な場所に設置された局、あるいは既存の設備に併せて、ＤＣＳ６３−１、６３−２が設置されるべき空間を確保できない小規模の局では、処理されるべき呼量等に適応したコストの上限に阻まれて所望のディジタル交換機や同期端局装置の設置が困難である場合が多かった。
【００１６】
なお、このようなＤＣＳ６３−１、６３−２が設置されることなくこれらのディジタル交換機や同期端局装置の設置を可能とする技術としては、例えば、既述の抽出クロックと、その抽出クロックを分周することによって得られたフレーム同期信号との何れか一方がＮＣＬＫ６４−１、６４−２に直接供給される第一の方式と、二重化されたクロックパス６１−１、６１−２の内、Ｎ系であるクロックパス６１−１のみを介して与えられたクロックから抽出された抽出クロックと、この抽出クロックを分周することによって得られたフレーム同期信号との双方または何れか一方がＮＣＬＫ６４−１、６４−２に直接供給される第二の方式とがある。
【００１７】
しかし、このような第一の方式では、クロックパス６１−１、６１−２に何らかの障害が発生した場合には、ＤＣＳにおいてディジタル処理型位相同期発振器によって行われていた通信系基準クロックのバックアップは何ら行われず、これらのクロックパス６１−１、６２−２で重畳されたジッタその他の位相変動分に起因してスリップが頻繁に生じる可能性があった。
【００１８】
また、第二の方式では、コストの削減がはかられても二重化されたクロックパス６１−１、６１−２が有効に利用されないために、十分な信頼性は得られなく、かつＮＣＬＫ６４−１、６４−２の前段にＤＣＳ６３−１、６３−２が配置されるべき構成との互換性が確保されないために、ハードウエアの標準化や保守および運用にかかわるコストの削減および作業性の向上が妨げられる可能性が高かった。
【００１９】
さらに、これらの第一の方式および第二の方式では、ハードウエアの構成に適応した系の再構成が実現されるためには、従属同期方式の下でディジタル交換機や同期端局装置に通信系基準クロックを供給するハードウエアやソフトウエアの構成について変更が伴い、コストは必ずしも十分には削減されなかった。
本発明は、ＤＣＳとの互換性が確保されると共に、安価に、かつ確度高く従属同期を達成できる従属同期装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】
図１は、本発明の原理ブロック図である。
第一の発明は、伝送路から与えられ、あるいはその伝送路に同期した基準クロックを監視し、その基準クロックが与えられる時間軸上の起点を検出するクロック監視手段１１と、基準クロックに同期し、その基準クロックの周波数より周波数が高い高速クロックを生成する高速クロック生成手段１２と、高速クロック生成手段１２によって生成された高速クロックに直接周波数合成処理を施すことによって、局内に設置された機器に供給されるべきクロック、あるいはそのクロックの位相の基準となるクロックを生成し、その生成されたクロックを交絡路に送出する周波数合成手段１３とを備え、周波数合成手段１３は、直接周波数合成処理の全てあるいは一部として分周処理を行う分周手段１３ａを有し、クロック監視手段１１によって検出された起点に後続する予め決められた期間に、交絡路を介して対向する系から与えられるクロックの前縁と後縁との何れか一方に同期して分周手段１３ａを初期化する初期化手段１４を備えたことを特徴とする。
【００２１】
第二の発明は、伝送路から与えられ、あるいはその伝送路に同期した基準クロックを監視し、その基準クロックが与えられる時間軸上の起点を検出するクロック監視手段１１と、基準クロックに同期し、その基準クロックの周波数より周波数が高い高速クロックを生成する高速クロック生成手段１２と、高速クロック生成手段１２によって生成された高速クロックに直接周波数合成処理を施すことによって、局内に設置された機器に供給されるべきクロック、あるいはそのクロックの位相の基準となるクロックを生成する周波数合成手段２１とを備え、周波数合成手段２１は、直接周波数合成処理の全てあるいは一部として分周を行う分周手段２１ａを有し、クロック監視手段１１によって検出された起点に後続する予め決められた期間に、局内に設置された機器に供給されているクロックの前縁と後縁との何れか一方に同期して分周手段２１ａを初期化する初期化手段２２を備えたことを特徴とする。
【００２４】
上述した第一の発明にかかわる従属同期装置では、高速クロック生成手段１２は、伝送路から与えられ、あるいはその伝送路に同期した基準クロックに同期し、その基準クロックの周波数より周波数が高い高速クロックを生成する。周波数合成手段１３は、このようにして生成された高速クロックに分周処理を含む直接周波数合成処理を施すことによって、局内に設置された機器に供給されるべきクロック、あるいはそのクロックの位相の基準となるクロックを生成すると共に、その生成されたクロックを交絡路に送出する。
【００２５】
一方、クロック監視手段１１は、上述した基準クロックを監視することによってその基準クロックが与えられる時間軸上の起点を検出する。また、初期化手段１４は、このようにして検出された起点に後続する予め決められた期間に、既述の交絡路を介して対向する系から与えられるクロックの前縁と後縁との何れか一方に同期して分周手段１３ａを初期化する。
【００２６】
すなわち、自局、伝送路およびその伝送路を介して対向する局の始動、または何らかの障害からの復旧に応じた立ち上がりに際して上述した基準クロックが供給され始めた時点では、交絡路を介して対向し、かつ冗長構成をなす他系によって与えられるクロックに同期して分周手段１３ａが初期化される。
したがって、自系が他系より遅れて立ち上がった場合には、周波数合成手段１３はその他系に同期し、反対に先行して立ち上がった場合には、この他系がとるべき同期の基準を交絡路を介して与えることができる。
【００２７】
また、上述したクロック監視手段１１、高速クロック生成手段１２、周波数合成手段１３および初期化手段１４のハードウエアについては、一般に、ディジタル処理型位相同期発振器に併せて、その前段と後段とにそれぞれ配置された分周器および周波数変換手段から構成されるＤＣＳに比べて、規模が小さい。
【００２８】
したがって、ＤＣＳとの互換性が安価に保たれ、かつ局内に設置された機器に冗長構成の下で供給されるべきクロックが位相の跳躍が許容される程度に小さな位相の差で確度高く並行して生成される。
上述した第二の発明にかかわる従属同期装置では、高速クロック生成手段１２は、伝送路から与えられ、あるいはその伝送路に同期した基準クロックに同期し、その基準クロックの周波数より周波数が高い高速クロックを生成する。周波数合成手段２１は、このようにして生成された高速クロックに分周処理を含む直接周波数合成処理を施すことによって、局内に設置された機器に供給されるべきクロック、あるいはそのクロックの位相の基準となるクロックを生成する。
【００２９】
一方、クロック監視手段１１は、上述した基準クロックを監視することによってその基準クロックが与えられる時間軸上の起点を検出する。また、初期化手段２２は、このようにして検出された起点に後続する予め決められた期間に、上述したように周波数合成手段２１によって生成され、かつ局内に設置された機器に実際に供給されているクロックの前縁と後縁との何れか一方に同期して、分周手段２１ａを初期化する。
【００３０】
すなわち、自局、伝送路およびその伝送路を介して対向する局の始動、または何らかの障害からの復旧に応じた立ち上がりに際して上述した基準クロックが供給され始めた時点では、局内に設置された機器に先行して供給されているクロックに同期して分周手段２１ａが初期化される。
したがって、自系が冗長構成の下で併設された他系より先行して立ち上がった場合と反対に遅れて立ち上がった場合との何れにおいても、周波数合成手段２１によって生成されるクロックの位相は、局内に設置された機器に実際に供給されているクロックの位相に精度よく一致する。
【００３１】
また、上述したクロック監視手段１１、高速クロック生成手段１２、周波数合成手段２１および初期化手段２２のハードウエアについては、一般に、ディジタル処理型位相同期発振器に併せて、その前段と後段とにそれぞれ配置された分周器および周波数変換手段から構成されるＤＣＳに比べて、規模が小さい。
【００３２】
したがって、ＤＣＳとの互換性が安価に保たれ、かつ局内に設置された機器に冗長構成の下で供給されるべきクロックが位相の跳躍が許容される程度に小さな位相の差で確度高く並行して生成される。
【００３７】
【発明の実施の形態】
以下、図面に基づいて本発明の実施形態について詳細に説明する。
図３は、本発明の第一の実施形態を示す図である。
図において、図７に示すものと機能および構成が同じものについては、同じ符号を付与して示し、ここではその説明を省略する。
【００３８】
本実施形態と図７に示す従来例との構成の相違点は、回線終端装置６２−１、６２−２の他方の出力には何ら接続されず、かつＤＣＳ６３−１、６３−２に代えてＤＣＳ代替装置（以下、単に「ＬＩＤＣＳ」（Ｌｉｎｅ Ｉｎｔｅｒｆａｃｅ Ｄｉｇｉｔａｌ Ｃｌｏｃｋ Ｓｕｐｐｌｙ）という。）４１−１、４１−２がそれぞれ配置されると共に、これらのＬＩＤＣＳ４１−１、４１−２の交絡入力と交絡出力との間が相互に接続（以下、単に「交絡接続」という。）された点にある。
【００３９】
また、ＬＩＤＣＳ４１−１は、回線終端装置６２−１に備えられたラインドライバ６８−１１ の出力に縦続接続されたラインレシーバ４２−１と、そのラインレシーバ４２−１の出力に並列に接続された位相同期発振器（ＰＬＯ）４３−１および監視回路４４−１と、この位相同期発振器４３−１に縦続接続された可変分周器４５−１と、その可変分周器４５−１の出力とＮＣＬＫ６４−１、６４−２の対応する入力および既述の交絡出力との間に個別に配置されたラインドライバ４６−１１、４６−１２、４６−１３ と、監視回路４４−１の後段に配置されたタイマ４７−１と、そのタイマ４７−１の後段に配置され、かつ制御入力が既述の交絡入力に接続されると共に、出力が可変分周器４５−１の制御入力に接続された後縁検出部４８−１とから構成される。
【００４０】
なお、ＬＩＤＣＳ４１−２の構成については、ＬＩＤＣＳ４１−１の構成と同じであるから、以下では、対応する構成要素に第一の添え番号が「２」である同じ符号を付与して示すこととし、ここではその説明および図示を省略する。
また、本実施形態と図１に示すブロック図との対応関係については、ラインレシーバ４２−１、４２−２および監視回路４４−１、４４−２はクロック監視手段１１に対応し、ラインレシーバ４２−１、４２−２および位相同期発振器４３−１、４３−２は高速クロック生成手段１２、３１に対応し、可変分周器４５−１、４５−２は周波数合成手段１３、２１、３２および分周手段１３ａ，２１ａに対応し、タイマ４７−１、４７−２および後縁検出部４８−１、４８−２は初期化手段１４，２２に対応する。
【００４１】
図４は、本発明の第一の実施形態の動作タイムチャートである。
以下、図３および図４を参照して本実施形態の動作を説明する。
まず、ＬＩＤＣＳ４１-2の各部の動作については、ＬＩＤＣＳ４１-1において後述するように行われる動作と同じであるので、以下では、特に必要がない限り、その説明を省略することとする。
【００４２】
Ｎ系に該当するＬＩＤＣＳ４１−１では、位相同期発振器４３−１は、ラインレシーバ４２−１を介して回線終端装置６２−１から供給されるフレーム同期信号に位相が等しく、かつ周波数の公称値が１６．３８４ＭＨｚ（＝８ｋＨｚ×２０４８）である高速クロックを生成する。可変分周器４５−１は、この高速クロックを２０４８分周することによって、周波数が８ｋＨｚである代替クロックを生成する。
【００４３】
一方、監視回路４４−１は、上述したフレーム同期信号が供給されているか否かを判別し、その判別の結果が偽から真となったときにタイマ４７−１を起動する（図４（１））。
タイマ４７−１は、このようにして起動されると、予め設定されたインターバル値で与えられる期間（図４（２））に亘って計時を行い、その期間を後縁検出部４８−１に通知する。
【００４４】
後縁検出部４８−１は、上述した期間に限って、Ｅ系（Ｎ系に対するメイト系）に該当するＬＩＤＣＳ４１−２に備えられた可変分周器４５−２によって生成され、かつラインドライバ４６−２３ を介して与えられる代替クロックの立ち下がりの時点で可変分周器４５−１を構成するカウンタ（図示されない。）を初期化する（図４（３））。
【００４５】
すなわち、始動時には、回線終端装置６２−１とＬＩＤＣＳ４１−１とからなるＮ系と、回線終端装置６２−２とＬＩＤＣＳ４１−２とからＥ系との内、先行して定常状態に移行した一方によって生成される代替クロックの位相に、他方によって生成される代替クロックの位相が等しく設定されると共に、これらの系の内、何れか一方が始動しない場合には、他方のみが上述した期間の経過後に単独で始動する。
【００４６】
また、クロックパス６１−１、６１−２と、これらのクロックパス６１−１、６１−２を介して対向する副主局あるいは準副主局が始動し、あるいは何らかの障害の発生した後に復旧した場合にも、同様にしてこれらの系によって生成される代替クロックの位相は等しく設定される。
このように本実施形態によれば、ＮＣＬＫ６４−１、６４−２には、位相が等しい代替クロックがラインドライバ４６−１１、４６−１２、４６−２１、４６−２２を介して並行して供給される。
【００４７】
したがって、時分割通話路スイッチ、加入者線信号装置、中継線信号装置、監視試験架のように局内に設置された機器には、セレクタ６９−１、６９−２によって何れの代替クロックが選択される場合にも、ほぼ同じ位相で通信系基準クロックが与えられ、かつクロックパス６１−１、６１−２を介して何らクロックが与えられない場合であっても、位相同期発振器４３−１、４３−２が自走状態で生成するクロックの周波数の偏差や安定度の範囲で通信系基準クロックが継続して与えられる。
【００４８】
さらに、ＬＩＤＣＳ４１−１、４１−２については、図３と図７とに構成の相違として示されるように、回線終端装置６２−１、６２−２とＮＣＬＫ６４−１、６４−２との間に既述のＤＣＳ６３−１、６３−２に代えて備えられ、かつ外部との接続に供されるべき信号線の本数や接続先が大幅には変更されないので、収納されるべきフレームやシェルフ単位におけるインターフェース（適用されるべき接続用部品、信号線の配置、回路の特性を含む。）の条件を含むハードウエアの構成の標準化が可能である。
【００４９】
なお、本実施形態では、後縁検出部４８−１、４８−２にはそれぞれ可変分周器４５−２、４５−１によって生成された代替クロックが交絡路を介して与えられているが、このような構成に限定されず、例えば、図３に点線で示すように、これらの代替クロックに代えてＮＣＬＫ６４−１、６４−２によって個別に与えられる通信系基準クロックが適用されてもよい。
【００５０】
図５は、本発明の第二の実施形態を示す図である。
図において、図３に示すものと機能および構成が同じものについては、同じ符号を付与して示し、ここではその説明を省略する。
本実施形態と図３に示す実施形態との構成の相違点は、既述の交絡接続がなく、かつＮＣＬＫ６４-1、６４-2の出力にそれぞれ接続された帰還入力を有するＤＣＳ代替装置（以下、「ＬＩＤＣＳ」(Line Interface Digital Clock Supply）という。）５１-1、５１-2がＬＩＤＣＳ４１-1、４１-2に代えて備えられた点にある。
【００５１】
また、ＬＩＤＣＳ５１−１は、初段に配置されたラインレシーバ５２−１と、そのラインレシーバ５２−１の出力に縦続接続された位相同期発振器５３−１および可変分周器５４−１とに併せて、上述した帰還入力に接続されたラインレシーバ５５−１と、そのラインレシーバ５５−１および可変分周器５４−１の出力とこの可変分周器５４−１の制御入力との間に配置された位相比較器５６−１とから構成される。
【００５２】
なお、ＬＩＤＣＳ５１−２の構成については、ＬＩＤＣＳ５１−１の構成と同じであるから、以下では、対応する構成要素に添え番号が「２」である同じ符号を付与することとし、ここではその説明および図示を説明する。
なお、本実施形態と図２に示すブロック図との対応関係については、ラインレシーバ５２−１、５２−２および位相同期発振器５３−１、５３−２が高速クロック生成手段３１に対応し、可変分周器５４−１が周波数合成手段３２に対応し、ラインレシーバ５５−１、５５−２および位相比較器５６−１、５６−２が位相調整手段３３に対応する。
【００５３】
図６は、本発明の第二の実施形態の動作タイムチャートである。
以下、図５および図６を参照して本実施形態の動作を説明する。
まず、ＬＩＤＣＳ５１-2の各部の動作については、ＬＩＤＣＳ５１-1において後述するように行われる動作と同じであるので、以下では、特に必要がない限り、その説明を省略する。
【００５４】
Ｎ系に該当するＬＩＤＣＳ５１−１では、位相同期発振器５３−１は、ラインレシーバ５２−１を介して回線終端装置６２−１から供給されるフレーム同期信号に位相が等しくし、かつ周波数が１６．３８４ＭＨｚ（＝８ｋＨｚ×２０４８）である高速クロックを生成する。可変分周器５４−１は、この高速クロックを分周（分周比の公称値は「２０４８」である。）することによって、周波数が８ｋＨｚである代替クロックを生成する。
【００５５】
位相比較器５６−１は、ラインレシーバ５５−１を介してＮＣＬＫ６４−１から与えられるＮ系の通信系基準クロック（周波数の公称値については、簡単のため、既述の代替クロックの周波数に等しい８ｋＨｚであると仮定する。）と、上述したように可変分周器５４−１によって生成された代替クロックとの位相を比較し、時間軸上において前者が後者を５００ｎｓ以上先行している（図６（ａ））ときには、可変分周器５４−１に上述した公称値より小さい「２０４６（＝２０４８−２）」を分周比として与え、反対に５００ｎｓ以上遅れている（図６（ｂ））ときには、可変分周器５４−１に同様の公称値より大きい「２０５０（＝２０４８＋２）」を分周比として与えることによって、代替クロックの位相の偏差を時間軸上で約±１２５（≒（１／１６３８４）・２）ｎｓに亘って圧縮する。
【００５６】
すなわち、ＬＩＤＣＳ５１−１、５１−２には、それぞれ後段に配置されたＮＣＬＫ６４−１、６４−２によって個別に出力される通信系基準クロックの位相を目標値とする代替クロックの位相の自動制御系が形成され、かつＮ系とＥ系との双方におけるこの通信系基準クロックの位相は、従来例と同様にしてしてＮＣＬＫ６４−１、６４−２が行う制御の下で共通に保たれる。
【００５７】
したがって、ＬＩＤＣＳ５１−１、５１−２によって個別に生成される代替クロックの位相は、位相比較器５６−１、５６−２によって可変分周器５４−１、５４−２に個別に設定される分周比、位相同期発振器５３−１、５３−２の応答性およびクロックパス６１−１、６１−２を介して並行して与えられるクロックの位相および周波数の差で決定される精度で同じ値に保たれる。
【００５８】
さらに、これらの代替クロックの位相の差については、クロックパス６１−１、６１−２を介して何らクロックが与えられない場合であっても、位相同期発振器５３−１、５３−２が自走状態で生成するクロックの周波数の偏差や安定度に応じた小さな値に保たれる。
【００５９】
また、ＬＩＤＣＳ５１−１、５１−２については、図３と図７とに構成の相違として示されるように、回線終端装置６２−１、６２−２とＮＣＬＫ６４−１、６４−２との間に既述のＤＣＳ６３−１、６３−２に代えて備えられ、かつ外部に接続されるべき信号線の本数や接続先が大幅には変更されないので、収納されるべきフレームやシェルフ単位におけるインターフェース（適用されるべき接続用部品、信号線の配置、回路の特性を含む。）の条件を含むハードウエアの構成の標準化が可能である。
【００６０】
なお、本実施形態では、回線終端装置６２−１、６２−２およびＮＣＬＫ６４−１、６４−２と共に、ＬＩＤＣＳ５１−１、５１−２がホットスタンバイ方式の冗長構成の系を形成しているが、本願発明は、例えば、何ら冗長構成が適用されていな系、コールドスタンバイ方式の冗長構成その他の何らかの冗長構成が適用された系にも同様にして適用可能である。
【００６１】
また、上述した各実施形態では、回線終端装置６２−１、６２−２からフレーム同期信号が何ら与えられない期間に位相同期発振器４３−１、４３−２、５３−１、５３−２が自走周波数で発振動作を行うが、これらのフレーム同期信号が所望の確度で与えられるならば、位相同期発振器４３−１、４３−２、５３−１、５３−２の全てまたは一部はこのような発振動作を行わなくてもよい。
【００６２】
さらに、上述した各実施形態では、ＳＴＭ伝送系に適応した従属同期系に本願発明が適用されているが、特定の局間伝送路を介して所望の精度のクロックが安定に与えられならば、本願発明は、このようなＳＴＭ伝送系に限定されず、例えば、ＡＴＭ伝送系にも適用可能である。
また、上述した各実施形態では、上位の副主局や準副主局との間に形成されたクロックパス６１−１、６１−２を介してクロックが与えられているが、所望の精度のクロックが確度高く与えられるならば、このようなにクロックパス６１−１、６１−２に限定されず、例えば、局間に形成された何らかの伝送路が代用されてもよい。
【００６３】
さらに、上述した各実施形態では、ＳＴＭ伝送系のディジタルハイアラキやフレーム構成が何ら示されていないが、上述したように所望の精度のクロックの成分が含まれ、そのクロックの成分の抽出が確実に行われるならば、本願発明は、ディジタルハイアラキやフレーム構成の如何にかかわらず適用可能である。
また、上述した各実施形態では、ＮＣＬＫ６４−１、６４−２によって時分割通話路スイッチその他に単一の周波数（８ｋＨｚ）の通信系基準クロックが供給されているが、例えば、ＳＴＭ伝送系における個々のタイムスロットに多重化されるべき通話信号のビットレートに等しい６４ｋＨｚ、ピンポン伝送方式が適用された集線段通話装置に供給されるべき４００Ｈｚ等のように、複数の周波数の通信系基準クロックが局内の各部に並行して分配されるべき場合にも、本願発明は同様にして適用可能である。
【００６４】
さらに、上述した各実施形態では、位相同期発振器４３-1、４３-2、５３-1、５３-2によって生成された高速クロックを直接分周する可変分周器４５-1、４５-2、５４-1、５４-2として、請求項１、２に示す周波数合成手段１３，２１，３２が構成されているが、後縁検出部４８-1、４８-2によって初期化が行われ、あるいは位相比較器５６-1、５６-2によって分周比が可変されることによって、既述の代替クロックの位相が確実に調整され、かつ所望の応答性が得られるならば、これらの周波数合成手段１３、２１、３２には、逓倍処理、周波数変換処理および濾波処理の全てあるいは一部が行われる如何なる周波数合成方式が適用されてもよい。
以下、本発明に関連する他の発明の構成および作用を列記する。
図２は、本発明に関連する他の発明の原理ブロック図である。
本願発明に関連する他の第一の発明は、伝送路から与えられ、あるいはその伝送路に同期した基準クロックに同期し、その基準クロックの周波数より周波数が高い高速クロックを生成する高速クロック生成手段３１と、高速クロック生成手段３１によって生成された高速クロックに周波数合成処理を施すことによって、局内に設置された機器に供給されるべきクロック、あるいはそのクロックの位相の基準となるクロックを生成する周波数合成手段３２とを備え、周波数合成手段３２が生成するクロックの位相について、局内に設置された機器に供給されているクロックの位相を目標値とする自動制御を行う位相調整手段３３とを備えたことを特徴とする。
このような第一の発明にかかわる従属同期装置では、高速クロック生成手段３１は、伝送路から与えられ、あるいはその伝送路に同期した基準クロックに同期すると共に、その基準クロックの周波数より周波数が高い高速クロックを生成する。
周波数合成手段３２は、このようにして生成された高速クロックに周波数合成処理を施すことによって、局内に設置された機器に供給されるべきクロック、あるいはそのクロックの位相の基準となるクロックを生成する。さらに、位相調整手段３３は、局内に設置された機器に実際に供給されているクロックの位相を目標値とする自動制御を周波数合成手段３２が生成するクロックの位相について行う。
すなわち、局内に設置された機器に先行して規定のクロックが供給されている限り、自局、伝送路およびその伝送路を介して対向する局の始動または何らかの障害からの復旧の時点の如何にかからず、位相がそのクロックの位相に精度よく一致したクロックが生成される。
また、上述した高速クロック生成手段３１、周波数合成手段３２および位相調整手段３３のハードウエアについては、一般に、ディジタル処理型位相同期発振器に併せて、その前段と後段とにそれぞれ配置された分周器および周波数変換手段から構成されるＤＣＳに比べて、規模が小さい。
したがって、ＤＣＳとの互換性が安価に保たれ、かつ冗長構成の下で行われる系の切り替えに際して位相の跳躍が抑圧される。
本願発明に関連する他の第二の発明は、請求項１もしくは請求項２に記載の従属同期装置または上記の第一の発明にかかわる従属同期装置において、高速クロック生成手段１２、３１は、自走状態における発振周波数が高速クロックの周波数の公称値に所望の精度で等しく設定され、かつ基準クロックが何ら与えられない期間にその自走状態に移行することを特徴とする。
このような第二の発明にかかわる従属同期装置では、請求項１もしくは請求項２に記載の従属同期装置または上記の第一の発明にかかわる従属同期装置において、高速クロック生成手段１２、３１は、基準クロックが何ら与えられない期間には、自走状態に移行し、かつ高速クロックの周波数の公称値に所望の精度で等しい発振周波数でその高速クロックを生成する。
すなわち、周波数合成手段１２、２１、３２によって周波数合成処理が施されるべき高速クロックは、基準クロックが何ら与えられない期間においても、高速クロック生成手段１２、２１、３２によって生成される。
したがって、伝送路やその伝送路を介して上述した基準クロックを与える局に障害が発生した場合にも、高速クロック生成手段１２、２１、３２の発振周波数の偏差および動作環境に対するその発振周波数の安定度の範囲において、請求項１および請求項２に記載の従属同期装置並びに上記の第一の発明にかかわる従属同期装置に比べて安定に網同期が維持される。
【００６５】
【発明の効果】
上述したように第一および第二の発明では、ＤＣＳとの互換性が安価に保たれ、かつ局内に設置された機器に供給されるべきクロックが冗長構成の下で位相の跳躍が許容される程度に小さな位相の差で並行して生成される。
【００６６】
したがって、これらの発明が適用された伝送系では、従属同期を達成するハードウエアおよびソフトウエアの標準化がはかられ、かつ小規模の局を含む多様な局に対するその従属同期方式が適用が可能となると共に、通信サービスにかかわるコストの削減と品質の向上とがはかられる。
【図面の簡単な説明】
【図１】本発明の原理ブロック図である。
【図２】本発明に関連する他の発明の原理ブロック図である。
【図３】本発明の第一の実施形態を示す図である。
【図４】本発明の第一の実施形態の動作タイムチャートである。
【図５】本発明の第二の実施形態を示す図である。
【図６】本発明の第二の実施形態の動作タイムチャートである。
【図７】従属同期方式に適応した網同期系の構成例を示す図である。
【符号の説明】
１１ クロック監視手段
１２，３１ 高速クロック生成手段
１３，２１，３２ 周波数合成手段
１３ａ，２１ａ 分周手段
１４，２２ 初期化手段
３３ 位相調整手段
４１，５１ ＤＣＳ代替装置（ＬＩＤＣＳ）
４２，５２，５５，６５ ラインレシーバ
４３，５３，７０ 位相同期発振器
４４ 監視回路
４５，５４ 可変分周器
４６，６８，７１ ラインドライバ
４７ タイマ
４８ 後縁検出部
５５ 位相比較器
６１ クロックパス
６２ 回線終端装置
６３ ディジタルクロック供給装置（ＤＣＳ）
６４ 通話路系クロック供給装置（ＮＣＬＫ）
６６ 同期制御部
６７ フィルタ
６９ セレクタ
【発明の属する技術分野】
本発明は、従属同期方式が適用された網の従局において、ディジタルクロック供給装置に代わって網に同期したクロックを生成する従属同期装置に関する。
【０００２】
【従来の技術】
従属同期方式が適用されたディジタル網の従局では、二重化されたクロックパスを介して副主局や準副主局から供給されるクロックに同期したクロックが生成され、かつ局内に設置されたディジタル交換機や同期端局装置に分配されることによって、局間伝送路の伝送方式に適応した多重分離処理や回線交換が安定に行われる。
【０００３】
図７は、従属同期方式に適応した網同期系の構成列を示す図である。
図において、二重化され、かつ上位の副主局や準副主局との間に形成されたクロックパス６１−１、６１−２は、それぞれ回線終端装置６２−１、６２−２の入力に接続される。回線終端装置６２−１、６２−２が個別に有する２つの出力の内、一方の出力はそれぞれディジタルクロック供給装置（ＤＣＳ）（以下、単に「ＤＣＳ」という。）６３−１、６３−２の一方の入力に接続され、かつ他方の出力はそれぞれこれらのＤＣＳ６３−２、６３−１の他方の入力に接続される。ＤＣＳ６３−１、６３−１が個別に有する２つの出力の内、一方の出力はそれぞれ通話路系クロック供給装置（ＮＣＬＫ）（以下、単に「ＮＣＬＫ」という。）６４−１、６４−２の一方の入力に接続され、かつ他方の出力はそれぞれこれらのＮＣＬＫ６４−２、６４−１の他方の入力に接続される。ＮＣＬＫ６４−１、６４−２の出力は、図示されない時分割通話路スイッチ、加入者線信号装置、中継線信号装置、監視試験架のように、局内に設置された機器のクロック入力に接続される。
【０００４】
また、回線終端装置６２−１では、ラインレシーバ６５−１の入力にクロックパス６２−１が接続され、そのラインレシーバ６５−１の出力は同期制御部６６−１の一方の入力およびフィルタ６７−１の入力に接続される。フィルタ６７−１の出力は同期制御部６６−１の他方の入力に接続され、その同期制御部６６−１の出力はラインドライバ６８−１１、６８−１２を介してＤＣＳ６３−１の一方の入力とＤＣＳ６３−２の他方の入力とにそれぞれ接続される。
【０００５】
なお、回線終端装置６２−２の構成については、回線終端装置６２−１の構成と同じであるから、以下では、対応する構成要素に第一の添え番号が「２」である同じ符号を付与することとし、ここではその説明および図示を省略する。
【０００６】
さらに、ＮＣＬＫ６４−１では、セレクタ６９−１の２つの入力にＤＣＳ６３−１の一方の出力とＤＣＳ６３−２の他方の出力とが接続され、そのセレクタ６９−１の出力は位相同期発振器７０−１の制御入力に接続される。位相同期発振器７０−１の出力は、局内に設置された機器のクロック入力にラインドライバ７１−１を介して接続される。
【０００７】
なお、ＮＣＬＫ６４−２の構成については、ＮＣＬＫ６４−１の構成と同じであるから、以下では、対応する構成要素に添え文字が「２」である同じ符号を付与することとし、ここでは、その説明および図示を省略する。
このような構成の従来例では、回線終端装置６２−１に備えられたフィルタ６７−１は、既述の副主局あるいは準副主局からクロックリンク６１−１およびラインレシーバ６５−１を介して与えられるクロック（ここでは、簡単のため、ＳＴＭ伝送方式の一次群あるいは二次群の信号として与えられ、かつ周波数の確度は１×１０−１１ であると仮定する。）の成分（以下、このような成分を「抽出クロック」という。）を周波数領域で抽出する。
【０００８】
また、同期制御部６６−１は、上述した抽出クロックを基準とすることによって、ラインレシーバ６５−１によって並行して与えられた信号のフレーム同期をとり、周波数の公称値が８ｋＨｚであるフレーム同期信号を生成すると共に、ラインドライバ６８−１１、６８−１２を介してそのフレーム同期信号をＤＣＳ６３−１、６３−２に並行して供給する。
【０００９】
なお、回線終端装置６２−２の動作については、回線終端装置６２−１において上述したように行われる動作と同じであるので、ここではその説明を省略する。
ＤＣＳ６３−１では、このようにして回線終端装置６２−１、６２−２によって並行して供給されるフレーム同期信号の内、Ｎ系である回線終端装置６２−１によって供給されるフレーム同期信号との同期をとることによって、ＮＣＬＫ６４−１、６４−２を介して局内に設置された機器に供給されるべき周波数および位相のクロック（ここでは、簡単のため、周波数が８ｋＨｚである単一のクロックであると仮定する。）を生成すると共に、そのクロックをＮＣＬＫ６４−１、６４−２に並行して供給する。
【００１０】
なお、ＤＣＳ６３−１には、上述したフレーム同期信号を並行して個別に分周する分周器、これらの分周器を介して得られる分周クロックとの位相同期を並行してとる２つのディジタル処理型位相同期発振器（ＤＰ−ＰＬＬ）、このような位相同期の下で得られたクロックの内、一方を所定の二重化方式の下で選択し、かつ既述の周波数および位相のクロックに変換する変換部とを有するが、これらの詳細な構成および動作については、本願発明に関係がないので、ここではその説明を省略する。
【００１１】
また、ＤＣＳ６３−２の動作については、ＤＣＳ６３−１において上述したように行われる動作と同じであるので、ここではその説明を省略する。
ＮＣＬＫ６４−１では、セレクタ６９−１は、上述したようにＤＣＳ６３−１、６３−２の内、Ｎ系であるＤＣＳ６３−１によって正常にクロックが供給される限り、そのクロックを優先して選択して位相同期発振器７０−１に与える。
【００１２】
位相同期発振器７０−１は、このようにして与えられるクロックに位相および周波数が等しいクロック（以下、「通信系基準クロック」という。）を生成すると共に、ラインドライバ７１−１を介して既述の時分割通話路スイッチ、加入者線信号装置、中継線信号装置、監視試験架その他の対応するクロック入力に、その生成された通信系基準クロックを供給する。
【００１３】
なお、ＮＣＬＫ６４−２の各部の動作については、ＮＣＬＫ６４−１において上述したように行われる動作と同じであるので、ここではその説明を省略する。
したがって、上述した時分割通話路スイッチ、加入者線信号装置、中継線信号装置および監視試験架には、二重化されたクロックパス６１−１、６２−２を介して副主局あるいは準副主局によって供給されたクロックと位相が等しく、かつ所望の周波数および位相の通信系基準クロックが二重化された回線終端装置６２−１、６２−２、ＤＣＳ６３−１、６３−２およびＮＣＬＫ６４−１、６４−２を介して安定に確度高く与えられる。
【００１４】
【発明が解決しようとする課題】
ところで、上述した従来例では、既述のディジタル処理型位相同期発振器の発振周波数には、クロックパス６１−１、６１−２に何らかの障害が発生した状態であっても１日ないし３日に亘ってスリップが発生しない程度に高い安定度（一日当たり「５×１０−１０」ないし「５×１０−１１」）が要求されるために、ＤＣＳ６３−１、６３−２は、そのハードウエアの規模が大きく、かつ高価である。
【００１５】
したがって、マンホール内や高層建築物の屋上の一角のような極めて狭小な場所に設置された局、あるいは既存の設備に併せて、ＤＣＳ６３−１、６３−２が設置されるべき空間を確保できない小規模の局では、処理されるべき呼量等に適応したコストの上限に阻まれて所望のディジタル交換機や同期端局装置の設置が困難である場合が多かった。
【００１６】
なお、このようなＤＣＳ６３−１、６３−２が設置されることなくこれらのディジタル交換機や同期端局装置の設置を可能とする技術としては、例えば、既述の抽出クロックと、その抽出クロックを分周することによって得られたフレーム同期信号との何れか一方がＮＣＬＫ６４−１、６４−２に直接供給される第一の方式と、二重化されたクロックパス６１−１、６１−２の内、Ｎ系であるクロックパス６１−１のみを介して与えられたクロックから抽出された抽出クロックと、この抽出クロックを分周することによって得られたフレーム同期信号との双方または何れか一方がＮＣＬＫ６４−１、６４−２に直接供給される第二の方式とがある。
【００１７】
しかし、このような第一の方式では、クロックパス６１−１、６１−２に何らかの障害が発生した場合には、ＤＣＳにおいてディジタル処理型位相同期発振器によって行われていた通信系基準クロックのバックアップは何ら行われず、これらのクロックパス６１−１、６２−２で重畳されたジッタその他の位相変動分に起因してスリップが頻繁に生じる可能性があった。
【００１８】
また、第二の方式では、コストの削減がはかられても二重化されたクロックパス６１−１、６１−２が有効に利用されないために、十分な信頼性は得られなく、かつＮＣＬＫ６４−１、６４−２の前段にＤＣＳ６３−１、６３−２が配置されるべき構成との互換性が確保されないために、ハードウエアの標準化や保守および運用にかかわるコストの削減および作業性の向上が妨げられる可能性が高かった。
【００１９】
さらに、これらの第一の方式および第二の方式では、ハードウエアの構成に適応した系の再構成が実現されるためには、従属同期方式の下でディジタル交換機や同期端局装置に通信系基準クロックを供給するハードウエアやソフトウエアの構成について変更が伴い、コストは必ずしも十分には削減されなかった。
本発明は、ＤＣＳとの互換性が確保されると共に、安価に、かつ確度高く従属同期を達成できる従属同期装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】
図１は、本発明の原理ブロック図である。
第一の発明は、伝送路から与えられ、あるいはその伝送路に同期した基準クロックを監視し、その基準クロックが与えられる時間軸上の起点を検出するクロック監視手段１１と、基準クロックに同期し、その基準クロックの周波数より周波数が高い高速クロックを生成する高速クロック生成手段１２と、高速クロック生成手段１２によって生成された高速クロックに直接周波数合成処理を施すことによって、局内に設置された機器に供給されるべきクロック、あるいはそのクロックの位相の基準となるクロックを生成し、その生成されたクロックを交絡路に送出する周波数合成手段１３とを備え、周波数合成手段１３は、直接周波数合成処理の全てあるいは一部として分周処理を行う分周手段１３ａを有し、クロック監視手段１１によって検出された起点に後続する予め決められた期間に、交絡路を介して対向する系から与えられるクロックの前縁と後縁との何れか一方に同期して分周手段１３ａを初期化する初期化手段１４を備えたことを特徴とする。
【００２１】
第二の発明は、伝送路から与えられ、あるいはその伝送路に同期した基準クロックを監視し、その基準クロックが与えられる時間軸上の起点を検出するクロック監視手段１１と、基準クロックに同期し、その基準クロックの周波数より周波数が高い高速クロックを生成する高速クロック生成手段１２と、高速クロック生成手段１２によって生成された高速クロックに直接周波数合成処理を施すことによって、局内に設置された機器に供給されるべきクロック、あるいはそのクロックの位相の基準となるクロックを生成する周波数合成手段２１とを備え、周波数合成手段２１は、直接周波数合成処理の全てあるいは一部として分周を行う分周手段２１ａを有し、クロック監視手段１１によって検出された起点に後続する予め決められた期間に、局内に設置された機器に供給されているクロックの前縁と後縁との何れか一方に同期して分周手段２１ａを初期化する初期化手段２２を備えたことを特徴とする。
【００２４】
上述した第一の発明にかかわる従属同期装置では、高速クロック生成手段１２は、伝送路から与えられ、あるいはその伝送路に同期した基準クロックに同期し、その基準クロックの周波数より周波数が高い高速クロックを生成する。周波数合成手段１３は、このようにして生成された高速クロックに分周処理を含む直接周波数合成処理を施すことによって、局内に設置された機器に供給されるべきクロック、あるいはそのクロックの位相の基準となるクロックを生成すると共に、その生成されたクロックを交絡路に送出する。
【００２５】
一方、クロック監視手段１１は、上述した基準クロックを監視することによってその基準クロックが与えられる時間軸上の起点を検出する。また、初期化手段１４は、このようにして検出された起点に後続する予め決められた期間に、既述の交絡路を介して対向する系から与えられるクロックの前縁と後縁との何れか一方に同期して分周手段１３ａを初期化する。
【００２６】
すなわち、自局、伝送路およびその伝送路を介して対向する局の始動、または何らかの障害からの復旧に応じた立ち上がりに際して上述した基準クロックが供給され始めた時点では、交絡路を介して対向し、かつ冗長構成をなす他系によって与えられるクロックに同期して分周手段１３ａが初期化される。
したがって、自系が他系より遅れて立ち上がった場合には、周波数合成手段１３はその他系に同期し、反対に先行して立ち上がった場合には、この他系がとるべき同期の基準を交絡路を介して与えることができる。
【００２７】
また、上述したクロック監視手段１１、高速クロック生成手段１２、周波数合成手段１３および初期化手段１４のハードウエアについては、一般に、ディジタル処理型位相同期発振器に併せて、その前段と後段とにそれぞれ配置された分周器および周波数変換手段から構成されるＤＣＳに比べて、規模が小さい。
【００２８】
したがって、ＤＣＳとの互換性が安価に保たれ、かつ局内に設置された機器に冗長構成の下で供給されるべきクロックが位相の跳躍が許容される程度に小さな位相の差で確度高く並行して生成される。
上述した第二の発明にかかわる従属同期装置では、高速クロック生成手段１２は、伝送路から与えられ、あるいはその伝送路に同期した基準クロックに同期し、その基準クロックの周波数より周波数が高い高速クロックを生成する。周波数合成手段２１は、このようにして生成された高速クロックに分周処理を含む直接周波数合成処理を施すことによって、局内に設置された機器に供給されるべきクロック、あるいはそのクロックの位相の基準となるクロックを生成する。
【００２９】
一方、クロック監視手段１１は、上述した基準クロックを監視することによってその基準クロックが与えられる時間軸上の起点を検出する。また、初期化手段２２は、このようにして検出された起点に後続する予め決められた期間に、上述したように周波数合成手段２１によって生成され、かつ局内に設置された機器に実際に供給されているクロックの前縁と後縁との何れか一方に同期して、分周手段２１ａを初期化する。
【００３０】
すなわち、自局、伝送路およびその伝送路を介して対向する局の始動、または何らかの障害からの復旧に応じた立ち上がりに際して上述した基準クロックが供給され始めた時点では、局内に設置された機器に先行して供給されているクロックに同期して分周手段２１ａが初期化される。
したがって、自系が冗長構成の下で併設された他系より先行して立ち上がった場合と反対に遅れて立ち上がった場合との何れにおいても、周波数合成手段２１によって生成されるクロックの位相は、局内に設置された機器に実際に供給されているクロックの位相に精度よく一致する。
【００３１】
また、上述したクロック監視手段１１、高速クロック生成手段１２、周波数合成手段２１および初期化手段２２のハードウエアについては、一般に、ディジタル処理型位相同期発振器に併せて、その前段と後段とにそれぞれ配置された分周器および周波数変換手段から構成されるＤＣＳに比べて、規模が小さい。
【００３２】
したがって、ＤＣＳとの互換性が安価に保たれ、かつ局内に設置された機器に冗長構成の下で供給されるべきクロックが位相の跳躍が許容される程度に小さな位相の差で確度高く並行して生成される。
【００３７】
【発明の実施の形態】
以下、図面に基づいて本発明の実施形態について詳細に説明する。
図３は、本発明の第一の実施形態を示す図である。
図において、図７に示すものと機能および構成が同じものについては、同じ符号を付与して示し、ここではその説明を省略する。
【００３８】
本実施形態と図７に示す従来例との構成の相違点は、回線終端装置６２−１、６２−２の他方の出力には何ら接続されず、かつＤＣＳ６３−１、６３−２に代えてＤＣＳ代替装置（以下、単に「ＬＩＤＣＳ」（Ｌｉｎｅ Ｉｎｔｅｒｆａｃｅ Ｄｉｇｉｔａｌ Ｃｌｏｃｋ Ｓｕｐｐｌｙ）という。）４１−１、４１−２がそれぞれ配置されると共に、これらのＬＩＤＣＳ４１−１、４１−２の交絡入力と交絡出力との間が相互に接続（以下、単に「交絡接続」という。）された点にある。
【００３９】
また、ＬＩＤＣＳ４１−１は、回線終端装置６２−１に備えられたラインドライバ６８−１１ の出力に縦続接続されたラインレシーバ４２−１と、そのラインレシーバ４２−１の出力に並列に接続された位相同期発振器（ＰＬＯ）４３−１および監視回路４４−１と、この位相同期発振器４３−１に縦続接続された可変分周器４５−１と、その可変分周器４５−１の出力とＮＣＬＫ６４−１、６４−２の対応する入力および既述の交絡出力との間に個別に配置されたラインドライバ４６−１１、４６−１２、４６−１３ と、監視回路４４−１の後段に配置されたタイマ４７−１と、そのタイマ４７−１の後段に配置され、かつ制御入力が既述の交絡入力に接続されると共に、出力が可変分周器４５−１の制御入力に接続された後縁検出部４８−１とから構成される。
【００４０】
なお、ＬＩＤＣＳ４１−２の構成については、ＬＩＤＣＳ４１−１の構成と同じであるから、以下では、対応する構成要素に第一の添え番号が「２」である同じ符号を付与して示すこととし、ここではその説明および図示を省略する。
また、本実施形態と図１に示すブロック図との対応関係については、ラインレシーバ４２−１、４２−２および監視回路４４−１、４４−２はクロック監視手段１１に対応し、ラインレシーバ４２−１、４２−２および位相同期発振器４３−１、４３−２は高速クロック生成手段１２、３１に対応し、可変分周器４５−１、４５−２は周波数合成手段１３、２１、３２および分周手段１３ａ，２１ａに対応し、タイマ４７−１、４７−２および後縁検出部４８−１、４８−２は初期化手段１４，２２に対応する。
【００４１】
図４は、本発明の第一の実施形態の動作タイムチャートである。
以下、図３および図４を参照して本実施形態の動作を説明する。
まず、ＬＩＤＣＳ４１-2の各部の動作については、ＬＩＤＣＳ４１-1において後述するように行われる動作と同じであるので、以下では、特に必要がない限り、その説明を省略することとする。
【００４２】
Ｎ系に該当するＬＩＤＣＳ４１−１では、位相同期発振器４３−１は、ラインレシーバ４２−１を介して回線終端装置６２−１から供給されるフレーム同期信号に位相が等しく、かつ周波数の公称値が１６．３８４ＭＨｚ（＝８ｋＨｚ×２０４８）である高速クロックを生成する。可変分周器４５−１は、この高速クロックを２０４８分周することによって、周波数が８ｋＨｚである代替クロックを生成する。
【００４３】
一方、監視回路４４−１は、上述したフレーム同期信号が供給されているか否かを判別し、その判別の結果が偽から真となったときにタイマ４７−１を起動する（図４（１））。
タイマ４７−１は、このようにして起動されると、予め設定されたインターバル値で与えられる期間（図４（２））に亘って計時を行い、その期間を後縁検出部４８−１に通知する。
【００４４】
後縁検出部４８−１は、上述した期間に限って、Ｅ系（Ｎ系に対するメイト系）に該当するＬＩＤＣＳ４１−２に備えられた可変分周器４５−２によって生成され、かつラインドライバ４６−２３ を介して与えられる代替クロックの立ち下がりの時点で可変分周器４５−１を構成するカウンタ（図示されない。）を初期化する（図４（３））。
【００４５】
すなわち、始動時には、回線終端装置６２−１とＬＩＤＣＳ４１−１とからなるＮ系と、回線終端装置６２−２とＬＩＤＣＳ４１−２とからＥ系との内、先行して定常状態に移行した一方によって生成される代替クロックの位相に、他方によって生成される代替クロックの位相が等しく設定されると共に、これらの系の内、何れか一方が始動しない場合には、他方のみが上述した期間の経過後に単独で始動する。
【００４６】
また、クロックパス６１−１、６１−２と、これらのクロックパス６１−１、６１−２を介して対向する副主局あるいは準副主局が始動し、あるいは何らかの障害の発生した後に復旧した場合にも、同様にしてこれらの系によって生成される代替クロックの位相は等しく設定される。
このように本実施形態によれば、ＮＣＬＫ６４−１、６４−２には、位相が等しい代替クロックがラインドライバ４６−１１、４６−１２、４６−２１、４６−２２を介して並行して供給される。
【００４７】
したがって、時分割通話路スイッチ、加入者線信号装置、中継線信号装置、監視試験架のように局内に設置された機器には、セレクタ６９−１、６９−２によって何れの代替クロックが選択される場合にも、ほぼ同じ位相で通信系基準クロックが与えられ、かつクロックパス６１−１、６１−２を介して何らクロックが与えられない場合であっても、位相同期発振器４３−１、４３−２が自走状態で生成するクロックの周波数の偏差や安定度の範囲で通信系基準クロックが継続して与えられる。
【００４８】
さらに、ＬＩＤＣＳ４１−１、４１−２については、図３と図７とに構成の相違として示されるように、回線終端装置６２−１、６２−２とＮＣＬＫ６４−１、６４−２との間に既述のＤＣＳ６３−１、６３−２に代えて備えられ、かつ外部との接続に供されるべき信号線の本数や接続先が大幅には変更されないので、収納されるべきフレームやシェルフ単位におけるインターフェース（適用されるべき接続用部品、信号線の配置、回路の特性を含む。）の条件を含むハードウエアの構成の標準化が可能である。
【００４９】
なお、本実施形態では、後縁検出部４８−１、４８−２にはそれぞれ可変分周器４５−２、４５−１によって生成された代替クロックが交絡路を介して与えられているが、このような構成に限定されず、例えば、図３に点線で示すように、これらの代替クロックに代えてＮＣＬＫ６４−１、６４−２によって個別に与えられる通信系基準クロックが適用されてもよい。
【００５０】
図５は、本発明の第二の実施形態を示す図である。
図において、図３に示すものと機能および構成が同じものについては、同じ符号を付与して示し、ここではその説明を省略する。
本実施形態と図３に示す実施形態との構成の相違点は、既述の交絡接続がなく、かつＮＣＬＫ６４-1、６４-2の出力にそれぞれ接続された帰還入力を有するＤＣＳ代替装置（以下、「ＬＩＤＣＳ」(Line Interface Digital Clock Supply）という。）５１-1、５１-2がＬＩＤＣＳ４１-1、４１-2に代えて備えられた点にある。
【００５１】
また、ＬＩＤＣＳ５１−１は、初段に配置されたラインレシーバ５２−１と、そのラインレシーバ５２−１の出力に縦続接続された位相同期発振器５３−１および可変分周器５４−１とに併せて、上述した帰還入力に接続されたラインレシーバ５５−１と、そのラインレシーバ５５−１および可変分周器５４−１の出力とこの可変分周器５４−１の制御入力との間に配置された位相比較器５６−１とから構成される。
【００５２】
なお、ＬＩＤＣＳ５１−２の構成については、ＬＩＤＣＳ５１−１の構成と同じであるから、以下では、対応する構成要素に添え番号が「２」である同じ符号を付与することとし、ここではその説明および図示を説明する。
なお、本実施形態と図２に示すブロック図との対応関係については、ラインレシーバ５２−１、５２−２および位相同期発振器５３−１、５３−２が高速クロック生成手段３１に対応し、可変分周器５４−１が周波数合成手段３２に対応し、ラインレシーバ５５−１、５５−２および位相比較器５６−１、５６−２が位相調整手段３３に対応する。
【００５３】
図６は、本発明の第二の実施形態の動作タイムチャートである。
以下、図５および図６を参照して本実施形態の動作を説明する。
まず、ＬＩＤＣＳ５１-2の各部の動作については、ＬＩＤＣＳ５１-1において後述するように行われる動作と同じであるので、以下では、特に必要がない限り、その説明を省略する。
【００５４】
Ｎ系に該当するＬＩＤＣＳ５１−１では、位相同期発振器５３−１は、ラインレシーバ５２−１を介して回線終端装置６２−１から供給されるフレーム同期信号に位相が等しくし、かつ周波数が１６．３８４ＭＨｚ（＝８ｋＨｚ×２０４８）である高速クロックを生成する。可変分周器５４−１は、この高速クロックを分周（分周比の公称値は「２０４８」である。）することによって、周波数が８ｋＨｚである代替クロックを生成する。
【００５５】
位相比較器５６−１は、ラインレシーバ５５−１を介してＮＣＬＫ６４−１から与えられるＮ系の通信系基準クロック（周波数の公称値については、簡単のため、既述の代替クロックの周波数に等しい８ｋＨｚであると仮定する。）と、上述したように可変分周器５４−１によって生成された代替クロックとの位相を比較し、時間軸上において前者が後者を５００ｎｓ以上先行している（図６（ａ））ときには、可変分周器５４−１に上述した公称値より小さい「２０４６（＝２０４８−２）」を分周比として与え、反対に５００ｎｓ以上遅れている（図６（ｂ））ときには、可変分周器５４−１に同様の公称値より大きい「２０５０（＝２０４８＋２）」を分周比として与えることによって、代替クロックの位相の偏差を時間軸上で約±１２５（≒（１／１６３８４）・２）ｎｓに亘って圧縮する。
【００５６】
すなわち、ＬＩＤＣＳ５１−１、５１−２には、それぞれ後段に配置されたＮＣＬＫ６４−１、６４−２によって個別に出力される通信系基準クロックの位相を目標値とする代替クロックの位相の自動制御系が形成され、かつＮ系とＥ系との双方におけるこの通信系基準クロックの位相は、従来例と同様にしてしてＮＣＬＫ６４−１、６４−２が行う制御の下で共通に保たれる。
【００５７】
したがって、ＬＩＤＣＳ５１−１、５１−２によって個別に生成される代替クロックの位相は、位相比較器５６−１、５６−２によって可変分周器５４−１、５４−２に個別に設定される分周比、位相同期発振器５３−１、５３−２の応答性およびクロックパス６１−１、６１−２を介して並行して与えられるクロックの位相および周波数の差で決定される精度で同じ値に保たれる。
【００５８】
さらに、これらの代替クロックの位相の差については、クロックパス６１−１、６１−２を介して何らクロックが与えられない場合であっても、位相同期発振器５３−１、５３−２が自走状態で生成するクロックの周波数の偏差や安定度に応じた小さな値に保たれる。
【００５９】
また、ＬＩＤＣＳ５１−１、５１−２については、図３と図７とに構成の相違として示されるように、回線終端装置６２−１、６２−２とＮＣＬＫ６４−１、６４−２との間に既述のＤＣＳ６３−１、６３−２に代えて備えられ、かつ外部に接続されるべき信号線の本数や接続先が大幅には変更されないので、収納されるべきフレームやシェルフ単位におけるインターフェース（適用されるべき接続用部品、信号線の配置、回路の特性を含む。）の条件を含むハードウエアの構成の標準化が可能である。
【００６０】
なお、本実施形態では、回線終端装置６２−１、６２−２およびＮＣＬＫ６４−１、６４−２と共に、ＬＩＤＣＳ５１−１、５１−２がホットスタンバイ方式の冗長構成の系を形成しているが、本願発明は、例えば、何ら冗長構成が適用されていな系、コールドスタンバイ方式の冗長構成その他の何らかの冗長構成が適用された系にも同様にして適用可能である。
【００６１】
また、上述した各実施形態では、回線終端装置６２−１、６２−２からフレーム同期信号が何ら与えられない期間に位相同期発振器４３−１、４３−２、５３−１、５３−２が自走周波数で発振動作を行うが、これらのフレーム同期信号が所望の確度で与えられるならば、位相同期発振器４３−１、４３−２、５３−１、５３−２の全てまたは一部はこのような発振動作を行わなくてもよい。
【００６２】
さらに、上述した各実施形態では、ＳＴＭ伝送系に適応した従属同期系に本願発明が適用されているが、特定の局間伝送路を介して所望の精度のクロックが安定に与えられならば、本願発明は、このようなＳＴＭ伝送系に限定されず、例えば、ＡＴＭ伝送系にも適用可能である。
また、上述した各実施形態では、上位の副主局や準副主局との間に形成されたクロックパス６１−１、６１−２を介してクロックが与えられているが、所望の精度のクロックが確度高く与えられるならば、このようなにクロックパス６１−１、６１−２に限定されず、例えば、局間に形成された何らかの伝送路が代用されてもよい。
【００６３】
さらに、上述した各実施形態では、ＳＴＭ伝送系のディジタルハイアラキやフレーム構成が何ら示されていないが、上述したように所望の精度のクロックの成分が含まれ、そのクロックの成分の抽出が確実に行われるならば、本願発明は、ディジタルハイアラキやフレーム構成の如何にかかわらず適用可能である。
また、上述した各実施形態では、ＮＣＬＫ６４−１、６４−２によって時分割通話路スイッチその他に単一の周波数（８ｋＨｚ）の通信系基準クロックが供給されているが、例えば、ＳＴＭ伝送系における個々のタイムスロットに多重化されるべき通話信号のビットレートに等しい６４ｋＨｚ、ピンポン伝送方式が適用された集線段通話装置に供給されるべき４００Ｈｚ等のように、複数の周波数の通信系基準クロックが局内の各部に並行して分配されるべき場合にも、本願発明は同様にして適用可能である。
【００６４】
さらに、上述した各実施形態では、位相同期発振器４３-1、４３-2、５３-1、５３-2によって生成された高速クロックを直接分周する可変分周器４５-1、４５-2、５４-1、５４-2として、請求項１、２に示す周波数合成手段１３，２１，３２が構成されているが、後縁検出部４８-1、４８-2によって初期化が行われ、あるいは位相比較器５６-1、５６-2によって分周比が可変されることによって、既述の代替クロックの位相が確実に調整され、かつ所望の応答性が得られるならば、これらの周波数合成手段１３、２１、３２には、逓倍処理、周波数変換処理および濾波処理の全てあるいは一部が行われる如何なる周波数合成方式が適用されてもよい。
以下、本発明に関連する他の発明の構成および作用を列記する。
図２は、本発明に関連する他の発明の原理ブロック図である。
本願発明に関連する他の第一の発明は、伝送路から与えられ、あるいはその伝送路に同期した基準クロックに同期し、その基準クロックの周波数より周波数が高い高速クロックを生成する高速クロック生成手段３１と、高速クロック生成手段３１によって生成された高速クロックに周波数合成処理を施すことによって、局内に設置された機器に供給されるべきクロック、あるいはそのクロックの位相の基準となるクロックを生成する周波数合成手段３２とを備え、周波数合成手段３２が生成するクロックの位相について、局内に設置された機器に供給されているクロックの位相を目標値とする自動制御を行う位相調整手段３３とを備えたことを特徴とする。
このような第一の発明にかかわる従属同期装置では、高速クロック生成手段３１は、伝送路から与えられ、あるいはその伝送路に同期した基準クロックに同期すると共に、その基準クロックの周波数より周波数が高い高速クロックを生成する。
周波数合成手段３２は、このようにして生成された高速クロックに周波数合成処理を施すことによって、局内に設置された機器に供給されるべきクロック、あるいはそのクロックの位相の基準となるクロックを生成する。さらに、位相調整手段３３は、局内に設置された機器に実際に供給されているクロックの位相を目標値とする自動制御を周波数合成手段３２が生成するクロックの位相について行う。
すなわち、局内に設置された機器に先行して規定のクロックが供給されている限り、自局、伝送路およびその伝送路を介して対向する局の始動または何らかの障害からの復旧の時点の如何にかからず、位相がそのクロックの位相に精度よく一致したクロックが生成される。
また、上述した高速クロック生成手段３１、周波数合成手段３２および位相調整手段３３のハードウエアについては、一般に、ディジタル処理型位相同期発振器に併せて、その前段と後段とにそれぞれ配置された分周器および周波数変換手段から構成されるＤＣＳに比べて、規模が小さい。
したがって、ＤＣＳとの互換性が安価に保たれ、かつ冗長構成の下で行われる系の切り替えに際して位相の跳躍が抑圧される。
本願発明に関連する他の第二の発明は、請求項１もしくは請求項２に記載の従属同期装置または上記の第一の発明にかかわる従属同期装置において、高速クロック生成手段１２、３１は、自走状態における発振周波数が高速クロックの周波数の公称値に所望の精度で等しく設定され、かつ基準クロックが何ら与えられない期間にその自走状態に移行することを特徴とする。
このような第二の発明にかかわる従属同期装置では、請求項１もしくは請求項２に記載の従属同期装置または上記の第一の発明にかかわる従属同期装置において、高速クロック生成手段１２、３１は、基準クロックが何ら与えられない期間には、自走状態に移行し、かつ高速クロックの周波数の公称値に所望の精度で等しい発振周波数でその高速クロックを生成する。
すなわち、周波数合成手段１２、２１、３２によって周波数合成処理が施されるべき高速クロックは、基準クロックが何ら与えられない期間においても、高速クロック生成手段１２、２１、３２によって生成される。
したがって、伝送路やその伝送路を介して上述した基準クロックを与える局に障害が発生した場合にも、高速クロック生成手段１２、２１、３２の発振周波数の偏差および動作環境に対するその発振周波数の安定度の範囲において、請求項１および請求項２に記載の従属同期装置並びに上記の第一の発明にかかわる従属同期装置に比べて安定に網同期が維持される。
【００６５】
【発明の効果】
上述したように第一および第二の発明では、ＤＣＳとの互換性が安価に保たれ、かつ局内に設置された機器に供給されるべきクロックが冗長構成の下で位相の跳躍が許容される程度に小さな位相の差で並行して生成される。
【００６６】
したがって、これらの発明が適用された伝送系では、従属同期を達成するハードウエアおよびソフトウエアの標準化がはかられ、かつ小規模の局を含む多様な局に対するその従属同期方式が適用が可能となると共に、通信サービスにかかわるコストの削減と品質の向上とがはかられる。
【図面の簡単な説明】
【図１】本発明の原理ブロック図である。
【図２】本発明に関連する他の発明の原理ブロック図である。
【図３】本発明の第一の実施形態を示す図である。
【図４】本発明の第一の実施形態の動作タイムチャートである。
【図５】本発明の第二の実施形態を示す図である。
【図６】本発明の第二の実施形態の動作タイムチャートである。
【図７】従属同期方式に適応した網同期系の構成例を示す図である。
【符号の説明】
１１ クロック監視手段
１２，３１ 高速クロック生成手段
１３，２１，３２ 周波数合成手段
１３ａ，２１ａ 分周手段
１４，２２ 初期化手段
３３ 位相調整手段
４１，５１ ＤＣＳ代替装置（ＬＩＤＣＳ）
４２，５２，５５，６５ ラインレシーバ
４３，５３，７０ 位相同期発振器
４４ 監視回路
４５，５４ 可変分周器
４６，６８，７１ ラインドライバ
４７ タイマ
４８ 後縁検出部
５５ 位相比較器
６１ クロックパス
６２ 回線終端装置
６３ ディジタルクロック供給装置（ＤＣＳ）
６４ 通話路系クロック供給装置（ＮＣＬＫ）
６６ 同期制御部
６７ フィルタ
６９ セレクタ
Claims (2)
- 伝送路から与えられ、あるいはその伝送路に同期した基準クロックを監視し、その基準クロックが与えられる時間軸上の起点を検出するクロック監視手段と、
前記基準クロックに同期し、その基準クロックの周波数より周波数が高い高速クロックを生成する高速クロック生成手段と、
前記高速クロック生成手段によって生成された高速クロックに直接周波数合成処理を施すことによって、局内に設置された機器に供給されるべきクロック、あるいはそのクロックの位相の基準となるクロックを生成し、その生成されたクロックを交絡路に送出する周波数合成手段とを備え、
前記周波数合成手段は、
前記直接周波数合成処理の全てあるいは一部として分周処理を行う分周手段を有し、
前記クロック監視手段によって検出された起点に後続する予め決められた期間に、前記交絡路を介して対向する系から与えられるクロックの前縁と後縁との何れか一方に同期して前記分周手段を初期化する初期化手段を備えた
ことを特徴とする従属同期装置。 - 伝送路から与えられ、あるいはその伝送路に同期した基準クロックを監視し、その基準クロックが与えられる時間軸上の起点を検出するクロック監視手段と、
前記基準クロックに同期し、その基準クロックの周波数より周波数が高い高速クロックを生成する高速クロック生成手段と、
前記高速クロック生成手段によって生成された高速クロックに直接周波数合成処理を施すことによって、局内に設置された機器に供給されるべきクロック、あるいはそのクロックの位相の基準となるクロックを生成する周波数合成手段とを備え、
前記周波数合成手段は、
前記直接周波数合成処理の全てあるいは一部として分周を行う分周手段を有し、
前記クロック監視手段によって検出された起点に後続する予め決められた期間に、前記局内に設置された機器に供給されているクロックの前縁と後縁との何れか一方に同期して前記分周手段を初期化する初期化手段を備えた
ことを特徴とする従属同期装置。
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