JP3557941B2 - Receiving machine - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、非同期サンプルを行う無線通信の線形復調回路の平均化回路に関するものである。
【０００２】
【従来の技術】
図１１は線形復調器の構成図、図１２は図１１の動作説明図で、（ａ）は送信機と受信機間の相互位置説明図、（ｂ）電力ＡＧＣがない場合の検波後の電力：時間の関係説明図、（ｃ）は電力ＡＧＣがある場合の 検波後の電力：時間の関係説明図である。
【０００３】
図１３はオ−バ−サンプルした信号すべての受信信号の平均値を求める平均化回路の構成図、図１４は図１３の動作説明図で、（ａ）はＱＰＳＫ信号の包絡線変動の一例を示す図、（ｂ）は（ａ）の包絡線変動を長時間求め、その出現確率を示した図、図１５はデ−タ点のデ−タの平均値を求める平均化回路の構成図、図１６は図１５の動作説明図である。
【０００４】
なお、図１１中の１０は可変利得増幅回路、１１は検波回路、１２は復調器、１３はクロック再生回路、１４は平均化回路、１５は変換テーブル、１６は自動利得制御回路である。
【０００５】
先ず、図１１の動作を説明する。
【０００６】
受信信号は可変利得増幅回路１０で増幅された後、検波回路１１でディジタルベ−スバンド信号が取り出され、
一部は変換テ−ブル１５と平均化回路１４を有する自動利得制御（以下、ＡＧＣと省略する）回路１６に、残りの部分は復調器を介してクロック再生回路１３に加えられる。
【０００７】
これにより、平均化回路１４はディジタルベ−スバンド信号に対して下記で説明する様な平均化を行って平均値を求め、変換テ−ブル１５に送出する。
【０００８】
変換テ−ブル１５にはさまざまな平均値に対応する可変利得増幅回路１０の利得が格納されているので、ＡＧＣ回路１６は対応する利得を取り出し、可変利得増幅回路１０の利得が、取り出した利得と一致する様に制御する。
【０００９】
また、クロック再生回路１３はディジタルベ−スバンド信号を用いてクロックを再生し、再生クロックを用いてディジタルベ−スバンド信号を取り出し、復調信号として出力する。
【００１０】
ここで、図１２（ａ），（ｂ）に示す様に、送信信号が一定レベルとした場合の検波後信号に対する電力ＡＧＣ動作がない場合、
受信機Ａは受信機Ｂよりも送信機に近づいているので受信電力が強すぎて、検波回路内の図示しないアナログ／ディジタル（Ａ／Ｄ）変換器の出力が飽和してしまう。
【００１１】
一方、受信機Ｂは送信機からはなれているので受信電力が弱すぎ、Ａ／Ｄ変換器の量子化誤差が大きく見える。
【００１２】
一方、図１２（Ｃ）に示す様に、送信信号が一定レベルとした場合の検波後信号に対する電力ＡＧＣ動作がある場合、
ＡＧＣ回路を起動することにより、受信機Ａと受信機Ｂの受信電力を、Ａ／Ｄ変換器のダイナミックレンジを満足するレベル、即ち、所望のレベルに変換することができる。
【００１３】
即ち、図１１中の線形復調器１２は、上記所望のレベルに変換する為のＡＧＣ回路１６が必須である。
【００１４】
ここで、ＡＧＣ回路１６とはＡ／Ｄ変換を行う時、Ａ／Ｄ変換器のダイナミックレンジを有効に用いる為、受信レベルに応じて増幅器の増幅度をコントロールする回路であり、
受信電力を測定し、それが小さければ増幅器の増幅度を大きくし、大きければ増幅度を小さくする。
【００１５】
また、電力の測定は、雑音の影響を除去する為に、フィルタ回路、即ち、平均化回路１４により平均化を行うのが一般的である。
【００１６】
平均化するデ−タはオ−バ−サンプルした信号全ての受信信号の平均値、若しくは、デ−タ点のデ−タの平均値を用いて受信信号の電力を測定していた。
【００１７】
以下、無線通信に用いられるＡＧＣ回路に適応する場合を例にして、平均化回路を説明する。
【００１８】
図１３において、フリップフロップ（以下、ＦＦと省略する）２２が出力する１サンプルクロック前のデ−タと、現在の入力デ−タとをサンプルクロックのタイミングで、一定時間、加算器２１で加算することを繰り返す。
【００１９】
これにより、平均化された平均化信号信号を取り出すことができる。
【００２０】
ここで、図１４（ａ）はＱＰＳＫ信号の振幅変動のパターンを時系列で示した図で、
フルロ−ルオフフィルタ、ロ−ルオフ率０．２２
（オ−バ−サンプル数３２）デ−タ点以外の位置では符号間干渉により振幅に変動が起こることを示している。
【００２１】
なお、横軸の１〜１１はデ−タ点の位置を示し、オ−バ−サンプル点は各デ−タ点の間をサンプルする様になる。
【００２２】
例えば、４倍のオ−バ−サンプルは、
時間軸の１と２、２と３の様に各データ点の間をそれぞれ４分割し、縦軸は２の点がデ−タ点であり、アイパタ−ンの開口部になる様にしてある。
【００２３】
つまり、図１３に示した平均化回路は上記信号の全てのサンプル点の平均化を行って平均化信号を取り出している。
【００２４】
ここで、フィルタによる振幅の統計的性質は、図１４（ｂ）の様にフィルタの応答により既知である為、下記の様に補正することで所望レベルを決定することができる。
【００２５】
なお、図１４（ｂ）は図１４（ａ）に示した振幅変動を非常に長い時間に渡って演算し、その出現確率を示した図である。
【００２６】
さて、図１４（ｂ）において、ａをデ−タ点（例えば、横軸“２”の点）、斜線部分の全体面積をＰ_ａｖｅ 、Ｐ_Ｉ をデ−タ点の電力、ｘを測定値とすると、
ａ：Ｐ_ａｖｅ ＝Ｐ_Ｉ ：ｘ より
Ｐ_Ｉ ＝（ａ・ｘ）／Ｐ_ａｖｅ （１）
が得られ、（１）式からデ−タ点の電力、即ち、所望レベルを決定することができる。
【００２７】
図１５はデ−タ点のデ−タの平均値を求める平均化回路の構成を示している。
【００２８】
図に示す様に、サンプルクロックとしてタイミング同期回路の出力を用いている点が、図１３の場合と異なっている。しかし、動作としては図１３と同じである。
【００２９】
また、図１６はＱＰＳＫ信号の包絡線変動の例を示しているが、図１５に示す平均化回路では図１６中の○印の所の平均値を求めている。
【００３０】
なお、○印の点はデ−タ点を示し、デ−タ点では符号間干渉が除去される為に一定値となり、タイミング同期回路の出力により常にデ−タ点をサンプリングできる。上記の所望レベルを、デ−タ点の振幅としておけばよい。
【００３１】
【発明が解決しようとする課題】
図１７はタイミング同期回路を用いず、クロック偏差がある場合の例を示した図である。
【００３２】
先ず、図１３の構成の場合、上記で詳細説明した様に、オ−バ−サンプルした信号の全ての受信信号の平均値を求める為、ＡＧＣ回路の動作速度が高速となり、消費電力が大きくなる。
【００３３】
また、図１５の構成の場合、デ−タ点のデ−タの平均値を用いる場合、サンプルする周期を送信側のデ−タ周期に同期を取る必要があり、別途タイミング同期回路を用意しなければならない。
【００３４】
なお、タイミング同期回路を用いず、デ−タにほぼ周期が同じクロックでサンプルした信号を用いると、送信側のデ−タ周期のクロックと、受信側のクロックとの周波数差によるビ−ト成分が生ずる。
【００３５】
そこで、図１７に示す様に、サンプル点（図中の○の位置）が上記のビ−ト成分により変動する。
【００３６】
これにより、送信側と受信側で使用する送信側クロックと受信側クロックとの偏差により、送受信点がずれる為、正しくデ−タ点を取り込むことが出来なくなる。
【００３７】
また、ビ−ト成分の周期が、平均化回路の平均時間よりも長い場合、平均化した結果が変動を持ち、正しく受信電力を測定できない可能性がある。
【００３８】
なお、無線通信において、このビート成分は送信側、受信側の発振器の安定度に関わるもので、ある範囲に限定されるが、既知ではない。
【００３９】
【課題を解決するための手段】
図１は本発明の基本的な回路構成図、図２は送信信号のシンボルクロックと非同期サンプルクロックの位相関係を示した図である。
【００４０】
本願の発明の受信機は、受信信号に対してＡ／Ｄ変換器により各シンボルに対してオーバーサンプリングを施すことにより得られたデジタルサンプリング値を復調器に与えて復調信号を得る受信機において、
更に前記デジタルサンプリング値を用いて平均化を行う平均化回路を備え、
該平均化回路は、入力された第一のシンボル及び第二のシンボルに対応する前記平均化の対象とするサンプル値を、該第一のシンボルと該第二のシンボルとで、異なるタイミングのサンプリング値となるように選択制御する制御手段を備えた構成である。
【００４１】
そして更に、この記制御手段は、前記オーバーサプリングがシンボル周期あたりＮの場合に、Ｎとは異なるＭ箇毎のサンプリング値を平均化の対象とするように制御する構成である。
【００４２】
又は、そして更にその制御手段は、各シンボルにおける平均化対象のサンプリング値をランダムなタイミングのサンプリング値となるように制御する構成である。
【００４６】
次に、上記の課題を解決する為、
本発明では平均化回路のサンプルデ−タをデ−タ速度に対して非同期とすることで、ビ−ト成分の周期が平均化回路の平均時間よりも十分短くなる様にし、受信電力を正しく測定できるようにした。
【００４７】
以下、図１、図２を用いてこれを説明する。
【００４８】
先ず、図１の構成はフリップフロップ２が出力する１クロック前のデータと、入力した現在のデータとを一定時間、加算器１で加算することを繰り返して平均化信号を出力する様になっている。
【００４９】
ここで、送信信号のシンボルクロック周波数をＦｍ、非同期サンプルクロック周波数をＦｓ、それぞれの周期をＴｍ、Ｔｓとする。
【００５０】
ただし、Ｆｍ＞Ｆｓとし、平均化時間をＴａｖｅとする。
【００５１】
これにより、各クロック間のビ−ト成分の周波数Ｆｂ及び周期Ｔｂは次のようになる。
【００５２】
Ｆｂ＝Ｆｍ−Ｆｓ、 Ｔｂ＝１／Ｆｂ＝１／（Ｆｍ−Ｆｓ）
ここで、ビート成分の周期Ｔｂと平均化時間Ｔａｖｅが以下の条件を満たせば、ビ−ト成分を除去した平均結果を得ることができる。即ち、
条件１ Ｔａｖｅ≫ Ｔｂ
条件２ Ｔａｖｅ＝Ｔｂ×ｎ（ｎは自然数）
条件１を満たせば、ビ−ト成分の影響を無視することができ、ビ−ト成分をも含めて十分、平均化できる。
【００５３】
条件２を満たせば、ほぼ受信信号のアイパタ−ンのｎ周期分の平均を取ることになる。
【００５４】
なお、図２では非同期サンプルクロックの周期Ｔｓが、送信信号のシンボルクロックの周期Ｔｍよりも高速になっているが、非同期サンプルクロックの周期Ｔｓが低速になっていても同じ様な効果が得られる。
【００５５】
【発明の実施の形態】
第１の案は、データをサンプルして平均化する際、データ伝送速度に対してサンプル周期を非同期とする構成にした。
第２の案は、データ伝送速度に対してオーバーサンプルを行う回路を用いる際、オーバーサンプル周期またはオーバーサンプルの整数倍の周期に対して、相関の低い周期のデ タをサンプルする構成にした。
第３の案は、オーバーサンプルを行う回路が、オーバーサンプル数に対応したサンプルタイミングをランダムに発生する機能を有し、サンプルするタイミングを決定し、データをサンプルする構成にした。
第４の案は、データをＴ時間毎にサンプルする際、Ｔ時間毎に、上記のサンプルタイミングに予め定めた一定時間を足し合わせたタイミングで、データをサンプリングする構成にした。
第５の案は、データ伝送速度に対してオーバーサンプルを行う際、オーバーサンプル周期が偶数の時、奇数分周のサンプルクロックでサンプルする構成にした。
第６の案は、データをＴ時間毎にオーバーサンプルする際、Ｔ時間毎に、上記のサンプルタイミングに予め定めた一定時間を足し合わせたタイミングで、データをサンプリングする構成にした。
図３は第１ 第３の本発明の実施例の構成図、図４は図３の動作説明図、図５は第１、第２、第４の本発明の実施例の構成図、図６は図５の動作説明図、図７は第１、第２、第５の本発明の実施例の構成図、図８は図７の動作説明図、図９は第１、第２、第６の本発明の実施例の構成図、図１０は図９の動作説明図である。
【００５６】
なお、図中の１_１ 〜１_４ は加算器、２_１ 〜２_４ はフリップフロップ、３_１ 〜３_４ はアナログ／ディジタル変換器、４_１ ，４_２ はランダム符号発生器、５_１ 〜５_４ はサンプル周期カウンタ、６_３ ，６_４ は奇数デコ−ド回路である。
【００５７】
図３、図４を用いて実施例１の動作を説明する。
【００５８】
一般に無線通信の受信にはオ−バサンプルを行う。
【００５９】
オ−バサンプルをするためにはデ−タ速度よりも高速なマスタクロックを用意するが、回路構成の容易さからマスタクロックの周波数は、データ速度の２のべき乗であることが一般的である。
【００６０】
ここでは、８倍オ−バ−サンプリング時の構成を考える。
【００６１】
アイパタ−ンに対してサンプル点は８箇所あるため、これを順次、切り替えてサンプルする構成とすることで、非同期のクロック用意することなくサンプル点の非同期化が可能である。
【００６２】
即ち、順次、サンプル点を切り替えて十分長い間サンプルすればその振幅は統計的な性質を持つことになる。
【００６３】
この分布は、上記の図１４（ｂ）と同じになることが予測され、所望レベルの生成も同様に可能である。
【００６４】
ただし、サンプル速度が平均的に１／８と遅くなるため、消費電力の減少が期待できる。
【００６５】
さて、図３中のランダム符号発生器４_１ は、例えば、０から７までの値をランダムに発生して順次、サンプル周期カウンタ５_１ に送出する。
【００６６】
そこで、サンプル周期カウンタ５_１ は入力する値を初期値としてカウント動作を開始し、例えば、図４に示す様に、
７→４→２→６→１→５→３→０・・
の順で発生する符号を、サンプルクロックとしてフリップフロップ２_１ に送出する。
【００６７】
そこで、フリップフロップ２_１ は、印加した符号に従って、順次、サンプル点を切り替えることを一定時間繰返して平均化信号を取り出している。
【００６８】
図５、図６を用いて実施例２の動作を説明する。
【００６９】
実施例２は実施例１のサンプルタイミングを、更に、低速化するようにしたものである。
【００７０】
この為、図４の１データ周期Ｔを、図６に示す様に２データ周期に分割し、左側のデータ周期の部分を実施例１のタイミングでサンプリングし、
右側の一定時間の部分（分周をしない網かけ部分）はサンプリングを行わない様にした。
【００７１】
即ち、カウント値が、
７→休み→４→休み→２→休み→６→休み→１→休み→５→休み→３→休み→０・・の順で発生する符号を、非同期のサンプルクロックとしてフリップフロップ２_２ に送出する。
【００７２】
つまり、実施例１と同様、十分長い間、サンプリングすることで、所望レベルの平均化信号の生成も可能である。
【００７３】
サンプル速度が実施例２よりも更に遅くなる為、さらなる消費電力の減少が期待できる。
【００７４】
図７、図８を用いて実施例３の動作を説明する。
【００７５】
実施例１で説明した様に無線通信の受信にはオ−バ−サンプルを行い、マスタクロックの周波数はシンボル速度の２のべき乗であることが一般的である。
【００７６】
例えば、実施例２の場合は図６に示す様に網かけ部分を除いて、左側点線位置から、それぞれ指定されたカウント位置で発生する符号をサンプリングクロックとして、フリップフロップ２_２ に送出している。
【００７７】
しかし、実施例３の場合はランダム発生器の代わりに奇数デコ−ド回路６_３ が、サンプル周期カウンタ５_３ から所定値（例えば、１１）のカウント出力が入力したことを検出する毎にサンプル周期カウンタ５_３ をリセットすることにより、サンプル周期カウンタ５_３ から１１を繰り返し出力する様にした。
【００７８】
つまり、平均化回路のサンプル間隔を奇数分周とすることで、サンプル点の非同期化が可能である。
【００７９】
なお、サンプル間隔とオ−バ−サンプル数の最小公倍数が平均化時間より十分短ければ、ビ−ト成分を除去できる。
【００８０】
図９、図１０を用いて実施例４の動作を説明する。
【００８１】
実施例１に対する実施例２と同様に、一定時間の部分（網かけ部分）＋実施例３のタイミングでサンプルする。
【００８２】
つまり、実施例３の場合はサンプル周期が１１の奇数分周になっていたが、
実施例４では実施例３のサンプル周期１１の中に、サンプリングを行わない網かけ部分（８クロック）を挿入して、サンプル間隔を３にしたものである。
【００８３】
これにより、図１０に示す様に、サンプリング点は左端から右端の方に向かって、
０→休み→３→休み→６→休み→１→休み→４→休み→７→休み→２→休み→
５→休み→・・・ の様にシフトし、非同期化が可能である。
【００８４】
また、動作速度が実施例３の場合よりも低くなり、消費電力の低下が実現できる。
【００８５】
即ち、実施例３において、データ伝送速度に対してオ−バ−サンプルを行う回路を用いるとき、例えば、オ−バ−サンプルが８のとき、
サンプル点／（オ−バ−サンプル数ｎ）＝１ｏｒ３ｏｒ５ｏｒ７
を満たすことにより、動作速度が低くなる。
【００８６】
【発明の効果】
同期回路が不要で、高速動作を行うことなく、平均化回路を実現することができる。
【図面の簡単な説明】
【図１】本発明の基本的な回路構成図である。
【図２】送信信号のシンボルクロックと非同期サンプルクロックの位相関係を示した図である。
【図３】第１〜第３の本発明の実施例の構成図である。
【図４】図３の動作説明図である。
【図５】第１、第２、第４の本発明の実施例の構成図である。
【図６】図５の動作説明図である。
【図７】第１、第２、第５の本発明の実施例の構成図である。
【図８】図７の動作説明図である。
【図９】第１、第２、第６の本発明の実施例の構成図である。
【図１０】図９の動作説明図である。
【図１１】線形復調器の構成図である。
【図１２】図１１の動作説明図である。
【図１３】オ−バ−サンプルした信号すべての受信信号の平均値を求める平均化回路の構成図である。
【図１４】図１３の動作説明図である。
【図１５】デ−タ点のデ−タの平均値を求める平均化回路の構成図である。
【図１６】図１５の動作説明図である。
【図１７】タイミング同期回路を用いず、クロック偏差がある場合の一例を示す。
【符号の説明】
１_１ 〜１_４ 加算器
２_１ 〜２_４ フリップフロップ
３_１ 〜３_４ アナログ／ディジタル変換器
４_１ ，４_２ ランダム符号発生器
５_１ 〜５_４ サンプル周期カウンタ
６_３ ，６_４ 奇数デコ−ド回路
１０ 可変利得増幅回路
１１ 検波回路
１２ 復調器
１３ クロック再生回路
１４ 平均化回路
１５ 変換テ−ブル
１６ ＡＧＣ回路
２１ 加算器
２２ フリップフロップ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an averaging circuit of a linear demodulation circuit for wireless communication that performs asynchronous sampling.
[0002]
[Prior art]
11 is a configuration diagram of a linear demodulator, FIG. 12 is an operation explanatory diagram of FIG. 11, (a) is an explanatory diagram of a mutual position between a transmitter and a receiver, (b) power after detection when there is no power AGC FIG. 7C is an explanatory diagram of a relationship between time and FIG. 7C is an explanatory diagram of a relationship between power and time after detection when there is power AGC.
[0003]
FIG. 13 is a configuration diagram of an averaging circuit for calculating an average value of all the oversampled signals, and FIG. 14 is an operation explanatory diagram of FIG. 13. FIG. 13A shows an example of envelope fluctuation of a QPSK signal. FIG. 15B is a diagram showing the appearance fluctuation probability of the envelope variation of FIG. 15A for a long time, and FIG. 15 is a configuration diagram of an averaging circuit for finding an average value of data at data points. FIG. 16 is an operation explanatory diagram of FIG.
[0004]
In FIG. 11, reference numeral 10 denotes a variable gain amplifier circuit, 11 denotes a detection circuit, 12 denotes a demodulator, 13 denotes a clock recovery circuit, 14 denotes an averaging circuit, 15 denotes a conversion table, and 16 denotes an automatic gain control circuit.
[0005]
First, the operation of FIG. 11 will be described.
[0006]
After the received signal is amplified by the variable gain amplifier circuit 10, a digital baseband signal is extracted by the detection circuit 11,
A part is applied to an automatic gain control (hereinafter abbreviated as AGC) circuit 16 having a conversion table 15 and an averaging circuit 14, and the other part is applied to a clock recovery circuit 13 via a demodulator.
[0007]
As a result, the averaging circuit 14 performs averaging as described below on the digital baseband signal to obtain an average value, and sends it to the conversion table 15.
[0008]
Since the conversion table 15 stores the gains of the variable gain amplifier circuit 10 corresponding to various average values, the AGC circuit 16 extracts the corresponding gain, and the gain of the variable gain amplifier circuit 10 indicates the gain. Is controlled so as to match.
[0009]
The clock reproducing circuit 13 reproduces a clock by using the digital base band signal, extracts the digital base band signal by using the reproduced clock, and outputs it as a demodulated signal.
[0010]
Here, as shown in FIGS. 12A and 12B, when there is no power AGC operation on the detected signal when the transmission signal is at a constant level,
Since the receiver A is closer to the transmitter than the receiver B, the received power is too strong, and the output of an analog / digital (A / D) converter (not shown) in the detection circuit is saturated.
[0011]
On the other hand, since the receiver B is separated from the transmitter, the received power is too weak, and the quantization error of the A / D converter looks large.
[0012]
On the other hand, as shown in FIG. 12C, when there is a power AGC operation on the detected signal when the transmission signal is at a constant level,
By activating the AGC circuit, the received power of the receiver A and the receiver B can be converted to a level that satisfies the dynamic range of the A / D converter, that is, a desired level.
[0013]
That is, the linear demodulator 12 in FIG. 11 requires an AGC circuit 16 for converting the signal to the desired level.
[0014]
Here, the AGC circuit 16 is a circuit that controls the amplification degree of the amplifier according to the reception level in order to effectively use the dynamic range of the A / D converter when performing A / D conversion.
The received power is measured, and if it is small, the amplification of the amplifier is increased, and if it is large, the amplification is reduced.
[0015]
In addition, the power measurement is generally performed by averaging by a filter circuit, that is, an averaging circuit 14 in order to remove the influence of noise.
[0016]
As the data to be averaged, the power of the received signal is measured using the average value of the received signals of all the oversampled signals or the average value of the data at the data points.
[0017]
Hereinafter, the averaging circuit will be described by taking as an example a case where the averaging circuit is applied to an AGC circuit used for wireless communication.
[0018]
In FIG. 13, the adder 21 adds the data before one sample clock output from the flip-flop (hereinafter abbreviated as FF) 22 and the current input data at a sample clock timing for a certain period of time. Repeat to do.
[0019]
Thus, an averaged averaged signal signal can be extracted.
[0020]
Here, FIG. 14A is a diagram showing a pattern of the amplitude fluctuation of the QPSK signal in time series.
Full roll-off filter, roll-off rate 0.22
(Number of oversamples: 32) At positions other than the data point, the amplitude varies due to intersymbol interference.
[0021]
Note that the horizontal axes 1 to 11 indicate the positions of the data points, and the oversample points sample between the data points.
[0022]
For example, a 4 × oversample is
Each of the data points is divided into four parts like 1 on the time axis, 2 on the time axis, and 2 on the 3rd axis. The vertical axis is the data point at 2 points, which is the opening of the eye pattern. .
[0023]
That is, the averaging circuit shown in FIG. 13 averages all the sample points of the signal to extract an averaged signal.
[0024]
Here, since the statistical property of the amplitude by the filter is known from the response of the filter as shown in FIG. 14B, the desired level can be determined by correcting as follows.
[0025]
FIG. 14B is a diagram showing the occurrence probability of the amplitude fluctuation shown in FIG. 14A calculated over a very long time.
[0026]
Now, in FIG. 14 (b), the de-a a - data points (e.g., points on the horizontal axis "2"), the total area of _P ave of the hatched portion, de a _{P I} - power data points, measured values x Then
a: From P _ave = P _I : x, P _I = (a · x) / P _ave (1)
And the power at the data point, that is, the desired level can be determined from equation (1).
[0027]
FIG. 15 shows the configuration of an averaging circuit for obtaining an average value of data at data points.
[0028]
As shown in the figure, the difference from the case of FIG. 13 is that the output of the timing synchronization circuit is used as the sample clock. However, the operation is the same as in FIG.
[0029]
FIG. 16 shows an example of the envelope variation of the QPSK signal. The averaging circuit shown in FIG. 15 finds the average value at the circle mark in FIG.
[0030]
The points indicated by the circles indicate data points. The data points have a constant value because intersymbol interference is eliminated, and the data points can always be sampled by the output of the timing synchronization circuit. The above desired level may be set as the amplitude of the data point.
[0031]
[Problems to be solved by the invention]
FIG. 17 is a diagram showing an example in which there is a clock deviation without using a timing synchronization circuit.
[0032]
First, in the case of the configuration of FIG. 13, as described in detail above, since the average value of all the received signals of the oversampled signals is obtained, the operation speed of the AGC circuit is increased, and the power consumption is increased. .
[0033]
In the case of the configuration shown in FIG. 15, when the average value of the data at the data points is used, it is necessary to synchronize the sampling period with the data period on the transmission side. There must be.
[0034]
If a signal sampled with a clock having substantially the same cycle is used as data without using a timing synchronization circuit, a beat component due to a frequency difference between the clock of the data cycle on the transmission side and the clock on the reception side is used. Occurs.
[0035]
Therefore, as shown in FIG. 17, the sample points (the positions of the circles in the figure) fluctuate due to the above-mentioned beat components.
[0036]
As a result, the transmission and reception points are shifted due to the deviation between the transmission side clock and the reception side clock used on the transmission side and the reception side, so that the data point cannot be correctly captured.
[0037]
If the cycle of the beat component is longer than the averaging time of the averaging circuit, the result of the averaging may fluctuate and the received power may not be measured correctly.
[0038]
In wireless communication, this beat component relates to the stability of the oscillator on the transmitting side and the receiving side, and is limited to a certain range, but is not known.
[0039]
[Means for Solving the Problems]
FIG. 1 is a diagram showing a basic circuit configuration of the present invention, and FIG. 2 is a diagram showing a phase relationship between a symbol clock of a transmission signal and an asynchronous sample clock.
[0040]
A receiver according to the present invention is a receiver that obtains a demodulated signal by providing a demodulator with a digital sampling value obtained by performing oversampling on each symbol of a received signal by an A / D converter.
Further provided with an averaging circuit for averaging using the digital sampling value,
The averaging circuit samples the sample values to be averaged corresponding to the input first and second symbols at different timings between the first symbol and the second symbol. This is a configuration including control means for performing selection control so as to obtain a value.
[0041]
Further, when the oversampling is N per symbol period, the control means is configured to control so that sampling values of every M different from N are to be averaged.
[0042]
Alternatively, and further, the control means is configured to control the sampling value to be averaged in each symbol to be a sampling value at a random timing.
[0046]
Next, in order to solve the above problems,
In the present invention, by making the sample data of the averaging circuit asynchronous with respect to the data rate, the period of the beat component is made sufficiently shorter than the averaging time of the averaging circuit, and the received power is correctly adjusted. Measurement was made possible.
[0047]
This will be described below with reference to FIGS.
[0048]
First, the configuration shown in FIG. 1 outputs an averaged signal by repeating the addition of the data one clock before output from the flip-flop 2 and the input current data by the adder 1 for a certain period of time. I have.
[0049]
Here, the symbol clock frequency of the transmission signal is Fm, the asynchronous sample clock frequency is Fs, and the respective periods are Tm and Ts.
[0050]
However, Fm> Fs, and the averaging time is Tave.
[0051]
Thus, the frequency Fb and cycle Tb of the beat component between the clocks are as follows.
[0052]
Fb = Fm-Fs, Tb = 1 / Fb = 1 / (Fm-Fs)
Here, if the period Tb of the beat component and the averaging time Tave satisfy the following conditions, an average result with the beat component removed can be obtained. That is,
Condition 1 Tave≫Tb
Condition 2 Tave = Tb × n (n is a natural number)
If the condition 1 is satisfied, the influence of the beat component can be neglected, and the averaging including the beat component can be sufficiently performed.
[0053]
If the condition 2 is satisfied, an average of almost n periods of the eye pattern of the received signal is obtained.
[0054]
In FIG. 2, the period Ts of the asynchronous sample clock is faster than the period Tm of the symbol clock of the transmission signal. However, the same effect can be obtained even if the period Ts of the asynchronous sample clock is lower. .
[0055]
BEST MODE FOR CARRYING OUT THE INVENTION
The first idea is that, when data is sampled and averaged, the sample period is asynchronous with respect to the data transmission rate.
In the second plan, when using a circuit for performing oversampling on the data transmission rate, data having a low correlation period is sampled for an oversampling period or a period that is an integral multiple of the oversampling period.
In the third proposal, a circuit for performing oversampling has a function of randomly generating a sample timing corresponding to the number of oversamples, determining a sampling timing, and sampling data.
In a fourth proposal, when data is sampled at every T time, the data is sampled at a timing obtained by adding a predetermined time to the above-mentioned sampling timing at every T time.
In the fifth proposal, when oversampling is performed on the data transmission rate, when the oversampling period is an even number, sampling is performed with an odd-numbered sampling clock.
In the sixth plan, when data is oversampled every T time, the data is sampled at a timing obtained by adding a predetermined time to the sample timing at every T time.
FIG. 3 is a block diagram of the first and third embodiments of the present invention, FIG. 4 is an operation explanatory diagram of FIG. 3, FIG. 5 is a block diagram of the first, second, and fourth embodiments of the present invention, and FIG. 5 is an operation explanatory diagram of FIG. 5, FIG. 7 is a configuration diagram of the first, second, and fifth embodiments of the present invention, FIG. 8 is an operation explanatory diagram of FIG. 7, and FIG. 9 is a first, second, and sixth embodiment. And FIG. 10 is an explanatory diagram of the operation of FIG.
[0056]
Incidentally, ₁ 1 to 1 ₄ are adders in _Fig, 21 to ₂₄ are _flip-flops, 3 1 to 3 ₄ analog / digital _converter, 4 1, _{4 2} random code _generator, 5 1 to 5 ₄ sample cycle _counter, 6 3, _{6 4} odd Deco - a de circuit.
[0057]
The operation of the first embodiment will be described with reference to FIGS.
[0058]
Generally, over-sampling is performed for reception of wireless communication.
[0059]
In order to perform oversampling, a master clock faster than the data speed is prepared. However, the frequency of the master clock is generally a power of 2 of the data speed because of the ease of circuit configuration. .
[0060]
Here, a configuration at the time of 8-fold oversampling is considered.
[0061]
Since there are eight sampling points with respect to the eye pattern, by sequentially switching and sampling, the sampling points can be desynchronized without preparing an asynchronous clock.
[0062]
That is, if the sampling points are sequentially switched and sampled for a sufficiently long time, the amplitude has a statistical property.
[0063]
This distribution is expected to be the same as that in FIG. 14B, and a desired level can be generated similarly.
[0064]
However, a reduction in power consumption can be expected because the sample rate is reduced to 1/8 on average.
[0065]
Now, a random code generator 4 ₁ in FIG. 3, for example, a value from 0 to 7 are sequentially generated at random and sends it to the sample cycle counter 5 _1.
[0066]
Therefore, the sample cycle counter 5 ₁ starts counting the value entered as an initial value, for example, as shown in FIG. 4,
7 → 4 → 2 → 6 → 1 → 5 → 3 → 0 ...
Code generated in order to be sent as the sample clock to the flip-flop 2 _1.
[0067]
Therefore, the flip-flop 2 _1, according the applied code sequence, to switch the sample points is repeated a predetermined time are fetched averaged signal.
[0068]
The operation of the second embodiment will be described with reference to FIGS.
[0069]
In the second embodiment, the sampling timing of the first embodiment is further reduced.
[0070]
For this reason, one data period T in FIG. 4 is divided into two data periods as shown in FIG. 6, and the left data period is sampled at the timing of the first embodiment.
Sampling was not performed for the fixed time portion (shaded portion without frequency division) on the right side.
[0071]
That is, the count value is
7 → sends off → 4 → off → 2 → off → 6 → off → 1 → off → 5 → off → 3 → off → 0 · · of codes generated in the order, the flip-flop 2 ₂ as an asynchronous sample clock I do.
[0072]
That is, similarly to the first embodiment, it is possible to generate an averaged signal of a desired level by sampling for a sufficiently long time.
[0073]
Since the sample rate is lower than in the second embodiment, further reduction in power consumption can be expected.
[0074]
The operation of the third embodiment will be described with reference to FIGS.
[0075]
As described in the first embodiment, oversampling is performed for wireless communication reception, and the frequency of the master clock is generally a power of 2 of the symbol rate.
[0076]
For example, in the case of Example 2 with the exception of the shaded portions as shown in FIG. 6, the left dotted line position, the code as a sampling clock generated by the count position designated respectively, are sent to the flip-flop 2 ₂ .
[0077]
However, odd Deco instead of a random generator in the case of Example 3 - is de circuit 6 _3, a predetermined value from the sample cycle counter 5 ₃ (e.g., 11) sample period each time detects that the count output of the entered by resetting the counter 5 _3, was set to repeatedly output the sample period counter 5 ₃ 11.
[0078]
That is, by setting the sampling interval of the averaging circuit to an odd frequency division, the sampling points can be desynchronized.
[0079]
If the least common multiple of the sample interval and the number of oversamples is sufficiently shorter than the averaging time, the beat component can be removed.
[0080]
The operation of the fourth embodiment will be described with reference to FIGS.
[0081]
As in the second embodiment with respect to the first embodiment, sampling is performed at a fixed time portion (shaded portion) + the timing of the third embodiment.
[0082]
That is, in the case of the third embodiment, the sampling period is an odd frequency division of 11, but
In the fourth embodiment, a hatched portion (8 clocks) in which sampling is not performed is inserted into the sample period 11 of the third embodiment, and the sampling interval is set to 3.
[0083]
Thereby, as shown in FIG. 10, the sampling points move from the left end toward the right end.
0 → rest → 3 → rest → 6 → rest → 1 → rest → 4 → rest → 7 → rest → 2 → rest →
It shifts as 5 → rest → ... and can be desynchronized.
[0084]
Further, the operation speed is lower than that of the third embodiment, and a reduction in power consumption can be realized.
[0085]
That is, in the third embodiment, when a circuit that performs oversampling with respect to the data transmission rate is used, for example, when the oversampling is 8,
Sample point / (number of oversamples n) = 1 or 3 or 5 or 7
By satisfying the condition, the operation speed is reduced.
[0086]
【The invention's effect】
An averaging circuit can be realized without a synchronous circuit and without performing high-speed operation.
[Brief description of the drawings]
FIG. 1 is a basic circuit configuration diagram of the present invention.
FIG. 2 is a diagram illustrating a phase relationship between a symbol clock of a transmission signal and an asynchronous sample clock.
FIG. 3 is a configuration diagram of the first to third embodiments of the present invention.
FIG. 4 is an operation explanatory diagram of FIG. 3;
FIG. 5 is a configuration diagram of a first, a second, and a fourth embodiment of the present invention.
FIG. 6 is an operation explanatory diagram of FIG. 5;
FIG. 7 is a configuration diagram of the first, second, and fifth embodiments of the present invention.
FIG. 8 is an operation explanatory diagram of FIG. 7;
FIG. 9 is a configuration diagram of the first, second, and sixth embodiments of the present invention.
FIG. 10 is an operation explanatory diagram of FIG. 9;
FIG. 11 is a configuration diagram of a linear demodulator.
FIG. 12 is an operation explanatory diagram of FIG. 11;
FIG. 13 is a configuration diagram of an averaging circuit for calculating an average value of all received signals of oversampled signals.
FIG. 14 is an operation explanatory diagram of FIG. 13;
FIG. 15 is a configuration diagram of an averaging circuit for calculating an average value of data at data points.
FIG. 16 is a diagram illustrating the operation of FIG.
FIG. 17 shows an example of a case where there is a clock deviation without using a timing synchronization circuit.
[Explanation of symbols]
1 ₁ to 1 ₄ adders 21 _{to 24} flip-flop ₃ 1 to 3 ₄ analog / digital converter ₄ 1, _{4 2} random code generator ₅ 1 to 5 ₄ sample period counter ₆ 3, _{6 4} odd deco - de Circuit 10 Variable gain amplifier 11 Detection circuit 12 Demodulator 13 Clock recovery circuit 14 Averaging circuit 15 Conversion table 16 AGC circuit 21 Adder 22 Flip-flop

Claims (3)

受信信号に対してＡ／Ｄ変換器により、各シンボルに対してオーバーサンプリングを施すことにより得られたデジタルサンプリング値を復調器に与えて復調信号を得る受信機において、
更に前記デジタルサンプリング値を用いて平均化を行う平均化回路を備え、
該平均化回路は、入力された第一のシンボル及び第二のシンボルに対応する前記平均化の対象とするサンプル値を、該第一のシンボルと該第二のシンボルとで、異なるタイミングのサンプリング値となるように選択制御する制御手段を備えたことを特徴とする受信機。 A receiver that obtains a demodulated signal by giving a digital sampling value obtained by performing oversampling on each symbol by an A / D converter to a received signal to a demodulator,
Further provided with an averaging circuit for averaging using the digital sampling value ,
The averaging circuit samples the sample values to be averaged corresponding to the input first and second symbols at different timings between the first symbol and the second symbol. A receiver comprising control means for performing selection control to obtain a value. 前記制御手段は、前記オーバーサプリングがシンボル周期あたりＮの場合に、Ｎとは異なるＭ箇毎のサンプリング値を平均化の対象とするように制御することを特徴とする請求項１記載の受信機。 2. The reception apparatus according to claim 1 , wherein when the oversampling is N per symbol period , the control unit performs control so that sampling values of every M different from N are to be averaged. 3. Machine. 前記制御手段は、各シンボルにおける平均化対象のサンプリング値がをランダムなタイミングのサンプリング値となるように制御することを特徴とする請求項１記載の受信機。2. The receiver according to claim 1, wherein the control unit controls the sampling value to be averaged in each symbol to be a sampling value at random timing.

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