JP3556577B2 - インピーダンス変換回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、集積回路上に構成されたアンプ等に用いるインピーダンス変換回路に関し、インピーダンス変換回路の周波数特性の改善に関するものである。
【０００２】
【従来の技術】
近年、機器に内蔵される半導体回路の集積化がますます進んでいる。中でも信号処理を行う部分は集積回路の微細化や高速化が進んだためデジタル化が進んできた。しかしデジタル処理では困難で、アナログ回路による処理が行なわれている回路ブロックも存在する。アナログ回路で信号処理が行なわれている回路ブロックの一つとして、必要な帯域の信号成分を周波数領域で選択するフィルタ回路がある。
【０００３】
従来アクティブフィルタとして実用化されたものは帯域が数１００ｋＨｚ〜数ＭＨｚ程度であったのに対して、広帯域通信用やハードディスク等のリードチャネル用では更に１００倍広い帯域（数１００ＭＨｚ程度）が要求される。それに応じフィルタに用いるトランスコンダクタ（電圧−電流変換器）自身の周波数特性も厳しいものが必要になってくる。フィルタに用いるトランスコンダクタの周波数特性が悪いと所望のフィルタの伝達特性を実現出来なくなり、正常な受信が行えなくなる。例えば高次のフィルタを構成する為には、トランスコンダクタを用いた積分器の利得が１になる時の位相が−９０度からずれていると、これがフィルタの周波数特性に大きな影響を与えてしまう。
【０００４】
フィルタを構成するトランスコンダクタやアンプの広帯域化への要求が強まる一方で、消費電流を抑える要求も存在する。
【０００５】
積分器のロスを少なくする為、トランスコンダクタの出力抵抗を上げる目的で、またアンプの利得を稼ぐ目的でカスコード接続が古くから用いられてきた。図２０は、従来のカスコード回路の回路図である。図２０（ａ）は増幅素子がバイポーラトランジスタ（Ｑ１，Ｑ２）の場合、図２０（ｂ）は増幅素子が電界効果トランジスタ（Ｍ１，Ｍ２）の場合である。このカスコード接続は、エミッタまたはソース接地の増幅回路（Ｑ１またはＭ１）のコレクタまたはドレイン側にベース接地またはゲート接地の増幅回路（Ｑ２またはＭ２）を直列に接続し、ベース接地またはゲート接地増幅回路の特徴である低入力インピーダンスかつ高出力インピーダンスな特性を積極的に利用したものである。信号出力はベース接地またはゲート接地増幅回路（Ｑ２またはＭ２）の、コレクタまたはドレイン側のノード（Ｉｏｕｔ）から取り出す訳で、非常に大きな出力インピーダンスを実現できる。つまりトランスコンダクタの出力抵抗が高くでき、アンプに用いれば高利得を実現できる。尚、図中の矢印は、電流の流れる向きを表す。
【０００６】
さらに高い出力インピーダンスを確保できる手法として、Ｋ．ＢＵＬＴ ｅｔ．ａｌ．， Ａｎａｌｏｇ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｖｏｌ．１ Ｎｏ．２ ｐｐ．１１９−１３５，１９９１等で紹介されている、図２１に示すようなオペアンプと帰還技術を用いたレギュレーティッド・カスコード回路（Ｒｅｇｕｒａｔｅｄ Ｃａｓｃｏｄｅ Ｃｉｒｃｕｉｔ： 以下ＲＧＣ回路）と呼ばれるインピーダンス変換回路がある。
【０００７】
ＲＧＣ回路の出力インピーダンスは、図２０のカスコード回路に比べて、およそ１＋Ａ倍（Ａ：オペアンプのＤＣ利得）高くする事ができる。しかし数１００ＭＨｚ以上の高周波では、ＲＧＣ回路に用いているトランジスタ（Ｑ１またはＭ１）のベース・エミッタ間またはゲート・ソース間の寄生容量（Ｃｐ）が無視できなくなる。これらの寄生容量により図２２に示すように、オペアンプ（Ａ）と寄生容量（Ｃｐ）で積分器を構成した形となる。
【０００８】
図２２の回路の周波数特性を考えてみる。カスコードトランジスタ（Ｍ１）につく寄生容量として幾つか考えられるが、周波数特性に主に利き、値が最も大きい寄生容量であるゲート−ソース間容量（Ｃｐ）についてのみ考えた。また簡単のため、オペアンプは電圧利得（−Ａ）の理想アンプとし、トランジスタ（Ｍ１）の出力抵抗が十分大きいものとした。入力端子に流れる信号電流（Ｉｉｎ）に対する出力端子に流れる信号電流（Ｉｏｕｔ）の比で表されるＲＧＣ回路の伝達関数をキルヒホッフ電流則等から求めると、
Ｉｏｕｔ／Ｉｉｎ ＝ ｇｍ／（ｇｍ＋ｓＣｐ） ｓ＝ｊ２πｆ （１）
と表される。ここで、ｇｍはカスコードトランジスタＭ１の相互コンダクタンス（出力電流／入力電圧）を表す。これは、高域周波数を遮断する１次の低域通過フィルタと同じような性質を示し、信号Ｉｉｎの周波数を上げていってＩｏｕｔ／Ｉｉｎの大きさで表される信号利得が、ｇｍ／（２πＣｐ）で表される周波数を境に減衰していく。同時にＩｉｎに対するＩｏｕｔの信号の位相の遅れは周波数が上がっていくにつれ遅れ始め、ｇｍ／（２πＣｐ）なる周波数に呼応して、位相が遅れ始める周波数がシフトする。
【０００９】
【発明が解決しようとする課題】
本発明の目的は、数１００ＭＨｚ以上の高周波でも良好な周波数特性を維持できるインピーダンス変換回路を提供することである。
【００１０】
【課題を解決するための手段】
第１の発明は、第１能動素子と、前記第１能動素子の出力端が入力端子に接続され、かつ、前記第１能動素子の制御端が出力端子に接続された第１反転増幅回路と、第２能動素子と、前記第２能動素子の出力端が入力端子に接続され、かつ、前記第２能動素子の制御端が出力端子に接続された第２反転増幅回路と、前記第１能動素子の制御端と前記第２能動素子の出力端との間に接続された第１容量素子と、前記第２能動素子の制御端と前記第１能動素子の出力端との間に接続された第２容量素子を備えるインピーダンス変換回路である。
【００１１】
第２の発明は、前記第１及び第２能動素子が第１及び第２バイポーラトランジスタであることを特徴とする第１の発明記載のインピーダンス変換回路である。
【００１２】
第３の発明は、前記第１及び第２容量素子がダイオードであることを特徴とする第１の発明記載のインピーダンス変換回路である。
【００１３】
第４の発明は、前記第１及び第２能動素子が第１及び第２電界効果トランジスタであることを特徴とする第１の発明記載のインピーダンス変換回路である。
【００１４】
第５の発明は、前記第１及び第２容量素子がドレインとソースを短絡した第３及び第４電界効果トランジスタであることを特徴とする第４の発明記載のインピーダンス変換回路である。
【００１５】
第６の発明は、前記第３及び第４電界効果トランジスタのゲート面積の大きさが、前記第１及び第２電界効果トランジスタのゲート面積の大きさに比べほぼ２／３であることを特徴とする第５の発明記載のインピーダンス変換回路である。
【００１６】
第７の発明は、前記第１及び第２容量素子がドレイン又はソースの一方が開放されている第５及び第６電界効果トランジスタであることを特徴とする第４の発明記載のインピーダンス変換回路である。
【００１７】
第８の発明は、第１能動素子と、前記第１能動素子の第１出力端が入力端子に接続され、かつ、前記第１能動素子の制御端が出力端子に接続された第１反転増幅回路と、第２能動素子と、前記第２能動素子の第１出力端が入力端子に接続され、かつ、前記第２能動素子の制御端が出力端子に接続された第２反転増幅回路と、前記第１能動素子の制御端と前記第２能動素子の第２出力端との間に接続された第３容量素子と、前記第２能動素子の制御端と前記第１能動素子の第２出力端との間に接続された第４容量素子を備えるインピーダンス変換回路である。
【００１８】
第９の発明は、制御端（ｉｎ１）に印加される信号により第１出力端（ｏｕｔ１）と第２出力端（ｏｕｔ２）との間に流れる電流を制御する第１能動素子（ｖｃｓｓ１）と、前記第１能動素子の第１出力端（ｏｕｔ１）が入力端子に接続され、かつ、前記第１能動素子の制御端（ｉｎ１）が出力端子に接続された第１反転増幅回路（Ａ１）と、制御端（ｉｎ２）に印加される信号により第１出力端（ｏｕｔ３）と第２出力端（ｏｕｔ４）との間に流れる電流を制御する第２能動素子（ｖｃｃｓ２）と、前記第２能動素子の第１出力端（ｏｕｔ３）が入力端子に接続され、かつ、前記第２能動素子の制御端（ｉｎ２）が出力端子に接続された第２反転増幅回路（Ａ２）と、前記第１能動素子の制御端（ｉｎ１）と前記第２能動素子の第１出力端（ｏｕｔ３）との間に接続された第１容量素子（Ｃ１）と、前記第２能動素子の制御端（ｉｎ２）と前記第１能動素子の第１出力端（ｏｕｔ１）との間に接続された第２容量素子（Ｃ２）を備え、前記第１能動素子の第２出力端（ｏｕｔ２）が第１出力端子（Ｉｏｕｔ＋）に接続され、前記第２能動素子の第２出力端（ｏｕｔ４）が第２出力端子（Ｉｏｕｔ−）に接続され、前記第１能動素子の第１出力端（ｏｕｔ１）が第１入力端子（Ｉｉｎ＋）に接続され、前記第２能動素子の第１出力端（ｏｕｔ３）が第２入力端子（Ｉｉｎ−）に接続され、前記第１入力端子（Ｉｉｎ＋）と前記第２入力端子（Ｉｉｎ−）に印加される信号の極性が反転していることを特徴とするインピーダンス変換回路である。
【００１９】
第１０の発明は、制御端（ｉｎ１）に印加される信号により第１出力端（ｏｕｔ１）と第２出力端（ｏｕｔ２）との間に流れる電流を制御する第１能動素子（ｖｃｓｓ１）と、前記第１能動素子の第１出力端（ｏｕｔ１）が入力端子に接続され、かつ、前記第１能動素子の制御端（ｉｎ１）が出力端子に接続された第１反転増幅回路（Ａ１）と、制御端（ｉｎ２）に印加される信号より第１出力端（ｏｕｔ３）と第２出力端（ｏｕｔ４）との間に流れる電流を制御する第２能動素子（ｖｃｃｓ２）と、前記第２能動素子の前記第１出力端（ｏｕｔ３）が入力端子に接続され、かつ、前記第２能動素子の制御端（ｉｎ２）が出力端子に接続された第２反転増幅回路（Ａ２）と、前記第１能動素子の制御端（ｉｎ１）と前記第２能動素子の第２出力端（ｏｕｔ４）との間に接続された第３容量素子（Ｃ３）と、前記第２能動素子の制御端（ｉｎ２）と前記第１能動素子の第２出力端（ｏｕｔ２）との間に接続された第４容量素子（Ｃ４）を備え、前記第１能動素子の第２出力端（ｏｕｔ２）が第１出力端子（Ｉｏｕｔ＋）に接続され、前記第２能動素子の第２出力端（ｏｕｔ４）が第２出力端子（Ｉｏｕｔ−）に接続され、前記第１能動素子の第１出力端（ｏｕｔ１）が第１入力端子（Ｉｉｎ＋）に接続され、前記第２能動素子の第１出力端（ｏｕｔ３）が第２入力端子（Ｉｉｎ−）に接続され、前記第１入力端子（Ｉｉｎ＋）と前記第２入力端子（Ｉｉｎ−）に印加される信号の極性が反転していることを特徴とするインピーダンス変換回路である。
【００２０】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施形態について説明する。尚、配線（図中の実線）が交わっており、かつ、黒丸印が記載された箇所は電気的に接続されている。配線が交わっているが、黒丸印が記載されていない箇所は電気的に接続されていない。
【００２１】
（第１の実施形態）図１は、本発明の第１の実施形態に係るインピーダンス変換回路の回路図である。回路基板としては、シリコン基板を用いた。増幅素子である第１及び第２能動素子（ｖｃｃｓ１，ｖｃｃｓ２）の第１出力端（ｏｕｔ１，ｏｕｔ３）から能動素子（ｖｃｃｓ１，ｖｃｃｓ２）の第２出力端（ｏｕｔ２，ｏｕｔ４）へ信号電流がそれぞれ流れる。この２つの能動素子（ｖｃｃｓ１，ｖｃｃｓ２）に流れる信号電流の極性は互いに異なる、すなわち、位相がπずれている。能動素子（ｖｃｃｓ１，ｖｃｃｓ２）の第１出力端（ｏｕｔ１，ｏｕｔ３）には電圧利得を有する反転増幅手段（Ａ１，Ａ２）の入力端子がそれぞれ接続されている。反転増幅手段（Ａ１，Ａ２）の出力端子はそれぞれｖｃｃｓ１、ｖｃｃｓ２の制御端（ｉｎ１，ｉｎ２）に接続されている。以上説明した接続により、ｖｃｃｓ１とＡ１、ｖｃｃｓ２とＡ２のそれぞれで帰還ループが構成されており、能動素子（ｖｃｃｓ１，ｖｃｃｓ２）の第１出力端（ｏｕｔ１，ｏｕｔ３）の電圧が、図１のインピーダンス変換回路の第１及び第２入力端子（Ｉｉｎ＋，Ｉｉｎ−）から入力される信号電流の変動にほとんど影響を受けないでほぼ一定の電圧を維持することができる。尚、第１及び第２入力端子（Ｉｉｎ＋，Ｉｉｎ−）から入力される信号電流は、極性は異なるが、大きさは実質的に同じである。
【００２２】
能動素子（ｖｃｃｓ１，ｖｃｃｓ２）は後述する図２〜図５に示されるように単体のトランジスタで構成するのが一般的である。能動素子（ｖｃｃｓ１，ｖｃｃｓ２）を構成するトランジスタの寄生容量（具体的には図２２のＣｐのようにベース−エミッタ間容量やゲート−ソース間容量）と反転増幅手段（Ａ１，Ａ２）とで積分器を構成する形となり、ＲＧＣ回路の周波数特性が劣化することは従来技術のなかで説明した通りである。
【００２３】
それに対し、本実施形態では、寄生容量と同程度の容量を有する第１及び第２容量素子（Ｃ１，Ｃ２）を能動素子（ｖｃｃｓ１，ｖｃｃｓ２）の制御端（ｉｎ１，ｉｎ２）とお互い反対側の能動素子（ｖｃｃｓ２，ｖｃｃｓ１）の第１出力端（ｏｕｔ３，ｏｕｔ１）の間に接続する。すると、能動素子（ｖｃｃｓ１）の第１出力端（ｏｕｔ１）から能動素子（ｖｃｃｓ１）の制御端（ｉｎ１）へ寄生容量を介して流れる電流とインピーダンス変換回路の第１入力端子（Ｉｉｎ−）から能動素子（ｖｃｃｓ１）の制御端（ｉｎ１）へ容量素子（Ｃ１）を介して流れる電流は極性が逆でかつほぼ等しくなるので、お互い打消しあう。同様に、能動素子（ｖｃｃｓ２）の第１出力端（ｏｕｔ３）から能動素子（ｖｃｃｓ２）の制御端（ｉｎ２）へ寄生容量を介して流れる電流とインピーダンス変換回路の第１入力端子（Ｉｉｎ＋）から能動素子（ｖｃｃｓ２）の制御端（ｉｎ２）へ容量素子（Ｃ２）を介して流れる電流は極性が逆でかつ大きさがほぼ等しくなるので、お互い打消しあう。つまり、数１００ＭＨｚ以上の高周波では、従来、寄生容量Ｃｐによって、オペアンプを通らず増幅されない電流がトランジスタの制御端（ｉｎ１，ｉｎ２）に流れてしまい、インピーダンス変換回路の高周波特性が劣化してしまうという問題点があった。しかし、本実施形態によれば、寄生容量Ｃｐによって流れてしまう電流と極性が逆でかつ大きさがほぼ等しい電流をトランジスタの制御端（ｉｎ１，ｉｎ２）に流すことによってお互い打ち消しあわされるので、従来の問題点である、インピーダンス変換回路の入力端子（Ｉｉｎ＋，Ｉｉｎ−）に入力される信号電流（Ｉｉｎ）に対してトランジスタの出力電流（Ｉｏｕｔ）の位相が遅れてしまう、というインピーダンス変換回路の高周波特性の劣化を防ぐことができる。
【００２４】
本実施形態に係るインピーダンス変換回路の周波数特性を（１）式を求めた時と同様の手続きを用いて求めると、
Ｉｏｕｔ／Ｉｉｎ ＝ （１＋Ａ）ｇｍ／（（１＋Ａ）ｇｍ＋２ｓＣｐ） ｓ＝ｊ２πｆ （２）
となり、信号利得が減衰し始める周波数は（１＋Ａ）ｇｍ／（４πＣｐ）となる。ただし、オペアンプ自身の周波数特性を考慮した場合さらに複雑になるが、ここではオペアンプは周波数特性を持たない理想のものとして考えている。尚、式（２）中の“（１＋Ａ）ｇｍ”の“Ａ”はオペアンプの利得を表し、“２ｓＣｐ”の“２”は容量素子（Ｃ１，Ｃ２）の大きさが寄生容量（Ｃｐ）とほぼ等しいことを表している。
【００２５】
つまり、信号利得が減衰し始める、かつ、位相が遅れ始める周波数が従来例のものに比べて（１＋Ａ）／２倍高い周波数まで引き上げることができ、すなわち、従来例より高い周波数まで位相の遅れの少ないインピーダンス変換回路を実現することができる。
【００２６】
（変形例１−１）図２は、図１の能動素子（ｖｃｃｓ１，ｖｃｃｓ２）をバイポーラトランジスタで構成した場合の変形例１−１に係るインピーダンス変換回路の回路図である。キャパシタＣ１およびＣ２の値は、トランジスタＱ１、Ｑ２の寄生容量（主にベース−エミッタ間容量）とほぼ等しくするのが望ましい。
【００２７】
（変形例１−２）図３は、図２に示したインピーダンス変換回路について、さらに、容量素子（Ｃ１，Ｃ２）をｐｎ接合ダイオード（Ｄ１、Ｄ２）に置き換えた場合の変形例１−２に係るインピーダンス変換回路の回路図である。誘電体を利用したＭＩＭキャパシタの容量の代わりにｐｎ接合ダイオードの容量を利用しても、寄生容量の影響を低減することができる。また、図３ではダイオードを用いているが、Ｑ１、Ｑ２と同様のトランジスタをダイオード接続したものを用いてもよい。Ｄ１、Ｄ２と並列に容量を接続してもよい。
【００２８】
（変形例１−３）図４は、図１の能動素子（ｖｃｃｓ１，ｖｃｃｓ２）をＭＩＳ型電界効果トランジスタ（ＭＩＳトランジスタ；ｍｅｔａｌ ｉｎｓｕｌａｔｏｒ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）で構成した場合の変形例１−３に係るインピーダンス変換回路の回路図である。本変形例では、ＭＩＳトランジスタとして、ＭＯＳトランジスタ（ＭＯＳＦＥＴ）を用いた。Ｃ１およびＣ２の値は、トランジスタＭ１、Ｍ２の寄生容量（主にゲート−ソース間容量）とほぼ等しくするのが望ましい。また、ＭＯＳトランジスタは、シリコンバルク基板に設けられていても良いし、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板に設けられていても良い。
【００２９】
（変形例１−４）図５は、図４に示したインピーダンス変換回路について、さらに、容量素子（Ｃ１，Ｃ２）をＭＩＳトランジスタに置き換えた場合の変形例１−４に係るインピーダンス変換回路の回路図である。Ｍ１、Ｍ２と同様な構造のＭＩＳトランジスタのドレインとソースを短絡したものをＣ１、Ｃ２の代わりに用いる事によっても、ゲート寄生容量の影響を低減することができる。尚、前述の「同様な構造」とは、ゲート絶縁膜の材質及び厚さが実質的に同じということである。
【００３０】
ドレイン電極−ソース電極間が短絡されているＭＩＳトランジスタ（Ｍ３，Ｍ４）のゲート電極と反転層チャネル間に生じる容量は、同一のゲート電極面積とゲート電極−ソース電極間電圧の下で、かつ飽和領域で動作しているゲート−ソース間容量に比べて、およそ１．５倍程度になる。したがってＭ３、Ｍ４の容量値をＭ１、Ｍ２の寄生容量と同様の容量値に設定するためには、Ｍ３、Ｍ４の寄生容量を左右するゲート面積の比（ゲート幅×ゲート長）をＭ１、Ｍ２のゲート面積に比べてほぼ２／３になるように設計するのが望ましい。
【００３１】
本変形例によれば、Ｃ１、Ｃ２の値を決定するためにＭ１、Ｍ２の寄生容量を見積もる必要が無く、設計が容易になる。また、Ｍ１，Ｍ２の寄生容量は温度によっても変動するが、同様な構造のトランジスタをＭ３，Ｍ４に用いているので、温度変動や素子ばらつき等による寄生容量の変動の影響を受けにくくなる。
【００３２】
図６は、図５のインピーダンス変換回路をトランスコンダクタに適用した場合の第１のトランスコンダクタの回路図である。Ｖｉｎ＋とＶｉｎ−は第１のトランスコンダクタの差動電圧入力端子に相当し、Ｖｉｎ＋とＶｉｎ−から差動の信号を入力すると、Ｍ５、Ｍ６のドレインには互いに逆相の信号電流Ｉｄが流れる。Ｍ５を流れるドレイン電流Ｉｄは、ＲＧＣ回路のトランジスタＭ１をそのまま流れ、カレントミラー（Ｃｕｒｒｅｎｔ Ｍｉｒｒｏｒ）を介して出力端子Ｉｏｕｔ側にコピーされる。またＭ２を介して流れるＭ６のドレイン電流Ｉｄ’も出力端子Ｉｏｕｔ側に流れ、出力端子からは、Ｍ５とＭ６のドレイン電流の差分の電流（Ｉｄ−Ｉｄ’）を取り出すことが出来る。トランスコンダクタは、高い入力抵抗と高い出力抵抗を持つものが理想的である。ＲＧＣ回路の出力抵抗は、図２０のようなサブアンプを使わないカスコードアンプに比べ、非常に大きな値を確保できるため、カレントミラー回路の出力抵抗が十分大きければ、高い出力抵抗を確保することが出来る。また、図２３は、従来のインピーダンス変換回路をトランスコンダクタに適用した場合である。
【００３３】
図７は、図６又は図２３の回路の出力端子Ｉｏｕｔに出力容量（ＣＬ）を対接地（Ｖｓｓ）で接続して構成した積分器の回路図である。
【００３４】
図８は、図７に示した積分器のシミュレーション結果のボード線図を示す。このボード線図は、Ｖｉｎ＋とＶｉｎ−端子から差動で信号電圧を入力して出力端子Ｉｏｕｔの端子電圧の周波数特性を見たもので、理想的には広い周波数にわたって利得が−２０ｄＢ／ｄｅｃ．（“／ｄｅｃ．”とはｐｅｒ ｄｅｃａｄｅ；横軸１０倍当たりの意味である）の単調減少で、位相は−９０度を保たれているのが望ましい。積分器のため、位相の遅れの基準は−９０度になるからである。図８（ａ）の利得特性図を見る限り、本実施形態の回路（図６；ｐｒｏｐｏｓａｌ）及び従来の回路（図２３；ｃｏｎｖｅｎｔｉｏｎａｌ）はほとんど変わらないが、図８（ｂ）の位相特性図を比較すると、従来の回路（図２３；ｃｏｎｖｅｎｔｉｏｎａｌ）は１００ＭＨｚを越えた辺りから大きく位相の遅れが生じているのが分かる。従来の回路（図２３；ｃｏｎｖｅｎｔｉｏｎａｌ）では１ＧＨｚに達しないうちに位相が−１００度を越えているのに対し、本実施形態の回路（図６；ｐｒｏｐｏｓａｌ）は、穏やかに位相がシフトし、１０ＧＨｚに達しても位相が−９３度程度である。従来の回路（図２３；ｃｏｎｖｅｎｔｉｏｎａｌ）では−９０度から１％遅れる周波数が７５ＭＨｚなのに対して、本実施形態の回路（図６；ｐｒｏｐｏｓａｌ）では１．９５ＧＨｚにまで改善していることがわかる。
【００３５】
尚、本シュミレーションでは、オペアンプの電圧利得Ａは５００倍、トランジスタＭ１，Ｍ２のゲートサイズが幅１００μｍ、長さ０．５μｍ、ゲート酸化膜の厚さ１５０Åのもので、ゲート−ソース間寄生容量がおよそ２００ｆＦ程度と設定した。
【００３６】
図９は、図５のインピーダンス変換回路を適用した第２のトランスコンダクタ回路である。図６の第１のトランスコンダクタと異なる点は、カレントミラーの代わりに定電流源をつなぎ、そのまま差動で出力を取り出している点である。図９中のＣＭＦＢは、コモンモードフィードバック回路で、２つの出力端子の電圧平均を検出し、トランスコンダクタの出力端子の動作点電圧が所定の動作点電圧になるように電流源の電流値を調節している。
【００３７】
図１０は、図９の第２のトランスコンダクタ回路で、９次の低域通過フィルタ（０．０１ｄＢリプルのチェビシェフ）を構成した場合の回路図である。Ｇ１〜Ｇ１８が第２のトランスコンダクタである。図９の出力には、同じ大きさの逆相の信号電流が流れることになる。トランスコンダクタンス値の決まり方などの基本的な動作は、図６の場合と同じである。
【００３８】
図１１は、図１０に示した９次の低域通過フィルタの周波数と利得の特性を比較したグラフである。図中のｐｒｏｐｏｓａｌが図９に示した第２のトランスコンダクタを用いた場合であり、図中のｃｏｎｖｅｎｔｉｏｎａｌは従来例として、図９のＭ３，Ｍ４を取り除いたものである。ｃｏｎｖｅｎｔｉｏｎａｌでは、カットオフ周波数付近で１ｄＢ近いピークが出ている。このようなカットオフ周波数付近でのピークは、信号の歪を増加させるだけでなく、フィルタとしての群遅延特性も悪化させるため、望ましくない。それに対して、ｐｒｏｐｏｓａｌでは通過帯域は平坦（帯域内リプル０．１ｄＢ以下）となり、第１の実施形態の効果が現れているのが分かる。
【００３９】
図１２は、図５で説明したインピーダンス変換回路を、利得段が１段でフォールディッド・カスコード構成の演算増幅器に適用した場合の演算増幅器の回路図である。ここでは、ＭＯＳトランジスタで構成したインピーダンス変換回路を用いて示しているが、バイポーラトランジスタについても同様に適用できる。利得の大きい演算増幅器を実現するためには、利得段の（図１２ではＭ５、Ｍ６のコモンソース差動対）出力インピーダンスを出来る限り高く取れる方が望ましい。そこで利得段の出力（図１２のＮＭ３，ＮＭ４）をインピーダンス変換回路を介して出力端子Ｖｏｕｔに接続している。ここでは入力の利得段のトランジスタのコモン動作電圧範囲を広げるため、図６のように縦積み構成を取らず、入力段のドレイン側を定電流源を介して折り返した構成を取っている。
【００４０】
図１３は、図１２の演算増幅器の利得と位相特性の結果を示す特性図である。ｐｒｏｐｏｓａｌは図１２の演算増幅器の場合であり、ｃｏｎｖｅｎｔｉｏｎａｌは図１２の演算増幅器のＭ３，Ｍ４を取り除いた場合である。図１３（ａ）より、利得が０ｄＢになる周波数は、ほぼ同じである。この時の位相は図１３（ｂ）より、ｃｏｎｖｅｎｔｉｏｎａｌは−９０度から５．５度遅れているのに対して、ｐｒｏｐｏｓａｌは０．９度程度、即ち１％の遅れに収まっているのがわかる。つまり、帰還をかけて動作させた時の安定度の点で本実施形態を用いた方が有利であることがこの結果から分かる。
【００４１】
（第２の実施形態）図１４は、本発明の第２の実施形態に係るインピーダンス変換回路の回路図である。容量素子（Ｃ３、Ｃ４）を除く回路の動作についての説明は、図１を用いて説明した第１の実施形態と同じなので省略する。容量素子（Ｃ３、Ｃ４）の接続が、能動素子（ｖｃｃｓ１、ｖｃｃｓ２）の第２の出力端子（ｏｕｔ２，ｏｕｔ４）側に接続されている点が図１と異なる点である。第１の実施形態では、能動素子（ｖｃｃｓ１、ｖｃｃｓ２）の入力端子（ｉｎ１、ｉｎ２）と出力端子（ｏｕｔ１、ｏｕｔ３）の間に存在する寄生容量の影響を打ち消した。しかし、能動素子（ｖｃｃｓ１、ｖｃｃｓ２）の入力端子（ｉｎ１、ｉｎ２）と出力端子（ｏｕｔ２、ｏｕｔ４）の間に存在する寄生容量（具体的にはベース−コレクタ間容量やゲート−ドレイン間容量）の影響は第１の実施形態では打ち消すことはできない。これらの寄生容量は、能動素子（ｖｃｃｓ１、ｖｃｃｓ２）の入出力に帰還をかける積分器を構成させるため、やはり周波数特性を劣化させることになる。本実施形態によれば、第１の実施形態と同様に、能動素子（ｖｃｃｓ１、ｖｃｃｓ２）の入力端子（ｉｎ１、ｉｎ２）と出力端子ｏｕｔ２、ｏｕｔ４の間に存在する寄生容量の影響を打ち消すことができる。尚、電界効果トランジスタの場合、ゲート−ドレイン間容量はゲート−ソース間容量の１／１０程度である。
【００４２】
（変形例２−１）図１５は、図１４の能動素子（ｖｃｃｓ１，ｖｃｃｓ２）をバイポーラトランジスタで構成した場合の変形例２−１に係るインピーダンス変換回路の回路図である。キャパシタＣ３およびＣ４の値は、トランジスタＱ１、Ｑ２の寄生容量（主にベース−コレクタ間容量）とほぼ等しくするのが望ましい。
【００４３】
（変形例２−２）図１６は、図１５に示したインピーダンス変換回路について、さらに、容量素子（Ｃ３，Ｃ４）をｐｎ接合ダイオード（Ｄ３，Ｄ４）に置き換えた場合の変形例２−２に係るインピーダンス変換回路の回路図である。
【００４４】
（変形例２−３）図１７は、図１４の能動素子（ｖｃｃｓ１，ｖｃｃｓ２）をＭＩＳトランジスタ（ｍｅｔａｌ ｉｎｓｕｌａｔｏｒ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）で構成した場合の変形例２−３に係るインピーダンス変換回路の回路図である。本変形例では、ＭＩＳ型トランジスタとして、ＭＯＳトランジスタ（ＭＯＳＦＥＴ）を用いた。Ｃ３およびＣ４の値は、トランジスタＭ１、Ｍ２の寄生容量（主にゲート−ソース間容量）とほぼ等しくするのが望ましい。
【００４５】
（変形例２−４）図１８は、図１７に示したインピーダンス変換回路について、さらに、容量素子（Ｃ３，Ｃ４）をＭＩＳトランジスタに置き換えた場合の変形例２−４に係るインピーダンス変換回路の回路図である。Ｍ１、Ｍ２と同様な構造のＭＩＳトランジスタ（Ｍ５，Ｍ６）のドレイン又はソースの一方を外したものをＣ３、Ｃ４の代わりに用いても、ゲート寄生容量の影響を低減することができる。尚、前述の「同様な構造」とは、ゲート絶縁膜の材質及び厚さが実質的に同じということである。
【００４６】
（変形例２−５）図１９は、図１４に示したインピーダンス変換回路について、さらに、図１で説明した容量素子（Ｃ１，Ｃ２）を追加した場合の変形例２−５に係るインピーダンス変換回路の回路図である。本変形例によれば、第１及び第２の実施形態それぞれで問題となっていた能動素子（ｖｃｃｓ１、ｖｃｃｓ２）に付帯する寄生容量を打ち消すことができ、インピーダンス変換回路のさらなる周波数特性の改善効果が期待できる。
【００４７】
（他の実施形態）以上、本発明の第１乃至第２の実施形態及びその変形例について説明したが、本発明は上述した記載の限定されるものではない。例えば、図１８のトランジスタＭ５，Ｍ６を図６のトランジスタＭ３，Ｍ４に置き換えてもよく、容量素子（Ｃ１〜Ｃ４）は固定キャパシタではなく、可変キャパシタであってもよい。
【００４８】
【発明の効果】
以上説明したように、本発明によれば、数１００ＭＨｚ以上の高周波でも良好な周波数特性を維持できるインピーダンス変換回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るインピーダンス変換回路の回路図。
【図２】変形例１−１に係るインピーダンス変換回路の回路図。
【図３】変形例１−２に係るインピーダンス変換回路の回路図。
【図４】変形例１−３に係るインピーダンス変換回路の回路図。
【図５】変形例１−４に係るインピーダンス変換回路の回路図。
【図６】図５のインピーダンス変換回路を適用した第１のトランスコンダクタの回路図。
【図７】図６又は図２３の回路の出力端子Ｉｏｕｔに出力容量（ＣＬ）を対接地（Ｖｓｓ）で接続して構成した積分器の回路図。
【図８】図７に示した積分器のシミュレーション結果のボード線図。
【図９】図５のインピーダンス変換回路を適用した第２のトランスコンダクタの回路図。
【図１０】図９で示した第２のトランスコンダクタを用いた９次の低域通過フィルタの回路図。
【図１１】図１０の場合の周波数と利得の特性を比較したグラフ。
【図１２】図５のインピーダンス変換回路を用いた演算増幅器の回路図。
【図１３】図１２の演算増幅器の利得と位相特性の結果を示す特性図。
【図１４】本発明の第２の実施形態に係るインピーダンス変換回路の回路図。
【図１５】図１４の変形例２−１に係るインピーダンス変換回路の回路図。
【図１６】図１４の変形例２−２に係るインピーダンス変換回路の回路図。
【図１７】図１４の変形例２−３に係るインピーダンス変換回路の回路図。
【図１８】図１４の変形例２−４に係るインピーダンス変換回路の回路図。
【図１９】図１４の変形例２−５に係るインピーダンス変換回路の回路図。
【図２０】従来のカスコード回路の回路図。
【図２１】従来のレギュレーティッド・カスコード回路（ＲＧＣ回路）の回路図。
【図２２】図２１の動作を説明する等価回路図。
【図２３】従来のインピーダンス変換回路を適用したトランスコンダクタの回路図。
【符号の説明】
ｖｃｃｓ１，ｖｃｃｓ２ 第１及び第２能動素子
ｉｎ１，ｉｎ２ 制御端
ｏｕｔ１，ｏｕｔ３ 第１出力端
ｏｕｔ２，ｏｕｔ４ 第２出力端
Ａ１，Ａ２ 反転増幅器（オペアンプ）
Ｑ１，Ｑ２，Ｑ３，Ｑ４ バイポーラトランジスタ
Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６ ＭＯＳトランジスタ
Ｉｉｎ＋ 第１入力端子
Ｉｉｎ− 第２入力端子
Ｉｏｕｔ＋ 第１出力端子
Ｉｏｕｔ− 第２出力端子
Ｃ１，Ｃ２，Ｃ３，Ｃ４ 第１，第２，第３及び第４容量素子
Ｄ１，Ｄ２ ダイオード
Ｖｃｏｎｔ 直流電圧制御端子
Ｃｐ 寄生容量
Ｇｅｑ トランジスタの等価回路
ｇｍ トランスコンダクタンス
Ｖｄｄ 電源端子
Ｖｓｓ 接地端子
Ｖｉｎ，Ｖｉｎ＋，Ｖｉｎ− 信号入力端子
Ｖｂｉａｓ バイアス端子
Ｉｏｕｔ，Ｖｏｕｔ 出力端子
Ｉ１，Ｉ２ 定電流源
ＮＱ１，ＮＱ２ バイポーラトランジスタＱ１、Ｑ２のベースに接続されるノード
ＮＭ１，ＮＭ２ ＭＯＳトランジスタＭ１、Ｍ２のゲートに接続されるノード
ＮＭ３，ＮＭ４ ＭＯＳトランジスタＭ１、Ｍ２のソースに接続されるノード
Ｇ１〜Ｇ１８ トランスコンダクタ
【発明の属する技術分野】
本発明は、集積回路上に構成されたアンプ等に用いるインピーダンス変換回路に関し、インピーダンス変換回路の周波数特性の改善に関するものである。
【０００２】
【従来の技術】
近年、機器に内蔵される半導体回路の集積化がますます進んでいる。中でも信号処理を行う部分は集積回路の微細化や高速化が進んだためデジタル化が進んできた。しかしデジタル処理では困難で、アナログ回路による処理が行なわれている回路ブロックも存在する。アナログ回路で信号処理が行なわれている回路ブロックの一つとして、必要な帯域の信号成分を周波数領域で選択するフィルタ回路がある。
【０００３】
従来アクティブフィルタとして実用化されたものは帯域が数１００ｋＨｚ〜数ＭＨｚ程度であったのに対して、広帯域通信用やハードディスク等のリードチャネル用では更に１００倍広い帯域（数１００ＭＨｚ程度）が要求される。それに応じフィルタに用いるトランスコンダクタ（電圧−電流変換器）自身の周波数特性も厳しいものが必要になってくる。フィルタに用いるトランスコンダクタの周波数特性が悪いと所望のフィルタの伝達特性を実現出来なくなり、正常な受信が行えなくなる。例えば高次のフィルタを構成する為には、トランスコンダクタを用いた積分器の利得が１になる時の位相が−９０度からずれていると、これがフィルタの周波数特性に大きな影響を与えてしまう。
【０００４】
フィルタを構成するトランスコンダクタやアンプの広帯域化への要求が強まる一方で、消費電流を抑える要求も存在する。
【０００５】
積分器のロスを少なくする為、トランスコンダクタの出力抵抗を上げる目的で、またアンプの利得を稼ぐ目的でカスコード接続が古くから用いられてきた。図２０は、従来のカスコード回路の回路図である。図２０（ａ）は増幅素子がバイポーラトランジスタ（Ｑ１，Ｑ２）の場合、図２０（ｂ）は増幅素子が電界効果トランジスタ（Ｍ１，Ｍ２）の場合である。このカスコード接続は、エミッタまたはソース接地の増幅回路（Ｑ１またはＭ１）のコレクタまたはドレイン側にベース接地またはゲート接地の増幅回路（Ｑ２またはＭ２）を直列に接続し、ベース接地またはゲート接地増幅回路の特徴である低入力インピーダンスかつ高出力インピーダンスな特性を積極的に利用したものである。信号出力はベース接地またはゲート接地増幅回路（Ｑ２またはＭ２）の、コレクタまたはドレイン側のノード（Ｉｏｕｔ）から取り出す訳で、非常に大きな出力インピーダンスを実現できる。つまりトランスコンダクタの出力抵抗が高くでき、アンプに用いれば高利得を実現できる。尚、図中の矢印は、電流の流れる向きを表す。
【０００６】
さらに高い出力インピーダンスを確保できる手法として、Ｋ．ＢＵＬＴ ｅｔ．ａｌ．， Ａｎａｌｏｇ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｖｏｌ．１ Ｎｏ．２ ｐｐ．１１９−１３５，１９９１等で紹介されている、図２１に示すようなオペアンプと帰還技術を用いたレギュレーティッド・カスコード回路（Ｒｅｇｕｒａｔｅｄ Ｃａｓｃｏｄｅ Ｃｉｒｃｕｉｔ： 以下ＲＧＣ回路）と呼ばれるインピーダンス変換回路がある。
【０００７】
ＲＧＣ回路の出力インピーダンスは、図２０のカスコード回路に比べて、およそ１＋Ａ倍（Ａ：オペアンプのＤＣ利得）高くする事ができる。しかし数１００ＭＨｚ以上の高周波では、ＲＧＣ回路に用いているトランジスタ（Ｑ１またはＭ１）のベース・エミッタ間またはゲート・ソース間の寄生容量（Ｃｐ）が無視できなくなる。これらの寄生容量により図２２に示すように、オペアンプ（Ａ）と寄生容量（Ｃｐ）で積分器を構成した形となる。
【０００８】
図２２の回路の周波数特性を考えてみる。カスコードトランジスタ（Ｍ１）につく寄生容量として幾つか考えられるが、周波数特性に主に利き、値が最も大きい寄生容量であるゲート−ソース間容量（Ｃｐ）についてのみ考えた。また簡単のため、オペアンプは電圧利得（−Ａ）の理想アンプとし、トランジスタ（Ｍ１）の出力抵抗が十分大きいものとした。入力端子に流れる信号電流（Ｉｉｎ）に対する出力端子に流れる信号電流（Ｉｏｕｔ）の比で表されるＲＧＣ回路の伝達関数をキルヒホッフ電流則等から求めると、
Ｉｏｕｔ／Ｉｉｎ ＝ ｇｍ／（ｇｍ＋ｓＣｐ） ｓ＝ｊ２πｆ （１）
と表される。ここで、ｇｍはカスコードトランジスタＭ１の相互コンダクタンス（出力電流／入力電圧）を表す。これは、高域周波数を遮断する１次の低域通過フィルタと同じような性質を示し、信号Ｉｉｎの周波数を上げていってＩｏｕｔ／Ｉｉｎの大きさで表される信号利得が、ｇｍ／（２πＣｐ）で表される周波数を境に減衰していく。同時にＩｉｎに対するＩｏｕｔの信号の位相の遅れは周波数が上がっていくにつれ遅れ始め、ｇｍ／（２πＣｐ）なる周波数に呼応して、位相が遅れ始める周波数がシフトする。
【０００９】
【発明が解決しようとする課題】
本発明の目的は、数１００ＭＨｚ以上の高周波でも良好な周波数特性を維持できるインピーダンス変換回路を提供することである。
【００１０】
【課題を解決するための手段】
第１の発明は、第１能動素子と、前記第１能動素子の出力端が入力端子に接続され、かつ、前記第１能動素子の制御端が出力端子に接続された第１反転増幅回路と、第２能動素子と、前記第２能動素子の出力端が入力端子に接続され、かつ、前記第２能動素子の制御端が出力端子に接続された第２反転増幅回路と、前記第１能動素子の制御端と前記第２能動素子の出力端との間に接続された第１容量素子と、前記第２能動素子の制御端と前記第１能動素子の出力端との間に接続された第２容量素子を備えるインピーダンス変換回路である。
【００１１】
第２の発明は、前記第１及び第２能動素子が第１及び第２バイポーラトランジスタであることを特徴とする第１の発明記載のインピーダンス変換回路である。
【００１２】
第３の発明は、前記第１及び第２容量素子がダイオードであることを特徴とする第１の発明記載のインピーダンス変換回路である。
【００１３】
第４の発明は、前記第１及び第２能動素子が第１及び第２電界効果トランジスタであることを特徴とする第１の発明記載のインピーダンス変換回路である。
【００１４】
第５の発明は、前記第１及び第２容量素子がドレインとソースを短絡した第３及び第４電界効果トランジスタであることを特徴とする第４の発明記載のインピーダンス変換回路である。
【００１５】
第６の発明は、前記第３及び第４電界効果トランジスタのゲート面積の大きさが、前記第１及び第２電界効果トランジスタのゲート面積の大きさに比べほぼ２／３であることを特徴とする第５の発明記載のインピーダンス変換回路である。
【００１６】
第７の発明は、前記第１及び第２容量素子がドレイン又はソースの一方が開放されている第５及び第６電界効果トランジスタであることを特徴とする第４の発明記載のインピーダンス変換回路である。
【００１７】
第８の発明は、第１能動素子と、前記第１能動素子の第１出力端が入力端子に接続され、かつ、前記第１能動素子の制御端が出力端子に接続された第１反転増幅回路と、第２能動素子と、前記第２能動素子の第１出力端が入力端子に接続され、かつ、前記第２能動素子の制御端が出力端子に接続された第２反転増幅回路と、前記第１能動素子の制御端と前記第２能動素子の第２出力端との間に接続された第３容量素子と、前記第２能動素子の制御端と前記第１能動素子の第２出力端との間に接続された第４容量素子を備えるインピーダンス変換回路である。
【００１８】
第９の発明は、制御端（ｉｎ１）に印加される信号により第１出力端（ｏｕｔ１）と第２出力端（ｏｕｔ２）との間に流れる電流を制御する第１能動素子（ｖｃｓｓ１）と、前記第１能動素子の第１出力端（ｏｕｔ１）が入力端子に接続され、かつ、前記第１能動素子の制御端（ｉｎ１）が出力端子に接続された第１反転増幅回路（Ａ１）と、制御端（ｉｎ２）に印加される信号により第１出力端（ｏｕｔ３）と第２出力端（ｏｕｔ４）との間に流れる電流を制御する第２能動素子（ｖｃｃｓ２）と、前記第２能動素子の第１出力端（ｏｕｔ３）が入力端子に接続され、かつ、前記第２能動素子の制御端（ｉｎ２）が出力端子に接続された第２反転増幅回路（Ａ２）と、前記第１能動素子の制御端（ｉｎ１）と前記第２能動素子の第１出力端（ｏｕｔ３）との間に接続された第１容量素子（Ｃ１）と、前記第２能動素子の制御端（ｉｎ２）と前記第１能動素子の第１出力端（ｏｕｔ１）との間に接続された第２容量素子（Ｃ２）を備え、前記第１能動素子の第２出力端（ｏｕｔ２）が第１出力端子（Ｉｏｕｔ＋）に接続され、前記第２能動素子の第２出力端（ｏｕｔ４）が第２出力端子（Ｉｏｕｔ−）に接続され、前記第１能動素子の第１出力端（ｏｕｔ１）が第１入力端子（Ｉｉｎ＋）に接続され、前記第２能動素子の第１出力端（ｏｕｔ３）が第２入力端子（Ｉｉｎ−）に接続され、前記第１入力端子（Ｉｉｎ＋）と前記第２入力端子（Ｉｉｎ−）に印加される信号の極性が反転していることを特徴とするインピーダンス変換回路である。
【００１９】
第１０の発明は、制御端（ｉｎ１）に印加される信号により第１出力端（ｏｕｔ１）と第２出力端（ｏｕｔ２）との間に流れる電流を制御する第１能動素子（ｖｃｓｓ１）と、前記第１能動素子の第１出力端（ｏｕｔ１）が入力端子に接続され、かつ、前記第１能動素子の制御端（ｉｎ１）が出力端子に接続された第１反転増幅回路（Ａ１）と、制御端（ｉｎ２）に印加される信号より第１出力端（ｏｕｔ３）と第２出力端（ｏｕｔ４）との間に流れる電流を制御する第２能動素子（ｖｃｃｓ２）と、前記第２能動素子の前記第１出力端（ｏｕｔ３）が入力端子に接続され、かつ、前記第２能動素子の制御端（ｉｎ２）が出力端子に接続された第２反転増幅回路（Ａ２）と、前記第１能動素子の制御端（ｉｎ１）と前記第２能動素子の第２出力端（ｏｕｔ４）との間に接続された第３容量素子（Ｃ３）と、前記第２能動素子の制御端（ｉｎ２）と前記第１能動素子の第２出力端（ｏｕｔ２）との間に接続された第４容量素子（Ｃ４）を備え、前記第１能動素子の第２出力端（ｏｕｔ２）が第１出力端子（Ｉｏｕｔ＋）に接続され、前記第２能動素子の第２出力端（ｏｕｔ４）が第２出力端子（Ｉｏｕｔ−）に接続され、前記第１能動素子の第１出力端（ｏｕｔ１）が第１入力端子（Ｉｉｎ＋）に接続され、前記第２能動素子の第１出力端（ｏｕｔ３）が第２入力端子（Ｉｉｎ−）に接続され、前記第１入力端子（Ｉｉｎ＋）と前記第２入力端子（Ｉｉｎ−）に印加される信号の極性が反転していることを特徴とするインピーダンス変換回路である。
【００２０】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施形態について説明する。尚、配線（図中の実線）が交わっており、かつ、黒丸印が記載された箇所は電気的に接続されている。配線が交わっているが、黒丸印が記載されていない箇所は電気的に接続されていない。
【００２１】
（第１の実施形態）図１は、本発明の第１の実施形態に係るインピーダンス変換回路の回路図である。回路基板としては、シリコン基板を用いた。増幅素子である第１及び第２能動素子（ｖｃｃｓ１，ｖｃｃｓ２）の第１出力端（ｏｕｔ１，ｏｕｔ３）から能動素子（ｖｃｃｓ１，ｖｃｃｓ２）の第２出力端（ｏｕｔ２，ｏｕｔ４）へ信号電流がそれぞれ流れる。この２つの能動素子（ｖｃｃｓ１，ｖｃｃｓ２）に流れる信号電流の極性は互いに異なる、すなわち、位相がπずれている。能動素子（ｖｃｃｓ１，ｖｃｃｓ２）の第１出力端（ｏｕｔ１，ｏｕｔ３）には電圧利得を有する反転増幅手段（Ａ１，Ａ２）の入力端子がそれぞれ接続されている。反転増幅手段（Ａ１，Ａ２）の出力端子はそれぞれｖｃｃｓ１、ｖｃｃｓ２の制御端（ｉｎ１，ｉｎ２）に接続されている。以上説明した接続により、ｖｃｃｓ１とＡ１、ｖｃｃｓ２とＡ２のそれぞれで帰還ループが構成されており、能動素子（ｖｃｃｓ１，ｖｃｃｓ２）の第１出力端（ｏｕｔ１，ｏｕｔ３）の電圧が、図１のインピーダンス変換回路の第１及び第２入力端子（Ｉｉｎ＋，Ｉｉｎ−）から入力される信号電流の変動にほとんど影響を受けないでほぼ一定の電圧を維持することができる。尚、第１及び第２入力端子（Ｉｉｎ＋，Ｉｉｎ−）から入力される信号電流は、極性は異なるが、大きさは実質的に同じである。
【００２２】
能動素子（ｖｃｃｓ１，ｖｃｃｓ２）は後述する図２〜図５に示されるように単体のトランジスタで構成するのが一般的である。能動素子（ｖｃｃｓ１，ｖｃｃｓ２）を構成するトランジスタの寄生容量（具体的には図２２のＣｐのようにベース−エミッタ間容量やゲート−ソース間容量）と反転増幅手段（Ａ１，Ａ２）とで積分器を構成する形となり、ＲＧＣ回路の周波数特性が劣化することは従来技術のなかで説明した通りである。
【００２３】
それに対し、本実施形態では、寄生容量と同程度の容量を有する第１及び第２容量素子（Ｃ１，Ｃ２）を能動素子（ｖｃｃｓ１，ｖｃｃｓ２）の制御端（ｉｎ１，ｉｎ２）とお互い反対側の能動素子（ｖｃｃｓ２，ｖｃｃｓ１）の第１出力端（ｏｕｔ３，ｏｕｔ１）の間に接続する。すると、能動素子（ｖｃｃｓ１）の第１出力端（ｏｕｔ１）から能動素子（ｖｃｃｓ１）の制御端（ｉｎ１）へ寄生容量を介して流れる電流とインピーダンス変換回路の第１入力端子（Ｉｉｎ−）から能動素子（ｖｃｃｓ１）の制御端（ｉｎ１）へ容量素子（Ｃ１）を介して流れる電流は極性が逆でかつほぼ等しくなるので、お互い打消しあう。同様に、能動素子（ｖｃｃｓ２）の第１出力端（ｏｕｔ３）から能動素子（ｖｃｃｓ２）の制御端（ｉｎ２）へ寄生容量を介して流れる電流とインピーダンス変換回路の第１入力端子（Ｉｉｎ＋）から能動素子（ｖｃｃｓ２）の制御端（ｉｎ２）へ容量素子（Ｃ２）を介して流れる電流は極性が逆でかつ大きさがほぼ等しくなるので、お互い打消しあう。つまり、数１００ＭＨｚ以上の高周波では、従来、寄生容量Ｃｐによって、オペアンプを通らず増幅されない電流がトランジスタの制御端（ｉｎ１，ｉｎ２）に流れてしまい、インピーダンス変換回路の高周波特性が劣化してしまうという問題点があった。しかし、本実施形態によれば、寄生容量Ｃｐによって流れてしまう電流と極性が逆でかつ大きさがほぼ等しい電流をトランジスタの制御端（ｉｎ１，ｉｎ２）に流すことによってお互い打ち消しあわされるので、従来の問題点である、インピーダンス変換回路の入力端子（Ｉｉｎ＋，Ｉｉｎ−）に入力される信号電流（Ｉｉｎ）に対してトランジスタの出力電流（Ｉｏｕｔ）の位相が遅れてしまう、というインピーダンス変換回路の高周波特性の劣化を防ぐことができる。
【００２４】
本実施形態に係るインピーダンス変換回路の周波数特性を（１）式を求めた時と同様の手続きを用いて求めると、
Ｉｏｕｔ／Ｉｉｎ ＝ （１＋Ａ）ｇｍ／（（１＋Ａ）ｇｍ＋２ｓＣｐ） ｓ＝ｊ２πｆ （２）
となり、信号利得が減衰し始める周波数は（１＋Ａ）ｇｍ／（４πＣｐ）となる。ただし、オペアンプ自身の周波数特性を考慮した場合さらに複雑になるが、ここではオペアンプは周波数特性を持たない理想のものとして考えている。尚、式（２）中の“（１＋Ａ）ｇｍ”の“Ａ”はオペアンプの利得を表し、“２ｓＣｐ”の“２”は容量素子（Ｃ１，Ｃ２）の大きさが寄生容量（Ｃｐ）とほぼ等しいことを表している。
【００２５】
つまり、信号利得が減衰し始める、かつ、位相が遅れ始める周波数が従来例のものに比べて（１＋Ａ）／２倍高い周波数まで引き上げることができ、すなわち、従来例より高い周波数まで位相の遅れの少ないインピーダンス変換回路を実現することができる。
【００２６】
（変形例１−１）図２は、図１の能動素子（ｖｃｃｓ１，ｖｃｃｓ２）をバイポーラトランジスタで構成した場合の変形例１−１に係るインピーダンス変換回路の回路図である。キャパシタＣ１およびＣ２の値は、トランジスタＱ１、Ｑ２の寄生容量（主にベース−エミッタ間容量）とほぼ等しくするのが望ましい。
【００２７】
（変形例１−２）図３は、図２に示したインピーダンス変換回路について、さらに、容量素子（Ｃ１，Ｃ２）をｐｎ接合ダイオード（Ｄ１、Ｄ２）に置き換えた場合の変形例１−２に係るインピーダンス変換回路の回路図である。誘電体を利用したＭＩＭキャパシタの容量の代わりにｐｎ接合ダイオードの容量を利用しても、寄生容量の影響を低減することができる。また、図３ではダイオードを用いているが、Ｑ１、Ｑ２と同様のトランジスタをダイオード接続したものを用いてもよい。Ｄ１、Ｄ２と並列に容量を接続してもよい。
【００２８】
（変形例１−３）図４は、図１の能動素子（ｖｃｃｓ１，ｖｃｃｓ２）をＭＩＳ型電界効果トランジスタ（ＭＩＳトランジスタ；ｍｅｔａｌ ｉｎｓｕｌａｔｏｒ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）で構成した場合の変形例１−３に係るインピーダンス変換回路の回路図である。本変形例では、ＭＩＳトランジスタとして、ＭＯＳトランジスタ（ＭＯＳＦＥＴ）を用いた。Ｃ１およびＣ２の値は、トランジスタＭ１、Ｍ２の寄生容量（主にゲート−ソース間容量）とほぼ等しくするのが望ましい。また、ＭＯＳトランジスタは、シリコンバルク基板に設けられていても良いし、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板に設けられていても良い。
【００２９】
（変形例１−４）図５は、図４に示したインピーダンス変換回路について、さらに、容量素子（Ｃ１，Ｃ２）をＭＩＳトランジスタに置き換えた場合の変形例１−４に係るインピーダンス変換回路の回路図である。Ｍ１、Ｍ２と同様な構造のＭＩＳトランジスタのドレインとソースを短絡したものをＣ１、Ｃ２の代わりに用いる事によっても、ゲート寄生容量の影響を低減することができる。尚、前述の「同様な構造」とは、ゲート絶縁膜の材質及び厚さが実質的に同じということである。
【００３０】
ドレイン電極−ソース電極間が短絡されているＭＩＳトランジスタ（Ｍ３，Ｍ４）のゲート電極と反転層チャネル間に生じる容量は、同一のゲート電極面積とゲート電極−ソース電極間電圧の下で、かつ飽和領域で動作しているゲート−ソース間容量に比べて、およそ１．５倍程度になる。したがってＭ３、Ｍ４の容量値をＭ１、Ｍ２の寄生容量と同様の容量値に設定するためには、Ｍ３、Ｍ４の寄生容量を左右するゲート面積の比（ゲート幅×ゲート長）をＭ１、Ｍ２のゲート面積に比べてほぼ２／３になるように設計するのが望ましい。
【００３１】
本変形例によれば、Ｃ１、Ｃ２の値を決定するためにＭ１、Ｍ２の寄生容量を見積もる必要が無く、設計が容易になる。また、Ｍ１，Ｍ２の寄生容量は温度によっても変動するが、同様な構造のトランジスタをＭ３，Ｍ４に用いているので、温度変動や素子ばらつき等による寄生容量の変動の影響を受けにくくなる。
【００３２】
図６は、図５のインピーダンス変換回路をトランスコンダクタに適用した場合の第１のトランスコンダクタの回路図である。Ｖｉｎ＋とＶｉｎ−は第１のトランスコンダクタの差動電圧入力端子に相当し、Ｖｉｎ＋とＶｉｎ−から差動の信号を入力すると、Ｍ５、Ｍ６のドレインには互いに逆相の信号電流Ｉｄが流れる。Ｍ５を流れるドレイン電流Ｉｄは、ＲＧＣ回路のトランジスタＭ１をそのまま流れ、カレントミラー（Ｃｕｒｒｅｎｔ Ｍｉｒｒｏｒ）を介して出力端子Ｉｏｕｔ側にコピーされる。またＭ２を介して流れるＭ６のドレイン電流Ｉｄ’も出力端子Ｉｏｕｔ側に流れ、出力端子からは、Ｍ５とＭ６のドレイン電流の差分の電流（Ｉｄ−Ｉｄ’）を取り出すことが出来る。トランスコンダクタは、高い入力抵抗と高い出力抵抗を持つものが理想的である。ＲＧＣ回路の出力抵抗は、図２０のようなサブアンプを使わないカスコードアンプに比べ、非常に大きな値を確保できるため、カレントミラー回路の出力抵抗が十分大きければ、高い出力抵抗を確保することが出来る。また、図２３は、従来のインピーダンス変換回路をトランスコンダクタに適用した場合である。
【００３３】
図７は、図６又は図２３の回路の出力端子Ｉｏｕｔに出力容量（ＣＬ）を対接地（Ｖｓｓ）で接続して構成した積分器の回路図である。
【００３４】
図８は、図７に示した積分器のシミュレーション結果のボード線図を示す。このボード線図は、Ｖｉｎ＋とＶｉｎ−端子から差動で信号電圧を入力して出力端子Ｉｏｕｔの端子電圧の周波数特性を見たもので、理想的には広い周波数にわたって利得が−２０ｄＢ／ｄｅｃ．（“／ｄｅｃ．”とはｐｅｒ ｄｅｃａｄｅ；横軸１０倍当たりの意味である）の単調減少で、位相は−９０度を保たれているのが望ましい。積分器のため、位相の遅れの基準は−９０度になるからである。図８（ａ）の利得特性図を見る限り、本実施形態の回路（図６；ｐｒｏｐｏｓａｌ）及び従来の回路（図２３；ｃｏｎｖｅｎｔｉｏｎａｌ）はほとんど変わらないが、図８（ｂ）の位相特性図を比較すると、従来の回路（図２３；ｃｏｎｖｅｎｔｉｏｎａｌ）は１００ＭＨｚを越えた辺りから大きく位相の遅れが生じているのが分かる。従来の回路（図２３；ｃｏｎｖｅｎｔｉｏｎａｌ）では１ＧＨｚに達しないうちに位相が−１００度を越えているのに対し、本実施形態の回路（図６；ｐｒｏｐｏｓａｌ）は、穏やかに位相がシフトし、１０ＧＨｚに達しても位相が−９３度程度である。従来の回路（図２３；ｃｏｎｖｅｎｔｉｏｎａｌ）では−９０度から１％遅れる周波数が７５ＭＨｚなのに対して、本実施形態の回路（図６；ｐｒｏｐｏｓａｌ）では１．９５ＧＨｚにまで改善していることがわかる。
【００３５】
尚、本シュミレーションでは、オペアンプの電圧利得Ａは５００倍、トランジスタＭ１，Ｍ２のゲートサイズが幅１００μｍ、長さ０．５μｍ、ゲート酸化膜の厚さ１５０Åのもので、ゲート−ソース間寄生容量がおよそ２００ｆＦ程度と設定した。
【００３６】
図９は、図５のインピーダンス変換回路を適用した第２のトランスコンダクタ回路である。図６の第１のトランスコンダクタと異なる点は、カレントミラーの代わりに定電流源をつなぎ、そのまま差動で出力を取り出している点である。図９中のＣＭＦＢは、コモンモードフィードバック回路で、２つの出力端子の電圧平均を検出し、トランスコンダクタの出力端子の動作点電圧が所定の動作点電圧になるように電流源の電流値を調節している。
【００３７】
図１０は、図９の第２のトランスコンダクタ回路で、９次の低域通過フィルタ（０．０１ｄＢリプルのチェビシェフ）を構成した場合の回路図である。Ｇ１〜Ｇ１８が第２のトランスコンダクタである。図９の出力には、同じ大きさの逆相の信号電流が流れることになる。トランスコンダクタンス値の決まり方などの基本的な動作は、図６の場合と同じである。
【００３８】
図１１は、図１０に示した９次の低域通過フィルタの周波数と利得の特性を比較したグラフである。図中のｐｒｏｐｏｓａｌが図９に示した第２のトランスコンダクタを用いた場合であり、図中のｃｏｎｖｅｎｔｉｏｎａｌは従来例として、図９のＭ３，Ｍ４を取り除いたものである。ｃｏｎｖｅｎｔｉｏｎａｌでは、カットオフ周波数付近で１ｄＢ近いピークが出ている。このようなカットオフ周波数付近でのピークは、信号の歪を増加させるだけでなく、フィルタとしての群遅延特性も悪化させるため、望ましくない。それに対して、ｐｒｏｐｏｓａｌでは通過帯域は平坦（帯域内リプル０．１ｄＢ以下）となり、第１の実施形態の効果が現れているのが分かる。
【００３９】
図１２は、図５で説明したインピーダンス変換回路を、利得段が１段でフォールディッド・カスコード構成の演算増幅器に適用した場合の演算増幅器の回路図である。ここでは、ＭＯＳトランジスタで構成したインピーダンス変換回路を用いて示しているが、バイポーラトランジスタについても同様に適用できる。利得の大きい演算増幅器を実現するためには、利得段の（図１２ではＭ５、Ｍ６のコモンソース差動対）出力インピーダンスを出来る限り高く取れる方が望ましい。そこで利得段の出力（図１２のＮＭ３，ＮＭ４）をインピーダンス変換回路を介して出力端子Ｖｏｕｔに接続している。ここでは入力の利得段のトランジスタのコモン動作電圧範囲を広げるため、図６のように縦積み構成を取らず、入力段のドレイン側を定電流源を介して折り返した構成を取っている。
【００４０】
図１３は、図１２の演算増幅器の利得と位相特性の結果を示す特性図である。ｐｒｏｐｏｓａｌは図１２の演算増幅器の場合であり、ｃｏｎｖｅｎｔｉｏｎａｌは図１２の演算増幅器のＭ３，Ｍ４を取り除いた場合である。図１３（ａ）より、利得が０ｄＢになる周波数は、ほぼ同じである。この時の位相は図１３（ｂ）より、ｃｏｎｖｅｎｔｉｏｎａｌは−９０度から５．５度遅れているのに対して、ｐｒｏｐｏｓａｌは０．９度程度、即ち１％の遅れに収まっているのがわかる。つまり、帰還をかけて動作させた時の安定度の点で本実施形態を用いた方が有利であることがこの結果から分かる。
【００４１】
（第２の実施形態）図１４は、本発明の第２の実施形態に係るインピーダンス変換回路の回路図である。容量素子（Ｃ３、Ｃ４）を除く回路の動作についての説明は、図１を用いて説明した第１の実施形態と同じなので省略する。容量素子（Ｃ３、Ｃ４）の接続が、能動素子（ｖｃｃｓ１、ｖｃｃｓ２）の第２の出力端子（ｏｕｔ２，ｏｕｔ４）側に接続されている点が図１と異なる点である。第１の実施形態では、能動素子（ｖｃｃｓ１、ｖｃｃｓ２）の入力端子（ｉｎ１、ｉｎ２）と出力端子（ｏｕｔ１、ｏｕｔ３）の間に存在する寄生容量の影響を打ち消した。しかし、能動素子（ｖｃｃｓ１、ｖｃｃｓ２）の入力端子（ｉｎ１、ｉｎ２）と出力端子（ｏｕｔ２、ｏｕｔ４）の間に存在する寄生容量（具体的にはベース−コレクタ間容量やゲート−ドレイン間容量）の影響は第１の実施形態では打ち消すことはできない。これらの寄生容量は、能動素子（ｖｃｃｓ１、ｖｃｃｓ２）の入出力に帰還をかける積分器を構成させるため、やはり周波数特性を劣化させることになる。本実施形態によれば、第１の実施形態と同様に、能動素子（ｖｃｃｓ１、ｖｃｃｓ２）の入力端子（ｉｎ１、ｉｎ２）と出力端子ｏｕｔ２、ｏｕｔ４の間に存在する寄生容量の影響を打ち消すことができる。尚、電界効果トランジスタの場合、ゲート−ドレイン間容量はゲート−ソース間容量の１／１０程度である。
【００４２】
（変形例２−１）図１５は、図１４の能動素子（ｖｃｃｓ１，ｖｃｃｓ２）をバイポーラトランジスタで構成した場合の変形例２−１に係るインピーダンス変換回路の回路図である。キャパシタＣ３およびＣ４の値は、トランジスタＱ１、Ｑ２の寄生容量（主にベース−コレクタ間容量）とほぼ等しくするのが望ましい。
【００４３】
（変形例２−２）図１６は、図１５に示したインピーダンス変換回路について、さらに、容量素子（Ｃ３，Ｃ４）をｐｎ接合ダイオード（Ｄ３，Ｄ４）に置き換えた場合の変形例２−２に係るインピーダンス変換回路の回路図である。
【００４４】
（変形例２−３）図１７は、図１４の能動素子（ｖｃｃｓ１，ｖｃｃｓ２）をＭＩＳトランジスタ（ｍｅｔａｌ ｉｎｓｕｌａｔｏｒ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）で構成した場合の変形例２−３に係るインピーダンス変換回路の回路図である。本変形例では、ＭＩＳ型トランジスタとして、ＭＯＳトランジスタ（ＭＯＳＦＥＴ）を用いた。Ｃ３およびＣ４の値は、トランジスタＭ１、Ｍ２の寄生容量（主にゲート−ソース間容量）とほぼ等しくするのが望ましい。
【００４５】
（変形例２−４）図１８は、図１７に示したインピーダンス変換回路について、さらに、容量素子（Ｃ３，Ｃ４）をＭＩＳトランジスタに置き換えた場合の変形例２−４に係るインピーダンス変換回路の回路図である。Ｍ１、Ｍ２と同様な構造のＭＩＳトランジスタ（Ｍ５，Ｍ６）のドレイン又はソースの一方を外したものをＣ３、Ｃ４の代わりに用いても、ゲート寄生容量の影響を低減することができる。尚、前述の「同様な構造」とは、ゲート絶縁膜の材質及び厚さが実質的に同じということである。
【００４６】
（変形例２−５）図１９は、図１４に示したインピーダンス変換回路について、さらに、図１で説明した容量素子（Ｃ１，Ｃ２）を追加した場合の変形例２−５に係るインピーダンス変換回路の回路図である。本変形例によれば、第１及び第２の実施形態それぞれで問題となっていた能動素子（ｖｃｃｓ１、ｖｃｃｓ２）に付帯する寄生容量を打ち消すことができ、インピーダンス変換回路のさらなる周波数特性の改善効果が期待できる。
【００４７】
（他の実施形態）以上、本発明の第１乃至第２の実施形態及びその変形例について説明したが、本発明は上述した記載の限定されるものではない。例えば、図１８のトランジスタＭ５，Ｍ６を図６のトランジスタＭ３，Ｍ４に置き換えてもよく、容量素子（Ｃ１〜Ｃ４）は固定キャパシタではなく、可変キャパシタであってもよい。
【００４８】
【発明の効果】
以上説明したように、本発明によれば、数１００ＭＨｚ以上の高周波でも良好な周波数特性を維持できるインピーダンス変換回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るインピーダンス変換回路の回路図。
【図２】変形例１−１に係るインピーダンス変換回路の回路図。
【図３】変形例１−２に係るインピーダンス変換回路の回路図。
【図４】変形例１−３に係るインピーダンス変換回路の回路図。
【図５】変形例１−４に係るインピーダンス変換回路の回路図。
【図６】図５のインピーダンス変換回路を適用した第１のトランスコンダクタの回路図。
【図７】図６又は図２３の回路の出力端子Ｉｏｕｔに出力容量（ＣＬ）を対接地（Ｖｓｓ）で接続して構成した積分器の回路図。
【図８】図７に示した積分器のシミュレーション結果のボード線図。
【図９】図５のインピーダンス変換回路を適用した第２のトランスコンダクタの回路図。
【図１０】図９で示した第２のトランスコンダクタを用いた９次の低域通過フィルタの回路図。
【図１１】図１０の場合の周波数と利得の特性を比較したグラフ。
【図１２】図５のインピーダンス変換回路を用いた演算増幅器の回路図。
【図１３】図１２の演算増幅器の利得と位相特性の結果を示す特性図。
【図１４】本発明の第２の実施形態に係るインピーダンス変換回路の回路図。
【図１５】図１４の変形例２−１に係るインピーダンス変換回路の回路図。
【図１６】図１４の変形例２−２に係るインピーダンス変換回路の回路図。
【図１７】図１４の変形例２−３に係るインピーダンス変換回路の回路図。
【図１８】図１４の変形例２−４に係るインピーダンス変換回路の回路図。
【図１９】図１４の変形例２−５に係るインピーダンス変換回路の回路図。
【図２０】従来のカスコード回路の回路図。
【図２１】従来のレギュレーティッド・カスコード回路（ＲＧＣ回路）の回路図。
【図２２】図２１の動作を説明する等価回路図。
【図２３】従来のインピーダンス変換回路を適用したトランスコンダクタの回路図。
【符号の説明】
ｖｃｃｓ１，ｖｃｃｓ２ 第１及び第２能動素子
ｉｎ１，ｉｎ２ 制御端
ｏｕｔ１，ｏｕｔ３ 第１出力端
ｏｕｔ２，ｏｕｔ４ 第２出力端
Ａ１，Ａ２ 反転増幅器（オペアンプ）
Ｑ１，Ｑ２，Ｑ３，Ｑ４ バイポーラトランジスタ
Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６ ＭＯＳトランジスタ
Ｉｉｎ＋ 第１入力端子
Ｉｉｎ− 第２入力端子
Ｉｏｕｔ＋ 第１出力端子
Ｉｏｕｔ− 第２出力端子
Ｃ１，Ｃ２，Ｃ３，Ｃ４ 第１，第２，第３及び第４容量素子
Ｄ１，Ｄ２ ダイオード
Ｖｃｏｎｔ 直流電圧制御端子
Ｃｐ 寄生容量
Ｇｅｑ トランジスタの等価回路
ｇｍ トランスコンダクタンス
Ｖｄｄ 電源端子
Ｖｓｓ 接地端子
Ｖｉｎ，Ｖｉｎ＋，Ｖｉｎ− 信号入力端子
Ｖｂｉａｓ バイアス端子
Ｉｏｕｔ，Ｖｏｕｔ 出力端子
Ｉ１，Ｉ２ 定電流源
ＮＱ１，ＮＱ２ バイポーラトランジスタＱ１、Ｑ２のベースに接続されるノード
ＮＭ１，ＮＭ２ ＭＯＳトランジスタＭ１、Ｍ２のゲートに接続されるノード
ＮＭ３，ＮＭ４ ＭＯＳトランジスタＭ１、Ｍ２のソースに接続されるノード
Ｇ１〜Ｇ１８ トランスコンダクタ
Claims (12)
- 第１能動素子と；
前記第１能動素子の出力端が入力端子に接続され、かつ、前記第１能動素子の制御端が出力端子に接続された第１反転増幅回路と；
第２能動素子と；
前記第１能動素子の出力端と信号極性が反転した前記第２能動素子の出力端が入力端子に接続され、かつ、前記第２能動素子の制御端が出力端子に接続された第２反転増幅回路と；
前記第１能動素子の制御端と前記第２能動素子の出力端との間に接続された第１容量素子と；
前記第２能動素子の制御端と前記第１能動素子の出力端との間に接続された第２容量素子を備えるインピーダンス変換回路。 - 前記第１及び第２能動素子が第１及び第２バイポーラトランジスタであることを特徴とする請求項１記載のインピーダンス変換回路。
- 前記第１及び第２容量素子がダイオードであることを特徴とする請求項１記載のインピーダンス変換回路。
- 前記第１及び第２能動素子が第１及び第２電界効果トランジスタであることを特徴とする請求項１記載のインピーダンス変換回路。
- 前記第１及び第２容量素子がドレインとソースを短絡した第３及び第４電界効果トランジスタであることを特徴とする請求項４記載のインピーダンス変換回路。
- 前記第３及び第４電界効果トランジスタのゲート面積の大きさが、前記第１及び第２電界効果トランジスタのゲート面積の大きさに比べほぼ2/3であることを特徴とする請求項５記載のインピーダンス変換回路。
- 前記第１及び第２容量素子がドレイン又はソースの一方が開放されている第５及び第６電界効果トランジスタであることを特徴とする請求項４記載のインピーダンス変換回路。
- 第１能動素子と；
前記第１能動素子の第１出力端が入力端子に接続され、かつ、前記第１能動素子の制御端が出力端子に接続された第１反転増幅回路と；
第２能動素子と；
前記第１能動素子の出力端と信号極性が反転した前記第２能動素子の第１出力端が入力端子に接続され、かつ、前記第２能動素子の制御端が出力端子に接続された第２反転増幅回路と；
前記第１能動素子の制御端と前記第２能動素子の第２出力端との間に接続された第３容量素子と；
前記第２能動素子の制御端と前記第１能動素子の第２出力端との間に接続された第４容量素子を備えるインピーダンス変換回路。 - 制御端(in1)に印加される信号により第１出力端(out1)と第２出
力端(out2)との間に流れる電流を制御する第１能動素子(vcss1)と、
前記第１能動素子の第１出力端(out1)が入力端子に接続され、かつ、前記第１
能動素子の制御端(in1)が出力端子に接続された第１反転増幅回路(A1)と、
制御端(in2)に印加される信号により第１出力端(out3)と第２出力端(out4)と
の間に流れる電流を制御する第２能動素子(vccs2)と、
前記第２能動素子の第１出力端(out3)が入力端子に接続され、かつ、前記第２能動素子の制御端(in2)が出力端子に接続された第２反転増幅回路(A2)と、
前記第１能動素子の制御端(in1)と前記第２能動素子の第１出力端(out3)との間に接続された第１容量素子(C1)と、
前記第２能動素子の制御端(in2)と前記第１能動素子の第１出力端(out1)との
間に接続された第２容量素子(C2)を備え、 前記第１能動素子の第２出力端(out2)が第１出力端子(Iout+)に接続され、
前記第２能動素子の第２出力端(out4)が第２出力端子(Iout-)に接続され、
前記第１能動素子の第１出力端(out1)が第１入力端子(Iin+)に接続され、
前記第２能動素子の第１出力端(out3)が第２入力端子(Iin-)に接続され、
前記第１入力端子(Iin+)と前記第２入力端子(Iin-)に印加される信号の極性が反転していることを特徴とするインピーダンス変換回路。 - 制御端(in1)に印加される信号により第１出力端(out1)と第２出力端(out2)との間に流れる電流を制御する第１能動素子(vcss1)と、
前記第１能動素子の第１出力端(out1)が入力端子に接続され、かつ、前記第１能動素子の制御端(in1)が出力端子に接続された第１反転増幅回路(A1)と、
制御端(in2)に印加される信号より第１出力端(out3)と第２出力端(out4)との間に流れる電流を制御する第２能動素子(vccs2)と、
前記第２能動素子の前記第１出力端(out3)が入力端子に接続され、かつ、前記第２能動素子の制御端(in2)が出力端子に接続された第２反転増幅回路(A2)と、
前記第１能動素子の制御端(in1)と前記第２能動素子の第２出力端(out4)との間に接続された第３容量素子(C3)と、
前記第２能動素子の制御端(in2)と前記第１能動素子の第２出力端(out2)との間に接続された第４容量素子(C4)を備え、
前記第１能動素子の第２出力端(out2)が第１出力端子(Iout+)に接続され、
前記第２能動素子の第２出力端(out4)が第２出力端子(Iout-)に接続され、
前記第１能動素子の第１出力端(out1)が第１入力端子(Iin+)に接続され、
前記第２能動素子の第１出力端(out3)が第２入力端子(Iin-)に接続され、
前記第１入力端子(Iin+)と前記第２入力端子(Iin-)に印加される信号の極性が反転していることを特徴とするインピーダンス変換回路。 - 第１能動素子と；
前記第１能動素子の第１の出力端が入力端子に接続され、かつ、前記第１能動素子の制御端が出力端子に接続された第１反転増幅回路と；
第２能動素子と；
前記第２能動素子の第１の出力端が入力端子に接続され、かつ、前記第２能動素子の制御端が出力端子に接続された第２反転増幅回路と；
前記第１能動素子の制御端と前記第２能動素子の出力端との間に接続された第１容量素子と；
前記第２能動素子の制御端と前記第１能動素子の出力端との間に接続された第２容量素子と；
前記第１能動素子の第１の出力端に接続された第１の電流入力端子と；
前記第１の電流入力端子とは信号極性が逆であり、前記第２能動素子の第１の出力端に接続された第２の電流入力端子とを具備したことを特徴とする低入力インピーダンス／高出力インピーダンスのインピーダンス変換回路。 - 第１能動素子と；
前記第１能動素子の第１の出力端が入力端子に接続され、かつ、前記第１能動素子の制 御端が出力端子に接続された第１反転増幅回路と；
第２能動素子と；
前記第２能動素子の第１の出力端が入力端子に接続され、かつ、前記第２能動素子の制御端が出力端子に接続された第２反転増幅回路と；
前記第１能動素子の制御端と前記第２能動素子の出力端との間に接続された第１容量素子と；
前記第２能動素子の制御端と前記第１能動素子の出力端との間に接続された第２容量素子と；
前記第１能動素子の第２の出力端に接続された第１の電流入力端子と；
前記第１の電流入力端子とは信号極性が逆であり、前記第２能動素子の第２の出力端に接続された第２の電流入力端子とを具備したことを特徴とする低入力インピーダンス／高出力インピーダンスのインピーダンス変換回路。
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