JP3555073B2 - Semiconductor integrated circuit with test pulse generation circuit - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、検査用パルス発生回路を具備した半導体集積回路に関し、特に、バーインテストにおいて、半導体集積回路の内部ブロックの動作率を高めることにより、スタティックバーインテスト装置を用いて（すなわち、高価なダイナミックバーインテスト装置を用いないで）、実動作に近い状態でダイナミックバーインテストを行なうことができる検査用パルス発生回路を具備した半導体集積回路に関する。
【０００２】
【従来の技術】
従来、半導体集積回路（適宜、ＬＳＩと略称する。）の初期故障の検出を行なう信頼性評価試験として、一般的に、ＬＳＩの内部回路（素子）部分における潜在的な不良を劣化促進させるバーインテストが行われている。
このバーインテストは、ＬＳＩの初期不良を高温度雰囲気中で加速し誘発させることにより、初期不良を起こす可能性のあるＬＳＩを効果的に選別（スクリーニング）することができるテストである。
【０００３】
バーインテストには大きく分類すると二種類のバーインテストがあり、一つは、半導体集積回路の電源配線に通電させるだけで、その内部回路を動作させないスタティックバーインテスト、もう一つは、電源配線に通電させるとともに、ダイナミックバーインテスト装置から半導体集積回路に論理信号を入力しその内部回路を動作させるダイナミックバーインテストである。
つまり、スタティックバーインテストは、半導体集積回路に単に通電した状態で、初期不良を加速させるのに対し、ダイナミックバーインテストは、半導体集積回路に通電しさらに論理動作させた状態で、初期不良を加速させる。
【０００４】
したがって、スタティックバーインテストは、電源配線から通電しただけでは通電されない（つまり、論理動作させない限り通電されない）半導体集積回路の内部素子部分に存在する潜在的不良を、加速劣化により除去することが困難であるのに対し、ダイナミックバーインテストは、論理動作する内部素子部分に対しても初期不良を加速させることができるので、テストカバレージの大きな高品質な選別を行なうことができる。
【０００５】
【発明が解決しようとする課題】
ところが、従来から使用してきたスタティックバーインテスト装置では、恒温槽内に収められた半導体集積回路に論理信号を供給することができないために、ダイナミックバーインテストを実施することができなかった。
ダイナミックバーインテストを行なうには、新規にダイナミックバーインテスト装置を準備するか、または、既存のスタティックバーインテスト装置に論理信号を供給可能なソケット、配線ケーブル、プリント基板、論理信号発生装置などを新規に設ける改造が必要であり、いずれにしても高額な設備投資が必要となるといった問題があった。
【０００６】
上述した問題を解決する技術として、特開平３−４２８５０号において、ＬＳＩにスキャンパス回路，テスト制御回路，スキャンデータ発生回路及びスキャンクロック発生回路を予め設けることにより、スタティックバーインテスト装置から新たにテストモード信号（ＤＣ信号）だけを入力してやると、半導体集積回路が自ら論理信号（ＡＣ信号）発生させて、ダイナミックバーインテストを行なうＬＳＩが提案されている。
【０００７】
この技術は、ＬＳＩに、ダイナミックバーインテスト機能を具備させることにより、スタティックバーインテスト装置を用いて、ダイナミックバーインテストを行なうことを可能とした技術ではあるものの、ダイナミックバーインテストにおいてＬＳＩ内に配置された回路のうち一部の回路しか動作させることができないために、実使用条件に近い状態でのバーインテストが実施できないといった問題があった。
【０００８】
また、上述した問題を解決する技術として、特開平７−１８２２０１号において、ＬＳＩにスキャンパス用フリップフロップ（順序回路）およびスキャンパス用フリップフロップの出力と接続した論理回路（組み合わせ回路）を具備し、ダイナミックバーインテスト中に、リングオシレータ回路（パルス発生回路）を用いて内部論理素子を動作させることのできるＬＳＩが提案されている。
【０００９】
具体的には、図４に示すように、ＬＳＩ１０１は、パルス発生回路（リングオシレータ回路）１０２、スキャン入力信号（Ｓｉｎ）とスキャンクロック信号（ＳＣＫ）を処理するデータセレクタ回路１０３、及び、順序回路２１ａ，２１ｂ，２１ｃと組み合わせ回路２２ａ，２２ｂとで構成されるスキャンパス回路が形成されており、外部入力信号であるテスト信号（ＴＥＳＴ），スキャン入力信号（ＩＮＳｉｎ），スキャンクロック信号（ＩＮＳＣＫ），スキャンモードコントロール信号（ＩＮＳＭＣ）及びデータ入力信号（ＩＮＤｉｎ）を入力し、スキャンアウト信号（Ｓｏｕｔ）とデータアウト信号（Ｄｏｕｔ）を出力する。
【００１０】
このＬＳＩ１０１は、バーインテストにおいて、シリアルモード（各順序回路２１ａ，２１ｂ，２１ｃがスキャンクロック信号（ＳＣＫ）に同期して組み合わせ回路２２ａ，２２ｂの出力を入力するモード）の動作を行なうことができる。したがって、このＬＳＩ１０１は、スタティックバーインテスト装置にテストパターンジェネレータなどの特別な機器を設けなくても（つまり、スタティックバーインテスト装置のままで）、ＬＳＩ１０１の内部回路を実動作に近い状態で動作させるテスト（ダイナミックバーインテスト）を行なうことができる。
【００１１】
ところが、ＬＳＩは、シリアルモードの動作だけでは内部回路が完全に動作できないので、ＬＳＩのさらなる品質向上を実現するには、よりテストカバレージの大きな高品質な選別を行なう必要があるといった課題があった。
【００１２】
本発明は、上記の課題を解決すべくなされたものであり、特に、スタティックバーインテスト装置を用いたバーインテストにおいて、ＬＳＩがシリアルモードとパラレルモードを順次切り替えて動作することにより、テストカバレージの大きな高品質な選別を行なうことのできる検査用パルス発生回路を備えた半導体集積回路の提供を目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明における請求項１記載の検査用パルス発生回路を備えた半導体集積回路は、バーインテストにおけるテスト信号を入力して発振信号を出力する検査用パルス発生回路と、前記テスト信号と前記発振信号を入力して、前記テスト信号がＨレベルのときは、データ入力信号，スキャンモードコントロール信号，スキャン入力信号及びスキャンクロック信号として、前記発振信号を出力し、前記テスト信号がＬレベルのときは、前記データ入力信号，スキャンモードコントロール信号，スキャン入力信号及びスキャンクロック信号として、外部入力信号を出力するデータセレクタ回路と、このデータセレクタ回路から出力される前記発振信号または前記外部入力信号を入力して動作する、順序回路と組み合わせ回路とからなっているスキャンパス回路とを具備した構成としてある。
【００１４】
このようにすると、ＬＳＩは、スキャンモードコントロール信号（ＳＭＣ）として検査用パルス発生回路の発振信号を利用して、シリアルモードとパラレルモードを順次切り替えることができるので、内部回路をより実動作に近い状態で動作させて、よりテストカバレージの大きな高品質な選別を行なうことができる。
【００１５】
請求項２記載の発明は、上記請求項１記載の検査用パルス発生回路を備えた半導体集積回路において、前記検査用パルス発生回路を発振回路と分周回路によって構成した構成としてある。
【００１６】
このようにすると、ＬＳＩは、発振回路からスキャンクロック信号として、発振信号を出力し、分周回路からデータ入力信号，スキャンモードコントロール信号及びスキャン入力信号として発振信号を出力することができるので、内部回路をより完全に動作させることができる。
【００１７】
請求項３記載の発明は、上記請求項１または請求項２に記載の検査用パルス発生回路を備えた半導体集積回路において、前記テスト信号を入力しないときには、前記検査用パルス発生回路が前記発振信号を出力しないように、テスト信号端子をプルアップまたはプルダウンした状態でレベル固定する構成としてある。
【００１８】
これにより、ＬＳＩは、バーインテストを行なわないときは、検査用パルス発生回路の発振機能を停止させ、ＬＳＩのバーインテスト機能を確実に停止することができる。
【００１９】
請求項４記載の発明は、上記請求項１〜請求項３のいずれかに記載の検査用パルス発生回路を備えた半導体集積回路において、前記データセレクタ回路を、前記データ入力信号，スキャンモードコントロール信号，スキャン入力信号及びスキャンクロック信号ごとに設けた構成としてある。
【００２０】
これにより、各データセレクタ回路の構成が単純化（シンプル化）され、回路設計において好適である。
【００２１】
請求項５記載の発明は、上記請求項１〜請求項４のいずれかに記載の検査用パルス発生回路を備えた半導体集積回路において、前記データセレクタ回路は、二個のＡＮＤ素子と一個のＯＲ素子とで構成してある。
【００２２】
このようにすることにより、データセレクタ回路をより少ない素子で構成することができ、生産コストを低減することができる。
【００２３】
請求項６記載の発明は、上記請求項１〜請求項５のいずれかに記載の検査用パルス発生回路を備えた半導体集積回路において、前記検査用パルス発生回路にリングオシレータ回路を用いた構成としてある。
【００２４】
このようにすることにより、スタティックバーインテスト装置に新たにパルス（またはクロック）発生装置などの周辺機器を設けなくても、ＬＳＩに対して、バーインテストを行なうことができる。
【００２５】
【発明の実施の形態】
以下、本発明の実施形態に係る検査用パルス発生回路を備えた半導体集積回路について、図面を参照して説明する。
＜実施形態＞
図１は、実施形態に係る検査用パルス発生回路を備えた半導体集積回路の要部の概略ブロック図を示している。
【００２６】
同図において、ＬＳＩ１は、発振回路１１と分周回路１２からなる検査用パルス発生回路１０、順序回路２１ａ，２１ｂ，２１ｃと組み合わせ回路２２ａ，２２ｂからなるスキャンパス回路２０及びデータセレクト回路３１〜３５を設けてあり、外部入力信号であるテスト信号（ＴＥＳＴ），スキャンクロック信号（ＩＮＳＣＫ），スキャン入力信号（ＩＮＳｉｎ）スキャンモードコントロール信号（ＩＮＳＭＣ）及びデータ入力信号（ＩＮＤｉｎ）を入力し、スキャンアウト信号（Ｓｏｕｔ）とデータアウト信号（Ｄｏｕｔ）を出力する。
【００２７】
ＬＳＩ１は、テスト信号端子が抵抗Ｒ１を介して、ＶＤＤ（デバイス動作電圧）端子と電気的に接続してある。
テスト信号端子はバッファと電気的に接続してあり、また、この接続配線上のｍ点は抵抗Ｒ２を介してＧＮＤ（グランド）と電気的に接続してある。
バッファの出力側電極は検査用パルス発生回路１０とデータセレクタ回路３１〜３５と電気的に接続してあり、接続配線上のｎ点から検査用パルス発生回路１０にＲＩＮ信号を出力し、また、データセレクタ回路３１〜３５にコントロール信号を出力する。
【００２８】
ここで、ＬＳＩ１は、テスト信号（ＴＥＳＴ）端子がバーインテストの状態で抵抗Ｒ１を介してＶＤＤにプルアップされると、Ｈレベルの電圧が検査用パルス発生回路１０に印加され、検査用パルス発生回路１０が起動する。
なお、テスト信号（ＴＥＳＴ）端子が、抵抗Ｒ２を介してＧＮＤにプルダウンされるときは、ｍ点は抵抗Ｒ１を介してＶＤＤにプルアップされ、また、ｍ点とｎ点の間のバッファはインバータに置き換える構成とする。
【００２９】
このようにすることにより、ＬＳＩ１は、テスト信号を入力しないときは、検査用パルス発生回路１０が起動しないように、テスト信号端子はプルアップまたはプルダウンした状態でレベル固定される。
したがって、ＬＳＩ１は、バーインテストを行なわないときは、検査用パルス発生回路１０の発振機能を停止させ、ＬＳＩ１のバーインテスト機能を確実に停止することができる。
【００３０】
検査用パルス発生回路１０は、発振回路１１と分周回路１２とで構成してある。
発生回路１１は、データセレクタ回路３５と分周回路１２に発振信号であるＣＬＫ（クロック）信号を出力し、また、分周回路１２は、発振信号であるＲＯＵＴ信号を、データセレクタ回路３１〜３４に出力する。
【００３１】
各データセレクタ回路３１〜３５は、図２に示すように、外部入力（ＩＮＳＭＣ、ＩＮＳｉｎ、ＩＮＳＣＫ、ＩＮＤｉｎ）端子としてのＨ０１端子，テスト入力（ＣＬＫ信号、ＲＯＵＴ信号）端子としてのＨ０２端子，コントロール入力（ＴＥＳＴ、コントロール信号）端子としてのＨ０３端子及びセレクタ出力（セレクトされたスキャンモードコントロール信号（ＳＭＣ）、スキャン入力信号（Ｓｉｎ）、スキャンクロック信号（ＳＣＫ）、データ入力信号（Ｄｉｎ））端子としてＮ０１端子を有し、ＡＮＤ素子３０ａ，３０ｂおよびＯＲ素子３０ｃとで構成してある。
【００３２】
具体的には、ＡＮＤ素子３０ａは、Ｈ０１端子からの信号とＨ０３端子からの反転した信号を入力し、ＡＮＤ素子３０ｂは、Ｈ０３端子からの信号とＨ０２端子からの信号を入力する。また、ＯＲ素子３０ｃは、ＡＮＤ素子３０ａ，３０ｂの出力信号を入力し、Ｎ０１端子に出力する。
【００３３】
データセレクタ回路３１，３２は、Ｈ０１端子に外部入力信号であるデータ入力信号（ＩＮＤｉｎ）、Ｈ０２端子にＲＯＵＴ信号、Ｈ０３端子にコントロール信号を入力し、セレクト（処理）した信号をデータ入力信号（Ｄｉｎ）として、Ｎ０１端子から組み合わせ回路２２ａ，２２ｂに出力する。
【００３４】
データセレクタ回路３３は、Ｈ０１端子に外部入力信号であるスキャンモードコントロール信号（ＩＮＳＭＣ）、Ｈ０２端子にＲＯＵＴ信号、Ｈ０３端子にコントロール信号を入力し、セレクトした信号をスキャンモードコントロール信号（ＳＭＣ）として、Ｎ０１端子から順序回路２１ａ，２１ｂ，２１ｃに出力する。
【００３５】
データセレクタ回路３４は、Ｈ０１端子に外部入力信号であるスキャン入力信号（ＩＮＳｉｎ）、Ｈ０２端子にＲＯＵＴ信号、Ｈ０３端子にコントロール信号を入力し、セレクトした信号をスキャン入力信号（Ｓｉｎ）として、Ｎ０１端子から順序回路２１ａに出力する。
【００３６】
データセレクタ回路３５は、Ｈ０１端子に外部入力信号であるスキャンクロック信号（ＩＮＳＣＫ）、Ｈ０２端子にＣＬＫ信号、Ｈ０３端子にコントロール信号を入力し、セレクトした信号を同じくスキャンクロック信号（ＳＣＫ）として、Ｎ０１端子から順序回路２１ａ，２１ｂ，２１ｃに出力する。
【００３７】
順序回路２１ａは、それぞれにセレクト（処理）されたスキャンモードコントロール信号（ＳＭＣ），スキャン入力信号（Ｓｉｎ）及びスキャンクロック信号（ＳＣＫ）を入力し、スキャン入力信号（Ｓｉｎ）を順序回路２１ｂに出力するとともに、組み合わせ回路２２ａに組み合わせに必要な信号を出力する。
【００３８】
組み合わせ回路２２ａは、セレクト（処理）されたデータ入力信号（Ｄｉｎ）と組み合わせに必要な信号を入力し、その結果を順序回路２１ｂに出力する。
順序回路２１ｂは、順序回路２１ａと同様に、スキャン入力信号（Ｓｉｎ）を順序回路２１ｃに出力するとともに、組み合わせ回路２２ｂに組み合わせに必要な信号を出力する。
【００３９】
順序回路２１ｃは、それぞれにセレクト（処理）されたスキャンモードコントロール信号（ＳＭＣ），スキャン入力信号（Ｓｉｎ），スキャンクロック信号（ＳＣＫ）及び組み合わせ回路２２ｂからの信号を入力し、スキャン出力信号（Ｓｏｕｔ）をスキャン出力信号（Ｓｏｕｔ）端子に出力する。
【００４０】
組み合わせ回路２２ｂは、セレクト（処理）されたデータ入力信号（Ｄｉｎ）と順序回路２１ｂからの組み合わせに必要な信号を入力し、その結果をデータアウト信号（Ｄｏｕｔ）としてデータアウト信号（Ｄｏｕｔ）端子に出力する。
【００４１】
次に、上述したＬＳＩ１の動作について、図３に示す表１、２を参照して説明する。
バーインテスト実施のときは、テスト信号（ＴＥＳＴ）端子がＬＳＩ１外部のバーインテスト基板に搭載されている抵抗Ｒ１を介してＶＤＤにプルアップされる。
ここで、バーインテスト基板上の抵抗Ｒ１はｍ点へ接続されているＬＳＩ１内部のプルダウン抵抗Ｒ２に比べ抵抗値が極めて低いことを条件にしてｎ点がＨレベルとなる。
【００４２】
このＨレベルのテスト信号（ＴＥＳＴ）は、ｎ点で二ラインに分岐して、一つは、ＲＩＮ信号として検査用パルス発生回路１０の発振回路に入力され、また、もう一つは、コントロール信号として各データセレクタ回路３１〜３５のコントロール入力端子としてのＨ０３端子に入力される。
【００４３】
そして、検査用パルス発生回路１０は、ＲＩＮ信号としてＨレベルの信号を入力すると発振を開始し、発振信号であるＣＬＫ信号およびＲＯＵＴ信号を出力する。
つまり、表１において、バーインテスト状態（テストがアクティブ状態）のときは、テスト信号（ＴＥＳＴ），コントロール信号及びＲＩＮ信号はＨレベルであり、ＲＯＵＴ信号およびＣＬＫ信号は発振信号となる。
また、セレクトされるスキャン入力信号（Ｓｉｎ），スキャンモードコントロール信号（ＳＭＣ），データ入力信号（Ｄｉｎ）及びスキャンクロック信号（ＳＣＫ）は、表２に示すデータセレクタ回路真理表より、発振信号であるＲＯＵＴ信号およびＣＬＫ信号となる。
【００４４】
これに対し、同じく表１において、非バーインテスト状態（テストが非アクティブ状態）のときは、テスト信号（ＴＥＳＴ），コントロール信号及びＲＩＮ信号はＬレベルであり、ＲＯＵＴ信号およびＣＬＫ信号は停止となる。
また、セレクトされるスキャン入力信号（Ｓｉｎ），スキャンモードコントロール信号（ＳＭＣ），データ入力信号（Ｄｉｎ）及びスキャンクロック信号（ＳＣＫ）は、同じく表２に示すデータセレクタ回路真理表より、ＬＳＩ１外部から入力されるスキャン入力信号（ＩＮＳｉｎ），スキャンモードコントロール信号（ＩＮＳＭＣ），データ入力信号（ＩＮＤｉｎ）及びスキャンクロック信号（ＩＮＳＣＫ）となる。
【００４５】
つまり、各データセレクタ回路３１〜３５は、二入力ライン（外部入力、テスト入力）と一コントロールライン、そしてセレクトされた一出力ラインのノードを有し、コントロールのレベルがＬまたはＨで、外部入力かテスト入力のいずれかがセレクト（処理）される。
【００４６】
具体的には、ＬＳＩ１は、テストがアクティブ状態のときは、データセレクタ回路３１，３２が、入力した外部入力信号であるデータ入力信号（ＩＮＤｉｎ）を遮断して、この代わりに発振信号であるＲＯＵＴ信号を組み合わせ回路２２ａ，２２ｂに送り続ける。
【００４７】
同じく、データセレクタ回路３３は、入力したスキャンモードコントロール信号（ＩＮＳＭＣ）の代わりに、ＲＯＵＴ信号を順序回路２１ａ，２１ｂ，２１ｃに送り続ける。また、データセレクタ回路３４は、入力したスキャン入力信号（ＩＮＳｉｎ）の代わりに、ＲＯＵＴ信号を順序回路２１ａに送り続ける。
また、同じく、データセレクタ回路３５は、入力したスキャンクロック信号（ＩＮＳＣＫ）の代わりに、発振信号であるＣＬＫ信号を順序回路２１ａ，２１ｂ，２１ｃに送り続ける。
【００４８】
このように、実施形態に係るＬＳＩ１は、スタティックバーインテスト装置を用いて、ダイナミックバーインテストと同等のテストが行えるように、スキャンパステスト回路２０に検査用パルス発生回路１０の発振信号を出力するデータセレクタ回路３１〜３５を設けることにより、スキャンパステストで用いられるモードコントロールの操作を行なうことができるので、内部回路のトリガ変化をより広範囲に行なうことができる。
【００４９】
つまり、このＬＳＩ１は、シリアルモードとパラレルモードを順次切り替えて動作することができるので、ＬＳＩ１の内部素子に対して、よりカバレージの高い動作を行なうことができ、高品位のバーインテストを行なうことができる。
【００５０】
【発明の効果】
以上説明したように、本発明によれば、検査用パルス発生回路を備えた半導体集積回路は、スタティックバーインテスト装置を用いたバーインテストにおいて、半導体集積回路がシリアルモードどパラレルモードを順次切り替えて動作することが可能となり、テストカバレージの大きな高品質な選別を行なうことができる。
したがって、ダイナミックバーインテスト装置の購入や改造を行なわなくても、既存のスタティックバーインテスト装置で、ほぼ完璧なダイナミックバーインテストを行なうことができる。
【図面の簡単な説明】
【図１】図１は、実施形態に係る検査用パルス発生回路を備えた半導体集積回路の要部の概略ブロック図を示している。
【図２】図２は、実施形態に係るデータセレクト回路の論理回路図を示している。
【図３】図３は、表１に実施形態に係る検査用パルス発生回路を備えた半導体集積回路の各信号の真理値表を、表２にそのデータセレクタ回路の真理値表を示している。
【図４】図４は、従来例における半導体集積回路の要部の概略ブロック図を示している。
【符号の説明】
１ ＬＳＩ
１０ 検査用パルス発生回路
１１ 発振回路
１２ 分周回路
２０ スキャンパス回路
２１ａ、２１ｂ、２１ｃ 順序回路
２２ａ、２２ｂ 組み合わせ回路
３０ａ、３０ｂ ＡＮＤ端子
３０ｃ ＯＲ端子
３１〜３５ データセレクト回路
１０１ ＬＳＩ
１０２ パルス発生回路
１０３ データセレクタ回路[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor integrated circuit having a test pulse generation circuit, and more particularly, to a burn-in test using a static burn-in test apparatus by increasing the operation rate of an internal block of a semiconductor integrated circuit (that is, an expensive dynamic test). The present invention relates to a semiconductor integrated circuit having a test pulse generation circuit capable of performing a dynamic burn-in test in a state close to actual operation (without using a burn-in test device).
[0002]
[Prior art]
2. Description of the Related Art Conventionally, as a reliability evaluation test for detecting an initial failure of a semiconductor integrated circuit (hereinafter, abbreviated as “LSI” as appropriate), generally, a burn-in test for promoting deterioration of a potential defect in an internal circuit (element) of an LSI Has been done.
The burn-in test is a test in which an initial failure of an LSI is accelerated and induced in a high-temperature atmosphere to thereby effectively select (screen) an LSI which may cause an initial failure.
[0003]
The burn-in test can be broadly classified into two types of burn-in tests: one is a static burn-in test in which power is supplied only to the power supply wiring of the semiconductor integrated circuit and the internal circuit is not operated. This is a dynamic burn-in test in which a logic signal is input from a dynamic burn-in test device to a semiconductor integrated circuit to operate its internal circuit.
In other words, the static burn-in test accelerates the initial failure when the semiconductor integrated circuit is simply energized, whereas the dynamic burn-in test accelerates the initial failure while the semiconductor integrated circuit is energized and the logic operation is performed. .
[0004]
Therefore, in the static burn-in test, it is difficult to remove a potential defect existing in an internal element portion of a semiconductor integrated circuit by accelerated deterioration, which is not energized only by applying power from a power supply wiring (that is, is not energized unless a logical operation is performed). On the other hand, in the dynamic burn-in test, the initial failure can be accelerated even for the internal element portion that performs the logical operation, so that high-quality selection with a large test coverage can be performed.
[0005]
[Problems to be solved by the invention]
However, the static burn-in test apparatus used conventionally cannot perform a dynamic burn-in test because it cannot supply a logic signal to a semiconductor integrated circuit housed in a thermostat.
To perform a dynamic burn-in test, prepare a new dynamic burn-in test device, or add a socket, wiring cable, printed circuit board, logic signal generator, etc. that can supply a logic signal to the existing static burn-in test device. There is a problem that the equipment needs to be provided and modified, and in any case, expensive capital investment is required.
[0006]
As a technique for solving the above-mentioned problem, Japanese Patent Application Laid-Open No. 3-42850 discloses a method in which a scan path circuit, a test control circuit, a scan data generation circuit, and a scan clock generation circuit are provided in advance in an LSI to newly test a static burn-in test device. An LSI has been proposed in which a semiconductor integrated circuit generates a logic signal (AC signal) by itself when only a mode signal (DC signal) is input, and performs a dynamic burn-in test.
[0007]
Although this technology allows a dynamic burn-in test to be performed by using a static burn-in test device by providing a dynamic burn-in test function in an LSI, it is arranged in the LSI in the dynamic burn-in test. Since only a part of the circuits can be operated, there is a problem that a burn-in test cannot be performed under a condition close to actual use conditions.
[0008]
As a technique for solving the above-mentioned problem, Japanese Patent Laid-Open No. 7-182201 discloses a method in which an LSI includes a scan path flip-flop (sequential circuit) and a logic circuit (combination circuit) connected to the output of the scan path flip-flop. An LSI has been proposed in which an internal logic element can be operated using a ring oscillator circuit (pulse generation circuit) during a dynamic burn-in test.
[0009]
Specifically, as shown in FIG. 4, the LSI 101 includes a pulse generation circuit (ring oscillator circuit) 102, a data selector circuit 103 that processes a scan input signal (Sin) and a scan clock signal (SCK), and a sequential circuit. A scan path circuit composed of 21a, 21b, 21c and combinational circuits 22a, 22b is formed, and includes test signals (TEST), scan input signals (INSin), scan clock signals (INSCK), and external input signals. A scan mode control signal (INSMC) and a data input signal (INDin) are input, and a scan out signal (Sout) and a data out signal (Dout) are output.
[0010]
In the burn-in test, the LSI 101 can operate in a serial mode (a mode in which the sequential circuits 21a, 21b, and 21c input the outputs of the combinational circuits 22a and 22b in synchronization with the scan clock signal (SCK)). Therefore, the LSI 101 can operate the internal circuit of the LSI 101 in a state close to the actual operation without providing special equipment such as a test pattern generator in the static burn-in test apparatus (that is, in the static burn-in test apparatus). (Dynamic burn-in test).
[0011]
However, since the internal circuit of the LSI cannot be completely operated only by the operation in the serial mode, there is a problem that it is necessary to perform high-quality screening with a larger test coverage in order to further improve the quality of the LSI. .
[0012]
The present invention has been made to solve the above-described problems. In particular, in a burn-in test using a static burn-in test apparatus, an LSI operates by sequentially switching between a serial mode and a parallel mode, thereby providing a large test coverage. It is an object of the present invention to provide a semiconductor integrated circuit including a test pulse generation circuit capable of performing high-quality sorting.
[0013]
[Means for Solving the Problems]
In order to achieve the above object, a semiconductor integrated circuit provided with a test pulse generating circuit according to claim 1 of the present invention includes: a test pulse generating circuit that inputs a test signal in a burn-in test and outputs an oscillation signal; The test signal and the oscillation signal are input, and when the test signal is at an H level, the oscillation signal is output as a data input signal, a scan mode control signal, a scan input signal, and a scan clock signal, and the test signal is output. Is at L level, a data selector circuit for outputting an external input signal as the data input signal, scan mode control signal, scan input signal and scan clock signal, and the oscillation signal or the output signal from the data selector circuit. Operates by inputting an external input signal. It is constituted provided with the scan path circuit consists with.
[0014]
With this configuration, the LSI can sequentially switch between the serial mode and the parallel mode by using the oscillation signal of the test pulse generation circuit as the scan mode control signal (SMC), so that the internal circuit is closer to the actual operation. By operating in the state, it is possible to perform high-quality sorting with greater test coverage.
[0015]
According to a second aspect of the present invention, in the semiconductor integrated circuit having the inspection pulse generation circuit according to the first aspect, the inspection pulse generation circuit is configured by an oscillation circuit and a frequency dividing circuit.
[0016]
With this configuration, the LSI can output an oscillation signal as a scan clock signal from the oscillation circuit and output an oscillation signal as the data input signal, the scan mode control signal, and the scan input signal from the frequency divider circuit. The circuit can be operated more completely.
[0017]
According to a third aspect of the present invention, in the semiconductor integrated circuit having the test pulse generating circuit according to the first or second aspect, when the test signal is not input, the test pulse generating circuit outputs the oscillation signal. , The level is fixed in a state where the test signal terminal is pulled up or pulled down.
[0018]
Thus, when the burn-in test is not performed, the oscillation function of the test pulse generation circuit is stopped, and the burn-in test function of the LSI can be stopped reliably.
[0019]
According to a fourth aspect of the present invention, in the semiconductor integrated circuit provided with the test pulse generating circuit according to any one of the first to third aspects, the data selector circuit is provided with the data input signal and the scan mode control signal. , Scan input signal and scan clock signal.
[0020]
This simplifies (simplifies) the configuration of each data selector circuit, which is suitable for circuit design.
[0021]
According to a fifth aspect of the present invention, in the semiconductor integrated circuit provided with the test pulse generating circuit according to any one of the first to fourth aspects, the data selector circuit comprises two AND elements and one OR gate. It consists of an element.
[0022]
By doing so, the data selector circuit can be configured with fewer elements, and the production cost can be reduced.
[0023]
According to a sixth aspect of the present invention, there is provided a semiconductor integrated circuit including the test pulse generating circuit according to any one of the first to fifth aspects, wherein the test pulse generating circuit uses a ring oscillator circuit. is there.
[0024]
By doing so, the burn-in test can be performed on the LSI without newly providing a peripheral device such as a pulse (or clock) generator in the static burn-in test device.
[0025]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, a semiconductor integrated circuit including a test pulse generation circuit according to an embodiment of the present invention will be described with reference to the drawings.
<Embodiment>
FIG. 1 is a schematic block diagram of a main part of a semiconductor integrated circuit including a test pulse generation circuit according to an embodiment.
[0026]
In FIG. 1, an LSI 1 includes an inspection pulse generating circuit 10 including an oscillation circuit 11 and a frequency dividing circuit 12, a scan path circuit 20 including sequential circuits 21a, 21b, 21c and combinational circuits 22a, 22b, and data select circuits 31 to 35. A test signal (TEST), a scan clock signal (INSCK), a scan input signal (INSin), a scan mode control signal (INSMC), and a data input signal (INDin), which are external input signals, and a scan-out signal. (Sout) and a data out signal (Dout).
[0027]
In the LSI 1, a test signal terminal is electrically connected to a VDD (device operating voltage) terminal via a resistor R1.
The test signal terminal is electrically connected to the buffer, and the point m on this connection line is electrically connected to GND (ground) via the resistor R2.
The output electrode of the buffer is electrically connected to the test pulse generation circuit 10 and the data selector circuits 31 to 35, and outputs an RIN signal to the test pulse generation circuit 10 from n points on the connection wiring. A control signal is output to data selector circuits 31-35.
[0028]
Here, when the test signal (TEST) terminal is pulled up to VDD via the resistor R1 in the burn-in test state, the LSI 1 applies an H-level voltage to the test pulse generation circuit 10 to generate the test pulse. The circuit 10 starts.
Incidentally, the test signal (TEST) terminal, when it is pulled down to the GND via the resistor R 2, m points are pulled up to VDD through a resistor R1, also, a buffer between the point m and point n The configuration will be replaced with an inverter.
[0029]
By doing so, when the test signal is not input, the level of the test signal terminal of the LSI 1 is fixed in a pull-up or pull-down state so that the test pulse generation circuit 10 does not start.
Therefore, when the burn-in test is not performed, the LSI 1 can stop the oscillation function of the test pulse generation circuit 10 and reliably stop the burn-in test function of the LSI 1.
[0030]
The inspection pulse generating circuit 10 includes an oscillation circuit 11 and a frequency dividing circuit 12.
The generation circuit 11 outputs a CLK (clock) signal as an oscillation signal to the data selector circuit 35 and the frequency divider circuit 12, and the frequency divider circuit 12 outputs the ROUT signal as the oscillation signal to the data selector circuits 31 to 34. Output to
[0031]
As shown in FIG. 2, each of the data selector circuits 31 to 35 has an H01 terminal as an external input (INSMC, INSin, INSCK, INDin) terminal, an H02 terminal as a test input (CLK signal, ROUT signal) terminal, and a control input. (TEST, control signal) terminal H03 terminal and selector output (selected scan mode control signal (SMC), scan input signal (Sin), scan clock signal (SCK), data input signal (Din)) terminal N01 as terminal It has terminals and is composed of AND elements 30a and 30b and an OR element 30c.
[0032]
Specifically, the AND element 30a inputs the signal from the H01 terminal and the inverted signal from the H03 terminal, and the AND element 30b inputs the signal from the H03 terminal and the signal from the H02 terminal. The OR element 30c receives the output signals of the AND elements 30a and 30b and outputs the signal to the N01 terminal.
[0033]
The data selector circuits 31 and 32 input a data input signal (INDin), which is an external input signal, to an H01 terminal, an ROUT signal to an H02 terminal, and a control signal to an H03 terminal, and select (process) a selected (processed) signal into a data input signal (Din). ) Is output from the N01 terminal to the combinational circuits 22a and 22b.
[0034]
The data selector circuit 33 inputs a scan mode control signal (INSMC), which is an external input signal, to the H01 terminal, a ROUT signal to the H02 terminal, and a control signal to the H03 terminal, and uses the selected signal as a scan mode control signal (SMC). Output from the N01 terminal to the sequential circuits 21a, 21b, 21c.
[0035]
The data selector circuit 34 inputs a scan input signal (INSin), which is an external input signal, to the H01 terminal, a ROUT signal to the H02 terminal, a control signal to the H03 terminal, and sets the selected signal as a scan input signal (Sin) to the N01 terminal. To the sequential circuit 21a.
[0036]
The data selector circuit 35 inputs a scan clock signal (INSCK), which is an external input signal, to the H01 terminal, a CLK signal to the H02 terminal, and a control signal to the H03 terminal, and sets the selected signal as the scan clock signal (SCK) to N01. Output from the terminals to the sequential circuits 21a, 21b, 21c.
[0037]
The sequential circuit 21a receives the selected (processed) scan mode control signal (SMC), scan input signal (Sin), and scan clock signal (SCK), and outputs the scan input signal (Sin) to the sequential circuit 21b. At the same time, a signal necessary for combination is output to the combination circuit 22a.
[0038]
The combination circuit 22a inputs a selected (processed) data input signal (Din) and a signal necessary for combination, and outputs the result to the sequential circuit 21b.
Like the sequential circuit 21a, the sequential circuit 21b outputs the scan input signal (Sin) to the sequential circuit 21c and outputs a signal necessary for combination to the combinational circuit 22b.
[0039]
The sequential circuit 21c inputs the selected (processed) scan mode control signal (SMC), scan input signal (Sin), scan clock signal (SCK), and signal from the combinational circuit 22b, and outputs the scan output signal (Sout). ) Is output to the scan output signal (Sout) terminal.
[0040]
The combination circuit 22b inputs the selected (processed) data input signal (Din) and a signal necessary for combination from the sequential circuit 21b, and outputs the result as a data out signal (Dout) to the data out signal (Dout) terminal. Output.
[0041]
Next, the operation of the above-described LSI 1 will be described with reference to Tables 1 and 2 shown in FIG.
When performing the burn-in test, the test signal (TEST) terminal is pulled up to VDD via the resistor R1 mounted on the burn-in test board outside the LSI1.
Here, the resistor R1 on the burn-in test board has an H level at the point n on condition that the resistance value is extremely lower than the pull-down resistor R2 inside the LSI 1 connected to the point m.
[0042]
The H-level test signal (TEST) branches into two lines at n points, one of which is input to the oscillation circuit of the test pulse generation circuit 10 as a RIN signal, and the other is a control signal. Is input to the H03 terminal as a control input terminal of each of the data selector circuits 31 to 35.
[0043]
Then, when the H-level signal is input as the RIN signal, the inspection pulse generation circuit 10 starts oscillating, and outputs the CLK signal and the ROUT signal, which are oscillation signals.
That is, in Table 1, when in the burn-in test state (test is in the active state), the test signal (TEST), the control signal, and the RIN signal are at the H level, and the ROUT signal and the CLK signal are oscillation signals.
The selected scan input signal (Sin), scan mode control signal (SMC), data input signal (Din) and scan clock signal (SCK) are oscillation signals according to the data selector circuit truth table shown in Table 2. These become the ROUT signal and the CLK signal.
[0044]
On the other hand, in Table 1, in the non-burn-in test state (test is inactive state), the test signal (TEST), the control signal, and the RIN signal are at the L level, and the ROUT signal and the CLK signal are stopped. .
Further, the selected scan input signal (Sin), scan mode control signal (SMC), data input signal (Din) and scan clock signal (SCK) are also supplied from outside the LSI 1 according to the data selector circuit truth table shown in Table 2. The input scan input signal (INSin), scan mode control signal (INSMC), data input signal (INDin), and scan clock signal (INSCK) are input.
[0045]
That is, each of the data selector circuits 31 to 35 has two input lines (external input and test input), one control line, and a node of one selected output line. Is selected (processed).
[0046]
Specifically, in the LSI 1, when the test is in the active state, the data selector circuits 31 and 32 block the input data input signal (INDin), which is an external input signal, and substitute the oscillation signal ROUT as an oscillation signal instead. The signal continues to be sent to combinational circuits 22a, 22b.
[0047]
Similarly, the data selector circuit 33, instead of the input scan mode control signal (INSMC), the sequential circuit 21a to ROUT signal, 21b, continues to send the 21c. Further, the data selector circuit 34 continues to send the ROUT signal to the sequential circuit 21a instead of the input scan input signal (INSin).
Similarly, the data selector circuit 35 continues to send the CLK signal, which is an oscillation signal, to the sequential circuits 21a, 21b, and 21c instead of the input scan clock signal (INSCK).
[0048]
As described above, the LSI 1 according to the embodiment uses the static burn-in test device so that the test that outputs the oscillation signal of the test pulse generation circuit 10 to the scan path test circuit 20 can be performed so that a test equivalent to the dynamic burn-in test can be performed. By providing the selector circuits 31 to 35, the mode control operation used in the scan path test can be performed, so that the trigger change of the internal circuit can be performed in a wider range.
[0049]
That is, since the LSI 1 can be operated by sequentially switching between the serial mode and the parallel mode, it is possible to perform an operation with higher coverage on the internal elements of the LSI 1 and perform a high-quality burn-in test. it can.
[0050]
【The invention's effect】
As described above, according to the present invention, a semiconductor integrated circuit including a test pulse generation circuit operates in a burn-in test using a static burn-in test apparatus by sequentially switching the semiconductor integrated circuit between a serial mode and a parallel mode. It is possible to perform high-quality sorting with large test coverage.
Therefore, almost perfect dynamic burn-in test can be performed with the existing static burn-in test equipment without purchasing or modifying the dynamic burn-in test equipment.
[Brief description of the drawings]
FIG. 1 is a schematic block diagram of a main part of a semiconductor integrated circuit including a test pulse generation circuit according to an embodiment.
FIG. 2 is a logic circuit diagram of the data select circuit according to the embodiment.
FIG. 3 shows a truth table of each signal of the semiconductor integrated circuit having the test pulse generating circuit according to the embodiment in Table 1, and a truth table of the data selector circuit in Table 2; .
FIG. 4 is a schematic block diagram of a main part of a semiconductor integrated circuit in a conventional example.
[Explanation of symbols]
1 LSI
DESCRIPTION OF SYMBOLS 10 Inspection pulse generation circuit 11 Oscillation circuit 12 Divider circuit 20 Scan path circuit 21a, 21b, 21c Sequence circuit 22a, 22b Combination circuit 30a, 30b AND terminal 30c OR terminal 31-35 Data select circuit 101 LSI
102 pulse generation circuit 103 data selector circuit

Claims (6)

バーインテストにおけるテスト信号を入力して発振信号を出力する検査用パルス発生回路と、
前記テスト信号と前記発振信号を入力して、前記テスト信号がＨレベルのときは、データ入力信号，スキャンモードコントロール信号，スキャン入力信号及びスキャンクロック信号として、前記発振信号を出力し、前記テスト信号がＬレベルのときは、前記データ入力信号，スキャンモードコントロール信号，スキャン入力信号及びスキャンクロック信号として、外部入力信号を出力するデータセレクタ回路と、
このデータセレクタ回路から出力される前記発振信号または前記外部入力信号を入力して動作する、順序回路と組み合わせ回路とからなっているスキャンパス回路と
を具備したことを特徴とする検査用パルス発生回路を備えた半導体集積回路。A test pulse generation circuit that inputs a test signal in a burn-in test and outputs an oscillation signal,
The test signal and the oscillation signal are input, and when the test signal is at the H level, the oscillation signal is output as a data input signal, a scan mode control signal, a scan input signal, and a scan clock signal, and the test signal is output. Is at L level, a data selector circuit for outputting an external input signal as the data input signal, scan mode control signal, scan input signal, and scan clock signal;
A test pulse generation circuit, comprising: a scan path circuit including a sequential circuit and a combinational circuit, which operates by receiving the oscillation signal or the external input signal output from the data selector circuit. A semiconductor integrated circuit comprising: 上記請求項１に記載の検査用パルス発生回路を備えた半導体集積回路において、
前記検査用パルス発生回路を発振回路と分周回路によって構成したことを特徴とする検査用パルス発生回路を備えた半導体集積回路。A semiconductor integrated circuit comprising the test pulse generation circuit according to claim 1,
A semiconductor integrated circuit comprising a test pulse generating circuit, wherein the test pulse generating circuit is constituted by an oscillation circuit and a frequency dividing circuit. 上記請求項１または請求項２に記載の検査用パルス発生回路を備えた半導体集積回路において、
前記テスト信号を入力しないときには、前記検査用パルス発生回路が前記発振信号を出力しないように、テスト信号端子をプルアップまたはプルダウンした状態でレベル固定することを特徴とする検査用パルス発生回路を備えた半導体集積回路。A semiconductor integrated circuit comprising the test pulse generation circuit according to claim 1 or 2,
When the test signal is not inputted, the test pulse generating circuit is characterized in that the test signal terminal is fixed in a state where the test signal terminal is pulled up or pulled down so that the test pulse generating circuit does not output the oscillation signal. Semiconductor integrated circuit. 上記請求項１〜請求項３のいずれかに記載の検査用パルス発生回路を備えた半導体集積回路において、
前記データセレクタ回路を、前記データ入力信号，スキャンモードコントロール信号，スキャン入力信号及びスキャンクロック信号ごとに設けたことを特徴とする検査用パルス発生回路を備えた半導体集積回路。A semiconductor integrated circuit comprising the test pulse generation circuit according to any one of claims 1 to 3,
A semiconductor integrated circuit comprising a test pulse generating circuit, wherein the data selector circuit is provided for each of the data input signal, scan mode control signal, scan input signal, and scan clock signal. 上記請求項１〜請求項４のいずれかに記載の検査用パルス発生回路を備えた半導体集積回路において、
前記データセレクタ回路は、二個のＡＮＤ素子と一個のＯＲ素子とで構成したことを特徴とする検査用パルス発生回路を備えた半導体集積回路。A semiconductor integrated circuit comprising the test pulse generation circuit according to any one of claims 1 to 4,
A semiconductor integrated circuit comprising a test pulse generation circuit, wherein the data selector circuit includes two AND elements and one OR element. 上記請求項１〜請求項５のいずれかに記載の検査用パルス発生回路を備えた半導体集積回路において、
前記検査用パルス発生回路にリングオシレータ回路を用いたことを特徴とする検査用パルス発生回路を備えた半導体集積回路。A semiconductor integrated circuit comprising the test pulse generation circuit according to any one of claims 1 to 5,
A semiconductor integrated circuit provided with a test pulse generation circuit, wherein a ring oscillator circuit is used as the test pulse generation circuit.

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