JP2004012399A - Flip-flop circuit with scanning function, scanning test circuit, and semiconductor integrated circuit - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
本発明は、シリアルデータを転送するフリップフロップ回路と組み合せ回路とを備えた半導体集積回路、その半導体集積回路のテスト容易化設計のために用いられるスキャン機能付きフリップフロップ回路およびスキャンテスト回路に関する。
【0002】
【従来の技術】
近年、半導体集積回路の回路規模の増大に伴って、その回路故障の発生率も増大する傾向にある。このような回路故障の検出漏れを防ぐためには、故障検査のために用いられるテストパターンを増やすことが考えられるが、テストパターンを増やすと、故障検査に必要とされる時間、コスト等が増加するため、好ましくない。そこで、テスト容易化設計を行って、回路故障の検出漏れを減少させる方法が提案されている。テスト容易化設計を導入することによって、被検査半導体集積回路の故障検出率を向上させると共に、テストパターンの複雑化・パターン数の増加を軽減して、故障検査に要する時間・コストを抑制することが可能となるからである。
【0003】
このようなテスト容易化設計技術として、従来から、スキャンテスト回路が一般的に用いられている。スキャンテスト回路は、既存のフリップフロップ回路にスキャン機能を設けたスキャン機能付きフリップフロップ回路を複数接続してシフトレジスタ構成としたものである。故障検査時には、スキャンテスト信号(スキャンイネーブル信号)を入力し、スキャンパスを通って出力された信号を検出することによって、スキャンパスによって分断された論理回路部分(順序回路の接続)をテストすることができる。
【0004】
このようなスキャン機能付きフリップフロップ回路の一例は、例えば特開平10−177060号公報に開示されている。以下に、従来のスキャン機能付きフリップフロップ回路の構成および動作について説明する。
【0005】
図3は、従来のスキャン機能付きフリップフロップ回路300の構成を示す回路図である。
【0006】
このスキャン機能付きフリップフロップ回路300は、セレクタ回路3とリセット機能付きフリップフロップ回路13とによって構成されている。
【0007】
セレクタ回路3は、インバータ回路8と、AND回路10および11と、OR回路12とによって構成されており、スキャンイネーブル端子(以下、SE端子と称する)5に入力されるスキャンイネーブル信号SEの値によって、スキャン信号入力端子(以下、SI端子と称する)4から入力されるスキャン信号SIもしくはデータ信号入力端子(以下、D端子と称する)6から入力されるデータ信号Dのいずれか一方が選択され、出力されるようになっている。
【0008】
例えば、スキャンテスト時には、スキャンイネーブル信号SEが’high’レベルとなり、AND回路10の一方の入力に’high’レベルが入力され、AND回路11の一方の入力には、インバータ回路8を介して反転された信号’low’レベルが入力される。このため、OR回路12の一方の入力には、AND回路10からの出力信号であるスキャン信号SIが入力される。一方、AND回路11からは、データ信号Dの値によらず、常に’low’レベルが出力されてOR回路12の他方の入力に入力される。このため、OR回路12からはスキャン信号SIが出力される。
【0009】
また、通常動作時には、スキャンイネーブル信号SEが’low’レベルとなり、AND回路10の一方の入力には’low’レベルが入力され、AND回路11の一方の入力には、インバータ回路8を介して反転された信号’high’レベルが入力される。このため、OR回路12の一方の入力には、AND回路11からの出力信号であるデータ信号Dが入力される。一方、AND回路10からの出力は、常にlowとなり、OR回路12の他方の入力に入力される。このため、OR回路12からはデータ信号Dが出力される。
【0010】
リセット機能付きフリップフロップ回路13は、マスターラッチ部13aと、スレーブラッチ部13bと、内部クロック生成部13cと、4つのインバータ回路9および20〜22とによって構成されている。
【0011】
内部クロック生成部13cは、相互に直列接続されたインバータ回路27および28によって構成されている。クロック端子(以下、CLK端子と称する)26から入力されるクロック信号CLKは、インバータ回路27に入力され、反転されて内部クロック信号の反転信号CKNとして出力される。また、インバータ回路27からの出力信号は、インバータ回路28に入力され、反転されて内部クロック信号CKとして出力される。
【0012】
マスターラッチ部13aは、内部クロック生成部13cから信号CKおよびCKNが入力されるクロックドインバータ回路14および15と、NOR回路16とによって構成されている。セレクタ回路3からの出力信号は、クロックドインバータ14に入力され、クロックドインバータ14からの出力信号はNOR回路16の一方の入力に入力される。また、NOR回路16の他方の入力には、リセット入力端子(以下、RN端子と称す)7から入力されたリセット信号RNがインバータ回路9を介して反転されて入力される。また、NOR回路16からの出力信号は、クロックドインバータ回路15および17にそれぞれ入力される。クロックドインバータ回路15からの出力信号は、NOR回路16の一方の入力に入力される。
【0013】
これによって、内部クロック信号CKが’low’レベルである期間にセレクタ回路3からの出力信号がマスターラッチ部13aに取り込まれ、内部クロック信号CKが’high’レベルである期間には、取り込まれた信号が保持される。ここで、リセット信号RNが’high’レベルである場合には、セレクタ回路3からの出力信号が反転されてNOR回路16から出力され、リセット信号RNが’low’レベルである場合には、’low’レベルがNOR回路16から出力される。リセット信号RNは、クロック信号CLKとは非同期であり、誤動作の原因とならないためにクロック信号CLKに関わらず、動作開始時にマスタースレーブ式ラッチ回路内のデータを一度リセットするための信号である。
【0014】
スレーブラッチ部13bは、内部クロック生成部13cからの信号CKおよびCKNが入力されるクロックドインバータ回路17および18と、NOR回路19と、3つのインバータ回路20〜22とによって構成されている。マスターラッチ部13aのNOR回路16からの出力信号はクロックドインバータ回路17に入力され、クロックドインバータ回路17からの出力信号は、NOR回路19の一方の入力に入力される。NOR回路19の他方の入力には、RN端子7から入力されたリセット信号RNがインバータ回路9を介して反転されて入力される。また、NOR回路19の出力信号は、クロックドインバータ回路18、インバータ回路20および22にそれぞれ入力される。クロックドインバータ回路18からの出力信号は、NOR回路19の一方の入力に入力される。
【0015】
これによって、内部クロック信号CKが’high’レベルである期間にマスターラッチ部13aからの出力信号がスレーブラッチ部13bに取り込まれ、内部クロック信号CKが’low’レベルである期間には、取り込まれた信号が保持される。ここで、リセット信号RNが’high’レベルである場合には、マスターラッチ部13aからの出力信号が反転されてNOR回路19から出力され、リセット信号RNが’low’レベルである場合には、’low’レベルがNOR回路19から出力される。
【0016】
スレーブラッチ部13bからインバータ回路20に入力された信号は、反転されてインバータ回路21に入力され、インバータ回路21からの出力信号が出力端子(以下、Q出力端子と称する)23から出力される。また、スレーブラッチ回路13bからインバータ回路22に入力された信号は、反転されて反転出力端子(以下QN出力端子と称する)24から出力される。
【0017】
次に、このように構成されたスキャン機能付きフリップフロップ回路300を用いたスキャンテスト回路の構成および動作について説明する。
【0018】
図4は、図3に示すフリップフロップ回路を用いて構成したスキャンテスト回路400の構成を示すブロック図である。
【0019】
このスキャンテスト回路400は、上述したスキャン機能付きフリップフロップ回路35および36と、通常動作の際に使用される組み合せ回路33および34とを有しており、スキャンテスト時にこれらの回路がシフトレジスタとして動作するように、配線が設けられてスキャンパスが構成されている。
【0020】
データ入力端子DATAIN31は、組み合せ回路33に接続され、組み合せ回路33からの出力信号がスキャン機能付きフリップフロップ回路35のD端子6に入力されるようになっている。また、スキャン入力端子SCANIN32は、スキャン機能付きフリップフロップ回路35のSI端子4と接続されている。さらに、SE端子5、CLK端子26およびRN端子7は、それぞれ、スキャン機能付きフリップフロップ回路35および36のそれぞれのSE端子5、CLK端子26およびRN端子7と接続されている。スキャン機能付きフリップフロップ回路35のQ出力端子23は、組み合せ回路34およびスキャン機能付きフリップフロップ回路36のSI端子4とそれぞれ接続され、組み合せ回路34からの出力信号がスキャン機能付きフリップフロップ回路36のD端子6に入力されるようになっている。スキャン機能付きフリップフロップ回路36のQ出力端子23からは出力信号37が出力されるようになっている。
【0021】
このスキャンテスト回路400の動作モードには、スキャンテストモードと通常動作モードとがある。以下に、それぞれの動作モード時におけるスキャンテスト回路400の動作について説明する。
【0022】
まず、スキャンテストモード時の動作について説明する。図5は、スキャンテストモード時におけるスキャンテスト回路400の動作について説明するためのブロック図である。
【0023】
スキャンイネーブル信号SEが’high’レベルである場合には、スキャンパスを構成するスキャン機能付きフリップフロップ回路35および36内のセレクタ回路3において、SI端子4から入力されるSI信号が選択されるため、スキャンテストモードとなる。これによって、SCANIN端子32から、SI信号がスキャン機能付きフリップフロップ回路35のSI端子4に入力され、入力されたSI信号は、CLK信号に同期してスキャン機能付きフリップフロップ回路35のQ出力端子23から出力されて、後段のスキャン機能付きフリップフロップ回路36のSI端子4に入力される。スキャン機能付きフリップフロップ回路36のSI端子4に入力されたSI信号は、CLK信号に同期してスキャン機能付きフリップフロップ回路36のQ出力端子23から、SCANOUT信号38として出力される。
【0024】
次に、通常動作モード時の動作について説明する。図6は、通常動作モード時におけるスキャンテスト回路400の動作について説明するためのブロック図である。
【0025】
スキャンイネーブル信号SEが’low’レベルである場合には、スキャンパスを構成するスキャン機能付きフリップフロップ回路35および36内のセレクタ回路3において、D端子6から入力されるD信号が選択されるため、通常動作モードとなる。これによって、DATAIN端子31からD信号が入力されて、組み合わせ回路33を動作させ、その結果がスキャン機能付きフリップフロップ回路35のD端子6に入力される。入力されたD信号は、CLK信号に同期してスキャン機能付きフリップフロップ回路35のQ出力端子23から出力されて、次段の組み合わせ回路34を動作させ、その結果が後段スキャン機能付きフリップフロップ回路36のD端子6に入力される。スキャン機能付きフリップフロップ回路36のD端子6に入力されたD信号は、CLK信号に同期してスキャン機能付きフリップフロップ回路36のQ出力端子23から、DATAOUT信号39として出力される。
【0026】
このように、スキャンテスト回路400では、SE端子5から入力されるSE信号を制御することにより、スキャンテストモードと通常動作モードとを切り換えることができる。なお、上記説明では、スキャン機能付きフリップフロップ回路が2段接続された簡単なスキャンテスト回路を例に挙げて説明したが、実際の半導体集積回路においては、多数のスキャン機能付きフリップフロップ回路がチェーン状に接続されてスキャンテスト回路が構成されており、大規模な回路構成となっている。
【0027】
図7は、図3に示すスキャン機能付きフリップフロップ回路300におけるセレクタ回路3と、リセット機能付きフリップフロップ回路を構成するマスターラッチ部13aのクロックドインバータ回路14との構成をトランジスタレベルで示す回路図である。ここでは、セレクタ回路3とクロックドインバータ回路14とが、それぞれの機能を実現する複合素子60によって構成されている。
【0028】
この複合素子60は、PMOSトランジスタ40〜44と、NMOSトランジスタ45〜49と、インバータ回路8とによって構成されている。
【0029】
PMOSトランジスタ40および42のソースは電源電位(以下、VDDと称する)と接続されており、PMOSトランジスタ40のドレインはPMOSトランジスタ41のソースと接続されている。また、PMOSトランジスタ42のドレインはPMOSトランジスタ43のソースと接続されており、PMOSトランジスタ41および43のドレインはPMOSトランジスタ44のソースと接続されている。
【0030】
また、PMOSトランジスタ44のドレインはNMOSトランジスタ45のドレインと接続されており、NMOSトランジスタ45のソースはNMOSトランジスタ46および48のドレインと接続されている。NMOSトランジスタ46のソースはNMOSトランジスタ47のドレインと接続されており、NMOSトランジスタ48のソースはNMOSトランジスタ49のドレインと接続されている。また、NMOSトランジスタ47のソースとNMOSトランジスタ49のソースとは接地(以下、GNDと称する)されている。
【0031】
PMOSトランジスタ40およびNMOSトランジスタ47のゲートはSI端子4と接続され、PMOSトランジスタ42およびNMOSトランジスタ46のゲートはSE端子5と接続されている。また、PMOSトランジスタ43およびNMOSトランジスタ48のゲートはD端子6と接続され、PMOSトランジスタ41およびNMOSトランジスタ49のゲートはインバータ回路8を介してSE端子5と接続されている。また、PMOSトランジスタ44のゲートには内部クロック信号CKが入力され、NMOSトランジスタ45のゲートには内部クロック信号CKNが入力されている。
【0032】
このように、図3に示すスキャン機能付きフリップフロップ回路300のセレクタ回路3と、リセット機能付きフリップフロップ回路13を構成するマスターラッチ部のクロックドインバータ回路14とは、レイアウト面積を削減するために、一般に、多段のトランジスタによって構成される複合素子60によって構成される。
【0033】
次に、図7に示す複合素子60の動作について説明する。
【0034】
SE端子5にSE信号として’high’レベルが入力されるスキャンテストモード時には、PMOSトランジスタ41とNMOSトランジスタ46とはON状態となり、PMOSトランジスタ42とNMOSトランジスタ49とはOFF状態となる。SI端子4から入力されたSI信号が’low’レベルである場合には、PMOSトランジスタ40がON状態となり、NMOSトランジスタ47がOFF状態となるため、内部クロック信号CKおよびCKNに同期して、SI信号の反転信号である’high’レベルがノード25から出力される。また、SI端子4から入力されたSI信号が’high’レベルである場合には、PMOSトランジスタ40がOFF状態となり、NMOSトランジスタ47がON状態となるため、内部クロック信号CKおよびCKNに同期して、SI信号の反転信号である’low’レベルがノード25から出力される。
【0035】
また、SE端子5にSE信号として’low’レベルが入力される通常動作モード時には、PMOSトランジスタ41とNMOSトランジスタ46とはOFF状態となり、PMOSトランジスタ42とNMOSトランジスタ49とはON状態となる。D端子6から入力されたD信号が’low’レベルである場合には、PMOSトランジスタ43がON状態となり、NMOSトランジスタ48がOFF状態となるため、内部クロック信号CKおよびCKNに同期して、D信号の反転信号である’high’レベルがノード25から出力される。また、D端子6から入力されたD信号が’high’レベルである場合には、PMOSトランジスタ43がOFF状態となり、NMOSトランジスタ48がON状態となるため、内部クロック信号CKおよびCKNに同期して、D信号の反転信号である’low’レベルがノード25から出力される。
【0036】
【発明が解決しようとする課題】
しかしながら、上記図7に示す複合素子60において、例えばPMOSトランジスタ40またはNMOSトランジスタ47が電気的または物理的な原因によって壊れた場合には、以下のような問題が生じる。
【0037】
図8は、PMOSトランジスタ40が壊れた場合について説明するための回路図である。
【0038】
PMOSトランジスタ40が壊れた場合、電気的に抵抗50と等価であると考えられる場合がある。このような場合に、スキャンテストモードにおいてSE信号が’high’レベルとなり、SI端子4にSI信号として’high’レベルが入力されると、PMOSトランジスタ41とNMOSトランジスタ46および47とはON状態となる。ここで、抵抗50がある程度の大きさ、例えば数kΩ〜数十kΩの値を有する抵抗値であるとすると、内部クロック信号CKおよびCKNに同期してノード25に出力されるSI信号は、’high’レベルまたは’low’レベルのいずれでもない、中間電位となる場合がある。そして、ノード25の先にインバータ回路が接続されていると、そのインバータ回路から’high’レベルが出力されることがある。その結果、動作的に問題が生じず、PMOSトランジスタ40が破壊されていることを検出することができないため、良品として選別されることになる。
【0039】
図9は、NMOSトランジスタ47が壊れた場合について説明するための回路図である。
【0040】
NMOSトランジスタ47が壊れた場合、電気的に抵抗51と等価であると考えられる場合がある。この場合にも同様に、スキャンテストモードにおいてSE信号が’high’レベルとなり、SI端子4にSI信号として’low’レベルが入力されると、PMOSトランジスタ40および41とNMOSトランジスタ46はON状態となる。ここで、抵抗51がある程度の大きさ、例えば数kΩ〜数十kΩの値を有する抵抗値であるとすると、内部クロック信号CKおよびCKNに同期してノード25に出力されるSI信号は、’high’レベルまたは’low’レベルのいずれでもない、中間電位となる場合がある。そして、ノード25の先にインバータ回路が接続されていると、そのインバータ回路から’low’レベルが出力されることがある。その結果、動作的に問題が生じず、NMOSトランジスタ47が破壊されていることを検出することができないため、良品として選別されることになる。
【0041】
ところで、半導体集積回路を構成するトランジスタの一部が、電気的または物理的な要因により破壊されたときに、リーク電流を測定することによって不良を検出するテスト方法が知られている。しかしながら、半導体集積回路においては、一般に、レイアウト面積を小さくするためにトランジスタが多段に接続されて構成されているため、リーク電流を測定して不良を検出することは容易ではない。
【0042】
例えば、図8に示す回路例では、外部から制御可能なSE信号を’high’レベルに制御することにより、PMOSトランジスタ41とNMOSトランジスタ46とをON状態とし、また、外部から制御可能な内部クロック信号CKを’low’レベル、CKNを’high’レベルに制御することにより、PMOSトランジスタ44とNMOSトランジスタ45とをON状態として、リーク電流の測定を行う。しかしながら、SI信号は、外部から制御することが容易ではないため、NMOSトランジスタ47がOFF状態である場合には、抵抗50に起因する貫通電流が流れず、リーク電流を測定することによって不良を検出することができない場合がある。
【0043】
本発明は、このような従来技術の課題を解決するためになされたものであり、レイアウト面積を縮小するためにトランジスタが多段に接続された構成であっても、リーク電流を測定して電気的、物理的要因により破壊されたトランジスタを検出することができるスキャン機能付きフリップフロップ回路、スキャンテスト回路および半導体集積回路を提供することを目的とする。
【0044】
【課題を解決するための手段】
本発明のスキャン機能付きフリップフロップ回路は、通常動作用論理入力信号が入力される第1入力端子、およびスキャンテスト用論理入力信号が入力される第2入力端子を有し、通常動作時に通常動作用論理入力信号を選択して出力すると共に、スキャンテスト時に該スキャンテスト用論理入力信号を選択して出力する選択回路と、該選択回路からの出力信号をクロック信号に応じて取り込んで保持するマスターラッチ部、および該マスターラッチ部からの出力信号をクロック信号に応じて取り込んで保持するスレーブラッチ部が接続されたマスタースレーブ式ラッチ回路とを備え、該選択回路と該マスターラッチ部の一部とが、NMOSトランジスタおよびPMOSトランジスタを含む複合素子によって構成されており、該複合素子の出力と電源電位との間に、該スキャンテスト用論理入力信号がそのゲートに入力されるNMOSトランジスタの破壊を検出するための検出用PMOSトランジスタが接続され、そのことにより上記目的が達成される。
【0045】
好ましくは、前記マスタースレーブ式ラッチ回路は、リセット信号が入力されるリセット端子を有し、該リセット端子が前記検出用PMOSトランジスタのゲートと接続されている。
【0046】
本発明のスキャン機能付きフリップフロップ回路は、通常動作用論理入力信号が入力される第1入力端子、およびスキャンテスト用論理入力信号が入力される第2入力端子を有し、通常動作時に通常動作用論理入力信号を選択して出力すると共に、スキャンテスト時に該スキャンテスト用論理入力信号を選択して出力する選択回路と、該選択回路からの出力信号をクロック信号に応じて取り込んで保持するマスターラッチ部、および該マスターラッチ部からの出力信号をクロック信号に応じて取り込んで保持するスレーブラッチ部が接続されたマスタースレーブ式ラッチ回路とを備え、該選択回路と該マスターラッチ部の一部とが、NMOSトランジスタおよびPMOSトランジスタを含む複合素子によって構成されており、該複合素子の出力と接地電位との間に、該スキャンテスト用論理入力信号がそのゲートに入力されるPMOSトランジスタの破壊を検出するための検出用NMOSトランジスタが接続され、そのことにより上記目的が達成される。
【0047】
好ましくは、前記検出用NMOSトランジスタのゲートは、外部から制御可能なテスト信号が入力されるテスト端子と接続されている。
【0048】
好ましくは、前記マスタースレーブ式ラッチ回路は、リセット信号が入力されるリセット端子を有し、該リセット信号の反転信号が前記テスト端子に入力される。
【0049】
本発明のスキャンテスト回路は本発明のスキャン機能付きフリップフロップ回路が複数接続されてスキャンパスが構成され、そのことにより上記目的が達成される。
【0050】
本発明の半導体集積回路は、本発明のスキャン機能付きフリップフロップ回路と、該スキャン機能付きフリップフロップ回路の該第1入力端子および出力端子の少なくとも一方に接続された組み合せ回路とを備え、そのことにより上記目的が達成される。
【0051】
以下に、本発明の作用について説明する。
【0052】
本発明にあっては、レイアウト面積を小さくするために、選択回路とマスターラッチ部の一部(クロックドインバータ)とが、NMOSトランジスタおよびPMOSトランジスタを含む複合素子によって構成されている場合に、複合素子の出力と電源電位との間に、検出用PMOSトランジスタを設けて、そのゲートに外部から制御可能なテスト信号を入力することによって、検出用PMOSトランジスタをON状態とする。これによって、複合素子において破壊されているNMOSトランジスタおよび検出用PMOSトランジスタを介して接地電位と電源電位との間に大電流を流すことができるため、外部からの制御が容易ではないSI信号によってPMOSトランジスタを制御することなく、SI信号がそのゲートに入力されるNMOSトランジスタの破壊を検出することができる。
【0053】
また、本発明にあっては、複合素子の出力と接地電位との間に、検出用NMOSトランジスタを設けて、そのゲートに外部から制御可能なテスト信号を入力することによって、検出用NMOSトランジスタをON状態とする。これによって、複合素子において破壊されているPMOSトランジスタおよび検出用NMOSトランジスタを介して接地電位と電源電位との間に大電流を流すことができるため、外部からの制御が容易ではないSI信号によってNMOSトランジスタを制御することなく、SI信号がそのゲートに入力されるPMOSトランジスタの破壊を検出することができる。
【0054】
検出用PMOSトランジスタを制御するためのテスト信号として、RN信号を用いることによって、新たな端子を設けることなくテスト信号を入力することができる。また、検出用NMOSトランジスタを制御するためのテスト信号は、RN信号の反転信号を用いることができる。
【0055】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面に基づいて説明する。
【0056】
(実施形態1)
図1は、本発明の一実施形態であるスキャン機能付きフリップフロップ回路100の構成を示す回路図である。なお、この図1および以下の図2において、図3および図7に示す従来のスキャン機能付きフリップフロップ回路300と同じ機能を有する構成部分については、同じ符号を付して説明を省略する。
【0057】
このスキャン機能付きフリップフロップ回路100は、図3および図7に示す従来のスキャン機能付きフリップフロップ回路300において、セレクタ回路3とリセット機能付きラッチ回路13のマスターラッチ部13aにおけるクロックドインバータ14とが複合素子60によって構成されており、複合素子60の出力ノード25に接続されて、トランジスタ破壊検出用回路1が設けられている。トランジスタ破壊検出用回路1は、検出用PMOSトランジスタ2とVDDとによって構成されている。検出用PMOSトランジスタ2は、ドレインが複合素子60の出力ノード25と接続され、ソースがVDDと接続され、ゲートにはRN端子7からRN信号が入力されるようになっている。なお、検出用PMOSトランジスタ2のゲートには、別にテスト(TEST)信号を入力してもよいが、このようにRN信号を用いることにより、新たな入力端子を別途設ける必要がない。
【0058】
以下に、このように構成された本実施形態のスキャン機能付きフリップフロップ回路100において、従来技術において図9を用いて説明したように、NMOSトランジスタ47が壊れて、抵抗51と等価となった場合の動作について、説明する。
【0059】
スキャンテストモードにおいてSE信号が’high’レベルとなり、SI端子4にSI信号として’low’レベルが入力されると、PMOSトランジスタ40および41とNMOSトランジスタ46はON状態となる。ここで、抵抗51がある程度の大きさを有する抵抗値であるとすると、内部クロック信号CKおよびCKNに同期してノード25に出力されるSI信号は、’high’レベルまたは’low’レベルのいずれでもない、中間電位となる場合がある。
【0060】
このような場合に、リーク電流を測定することによって不良を検出するために、例えば図9に示すスキャン機能付きフリップフロップ回路300では、外部から制御可能なSE信号を’high’レベルに制御することにより、PMOSトランジスタ41とNMOSトランジスタ46とをON状態とし、また、外部から制御可能な内部クロック信号CKを’low’レベル、CKNを’high’レベルに制御することにより、PMOSトランジスタ44とNMOSトランジスタ45とをON状態として、リーク電流の測定を行う。しかしながら、SI信号は、外部から制御することが容易ではないため、PMOSトランジスタ40がOFF状態である場合には、抵抗51に起因する貫通電流が流れず、リーク電流を測定することによって不良を検出することができないことがある。
【0061】
これに対して、本実施形態のスキャン機能付きフリップフロップ回路100では、このリーク電流測定時に、RN信号を’low’レベルに制御することによって、PMOSトランジスタ2がON状態となり、VDDからPMOSトランジスタ2、ノード25、NMOSトランジスタ45、46および47を経てGNDへ電流が流れる電流経路が生成される。このため、PMOSトランジスタ40の状態によらず、NMOSトランジスタ47が壊れている場合に、大電流が流れることになり、リーク電流を測定することによって不良を検出することが可能となる。
【0062】
(実施形態2)
図2は、実施形態2のスキャン機能付きフリップフロップ回路200の構成を示す回路図である。
【0063】
このスキャン機能付きフリップフロップ回路200は、図3および図7に示す従来のスキャン機能付きフリップフロップ回路300において、セレクタ回路3とリセット機能付きラッチ回路13のマスターラッチ部13aにおけるクロックドインバータ14とが複合素子60によって構成されており、複合素子60の出力ノード25に接続されて、トランジスタ破壊検出用回路29が設けられている。トランジスタ破壊検出用回路29は、検出用NMOSトランジスタ30とGNDとによって構成されている。検出用NMOSトランジスタ29は、ドレインが複合素子60の出力ノード25と接続され、ソースがGNDと接続され、ゲートにはテスト入力端子(以下、TEST端子と称する)52からTEST信号が入力されるようになっている。なお、検出用NMOSトランジスタ30のゲートには、新たに設けたTEST端子からTEST信号を入力する代りに、RN端子7から入力されるRN信号を反転させた信号を入力してもよい。このようにRN信号を用いることにより、新たな入力端子を別途設ける必要がなくなる。
【0064】
以下に、このように構成された本実施形態のスキャン機能付きフリップフロップ回路200において、従来技術において図8を用いて説明したように、PMOSトランジスタ40が壊れて、抵抗50と等価となった場合の動作について、説明する。
【0065】
スキャンテストモードにおいてSE信号が’high’レベルとなり、SI端子4にSI信号として’low’レベルが入力されると、PMOSトランジスタ41とNMOSトランジスタ46および47はON状態となる。ここで、抵抗50がある程度の大きさを有する抵抗値であるとすると、内部クロック信号CKおよびCKNに同期してノード25に出力されるSI信号は、’high’レベルまたは’low’レベルのいずれでもない、中間電位となる場合がある。
【0066】
このような場合に、リーク電流を測定することによって不良を検出するために、例えば図8に示すスキャン機能付きフリップフロップ回路300では、外部から制御可能なSE信号を’high’レベルに制御することにより、PMOSトランジスタ41とNMOSトランジスタ46とをON状態とし、また、外部から制御可能な内部クロック信号CKを’low’レベル、CKNを’high’レベルに制御することにより、PMOSトランジスタ44とNMOSトランジスタ45とをON状態として、リーク電流の測定を行う。しかしながら、SI信号は、外部から制御することが容易ではないため、NMOSトランジスタ47がOFF状態である場合には、抵抗50に起因する貫通電流が流れず、リーク電流を測定することによって不良を検出することができないことがある。
【0067】
これに対して、本実施形態のスキャン機能付きフリップフロップ回路200では、このリーク電流測定時に、TEST入力端子52から入力されるTEST信号を’high’レベルに制御することによって、NMOSトランジスタ30がON状態となり、VDDからPMOSトランジスタ40、41および44、ノード25、NMOSトランジスタ30を経てGNDへ電流が流れる電流経路が生成される。このため、NMOSトランジスタ47の状態によらず、PMOSトランジスタ40が壊れている場合に、大電流が流れることになり、リーク電流を測定することによって不良を検出することが可能となる。
【0068】
上記実施形態1および実施形態2のスキャン機能付きフリップフロップ回路100および200と、通常動作の際に使用される組み合せ回路33および34とを、スキャンテスト時にこれらの回路がシフトレジスタとして動作するように配線することによって、図4に示すようなスキャンテスト回路400を構成することができる。
【0069】
なお、上記実施形態1および実施形態2のスキャン機能付きフリップフロップ回路100および200において、クロックドインバータ14を除くマスタースレーブ式ラッチ回路13の一部が物理的要因または電気的要因により破壊された場合には、スキャンテストモードおよび通常動作モードに関わらず、テストパターンによる期待値比較により、良品と不良品とを選別することが可能となる。このため、マスタースレーブ式ラッチ回路13の一部に不良があった場合は、不良を検出することが可能である。
【0070】
PMOSトランジスタ41〜44、NMOSトランジスタ45、47〜49のゲートには、外から直接制御可能な端子が接続されているため、該トランジスタが不良の場合には、意図した入力信号が入力されず、論理が変わってしまうため、テストパターンによる期待値比較により、良品と不良品を区別することが可能となる。
【0071】
【発明の効果】
以上に説明したように、本発明のスキャン機能付きフリップフロップ回路を用いてスキャンテスト回路を構成した半導体集積回路においては、外部から制御することが容易ではないスキャン信号SIがゲートに入力されるトランジスタが電気的または物理的要因によって破壊された場合に、リセット信号、もしくは外部から制御可能なテスト端子から入力されるテスト信号を制御することにより、リーク電流を検出することができ、不良品と良品とを選別することができる。
【図面の簡単な説明】
【図1】実施形態1のスキャン機能付きフリップフロップ回路の構成を示す回路図である。
【図2】実施形態2のスキャン機能付きフリップフロップ回路の構成を示す回路図である。
【図3】従来のスキャン機能付きフリップフロップ回路の構成を示す回路図である。
【図4】スキャンテスト回路の構成を示すブロック図である。
【図5】スキャンテスト回路におけるスキャンテストモード時の動作を説明するためのブロック図である。
【図6】スキャンテスト回路における通常動作モード時の動作を説明するためのブロック図である。
【図7】スキャン機能付きフリップフロップ回路のセレクタ回路とリセット機能付きフリップフロップ回路中のクロックドインバータとを構成する複合素子の構成をトランジスタレベルで示す等価回路図である。
【図8】図7に示す複合素子においてPMOSトランジスタが壊れた状態を示す等価回路図である。
【図9】図7に示す複合素子においてNMOSトランジスタが壊れた状態を示す等価回路図である。
【符号の説明】
1、29 トランジスタ破壊検出用回路
2、40、41、42、43、44 PMOSトランジスタ
3 セレクタ回路
4 スキャン信号入力端子(SI)
5 スキャンイネーブル端子(SE)
6 データ信号入力端子(D)
7 リセット端子(RN)
8、9、20、21、22、27、28 インバータ回路
10、11 AND回路
12 OR回路
13 リセット機能付きフリップフロップ回路
13a マスターラッチ部
13b スレーブラッチ部
13c 内部クロック生成部
14、15、17、18 クロックドインバータ回路
16、19 NOR回路
23 スキャン機能付きフリップフロップ回路のQ出力端子
24 Q出力端子の反転出力端子QN
25 複合素子の出力ノード
26 クロック端子
30、45、46、47、48、49 NMOSトランジスタ
31 DATAIN端子
32 SCANIN端子
33、34 組み合わせ回路
35、36、100、200、300、400 スキャン機能付きフリップフロップ回路
37 スキャン機能付き回路の出力信号
38 スキャンテストモード時のSCANOUT信号
39 通常動作モード時のDATAOUT信号
50、51 抵抗
52 TEST端子[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor integrated circuit provided with a flip-flop circuit for transferring serial data and a combination circuit, a flip-flop circuit with a scan function used for a testable design of the semiconductor integrated circuit, and a scan test circuit.
[0002]
[Prior art]
2. Description of the Related Art In recent years, as the circuit scale of a semiconductor integrated circuit increases, the frequency of occurrence of circuit failures tends to increase. In order to prevent such a failure in detecting a circuit failure, it is conceivable to increase the number of test patterns used for the failure inspection. However, increasing the number of test patterns increases the time and cost required for the failure inspection. Therefore, it is not preferable. Therefore, there has been proposed a method of performing design for testability to reduce omission in detection of circuit failure. Introduce a testability design to improve the failure detection rate of the semiconductor integrated circuit under test, reduce the complexity of test patterns and increase the number of patterns, and reduce the time and cost required for failure inspection. This is because it becomes possible.
[0003]
Conventionally, a scan test circuit has been generally used as such a testability design technique. The scan test circuit has a shift register configuration by connecting a plurality of flip-flop circuits with a scan function provided with a scan function to an existing flip-flop circuit. At the time of failure inspection, a scan test signal (scan enable signal) is input, and a signal output through the scan path is detected to test a logic circuit portion (sequential circuit connection) divided by the scan path. Can be.
[0004]
An example of such a flip-flop circuit with a scan function is disclosed in, for example, Japanese Patent Application Laid-Open No. 10-177060. Hereinafter, the configuration and operation of a conventional flip-flop circuit with a scan function will be described.
[0005]
FIG. 3 is a circuit diagram showing a configuration of a conventional flip-
[0006]
The flip-
[0007]
The selector circuit 3 is composed of an
[0008]
For example, at the time of the scan test, the scan enable signal SE becomes the “high” level, the “high” level is input to one input of the
[0009]
In the normal operation, the scan enable signal SE is at the “low” level, the “low” level is input to one input of the
[0010]
The flip-flop circuit with
[0011]
The
[0012]
The
[0013]
As a result, the output signal from the selector circuit 3 is fetched into the
[0014]
The
[0015]
As a result, the output signal from the
[0016]
The signal input from the
[0017]
Next, the configuration and operation of a scan test circuit using the flip-
[0018]
FIG. 4 is a block diagram showing a configuration of a
[0019]
The
[0020]
The data input terminal DATAIN31 is connected to the
[0021]
The operation modes of the
[0022]
First, the operation in the scan test mode will be described. FIG. 5 is a block diagram for describing an operation of
[0023]
When the scan enable signal SE is at the “high” level, the SI signal input from the SI terminal 4 is selected in the selector circuits 3 in the flip-flop circuits with
[0024]
Next, the operation in the normal operation mode will be described. FIG. 6 is a block diagram for describing an operation of
[0025]
When the scan enable signal SE is at the “low” level, the D signal input from the
[0026]
As described above, the
[0027]
FIG. 7 is a circuit diagram showing, at a transistor level, the configuration of the selector circuit 3 in the flip-flop circuit with
[0028]
The
[0029]
The sources of the
[0030]
The drain of the
[0031]
The gates of the
[0032]
As described above, the selector circuit 3 of the flip-
[0033]
Next, the operation of the
[0034]
In the scan test mode in which the “high” level is input to the
[0035]
Further, in the normal operation mode in which the “low” level is input to the
[0036]
[Problems to be solved by the invention]
However, in the
[0037]
FIG. 8 is a circuit diagram for explaining a case where the
[0038]
When the
[0039]
FIG. 9 is a circuit diagram for explaining a case where the
[0040]
When the
[0041]
By the way, when a part of a transistor included in a semiconductor integrated circuit is broken by an electrical or physical factor, a test method for detecting a defect by measuring a leak current is known. However, in a semiconductor integrated circuit, generally, transistors are connected in multiple stages in order to reduce a layout area, so that it is not easy to measure a leakage current and detect a defect.
[0042]
For example, in the circuit example shown in FIG. 8, by controlling the externally controllable SE signal to the “high” level, the
[0043]
The present invention has been made in order to solve such a problem of the related art. Even if the transistors are connected in multiple stages to reduce the layout area, the leakage current is measured and the electric current is measured. Another object of the present invention is to provide a flip-flop circuit with a scan function, a scan test circuit, and a semiconductor integrated circuit, which can detect a transistor destroyed due to a physical factor.
[0044]
[Means for Solving the Problems]
The flip-flop circuit with a scan function of the present invention has a first input terminal to which a logic input signal for normal operation is input, and a second input terminal to which a logic input signal for scan test is input, and operates normally during normal operation. Circuit for selecting and outputting a logic input signal for use in a scan test and selecting and outputting the logic input signal for scan test during a scan test, and a master for taking in and holding an output signal from the select circuit in accordance with a clock signal A latch section, and a master-slave latch circuit to which a slave latch section that captures and holds an output signal from the master latch section in accordance with a clock signal is connected, wherein the selection circuit and a part of the master latch section are connected to each other. Is composed of a composite element including an NMOS transistor and a PMOS transistor. And between the power supply potential, the logic input signal the scan test detection PMOS transistor for detecting the breakdown of the NMOS transistor is input to the gate is connected, the objects can be achieved.
[0045]
Preferably, the master-slave latch circuit has a reset terminal to which a reset signal is input, and the reset terminal is connected to a gate of the detection PMOS transistor.
[0046]
The flip-flop circuit with a scan function of the present invention has a first input terminal to which a logic input signal for normal operation is input, and a second input terminal to which a logic input signal for scan test is input, and operates normally during normal operation. Circuit for selecting and outputting a logic input signal for use in a scan test and selecting and outputting the logic input signal for scan test during a scan test, and a master for taking in and holding an output signal from the select circuit in accordance with a clock signal A latch section, and a master-slave latch circuit to which a slave latch section that captures and holds an output signal from the master latch section in accordance with a clock signal is connected, wherein the selection circuit and a part of the master latch section are connected to each other. Is composed of a composite element including an NMOS transistor and a PMOS transistor. Between the ground potential, the logical input signal the scan test detection NMOS transistor for detecting the breakdown of the PMOS transistor to be input to the gate is connected, the objects can be achieved.
[0047]
Preferably, a gate of the detection NMOS transistor is connected to a test terminal to which a test signal that can be controlled from the outside is input.
[0048]
Preferably, the master-slave latch circuit has a reset terminal to which a reset signal is input, and an inverted signal of the reset signal is input to the test terminal.
[0049]
In the scan test circuit of the present invention, a scan path is formed by connecting a plurality of flip-flop circuits with a scan function of the present invention, thereby achieving the above object.
[0050]
A semiconductor integrated circuit according to the present invention includes: a flip-flop circuit having a scan function according to the present invention; and a combination circuit connected to at least one of the first input terminal and the output terminal of the flip-flop circuit having a scan function. Thereby, the above object is achieved.
[0051]
Hereinafter, the operation of the present invention will be described.
[0052]
According to the present invention, in order to reduce the layout area, when the selection circuit and a part of the master latch unit (clocked inverter) are composed of a composite element including an NMOS transistor and a PMOS transistor, A detection PMOS transistor is provided between the output of the element and the power supply potential, and an externally controllable test signal is input to the gate of the detection PMOS transistor to turn the detection PMOS transistor on. As a result, a large current can flow between the ground potential and the power supply potential through the NMOS transistor and the detection PMOS transistor that have been destroyed in the composite device. It is possible to detect the destruction of the NMOS transistor whose SI signal is input to its gate without controlling the transistor.
[0053]
Further, in the present invention, a detection NMOS transistor is provided between the output of the composite device and the ground potential, and a test signal that can be controlled from the outside is input to the gate of the detection NMOS transistor, so that the detection NMOS transistor is provided. Set to ON state. As a result, a large current can flow between the ground potential and the power supply potential through the PMOS transistor and the detection NMOS transistor that are destroyed in the composite device. Destruction of a PMOS transistor whose SI signal is input to its gate can be detected without controlling the transistor.
[0054]
By using the RN signal as a test signal for controlling the detection PMOS transistor, a test signal can be input without providing a new terminal. Also, an inverted signal of the RN signal can be used as a test signal for controlling the detection NMOS transistor.
[0055]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
[0056]
(Embodiment 1)
FIG. 1 is a circuit diagram showing a configuration of a flip-flop circuit with a
[0057]
The flip-flop circuit with
[0058]
Hereinafter, in the flip-flop circuit with
[0059]
In the scan test mode, when the SE signal is at the “high” level and the “low” level is input to the SI terminal 4 as the SI signal, the
[0060]
In such a case, in order to detect a defect by measuring a leak current, for example, in the flip-flop circuit with
[0061]
On the other hand, in the flip-flop circuit with
[0062]
(Embodiment 2)
FIG. 2 is a circuit diagram illustrating a configuration of a flip-
[0063]
This flip-flop circuit with
[0064]
Hereinafter, in the flip-
[0065]
In the scan test mode, when the SE signal is at the “high” level and the “low” level is input to the SI terminal 4 as the SI signal, the
[0066]
In such a case, in order to detect a defect by measuring a leak current, for example, in the flip-
[0067]
On the other hand, in the flip-
[0068]
The flip-flop circuits with
[0069]
In the flip-
[0070]
Since the gates of the
[0071]
【The invention's effect】
As described above, in a semiconductor integrated circuit in which a scan test circuit is configured using the flip-flop circuit with a scan function of the present invention, a transistor in which a scan signal SI, which is not easily controlled from the outside, is input to a gate. If the device is destroyed by electrical or physical factors, the leak current can be detected by controlling the reset signal or the test signal input from the externally controllable test terminal. And can be sorted out.
[Brief description of the drawings]
FIG. 1 is a circuit diagram illustrating a configuration of a flip-flop circuit with a scan function according to a first embodiment.
FIG. 2 is a circuit diagram illustrating a configuration of a flip-flop circuit with a scan function according to a second embodiment.
FIG. 3 is a circuit diagram showing a configuration of a conventional flip-flop circuit with a scan function.
FIG. 4 is a block diagram illustrating a configuration of a scan test circuit.
FIG. 5 is a block diagram for explaining an operation in a scan test mode in the scan test circuit.
FIG. 6 is a block diagram for explaining an operation in a normal operation mode in the scan test circuit.
FIG. 7 is an equivalent circuit diagram showing, at a transistor level, a configuration of a composite element forming a selector circuit of a flip-flop circuit with a scan function and a clocked inverter in the flip-flop circuit with a reset function.
8 is an equivalent circuit diagram showing a state in which a PMOS transistor is broken in the composite device shown in FIG. 7;
9 is an equivalent circuit diagram showing a state in which an NMOS transistor is broken in the composite device shown in FIG. 7;
[Explanation of symbols]
1,29 Transistor destruction detection circuit
2, 40, 41, 42, 43, 44 PMOS transistors
3 Selector circuit
4 Scan signal input terminal (SI)
5 Scan enable terminal (SE)
6 Data signal input terminal (D)
7 Reset terminal (RN)
8, 9, 20, 21, 22, 27, 28 Inverter circuit
10, 11 AND circuit
12 OR circuit
13. Flip-flop circuit with reset function
13a Master latch
13b Slave latch unit
13c Internal clock generator
14, 15, 17, 18 Clocked inverter circuit
16, 19 NOR circuit
23 Q output terminal of flip-flop circuit with scan function
24 Q output terminal inverted output terminal QN
25 Output node of composite element
26 Clock terminal
30, 45, 46, 47, 48, 49 NMOS transistors
31 DATAIN terminal
32 SCANIN terminal
33, 34 Combination circuit
35, 36, 100, 200, 300, 400 flip-flop circuits with scan function
37 Output signal of circuit with scan function
38 SCANOUT signal in scan test mode
39 DATAOUT signal in normal operation mode
50, 51 resistance
52 TEST terminal
Claims (7)
該選択回路からの出力信号をクロック信号に応じて取り込んで保持するマスターラッチ部、および該マスターラッチ部からの出力信号をクロック信号に応じて取り込んで保持するスレーブラッチ部が接続されたマスタースレーブ式ラッチ回路とを備え、
該選択回路と該マスターラッチ部の一部とが、NMOSトランジスタおよびPMOSトランジスタを含む複合素子によって構成されており、該複合素子の出力と電源電位との間に、該スキャンテスト用論理入力信号がそのゲートに入力されるNMOSトランジスタの破壊を検出するための検出用PMOSトランジスタが接続されているスキャン機能付きフリップフロップ回路。It has a first input terminal to which a logic input signal for normal operation is input, and a second input terminal to which a logic input signal for scan test is input, and selects and outputs the logic input signal for normal operation during normal operation. A selection circuit for selecting and outputting the scan test logic input signal during a scan test;
A master-slave unit connected to a master latch unit that captures and holds an output signal from the selection circuit according to a clock signal and a slave latch unit that captures and holds an output signal from the master latch unit according to a clock signal And a latch circuit,
The selection circuit and a part of the master latch section are formed by a composite element including an NMOS transistor and a PMOS transistor. The scan test logic input signal is provided between an output of the composite element and a power supply potential. A flip-flop circuit with a scan function to which a detection PMOS transistor for detecting destruction of an NMOS transistor input to its gate is connected.
該選択回路からの出力信号をクロック信号に応じて取り込んで保持するマスターラッチ部、および該マスターラッチ部からの出力信号をクロック信号に応じて取り込んで保持するスレーブラッチ部が接続されたマスタースレーブ式ラッチ回路とを備え、
該選択回路と該マスターラッチ部の一部とが、NMOSトランジスタおよびPMOSトランジスタを含む複合素子によって構成されており、該複合素子の出力と接地電位との間に、該スキャンテスト用論理入力信号がそのゲートに入力されるPMOSトランジスタの破壊を検出するための検出用NMOSトランジスタが接続されているスキャン機能付きフリップフロップ回路。It has a first input terminal to which a logic input signal for normal operation is input, and a second input terminal to which a logic input signal for scan test is input, and selects and outputs the logic input signal for normal operation during normal operation. A selection circuit for selecting and outputting the scan test logic input signal during a scan test;
A master-slave unit connected to a master latch unit that captures and holds an output signal from the selection circuit according to a clock signal and a slave latch unit that captures and holds an output signal from the master latch unit according to a clock signal And a latch circuit,
The selection circuit and a part of the master latch section are composed of a composite element including an NMOS transistor and a PMOS transistor. The scan test logic input signal is provided between the output of the composite element and the ground potential. A flip-flop circuit with a scan function to which a detection NMOS transistor for detecting destruction of a PMOS transistor input to its gate is connected.
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KR101418016B1 (en) | 2008-03-18 | 2014-07-11 | 삼성전자주식회사 | Pulse-based Flip-flop having a scan input signal |
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-
2002
- 2002-06-10 JP JP2002169329A patent/JP2004012399A/en not_active Withdrawn
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