JP3551672B2 - Pwmコンバータ - Google Patents
Pwmコンバータ Download PDFInfo
- Publication number
- JP3551672B2 JP3551672B2 JP34484096A JP34484096A JP3551672B2 JP 3551672 B2 JP3551672 B2 JP 3551672B2 JP 34484096 A JP34484096 A JP 34484096A JP 34484096 A JP34484096 A JP 34484096A JP 3551672 B2 JP3551672 B2 JP 3551672B2
- Authority
- JP
- Japan
- Prior art keywords
- line current
- main circuit
- comparison result
- switching power
- circuit switching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/42—Circuits or arrangements for compensating for or adjusting power factor in converters or inverters
- H02M1/4208—Arrangements for improving power factor of AC input
- H02M1/4233—Arrangements for improving power factor of AC input using a bridge converter comprising active switches
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/42—Circuits or arrangements for compensating for or adjusting power factor in converters or inverters
- H02M1/4208—Arrangements for improving power factor of AC input
- H02M1/4216—Arrangements for improving power factor of AC input operating from a three-phase input voltage
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
- H02M7/02—Conversion of ac power input into dc power output without possibility of reversal
- H02M7/04—Conversion of ac power input into dc power output without possibility of reversal by static converters
- H02M7/12—Conversion of ac power input into dc power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/21—Conversion of ac power input into dc power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M7/217—Conversion of ac power input into dc power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
- H02M7/219—Conversion of ac power input into dc power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only in a bridge configuration
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
- H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
- H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
- H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
- H02M7/5387—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration
- H02M7/53871—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration with automatic control of output voltage or current
- H02M7/53873—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration with automatic control of output voltage or current with digital control
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
- H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
- H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
- H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
- H02M7/5387—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration
- H02M7/53871—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration with automatic control of output voltage or current
- H02M7/53875—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration with automatic control of output voltage or current with analogue control of three-phase output
- H02M7/53876—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration with automatic control of output voltage or current with analogue control of three-phase output based on synthesising a desired voltage vector via the selection of appropriate fundamental voltage vectors, and corresponding dwelling times
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E10/00—Energy generation through renewable energy sources
- Y02E10/50—Photovoltaic [PV] energy
- Y02E10/56—Power conversion systems, e.g. maximum power point trackers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Inverter Devices (AREA)
- Rectifiers (AREA)
Description
【0001】
【発明の属する技術分野】
本発明は三相交流電源を直流電源に変換するPWMコンバータに関わるものである。
【0002】
【従来の技術】
近年、交流電源から直流電源または直流電源から交流電源の双方向に電力を送受する目的でPWMコンバータが多く用いられている。
また、交流電源の電圧と電流の位相差の低減すなわち力率改善並びに交流電源の電流の歪みの抑制すなわち電源高調波の低減の目的でPWMコンバータが用いられてきている。
【0003】
ここで、一般的なPWMコンバータのシステム構成を図12を用いて説明する。図12において、三相交流電源1の相電圧の最大値よりも、平滑コンデンサ60のプラス端子とマイナス端子間の電圧が高い時に、まず、電流指令発生手段7に、三相交流電源1から入力すべき三相交流電流波形の位相情報値θと振幅指令値ipがセットされ、これらの情報をもとに電流指令発生手段7は内部で三相交流電源1から入力すべき各線電流指令を第一の線電流指令iTU、第二の線電流指令iTV、第三の線電流指令iTWとして出力する。
【0004】
次に、電源電流検出手段9は、三相交流電源1の二つの線電流を検出し、残り一つの線電流を検出した二つの線電流の和を取りかつ符号を反転し求め、第一の線電流測定結果iFU、第二の線電流測定結果iFV、第三の線電流測定結果iFWとして出力する。なお、この電源電流検出手段9は、三相交流電源1の三つの線電流を検出し、第一の線電流測定結果iFU、第二の線電流測定結果iFV、第三の線電流測定結果iFWとして出力してもよい。
【0005】
次に、電流制御手段106は、第一の線電流指令iTU、第二の線電流指令iTV、第三の線電流指令iTW、第一の線電流測定結果iFU、第二の線電流測定結果iFV、第三の線電流測定結果iFWを入力し、第一の線電流指令iTUと第一の線電流測定結果iFU並びに第二の線電流指令iTVと第二の線電流測定結果iFV並びに第三の線電流指令iTWと第三の線電流測定結果iFWをそれぞれなるべく一致させるように第一のスイッチング指令信号PU、第二のスイッチング指令信号PV、第三のスイッチング指令信号PWを発生する。
【0006】
次に、主回路パワー制御部8は、平滑コンデンサ60と、三相ブリッジ構成をとる主回路パワー素子群2(平滑コンデンサ60のプラス端子に接続され第一の線電流IUを制御する第一の主回路スイッチングパワー素子Q1と、平滑コンデンサ60のプラス端子に接続され第二の線電流IVを制御する第二の主回路スイッチングパワー素子Q2と、平滑コンデンサ60のプラス端子に接続され第三の線電流IWを制御する第三の主回路スイッチングパワー素子Q3と、平滑コンデンサ60のマイナス端子に接続され三相交流電源1に第一の線電流IUを供給する第四の主回路スイッチングパワー素子Q4と、平滑コンデンサ60のマイナス端子に接続され第二の線電流IVを制御する第五の主回路スイッチングパワー素子Q5と、平滑コンデンサ60のマイナス端子に接続され第三の線電流IWを制御する第六の主回路スイッチングパワー素子Q6と、各主回路スイッチングパワー素子に並列に接続された還流ダイオードで構成)を有し、第一のスイッチング指令信号PUに従って第一の主回路スイッチングパワー素子Q1と第四の主回路スイッチングパワー素子Q4のいずれかをONさせ、第二のスイッチング指令信号PVに従って第二の主回路スイッチングパワー素子Q2と第五の主回路スイッチングパワー素子Q5のいずれかをONさせ、第三のスイッチング指令信号PWに従って第三の主回路スイッチングパワー素子Q3と第六の主回路スイッチングパワー素子Q6のいずれかをONさせるよう構成している。
【0007】
ここでは、第一のスイッチング指令信号PUがLレベルになると第一の主回路スイッチングパワー素子Q1をONさせ、また、第一のスイッチング指令信号PUがHレベルになると第四の主回路スイッチングパワー素子Q4をONさせ、また、第二のスイッチング指令信号PVがLレベルになると第二の主回路スイッチングパワー素子Q2をONさせ、第二のスイッチング指令信号PVがHレベルになると第五の主回路スイッチングパワー素子Q5をONさせ、また、第三のスイッチング指令信号PWがLレベルになると第三の主回路スイッチングパワー素子Q3をONさせ、第三のスイッチング指令信号PWがHレベルになると第六の主回路スイッチングパワー素子Q6をONさせる構成として説明する。
また、平滑コンデンサ60のプラス端子とマイナス端子間の電圧が三相交流電源1の相電圧の最大値以下の時は、主回路パワー素子群2の還流ダイオードにより三相交流電圧が整流される。
【0008】
以上が、一般的なPWMコンバータのシステム構成である。
以下に、従来のPWMコンバータの構成について、図13を用いて説明する。図13は、PWMコンバータのシステム構成を示す図12における電流制御手段106について、従来の構成を示すものである。また、図14は図13の動作を示す図である。
【0009】
まず、第一、第二、第三の線電流指令iTU、iTV、iTWと第一、第二、第三の線電流測定結果iFU、iFV、iFWはそれぞれ減算手段117、118、119で引き算され、第一、第二、第三の線電流誤差信号iEU、iEV、iEWが求められる。第一、第二、第三の電流誤差アンプ120、121、122は、それぞれ第一、第二、第三の線電流誤差信号iEU、iEV、iEWが入力されて電圧指令信号VU、VV、VWを出力する。この電流誤差アンプは、一般的に図15に示す様にPIタイプ(比例・積分タイプ)の増幅器が用いられゲイン特性は次の式で求められる。
【0010】
G=R2×(R3×C1×S)/[R1×{(R2+R3)×C1×S+1}]
次に139は、三相PWM信号発生手段であり、第一、第二、第三の比較器123、124、125並びに三角波発生手段126により構成され、前記第一、第二、第三の比較器123、124、125は、前記三角波発生手段126より出力される三角波信号SCとそれぞれの電圧指令信号VU、VV、VWとを比較し、第一、第二、第三のスイッチング指令信号PU、PV、PWを出力する。
【0011】
ここでは第一、第二、第三の比較器123、124、125は、それぞれ三角波信号SCより電圧指令信号VU、VV、VWが大きい時にHレベル、小さい時にLレベルを出力するものとする。
【0012】
図14は、図13における電流制御手段106の動作を示す図で、第一、第二、第三の線電流指令iTU、iTV、iTWを三相正弦波とした場合の動作を示す。
【0013】
【発明が解決しようとする課題】
ここで、図13、図14において、電流誤差アンプのゲインについて考察すると、電流誤差アンプのゲインを大きくすることにより、各線電流指令と各線電流測定結果が近づいて各線電流誤差を小さくでき、また、線電流指令に対する線電流測定結果の応答性が良くなることがわかる。
【0014】
しかしながら、上記従来の構成ではリアクトルによる位相遅れや電流誤差アンプの位相遅れ、並びに三相PWM信号発生手段でのむだ時間遅れ等により、あまり電流誤差アンプのゲインを大きくしすぎると発振現象が生じてしまうため、電流誤差アンプのゲインは発振しない範囲内で、しかも最大限大きな値とするのが一般的である。この電流誤差アンプのゲインは、設計時に三相交流電源、リアクトル、電源電流検出手段、電流制御手段、主回路パワー制御部の特性から電流制御ループの一巡伝達関数を検討して決定される。ここでは、これら特性の製造バラツキおよび温度特性を考慮し、最悪の場合でも発振現象が生じないところまでゲインを下げることが必要である。このゲインを決定する作業は設計現場において大きな労力を要し、製造現場での管理に大きな労力が要するという問題点を有している。
【0015】
また、直流電圧により電流誤差アンプの最適ゲインが変化することから、ゲインを可変できるシステムの構築を行う必要がある。
【0016】
次に、三角波発生手段および電流誤差アンプそのもののオフセットやドリフトは電流制御誤差の悪化やダイナミックレンジを狭める結果となるため、それら部品のオフセットおよびドリフトの小さなオペアンプを必要とし、また場合によっては製造時にオフセット調整作業が必要となり、高価であるという問題点を有している。
【0017】
なお、図13は、電流制御手段106をアナログ回路で実現した従来例であるが、第一、第二、第三の線電流測定結果iFU、iFV、iFWをA/D変換器でデジタルデータに変換し、同様の構成をマイコン等のディジタル回路で実現したものもある。その場合においても、電流誤差アンプのゲインを三相交流電源、電源電流検出手段、電流制御手段、主回路パワー制御部の特性から電流制御ループの一巡伝達関数を検討して決定する必要があり、その課題はアナログ回路で実現したものと同様である。
【0018】
さらに、電流誤差アンプをマイコン等のディジタル回路で実現した場合、電流誤差アンプそのもののオフセットやドリフトはディジタル演算であるためなくすことができるが、この演算処理時間が大きいほど位相遅れが大きくなり、発振しやすくなる。これは結果的に処理時間を小さくしなければゲインを高くできないということで、非常に高速の演算処理能力を有するマイコン等を用いる必要があり、高価であるという問題点を有している。
【0019】
また、第一、第二、第三の線電流測定結果iFU、iFV、iFWをディジタルデータに変換するA/D変換器も、変換時間が大きいほど位相遅れが大きくなり、発振しやすくなる。これは結果的に変換時間を小さくしなければゲインを高くできないということで、非常に高速の変換能力を有するA/D変換器を用いる必要があり、高価である。また、A/D変換でのオフセットやドリフトは、電流制御誤差の悪化やダイナミックレンジを狭める結果となるため、それらが小さなA/D変換器を選定する必要があり、高価であるという問題点を有している。
【0020】
本発明は、上記従来の問題点を解決するもので、安価で、ゲイン調整が全く不要で、かつ、線電流指令に対する線電流測定結果の応答性が極めて優れたPWMコンバータを提供することを目的とする。
【0021】
【課題を解決するための手段】
上記の課題を解決するために本発明は、三相交流電源と、前記三相交流電源の各相にそれぞれ接続されたリアクトルと、前記三相交流電源の線電流を直接的または間接的に測定し第一の線電流測定結果および第二の線電流測定結果および第三の線電流測定結果を出力する電源電流検出手段と、前記三相交流電源から入力すべき線電流を指令する第一の線電流指令および第二の線電流指令および第三の線電流指令を出力する電流指令発生手段と、前記第一の線電流指令と前記第一の線電流測定結果との大小関係を比較し、第一の線電流指令よりも第一の線電流測定結果が大きい場合に第一の線電流比較結果を大とし、第一の線電流測定結果が第一の線電流指令よりも小さい場合に前記第一の線電流比較結果を小とする第一の比較手段と、前記第二の線電流指令と前記第二の線電流測定結果との大小関係を比較し、第二の線電流指令よりも第二の線電流測定結果が大きい場合に第二の線電流比較結果を大とし、第二の線電流測定結果が第二の線電流指令よりも小さい場合に前記第二の線電流比較結果を小とする第二の比較手段と、前記第三の線電流指令と前記第三の線電流測定結果との大小関係を比較し、第三の線電流指令よりも第三の線電流測定結果が大きい場合に第三の線電流比較結果を大とし、第三の線電流測定結果が第三の線電流指令よりも小さい場合に前記第三の線電流比較結果を小とする第三の比較手段と、平滑コンデンサと、前記平滑コンデンサのプラス端子に接続され前記第一の線電流を制御する第一の主回路スイッチングパワー素子と、前記平滑コンデンサのプラス端子に接続され前記第二の線電流を制御する第二の主回路スイッチングパワー素子と、前記平滑コンデンサのプラス端子に接続され前記第三の線電流を制御する第三の主回路スイッチングパワー素子と、前記平滑コンデンサのマイナス端子に接続され前記第一の線電流を制御する第四の主回路スイッチングパワー素子と、前記平滑コンデンサのマイナス端子に接続され前記第二の線電流を制御する第五の主回路スイッチングパワー素子と、前記平滑コンデンサのマイナス端子に接続され前記第三の線電流を制御する第六の主回路スイッチングパワー素子と、前記各主回路スイッチングパワー素子に並列に接続されたダイオードで構成され三相ブリッジ構成をとる主回路パワー素子群と、前記第一の線電流比較結果と第二の線電流比較結果と第三の線電流比較結果を入力し、前記第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子のスイッチング指令信号を発生する論理回路と、周期的な状態更新タイミングを前記論理回路に与えるタイミング発生手段を備え、前記論理回路が、前記状態更新タイミングと、第一、第二および第三の線電流比較結果が変化したタイミングで、前記第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子についてそれぞれオン状態とするかまたはオフ状態とするかのスイッチング指令信号を決定するよう構成したPWMコンバータである。上記手段によって、本発明のPWMコンバータは、状態更新タイミングと第一、第二および第三の線電流比較結果が変化したタイミングで、それぞれの線電流指令と線電流測定結果の差が減少する方向に第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子をそれぞれオン状態とするかまたはオフ状態とするかを決定するというシンプルな動作を繰り返すことで、三相交流電源の各線電流はそれぞれの線電流指令信号に近づき、各線電流誤差を小さくできることがわかる。
【0022】
本発明のPWMコンバータは、電流誤差アンプを持たない構成のため、電流誤差アンプのゲイン調整にまつわる課題が本質的に解決でき、全くゲイン調整の必要がない。
【0023】
さらに、三相交流電源、電源電流検出手段、電流制御手段、主回路パワー制御部の特性および仕様が変わっても常に各線電流誤差を最も小さくするよう動作し、また、特性の製造バラツキ並びに温度特性等があっても常に各線電流誤差を常に最も小さくするよう動作するため電流制御応答性にすぐれ、また、発振現象が生じる心配もない。
【0024】
また、本発明のPWMコンバータにおける電流制御手段は、第一、第二、第三の比較手段以外はすべてシンプルなディジタル回路にて構成でき、ディジタル回路で構成した部分はオフセットやドリフトの心配がなく、また安価である。
【0025】
【発明の実施の形態】
上記の課題を解決するために本発明は、三相交流電源と、前記三相交流電源の各相にそれぞれ接続されたリアクトルと、前記三相交流電源の線電流を直接的または間接的に測定し第一の線電流測定結果および第二の線電流測定結果および第三の線電流測定結果を出力する電源電流検出手段と、前記三相交流電源から入力すべき線電流を指令する第一の線電流指令および第二の線電流指令および第三の線電流指令を出力する電流指令発生手段と、前記第一の線電流指令と前記第一の線電流測定結果との大小関係を比較し、第一の線電流指令よりも第一の線電流測定結果が大きい場合に第一の線電流比較結果を大とし、第一の線電流測定結果が第一の線電流指令よりも小さい場合に前記第一の線電流比較結果を小とする第一の比較手段と、前記第二の線電流指令と前記第二の線電流測定結果との大小関係を比較し、第二の線電流指令よりも第二の線電流測定結果が大きい場合に第二の線電流比較結果を大とし、第二の線電流測定結果が第二の線電流指令よりも小さい場合に前記第二の線電流比較結果を小とする第二の比較手段と、前記第三の線電流指令と前記第三の線電流測定結果との大小関係を比較し、第三の線電流指令よりも第三の線電流測定結果が大きい場合に第三の線電流比較結果を大とし、第三の線電流測定結果が第三の線電流指令よりも小さい場合に前記第三の線電流比較結果を小とする第三の比較手段と、平滑コンデンサと、前記平滑コンデンサのプラス端子に接続され前記第一の線電流を制御する第一の主回路スイッチングパワー素子と、前記平滑コンデンサのプラス端子に接続され前記第二の線電流を制御する第二の主回路スイッチングパワー素子と、前記平滑コンデンサのプラス端子に接続され前記第三の線電流を制御する第三の主回路スイッチングパワー素子と、前記平滑コンデンサのマイナス端子に接続され前記第一の線電流を制御する第四の主回路スイッチングパワー素子と、前記平滑コンデンサのマイナス端子に接続され前記第二の線電流を制御する第五の主回路スイッチングパワー素子と、前記平滑コンデンサのマイナス端子に接続され前記第三の線電流を制御する第六の主回路スイッチングパワー素子と、前記各主回路スイッチングパワー素子に並列に接続されたダイオードで構成され三相ブリッジ構成をとる主回路パワー素子群と、前記第一の線電流比較結果と第二の線電流比較結果と第三の線電流比較結果を入力し、前記第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子のスイッチング指令信号を発生する論理回路と、周期的な状態更新タイミングを前記論理回路に与えるタイミング発生手段を備え、前記論理回路が、前記状態更新タイミングと、第一、第二および第三の線電流比較結果が変化したタイミングで、前記第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子についてそれぞれオン状態とするかまたはオフ状態とするかのスイッチング指令信号を決定するよう構成したPWMコンバータである。
【0026】
また、前記論理回路が、前記状態更新タイミングに第一の線電流比較結果が大かつ第二の線電流比較結果が小かつ第三の線電流比較結果が小の場合には、第二、第三、第四の主回路スイッチングパワー素子にオフ状態を指令し、第一、第五、第六の主回路スイッチングパワー素子にオン状態を指令し、第二の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第五の主回路スイッチングパワー素子にオフ状態を指令し第二の主回路スイッチングパワー素子にオン状態を指令し、また、第三の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第六の主回路スイッチングパワー素子にオフ状態を指令し第三の主回路スイッチングパワー素子にオン状態を指令するよう構成し、かつ、前記状態更新タイミングに第一の線電流比較結果が小かつ第二の線電流比較結果が大かつ第三の線電流比較結果が小の場合には、第一、第三、第五の主回路スイッチングパワー素子にオフ状態を指令し、第二、第四、第六の主回路スイッチングパワー素子にオン状態を指令し、第一の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第四の主回路スイッチングパワー素子にオフ状態を指令し第一の主回路スイッチングパワー素子にオン状態を指令し、また、第三の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第六の主回路スイッチングパワー素子にオフ状態を指令し第三の主回路スイッチングパワー素子にオン状態を指令するよう構成し、かつ、前記状態更新タイミングに第一の線電流比較結果が小かつ第二の線電流比較結果が大かつ第三の線電流比較結果が大の場合には、第一、第二、第六の主回路スイッチングパワー素子にオフ状態を指令し、前記第三、第四、第五の主回路スイッチングパワー素子にオン状態を指令し、第一の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第四の主回路スイッチングパワー素子にオフ状態を指令し第一の主回路スイッチングパワー素子にオン状態を指令し、また、第二の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第五の主回路スイッチングパワー素子にオフ状態を指令し第二の主回路スイッチングパワー素子にオン状態を指令するよう構成し、かつ、前記状態更新タイミングに第一の線電流比較結果が小かつ第二の線電流比較結果が大かつ第三の線電流比較結果が大の場合には、第一、第五、第六の主回路スイッチングパワー素子にオフ状態を指令し、前記第二、第三、第四の主回路スイッチングパワー素子にオン状態を指令し、第二の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第二の主回路スイッチングパワー素子にオフ状態を指令し第五の主回路スイッチングパワー素子にオン状態を指令し、また、第三の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第三の主回路スイッチングパワー素子にオフ状態を指令し第六の主回路スイッチングパワー素子にオン状態を指令するよう構成し、かつ、前記状態更新タイミングに第一の線電流比較結果が大かつ第二の線電流比較結果が小かつ第三の線電流比較結果が大の場合には、第二、第四、第六の主回路スイッチングパワー素子にオフ状態を指令し、前記第一、第三、第五の主回路スイッチングパワー素子にオン状態を指令し、第一の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第一の主回路スイッチングパワー素子にオフ状態を指令し第四の主回路スイッチングパワー素子にオン状態を指令し、また、第三の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第三の主回路スイッチングパワー素子にオフ状態を指令し第六の主回路スイッチングパワー素子にオン状態を指令するよう構成し、かつ、前記状態更新タイミングに第一の線電流比較結果が大かつ第二の線電流比較結果が大かつ第三の線電流比較結果が小の場合には、第三、第四、第五の主回路スイッチングパワー素子にオフ状態を指令し、前記第一、第二、第六の主回路スイッチングパワー素子にオン状態を指令し、第一の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第一の主回路スイッチングパワー素子にオフ状態を指令し第四の主回路スイッチングパワー素子にオン状態を指令し、また、第二の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第二の主回路スイッチングパワー素子にオフ状態を指令し第五の主回路スイッチングパワー素子にオン状態を指令するよう構成したものである。
【0027】
また、前記論理回路が、前記状態更新タイミングに第一の線電流比較結果が大かつ第二の線電流比較結果が小かつ第三の線電流比較結果が小の場合には、第二、第三、第四の主回路スイッチングパワー素子にオフ状態を指令し、前記第一、第五、第六の主回路スイッチングパワー素子にオン状態を指令し、次に第三の線電流比較結果が大となる前に第二の線電流比較結果が大となった場合には、その時点から第三の線電流比較結果が大となるまでの間を、第五の主回路スイッチングパワー素子にオフ状態を指令し第二の主回路スイッチングパワー素子にオン状態を指令し、第三の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第一、第二、第三の主回路スイッチングパワー素子にオフ状態を指令し、第四、第五、第六の主回路スイッチングパワー素子にオン状態を指令し、また、第二の線電流比較結果が大となる前に第三の線電流比較結果が大となった場合には、その時点から第二の線電流比較結果が大となるまでの間を、第六の主回路スイッチングパワー素子にオフ状態を指令し第三の主回路スイッチングパワー素子にオン状態を指令し、第二の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第一、第二、第三の主回路スイッチングパワー素子にオフ状態を指令し、第四、第五、第六の主回路スイッチングパワー素子にオン状態を指令するよう構成し、また、前記状態更新タイミングに第一の線電流比較結果が小かつ第二の線電流比較結果が大かつ第三の線電流比較結果が小の場合には、第一、第三、第五の主回路スイッチングパワー素子にオフ状態を指令し、前記第二、第四、第六の主回路スイッチングパワー素子にオン状態を指令し、次に第一の線電流比較結果が大となる前に第三の線電流比較結果が大となった場合には、その時点から第一の線電流比較結果が小となるまでの間を、第六の主回路スイッチングパワー素子にオフ状態を指令し第三の主回路スイッチングパワー素子にオン状態を指令し、第一の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第一、第二、第三の主回路スイッチングパワー素子にオフ状態を指令し、第四、第五、第六の主回路スイッチングパワー素子にオン状態を指令し、また、第三の線電流比較結果が大となる前に第一の線電流比較結果が大となった場合には、その時点から第三の線電流比較結果が大となるまでの間を、第四の主回路スイッチングパワー素子にオフ状態を指令し第一の主回路スイッチングパワー素子にオン状態を指令し、第三の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第一、第二、第三の主回路スイッチングパワー素子にオフ状態を指令し、第四、第五、第六の主回路スイッチングパワー素子にオン状態を指令するよう構成し、また、前記状態更新タイミングに第一の線電流比較結果が小かつ第二の線電流比較結果が小かつ第三の線電流比較結果が大の場合には、第一、第二、第六の主回路スイッチングパワー素子にオフ状態を指令し、前記第三、第四、第五の主回路スイッチングパワー素子にオン状態を指令し、次に第二の線電流比較結果が大となる前に第一の線電流比較結果が大となった場合には、その時点から第二の線電流比較結果が大となるまでの間を、第四の主回路スイッチングパワー素子にオフ状態を指令し第一の主回路スイッチングパワー素子にオン状態を指令し、第二の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第一、第二、第三の主回路スイッチングパワー素子にオフ状態を指令し、第四、第五、第六の主回路スイッチングパワー素子にオン状態を指令し、また、第一の線電流比較結果が大となる前に第二の線電流比較結果が大となった場合には、その時点から第一の線電流比較結果が大となるまでの間を、第五の主回路スイッチングパワー素子にオフ状態を指令し第二の主回路スイッチングパワー素子にオン状態を指令し、第一の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第一、第二、第三の主回路スイッチングパワー素子にオフ状態を指令し、第四、第五、第六の主回路スイッチングパワー素子にオン状態を指令するよう構成し、また、前記状態更新タイミングに第一の線電流比較結果が小かつ第二の線電流比較結果が大かつ第三の線電流比較結果が大の場合には、第一、第五、第六の主回路スイッチングパワー素子にオフ状態を指令し、前記第二、第三、第四の主回路スイッチングパワー素子にオン状態を指令し、次に第三の線電流比較結果が小となる前に第二の線電流比較結果が小となった場合には、その時点から第三の線電流比較結果が小となるまでの間を、第二の主回路スイッチングパワー素子にオフ状態を指令し第五の主回路スイッチングパワー素子にオン状態を指令し、第三の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第四、第五、第六の主回路スイッチングパワー素子にオフ状態を指令し、第一、第二、第三の主回路スイッチングパワー素子にオン状態を指令し、また、第二の線電流比較結果が小となる前に第三の線電流比較結果が小となった場合には、その時点から第二の線電流比較結果が小となるまでの間を、第三の主回路スイッチングパワー素子にオフ状態を指令し第六の主回路スイッチングパワー素子にオン状態を指令し、第二の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第四、第五、第六の主回路スイッチングパワー素子にオフ状態を指令し、第一、第二、第三の主回路スイッチングパワー素子にオン状態を指令するよう構成し、また、前記状態更新タイミングに第一の線電流比較結果が大かつ第二の線電流比較結果が小かつ第三の線電流比較結果が大の場合には、第二、第四、第六の主回路スイッチングパワー素子にオフ状態を指令し、前記第一、第三、第五の主回路スイッチングパワー素子にオン状態を指令し、次に第一の線電流比較結果が小となる前に第三の線電流比較結果が小となった場合には、その時点から第一の線電流比較結果が小となるまでの間を、第三の主回路スイッチングパワー素子にオフ状態を指令し第六の主回路スイッチングパワー素子にオン状態を指令し、第一の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第四、第五、第六の主回路スイッチングパワー素子にオフ状態を指令し、第一、第二、第三の主回路スイッチングパワー素子にオン状態を指令し、また、第三の線電流比較結果が小となる前に第一の線電流比較結果が小となった場合には、その時点から第三の線電流比較結果が小となるまでの間を、第一の主回路スイッチングパワー素子にオフ状態を指令し第四の主回路スイッチングパワー素子にオン状態を指令し、第三の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第四、第五、第六の主回路スイッチングパワー素子にオフ状態を指令し、第一、第二、第三の主回路スイッチングパワー素子にオン状態を指令するよう構成し、また、前記状態更新タイミングに第一の線電流比較結果が大かつ第二の線電流比較結果が大かつ第三の線電流比較結果が小の場合には、第三、第四、第五の主回路スイッチングパワー素子にオフ状態を指令し、前記第一、第二、第六の主回路スイッチングパワー素子にオン状態を指令し、次に第一の線電流比較結果が小となる前に第二の線電流比較結果が小となった場合には、その時点から第一の線電流比較結果が小となるまでの間を、第二の主回路スイッチングパワー素子にオン状態を指令し第五の主回路スイッチングパワー素子にオン状態を指令し、第一の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第四、第五、第六の主回路スイッチングパワー素子にオフ状態を指令し、第一、第二、第三の主回路スイッチングパワー素子にオン状態を指令し、また、第二の線電流比較結果が小となる前に第一の線電流比較結果が小となった場合には、その時点から第二の線電流比較結果が小となるまでの間を、第一の主回路スイッチングパワー素子にオフ状態を指令し第四の主回路スイッチングパワー素子にオン状態を指令し、第二の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第四、第五、第六の主回路スイッチングパワー素子にオフ状態を指令し、第一、第二、第三の主回路スイッチングパワー素子にオン状態を指令するよう構成したものである。
【0028】
また、本発明は、第一の比較手段が、前記第一の線電流指令と前記第一の線電流測定結果との大小関係を周期的に比較し、第一の線電流指令よりも第一の線電流測定結果が少なくとも2回以上連続して大きい場合に第一の線電流比較結果を大とし、第一の線電流測定結果が第一の線電流指令よりも少なくとも2回以上連続して小さい場合に前記第一の線電流比較結果を小とする構成とし、第二の比較手段が、前記第二の線電流指令と前記第二の線電流測定結果との大小関係を周期的に比較し、第二の線電流指令よりも第二の線電流測定結果が少なくとも2回以上連続して大きい場合に第二の線電流比較結果を大とし、第二の線電流測定結果が第二の線電流指令よりも少なくとも2回以上連続して小さい場合に前記第二の線電流比較結果を小とする構成とし、第三の比較手段が、前記第三の線電流指令と前記第三の線電流測定結果との大小関係を周期的に比較し、第三の線電流指令よりも第三の線電流測定結果が少なくとも2回以上連続して大きい場合に第三の線電流比較結果を大とし、第三の線電流測定結果が第三の線電流指令よりも少なくとも2回以上連続して小さい場合に前記第三の線電流比較結果を小とする構成としたものである。
【0029】
また、本発明は、前記論理回路が、前記状態更新タイミングと、第一、第二および第三の線電流比較結果が変化したタイミングで、前記第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子についてそれぞれオン状態とするかまたはオフ状態とするかのスイッチング指令信号を決定するよう構成し、第一、第二および第三の線電流比較結果が変化したタイミングでは予め定められた時間だけ遅延させて第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子のスイッチング指令信号を出力する遅延手段を有するものである。
【0030】
さらに、本発明は、前記電流指令発生手段が、前記三相交流電源の中性点から見た各相電圧とそれぞれ同位相の正弦波信号であるまたは逆位相の正弦波信号である第一の線電流指令、第二の線電流指令、第三の線電流指令を出力する構成としたものである。
【0031】
このように、本発明のPWMコンバータは、状態更新タイミングと第一、第二および第三の線電流比較結果が変化したタイミングで、それぞれの線電流指令と線電流測定結果の差が減少する方向に第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子をそれぞれオン状態とするかまたはオフ状態とするかを決定するというシンプルな動作を繰り返すことで、三相交流電源の各線電流はそれぞれの線電流指令信号に近づき、各線電流誤差を小さくできることがわかる。本発明のPWMコンバータは、電流誤差アンプを持たない構成のため、電流誤差アンプのゲイン調整にまつわる課題が本質的に解決でき、全くゲイン調整の必要がない。
【0032】
さらに、リアクトル、電源電流検出手段、電流制御手段、主回路パワー制御部の特性および仕様が変わっても常に各線電流誤差を最も小さくするよう動作し、また、特性の製造バラツキ並びに温度特性等があっても常に各線電流誤差を常に最も小さくするよう動作するため電流制御応答性にすぐれ、また、発振現象が生じる心配もない。
【0033】
また、直流電圧の値が変化しても、ゲイン調整の必要がなく、常に各線電流誤差を最も小さくするような動作を行う。
【0034】
また、本発明のPWMコンバータにおける電流制御手段は、第一、第二、第三の比較手段以外はすべてシンプルなディジタル回路にて構成でき、ディジタル回路で構成した部分はオフセットやドリフトの心配がなく、また安価である。
【0035】
また、第一の比較手段が、前記第一の線電流指令と前記第一の線電流測定結果との大小関係を周期的に比較し、第一の線電流指令よりも第一の線電流測定結果が少なくとも2回以上連続して大きい場合に第一の線電流比較結果を大とし、第一の線電流測定結果が第一の線電流指令よりも少なくとも2回以上連続して小さい場合に前記第一の線電流比較結果を小とする構成とし、第二の比較手段が、前記第二の線電流指令と前記第二の線電流測定結果との大小関係を周期的に比較し、第二の線電流指令よりも第二の線電流測定結果が少なくとも2回以上連続して大きい場合に第二の線電流比較結果を大とし、第二の線電流測定結果が第二の線電流指令よりも少なくとも2回以上連続して小さい場合に前記第二の線電流比較結果を小とする構成とし、第三の比較手段が、前記第三の線電流指令と前記第三の線電流測定結果との大小関係を周期的に比較し、第三の線電流指令よりも第三の線電流測定結果が少なくとも2回以上連続して大きい場合に第三の線電流比較結果を大とし、第三の線電流測定結果が第三の線電流指令よりも少なくとも2回以上連続して小さい場合に前記第三の線電流比較結果を小とする構成としたものでは、比較手段の各出力信号に重畳したノイズを除去することができ、ノイズが発生しやすい条件においても三相交流電源の各線電流を第一、第二、第三の線電流指令に正確に一致するよう制御できる。
【0036】
また、前記論理回路が、前記状態更新タイミングと、第一、第二および第三の線電流比較結果が変化したタイミングで、前記第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子についてそれぞれオン状態とするかまたはオフ状態とするかのスイッチング指令信号を決定するよう構成し、第一、第二および第三の線電流比較結果が変化したタイミングでは予め定められた時間だけ遅延させて第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子のスイッチング指令信号を出力する遅延手段を有するものでは、三相交流電源の各線電流を、各線電流指令に極めてよく一致させることができる。
【0037】
さらに、本発明は、前記電流指令発生手段が、前記三相交流電源の中性点から見た各相電圧とそれぞれ同位相の正弦波信号であるまたは逆位相の正弦波信号である第一の線電流指令、第二の線電流指令、第三の線電流指令を出力する構成としたものでは、各相電圧と各線電流との位相差の低減すなわち力率改善を行うことができると同時に、各線電流を正弦波になるように制御できるため線電流の歪みを抑制するすなわち電源高調波を低減することができる。
【0038】
【実施例】
以下本発明の実施例について、図面を参照しながら説明する。
【0039】
(実施例1)
図8は本発明の第1の実施例のPWMコンバータのシステム構成を示したものである。図8において、三相交流電源1の相電圧の最大値よりも、平滑コンデンサ60のプラス端子とマイナス端子間の電圧が高い時に、まず、電流指令発生手段7に、三相交流電源1から入力すべき三相交流電流波形の位相情報値θと振幅指令値ipがセットされ、これらの情報をもとに電流指令発生手段7は内部で三相交流電源1から入力すべき各線電流指令を第一の線電流指令iTU、第二の線電流指令iTV、第三の線電流指令iTWとして出力する。
【0040】
次に、電源電流検出手段9は、三相交流電源1の二つの線電流を検出し、残り一つの線電流を検出した二つの線電流の和を取りかつ符号を反転し求め、第一の線電流測定結果iFU、第二の線電流測定結果iFV、第三の線電流測定結果iFWとして出力する。なお、この電源電流検出手段9は、三相交流電源1の三つの線電流を検出し、第一の線電流測定結果iFU、第二の線電流測定結果iFV、第三の線電流測定結果iFWとして出力してもよい。
【0041】
次に、電流制御手段6は、第一の線電流指令iTU、第二の線電流指令iTV、第三の線電流指令iTW、第一の線電流測定結果iFU、第二の線電流測定結果iFV、第三の線電流測定結果iFWを入力し、第一のスイッチング指令信号PU、第二のスイッチング指令信号PV、第三のスイッチング指令信号PWを発生させる。
【0042】
この電流制御手段6の動作については、後程詳しい説明を行う。
次に、主回路パワー制御部8は、平滑コンデンサ60と、三相ブリッジ構成をとる主回路パワー素子群2(平滑コンデンサ60のプラス端子に接続され第一の線電流IUを制御する第一の主回路スイッチングパワー素子Q1と、平滑コンデンサ60のプラス端子に接続され第二の線電流IVを制御する第二の主回路スイッチングパワー素子Q2と、平滑コンデンサ60のプラス端子に接続され第三の線電流IWを制御する第三の主回路スイッチングパワー素子Q3と、平滑コンデンサ60のマイナス端子に接続され三相交流電源1に第一の線電流IUを供給する第四の主回路スイッチングパワー素子Q4と、平滑コンデンサ60のマイナス端子に接続され第二の線電流IVを制御する第五の主回路スイッチングパワー素子Q5と、平滑コンデンサ60のマイナス端子に接続され第三の線電流IWを制御する第六の主回路スイッチングパワー素子Q6と、各主回路スイッチングパワー素子に並列に接続された還流ダイオードで構成)を有し、論理反転手段5及びベースドライブ手段4を設けて、前記論理反転手段5及びベースドライブ手段4の作用により、第一のスイッチング指令信号PUに従って第一の主回路スイッチングパワー素子Q1と第四の主回路スイッチングパワー素子Q4のいずれかをONさせ、第二のスイッチング指令信号PVに従って第二の主回路スイッチングパワー素子Q2と第五の主回路スイッチングパワー素子Q5のいずれかをONさせ、第三のスイッチング指令信号PWに従って第三の主回路スイッチングパワー素子Q3と第六の主回路スイッチングパワー素子Q6のいずれかをONさせるよう構成している。
【0043】
ここでは、第一のスイッチング指令信号PUがLレベルになると第一の主回路スイッチングパワー素子Q1をONさせ、また、第一のスイッチング指令信号PUがHレベルになると第四の主回路スイッチングパワー素子Q4をONさせ、また、第二のスイッチング指令信号PVがLレベルになると第二の主回路スイッチングパワー素子Q2をONさせ、第二のスイッチング指令信号PVがHレベルになると第五の主回路スイッチングパワー素子Q5をONさせ、また、第三のスイッチング指令信号PWがLレベルになると第三の主回路スイッチングパワー素子Q3をONさせ、第三のスイッチング指令信号PWがHレベルになると第六の主回路スイッチングパワー素子Q6をONさせる構成として説明する。
【0044】
また、平滑コンデンサ60のプラス端子とマイナス端子間の電圧が三相交流電源1の相電圧の最大値以下の時は、主回路パワー素子群2の還流ダイオードにより三相交流電圧が整流される。
【0045】
以上が、本発明の第1の実施例のPWMコンバータのシステム構成である。
次に図8に示した本発明の第1の実施例のPWMコンバータのシステム構成における電流制御手段6の構成を図1に示す。図1において、17、18、19は第一、第二、第三の比較手段であり、各々反転入力端子にiTU、iTV、iTWが入力され、非反転入力端子には、各々第一、第二、第三の線電流測定結果iFU、iFV、iFWが入力される。そして、各比較手段から、第一、第二、第三の線電流比較結果HU、HV、HWが出力される。なお、以後の説明の都合上、前記HU、HV、HWは、線電流指令の値に対し、線電流測定結果の方が大であればHレベル、線電流指令の値に対し、線電流測定結果の方が小であればLレベルになるものとする。
【0046】
次に10は、論理回路であり、第一、第二、第三の線電流比較結果HU、HV、HWが入力されるとともに、タイミング発生手段11からの状態更新タイミング信号CLK10が入力され、主回路スイッチングパワー素子Q1、Q2、Q3、Q4、Q5、Q6のON、OFFを指令する第一、第二、第三のスイッチング指令信号PU、PV、PWを出力する。
【0047】
この論理回路10は、まず、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングで第一、第二、第三の線電流比較結果HU、HV、HWの信号レベルに基づき状態変更が行われて、第一、第二、第三のスイッチング指令信号PU、PV、PWが出力され、次に、第一、第二、第三の線電流比較結果HU、HV、HWの信号レベルの変化に基づき、第一、第二、第三のスイッチング指令信号PU、PV、PWを変更する。
【0048】
ここで、前記論理回路10の真理値表を(表1)に示す。
【0049】
【表1】
【0050】
以下に、(表1)の読み方について説明する。(表1)において、状態No.(A00、AX1、AX2、A00、AY1、AY2、B00、BX1等)は、論理回路10の入出力状態を表し、状態更新タイミング信号の↑記号は、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングを示し、◆記号はHレベルまたはLレベルの安定した状態を示す。
【0051】
また、線電流比較結果の*記号は、DON’T CARE、すなわちHレベルでもLレベルでも動作に関係がないことを示す。その他は、HはHレベルを、LはLレベルを示す。リセット信号RESETは、論理回路10の初期化の為の入力信号であり、通常Lレベルで、Hレベルの場合において、論理回路10は直ちに初期化される。
【0052】
次に、(表1)を用いて、論理回路10の動作を説明すると、まず、状態更新タイミング信号CLK10が立ち上がる(立ち上がりエッジが入力する)と、そのときの第一、第二、第三の線電流比較結果HU、HV、HWのレベルに応じて、状態No.A00、B00、C00、D00、E00、F00、G00、H00の8つの状態に推移する。(状態No.の1桁目に着目し、A〜Hの8つに分岐。説明の都合上、状態No.の3桁の英数記号については、左から1桁目、2桁目、3桁目と呼ぶこととする。)
ここで、まず、状態No.A00、B00、C00、D00、E00、F00のいずれかに推移した場合について説明する。
【0053】
これらの状態に推移した場合には、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングの第一、第二、第三の線電流比較結果HU、HV、HWの内、同一信号レベルの2つの信号に着目し、その2つの信号の内、どちらが先に変化するかによって、以後の動作が異なる。(状態No.の2桁目に着目し、XとYの2つに分岐)
例えば、状態No.A00の場合は、第二の線電流比較結果HVが先に変化すれば状態No.AX1に推移し、第三の線電流比較結果HWが先に変化すれば状態No.AY1に推移する。その後、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングの第一、第二、第三の線電流比較結果HU、HV、HWの内、同一信号レベルの2つの信号の内、先に変化した信号でないもう一方の信号が変化すると、状態No.の1桁目と2桁目が同一の3桁目が2の状態に推移する。
【0054】
例えば、状態No.AX1の状態からは、状態No.AX2へ、状態No.AY1の状態であれば状態No.AY2へ推移する。その後、その状態を次回の状態更新タイミング信号CLK10の立ち上がりエッジのタイミングまで保持する。
【0055】
最後に、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングに、状態No.G00またはH00に推移した場合について説明すると、これらの場合は次回の状態更新タイミング信号CLK10の立ち上がりエッジが入力されるまで、この状態が保持され、従って第一、第二、第三のスイッチング指令信号PU、PV、PWはそのレベルを出力し続ける。
【0056】
以上が(表1)の読み方の説明である。
以下に、(表1)の真理値表に基づき前記論理回路10の動作について説明を行う。
【0057】
まず、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングの動作について説明する。
【0058】
論理回路10は、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングに、第一、第二、第三の線電流比較結果HU、HV、HWの信号レベルを読みとり、その時の第一、第二、第三の線電流測定結果iFU、iFV、iFWをそれぞれの第一、第二、第三の線電流指令iTU、iTV、iTWに近づける方向、すなわち、iFU、iFV、iFWが線電流指令と一致する変化が生じる様に論理回路10の出力PU、PV、PWの信号レベルを決定する。これは結果的に、PU、PV、PWの信号レベルがHU、HV、HWをそれぞれ反転したレベルとなる。例えば、HUがHレベルであれば、PUはLレベルに、HUがLレベルであれば、PUはHレベルに決定される。PV、PWについても同様である。
【0059】
次に、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングの後、次回の状態更新タイミング信号CLK10の立ち上がりエッジのタイミングまでの論理回路10の動作について説明する。
この間の動作は、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングにおける、HU、HV、HWの3つの信号のレベルによって定まる。
ここで、このHU、HV、HWの3つの信号レベルに着目し、3つの信号レベルの内の1つの信号のレベルが異なる場合における動作、すなわち、
(HU、HV、HW)=(L、H、H)
または=(H、L、H)
または=(H、H、L)
または=(H、L、L)
または=(L、H、L)
または=(L、L、H)
の場合と、
3つの信号レベルが全て同一レベルの場合、すなわち、
(HU、HV、HW)=(H、H、H)
または=(L、L、L)
の場合とに分けて以下に説明する。
【0060】
まず、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングにおいて、HU、HV、HWの3つの信号レベルの内の1つの信号のレベルが異なる場合における動作について説明する。
【0061】
三相交流電源1の線電流は、3つの線電流の内の2つの線電流の値の和の極性を反転した値が、残り1つの値になることは自明の理である。そこで、本発明の第1の実施例における論理回路10では、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングにおけるHU、HV、HWの3つの信号の内のレベルが同一の2つの信号に着目し、この2信号に関する線電流を供給する主回路スイッチングパワー素子のON、OFFを制御する様にスイッチング指令信号PU、PV、PWのレベルを決定する。
【0062】
すなわち、まず、レベルが同一の2つの信号の内の先にレベルが反転した信号が関わる線電流を供給する主回路スイッチングパワー素子のON、OFFを、ONであればOFF、OFFであればONという具合に切り替わる様、該当するスイッチング指令信号のレベルを反転する。続いて、レベルが同一であった2つの信号の内の残りの1つの信号のレベルが反転した際、同様に反転した信号の関わる線電流を供給する主回路スイッチングパワー素子のON、OFFを切り替える様に該当するスイッチング指令信号のレベルを反転する。
【0063】
この時点で、論理回路10の出力である第一、第二、第三のスイッチング指令信号PU、PV、PWの3つの信号は同一レベルとなり、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングにおけるHU、HV、HWの3つの信号の内のレベルの異なる1つの信号のレベルと一致し、次回の状態更新タイミング信号CLK10の立ち上がりエッジのタイミングまで、このPU、PV、PWはレベルを維持する。そして、次回の状態更新タイミング信号CLK10の立ち上がりエッジのタイミング後も同様の動作を繰り返し行うよう構成している。
【0064】
次に、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングにおいて、HU、HV、HWの3つの信号のレベルが全て同一レベルである場合における動作について説明する。
HU、HV、HWの3つの信号のレベルが全て同一レベルである場合には、次回の状態更新タイミング信号CLK10の立ち上がりエッジのタイミングまで、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングに定められたPU、PV、PWの信号レベルが維持される。
【0065】
以上が、本発明の第1の実施例におけるPWMコンバータの電流制御手段6の構成についての説明であるが、以下に、本発明の第1の実施例におけるPWMコンバータの電流制御手段6の論理回路10の構成について、さらに詳しい説明を行う。
【0066】
論理回路10の内部構成について、図2を用いて以下説明を行う。図2において、構成要素の動作について説明する。まず、36、37、38、39、40、41は第一、第二、第三、第四、第五、第六のデータセレクタで、その動作は、入力端子SELがHレベルの時には出力端子Yに入力端子Bのレベルが、入力端子SELがLレベルの時には出力端子Yに入力端子Aのレベルが出力される構成となっている。
【0067】
次に、26、27、28は第一、第二、第三のリセット優先RSフリップフロップで、入力端子RがHレベルでかつ入力端子SがLレベルの時にリセットされて出力端子QはLレベルに変化し、入力端子RがLレベルでかつ入力端子SがHレベルの時にセットされて出力端子QはHレベルに変化し、入力端子RがHレベルでかつ入力端子SがHレベルの時にはリセットが優先されてリセットされ、出力端子QはLレベルに変化する。
【0068】
次に、29、30、31、12、13、14は第一、第二、第三、第四、第五、第六のDラッチで、入力端子CKに入力される信号の立ち上がりエッジのタイミングで入力端子Dのレベルをラッチし、そのレベルを出力端子Qに出力する。ただし、入力端子PRはプリセット信号を入力する端子で、Hレベルが入力された場合に最優先でプリセットされ、出力端子Qには、Hレベルが出力される。
【0069】
次に、23、24、25、127、128、129、130、131、132は第一、第二、第三、第四、第五、第六、第七、第八、第九の反転ゲートで、入力端子にHレベルが入力されると出力端子にLレベルを、入力端子にLレベルが入力されると出力端子にHレベルを出力する。22は、データデコード手段で、入力端子A、B、Cと出力端子Yを有し、その真理値表を(表2)に示す。
【0070】
なお、真理値表の(表2)はAND、OR、反転ゲートにより容易に実現できるものである。
【0071】
【表2】
【0072】
35は、タイミング信号分配手段で、システムクロックCLK1と状態更新タイミング信号CLK10を入力し、状態更新タイミング遅延信号CLK11を出力する。ここで、CLK1、CLK10およびCLK11の関係について図4を用いて説明すると、まず、状態更新タイミング信号CLK10の周期はシステムクロックCLK1の周期に比べ十分大きいものとし、かつ、更新タイミング信号CLK10はシステムクロックCLK1の立ち下がりエッジに同期して変化するものとする。次に、状態更新タイミング遅延信号CLK11は、状態更新タイミング信号CLK10をシステムクロックCLK1の立ち上がりエッジと立ち下がりエッジ間の時間の約半分だけ遅延した信号とする。
【0073】
以上が、構成要素の動作についての説明であるが、以下に信号の流れを追って論理回路10の動作説明を行う。
【0074】
ここでは、説明を簡単にするため、第一、第二、第三のデータセレクタ36、37、38をまとめて第一のデータセレクト手段20、また、第四、第五、第六のデータセレクタ39、40、41をまとめて第二のデータセレクト手段21と呼ぶことにし、また、第一、第二、第三のDラッチ12、13、14をまとめて第一のデータラッチ手段34、また、第四、第五、第六のDラッチ29、30、31をまとめて第二のデータラッチ手段15と呼ぶことにする。
【0075】
また、第一、第二、第三のデータセレクタ36、37、38の入力端子Aをそれぞれ第一のデータセレクト手段20の入力端子1A、2A、3Aとし、入力端子Bをそれぞれ第一のデータセレクト手段20の入力端子1B、2B、3Bとし、入力端子SELを共通接続し、かつ第一のデータセレクト手段20の入力端子SELとすることにし、また、第四、第五、第六のデータセレクタ39、40、41の入力端子Aをそれぞれ第二のデータセレクト手段21の入力端子1A、2A、3Aとし、入力端子Bをそれぞれ第二のデータセレクト手段21の入力端子1B、2B、3Bとし、入力端子SELを共通接続し、かつ第二のデータセレクト手段21の入力端子SELとすることにし、また、第一、第二、第三のDラッチの入力端子Dはそれぞれ第一のデータラッチ手段34の入力端子1D、2D、3Dとし、入力端子CKは共通接続し、かつ第一のデータラッチ手段34の入力端子CKとし、入力端子PRは共通接続し、かつ第一のデータラッチ手段34の入力端子PRとし、出力端子Qはそれぞれ第一のデータラッチ手段34の出力端子1Q、2Q、3Qとすることにし、また、第四、第五、第六のDラッチ29、30、31の入力端子Dはそれぞれ第二のデータラッチ手段15の入力端子1D、2D、3Dとし、入力端子CKは共通接続し、かつ第二のデータラッチ手段15の入力端子CKとし、入力端子PRは共通接続し、かつ第一のデータラッチ手段15の入力端子PRとし、出力端子Qはそれぞれ第一のデータラッチ手段34の出力端子1Q、2Q、3Qとすることにする。
【0076】
また、第一のデータセレクト手段20の出力を、第一の選択出力信号Y1U、Y1V、Y1W、また、第二のデータセレクト手段21の出力を、第二の選択出力信号Y2U、Y2V、Y2Wと呼ぶことにする。
【0077】
まず、第一、第二、第三の線電流比較結果HU、HV、HWは、第一のデータラッチ手段34の入力端子1D、2D、3Dに入力され、かつ、第一のデータセレクト手段20の入力端子1B、2B、3Bに入力されるとともに、第一、第二、第三の反転ゲート23、24、25を介して入力端子1A、2A、3Aに入力される。
【0078】
ここで、状態更新タイミング信号CLK10がLレベルからHレベルに変化する、すなわち、立ち上がりエッジが入力された直後の状態、すなわち、図4におけるTIME1について説明する。
【0079】
まず、第一のデータラッチ手段の入力端子1D、2D、3Dの入力レベルがラッチされることにより保持され、出力端子1Q、2Q、3Qに出力される。第一のデータラッチ手段34のこの状態は、次の状態更新タイミング信号CLK10の立ち上がりエッジが入力されるまで変化しない。次に、第一のデータラッチ手段34の出力端子1Q、2Q、3Qから出力された信号は、データデコード手段22に入力され、表2に示す真理値表に従って出力端子YをHレベルまたはLレベルとする。以下、この出力端子Yから出力される信号をモード信号YMと呼ぶことにする。
【0080】
ここで、第一のデータセレクト手段20の入力端子SELにはモード信号YMが入力されており、第一のデータセレクト手段20はモード信号YMに従って、第一の選択出力信号Y1U、Y1V、Y1Wを出力する。
【0081】
次に、状態更新タイミング遅延信号CLK11がLレベルからHレベルに変化する、すなわち、立ち上がりエッジが入力されるが、この直後の状態、すなわち、図4におけるTIME2について説明する。
【0082】
まず、第一、第二、第三のRSフリップフロップ26、27、28のそれぞれの入力端子Sに状態更新タイミング遅延信号CLK11が入力され、その信号がHレベルの時にセットされる。しかしながら、前記の通り、第一、第二、第三のRSフリップフロップ26、27、28はリセット優先RSフリップフロップであるため、入力端子RがHレベルである場合には、リセットが優先される。従って、第一、第二、第三のRSフリップフロップ26、27、28のうち、入力端子RがLレベルであるもののみが状態更新タイミング遅延信号CLK11がHレベルの時にセットされる結果となる。
【0083】
これら第一、第二、第三のRSフリップフロップ26、27、28のそれぞれの出力信号は、第二のデータセレクト手段21の入力端子1A、2A、3Aに入力されるとともに、第四、第五、第六の反転ゲート127、128、129を介して入力端子1B、2B、3Bに入力される。この第二のデータセレクト手段21の入力端子SELにはモード信号YMが入力されており、第二のデータセレクト手段21はモード信号YMに従って、第二の選択出力信号Y2U、Y2V、Y2Wを出力する。
【0084】
次に、システムクロックCLK1がLレベルからHレベルに変化する、すなわち、立ち上がりエッジが入力されるが、この直後の状態、すなわち、図4におけるTIME3について説明する。
まず、第二のデータラッチ手段15の入力端子CKにシステムクロックCLK1の立ち上がりエッジが入力されると、第二のデータラッチ手段15は入力端子1D、2D、3Dから、第二の選択出力信号Y2U、Y2V、Y2Wを入力してラッチし、第二のデータラッチ手段15の出力端子1Q、2Q、3Qには、ラッチされた入力端子1D、2D、3Dの入力信号を出力して、次回の状態更新タイミング信号CLK10の立ち上がりエッジのタイミングまで、各出力信号は保持される。第二のデータラッチ手段15の出力端子1Q、2Q、3Qから出力した信号は、第七、第八、第九の反転ゲート130、131、132を介して第一、第二、第三のスイッチング指令信号PU、PV、PWとなる。
ここで、第一、第二、第三のスイッチング指令信号PU、PV、PWは、第二のデータラッチ手段15の入力端子CKにシステムクロックCLK1の立ち上がりエッジが入力されたタイミングで更新されるため、TIME1やTIME2で変化することはない。
【0085】
以上が、状態更新タイミング信号CLK10がLレベルからHレベルに変化した時点(TIME1)から、状態更新タイミング遅延信号CLK11がLレベルからHレベルに変化した時点(TIME2)、並びに、その後のシステムクロックCLK1がLレベルからHレベルに変化した時点(TIME3)の動作説明である。これらは、状態更新タイミング信号CLK10が立ち上がった(立ち上がりエッジが入力した)際の動作で、表1における状態No.A00、B00、C00、D00、E00、F00、G00、H00の8つの状態に推移する動作の説明である。
【0086】
次に、その後の動作、すなわち、次の状態更新タイミング信号CLK10の立ち上がりエッジが入力するまでの間の動作について説明する。
ここで、まず、(表1)における状態No.A00、B00、C00、D00、E00、F00のいずれかに推移した場合、すなわち、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングの第一、第二、第三の線電流比較結果HU、HV、HWの内、同一信号レベルの信号が2つある場合について説明する。
【0087】
ここでは、(表1)のA00の状態を例にとって説明する。
状態No.A00の状態においては、線電流比較結果HUはLレベル、HVはHレベル、HWはHレベル、モード信号YMはLレベル、第一のデータセレクト手段20の出力であるY1UはHレベル、Y1VはLレベル、Y1WはLレベル、第一のRSフリップフロップ26はリセット状態、第二のRSフリップフロップ27はセット状態、第三のRSフリップフロップ28はセット状態である。
また、第二のデータセレクト手段21の出力であるY2UはLレベル、Y2VはHレベル、Y2WはHレベルである。
【0088】
ここで、まず、第二の線電流比較結果HVがHレベルからLレベルに変化した場合の動作、すなわち、(表1)における状態No.A00から状態No.AX1に推移する動作について考察する。
【0089】
第二の線電流比較結果HVがHレベルからLレベルに変化した場合、第一の選択出力信号Y1VのレベルがLレベルからHレベルへ切り替わり、これによって第二のRSフリップフロップ27がリセットされることから、第二の選択出力信号Y2Vは、HレベルからLレベルへ切り替えられる。従って、PU、PV、PWは、次のシステムクロックCLK1の立ち上がりエッジのタイミングに、(PU、PV、PW)=(H、H、L)となる。この第一、第二、第三のスイッチング指令信号PU、PV、PWに従って、次段の主回路パワー制御部8が動作する。
【0090】
次に、その後、第三の線電流比較結果HWがHレベルからLレベルに変化した場合の動作、すなわち、(表1)における状態No.AX1から状態No.AX2に推移する動作について考察する。
第三の線電流比較結果HWがHレベルからLレベルに変化した場合、第一の選択出力信号Y1WのレベルがLレベルからHレベルへ切り替わり、これによって第三のRSフリップフロップ28がリセットされることから、第二の選択出力信号Y2Wは、HレベルからLレベルへ切り替えられる。
【0091】
従って、PU、PV、PWは、次のシステムクロックCLK1の立ち上がりエッジのタイミングに、(PU、PV、PW)=(H、H、H)となる。この第一、第二、第三のスイッチング指令信号PU、PV、PWに従って、次段の主回路パワー制御部8が動作する。
【0092】
この状態、すなわち、(PU、PV、PW)=(H、H、H)は、次回の状態更新タイミング信号CLK10の立ち上がりエッジのタイミング後のシステムクロックCLK1の立ち上がりエッジのタイミングまで維持される。
【0093】
これまでが、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングに状態No.A00、B00、C00、D00、E00、F00のいずれかに推移した場合、すなわち、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングの第一、第二、第三の線電流比較結果HU、HV、HWの内、同一信号レベルの信号が2つある場合の動作についての説明であるが、次に、表1における状態No.G00、H00のいずれかに推移した場合、すなわち、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングの第一、第二、第三の線電流比較結果HU、HV、HWがすべて同一信号レベルであった場合について説明する。
【0094】
ここでは、(表1)の状態No.G00の状態を例にとって説明する。
状態No.G00の状態においては、線電流比較結果HUはHレベル、HVはHレベル、HWはHレベル、モード信号YMはHレベル、第一のデータセレクト手段20の出力であるY1UはHレベル、Y1VはHレベル、Y1WはHレベル、第一、第二、第三のRSフリップフロップ26、27、28は全てリセット状態である。
【0095】
その結果、第二のデータセレクト手段21の出力であるY2UはHレベル、Y2VはHレベル、Y2WはHレベルであり、従って、PU、PV、PWは、次のシステムクロックCLK1の立ち上がりエッジのタイミングに、PUはLレベル、PVはLレベル、PWはLレベルとなり、このPU、PV、PWに従って、次段の主回路パワー制御部8が動作する。
【0096】
この状態、すなわち、(PU、PV、PW)=(L、L、L)は、次回の状態更新タイミング信号CLK10の立ち上がりエッジのタイミング後のシステムクロックCLK1の立ち上がりエッジのタイミングまで維持される。
【0097】
以上が、(表1)における状態No.A00から状態No.AX1、さらに状態No.AX2へと推移する様子と、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングに状態No.G00に推移した時の動作説明であるが、これまでの説明により、(表1)における他の状態推移についても同様に考察できるため、説明を省略する。
【0098】
以上が、本発明の第1の実施例におけるPWMコンバータの電流制御手段6における論理回路10の具体的な動作説明であるが、ここで、図3を用いて、各線電流指令が正弦波信号である場合に、本発明の第1の実施例におけるPWMコンバータが、三相交流電源1の線電流を制御する様子を説明する。
【0099】
図3において、(a)は第一、第二、第三の線電流指令iTU、iTV、iTW並びに第一、第二、第三の線電流測定結果iFU、iFV、iFWを示した図であり、(b)は(a)の点線部を拡大した論理回路10の作用を示す図であり、(c)は論理回路10の出力である第一、第二、第三のスイッチング指令信号PU、PV、PWの出力レベルに基づく第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子Q1、Q2、Q3、Q4、Q5、Q6のON、OFF動作を示す図である。
【0100】
まず、時刻t=t1において、すなわち、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングの動作説明を行う。
状態更新タイミング信号CLK10の立ち上がりエッジのタイミングのiTU、iTV、iTWとiFU、iFV、iFWの大小関係が
iTU>iFU
iTV<iFV
iTW<iFW
である時刻t=t1において、第一、第二、第三の線電流比較結果HU、HV、HWは、(HU、HV、HW)=(L、H、H)となる。
【0101】
この状態は、(表1)の真理値表における状態No.A00に相当し、論理回路10より出力されるスイッチング指令信号PU、PV、PWは、(PU、PV、PW)=(H、L、L)となり、主回路パワー制御部8へ伝達される。そして、主回路スイッチングパワー素子Q1、Q2、Q3、Q4、Q5、Q6は各々OFF、ON、ON、ON、OFF、OFFとなり、各線電流測定結果iFU、iFV、iFWは三相交流電源1の電気的時定数に従って各線電流指令iTU、iTV、iTWに近づいていく。
【0102】
以上が、時刻t=t1において、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングのPWMコンバータの動作説明である。
【0103】
次に、iTV>iFVとなり、(HU、HV、HW)=(L、H、H)から(HU、HV、HW)=(*、L、H)に変化したタイミング(時刻t=t11)における動作説明を行う。
(HUのレベルは無視するので、説明の都合上、HU=*はDON’T CAREの意味とする。また、以後‘*’はDON’T CAREの意味とする。)
論理回路10は、この第一、第二、第三の線電流比較結果HU、HV、HWを入力し、第一、第二、第三のスイッチング指令信号PU、PV、PWを、(PU、PV、PW)=(H、L、L)から(PU、PV、PW)=(H、H、L)に切り替え、主回路スイッチングパワー素子Q2をOFF、Q5をONに切り替える。(状態No.AX1に推移)
以上が、時刻t=t11における動作説明である。
【0104】
次に、iTW>iFWとなり、(HU、HV、HW)=(*、L、H)から(HU、HV、HW)=(*、H、H)に変化したタイミング(時刻t=t12)における動作説明を行う。
【0105】
論理回路10は、この第一、第二、第三の線電流比較結果HU、HV、HWを入力し、第一、第二、第三のスイッチング指令信号PU、PV、PWを、(PU、PV、PW)=(H、H、L)から(PU、PV、PW)=(H、H、H)に切り替え、主回路スイッチングパワー素子Q3をOFF、Q6をONに切り替える。(状態No.AX2に推移)
以上が、時刻t=t12における動作説明である。
【0106】
そして、(PU、PV、PW)=(H、H、H)の状態は、次回の状態更新タイミング信号CLK10の立ち上がりエッジのタイミングまで、維持される。
【0107】
さらに、次回の状態更新タイミング信号CLK10の立ち上がりエッジのタイミング後も同様の動作を行うことで、三相交流電源1の各線電流が、第一、第二、第三の線電流指令iTU、iTV、iTWに従うように制御される。
【0108】
以上が、本発明の第1の実施例におけるPWMコンバータの三相交流電源1の線電流が制御される様子の説明である。
【0109】
なお、図8において、電流制御手段6の出力PU、PV、PWの出力レベルに基づいて、主回路スイッチングパワー素子Q1、Q2、Q3、Q4、Q5、Q6を制御するベースドライブ回路4において、主回路スイッチングパワー素子Q1、Q2、Q3、Q4、Q5、Q6のそれぞれが、OFFからONに移行する際に一定時間の遅延を設け、ONからOFFには速やかに移行するような構成としても良い。これは、例えば、Q1がON、Q4がOFFの状態から、Q1がOFF、Q4がONの状態に移行する際、まず、Q1をOFFし、Q1が確実にOFFの完了した後、Q4をONする様な構成とするもので、これにより、Q1とQ4が切り替わるタイミングで一瞬同時ONし、主回路スイッチングパワー素子に大電流が流れる危険性が回避できる。
【0110】
また、図1の比較手段は反転入力端子に線電流指令を入力し、非反転入力端子に線電流測定結果が入力されているが、図5にように構成された比較手段とし、入力すべき線電流に対し逆位相の線電流指令を比較手段に入力してもよいことは言うまでもない。
【0111】
また、図8において、電源電流検出手段9を三相交流電源1とリアクトル59との間に設けたが、リアクトル59と主回路パワー制御部8との間に設けてもよいことは言うまでもない。
【0112】
また、PWMコンバータの過負荷時の保護として、電流遮断を行う場合等に、Q1〜Q6を全てOFF状態とできる状態を4のベースドライブ手段に付加しても良いことは言うまでもない。
【0113】
また、電源回生時においても同様に動作することは言うまでもない。
以上の様に本発明の第1の実施例によれば、電流誤差アンプを持たない構成のため、電流誤差アンプのゲイン調整にまつわる課題が本質的に解決でき、全くゲイン調整の必要がない。
【0114】
さらに、リアクトル59、電源電流検出手段9、電流制御手段6、主回路パワー制御部8の特性および仕様が変わっても常に各線電流誤差を最も小さくするよう動作し、また、特性の製造バラツキ並びに温度特性等があっても常に各線電流誤差を常に最も小さくするよう動作するため電流制御応答性にすぐれ、また、発振現象が生じる心配もない。また、直流電圧の値が変化しても、ゲイン調整の必要がなく、常に各線電流誤差を最も小さくするような動作を行う。また、本発明のPWMコンバータにおける電流制御手段6は、第一、第二、第三の比較手段以外はすべてシンプルなディジタル回路にて構成でき、ディジタル回路で構成した部分はオフセットやドリフトの心配がなく、また安価である。
【0115】
さらに、第一の線電流指令、第二の線電流指令、第三の線電流指令を三相交流電源1の中性点から見た各相電圧とそれぞれ同位相の正弦波信号または逆位相の正弦波信号とすることにより、各相電圧と各線電流との位相差の低減すなわち力率改善を行うことができると同時に、各線電流を正弦波になるように制御できるため線電流の歪みを抑制するすなわち電源高調波の低減ことができる。
【0116】
従って、本発明は、電流誤差アンプのゲイン調整作業やオフセット調整作業が不要で、電流制御応答性にすぐれ、安価なPWMコンバータを供給できる。
【0117】
(実施例2)
本発明の第2の実施例は、図8に示すPWMコンバータの電流制御手段6において、図1に示す構成を有する電流制御手段6に設けた論理回路10の内部構成を、 図6に示すように、第1の実施例とは異なる構成としたものである。
論理回路10の内部構成を除く、その他の構成については、第1の実施例と全く同一であるので、第2の実施例の論理回路10を設けた図1に示す電流制御手段6並びに該電流制御手段6を設けた図8に示すPWMコンバータの構成についての詳しい説明は省き、以下、論理回路10の構成および動作についての説明を行う。
【0118】
まず、論理回路10の説明の前に、論理回路10の真理値表を(表3)に示す。
【0119】
【表3】
【0120】
(表3)の読み方は、第1の実施例の論理回路10の真理値表(表1)と全く同一であるので、読み方の説明は省く。
(表3)の真理値表に基づく論理回路10の動作についてであるが、動作上、第1の実施例の論理回路10と同じ動作についても説明は省く。
論理回路10は、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングに、第一、第二、第三の線電流比較結果HU、HV、HWを読みとり、これらHU、HV、HWに基づき、PU、PV、PWの信号レベルを決定することについては、第1の実施例の論理回路10の動作と全く同一である。
【0121】
次に、次回の状態更新タイミング信号CLK10の立ち上がりエッジのタイミングまでの論理回路10の動作について、第1の実施例の論理回路10と動作説明同様、3つの信号レベルの内の1つの信号レベルが異なる場合における動作、すなわち、(HU、HV、HW)=(L、H、H)
または=(H、L、H)
または=(H、H、L)
または=(H、L、L)
または=(L、H、L)
または=(L、L、H)
の場合と、3つの信号レベルが全て同一レベルの場合、すなわち、
(HU、HV、HW)=(H、H、H)
または=(L、L、L)
の場合とに分けて以下に説明する。
【0122】
まず、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングにおいて、HU、HV、HWの3つの信号レベルの内の1つの信号のレベルが異なる場合における動作について説明する。
【0123】
まず、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングにおいて、HU、HV、HWの3つの信号レベルの内、1つの信号のレベルが異なる場合における動作については、レベルが同一の2つの信号の内、先にレベルが反転した信号が関わる線電流を供給する主回路スイッチングパワー素子のON、OFFを、ONであればOFF、OFFであればONという具合に切り替わる様、該当するスイッチング指令信号のレベルを反転することは、第1の実施例の論理回路10の動作と全く同一であるが、続いて、レベルが同一であった2つの信号の内の残りの1つの信号のレベルが反転した際には、反転した信号の関わる線電流を供給する主回路スイッチングパワー素子のON、OFFを切り替えず、他の2つのスイッチング指令信号のレベルを再び反転する点が、第1の実施例の論理回路10と動作が異なる。
【0124】
この時点で、論理回路10の出力であるスイッチング指令信号PU、PV、PWの3つの信号は同一レベルとなるが、PU、PV、PWの3つの信号のレベルは、第1の実施例の場合とは、信号のレベルが互いに反転した関係となって、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングにおけるHU、HV、HWの3つの信号の内のレベルの異なる1つの信号のレベルを反転したレベルとなり、次回の状態更新タイミング信号CLK10の立ち上がりエッジのタイミングまで、このPU、PV、PWはレベルを維持する。そして、次回の状態更新タイミング信号CLK10の立ち上がりエッジのタイミング後も同様の動作を繰り返し行うよう構成している。
【0125】
次に、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングにおいて、HU、HV、HWの3つの信号のレベルが全て同一レベルである場合における動作についても、第1の実施例と同じ動作を行うので説明は省く。
【0126】
以上が、本発明の第2の実施例におけるPWMコンバータの電流制御手段6の構成についての説明であるが、以下に、本発明の第2の実施例におけるPWMコンバータの電流制御手段6の論理回路10の構成について、さらに詳しい説明を行う。
【0127】
論理回路10の内部構成について、図6を用いて以下、第1の実施例と異なる箇所について説明する。図6において、まず、第1の実施例の論理回路10に対し、新たに設けた構成要素の動作について説明する。
【0128】
135、136は第一および第二のAND回路で、第一のAND回路135の3つの入力端子の全て、もしくは第2のAND回路136の2つの入力端子の全てにHレベルが入力されると、出力端子にHレベルを出力する。入力端子の少なくとも1つがLレベルであれば、出力端子にLレベルを出力する。
【0129】
その他、構成要素として、42の第七のデータセレクタ、16の第七のDラッチ、133、134の第十、第十一の反転ゲートを新たに設けているが、各構成要素の動作については、第一の実施例と全く同一であるので、動作の説明は省く。
【0130】
以上の構成要素により、データデコード手段22の出力端子Yは、第十の反転ゲート133を介して、第七のデータセレクタ42の入力端子Aに接続されるとともに、入力端子Bに直接接続される。第七のデータセレクタ42の出力端子Yは第二のデータセレクト手段21の入力端子SELに接続される。第七のデータセレクタ42の入力端子SELは、第七のDラッチ16の出力端子Qと接続される。第七のDラッチ16の入力端子Dは接地され、常にLレベルであり、入力端子CKは第一のAND回路135の出力端子と接続され、入力端子PRと第二のAND回路136の出力端子とが接続される。
【0131】
第一のAND回路135の3つの入力端子には、第一、第二、第三のRSフリップフロップ26、27、28の各出力端子Qと、第四、第五、第六の反転ゲート127、128、129を介して各々接続されて、第二のAND回路136の2つの入力端子の一方には、第十一の反転ゲート134を介して状態更新タイミング遅延信号CLK11が入力され、他方には状態更新タイミング信号CLK10が入力される。
【0132】
以上の構成により、第七のデータセレクタ42は、第七のDラッチ16がプリセットされて、出力端子QがHレベルである時、入力端子Bに入力されるレベルが出力端子Yに出力され、第七のDラッチ16の入力端子CKがLレベルからHレベルに切り替わると、出力端子QがLレベルになって、第七のデータセレクタ42は、入力端子Aに入力されるレベルが出力端子Yに出力される。
第七のDラッチ16がプリセットされるのは、状態更新タイミング遅延信号CLK11がLレベル、状態更新タイミング信号CLK10がHレベルの時であり、入力端子CKがLレベルからHレベルに切り替わるのは、第一、第二、第三のRSフリップフロップ26、27、28がすべてリセットされる時である。
【0133】
以上のように構成された論理回路10の動作について以下説明を行う。
図4より、状態更新タイミング遅延信号CLK11の立ち上がりエッジ以前においては状態更新タイミング信号CLK10がHレベル、状態更新タイミング遅延信号CLK11がLレベルであって、第七のDラッチ16がプリセットされる為、データデコーダ22のモード信号YMと同じレベルの信号が第二のデータセレクト手段21の入力端子SELに入力される。
【0134】
一方、第一、第二、第三のRSフリップフロップ26、27、28は全てリセット状態になるまで、データセレクト手段21の入力端子SELのレベルが反転することは無い。
【0135】
従って、(表3)におけるA00、B00、C00、D00、E00、F00のいずれかに推移した場合、すなわち、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングの第一、第二、第三の線電流比較結果HU、HV,HWの内、同一信号レベルの信号が2つある場合においては、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングに定まったPU、PV,PWのレベルから、最初にPU、PV、PWの3つの信号の内、最初にいずれか1つのレベルが反転する動作の推移までは、第一の実施例と動作が全く同一になる。続いて、HU、HV,HWの信号のいずれかの残る1つが反転する際には、第一、第二、第三のRSフリップフロップ26、27、28が全てリセットされ、第二のデータセレクト手段21の入力端子SELのレベルが反転し、表3の状態No.AX2、AY2、BX2、BY2等に示すよう、(表1)の状態No.とは反転したレベルに切り換えられる。
切り替わったレベルは、次回の状態更新タイミング信号CLK10の立ち上がりエッジのタイミング後のシステムクロックCLK1の立ち上がりエッジのタイミングまで維持されることについても、第1の実施例と同様である。
【0136】
次に、(表1)におけるG00、H00のいずれかに推移した場合、すなわち、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングの第一、第二、第三の線電流比較結果HU、HV、HWがすべて同一レベルであった場合について説明する。
【0137】
図4より状態更新タイミング信号CLK10の立ち上がりタイミングにおいて、第一、第二、第三のRSフリップフロップ26、27、18は全てリセットされるが、状態更新タイミング遅延信号CLK11の立ち上がりエッジのタイミングまで、第七のDラッチはプリセット状態にあり、第二のデータセレクト手段21の入力端子SELのレベルは変化が無く、従ってこの場合の動作についても、(表3)の真理値表に示す通り、第1の実施例の動作と全く同一になる。
【0138】
以上が、本発明の第2の実施例におけるPWMコンバータの電流制御手段6における論理回路10の具体的な動作説明であるが、本実施例においては、第1の実施例の(表1)と第2の実施例の(表3)を比べて、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングにおいて、HU、HV、HWの3つの信号の内、1つの信号のレベルが異なる場合のみ、動作の最終的な推移結果である互いにレベルが等しいPU、PV、PWの信号レベルが第2の実施例は、第1の実施例のPU、PV、PWのレベルを反転したレベルになっていることが唯一異なっている。
【0139】
PU、PV、PWのレベルはスイッチング指令信号PU、PV、PWが互いに同一である場合、三相交流電源1の各線の線間電圧は0となってしまう為、PU、PV、PWがH,H,HまたはL,L,Lのいずれであっても、次回の状態更新タイミング信号CLK10の立ち上がりエッジのタイミングまでは、各線の線間電圧に変化は無く、従って第2の実施例は、第1の実施例と全く等価に、三相交流電源1の線電流を制御することができる。なお、(表3)における状態No.G00で、PU、PV、PWをH、H、Hとし、状態No.H00で、PU、PV、PWをL、L、Lとする構成としても良い。
【0140】
(実施例3)
本発明の第3の実施例は、図8に示すPWMコンバータにおける電流制御手段6の内部構成を第1の実施例または第2の実施例とは異なる構成としたもので、図7に本発明の第3の実施例の電流制御手段6の内部構成を示す。
【0141】
本発明の第3の実施例は、図7における電流制御手段6の構成要素として、新たに第一、第二、第三の2回読み論理回路48、49、50を設けたこと以外は第1の実施例または第2の実施例と全く同一である。
【0142】
第一、第二、第三の2回読み論理回路48、49、50は、各々全く同一の構成を有するので、第一の2回読み論理回路48の構成および動作を、図9の一般的な2回読み論理回路を用い以下説明する。図9において、第一の2回読み論理回路48の各構成要素の動作について説明すると、まず、51、52、69は第八、第九、第十のDラッチで、入力端子CKに入力される信号の立ち上がりエッジのタイミングで入力端子Dのレベルをラッチし、その入力端子Dのレベルを出力端子Qに出力する。ただし、入力端子PRはプリセット信号を入力する端子で、Hレベルが入力された場合に優先的にプリセットされ、出力端子Qは、Hレベルになる。また、第八、第九のDラッチ51、52の入力端子CKは共通接続されている。また、第八、第九、第十のDラッチ51、52、69の入力端子PRは共通接続されている。
【0143】
137、138、70は第十二、第十三、第十四の反転ゲートで、入力端子にHレベルが入力されると出力端子にLレベルを、入力端子にLレベルが入力されると出力端子にHレベルを出力する。53は第四のRSフリップフロップであり、入力端子RがHレベルで、かつ入力端子SがLレベルの時にリセットされて出力端子QはLレベルに変化し、入力端子RがLレベルで、かつ入力端子SがHレベルの時にセットされて出力端子QはHレベルに変化する。54、55は第三、第四のAND回路であり、全ての入力端子にHレベルの信号が入力された時にHレベルの出力信号を出力し、それ以外の入力の時はLレベルの出力信号を出力する。
【0144】
以上が、第一の2回読み論理回路48の各構成要素の動作についての説明であるが、以下信号の流れを追って第一の2回読み論理回路48の動作説明を行う。
【0145】
まず、システムクロックCLK2の立ち上がりエッジのタイミングに、第一の2回読み論理回路48の入力端子SIに入力される第一の線電流比較結果HUのレベルが、第八のDラッチ51にラッチされて保持され、出力端子Qに出力される。
【0146】
次に、次回のシステムクロックCLK2の立ち上がりエッジのタイミングには、第八のDラッチ51の出力端子Qのレベルが第九のDラッチ52にラッチされて保持されてその出力端子Qに出力されると共に、この時の比較結果HUのレベルが第八のDラッチ51にラッチされて保持され、出力端子Qに出力される。
また、第八、第九のDラッチ51、52の出力端子Qの出力レベルは、それぞれ第四のAND回路55に伝達され、かつ第十二、第十三の反転ゲート137、138を介して第三のAND回路54に伝達される。そして、第三のAND回路54の出力が第四のRSフリップフロップ53の入力端子Rに伝達され、第四のAND回路55の出力が第四のRSフリップフロップ53の入力端子Sに伝達される。そして、第四のRSフリップフロップ53の出力端子Qのレベルは、第十のDラッチ69によりシステムクロックCLK2の立ち下がりエッジのタイミングでラッチされる。ここで、第十のDラッチ69の入力端子CKには、システムクロックCLK2が第十四の反転ゲート70により論理反転された信号が入力されているため、システムクロックCLK2の立ち下がりエッジのタイミングでラッチを行っている。そして、第十のDラッチ69の出力端子Qは第一の2回読み論理回路48の出力端子として、HU1を出力する。
【0147】
以上より、第一の2回読み論理回路48は、入力信号HUをCLK2の立ち上がりエッジのタイミング毎にチェックし、その結果が2回連続してHレベルの場合には出力信号HU1をHレベルに、またその結果が2回連続してLレベルの場合には出力信号HU1をLレベルに変更する動作をすることがわかる。
【0148】
以上が、第一の2回読み論理回路48の内部動作についての説明であり、第二、第三の2回読み論理回路49、50についても全く同様である。
【0149】
従って、第一、第二、第三の2回読み論理回路48、49、50は、HU、HV、HWの信号に含まれる極めて短時間のノイズ等による信号、すなわち、Hレベル→Lレベル→Hレベルまたは、Lレベル→Hレベル→Lレベルという信号変動を除去した信号HU1、HV1、HW1を生成することができる。
【0150】
なお、図9において、Dラッチ3ヶあるいはそれ以上設けて、各Dラッチの出力レベルのANDをとることにより、システムクロックCLK2の立ち上がりエッジのタイミングを読む回数を3回以上に設定することもできる。
【0151】
以上の様に本発明の第3の実施例によれば、第一、第二、第三の2回読み論理回路48、49、50を設け、電流制御手段6の第一、第二、第三の比較手段17、18、19の各出力信号HU、HV、HWを前記第一、第二、第三の2回読み論理回路48、49、50を介して、論理回路10へ伝達するよう構成することにより、第一、第二、第三の比較手段17、18、19の各出力信号に重畳したノイズを除去することができ、ノイズが発生しやすい条件においても三相交流電源1の各線電流を第一、第二、第三の線電流指令iTU、iTV、iTWに正確に一致するよう制御できる。
【0152】
なお、本実施例の第一、第二、第三の2回読み論理回路48、49、50は、第1の実施例または第2の実施例のいずれに付加しても同様の効果が得られることは言うまでもない。
【0153】
(実施例4)
図10は、本発明の第4の実施例で、図8に示すPWMコンバータの電流制御手段6の論理回路10の内部構成を示すものである。
【0154】
本発明の第4の実施例の論理回路10の内部構成(図10)と、前述の第1の実施例の論理回路10の内部構成(図3)とを比較すると、第七、第八、第九の反転ゲート130、131、132の出力信号PU1、PV1、PW1を、第一、第二、第三のスイッチング指令信号遅延手段56、57、58に入力し、その出力信号を、第一、第二、第三のスイッチング指令信号PU、PV、PWとして主回路パワー制御部8に伝達するよう構成していること以外は、全く同一の構成である。
【0155】
ここで、第一、第二、第三のスイッチング指令信号遅延手段56、57、58の動作について説明する。
第一、第二、第三のスイッチング指令信号遅延手段56、57、58は、第七、第八、第九の反転ゲート130、131、132の出力信号PU1、PV1、PW1をそれぞれに入力し、予め定められたルールに従って予め定められた時間だけ遅延した信号を、第一、第二、第三のスイッチング指令信号PU、PV、PWとして主回路パワー制御部8に伝達するよう構成している。すなわち、(表1)および(表3)において、状態No.A00、B00、C00、D00、E00、F00、G00、H00の状態へ推移する場合のみ、遅延時間を0とし、他の状態に推移する場合には、予め定められた時間だけ遅延して第一、第二、第三のスイッチング指令信号PU、PV、PWを出力するよう構成している。
【0156】
このように構成された本発明の第4の実施例の電流制御型PWMインバータが、三相交流電源1の線電流を制御する様子を図11および(表1)を用いて説明する。
【0157】
図11において、(a)は第一、第二、第三の線電流指令iTU、iTV、iTW並びに第一、第二、第三の線電流測定結果iFU、iFV、iFWを示した図であり、(b)は(a)の点線部を拡大した第一、第二、第三のスイッチング指令信号遅延手段56、57、58を設けた論理回路10の作用を示す図であり、(c)は第一、第二、第三のスイッチング指令信号遅延手段56、57、58の出力である第一、第二、第三のスイッチング指令信号PU、PV、PWの出力レベルに基づく主回路スイッチングパワー素子Q1、Q2、Q3、Q4、Q5、Q6のON、OFF動作を示す図である。
【0158】
まず、時刻t=t1において、すなわち状態更新タイミング信号CLK10の立ち上がりエッジのタイミング(図4におけるTIME3の場合)の動作説明を行う。
【0159】
状態更新タイミング信号CLK10の立ち上がりエッジのタイミングのiTU、iTV、iTWとiFU、iFV、iFWの大小関係が
iTU>iFU
iTV<iFV
iTW<iFW
である時刻t=t1において、第一、第二、第三の線電流比較結果HU、HV、HWは、(HU、HV、HW)=(L、H、H)となる。
【0160】
この状態は、(表1)の真理値表における、状態No.A00に相当し、(HU、HV、HW)=(L、H、H)であるので、PU1、PV1、PW1は、(PU1、PV1、PW1)=(H、L、L)となる。
【0161】
この時、第一、第二、第三のスイッチング指令信号遅延手段56、57、58はPU1、PV1、PW1の信号レベルの変化をそのままPU、PV、PWとして出力し、PU、PV、PWは主回路パワー制御部8へ伝達する。
【0162】
よって、主回路スイッチングパワー素子Q1、Q2、Q3、Q4、Q5、Q6は各々OFF、ON、ON、ON、OFF、OFFとなり、第一、第二、第三の線電流測定結果iFU、iFV、iFWは三相交流電源1の電気的時定数に従って第一、第二、第三の線電流指令iTU、iTV、iTWに近づいていく以上が、時刻t=t1において、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングに状態No.A00へ推移する動作の説明である。
【0163】
次に、 iTV>iFVとなり、(HU、HV、HW)=(L、H、H)から(HU、HV、HW)=(*、L、H)に変化したタイミング(時刻t=t11)における動作説明を行う。
【0164】
論理回路10は、この信号を入力し、 PU1、PV1、PW1を、(PU1、PV1、PW1)=(H、L、L)から(PU1、PV1、PW1)=(H、H、L)に切り替えるが、第二のスイッチング指令信号遅延手段57は、PV1のLレベルからHレベルへの切り替わりを予め設定された遅延時間TD経過後の時刻t=t111になった時、(PU、PV、PW)=(H、L、L)から(PU、PV、PW)=(H、H、L)に切り替え、主回路スイッチングパワー素子Q2をOFF、Q5をONに切り替える。
【0165】
この動作により、第二の線電流測定結果iFVの低下は第二の線電流指令iTVに対し一定時間行き過ぎた後抑制される。(状態No.AX1に推移)
以上が、時刻t=t11における動作説明である。
【0166】
次に、iTW>iFWとなり、(HU、HV、HW)=(*、L、H)から(HU、HV、HW)=(*、L、L)に変化したタイミング(時刻t=t12)における動作説明を行う。
論理回路10は、この信号を入力し、PU1、PV1、PW1を、(PU1、PV1、PW1)=(H、H、L)から(PU1、PV1、PW1)=(H、H、H)に切り替えるが、第三のスイッチング指令信号遅延手段58は、PW1のLレベルからHレベルへの切り替わりを予め設定された遅延時間TD経過後の時刻t=t112になった時、(PU、PV、PW)=(H、H、L)から(PU、PV、PW)=(H、H、H)に切り替え、主回路スイッチングパワー素子Q3をOFF、Q6をONに切り替える。
【0167】
この動作により、第三の線電流測定結果iFWの低下は第三の線電流指令iTWに対し一定時間行き過ぎた後抑制される。(状態No.AX2に推移)
以上が、時刻t=t12における動作説明である。そして、(PU、PV、PW)=(H、H、H)の状態は、次回の状態更新タイミング信号CLK10の立ち上がりエッジのタイミングまで、維持される。
【0168】
さらに、次回の状態更新タイミング信号CLK10の立ち上がりエッジのタイミング後も同様の動作を行うことで、三相交流電源1の各線電流が第一、第二、第三の線電流指令iTU、iTV、iTWに従うように制御される。
【0169】
以上が、本発明の第4の実施例の電流制御型PWMインバータにより、三相交流電源1の線電流を制御する様子の説明である。
【0170】
以上の様に本発明の第4の実施例は、論理回路に第一、第二、第三のスイッチング信号遅延手段を設け、第七、第八、第九の反転ゲートからの出力を、前記第一、第二、第三のスイッチング信号遅延手段を介して、主回路パワー制御部へ伝達する様に構成することにより、第一、第二、第三のスイッチング指令信号遅延手段は表1および表3において、状態No.A00、B00、C00、D00、E00、F00、G00、H00の状態へ推移する場合のみ、遅延時間を0とし、他の状態に推移する場合には、予め定められた時間だけ遅延して第一、第二、第三のスイッチング指令信号PU、PV、PWを主回路パワー制御部8へ伝達するよう構成している。
【0171】
これにより、三相交流電源1の各線電流を、各線電流指令に極めてよく一致させることができる。
【0172】
なお、本実施例は、第1の実施例に第一、第二、第三のスイッチング指令信号遅延手段56、57、58を付加したものであるが、第2の実施例に第一、第二、第三のスイッチング指令信号遅延手段56、57、58を付加しても同様の効果が得られることは言うまでもない。
【0173】
【発明の効果】
上記実施例から明らかなように、請求項1記載の発明によれば、電流誤差アンプを持たない構成のため、電流誤差アンプのゲイン調整にまつわる課題が本質的に解決でき、全くゲイン調整の必要がない。
【0174】
さらに、リアクトル、電源電流検出手段、電流制御手段、主回路パワー制御部の特性および仕様が変わっても常に各線電流誤差を最も小さくするよう動作し、また、特性の製造バラツキ並びに温度特性等があっても常に各線電流誤差を常に最も小さくするよう動作するため電流制御応答性にすぐれ、また、発振現象が生じる心配もない。
【0175】
また、直流電圧が変化しても、ゲイン調整の必要がなく、常に各線電流誤差を最も小さくするような動作を行う。
【0176】
また、本発明のPWMコンバータにおける電流制御手段は、第一、第二、第三の比較手段以外はすべてシンプルなディジタル回路にて構成でき、ディジタル回路で構成した部分はオフセットやドリフトの心配がなく、また安価である。
【0177】
従って、本発明は、電流誤差アンプのゲイン調整作業やオフセット調整作業が不要で、電流制御応答性にすぐれ、安価なPWMコンバータを供給できる。
【0178】
また、請求項4記載の発明のように、第一の比較手段が、前記第一の線電流指令と前記第一の線電流測定結果との大小関係を周期的に比較し、第一の線電流指令よりも第一の線電流測定結果が少なくとも2回以上連続して大きい場合に第一の線電流比較結果を大とし、第一の線電流測定結果が第一の線電流指令よりも少なくとも2回以上連続して小さい場合に前記第一の線電流比較結果を小とする構成とし、第二の比較手段が、前記第二の線電流指令と前記第二の線電流測定結果との大小関係を周期的に比較し、第二の線電流指令よりも第二の線電流測定結果が少なくとも2回以上連続して大きい場合に第二の線電流比較結果を大とし、第二の線電流測定結果が第二の線電流指令よりも少なくとも2回以上連続して小さい場合に前記第二の線電流比較結果を小とする構成とし、第三の比較手段が、前記第三の線電流指令と前記第三の線電流測定結果との大小関係を周期的に比較し、第三の線電流指令よりも第三の線電流測定結果が少なくとも2回以上連続して大きい場合に第三の線電流比較結果を大とし、第三の線電流測定結果が第三の線電流指令よりも少なくとも2回以上連続して小さい場合に前記第三の線電流比較結果を小とする構成とすることにより、第一、第二、第三の比較手段の各出力信号に重畳したノイズを除去することができ、ノイズが発生しやすい条件においても、ノイズによる誤動作が防止でき、三相交流電源の各線電流を第一、第二、第三の線電流指令に正確に一致するよう制御できる。
【0179】
また、請求項5記載の発明のように、論理回路が、前記状態更新タイミングと、第一、第二および第三の線電流比較結果が変化したタイミングで、前記第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子についてそれぞれオン状態とするかまたはオフ状態とするかのスイッチング指令信号を決定するよう構成し、第一、第二および第三の線電流比較結果が変化したタイミングでは予め定められた時間だけ遅延させて第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子のスイッチング指令信号を出力する遅延手段を有するものでは、三相交流電源の各線電流を、各線電流指令に極めてよく一致させることができる。
【0180】
さらに、請求項6記載の発明のように、前記電流指令発生手段が、前記三相交流電源の中性点から見た各相電圧とそれぞれ同位相の正弦波信であるまたは逆位相の正弦波信号である第一の線電流指令、第二の線電流指令、第三の線電流指令を出力する構成としたものでは、各相電圧と各線電流との位相差の低減すなわち力率改善を行うことができると同時に、各線電流を正弦波に制御できるため線電流の歪みを抑制するすなわち電源高調波を低減することができる。
【図面の簡単な説明】
【図1】図8の本発明の実施例1の電流制御手段の構成図
【図2】図1の論理回路の構成図
【図3】図8および図1の動作説明図
【図4】図1の論理回路のタイミング信号分配手段のタイミング図
【図5】比較手段の構成図
【図6】本発明の第2の実施例の論理回路の構成図
【図7】本発明の第3の実施例の電流制御手段の構成図
【図8】本発明のPWMコンバータのシステム構成図
【図9】図7の2回読み論理回路の構成図
【図10】本発明の第4の実施例の論理回路の構成図
【図11】本発明の第4の実施例の電流制御手段及びスイッチング指令信号遅延手段の動作図
【図12】従来の一般的なPWMコンバータのシステム構成図
【図13】図12の従来の電流制御手段の構成図
【図14】図13の従来の電流制御手段の動作図
【図15】図13の電流誤差アンプの従来技術の構成図
【符号の説明】
1 三相交流電源
2 主回路パワー素子群
4 ベースドライブ手段
5 論理反転手段
6 電流制御手段
7 電流指令発生手段
8 主回路パワー制御部
9 電源電流検出手段
10 論理回路
11 タイミング発生手段
12 第四のDラッチ
13 第五のDラッチ
14 第六のDラッチ
15 第二のデータラッチ手段
16 第七のDラッチ
17 第一の比較手段
18 第二の比較手段
19 第三の比較手段
20 第一のデータセレクト手段
21 第二のデータセレクト手段
22 データデコード手段
23 第一の反転ゲート
24 第二の反転ゲート
25 第三の反転ゲート
26 第一のRSフリップフロップ
27 第二のRSフリップフロップ
28 第三のRSフリップフロップ
29 第一のDラッチ
30 第二のDラッチ
31 第三のDラッチ
34 第一のデータラッチ手段
35 タイミング信号分配手段
36 第一のデータセレクタ
37 第二のデータセレクタ
38 第三のデータセレクタ
39 第四のデータセレクタ
40 第五のデータセレクタ
41 第六のデータセレクタ
42 第七のデータセレクタ
48 第一の2回読み論理回路
49 第二の2回読み論理回路
50 第三の2回読み論理回路
51 第八のDラッチ
52 第九のDラッチ
53 第四のRSフリップフロップ
54 第二のAND回路
55 第三のAND回路
56 第一のスイッチング指令信号遅延手段
57 第二のスイッチング指令信号遅延手段
58 第三のスイッチング指令信号遅延手段
59 リアクトル
60 平滑コンデンサ
106 電流制御手段
117 第一の減算手段
118 第二の減算手段
119 第三の減算手段
120 第一の電流誤差アンプ
121 第二の電流誤差アンプ
122 第三の電流誤差アンプ
123 第一の比較器
124 第二の比較器
125 第三の比較器
126 三角波発生手段
127 第四の反転ゲート
128 第五の反転ゲート
129 第六の反転ゲート
130 第七の反転ゲート
131 第八の反転ゲート
132 第九の反転ゲート
133 第十の反転ゲート
134 第十一の反転ゲート
135 第一のAND回路
136 第二のAND回路
137 第十二の反転ゲート
138 第十三の反転ゲート
139 三相PWM信号発生手段
【発明の属する技術分野】
本発明は三相交流電源を直流電源に変換するPWMコンバータに関わるものである。
【0002】
【従来の技術】
近年、交流電源から直流電源または直流電源から交流電源の双方向に電力を送受する目的でPWMコンバータが多く用いられている。
また、交流電源の電圧と電流の位相差の低減すなわち力率改善並びに交流電源の電流の歪みの抑制すなわち電源高調波の低減の目的でPWMコンバータが用いられてきている。
【0003】
ここで、一般的なPWMコンバータのシステム構成を図12を用いて説明する。図12において、三相交流電源1の相電圧の最大値よりも、平滑コンデンサ60のプラス端子とマイナス端子間の電圧が高い時に、まず、電流指令発生手段7に、三相交流電源1から入力すべき三相交流電流波形の位相情報値θと振幅指令値ipがセットされ、これらの情報をもとに電流指令発生手段7は内部で三相交流電源1から入力すべき各線電流指令を第一の線電流指令iTU、第二の線電流指令iTV、第三の線電流指令iTWとして出力する。
【0004】
次に、電源電流検出手段9は、三相交流電源1の二つの線電流を検出し、残り一つの線電流を検出した二つの線電流の和を取りかつ符号を反転し求め、第一の線電流測定結果iFU、第二の線電流測定結果iFV、第三の線電流測定結果iFWとして出力する。なお、この電源電流検出手段9は、三相交流電源1の三つの線電流を検出し、第一の線電流測定結果iFU、第二の線電流測定結果iFV、第三の線電流測定結果iFWとして出力してもよい。
【0005】
次に、電流制御手段106は、第一の線電流指令iTU、第二の線電流指令iTV、第三の線電流指令iTW、第一の線電流測定結果iFU、第二の線電流測定結果iFV、第三の線電流測定結果iFWを入力し、第一の線電流指令iTUと第一の線電流測定結果iFU並びに第二の線電流指令iTVと第二の線電流測定結果iFV並びに第三の線電流指令iTWと第三の線電流測定結果iFWをそれぞれなるべく一致させるように第一のスイッチング指令信号PU、第二のスイッチング指令信号PV、第三のスイッチング指令信号PWを発生する。
【0006】
次に、主回路パワー制御部8は、平滑コンデンサ60と、三相ブリッジ構成をとる主回路パワー素子群2(平滑コンデンサ60のプラス端子に接続され第一の線電流IUを制御する第一の主回路スイッチングパワー素子Q1と、平滑コンデンサ60のプラス端子に接続され第二の線電流IVを制御する第二の主回路スイッチングパワー素子Q2と、平滑コンデンサ60のプラス端子に接続され第三の線電流IWを制御する第三の主回路スイッチングパワー素子Q3と、平滑コンデンサ60のマイナス端子に接続され三相交流電源1に第一の線電流IUを供給する第四の主回路スイッチングパワー素子Q4と、平滑コンデンサ60のマイナス端子に接続され第二の線電流IVを制御する第五の主回路スイッチングパワー素子Q5と、平滑コンデンサ60のマイナス端子に接続され第三の線電流IWを制御する第六の主回路スイッチングパワー素子Q6と、各主回路スイッチングパワー素子に並列に接続された還流ダイオードで構成)を有し、第一のスイッチング指令信号PUに従って第一の主回路スイッチングパワー素子Q1と第四の主回路スイッチングパワー素子Q4のいずれかをONさせ、第二のスイッチング指令信号PVに従って第二の主回路スイッチングパワー素子Q2と第五の主回路スイッチングパワー素子Q5のいずれかをONさせ、第三のスイッチング指令信号PWに従って第三の主回路スイッチングパワー素子Q3と第六の主回路スイッチングパワー素子Q6のいずれかをONさせるよう構成している。
【0007】
ここでは、第一のスイッチング指令信号PUがLレベルになると第一の主回路スイッチングパワー素子Q1をONさせ、また、第一のスイッチング指令信号PUがHレベルになると第四の主回路スイッチングパワー素子Q4をONさせ、また、第二のスイッチング指令信号PVがLレベルになると第二の主回路スイッチングパワー素子Q2をONさせ、第二のスイッチング指令信号PVがHレベルになると第五の主回路スイッチングパワー素子Q5をONさせ、また、第三のスイッチング指令信号PWがLレベルになると第三の主回路スイッチングパワー素子Q3をONさせ、第三のスイッチング指令信号PWがHレベルになると第六の主回路スイッチングパワー素子Q6をONさせる構成として説明する。
また、平滑コンデンサ60のプラス端子とマイナス端子間の電圧が三相交流電源1の相電圧の最大値以下の時は、主回路パワー素子群2の還流ダイオードにより三相交流電圧が整流される。
【0008】
以上が、一般的なPWMコンバータのシステム構成である。
以下に、従来のPWMコンバータの構成について、図13を用いて説明する。図13は、PWMコンバータのシステム構成を示す図12における電流制御手段106について、従来の構成を示すものである。また、図14は図13の動作を示す図である。
【0009】
まず、第一、第二、第三の線電流指令iTU、iTV、iTWと第一、第二、第三の線電流測定結果iFU、iFV、iFWはそれぞれ減算手段117、118、119で引き算され、第一、第二、第三の線電流誤差信号iEU、iEV、iEWが求められる。第一、第二、第三の電流誤差アンプ120、121、122は、それぞれ第一、第二、第三の線電流誤差信号iEU、iEV、iEWが入力されて電圧指令信号VU、VV、VWを出力する。この電流誤差アンプは、一般的に図15に示す様にPIタイプ(比例・積分タイプ)の増幅器が用いられゲイン特性は次の式で求められる。
【0010】
G=R2×(R3×C1×S)/[R1×{(R2+R3)×C1×S+1}]
次に139は、三相PWM信号発生手段であり、第一、第二、第三の比較器123、124、125並びに三角波発生手段126により構成され、前記第一、第二、第三の比較器123、124、125は、前記三角波発生手段126より出力される三角波信号SCとそれぞれの電圧指令信号VU、VV、VWとを比較し、第一、第二、第三のスイッチング指令信号PU、PV、PWを出力する。
【0011】
ここでは第一、第二、第三の比較器123、124、125は、それぞれ三角波信号SCより電圧指令信号VU、VV、VWが大きい時にHレベル、小さい時にLレベルを出力するものとする。
【0012】
図14は、図13における電流制御手段106の動作を示す図で、第一、第二、第三の線電流指令iTU、iTV、iTWを三相正弦波とした場合の動作を示す。
【0013】
【発明が解決しようとする課題】
ここで、図13、図14において、電流誤差アンプのゲインについて考察すると、電流誤差アンプのゲインを大きくすることにより、各線電流指令と各線電流測定結果が近づいて各線電流誤差を小さくでき、また、線電流指令に対する線電流測定結果の応答性が良くなることがわかる。
【0014】
しかしながら、上記従来の構成ではリアクトルによる位相遅れや電流誤差アンプの位相遅れ、並びに三相PWM信号発生手段でのむだ時間遅れ等により、あまり電流誤差アンプのゲインを大きくしすぎると発振現象が生じてしまうため、電流誤差アンプのゲインは発振しない範囲内で、しかも最大限大きな値とするのが一般的である。この電流誤差アンプのゲインは、設計時に三相交流電源、リアクトル、電源電流検出手段、電流制御手段、主回路パワー制御部の特性から電流制御ループの一巡伝達関数を検討して決定される。ここでは、これら特性の製造バラツキおよび温度特性を考慮し、最悪の場合でも発振現象が生じないところまでゲインを下げることが必要である。このゲインを決定する作業は設計現場において大きな労力を要し、製造現場での管理に大きな労力が要するという問題点を有している。
【0015】
また、直流電圧により電流誤差アンプの最適ゲインが変化することから、ゲインを可変できるシステムの構築を行う必要がある。
【0016】
次に、三角波発生手段および電流誤差アンプそのもののオフセットやドリフトは電流制御誤差の悪化やダイナミックレンジを狭める結果となるため、それら部品のオフセットおよびドリフトの小さなオペアンプを必要とし、また場合によっては製造時にオフセット調整作業が必要となり、高価であるという問題点を有している。
【0017】
なお、図13は、電流制御手段106をアナログ回路で実現した従来例であるが、第一、第二、第三の線電流測定結果iFU、iFV、iFWをA/D変換器でデジタルデータに変換し、同様の構成をマイコン等のディジタル回路で実現したものもある。その場合においても、電流誤差アンプのゲインを三相交流電源、電源電流検出手段、電流制御手段、主回路パワー制御部の特性から電流制御ループの一巡伝達関数を検討して決定する必要があり、その課題はアナログ回路で実現したものと同様である。
【0018】
さらに、電流誤差アンプをマイコン等のディジタル回路で実現した場合、電流誤差アンプそのもののオフセットやドリフトはディジタル演算であるためなくすことができるが、この演算処理時間が大きいほど位相遅れが大きくなり、発振しやすくなる。これは結果的に処理時間を小さくしなければゲインを高くできないということで、非常に高速の演算処理能力を有するマイコン等を用いる必要があり、高価であるという問題点を有している。
【0019】
また、第一、第二、第三の線電流測定結果iFU、iFV、iFWをディジタルデータに変換するA/D変換器も、変換時間が大きいほど位相遅れが大きくなり、発振しやすくなる。これは結果的に変換時間を小さくしなければゲインを高くできないということで、非常に高速の変換能力を有するA/D変換器を用いる必要があり、高価である。また、A/D変換でのオフセットやドリフトは、電流制御誤差の悪化やダイナミックレンジを狭める結果となるため、それらが小さなA/D変換器を選定する必要があり、高価であるという問題点を有している。
【0020】
本発明は、上記従来の問題点を解決するもので、安価で、ゲイン調整が全く不要で、かつ、線電流指令に対する線電流測定結果の応答性が極めて優れたPWMコンバータを提供することを目的とする。
【0021】
【課題を解決するための手段】
上記の課題を解決するために本発明は、三相交流電源と、前記三相交流電源の各相にそれぞれ接続されたリアクトルと、前記三相交流電源の線電流を直接的または間接的に測定し第一の線電流測定結果および第二の線電流測定結果および第三の線電流測定結果を出力する電源電流検出手段と、前記三相交流電源から入力すべき線電流を指令する第一の線電流指令および第二の線電流指令および第三の線電流指令を出力する電流指令発生手段と、前記第一の線電流指令と前記第一の線電流測定結果との大小関係を比較し、第一の線電流指令よりも第一の線電流測定結果が大きい場合に第一の線電流比較結果を大とし、第一の線電流測定結果が第一の線電流指令よりも小さい場合に前記第一の線電流比較結果を小とする第一の比較手段と、前記第二の線電流指令と前記第二の線電流測定結果との大小関係を比較し、第二の線電流指令よりも第二の線電流測定結果が大きい場合に第二の線電流比較結果を大とし、第二の線電流測定結果が第二の線電流指令よりも小さい場合に前記第二の線電流比較結果を小とする第二の比較手段と、前記第三の線電流指令と前記第三の線電流測定結果との大小関係を比較し、第三の線電流指令よりも第三の線電流測定結果が大きい場合に第三の線電流比較結果を大とし、第三の線電流測定結果が第三の線電流指令よりも小さい場合に前記第三の線電流比較結果を小とする第三の比較手段と、平滑コンデンサと、前記平滑コンデンサのプラス端子に接続され前記第一の線電流を制御する第一の主回路スイッチングパワー素子と、前記平滑コンデンサのプラス端子に接続され前記第二の線電流を制御する第二の主回路スイッチングパワー素子と、前記平滑コンデンサのプラス端子に接続され前記第三の線電流を制御する第三の主回路スイッチングパワー素子と、前記平滑コンデンサのマイナス端子に接続され前記第一の線電流を制御する第四の主回路スイッチングパワー素子と、前記平滑コンデンサのマイナス端子に接続され前記第二の線電流を制御する第五の主回路スイッチングパワー素子と、前記平滑コンデンサのマイナス端子に接続され前記第三の線電流を制御する第六の主回路スイッチングパワー素子と、前記各主回路スイッチングパワー素子に並列に接続されたダイオードで構成され三相ブリッジ構成をとる主回路パワー素子群と、前記第一の線電流比較結果と第二の線電流比較結果と第三の線電流比較結果を入力し、前記第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子のスイッチング指令信号を発生する論理回路と、周期的な状態更新タイミングを前記論理回路に与えるタイミング発生手段を備え、前記論理回路が、前記状態更新タイミングと、第一、第二および第三の線電流比較結果が変化したタイミングで、前記第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子についてそれぞれオン状態とするかまたはオフ状態とするかのスイッチング指令信号を決定するよう構成したPWMコンバータである。上記手段によって、本発明のPWMコンバータは、状態更新タイミングと第一、第二および第三の線電流比較結果が変化したタイミングで、それぞれの線電流指令と線電流測定結果の差が減少する方向に第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子をそれぞれオン状態とするかまたはオフ状態とするかを決定するというシンプルな動作を繰り返すことで、三相交流電源の各線電流はそれぞれの線電流指令信号に近づき、各線電流誤差を小さくできることがわかる。
【0022】
本発明のPWMコンバータは、電流誤差アンプを持たない構成のため、電流誤差アンプのゲイン調整にまつわる課題が本質的に解決でき、全くゲイン調整の必要がない。
【0023】
さらに、三相交流電源、電源電流検出手段、電流制御手段、主回路パワー制御部の特性および仕様が変わっても常に各線電流誤差を最も小さくするよう動作し、また、特性の製造バラツキ並びに温度特性等があっても常に各線電流誤差を常に最も小さくするよう動作するため電流制御応答性にすぐれ、また、発振現象が生じる心配もない。
【0024】
また、本発明のPWMコンバータにおける電流制御手段は、第一、第二、第三の比較手段以外はすべてシンプルなディジタル回路にて構成でき、ディジタル回路で構成した部分はオフセットやドリフトの心配がなく、また安価である。
【0025】
【発明の実施の形態】
上記の課題を解決するために本発明は、三相交流電源と、前記三相交流電源の各相にそれぞれ接続されたリアクトルと、前記三相交流電源の線電流を直接的または間接的に測定し第一の線電流測定結果および第二の線電流測定結果および第三の線電流測定結果を出力する電源電流検出手段と、前記三相交流電源から入力すべき線電流を指令する第一の線電流指令および第二の線電流指令および第三の線電流指令を出力する電流指令発生手段と、前記第一の線電流指令と前記第一の線電流測定結果との大小関係を比較し、第一の線電流指令よりも第一の線電流測定結果が大きい場合に第一の線電流比較結果を大とし、第一の線電流測定結果が第一の線電流指令よりも小さい場合に前記第一の線電流比較結果を小とする第一の比較手段と、前記第二の線電流指令と前記第二の線電流測定結果との大小関係を比較し、第二の線電流指令よりも第二の線電流測定結果が大きい場合に第二の線電流比較結果を大とし、第二の線電流測定結果が第二の線電流指令よりも小さい場合に前記第二の線電流比較結果を小とする第二の比較手段と、前記第三の線電流指令と前記第三の線電流測定結果との大小関係を比較し、第三の線電流指令よりも第三の線電流測定結果が大きい場合に第三の線電流比較結果を大とし、第三の線電流測定結果が第三の線電流指令よりも小さい場合に前記第三の線電流比較結果を小とする第三の比較手段と、平滑コンデンサと、前記平滑コンデンサのプラス端子に接続され前記第一の線電流を制御する第一の主回路スイッチングパワー素子と、前記平滑コンデンサのプラス端子に接続され前記第二の線電流を制御する第二の主回路スイッチングパワー素子と、前記平滑コンデンサのプラス端子に接続され前記第三の線電流を制御する第三の主回路スイッチングパワー素子と、前記平滑コンデンサのマイナス端子に接続され前記第一の線電流を制御する第四の主回路スイッチングパワー素子と、前記平滑コンデンサのマイナス端子に接続され前記第二の線電流を制御する第五の主回路スイッチングパワー素子と、前記平滑コンデンサのマイナス端子に接続され前記第三の線電流を制御する第六の主回路スイッチングパワー素子と、前記各主回路スイッチングパワー素子に並列に接続されたダイオードで構成され三相ブリッジ構成をとる主回路パワー素子群と、前記第一の線電流比較結果と第二の線電流比較結果と第三の線電流比較結果を入力し、前記第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子のスイッチング指令信号を発生する論理回路と、周期的な状態更新タイミングを前記論理回路に与えるタイミング発生手段を備え、前記論理回路が、前記状態更新タイミングと、第一、第二および第三の線電流比較結果が変化したタイミングで、前記第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子についてそれぞれオン状態とするかまたはオフ状態とするかのスイッチング指令信号を決定するよう構成したPWMコンバータである。
【0026】
また、前記論理回路が、前記状態更新タイミングに第一の線電流比較結果が大かつ第二の線電流比較結果が小かつ第三の線電流比較結果が小の場合には、第二、第三、第四の主回路スイッチングパワー素子にオフ状態を指令し、第一、第五、第六の主回路スイッチングパワー素子にオン状態を指令し、第二の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第五の主回路スイッチングパワー素子にオフ状態を指令し第二の主回路スイッチングパワー素子にオン状態を指令し、また、第三の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第六の主回路スイッチングパワー素子にオフ状態を指令し第三の主回路スイッチングパワー素子にオン状態を指令するよう構成し、かつ、前記状態更新タイミングに第一の線電流比較結果が小かつ第二の線電流比較結果が大かつ第三の線電流比較結果が小の場合には、第一、第三、第五の主回路スイッチングパワー素子にオフ状態を指令し、第二、第四、第六の主回路スイッチングパワー素子にオン状態を指令し、第一の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第四の主回路スイッチングパワー素子にオフ状態を指令し第一の主回路スイッチングパワー素子にオン状態を指令し、また、第三の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第六の主回路スイッチングパワー素子にオフ状態を指令し第三の主回路スイッチングパワー素子にオン状態を指令するよう構成し、かつ、前記状態更新タイミングに第一の線電流比較結果が小かつ第二の線電流比較結果が大かつ第三の線電流比較結果が大の場合には、第一、第二、第六の主回路スイッチングパワー素子にオフ状態を指令し、前記第三、第四、第五の主回路スイッチングパワー素子にオン状態を指令し、第一の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第四の主回路スイッチングパワー素子にオフ状態を指令し第一の主回路スイッチングパワー素子にオン状態を指令し、また、第二の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第五の主回路スイッチングパワー素子にオフ状態を指令し第二の主回路スイッチングパワー素子にオン状態を指令するよう構成し、かつ、前記状態更新タイミングに第一の線電流比較結果が小かつ第二の線電流比較結果が大かつ第三の線電流比較結果が大の場合には、第一、第五、第六の主回路スイッチングパワー素子にオフ状態を指令し、前記第二、第三、第四の主回路スイッチングパワー素子にオン状態を指令し、第二の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第二の主回路スイッチングパワー素子にオフ状態を指令し第五の主回路スイッチングパワー素子にオン状態を指令し、また、第三の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第三の主回路スイッチングパワー素子にオフ状態を指令し第六の主回路スイッチングパワー素子にオン状態を指令するよう構成し、かつ、前記状態更新タイミングに第一の線電流比較結果が大かつ第二の線電流比較結果が小かつ第三の線電流比較結果が大の場合には、第二、第四、第六の主回路スイッチングパワー素子にオフ状態を指令し、前記第一、第三、第五の主回路スイッチングパワー素子にオン状態を指令し、第一の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第一の主回路スイッチングパワー素子にオフ状態を指令し第四の主回路スイッチングパワー素子にオン状態を指令し、また、第三の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第三の主回路スイッチングパワー素子にオフ状態を指令し第六の主回路スイッチングパワー素子にオン状態を指令するよう構成し、かつ、前記状態更新タイミングに第一の線電流比較結果が大かつ第二の線電流比較結果が大かつ第三の線電流比較結果が小の場合には、第三、第四、第五の主回路スイッチングパワー素子にオフ状態を指令し、前記第一、第二、第六の主回路スイッチングパワー素子にオン状態を指令し、第一の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第一の主回路スイッチングパワー素子にオフ状態を指令し第四の主回路スイッチングパワー素子にオン状態を指令し、また、第二の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第二の主回路スイッチングパワー素子にオフ状態を指令し第五の主回路スイッチングパワー素子にオン状態を指令するよう構成したものである。
【0027】
また、前記論理回路が、前記状態更新タイミングに第一の線電流比較結果が大かつ第二の線電流比較結果が小かつ第三の線電流比較結果が小の場合には、第二、第三、第四の主回路スイッチングパワー素子にオフ状態を指令し、前記第一、第五、第六の主回路スイッチングパワー素子にオン状態を指令し、次に第三の線電流比較結果が大となる前に第二の線電流比較結果が大となった場合には、その時点から第三の線電流比較結果が大となるまでの間を、第五の主回路スイッチングパワー素子にオフ状態を指令し第二の主回路スイッチングパワー素子にオン状態を指令し、第三の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第一、第二、第三の主回路スイッチングパワー素子にオフ状態を指令し、第四、第五、第六の主回路スイッチングパワー素子にオン状態を指令し、また、第二の線電流比較結果が大となる前に第三の線電流比較結果が大となった場合には、その時点から第二の線電流比較結果が大となるまでの間を、第六の主回路スイッチングパワー素子にオフ状態を指令し第三の主回路スイッチングパワー素子にオン状態を指令し、第二の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第一、第二、第三の主回路スイッチングパワー素子にオフ状態を指令し、第四、第五、第六の主回路スイッチングパワー素子にオン状態を指令するよう構成し、また、前記状態更新タイミングに第一の線電流比較結果が小かつ第二の線電流比較結果が大かつ第三の線電流比較結果が小の場合には、第一、第三、第五の主回路スイッチングパワー素子にオフ状態を指令し、前記第二、第四、第六の主回路スイッチングパワー素子にオン状態を指令し、次に第一の線電流比較結果が大となる前に第三の線電流比較結果が大となった場合には、その時点から第一の線電流比較結果が小となるまでの間を、第六の主回路スイッチングパワー素子にオフ状態を指令し第三の主回路スイッチングパワー素子にオン状態を指令し、第一の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第一、第二、第三の主回路スイッチングパワー素子にオフ状態を指令し、第四、第五、第六の主回路スイッチングパワー素子にオン状態を指令し、また、第三の線電流比較結果が大となる前に第一の線電流比較結果が大となった場合には、その時点から第三の線電流比較結果が大となるまでの間を、第四の主回路スイッチングパワー素子にオフ状態を指令し第一の主回路スイッチングパワー素子にオン状態を指令し、第三の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第一、第二、第三の主回路スイッチングパワー素子にオフ状態を指令し、第四、第五、第六の主回路スイッチングパワー素子にオン状態を指令するよう構成し、また、前記状態更新タイミングに第一の線電流比較結果が小かつ第二の線電流比較結果が小かつ第三の線電流比較結果が大の場合には、第一、第二、第六の主回路スイッチングパワー素子にオフ状態を指令し、前記第三、第四、第五の主回路スイッチングパワー素子にオン状態を指令し、次に第二の線電流比較結果が大となる前に第一の線電流比較結果が大となった場合には、その時点から第二の線電流比較結果が大となるまでの間を、第四の主回路スイッチングパワー素子にオフ状態を指令し第一の主回路スイッチングパワー素子にオン状態を指令し、第二の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第一、第二、第三の主回路スイッチングパワー素子にオフ状態を指令し、第四、第五、第六の主回路スイッチングパワー素子にオン状態を指令し、また、第一の線電流比較結果が大となる前に第二の線電流比較結果が大となった場合には、その時点から第一の線電流比較結果が大となるまでの間を、第五の主回路スイッチングパワー素子にオフ状態を指令し第二の主回路スイッチングパワー素子にオン状態を指令し、第一の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第一、第二、第三の主回路スイッチングパワー素子にオフ状態を指令し、第四、第五、第六の主回路スイッチングパワー素子にオン状態を指令するよう構成し、また、前記状態更新タイミングに第一の線電流比較結果が小かつ第二の線電流比較結果が大かつ第三の線電流比較結果が大の場合には、第一、第五、第六の主回路スイッチングパワー素子にオフ状態を指令し、前記第二、第三、第四の主回路スイッチングパワー素子にオン状態を指令し、次に第三の線電流比較結果が小となる前に第二の線電流比較結果が小となった場合には、その時点から第三の線電流比較結果が小となるまでの間を、第二の主回路スイッチングパワー素子にオフ状態を指令し第五の主回路スイッチングパワー素子にオン状態を指令し、第三の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第四、第五、第六の主回路スイッチングパワー素子にオフ状態を指令し、第一、第二、第三の主回路スイッチングパワー素子にオン状態を指令し、また、第二の線電流比較結果が小となる前に第三の線電流比較結果が小となった場合には、その時点から第二の線電流比較結果が小となるまでの間を、第三の主回路スイッチングパワー素子にオフ状態を指令し第六の主回路スイッチングパワー素子にオン状態を指令し、第二の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第四、第五、第六の主回路スイッチングパワー素子にオフ状態を指令し、第一、第二、第三の主回路スイッチングパワー素子にオン状態を指令するよう構成し、また、前記状態更新タイミングに第一の線電流比較結果が大かつ第二の線電流比較結果が小かつ第三の線電流比較結果が大の場合には、第二、第四、第六の主回路スイッチングパワー素子にオフ状態を指令し、前記第一、第三、第五の主回路スイッチングパワー素子にオン状態を指令し、次に第一の線電流比較結果が小となる前に第三の線電流比較結果が小となった場合には、その時点から第一の線電流比較結果が小となるまでの間を、第三の主回路スイッチングパワー素子にオフ状態を指令し第六の主回路スイッチングパワー素子にオン状態を指令し、第一の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第四、第五、第六の主回路スイッチングパワー素子にオフ状態を指令し、第一、第二、第三の主回路スイッチングパワー素子にオン状態を指令し、また、第三の線電流比較結果が小となる前に第一の線電流比較結果が小となった場合には、その時点から第三の線電流比較結果が小となるまでの間を、第一の主回路スイッチングパワー素子にオフ状態を指令し第四の主回路スイッチングパワー素子にオン状態を指令し、第三の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第四、第五、第六の主回路スイッチングパワー素子にオフ状態を指令し、第一、第二、第三の主回路スイッチングパワー素子にオン状態を指令するよう構成し、また、前記状態更新タイミングに第一の線電流比較結果が大かつ第二の線電流比較結果が大かつ第三の線電流比較結果が小の場合には、第三、第四、第五の主回路スイッチングパワー素子にオフ状態を指令し、前記第一、第二、第六の主回路スイッチングパワー素子にオン状態を指令し、次に第一の線電流比較結果が小となる前に第二の線電流比較結果が小となった場合には、その時点から第一の線電流比較結果が小となるまでの間を、第二の主回路スイッチングパワー素子にオン状態を指令し第五の主回路スイッチングパワー素子にオン状態を指令し、第一の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第四、第五、第六の主回路スイッチングパワー素子にオフ状態を指令し、第一、第二、第三の主回路スイッチングパワー素子にオン状態を指令し、また、第二の線電流比較結果が小となる前に第一の線電流比較結果が小となった場合には、その時点から第二の線電流比較結果が小となるまでの間を、第一の主回路スイッチングパワー素子にオフ状態を指令し第四の主回路スイッチングパワー素子にオン状態を指令し、第二の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第四、第五、第六の主回路スイッチングパワー素子にオフ状態を指令し、第一、第二、第三の主回路スイッチングパワー素子にオン状態を指令するよう構成したものである。
【0028】
また、本発明は、第一の比較手段が、前記第一の線電流指令と前記第一の線電流測定結果との大小関係を周期的に比較し、第一の線電流指令よりも第一の線電流測定結果が少なくとも2回以上連続して大きい場合に第一の線電流比較結果を大とし、第一の線電流測定結果が第一の線電流指令よりも少なくとも2回以上連続して小さい場合に前記第一の線電流比較結果を小とする構成とし、第二の比較手段が、前記第二の線電流指令と前記第二の線電流測定結果との大小関係を周期的に比較し、第二の線電流指令よりも第二の線電流測定結果が少なくとも2回以上連続して大きい場合に第二の線電流比較結果を大とし、第二の線電流測定結果が第二の線電流指令よりも少なくとも2回以上連続して小さい場合に前記第二の線電流比較結果を小とする構成とし、第三の比較手段が、前記第三の線電流指令と前記第三の線電流測定結果との大小関係を周期的に比較し、第三の線電流指令よりも第三の線電流測定結果が少なくとも2回以上連続して大きい場合に第三の線電流比較結果を大とし、第三の線電流測定結果が第三の線電流指令よりも少なくとも2回以上連続して小さい場合に前記第三の線電流比較結果を小とする構成としたものである。
【0029】
また、本発明は、前記論理回路が、前記状態更新タイミングと、第一、第二および第三の線電流比較結果が変化したタイミングで、前記第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子についてそれぞれオン状態とするかまたはオフ状態とするかのスイッチング指令信号を決定するよう構成し、第一、第二および第三の線電流比較結果が変化したタイミングでは予め定められた時間だけ遅延させて第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子のスイッチング指令信号を出力する遅延手段を有するものである。
【0030】
さらに、本発明は、前記電流指令発生手段が、前記三相交流電源の中性点から見た各相電圧とそれぞれ同位相の正弦波信号であるまたは逆位相の正弦波信号である第一の線電流指令、第二の線電流指令、第三の線電流指令を出力する構成としたものである。
【0031】
このように、本発明のPWMコンバータは、状態更新タイミングと第一、第二および第三の線電流比較結果が変化したタイミングで、それぞれの線電流指令と線電流測定結果の差が減少する方向に第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子をそれぞれオン状態とするかまたはオフ状態とするかを決定するというシンプルな動作を繰り返すことで、三相交流電源の各線電流はそれぞれの線電流指令信号に近づき、各線電流誤差を小さくできることがわかる。本発明のPWMコンバータは、電流誤差アンプを持たない構成のため、電流誤差アンプのゲイン調整にまつわる課題が本質的に解決でき、全くゲイン調整の必要がない。
【0032】
さらに、リアクトル、電源電流検出手段、電流制御手段、主回路パワー制御部の特性および仕様が変わっても常に各線電流誤差を最も小さくするよう動作し、また、特性の製造バラツキ並びに温度特性等があっても常に各線電流誤差を常に最も小さくするよう動作するため電流制御応答性にすぐれ、また、発振現象が生じる心配もない。
【0033】
また、直流電圧の値が変化しても、ゲイン調整の必要がなく、常に各線電流誤差を最も小さくするような動作を行う。
【0034】
また、本発明のPWMコンバータにおける電流制御手段は、第一、第二、第三の比較手段以外はすべてシンプルなディジタル回路にて構成でき、ディジタル回路で構成した部分はオフセットやドリフトの心配がなく、また安価である。
【0035】
また、第一の比較手段が、前記第一の線電流指令と前記第一の線電流測定結果との大小関係を周期的に比較し、第一の線電流指令よりも第一の線電流測定結果が少なくとも2回以上連続して大きい場合に第一の線電流比較結果を大とし、第一の線電流測定結果が第一の線電流指令よりも少なくとも2回以上連続して小さい場合に前記第一の線電流比較結果を小とする構成とし、第二の比較手段が、前記第二の線電流指令と前記第二の線電流測定結果との大小関係を周期的に比較し、第二の線電流指令よりも第二の線電流測定結果が少なくとも2回以上連続して大きい場合に第二の線電流比較結果を大とし、第二の線電流測定結果が第二の線電流指令よりも少なくとも2回以上連続して小さい場合に前記第二の線電流比較結果を小とする構成とし、第三の比較手段が、前記第三の線電流指令と前記第三の線電流測定結果との大小関係を周期的に比較し、第三の線電流指令よりも第三の線電流測定結果が少なくとも2回以上連続して大きい場合に第三の線電流比較結果を大とし、第三の線電流測定結果が第三の線電流指令よりも少なくとも2回以上連続して小さい場合に前記第三の線電流比較結果を小とする構成としたものでは、比較手段の各出力信号に重畳したノイズを除去することができ、ノイズが発生しやすい条件においても三相交流電源の各線電流を第一、第二、第三の線電流指令に正確に一致するよう制御できる。
【0036】
また、前記論理回路が、前記状態更新タイミングと、第一、第二および第三の線電流比較結果が変化したタイミングで、前記第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子についてそれぞれオン状態とするかまたはオフ状態とするかのスイッチング指令信号を決定するよう構成し、第一、第二および第三の線電流比較結果が変化したタイミングでは予め定められた時間だけ遅延させて第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子のスイッチング指令信号を出力する遅延手段を有するものでは、三相交流電源の各線電流を、各線電流指令に極めてよく一致させることができる。
【0037】
さらに、本発明は、前記電流指令発生手段が、前記三相交流電源の中性点から見た各相電圧とそれぞれ同位相の正弦波信号であるまたは逆位相の正弦波信号である第一の線電流指令、第二の線電流指令、第三の線電流指令を出力する構成としたものでは、各相電圧と各線電流との位相差の低減すなわち力率改善を行うことができると同時に、各線電流を正弦波になるように制御できるため線電流の歪みを抑制するすなわち電源高調波を低減することができる。
【0038】
【実施例】
以下本発明の実施例について、図面を参照しながら説明する。
【0039】
(実施例1)
図8は本発明の第1の実施例のPWMコンバータのシステム構成を示したものである。図8において、三相交流電源1の相電圧の最大値よりも、平滑コンデンサ60のプラス端子とマイナス端子間の電圧が高い時に、まず、電流指令発生手段7に、三相交流電源1から入力すべき三相交流電流波形の位相情報値θと振幅指令値ipがセットされ、これらの情報をもとに電流指令発生手段7は内部で三相交流電源1から入力すべき各線電流指令を第一の線電流指令iTU、第二の線電流指令iTV、第三の線電流指令iTWとして出力する。
【0040】
次に、電源電流検出手段9は、三相交流電源1の二つの線電流を検出し、残り一つの線電流を検出した二つの線電流の和を取りかつ符号を反転し求め、第一の線電流測定結果iFU、第二の線電流測定結果iFV、第三の線電流測定結果iFWとして出力する。なお、この電源電流検出手段9は、三相交流電源1の三つの線電流を検出し、第一の線電流測定結果iFU、第二の線電流測定結果iFV、第三の線電流測定結果iFWとして出力してもよい。
【0041】
次に、電流制御手段6は、第一の線電流指令iTU、第二の線電流指令iTV、第三の線電流指令iTW、第一の線電流測定結果iFU、第二の線電流測定結果iFV、第三の線電流測定結果iFWを入力し、第一のスイッチング指令信号PU、第二のスイッチング指令信号PV、第三のスイッチング指令信号PWを発生させる。
【0042】
この電流制御手段6の動作については、後程詳しい説明を行う。
次に、主回路パワー制御部8は、平滑コンデンサ60と、三相ブリッジ構成をとる主回路パワー素子群2(平滑コンデンサ60のプラス端子に接続され第一の線電流IUを制御する第一の主回路スイッチングパワー素子Q1と、平滑コンデンサ60のプラス端子に接続され第二の線電流IVを制御する第二の主回路スイッチングパワー素子Q2と、平滑コンデンサ60のプラス端子に接続され第三の線電流IWを制御する第三の主回路スイッチングパワー素子Q3と、平滑コンデンサ60のマイナス端子に接続され三相交流電源1に第一の線電流IUを供給する第四の主回路スイッチングパワー素子Q4と、平滑コンデンサ60のマイナス端子に接続され第二の線電流IVを制御する第五の主回路スイッチングパワー素子Q5と、平滑コンデンサ60のマイナス端子に接続され第三の線電流IWを制御する第六の主回路スイッチングパワー素子Q6と、各主回路スイッチングパワー素子に並列に接続された還流ダイオードで構成)を有し、論理反転手段5及びベースドライブ手段4を設けて、前記論理反転手段5及びベースドライブ手段4の作用により、第一のスイッチング指令信号PUに従って第一の主回路スイッチングパワー素子Q1と第四の主回路スイッチングパワー素子Q4のいずれかをONさせ、第二のスイッチング指令信号PVに従って第二の主回路スイッチングパワー素子Q2と第五の主回路スイッチングパワー素子Q5のいずれかをONさせ、第三のスイッチング指令信号PWに従って第三の主回路スイッチングパワー素子Q3と第六の主回路スイッチングパワー素子Q6のいずれかをONさせるよう構成している。
【0043】
ここでは、第一のスイッチング指令信号PUがLレベルになると第一の主回路スイッチングパワー素子Q1をONさせ、また、第一のスイッチング指令信号PUがHレベルになると第四の主回路スイッチングパワー素子Q4をONさせ、また、第二のスイッチング指令信号PVがLレベルになると第二の主回路スイッチングパワー素子Q2をONさせ、第二のスイッチング指令信号PVがHレベルになると第五の主回路スイッチングパワー素子Q5をONさせ、また、第三のスイッチング指令信号PWがLレベルになると第三の主回路スイッチングパワー素子Q3をONさせ、第三のスイッチング指令信号PWがHレベルになると第六の主回路スイッチングパワー素子Q6をONさせる構成として説明する。
【0044】
また、平滑コンデンサ60のプラス端子とマイナス端子間の電圧が三相交流電源1の相電圧の最大値以下の時は、主回路パワー素子群2の還流ダイオードにより三相交流電圧が整流される。
【0045】
以上が、本発明の第1の実施例のPWMコンバータのシステム構成である。
次に図8に示した本発明の第1の実施例のPWMコンバータのシステム構成における電流制御手段6の構成を図1に示す。図1において、17、18、19は第一、第二、第三の比較手段であり、各々反転入力端子にiTU、iTV、iTWが入力され、非反転入力端子には、各々第一、第二、第三の線電流測定結果iFU、iFV、iFWが入力される。そして、各比較手段から、第一、第二、第三の線電流比較結果HU、HV、HWが出力される。なお、以後の説明の都合上、前記HU、HV、HWは、線電流指令の値に対し、線電流測定結果の方が大であればHレベル、線電流指令の値に対し、線電流測定結果の方が小であればLレベルになるものとする。
【0046】
次に10は、論理回路であり、第一、第二、第三の線電流比較結果HU、HV、HWが入力されるとともに、タイミング発生手段11からの状態更新タイミング信号CLK10が入力され、主回路スイッチングパワー素子Q1、Q2、Q3、Q4、Q5、Q6のON、OFFを指令する第一、第二、第三のスイッチング指令信号PU、PV、PWを出力する。
【0047】
この論理回路10は、まず、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングで第一、第二、第三の線電流比較結果HU、HV、HWの信号レベルに基づき状態変更が行われて、第一、第二、第三のスイッチング指令信号PU、PV、PWが出力され、次に、第一、第二、第三の線電流比較結果HU、HV、HWの信号レベルの変化に基づき、第一、第二、第三のスイッチング指令信号PU、PV、PWを変更する。
【0048】
ここで、前記論理回路10の真理値表を(表1)に示す。
【0049】
【表1】
【0050】
以下に、(表1)の読み方について説明する。(表1)において、状態No.(A00、AX1、AX2、A00、AY1、AY2、B00、BX1等)は、論理回路10の入出力状態を表し、状態更新タイミング信号の↑記号は、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングを示し、◆記号はHレベルまたはLレベルの安定した状態を示す。
【0051】
また、線電流比較結果の*記号は、DON’T CARE、すなわちHレベルでもLレベルでも動作に関係がないことを示す。その他は、HはHレベルを、LはLレベルを示す。リセット信号RESETは、論理回路10の初期化の為の入力信号であり、通常Lレベルで、Hレベルの場合において、論理回路10は直ちに初期化される。
【0052】
次に、(表1)を用いて、論理回路10の動作を説明すると、まず、状態更新タイミング信号CLK10が立ち上がる(立ち上がりエッジが入力する)と、そのときの第一、第二、第三の線電流比較結果HU、HV、HWのレベルに応じて、状態No.A00、B00、C00、D00、E00、F00、G00、H00の8つの状態に推移する。(状態No.の1桁目に着目し、A〜Hの8つに分岐。説明の都合上、状態No.の3桁の英数記号については、左から1桁目、2桁目、3桁目と呼ぶこととする。)
ここで、まず、状態No.A00、B00、C00、D00、E00、F00のいずれかに推移した場合について説明する。
【0053】
これらの状態に推移した場合には、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングの第一、第二、第三の線電流比較結果HU、HV、HWの内、同一信号レベルの2つの信号に着目し、その2つの信号の内、どちらが先に変化するかによって、以後の動作が異なる。(状態No.の2桁目に着目し、XとYの2つに分岐)
例えば、状態No.A00の場合は、第二の線電流比較結果HVが先に変化すれば状態No.AX1に推移し、第三の線電流比較結果HWが先に変化すれば状態No.AY1に推移する。その後、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングの第一、第二、第三の線電流比較結果HU、HV、HWの内、同一信号レベルの2つの信号の内、先に変化した信号でないもう一方の信号が変化すると、状態No.の1桁目と2桁目が同一の3桁目が2の状態に推移する。
【0054】
例えば、状態No.AX1の状態からは、状態No.AX2へ、状態No.AY1の状態であれば状態No.AY2へ推移する。その後、その状態を次回の状態更新タイミング信号CLK10の立ち上がりエッジのタイミングまで保持する。
【0055】
最後に、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングに、状態No.G00またはH00に推移した場合について説明すると、これらの場合は次回の状態更新タイミング信号CLK10の立ち上がりエッジが入力されるまで、この状態が保持され、従って第一、第二、第三のスイッチング指令信号PU、PV、PWはそのレベルを出力し続ける。
【0056】
以上が(表1)の読み方の説明である。
以下に、(表1)の真理値表に基づき前記論理回路10の動作について説明を行う。
【0057】
まず、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングの動作について説明する。
【0058】
論理回路10は、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングに、第一、第二、第三の線電流比較結果HU、HV、HWの信号レベルを読みとり、その時の第一、第二、第三の線電流測定結果iFU、iFV、iFWをそれぞれの第一、第二、第三の線電流指令iTU、iTV、iTWに近づける方向、すなわち、iFU、iFV、iFWが線電流指令と一致する変化が生じる様に論理回路10の出力PU、PV、PWの信号レベルを決定する。これは結果的に、PU、PV、PWの信号レベルがHU、HV、HWをそれぞれ反転したレベルとなる。例えば、HUがHレベルであれば、PUはLレベルに、HUがLレベルであれば、PUはHレベルに決定される。PV、PWについても同様である。
【0059】
次に、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングの後、次回の状態更新タイミング信号CLK10の立ち上がりエッジのタイミングまでの論理回路10の動作について説明する。
この間の動作は、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングにおける、HU、HV、HWの3つの信号のレベルによって定まる。
ここで、このHU、HV、HWの3つの信号レベルに着目し、3つの信号レベルの内の1つの信号のレベルが異なる場合における動作、すなわち、
(HU、HV、HW)=(L、H、H)
または=(H、L、H)
または=(H、H、L)
または=(H、L、L)
または=(L、H、L)
または=(L、L、H)
の場合と、
3つの信号レベルが全て同一レベルの場合、すなわち、
(HU、HV、HW)=(H、H、H)
または=(L、L、L)
の場合とに分けて以下に説明する。
【0060】
まず、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングにおいて、HU、HV、HWの3つの信号レベルの内の1つの信号のレベルが異なる場合における動作について説明する。
【0061】
三相交流電源1の線電流は、3つの線電流の内の2つの線電流の値の和の極性を反転した値が、残り1つの値になることは自明の理である。そこで、本発明の第1の実施例における論理回路10では、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングにおけるHU、HV、HWの3つの信号の内のレベルが同一の2つの信号に着目し、この2信号に関する線電流を供給する主回路スイッチングパワー素子のON、OFFを制御する様にスイッチング指令信号PU、PV、PWのレベルを決定する。
【0062】
すなわち、まず、レベルが同一の2つの信号の内の先にレベルが反転した信号が関わる線電流を供給する主回路スイッチングパワー素子のON、OFFを、ONであればOFF、OFFであればONという具合に切り替わる様、該当するスイッチング指令信号のレベルを反転する。続いて、レベルが同一であった2つの信号の内の残りの1つの信号のレベルが反転した際、同様に反転した信号の関わる線電流を供給する主回路スイッチングパワー素子のON、OFFを切り替える様に該当するスイッチング指令信号のレベルを反転する。
【0063】
この時点で、論理回路10の出力である第一、第二、第三のスイッチング指令信号PU、PV、PWの3つの信号は同一レベルとなり、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングにおけるHU、HV、HWの3つの信号の内のレベルの異なる1つの信号のレベルと一致し、次回の状態更新タイミング信号CLK10の立ち上がりエッジのタイミングまで、このPU、PV、PWはレベルを維持する。そして、次回の状態更新タイミング信号CLK10の立ち上がりエッジのタイミング後も同様の動作を繰り返し行うよう構成している。
【0064】
次に、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングにおいて、HU、HV、HWの3つの信号のレベルが全て同一レベルである場合における動作について説明する。
HU、HV、HWの3つの信号のレベルが全て同一レベルである場合には、次回の状態更新タイミング信号CLK10の立ち上がりエッジのタイミングまで、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングに定められたPU、PV、PWの信号レベルが維持される。
【0065】
以上が、本発明の第1の実施例におけるPWMコンバータの電流制御手段6の構成についての説明であるが、以下に、本発明の第1の実施例におけるPWMコンバータの電流制御手段6の論理回路10の構成について、さらに詳しい説明を行う。
【0066】
論理回路10の内部構成について、図2を用いて以下説明を行う。図2において、構成要素の動作について説明する。まず、36、37、38、39、40、41は第一、第二、第三、第四、第五、第六のデータセレクタで、その動作は、入力端子SELがHレベルの時には出力端子Yに入力端子Bのレベルが、入力端子SELがLレベルの時には出力端子Yに入力端子Aのレベルが出力される構成となっている。
【0067】
次に、26、27、28は第一、第二、第三のリセット優先RSフリップフロップで、入力端子RがHレベルでかつ入力端子SがLレベルの時にリセットされて出力端子QはLレベルに変化し、入力端子RがLレベルでかつ入力端子SがHレベルの時にセットされて出力端子QはHレベルに変化し、入力端子RがHレベルでかつ入力端子SがHレベルの時にはリセットが優先されてリセットされ、出力端子QはLレベルに変化する。
【0068】
次に、29、30、31、12、13、14は第一、第二、第三、第四、第五、第六のDラッチで、入力端子CKに入力される信号の立ち上がりエッジのタイミングで入力端子Dのレベルをラッチし、そのレベルを出力端子Qに出力する。ただし、入力端子PRはプリセット信号を入力する端子で、Hレベルが入力された場合に最優先でプリセットされ、出力端子Qには、Hレベルが出力される。
【0069】
次に、23、24、25、127、128、129、130、131、132は第一、第二、第三、第四、第五、第六、第七、第八、第九の反転ゲートで、入力端子にHレベルが入力されると出力端子にLレベルを、入力端子にLレベルが入力されると出力端子にHレベルを出力する。22は、データデコード手段で、入力端子A、B、Cと出力端子Yを有し、その真理値表を(表2)に示す。
【0070】
なお、真理値表の(表2)はAND、OR、反転ゲートにより容易に実現できるものである。
【0071】
【表2】
【0072】
35は、タイミング信号分配手段で、システムクロックCLK1と状態更新タイミング信号CLK10を入力し、状態更新タイミング遅延信号CLK11を出力する。ここで、CLK1、CLK10およびCLK11の関係について図4を用いて説明すると、まず、状態更新タイミング信号CLK10の周期はシステムクロックCLK1の周期に比べ十分大きいものとし、かつ、更新タイミング信号CLK10はシステムクロックCLK1の立ち下がりエッジに同期して変化するものとする。次に、状態更新タイミング遅延信号CLK11は、状態更新タイミング信号CLK10をシステムクロックCLK1の立ち上がりエッジと立ち下がりエッジ間の時間の約半分だけ遅延した信号とする。
【0073】
以上が、構成要素の動作についての説明であるが、以下に信号の流れを追って論理回路10の動作説明を行う。
【0074】
ここでは、説明を簡単にするため、第一、第二、第三のデータセレクタ36、37、38をまとめて第一のデータセレクト手段20、また、第四、第五、第六のデータセレクタ39、40、41をまとめて第二のデータセレクト手段21と呼ぶことにし、また、第一、第二、第三のDラッチ12、13、14をまとめて第一のデータラッチ手段34、また、第四、第五、第六のDラッチ29、30、31をまとめて第二のデータラッチ手段15と呼ぶことにする。
【0075】
また、第一、第二、第三のデータセレクタ36、37、38の入力端子Aをそれぞれ第一のデータセレクト手段20の入力端子1A、2A、3Aとし、入力端子Bをそれぞれ第一のデータセレクト手段20の入力端子1B、2B、3Bとし、入力端子SELを共通接続し、かつ第一のデータセレクト手段20の入力端子SELとすることにし、また、第四、第五、第六のデータセレクタ39、40、41の入力端子Aをそれぞれ第二のデータセレクト手段21の入力端子1A、2A、3Aとし、入力端子Bをそれぞれ第二のデータセレクト手段21の入力端子1B、2B、3Bとし、入力端子SELを共通接続し、かつ第二のデータセレクト手段21の入力端子SELとすることにし、また、第一、第二、第三のDラッチの入力端子Dはそれぞれ第一のデータラッチ手段34の入力端子1D、2D、3Dとし、入力端子CKは共通接続し、かつ第一のデータラッチ手段34の入力端子CKとし、入力端子PRは共通接続し、かつ第一のデータラッチ手段34の入力端子PRとし、出力端子Qはそれぞれ第一のデータラッチ手段34の出力端子1Q、2Q、3Qとすることにし、また、第四、第五、第六のDラッチ29、30、31の入力端子Dはそれぞれ第二のデータラッチ手段15の入力端子1D、2D、3Dとし、入力端子CKは共通接続し、かつ第二のデータラッチ手段15の入力端子CKとし、入力端子PRは共通接続し、かつ第一のデータラッチ手段15の入力端子PRとし、出力端子Qはそれぞれ第一のデータラッチ手段34の出力端子1Q、2Q、3Qとすることにする。
【0076】
また、第一のデータセレクト手段20の出力を、第一の選択出力信号Y1U、Y1V、Y1W、また、第二のデータセレクト手段21の出力を、第二の選択出力信号Y2U、Y2V、Y2Wと呼ぶことにする。
【0077】
まず、第一、第二、第三の線電流比較結果HU、HV、HWは、第一のデータラッチ手段34の入力端子1D、2D、3Dに入力され、かつ、第一のデータセレクト手段20の入力端子1B、2B、3Bに入力されるとともに、第一、第二、第三の反転ゲート23、24、25を介して入力端子1A、2A、3Aに入力される。
【0078】
ここで、状態更新タイミング信号CLK10がLレベルからHレベルに変化する、すなわち、立ち上がりエッジが入力された直後の状態、すなわち、図4におけるTIME1について説明する。
【0079】
まず、第一のデータラッチ手段の入力端子1D、2D、3Dの入力レベルがラッチされることにより保持され、出力端子1Q、2Q、3Qに出力される。第一のデータラッチ手段34のこの状態は、次の状態更新タイミング信号CLK10の立ち上がりエッジが入力されるまで変化しない。次に、第一のデータラッチ手段34の出力端子1Q、2Q、3Qから出力された信号は、データデコード手段22に入力され、表2に示す真理値表に従って出力端子YをHレベルまたはLレベルとする。以下、この出力端子Yから出力される信号をモード信号YMと呼ぶことにする。
【0080】
ここで、第一のデータセレクト手段20の入力端子SELにはモード信号YMが入力されており、第一のデータセレクト手段20はモード信号YMに従って、第一の選択出力信号Y1U、Y1V、Y1Wを出力する。
【0081】
次に、状態更新タイミング遅延信号CLK11がLレベルからHレベルに変化する、すなわち、立ち上がりエッジが入力されるが、この直後の状態、すなわち、図4におけるTIME2について説明する。
【0082】
まず、第一、第二、第三のRSフリップフロップ26、27、28のそれぞれの入力端子Sに状態更新タイミング遅延信号CLK11が入力され、その信号がHレベルの時にセットされる。しかしながら、前記の通り、第一、第二、第三のRSフリップフロップ26、27、28はリセット優先RSフリップフロップであるため、入力端子RがHレベルである場合には、リセットが優先される。従って、第一、第二、第三のRSフリップフロップ26、27、28のうち、入力端子RがLレベルであるもののみが状態更新タイミング遅延信号CLK11がHレベルの時にセットされる結果となる。
【0083】
これら第一、第二、第三のRSフリップフロップ26、27、28のそれぞれの出力信号は、第二のデータセレクト手段21の入力端子1A、2A、3Aに入力されるとともに、第四、第五、第六の反転ゲート127、128、129を介して入力端子1B、2B、3Bに入力される。この第二のデータセレクト手段21の入力端子SELにはモード信号YMが入力されており、第二のデータセレクト手段21はモード信号YMに従って、第二の選択出力信号Y2U、Y2V、Y2Wを出力する。
【0084】
次に、システムクロックCLK1がLレベルからHレベルに変化する、すなわち、立ち上がりエッジが入力されるが、この直後の状態、すなわち、図4におけるTIME3について説明する。
まず、第二のデータラッチ手段15の入力端子CKにシステムクロックCLK1の立ち上がりエッジが入力されると、第二のデータラッチ手段15は入力端子1D、2D、3Dから、第二の選択出力信号Y2U、Y2V、Y2Wを入力してラッチし、第二のデータラッチ手段15の出力端子1Q、2Q、3Qには、ラッチされた入力端子1D、2D、3Dの入力信号を出力して、次回の状態更新タイミング信号CLK10の立ち上がりエッジのタイミングまで、各出力信号は保持される。第二のデータラッチ手段15の出力端子1Q、2Q、3Qから出力した信号は、第七、第八、第九の反転ゲート130、131、132を介して第一、第二、第三のスイッチング指令信号PU、PV、PWとなる。
ここで、第一、第二、第三のスイッチング指令信号PU、PV、PWは、第二のデータラッチ手段15の入力端子CKにシステムクロックCLK1の立ち上がりエッジが入力されたタイミングで更新されるため、TIME1やTIME2で変化することはない。
【0085】
以上が、状態更新タイミング信号CLK10がLレベルからHレベルに変化した時点(TIME1)から、状態更新タイミング遅延信号CLK11がLレベルからHレベルに変化した時点(TIME2)、並びに、その後のシステムクロックCLK1がLレベルからHレベルに変化した時点(TIME3)の動作説明である。これらは、状態更新タイミング信号CLK10が立ち上がった(立ち上がりエッジが入力した)際の動作で、表1における状態No.A00、B00、C00、D00、E00、F00、G00、H00の8つの状態に推移する動作の説明である。
【0086】
次に、その後の動作、すなわち、次の状態更新タイミング信号CLK10の立ち上がりエッジが入力するまでの間の動作について説明する。
ここで、まず、(表1)における状態No.A00、B00、C00、D00、E00、F00のいずれかに推移した場合、すなわち、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングの第一、第二、第三の線電流比較結果HU、HV、HWの内、同一信号レベルの信号が2つある場合について説明する。
【0087】
ここでは、(表1)のA00の状態を例にとって説明する。
状態No.A00の状態においては、線電流比較結果HUはLレベル、HVはHレベル、HWはHレベル、モード信号YMはLレベル、第一のデータセレクト手段20の出力であるY1UはHレベル、Y1VはLレベル、Y1WはLレベル、第一のRSフリップフロップ26はリセット状態、第二のRSフリップフロップ27はセット状態、第三のRSフリップフロップ28はセット状態である。
また、第二のデータセレクト手段21の出力であるY2UはLレベル、Y2VはHレベル、Y2WはHレベルである。
【0088】
ここで、まず、第二の線電流比較結果HVがHレベルからLレベルに変化した場合の動作、すなわち、(表1)における状態No.A00から状態No.AX1に推移する動作について考察する。
【0089】
第二の線電流比較結果HVがHレベルからLレベルに変化した場合、第一の選択出力信号Y1VのレベルがLレベルからHレベルへ切り替わり、これによって第二のRSフリップフロップ27がリセットされることから、第二の選択出力信号Y2Vは、HレベルからLレベルへ切り替えられる。従って、PU、PV、PWは、次のシステムクロックCLK1の立ち上がりエッジのタイミングに、(PU、PV、PW)=(H、H、L)となる。この第一、第二、第三のスイッチング指令信号PU、PV、PWに従って、次段の主回路パワー制御部8が動作する。
【0090】
次に、その後、第三の線電流比較結果HWがHレベルからLレベルに変化した場合の動作、すなわち、(表1)における状態No.AX1から状態No.AX2に推移する動作について考察する。
第三の線電流比較結果HWがHレベルからLレベルに変化した場合、第一の選択出力信号Y1WのレベルがLレベルからHレベルへ切り替わり、これによって第三のRSフリップフロップ28がリセットされることから、第二の選択出力信号Y2Wは、HレベルからLレベルへ切り替えられる。
【0091】
従って、PU、PV、PWは、次のシステムクロックCLK1の立ち上がりエッジのタイミングに、(PU、PV、PW)=(H、H、H)となる。この第一、第二、第三のスイッチング指令信号PU、PV、PWに従って、次段の主回路パワー制御部8が動作する。
【0092】
この状態、すなわち、(PU、PV、PW)=(H、H、H)は、次回の状態更新タイミング信号CLK10の立ち上がりエッジのタイミング後のシステムクロックCLK1の立ち上がりエッジのタイミングまで維持される。
【0093】
これまでが、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングに状態No.A00、B00、C00、D00、E00、F00のいずれかに推移した場合、すなわち、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングの第一、第二、第三の線電流比較結果HU、HV、HWの内、同一信号レベルの信号が2つある場合の動作についての説明であるが、次に、表1における状態No.G00、H00のいずれかに推移した場合、すなわち、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングの第一、第二、第三の線電流比較結果HU、HV、HWがすべて同一信号レベルであった場合について説明する。
【0094】
ここでは、(表1)の状態No.G00の状態を例にとって説明する。
状態No.G00の状態においては、線電流比較結果HUはHレベル、HVはHレベル、HWはHレベル、モード信号YMはHレベル、第一のデータセレクト手段20の出力であるY1UはHレベル、Y1VはHレベル、Y1WはHレベル、第一、第二、第三のRSフリップフロップ26、27、28は全てリセット状態である。
【0095】
その結果、第二のデータセレクト手段21の出力であるY2UはHレベル、Y2VはHレベル、Y2WはHレベルであり、従って、PU、PV、PWは、次のシステムクロックCLK1の立ち上がりエッジのタイミングに、PUはLレベル、PVはLレベル、PWはLレベルとなり、このPU、PV、PWに従って、次段の主回路パワー制御部8が動作する。
【0096】
この状態、すなわち、(PU、PV、PW)=(L、L、L)は、次回の状態更新タイミング信号CLK10の立ち上がりエッジのタイミング後のシステムクロックCLK1の立ち上がりエッジのタイミングまで維持される。
【0097】
以上が、(表1)における状態No.A00から状態No.AX1、さらに状態No.AX2へと推移する様子と、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングに状態No.G00に推移した時の動作説明であるが、これまでの説明により、(表1)における他の状態推移についても同様に考察できるため、説明を省略する。
【0098】
以上が、本発明の第1の実施例におけるPWMコンバータの電流制御手段6における論理回路10の具体的な動作説明であるが、ここで、図3を用いて、各線電流指令が正弦波信号である場合に、本発明の第1の実施例におけるPWMコンバータが、三相交流電源1の線電流を制御する様子を説明する。
【0099】
図3において、(a)は第一、第二、第三の線電流指令iTU、iTV、iTW並びに第一、第二、第三の線電流測定結果iFU、iFV、iFWを示した図であり、(b)は(a)の点線部を拡大した論理回路10の作用を示す図であり、(c)は論理回路10の出力である第一、第二、第三のスイッチング指令信号PU、PV、PWの出力レベルに基づく第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子Q1、Q2、Q3、Q4、Q5、Q6のON、OFF動作を示す図である。
【0100】
まず、時刻t=t1において、すなわち、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングの動作説明を行う。
状態更新タイミング信号CLK10の立ち上がりエッジのタイミングのiTU、iTV、iTWとiFU、iFV、iFWの大小関係が
iTU>iFU
iTV<iFV
iTW<iFW
である時刻t=t1において、第一、第二、第三の線電流比較結果HU、HV、HWは、(HU、HV、HW)=(L、H、H)となる。
【0101】
この状態は、(表1)の真理値表における状態No.A00に相当し、論理回路10より出力されるスイッチング指令信号PU、PV、PWは、(PU、PV、PW)=(H、L、L)となり、主回路パワー制御部8へ伝達される。そして、主回路スイッチングパワー素子Q1、Q2、Q3、Q4、Q5、Q6は各々OFF、ON、ON、ON、OFF、OFFとなり、各線電流測定結果iFU、iFV、iFWは三相交流電源1の電気的時定数に従って各線電流指令iTU、iTV、iTWに近づいていく。
【0102】
以上が、時刻t=t1において、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングのPWMコンバータの動作説明である。
【0103】
次に、iTV>iFVとなり、(HU、HV、HW)=(L、H、H)から(HU、HV、HW)=(*、L、H)に変化したタイミング(時刻t=t11)における動作説明を行う。
(HUのレベルは無視するので、説明の都合上、HU=*はDON’T CAREの意味とする。また、以後‘*’はDON’T CAREの意味とする。)
論理回路10は、この第一、第二、第三の線電流比較結果HU、HV、HWを入力し、第一、第二、第三のスイッチング指令信号PU、PV、PWを、(PU、PV、PW)=(H、L、L)から(PU、PV、PW)=(H、H、L)に切り替え、主回路スイッチングパワー素子Q2をOFF、Q5をONに切り替える。(状態No.AX1に推移)
以上が、時刻t=t11における動作説明である。
【0104】
次に、iTW>iFWとなり、(HU、HV、HW)=(*、L、H)から(HU、HV、HW)=(*、H、H)に変化したタイミング(時刻t=t12)における動作説明を行う。
【0105】
論理回路10は、この第一、第二、第三の線電流比較結果HU、HV、HWを入力し、第一、第二、第三のスイッチング指令信号PU、PV、PWを、(PU、PV、PW)=(H、H、L)から(PU、PV、PW)=(H、H、H)に切り替え、主回路スイッチングパワー素子Q3をOFF、Q6をONに切り替える。(状態No.AX2に推移)
以上が、時刻t=t12における動作説明である。
【0106】
そして、(PU、PV、PW)=(H、H、H)の状態は、次回の状態更新タイミング信号CLK10の立ち上がりエッジのタイミングまで、維持される。
【0107】
さらに、次回の状態更新タイミング信号CLK10の立ち上がりエッジのタイミング後も同様の動作を行うことで、三相交流電源1の各線電流が、第一、第二、第三の線電流指令iTU、iTV、iTWに従うように制御される。
【0108】
以上が、本発明の第1の実施例におけるPWMコンバータの三相交流電源1の線電流が制御される様子の説明である。
【0109】
なお、図8において、電流制御手段6の出力PU、PV、PWの出力レベルに基づいて、主回路スイッチングパワー素子Q1、Q2、Q3、Q4、Q5、Q6を制御するベースドライブ回路4において、主回路スイッチングパワー素子Q1、Q2、Q3、Q4、Q5、Q6のそれぞれが、OFFからONに移行する際に一定時間の遅延を設け、ONからOFFには速やかに移行するような構成としても良い。これは、例えば、Q1がON、Q4がOFFの状態から、Q1がOFF、Q4がONの状態に移行する際、まず、Q1をOFFし、Q1が確実にOFFの完了した後、Q4をONする様な構成とするもので、これにより、Q1とQ4が切り替わるタイミングで一瞬同時ONし、主回路スイッチングパワー素子に大電流が流れる危険性が回避できる。
【0110】
また、図1の比較手段は反転入力端子に線電流指令を入力し、非反転入力端子に線電流測定結果が入力されているが、図5にように構成された比較手段とし、入力すべき線電流に対し逆位相の線電流指令を比較手段に入力してもよいことは言うまでもない。
【0111】
また、図8において、電源電流検出手段9を三相交流電源1とリアクトル59との間に設けたが、リアクトル59と主回路パワー制御部8との間に設けてもよいことは言うまでもない。
【0112】
また、PWMコンバータの過負荷時の保護として、電流遮断を行う場合等に、Q1〜Q6を全てOFF状態とできる状態を4のベースドライブ手段に付加しても良いことは言うまでもない。
【0113】
また、電源回生時においても同様に動作することは言うまでもない。
以上の様に本発明の第1の実施例によれば、電流誤差アンプを持たない構成のため、電流誤差アンプのゲイン調整にまつわる課題が本質的に解決でき、全くゲイン調整の必要がない。
【0114】
さらに、リアクトル59、電源電流検出手段9、電流制御手段6、主回路パワー制御部8の特性および仕様が変わっても常に各線電流誤差を最も小さくするよう動作し、また、特性の製造バラツキ並びに温度特性等があっても常に各線電流誤差を常に最も小さくするよう動作するため電流制御応答性にすぐれ、また、発振現象が生じる心配もない。また、直流電圧の値が変化しても、ゲイン調整の必要がなく、常に各線電流誤差を最も小さくするような動作を行う。また、本発明のPWMコンバータにおける電流制御手段6は、第一、第二、第三の比較手段以外はすべてシンプルなディジタル回路にて構成でき、ディジタル回路で構成した部分はオフセットやドリフトの心配がなく、また安価である。
【0115】
さらに、第一の線電流指令、第二の線電流指令、第三の線電流指令を三相交流電源1の中性点から見た各相電圧とそれぞれ同位相の正弦波信号または逆位相の正弦波信号とすることにより、各相電圧と各線電流との位相差の低減すなわち力率改善を行うことができると同時に、各線電流を正弦波になるように制御できるため線電流の歪みを抑制するすなわち電源高調波の低減ことができる。
【0116】
従って、本発明は、電流誤差アンプのゲイン調整作業やオフセット調整作業が不要で、電流制御応答性にすぐれ、安価なPWMコンバータを供給できる。
【0117】
(実施例2)
本発明の第2の実施例は、図8に示すPWMコンバータの電流制御手段6において、図1に示す構成を有する電流制御手段6に設けた論理回路10の内部構成を、 図6に示すように、第1の実施例とは異なる構成としたものである。
論理回路10の内部構成を除く、その他の構成については、第1の実施例と全く同一であるので、第2の実施例の論理回路10を設けた図1に示す電流制御手段6並びに該電流制御手段6を設けた図8に示すPWMコンバータの構成についての詳しい説明は省き、以下、論理回路10の構成および動作についての説明を行う。
【0118】
まず、論理回路10の説明の前に、論理回路10の真理値表を(表3)に示す。
【0119】
【表3】
【0120】
(表3)の読み方は、第1の実施例の論理回路10の真理値表(表1)と全く同一であるので、読み方の説明は省く。
(表3)の真理値表に基づく論理回路10の動作についてであるが、動作上、第1の実施例の論理回路10と同じ動作についても説明は省く。
論理回路10は、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングに、第一、第二、第三の線電流比較結果HU、HV、HWを読みとり、これらHU、HV、HWに基づき、PU、PV、PWの信号レベルを決定することについては、第1の実施例の論理回路10の動作と全く同一である。
【0121】
次に、次回の状態更新タイミング信号CLK10の立ち上がりエッジのタイミングまでの論理回路10の動作について、第1の実施例の論理回路10と動作説明同様、3つの信号レベルの内の1つの信号レベルが異なる場合における動作、すなわち、(HU、HV、HW)=(L、H、H)
または=(H、L、H)
または=(H、H、L)
または=(H、L、L)
または=(L、H、L)
または=(L、L、H)
の場合と、3つの信号レベルが全て同一レベルの場合、すなわち、
(HU、HV、HW)=(H、H、H)
または=(L、L、L)
の場合とに分けて以下に説明する。
【0122】
まず、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングにおいて、HU、HV、HWの3つの信号レベルの内の1つの信号のレベルが異なる場合における動作について説明する。
【0123】
まず、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングにおいて、HU、HV、HWの3つの信号レベルの内、1つの信号のレベルが異なる場合における動作については、レベルが同一の2つの信号の内、先にレベルが反転した信号が関わる線電流を供給する主回路スイッチングパワー素子のON、OFFを、ONであればOFF、OFFであればONという具合に切り替わる様、該当するスイッチング指令信号のレベルを反転することは、第1の実施例の論理回路10の動作と全く同一であるが、続いて、レベルが同一であった2つの信号の内の残りの1つの信号のレベルが反転した際には、反転した信号の関わる線電流を供給する主回路スイッチングパワー素子のON、OFFを切り替えず、他の2つのスイッチング指令信号のレベルを再び反転する点が、第1の実施例の論理回路10と動作が異なる。
【0124】
この時点で、論理回路10の出力であるスイッチング指令信号PU、PV、PWの3つの信号は同一レベルとなるが、PU、PV、PWの3つの信号のレベルは、第1の実施例の場合とは、信号のレベルが互いに反転した関係となって、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングにおけるHU、HV、HWの3つの信号の内のレベルの異なる1つの信号のレベルを反転したレベルとなり、次回の状態更新タイミング信号CLK10の立ち上がりエッジのタイミングまで、このPU、PV、PWはレベルを維持する。そして、次回の状態更新タイミング信号CLK10の立ち上がりエッジのタイミング後も同様の動作を繰り返し行うよう構成している。
【0125】
次に、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングにおいて、HU、HV、HWの3つの信号のレベルが全て同一レベルである場合における動作についても、第1の実施例と同じ動作を行うので説明は省く。
【0126】
以上が、本発明の第2の実施例におけるPWMコンバータの電流制御手段6の構成についての説明であるが、以下に、本発明の第2の実施例におけるPWMコンバータの電流制御手段6の論理回路10の構成について、さらに詳しい説明を行う。
【0127】
論理回路10の内部構成について、図6を用いて以下、第1の実施例と異なる箇所について説明する。図6において、まず、第1の実施例の論理回路10に対し、新たに設けた構成要素の動作について説明する。
【0128】
135、136は第一および第二のAND回路で、第一のAND回路135の3つの入力端子の全て、もしくは第2のAND回路136の2つの入力端子の全てにHレベルが入力されると、出力端子にHレベルを出力する。入力端子の少なくとも1つがLレベルであれば、出力端子にLレベルを出力する。
【0129】
その他、構成要素として、42の第七のデータセレクタ、16の第七のDラッチ、133、134の第十、第十一の反転ゲートを新たに設けているが、各構成要素の動作については、第一の実施例と全く同一であるので、動作の説明は省く。
【0130】
以上の構成要素により、データデコード手段22の出力端子Yは、第十の反転ゲート133を介して、第七のデータセレクタ42の入力端子Aに接続されるとともに、入力端子Bに直接接続される。第七のデータセレクタ42の出力端子Yは第二のデータセレクト手段21の入力端子SELに接続される。第七のデータセレクタ42の入力端子SELは、第七のDラッチ16の出力端子Qと接続される。第七のDラッチ16の入力端子Dは接地され、常にLレベルであり、入力端子CKは第一のAND回路135の出力端子と接続され、入力端子PRと第二のAND回路136の出力端子とが接続される。
【0131】
第一のAND回路135の3つの入力端子には、第一、第二、第三のRSフリップフロップ26、27、28の各出力端子Qと、第四、第五、第六の反転ゲート127、128、129を介して各々接続されて、第二のAND回路136の2つの入力端子の一方には、第十一の反転ゲート134を介して状態更新タイミング遅延信号CLK11が入力され、他方には状態更新タイミング信号CLK10が入力される。
【0132】
以上の構成により、第七のデータセレクタ42は、第七のDラッチ16がプリセットされて、出力端子QがHレベルである時、入力端子Bに入力されるレベルが出力端子Yに出力され、第七のDラッチ16の入力端子CKがLレベルからHレベルに切り替わると、出力端子QがLレベルになって、第七のデータセレクタ42は、入力端子Aに入力されるレベルが出力端子Yに出力される。
第七のDラッチ16がプリセットされるのは、状態更新タイミング遅延信号CLK11がLレベル、状態更新タイミング信号CLK10がHレベルの時であり、入力端子CKがLレベルからHレベルに切り替わるのは、第一、第二、第三のRSフリップフロップ26、27、28がすべてリセットされる時である。
【0133】
以上のように構成された論理回路10の動作について以下説明を行う。
図4より、状態更新タイミング遅延信号CLK11の立ち上がりエッジ以前においては状態更新タイミング信号CLK10がHレベル、状態更新タイミング遅延信号CLK11がLレベルであって、第七のDラッチ16がプリセットされる為、データデコーダ22のモード信号YMと同じレベルの信号が第二のデータセレクト手段21の入力端子SELに入力される。
【0134】
一方、第一、第二、第三のRSフリップフロップ26、27、28は全てリセット状態になるまで、データセレクト手段21の入力端子SELのレベルが反転することは無い。
【0135】
従って、(表3)におけるA00、B00、C00、D00、E00、F00のいずれかに推移した場合、すなわち、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングの第一、第二、第三の線電流比較結果HU、HV,HWの内、同一信号レベルの信号が2つある場合においては、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングに定まったPU、PV,PWのレベルから、最初にPU、PV、PWの3つの信号の内、最初にいずれか1つのレベルが反転する動作の推移までは、第一の実施例と動作が全く同一になる。続いて、HU、HV,HWの信号のいずれかの残る1つが反転する際には、第一、第二、第三のRSフリップフロップ26、27、28が全てリセットされ、第二のデータセレクト手段21の入力端子SELのレベルが反転し、表3の状態No.AX2、AY2、BX2、BY2等に示すよう、(表1)の状態No.とは反転したレベルに切り換えられる。
切り替わったレベルは、次回の状態更新タイミング信号CLK10の立ち上がりエッジのタイミング後のシステムクロックCLK1の立ち上がりエッジのタイミングまで維持されることについても、第1の実施例と同様である。
【0136】
次に、(表1)におけるG00、H00のいずれかに推移した場合、すなわち、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングの第一、第二、第三の線電流比較結果HU、HV、HWがすべて同一レベルであった場合について説明する。
【0137】
図4より状態更新タイミング信号CLK10の立ち上がりタイミングにおいて、第一、第二、第三のRSフリップフロップ26、27、18は全てリセットされるが、状態更新タイミング遅延信号CLK11の立ち上がりエッジのタイミングまで、第七のDラッチはプリセット状態にあり、第二のデータセレクト手段21の入力端子SELのレベルは変化が無く、従ってこの場合の動作についても、(表3)の真理値表に示す通り、第1の実施例の動作と全く同一になる。
【0138】
以上が、本発明の第2の実施例におけるPWMコンバータの電流制御手段6における論理回路10の具体的な動作説明であるが、本実施例においては、第1の実施例の(表1)と第2の実施例の(表3)を比べて、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングにおいて、HU、HV、HWの3つの信号の内、1つの信号のレベルが異なる場合のみ、動作の最終的な推移結果である互いにレベルが等しいPU、PV、PWの信号レベルが第2の実施例は、第1の実施例のPU、PV、PWのレベルを反転したレベルになっていることが唯一異なっている。
【0139】
PU、PV、PWのレベルはスイッチング指令信号PU、PV、PWが互いに同一である場合、三相交流電源1の各線の線間電圧は0となってしまう為、PU、PV、PWがH,H,HまたはL,L,Lのいずれであっても、次回の状態更新タイミング信号CLK10の立ち上がりエッジのタイミングまでは、各線の線間電圧に変化は無く、従って第2の実施例は、第1の実施例と全く等価に、三相交流電源1の線電流を制御することができる。なお、(表3)における状態No.G00で、PU、PV、PWをH、H、Hとし、状態No.H00で、PU、PV、PWをL、L、Lとする構成としても良い。
【0140】
(実施例3)
本発明の第3の実施例は、図8に示すPWMコンバータにおける電流制御手段6の内部構成を第1の実施例または第2の実施例とは異なる構成としたもので、図7に本発明の第3の実施例の電流制御手段6の内部構成を示す。
【0141】
本発明の第3の実施例は、図7における電流制御手段6の構成要素として、新たに第一、第二、第三の2回読み論理回路48、49、50を設けたこと以外は第1の実施例または第2の実施例と全く同一である。
【0142】
第一、第二、第三の2回読み論理回路48、49、50は、各々全く同一の構成を有するので、第一の2回読み論理回路48の構成および動作を、図9の一般的な2回読み論理回路を用い以下説明する。図9において、第一の2回読み論理回路48の各構成要素の動作について説明すると、まず、51、52、69は第八、第九、第十のDラッチで、入力端子CKに入力される信号の立ち上がりエッジのタイミングで入力端子Dのレベルをラッチし、その入力端子Dのレベルを出力端子Qに出力する。ただし、入力端子PRはプリセット信号を入力する端子で、Hレベルが入力された場合に優先的にプリセットされ、出力端子Qは、Hレベルになる。また、第八、第九のDラッチ51、52の入力端子CKは共通接続されている。また、第八、第九、第十のDラッチ51、52、69の入力端子PRは共通接続されている。
【0143】
137、138、70は第十二、第十三、第十四の反転ゲートで、入力端子にHレベルが入力されると出力端子にLレベルを、入力端子にLレベルが入力されると出力端子にHレベルを出力する。53は第四のRSフリップフロップであり、入力端子RがHレベルで、かつ入力端子SがLレベルの時にリセットされて出力端子QはLレベルに変化し、入力端子RがLレベルで、かつ入力端子SがHレベルの時にセットされて出力端子QはHレベルに変化する。54、55は第三、第四のAND回路であり、全ての入力端子にHレベルの信号が入力された時にHレベルの出力信号を出力し、それ以外の入力の時はLレベルの出力信号を出力する。
【0144】
以上が、第一の2回読み論理回路48の各構成要素の動作についての説明であるが、以下信号の流れを追って第一の2回読み論理回路48の動作説明を行う。
【0145】
まず、システムクロックCLK2の立ち上がりエッジのタイミングに、第一の2回読み論理回路48の入力端子SIに入力される第一の線電流比較結果HUのレベルが、第八のDラッチ51にラッチされて保持され、出力端子Qに出力される。
【0146】
次に、次回のシステムクロックCLK2の立ち上がりエッジのタイミングには、第八のDラッチ51の出力端子Qのレベルが第九のDラッチ52にラッチされて保持されてその出力端子Qに出力されると共に、この時の比較結果HUのレベルが第八のDラッチ51にラッチされて保持され、出力端子Qに出力される。
また、第八、第九のDラッチ51、52の出力端子Qの出力レベルは、それぞれ第四のAND回路55に伝達され、かつ第十二、第十三の反転ゲート137、138を介して第三のAND回路54に伝達される。そして、第三のAND回路54の出力が第四のRSフリップフロップ53の入力端子Rに伝達され、第四のAND回路55の出力が第四のRSフリップフロップ53の入力端子Sに伝達される。そして、第四のRSフリップフロップ53の出力端子Qのレベルは、第十のDラッチ69によりシステムクロックCLK2の立ち下がりエッジのタイミングでラッチされる。ここで、第十のDラッチ69の入力端子CKには、システムクロックCLK2が第十四の反転ゲート70により論理反転された信号が入力されているため、システムクロックCLK2の立ち下がりエッジのタイミングでラッチを行っている。そして、第十のDラッチ69の出力端子Qは第一の2回読み論理回路48の出力端子として、HU1を出力する。
【0147】
以上より、第一の2回読み論理回路48は、入力信号HUをCLK2の立ち上がりエッジのタイミング毎にチェックし、その結果が2回連続してHレベルの場合には出力信号HU1をHレベルに、またその結果が2回連続してLレベルの場合には出力信号HU1をLレベルに変更する動作をすることがわかる。
【0148】
以上が、第一の2回読み論理回路48の内部動作についての説明であり、第二、第三の2回読み論理回路49、50についても全く同様である。
【0149】
従って、第一、第二、第三の2回読み論理回路48、49、50は、HU、HV、HWの信号に含まれる極めて短時間のノイズ等による信号、すなわち、Hレベル→Lレベル→Hレベルまたは、Lレベル→Hレベル→Lレベルという信号変動を除去した信号HU1、HV1、HW1を生成することができる。
【0150】
なお、図9において、Dラッチ3ヶあるいはそれ以上設けて、各Dラッチの出力レベルのANDをとることにより、システムクロックCLK2の立ち上がりエッジのタイミングを読む回数を3回以上に設定することもできる。
【0151】
以上の様に本発明の第3の実施例によれば、第一、第二、第三の2回読み論理回路48、49、50を設け、電流制御手段6の第一、第二、第三の比較手段17、18、19の各出力信号HU、HV、HWを前記第一、第二、第三の2回読み論理回路48、49、50を介して、論理回路10へ伝達するよう構成することにより、第一、第二、第三の比較手段17、18、19の各出力信号に重畳したノイズを除去することができ、ノイズが発生しやすい条件においても三相交流電源1の各線電流を第一、第二、第三の線電流指令iTU、iTV、iTWに正確に一致するよう制御できる。
【0152】
なお、本実施例の第一、第二、第三の2回読み論理回路48、49、50は、第1の実施例または第2の実施例のいずれに付加しても同様の効果が得られることは言うまでもない。
【0153】
(実施例4)
図10は、本発明の第4の実施例で、図8に示すPWMコンバータの電流制御手段6の論理回路10の内部構成を示すものである。
【0154】
本発明の第4の実施例の論理回路10の内部構成(図10)と、前述の第1の実施例の論理回路10の内部構成(図3)とを比較すると、第七、第八、第九の反転ゲート130、131、132の出力信号PU1、PV1、PW1を、第一、第二、第三のスイッチング指令信号遅延手段56、57、58に入力し、その出力信号を、第一、第二、第三のスイッチング指令信号PU、PV、PWとして主回路パワー制御部8に伝達するよう構成していること以外は、全く同一の構成である。
【0155】
ここで、第一、第二、第三のスイッチング指令信号遅延手段56、57、58の動作について説明する。
第一、第二、第三のスイッチング指令信号遅延手段56、57、58は、第七、第八、第九の反転ゲート130、131、132の出力信号PU1、PV1、PW1をそれぞれに入力し、予め定められたルールに従って予め定められた時間だけ遅延した信号を、第一、第二、第三のスイッチング指令信号PU、PV、PWとして主回路パワー制御部8に伝達するよう構成している。すなわち、(表1)および(表3)において、状態No.A00、B00、C00、D00、E00、F00、G00、H00の状態へ推移する場合のみ、遅延時間を0とし、他の状態に推移する場合には、予め定められた時間だけ遅延して第一、第二、第三のスイッチング指令信号PU、PV、PWを出力するよう構成している。
【0156】
このように構成された本発明の第4の実施例の電流制御型PWMインバータが、三相交流電源1の線電流を制御する様子を図11および(表1)を用いて説明する。
【0157】
図11において、(a)は第一、第二、第三の線電流指令iTU、iTV、iTW並びに第一、第二、第三の線電流測定結果iFU、iFV、iFWを示した図であり、(b)は(a)の点線部を拡大した第一、第二、第三のスイッチング指令信号遅延手段56、57、58を設けた論理回路10の作用を示す図であり、(c)は第一、第二、第三のスイッチング指令信号遅延手段56、57、58の出力である第一、第二、第三のスイッチング指令信号PU、PV、PWの出力レベルに基づく主回路スイッチングパワー素子Q1、Q2、Q3、Q4、Q5、Q6のON、OFF動作を示す図である。
【0158】
まず、時刻t=t1において、すなわち状態更新タイミング信号CLK10の立ち上がりエッジのタイミング(図4におけるTIME3の場合)の動作説明を行う。
【0159】
状態更新タイミング信号CLK10の立ち上がりエッジのタイミングのiTU、iTV、iTWとiFU、iFV、iFWの大小関係が
iTU>iFU
iTV<iFV
iTW<iFW
である時刻t=t1において、第一、第二、第三の線電流比較結果HU、HV、HWは、(HU、HV、HW)=(L、H、H)となる。
【0160】
この状態は、(表1)の真理値表における、状態No.A00に相当し、(HU、HV、HW)=(L、H、H)であるので、PU1、PV1、PW1は、(PU1、PV1、PW1)=(H、L、L)となる。
【0161】
この時、第一、第二、第三のスイッチング指令信号遅延手段56、57、58はPU1、PV1、PW1の信号レベルの変化をそのままPU、PV、PWとして出力し、PU、PV、PWは主回路パワー制御部8へ伝達する。
【0162】
よって、主回路スイッチングパワー素子Q1、Q2、Q3、Q4、Q5、Q6は各々OFF、ON、ON、ON、OFF、OFFとなり、第一、第二、第三の線電流測定結果iFU、iFV、iFWは三相交流電源1の電気的時定数に従って第一、第二、第三の線電流指令iTU、iTV、iTWに近づいていく以上が、時刻t=t1において、状態更新タイミング信号CLK10の立ち上がりエッジのタイミングに状態No.A00へ推移する動作の説明である。
【0163】
次に、 iTV>iFVとなり、(HU、HV、HW)=(L、H、H)から(HU、HV、HW)=(*、L、H)に変化したタイミング(時刻t=t11)における動作説明を行う。
【0164】
論理回路10は、この信号を入力し、 PU1、PV1、PW1を、(PU1、PV1、PW1)=(H、L、L)から(PU1、PV1、PW1)=(H、H、L)に切り替えるが、第二のスイッチング指令信号遅延手段57は、PV1のLレベルからHレベルへの切り替わりを予め設定された遅延時間TD経過後の時刻t=t111になった時、(PU、PV、PW)=(H、L、L)から(PU、PV、PW)=(H、H、L)に切り替え、主回路スイッチングパワー素子Q2をOFF、Q5をONに切り替える。
【0165】
この動作により、第二の線電流測定結果iFVの低下は第二の線電流指令iTVに対し一定時間行き過ぎた後抑制される。(状態No.AX1に推移)
以上が、時刻t=t11における動作説明である。
【0166】
次に、iTW>iFWとなり、(HU、HV、HW)=(*、L、H)から(HU、HV、HW)=(*、L、L)に変化したタイミング(時刻t=t12)における動作説明を行う。
論理回路10は、この信号を入力し、PU1、PV1、PW1を、(PU1、PV1、PW1)=(H、H、L)から(PU1、PV1、PW1)=(H、H、H)に切り替えるが、第三のスイッチング指令信号遅延手段58は、PW1のLレベルからHレベルへの切り替わりを予め設定された遅延時間TD経過後の時刻t=t112になった時、(PU、PV、PW)=(H、H、L)から(PU、PV、PW)=(H、H、H)に切り替え、主回路スイッチングパワー素子Q3をOFF、Q6をONに切り替える。
【0167】
この動作により、第三の線電流測定結果iFWの低下は第三の線電流指令iTWに対し一定時間行き過ぎた後抑制される。(状態No.AX2に推移)
以上が、時刻t=t12における動作説明である。そして、(PU、PV、PW)=(H、H、H)の状態は、次回の状態更新タイミング信号CLK10の立ち上がりエッジのタイミングまで、維持される。
【0168】
さらに、次回の状態更新タイミング信号CLK10の立ち上がりエッジのタイミング後も同様の動作を行うことで、三相交流電源1の各線電流が第一、第二、第三の線電流指令iTU、iTV、iTWに従うように制御される。
【0169】
以上が、本発明の第4の実施例の電流制御型PWMインバータにより、三相交流電源1の線電流を制御する様子の説明である。
【0170】
以上の様に本発明の第4の実施例は、論理回路に第一、第二、第三のスイッチング信号遅延手段を設け、第七、第八、第九の反転ゲートからの出力を、前記第一、第二、第三のスイッチング信号遅延手段を介して、主回路パワー制御部へ伝達する様に構成することにより、第一、第二、第三のスイッチング指令信号遅延手段は表1および表3において、状態No.A00、B00、C00、D00、E00、F00、G00、H00の状態へ推移する場合のみ、遅延時間を0とし、他の状態に推移する場合には、予め定められた時間だけ遅延して第一、第二、第三のスイッチング指令信号PU、PV、PWを主回路パワー制御部8へ伝達するよう構成している。
【0171】
これにより、三相交流電源1の各線電流を、各線電流指令に極めてよく一致させることができる。
【0172】
なお、本実施例は、第1の実施例に第一、第二、第三のスイッチング指令信号遅延手段56、57、58を付加したものであるが、第2の実施例に第一、第二、第三のスイッチング指令信号遅延手段56、57、58を付加しても同様の効果が得られることは言うまでもない。
【0173】
【発明の効果】
上記実施例から明らかなように、請求項1記載の発明によれば、電流誤差アンプを持たない構成のため、電流誤差アンプのゲイン調整にまつわる課題が本質的に解決でき、全くゲイン調整の必要がない。
【0174】
さらに、リアクトル、電源電流検出手段、電流制御手段、主回路パワー制御部の特性および仕様が変わっても常に各線電流誤差を最も小さくするよう動作し、また、特性の製造バラツキ並びに温度特性等があっても常に各線電流誤差を常に最も小さくするよう動作するため電流制御応答性にすぐれ、また、発振現象が生じる心配もない。
【0175】
また、直流電圧が変化しても、ゲイン調整の必要がなく、常に各線電流誤差を最も小さくするような動作を行う。
【0176】
また、本発明のPWMコンバータにおける電流制御手段は、第一、第二、第三の比較手段以外はすべてシンプルなディジタル回路にて構成でき、ディジタル回路で構成した部分はオフセットやドリフトの心配がなく、また安価である。
【0177】
従って、本発明は、電流誤差アンプのゲイン調整作業やオフセット調整作業が不要で、電流制御応答性にすぐれ、安価なPWMコンバータを供給できる。
【0178】
また、請求項4記載の発明のように、第一の比較手段が、前記第一の線電流指令と前記第一の線電流測定結果との大小関係を周期的に比較し、第一の線電流指令よりも第一の線電流測定結果が少なくとも2回以上連続して大きい場合に第一の線電流比較結果を大とし、第一の線電流測定結果が第一の線電流指令よりも少なくとも2回以上連続して小さい場合に前記第一の線電流比較結果を小とする構成とし、第二の比較手段が、前記第二の線電流指令と前記第二の線電流測定結果との大小関係を周期的に比較し、第二の線電流指令よりも第二の線電流測定結果が少なくとも2回以上連続して大きい場合に第二の線電流比較結果を大とし、第二の線電流測定結果が第二の線電流指令よりも少なくとも2回以上連続して小さい場合に前記第二の線電流比較結果を小とする構成とし、第三の比較手段が、前記第三の線電流指令と前記第三の線電流測定結果との大小関係を周期的に比較し、第三の線電流指令よりも第三の線電流測定結果が少なくとも2回以上連続して大きい場合に第三の線電流比較結果を大とし、第三の線電流測定結果が第三の線電流指令よりも少なくとも2回以上連続して小さい場合に前記第三の線電流比較結果を小とする構成とすることにより、第一、第二、第三の比較手段の各出力信号に重畳したノイズを除去することができ、ノイズが発生しやすい条件においても、ノイズによる誤動作が防止でき、三相交流電源の各線電流を第一、第二、第三の線電流指令に正確に一致するよう制御できる。
【0179】
また、請求項5記載の発明のように、論理回路が、前記状態更新タイミングと、第一、第二および第三の線電流比較結果が変化したタイミングで、前記第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子についてそれぞれオン状態とするかまたはオフ状態とするかのスイッチング指令信号を決定するよう構成し、第一、第二および第三の線電流比較結果が変化したタイミングでは予め定められた時間だけ遅延させて第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子のスイッチング指令信号を出力する遅延手段を有するものでは、三相交流電源の各線電流を、各線電流指令に極めてよく一致させることができる。
【0180】
さらに、請求項6記載の発明のように、前記電流指令発生手段が、前記三相交流電源の中性点から見た各相電圧とそれぞれ同位相の正弦波信であるまたは逆位相の正弦波信号である第一の線電流指令、第二の線電流指令、第三の線電流指令を出力する構成としたものでは、各相電圧と各線電流との位相差の低減すなわち力率改善を行うことができると同時に、各線電流を正弦波に制御できるため線電流の歪みを抑制するすなわち電源高調波を低減することができる。
【図面の簡単な説明】
【図1】図8の本発明の実施例1の電流制御手段の構成図
【図2】図1の論理回路の構成図
【図3】図8および図1の動作説明図
【図4】図1の論理回路のタイミング信号分配手段のタイミング図
【図5】比較手段の構成図
【図6】本発明の第2の実施例の論理回路の構成図
【図7】本発明の第3の実施例の電流制御手段の構成図
【図8】本発明のPWMコンバータのシステム構成図
【図9】図7の2回読み論理回路の構成図
【図10】本発明の第4の実施例の論理回路の構成図
【図11】本発明の第4の実施例の電流制御手段及びスイッチング指令信号遅延手段の動作図
【図12】従来の一般的なPWMコンバータのシステム構成図
【図13】図12の従来の電流制御手段の構成図
【図14】図13の従来の電流制御手段の動作図
【図15】図13の電流誤差アンプの従来技術の構成図
【符号の説明】
1 三相交流電源
2 主回路パワー素子群
4 ベースドライブ手段
5 論理反転手段
6 電流制御手段
7 電流指令発生手段
8 主回路パワー制御部
9 電源電流検出手段
10 論理回路
11 タイミング発生手段
12 第四のDラッチ
13 第五のDラッチ
14 第六のDラッチ
15 第二のデータラッチ手段
16 第七のDラッチ
17 第一の比較手段
18 第二の比較手段
19 第三の比較手段
20 第一のデータセレクト手段
21 第二のデータセレクト手段
22 データデコード手段
23 第一の反転ゲート
24 第二の反転ゲート
25 第三の反転ゲート
26 第一のRSフリップフロップ
27 第二のRSフリップフロップ
28 第三のRSフリップフロップ
29 第一のDラッチ
30 第二のDラッチ
31 第三のDラッチ
34 第一のデータラッチ手段
35 タイミング信号分配手段
36 第一のデータセレクタ
37 第二のデータセレクタ
38 第三のデータセレクタ
39 第四のデータセレクタ
40 第五のデータセレクタ
41 第六のデータセレクタ
42 第七のデータセレクタ
48 第一の2回読み論理回路
49 第二の2回読み論理回路
50 第三の2回読み論理回路
51 第八のDラッチ
52 第九のDラッチ
53 第四のRSフリップフロップ
54 第二のAND回路
55 第三のAND回路
56 第一のスイッチング指令信号遅延手段
57 第二のスイッチング指令信号遅延手段
58 第三のスイッチング指令信号遅延手段
59 リアクトル
60 平滑コンデンサ
106 電流制御手段
117 第一の減算手段
118 第二の減算手段
119 第三の減算手段
120 第一の電流誤差アンプ
121 第二の電流誤差アンプ
122 第三の電流誤差アンプ
123 第一の比較器
124 第二の比較器
125 第三の比較器
126 三角波発生手段
127 第四の反転ゲート
128 第五の反転ゲート
129 第六の反転ゲート
130 第七の反転ゲート
131 第八の反転ゲート
132 第九の反転ゲート
133 第十の反転ゲート
134 第十一の反転ゲート
135 第一のAND回路
136 第二のAND回路
137 第十二の反転ゲート
138 第十三の反転ゲート
139 三相PWM信号発生手段
Claims (6)
- 三相交流電源と、前記三相交流電源の各相にそれぞれ接続されたリアクトルと、前記三相交流電源の線電流を直接的または間接的に測定し第一の線電流測定結果および第二の線電流測定結果および第三の線電流測定結果を出力する電源電流検出手段と、前記三相交流電源から入力すべき線電流を指令する第一の線電流指令および第二の線電流指令および第三の線電流指令を出力する電流指令発生手段と、前記第一の線電流指令と前記第一の線電流測定結果との大小関係を比較し、第一の線電流指令よりも第一の線電流測定結果が大きい場合に第一の線電流比較結果を大とし、第一の線電流測定結果が第一の線電流指令よりも小さい場合に前記第一の線電流比較結果を小とする第一の比較手段と、前記第二の線電流指令と前記第二の線電流測定結果との大小関係を比較し、第二の線電流指令よりも第二の線電流測定結果が大きい場合に第二の線電流比較結果を大とし、第二の線電流測定結果が第二の線電流指令よりも小さい場合に前記第二の線電流比較結果を小とする第二の比較手段と、前記第三の線電流指令と前記第三の線電流測定結果との大小関係を比較し、第三の線電流指令よりも第三の線電流測定結果が大きい場合に第三の線電流比較結果を大とし、第三の線電流測定結果が第三の線電流指令よりも小さい場合に前記第三の線電流比較結果を小とする第三の比較手段と、平滑コンデンサと、前記平滑コンデンサのプラス端子に接続され前記第一の線電流を制御する第一の主回路スイッチングパワー素子と、前記平滑コンデンサのプラス端子に接続され前記第二の線電流を制御する第二の主回路スイッチングパワー素子と、前記平滑コンデンサのプラス端子に接続され前記第三の線電流を制御する第三の主回路スイッチングパワー素子と、前記平滑コンデンサのマイナス端子に接続され前記第一の線電流を制御する第四の主回路スイッチングパワー素子と、前記平滑コンデンサのマイナス端子に接続され前記第二の線電流を制御する第五の主回路スイッチングパワー素子と、前記平滑コンデンサのマイナス端子に接続され前記第三の線電流を制御する第六の主回路スイッチングパワー素子と、前記各主回路スイッチングパワー素子に並列に接続された還流ダイオードで構成され三相ブリッジ構成をとる主回路パワー素子群と、前記第一の線電流比較結果と第二の線電流比較結果と第三の線電流比較結果を入力し、前記第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子のスイッチング指令信号を発生する論理回路と、周期的な状態更新タイミングを前記論理回路に与えるタイミング発生手段を備え、前記論理回路が、前記状態更新タイミングと、第一、第二および第三の線電流比較結果が変化したタイミングで、前記第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子についてそれぞれオン状態とするかまたはオフ状態とするかのスイッチング指令信号を決定するよう構成したPWMコンバータ。
- 三相交流電源と、前記三相交流電源の各相にそれぞれ接続されたリアクトルと、前記三相交流電源の線電流を直接的または間接的に測定し第一の線電流測定結果および第二の線電流測定結果および第三の線電流測定結果を出力する電源電流検出手段と、前記三相交流電源から入力すべき線電流を指令する第一の線電流指令および第二の線電流指令および第三の線電流指令を出力する電流指令発生手段と、前記第一の線電流指令と前記第一の線電流測定結果との大小関係を比較し、第一の線電流指令よりも第一の線電流測定結果が大きい場合に第一の線電流比較結果を大とし、第一の線電流測定結果が第一の線電流指令よりも小さい場合に前記第一の線電流比較結果を小とする第一の比較手段と、前記第二の線電流指令と前記第二の線電流測定結果との大小関係を比較し、第二の線電流指令よりも第二の線電流測定結果が大きい場合に第二の線電流比較結果を大とし、第二の線電流測定結果が第二の線電流指令よりも小さい場合に前記第二の線電流比較結果を小とする第二の比較手段と、前記第三の線電流指令と前記第三の線電流測定結果との大小関係を比較し、第三の線電流指令よりも第三の線電流測定結果が大きい場合に第三の線電流比較結果を大とし、第三の線電流測定結果が第三の線電流指令よりも小さい場合に前記第三の線電流比較結果を小とする第三の比較手段と、平滑コンデンサと、前記平滑コンデンサのプラス端子に接続され前記第一の線電流を制御する第一の主回路スイッチングパワー素子と、前記平滑コンデンサのプラス端子に接続され前記第二の線電流を制御する第二の主回路スイッチングパワー素子と、前記平滑コンデンサのプラス端子に接続され前記第三の線電流を制御する第三の主回路スイッチングパワー素子と、前記平滑コンデンサのマイナス端子に接続され前記第一の線電流を制御する第四の主回路スイッチングパワー素子と、前記平滑コンデンサのマイナス端子に接続され前記第二の線電流を制御する第五の主回路スイッチングパワー素子と、前記平滑コンデンサのマイナス端子に接続され前記第三の線電流を制御する第六の主回路スイッチングパワー素子と、前記各主回路スイッチングパワー素子に並列に接続された還流ダイオードで構成され三相ブリッジ構成をとる主回路パワー素子群と、前記第一の線電流比較結果と第二の線電流比較結果と第三の線電流比較結果を入力し、前記第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子のスイッチング指令信号を発生する論理回路と、周期的な状態更新タイミングを前記論理回路に与えるタイミング発生手段を備え、前記論理回路が、前記状態更新タイミングに第一の線電流比較結果が大かつ第二の線電流比較結果が小かつ第三の線電流比較結果が小の場合には、第二、第三、第四の主回路スイッチングパワー素子にオフ状態を指令し、第一、第五、第六の主回路スイッチングパワー素子にオン状態を指令し、第二の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第五の主回路スイッチングパワー素子にオフ状態を指令し第二の主回路スイッチングパワー素子にオン状態を指令し、また、第三の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第六の主回路スイッチングパワー素子にオフ状態を指令し第三の主回路スイッチングパワー素子にオン状態を指令するよう構成し、かつ、前記状態更新タイミングに第一の線電流比較結果が小かつ第二の線電流比較結果が大かつ第三の線電流比較結果が小の場合には、第一、第三、第五の主回路スイッチングパワー素子にオフ状態を指令し、第二、第四、第六の主回路スイッチングパワー素子にオン状態を指令し、第一の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第四の主回路スイッチングパワー素子にオフ状態を指令し第一の主回路スイッチングパワー素子にオン状態を指令し、また、第三の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第六の主回路スイッチングパワー素子にオフ状態を指令し第三の主回路スイッチングパワー素子にオン状態を指令するよう構成し、かつ、前記状態更新タイミングに第一の線電流比較結果が小かつ第二の線電流比較結果が大かつ第三の線電流比較結果が大の場合には、第一、第二、第六の主回路スイッチングパワー素子にオフ状態を指令し、前記第三、第四、第五の主回路スイッチングパワー素子にオン状態を指令し、第一の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第四の主回路スイッチングパワー素子にオフ状態を指令し第一の主回路スイッチングパワー素子にオン状態を指令し、また、第二の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第五の主回路スイッチングパワー素子にオフ状態を指令し第二の主回路スイッチングパワー素子にオン状態を指令するよう構成し、かつ、前記状態更新タイミングに第一の線電流比較結果が小かつ第二の線電流比較結果が大かつ第三の線電流比較結果が大の場合には、第一、第五、第六の主回路スイッチングパワー素子にオフ状態を指令し、前記第二、第三、第四の主回路スイッチングパワー素子にオン状態を指令し、第二の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第二の主回路スイッチングパワー素子にオフ状態を指令し第五の主回路スイッチングパワー素子にオン状態を指令し、また、第三の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第三の主回路スイッチングパワー素子にオフ状態を指令し第六の主回路スイッチングパワー素子にオン状態を指令するよう構成し、かつ、前記状態更新タイミングに第一の線電流比較結果が大かつ第二の線電流比較結果が小かつ第三の線電流比較結果が大の場合には、第二、第四、第六の主回路スイッチングパワー素子にオフ状態を指令し、前記第一、第三、第五の主回路スイッチングパワー素子にオン状態を指令し、第一の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第一の主回路スイッチングパワー素子にオフ状態を指令し第四の主回路スイッチングパワー素子にオン状態を指令し、また、第三の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第三の主回路スイッチングパワー素子にオフ状態を指令し第六の主回路スイッチングパワー素子にオン状態を指令するよう構成し、かつ、前記状態更新タイミングに第一の線電流比較結果が大かつ第二の線電流比較結果が大かつ第三の線電流比較結果が小の場合には、第三、第四、第五の主回路スイッチングパワー素子にオフ状態を指令し、前記第一、第二、第六の主回路スイッチングパワー素子にオン状態を指令し、第一の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第一の主回路スイッチングパワー素子にオフ状態を指令し第四の主回路スイッチングパワー素子にオン状態を指令し、また、第二の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第二の主回路スイッチングパワー素子にオフ状態を指令し第五の主回路スイッチングパワー素子にオン状態を指令するよう構成した請求項1記載のPWMコンバータ。
- 三相交流電源と、前記三相交流電源の各相にそれぞれ接続されたリアクトルと、前記三相交流電源の線電流を直接的または間接的に測定し第一の線電流測定結果および第二の線電流測定結果および第三の線電流測定結果を出力する電源電流検出手段と、前記三相交流電源から入力すべき線電流を指令する第一の線電流指令および第二の線電流指令および第三の線電流指令を出力する電流指令発生手段と、前記第一の線電流指令と前記第一の線電流測定結果との大小関係を比較し、第一の線電流指令よりも第一の線電流測定結果が大きい場合に第一の線電流比較結果を大とし、第一の線電流測定結果が第一の線電流指令よりも小さい場合に前記第一の線電流比較結果を小とする第一の比較手段と、前記第二の線電流指令と前記第二の線電流測定結果との大小関係を比較し、第二の線電流指令よりも第二の線電流測定結果が大きい場合に第二の線電流比較結果を大とし、第二の線電流測定結果が第二の線電流指令よりも小さい場合に前記第二の線電流比較結果を小とする第二の比較手段と、前記第三の線電流指令と前記第三の線電流測定結果との大小関係を比較し、第三の線電流指令よりも第三の線電流測定結果が大きい場合に第三の線電流比較結果を大とし、第三の線電流測定結果が第三の線電流指令よりも小さい場合に前記第三の線電流比較結果を小とする第三の比較手段と、平滑コンデンサと、前記平滑コンデンサのプラス端子に接続され前記第一の線電流を制御する第一の主回路スイッチングパワー素子と、前記平滑コンデンサのプラス端子に接続され前記第二の線電流を制御する第二の主回路スイッチングパワー素子と、前記平滑コンデンサのプラス端子に接続され前記第三の線電流を制御する第三の主回路スイッチングパワー素子と、前記平滑コンデンサのマイナス端子に接続され前記第一の線電流を制御する第四の主回路スイッチングパワー素子と、前記平滑コンデンサのマイナス端子に接続され前記第二の線電流を制御する第五の主回路スイッチングパワー素子と、前記平滑コンデンサのマイナス端子に接続され前記第三の線電流を制御する第六の主回路スイッチングパワー素子と、前記各主回路スイッチングパワー素子に並列に接続された還流ダイオードで構成され三相ブリッジ構成をとる主回路パワー素子群と、前記第一の線電流比較結果と第二の線電流比較結果と第三の線電流比較結果を入力し、前記第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子のスイッチング指令信号を発生する論理回路と、周期的な状態更新タイミングを前記論理回路に与えるタイミング発生手段を備え、前記論理回路が、前記状態更新タイミングに第一の線電流比較結果が大かつ第二の線電流比較結果が小かつ第三の線電流比較結果が小の場合には、第二、第三、第四の主回路スイッチングパワー素子にオフ状態を指令し、前記第一、第五、第六の主回路スイッチングパワー素子にオン状態を指令し、次に第三の線電流比較結果が大となる前に第二の線電流比較結果が大となった場合には、その時点から第三の線電流比較結果が大となるまでの間を、第五の主回路スイッチングパワー素子にオフ状態を指令し第二の主回路スイッチングパワー素子にオン状態を指令し、第三の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第一、第二、第三の主回路スイッチングパワー素子にオフ状態を指令し、第四、第五、第六の主回路スイッチングパワー素子にオン状態を指令し、また、第二の線電流比較結果が大となる前に第三の線電流比較結果が大となった場合には、その時点から第二の線電流比較結果が大となるまでの間を、第六の主回路スイッチングパワー素子にオフ状態を指令し第三の主回路スイッチングパワー素子にオン状態を指令し、第二の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第一、第二、第三の主回路スイッチングパワー素子にオフ状態を指令し、第四、第五、第六の主回路スイッチングパワー素子にオン状態を指令するよう構成し、また、前記状態更新タイミングに第一の線電流比較結果が小かつ第二の線電流比較結果が大かつ第三の線電流比較結果が小の場合には、第一、第三、第五の主回路スイッチングパワー素子にオフ状態を指令し、前記第二、第四、第六の主回路スイッチングパワー素子にオン状態を指令し、次に第一の線電流比較結果が大となる前に第三の線電流比較結果が大となった場合には、その時点から第一の線電流比較結果が小となるまでの間を、第六の主回路スイッチングパワー素子にオフ状態を指令し第三の主回路スイッチングパワー素子にオン状態を指令し、第一の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第一、第二、第三の主回路スイッチングパワー素子にオフ状態を指令し、第四、第五、第六の主回路スイッチングパワー素子にオン状態を指令し、また、第三の線電流比較結果が大となる前に第一の線電流比較結果が大となった場合には、その時点から第三の線電流比較結果が大となるまでの間を、第四の主回路スイッチングパワー素子にオフ状態を指令し第一の主回路スイッチングパワー素子にオン状態を指令し、第三の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第一、第二、第三の主回路スイッチングパワー素子にオフ状態を指令し、第四、第五、第六の主回路スイッチングパワー素子にオン状態を指令するよう構成し、また、前記状態更新タイミングに第一の線電流比較結果が小かつ第二の線電流比較結果が小かつ第三の線電流比較結果が大の場合には、第一、第二、第六の主回路スイッチングパワー素子にオフ状態を指令し、前記第三、第四、第五の主回路スイッチングパワー素子にオン状態を指令し、次に第二の線電流比較結果が大となる前に第一の線電流比較結果が大となった場合には、その時点から第二の線電流比較結果が大となるまでの間を、第四の主回路スイッチングパワー素子にオフ状態を指令し第一の主回路スイッチングパワー素子にオン状態を指令し、第二の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第一、第二、第三の主回路スイッチングパワー素子にオフ状態を指令し、第四、第五、第六の主回路スイッチングパワー素子にオン状態を指令し、また、第一の線電流比較結果が大となる前に第二の線電流比較結果が大となった場合には、その時点から第一の線電流比較結果が大となるまでの間を、第五の主回路スイッチングパワー素子にオフ状態を指令し第二の主回路スイッチングパワー素子にオン状態を指令し、第一の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第一、第二、第三の主回路スイッチングパワー素子にオフ状態を指令し、第四、第五、第六の主回路スイッチングパワー素子にオン状態を指令するよう構成し、また、前記状態更新タイミングに第一の線電流比較結果が小かつ第二の線電流比較結果が大かつ第三の線電流比較結果が大の場合には、第一、第五、第六の主回路スイッチングパワー素子にオフ状態を指令し、前記第二、第三、第四の主回路スイッチングパワー素子にオン状態を指令し、次に第三の線電流比較結果が小となる前に第二の線電流比較結果が小となった場合には、その時点から第三の線電流比較結果が小となるまでの間を、第二の主回路スイッチングパワー素子にオフ状態を指令し第五の主回路スイッチングパワー素子にオン状態を指令し、第三の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第四、第五、第六の主回路スイッチングパワー素子にオフ状態を指令し、第一、第二、第三の主回路スイッチングパワー素子にオン状態を指令し、また、第二の線電流比較結果が小となる前に第三の線電流比較結果が小となった場合には、その時点から第二の線電流比較結果が小となるまでの間を、第三の主回路スイッチングパワー素子にオフ状態を指令し第六の主回路スイッチングパワー素子にオン状態を指令し、第二の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第四、第五、第六の主回路スイッチングパワー素子にオフ状態を指令し、第一、第二、第三の主回路スイッチングパワー素子にオン状態を指令するよう構成し、また、前記状態更新タイミングに第一の線電流比較結果が大かつ第二の線電流比較結果が小かつ第三の線電流比較結果が大の場合には、第二、第四、第六の主回路スイッチングパワー素子にオフ状態を指令し、前記第一、第三、第五の主回路スイッチングパワー素子にオン状態を指令し、次に第一の線電流比較結果が小となる前に第三の線電流比較結果が小となった場合には、その時点から第一の線電流比較結果が小となるまでの間を、第三の主回路スイッチングパワー素子にオフ状態を指令し第六の主回路スイッチングパワー素子にオン状態を指令し、第一の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第四、第五、第六の主回路スイッチングパワー素子にオフ状態を指令し、第一、第二、第三の主回路スイッチングパワー素子にオン状態を指令し、また、第三の線電流比較結果が小となる前に第一の線電流比較結果が小となった場合には、その時点から第三の線電流比較結果が小となるまでの間を、第一の主回路スイッチングパワー素子にオフ状態を指令し第四の主回路スイッチングパワー素子にオン状態を指令し、第三の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第四、第五、第六の主回路スイッチングパワー素子にオフ状態を指令し、第一、第二、第三の主回路スイッチングパワー素子にオン状態を指令するよう構成し、また、前記状態更新タイミングに第一の線電流比較結果が大かつ第二の線電流比較結果が大かつ第三の線電流比較結果が小の場合には、第三、第四、第五の主回路スイッチングパワー素子にオフ状態を指令し、前記第一、第二、第六の主回路スイッチングパワー素子にオン状態を指令し、次に第一の線電流比較結果が小となる前に第二の線電流比較結果が小となった場合には、その時点から第一の線電流比較結果が小となるまでの間を、第二の主回路スイッチングパワー素子にオン状態を指令し第五の主回路スイッチングパワー素子にオン状態を指令し、第一の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第四、第五、第六の主回路スイッチングパワー素子にオフ状態を指令し、第一、第二、第三の主回路スイッチングパワー素子にオン状態を指令し、また、第二の線電流比較結果が小となる前に第一の線電流比較結果が小となった場合には、その時点から第二の線電流比較結果が小となるまでの間を、第一の主回路スイッチングパワー素子にオフ状態を指令し第四の主回路スイッチングパワー素子にオン状態を指令し、第二の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第四、第五、第六の主回路スイッチングパワー素子にオフ状態を指令し、第一、第二、第三の主回路スイッチングパワー素子にオン状態を指令するよう構成した請求項1記載のPWMコンバータ。
- 第一の比較手段が、前記第一の線電流指令と前記第一の線電流測定結果との大小関係を周期的に比較し、第一の線電流指令よりも第一の線電流測定結果が少なくとも2回以上連続して大きい場合に第一の線電流比較結果を大とし、第一の線電流測定結果が第一の線電流指令よりも少なくとも2回以上連続して小さい場合に前記第一の線電流比較結果を小とする構成とし、第二の比較手段が、前記第二の線電流指令と前記第二の線電流測定結果との大小関係を周期的に比較し、第二の線電流指令よりも第二の線電流測定結果が少なくとも2回以上連続して大きい場合に第二の線電流比較結果を大とし、第二の線電流測定結果が第二の線電流指令よりも少なくとも2回以上連続して小さい場合に前記第二の線電流比較結果を小とする構成とし、第三の比較手段が、前記第三の線電流指令と前記第三の線電流測定結果との大小関係を周期的に比較し、第三の線電流指令よりも第三の線電流測定結果が少なくとも2回以上連続して大きい場合に第三の線電流比較結果を大とし、第三の線電流測定結果が第三の線電流指令よりも少なくとも2回以上連続して小さい場合に前記第三の線電流比較結果を小とする構成とした請求項1から3のいずれか1項に記載のPWMコンバータ。
- 論理回路が、前記状態更新タイミングと、第一、第二および第三の線電流比較結果が変化したタイミングで、前記第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子についてそれぞれオン状態とするかまたはオフ状態とするかのスイッチング指令信号を決定するよう構成し、第一、第二および第三の線電流比較結果が変化したタイミングでは予め定められた時間だけ遅延させて第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子のスイッチング指令信号を出力する遅延手段を有する請求項1から4のいずれか1項に記載のPWMコンバータ。
- 電流指令発生手段が、前記三相交流電源の中性点から見た各相電圧とそれぞれ同位相の正弦波信号であるまたは逆位相の正弦波信号である第一の線電流指令、第二の線電流指令、第三の線電流指令を出力する構成とした請求項1から5のいずれか1項に記載のPWMコンバータ。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34484096A JP3551672B2 (ja) | 1996-12-25 | 1996-12-25 | Pwmコンバータ |
DE69704378T DE69704378T2 (de) | 1996-12-25 | 1997-12-24 | Umrichter mit pulsbreitenmodulation |
EP97950369A EP0956638B1 (en) | 1996-12-25 | 1997-12-24 | Pulse width modulation converter |
US09/331,719 US6108221A (en) | 1996-12-25 | 1997-12-24 | Pulse width modulation converter |
PCT/JP1997/004767 WO1998029937A1 (en) | 1996-12-25 | 1997-12-24 | Pulse width modulation converter |
CN97180992A CN1118127C (zh) | 1996-12-25 | 1997-12-24 | 脉冲宽度调制变换器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34484096A JP3551672B2 (ja) | 1996-12-25 | 1996-12-25 | Pwmコンバータ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10191643A JPH10191643A (ja) | 1998-07-21 |
JP3551672B2 true JP3551672B2 (ja) | 2004-08-11 |
Family
ID=18372390
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP34484096A Expired - Fee Related JP3551672B2 (ja) | 1996-12-25 | 1996-12-25 | Pwmコンバータ |
Country Status (6)
Country | Link |
---|---|
US (1) | US6108221A (ja) |
EP (1) | EP0956638B1 (ja) |
JP (1) | JP3551672B2 (ja) |
CN (1) | CN1118127C (ja) |
DE (1) | DE69704378T2 (ja) |
WO (1) | WO1998029937A1 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6249108B1 (en) * | 1999-08-31 | 2001-06-19 | The Regents Of The University Of California | Unified constant-frequency integration control of active power filters |
US6850426B2 (en) * | 2002-04-30 | 2005-02-01 | Honeywell International Inc. | Synchronous and bi-directional variable frequency power conversion systems |
US7308614B2 (en) * | 2002-04-30 | 2007-12-11 | Honeywell International Inc. | Control sequencing and prognostics health monitoring for digital power conversion and load management |
US7023182B1 (en) * | 2004-11-03 | 2006-04-04 | Intersil Americas Inc. | Activating a phase in a multiphase DC/DC converter without disturbing the output voltage |
TWI297978B (en) * | 2005-04-29 | 2008-06-11 | Ablerex Electronics Co Ltd | Harmonic suppressible ac/dc converter |
US7190143B2 (en) * | 2005-05-27 | 2007-03-13 | Rockwell Automation Technologies, Inc. | Pulse width modulation (PWM) rectifier with variable switching frequency |
CN103812365B (zh) * | 2012-11-06 | 2016-09-07 | 北京动力源科技股份有限公司 | 一种三相全桥拓扑环路的控制方法及装置 |
WO2014155554A1 (ja) * | 2013-03-27 | 2014-10-02 | 三菱電機株式会社 | 逆流防止装置、電力変換装置及び冷凍空気調和装置 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5045991A (en) * | 1989-12-28 | 1991-09-03 | Sundstrand Corporation | Unity power factor AC/DC converter |
WO1995001670A1 (en) * | 1993-06-29 | 1995-01-12 | Square D Company | Ac to dc power conversion system |
US5621627A (en) * | 1995-04-14 | 1997-04-15 | Ac International Inc. | A.C. to A.C. power converter for the adaptive correction of waveform abnormalities |
-
1996
- 1996-12-25 JP JP34484096A patent/JP3551672B2/ja not_active Expired - Fee Related
-
1997
- 1997-12-24 US US09/331,719 patent/US6108221A/en not_active Expired - Fee Related
- 1997-12-24 CN CN97180992A patent/CN1118127C/zh not_active Expired - Fee Related
- 1997-12-24 DE DE69704378T patent/DE69704378T2/de not_active Expired - Fee Related
- 1997-12-24 WO PCT/JP1997/004767 patent/WO1998029937A1/en active IP Right Grant
- 1997-12-24 EP EP97950369A patent/EP0956638B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
EP0956638A1 (en) | 1999-11-17 |
DE69704378D1 (de) | 2001-04-26 |
CN1118127C (zh) | 2003-08-13 |
DE69704378T2 (de) | 2001-11-08 |
US6108221A (en) | 2000-08-22 |
JPH10191643A (ja) | 1998-07-21 |
CN1242114A (zh) | 2000-01-19 |
EP0956638B1 (en) | 2001-03-21 |
WO1998029937A1 (en) | 1998-07-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3271478B2 (ja) | 電流指令型pwmインバータ | |
JP3267524B2 (ja) | インバータ制御装置 | |
JP5126550B2 (ja) | マトリクスコンバータ | |
JP7157640B2 (ja) | 電力変換装置の制御装置 | |
JP3551672B2 (ja) | Pwmコンバータ | |
JP4672392B2 (ja) | インバータ装置 | |
JP2012257361A (ja) | 電力変換装置 | |
JP2005051959A (ja) | 電力変換装置のノイズ低減方法および回路 | |
JP2004304925A (ja) | インバータ装置 | |
WO2022138608A1 (ja) | 三相3レベルインバータの駆動制御装置および駆動制御方法 | |
JP3487093B2 (ja) | 電流指令型pwmインバータ及び電流制御回路 | |
KR100216868B1 (ko) | 전압형 인버터의 스위칭 회로 및 그 제어 방법 | |
JP2008109790A (ja) | 電力変換装置 | |
JP5012311B2 (ja) | 交流−交流直接変換装置のスイッチングパターン切替方法 | |
KR20220026590A (ko) | 전력 변환 장치 | |
JP2006109541A (ja) | 電力変換器の制御装置 | |
CN113302831A (zh) | 电力变换装置 | |
JP4448294B2 (ja) | 電力変換装置 | |
JP4529525B2 (ja) | 直接変換器の制御装置 | |
US20230019205A1 (en) | Power conversion device and motor system | |
JP4872122B2 (ja) | 交流直接変換器の制御装置 | |
JP2009095082A (ja) | 電力変換装置 | |
JP2004357358A (ja) | インバータ装置 | |
JP4066156B2 (ja) | 電力変換装置 | |
JP2000134989A (ja) | 電動機制御装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040120 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040406 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040419 |
|
LAPS | Cancellation because of no payment of annual fees |