JP3550954B2

JP3550954B2 - High hysteresis width input circuit

Info

Publication number: JP3550954B2
Application number: JP17862497A
Authority: JP
Inventors: 正美橋本
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1997-07-03
Filing date: 1997-07-03
Publication date: 2004-08-04
Anticipated expiration: 2017-07-03
Also published as: JPH1127114A

Description

【０００１】
【発明の属する技術分野】
本発明はＭＯＳＦＥＴをもちいた半導体集積回路装置において、入力信号のノイズによる誤動作や不安定さを除去するために入力回路の入力信号が高電位から低電位へ、あるいは低電位から高電位へ遷移する際にロジックレベルにヒステリシスを設けた入力回路において、低電圧の電源の場合においてもヒステリシス幅を充分に大きく確保する回路の構成に関する。
【０００２】
【従来の技術】
従来のヒステリシスを有する入力回路は、インバータ回路と等価な回路を構成し、入力信号に必ず支配され、かつそのロジックレベルを決定する大きな要因であるＰ型ＭＯＳＦＥＴのコンダクタンス定数β_ＰとＮ型ＭＯＳＦＥＴのコンダクタンス定数β_Ｎの比を２種設け、該２種のβ_Ｐとβ_Ｎの比を前の状態によって変える回路構成をとっていた。例えば図７は入力信号が入力したインバータ回路を２個設け、その内の１個を前の状態を記憶した信号によってオン（ＯＮ）、オフ（ＯＦＦ）することによりβ_Ｐとβ_Ｎの比を変えロジックレベルを変化させることにより、前の状態によってロジックレベルに差をつけていた。つまりヒステリシスを作り出していた。また、図６は別の回路例であり、特開昭５８−１８２９１４号公報に示されたものであるが、この回路もβ比の差によるインバータ回路としてのロジックレベルの差を利用してヒステリシスを作り出していた。
【０００３】
【発明が解決しようとする課題】
さて、前述した従来のヒステリシスを有する入力回路は等価回路としてインバータ回路であるが、インバータ回路のロジックレベルは図５のように、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴのコンダクタンス定数をそれぞれβ_Ｐ、β_Ｎとし、またスレッショルド電圧をそれぞれＶ_ＴＰ、Ｖ_ＴＮとする。また電源電圧Ｖ_ＤＤ、基準の接地電位０、ロジックレベルをＶ_ＧＬとすると、
このとき、
１／２・β_Ｐ（Ｖ_ＤＤ−Ｖ_ＧＬ−Ｖ_ＴＰ）^２＝１／２・β_Ｎ（Ｖ_ＧＬ−Ｖ_ＴＮ）^２が成立ち、ロックレベルＶ_ＧＬは
Ｖ_ＧＬ＝｛Ｖ_ＤＤ−Ｖ_ＴＰ＋（β_Ｎ／β_Ｐ）^１／２・Ｖ_ＴＮ｝／｛１＋（β_Ｎ／β_Ｐ）^１／２｝
となる。したがって、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴの形状を変えて、
（β_Ｎ／β_Ｐ）を０から無限大まで変えればロジックレベルが変わるので、
Ｖ_ＴＮ≦Ｖ_ＧＬ≦Ｖ_ＤＤ−Ｖ_ＴＰ
の範囲に限定され、高い方のロジックレベルＶ_ＩＨは（β_Ｎ／β_Ｐ）が０のときで
Ｖ_ＩＨ＝Ｖ_ＤＤ−Ｖ_ＴＰ
となり、また低い方のロジックレベルＶ_ＩＬは（β_Ｎ／β_Ｐ）が無限大のときでＶ_ＩＬ＝Ｖ_ＴＮ
である。したがってヒステリシス幅Ｖ_ＷＨＬは
Ｖ_ＷＨＬ＝Ｖ_ＤＤ−Ｖ_ＴＰ−Ｖ_ＴＮ
となる。ただし、（β_Ｎ／β_Ｐ）を０や無限大にすることは実態として不可であるため、実際にはこれより更にヒステリシス幅は小さくなる。したがって電源電圧Ｖ_ＤＤが低い電圧、例えば１．５Ｖ程度になるとＶ_ＴＰやＶ_ＴＮは０．５Ｖから０．７Ｖ程度であるのでヒステリシス幅は非常に小さくなり、当初の目的を果たさなくなる。なお、この様子を示したのが図４である。したがって従来のヒステリシスを有する入力回路は低電圧ではヒステリシス幅が大きくとれないという問題点があった。
【０００４】
また、（β_Ｎ／β_Ｐ）を変えるためにＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴの形状を不自然な程、変える必要があるため大きなチップ面積を占有したり、駆動能力を小さくして応答性が低下したりする問題点があった。
【０００５】
そこで本発明はこのような問題点を解決するもので、その目的とするところは低電圧においても比較的に大きなヒステリシス幅を有する入力回路を提供することである。
【０００６】
また、比較的に大きなヒステリシス幅を有する入力回路を妥当なチップ面積で具現化できる回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記の課題を解決し本発明の目的を達成するために、請求項１〜請求項３に記載の各発明は、以下の様に構成した。
すなわち請求項１に記載の発明は、絶縁ゲート電界効果型トランジスタ（以下ＭＯＳＦＥＴと略す）を用いた半導体集積回路装置の高ヒステリシス幅入力回路において、
ソース電極が正極の第１の電源に接続された第１のＰ型ＭＯＳＦＥＴとソース電極が負極の第２の電源に接続された第１のＮ型ＭＯＳＦＥＴとからなり、かつ前記第１のＰ型ＭＯＳＦＥＴと前記第１のＮ型ＭＯＳＦＥＴのそれぞれのゲート電極は互いに接続され、かつそれぞれのドレイン電極も互いに接続された構成による第１のインバータ回路と、
ソース電極が前記第１の電源に接続された第２のＰ型ＭＯＳＦＥＴとソース電極が前記第２の電源に接続された第２のＮ型ＭＯＳＦＥＴとからなり、かつ前記第２のＰ型ＭＯＳＦＥＴと前記第２のＮ型ＭＯＳＦＥＴのそれぞれのゲート電極は互いに接続され、かつそれぞれのドレイン電極も互いに接続された構成による第２のインバータ回路と、
ソース電極が前記第１の電源に接続され、ドレイン電極は前記第１のインバータ回路の前記第１のＰ型ＭＯＳＦＥＴのドレイン電極に接続された第３のＰ型ＭＯＳＦＥＴと、
ソース電極が前記第２の電源に接続され、ドレイン電極は前記第２のインバータ回路の前記第２のＮ型ＭＯＳＦＥＴのドレイン電極に接続された第３のＮ型ＭＯＳＦＥＴと、
第１の入力端子と第２の入力端子と出力端子を備えるラッチ回路とを、
有し、
前記第1のインバータの入力が前記第2のインバータの入力に接続され、前記第３のＰ型ＭＯＳＦＥＴのドレインが前記ラッチ回路の前記第１の入力に接続され、前記第３のＮ型ＭＯＳＦＥＴのドレインが前記ラッチ回路の前記第２の入力に接続され、前記第３のＰ型ＭＯＳＦＥＴのゲートと前記第３のＮ型ＭＯＳＦＥＴのゲートが前記ラッチ回路の前記出力端子に接続されていることを特徴とするものである。
請求項２に記載の発明は、絶縁ゲート電界効果型トランジスタ（以下ＭＯＳＦＥＴと略す）を用いた半導体集積回路装置の高ヒステリシス幅入力回路において、
ソース電極が正極の第１の電源に接続された第１のＰ型ＭＯＳＦＥＴとソース電極が負極の第２の電源に接続された第１のＮ型ＭＯＳＦＥＴとからなり、かつ前記第１のＰ型ＭＯＳＦＥＴと前記第１のＮ型ＭＯＳＦＥＴのそれぞれのゲート電極は互いに接続され、かつそれぞれのドレイン電極も互いに接続された構成による第１のインバータ回路と、
ソース電極が前記第１の電源に接続された第２のＰ型ＭＯＳＦＥＴとソース電極が前記第２の電源に接続された第２のＮ型ＭＯＳＦＥＴとからなり、かつ前記第２のＰ型ＭＯＳＦＥＴと前記第２のＮ型ＭＯＳＦＥＴのそれぞれのゲート電極は互いに接続され、かつそれぞれのドレイン電極も互いに接続された構成による第２のインバータ回路と、
ソース電極が前記第１の電源に接続され、ドレイン電極は前記第１のインバータ回路の前記第１のＰ型ＭＯＳＦＥＴのドレイン電極に接続された第３のＰ型ＭＯＳＦＥＴと、
ソース電極が前記第２の電源に接続され、ドレイン電極は前記第２のインバータ回路の前記第２のＮ型ＭＯＳＦＥＴのドレイン電極に接続された第３のＮ型ＭＯＳＦＥＴと、
第１のＮＡＮＤ回路と第２のＮＡＮＤ回路と第３のインバータからなるラッチ回路であって、前記ラッチ回路の第１の入力端子が前記第１のＮＡＮＤ回路の一つの入力端子に接続され、前記第２のＮＡＮＤ回路の出力が前記第１のＮＡＮＤ回路の他のひとつの入力端子に接続され、前記ラッチ回路の第２の入力端子が第３のインバータを介して前記第２のＮＡＮＤ回路のひとつの入力端子に接続され、前記第１のＮＡＮＤ回路の出力が前記第２のＮＡＮＤ回路の他のひとつの入力端子に接続され、前記第１のＮＡＮＤ回路の出力端子が前記ラッチ回路の出力端子である前記ラッチ回路とを、
有し、
前記第1のインバータの入力が前記第2のインバータの入力に接続され、前記第３のＰ型ＭＯＳＦＥＴのドレインが前記ラッチ回路の第１の入力端子に接続され、前記第３のＮ型ＭＯＳＦＥＴのドレインが前記ラッチ回路の前記第２の入力端子に接続され、前記第３のＰ型ＭＯＳＦＥＴのゲートと前記第３のＮ型ＭＯＳＦＥＴのゲートが前記ラッチ回路の前記出力端子に接続されていることを特徴とするものである。
請求項３に記載の発明は、絶縁ゲート電界効果型トランジスタ（以下ＭＯＳＦＥＴと略す）を用いた半導体集積回路装置の高ヒステリシス幅入力回路において、
ソース電極が正極の第１の電源に接続された第１のＰ型ＭＯＳＦＥＴとソース電極が負極の第２の電源に接続された第１のＮ型ＭＯＳＦＥＴとからなり、かつ前記第１のＰ型ＭＯＳＦＥＴと前記第１のＮ型ＭＯＳＦＥＴのそれぞれのゲート電極は互いに接続され、かつそれぞれのドレイン電極も互いに接続された構成による第１のインバータ回路と、
ソース電極が前記第１の電源に接続された第２のＰ型ＭＯＳＦＥＴとソース電極が前記第２の電源に接続された第２のＮ型ＭＯＳＦＥＴとからなり、かつ前記第２のＰ型ＭＯＳＦＥＴと前記第２のＮ型ＭＯＳＦＥＴのそれぞれのゲート電極は互いに接続され、かつそれぞれのドレイン電極も互いに接続された構成による第２のインバータ回路と、
ソース電極が前記第１の電源に接続され、ドレイン電極は前記第１のインバータ回路の前記第１のＰ型ＭＯＳＦＥＴのドレイン電極に接続された第３のＰ型ＭＯＳＦＥＴと、
ソース電極が前記第２の電源に接続され、ドレイン電極は前記第２のインバータ回路の前記第２のＮ型ＭＯＳＦＥＴのドレイン電極に接続された第３のＮ型ＭＯＳＦＥＴと、
第１のＮＯＲ回路と第２のＮＯＲ回路と第３のインバータからなるラッチ回路であって、前記ラッチ回路の第１の入力端子が第３のインバータを介して前記第１のＮＯＲ回路の一つの入力端子に接続され、前記第２のＮＯＲ回路の出力が前記第１のＮＯＲ回路の他のひとつの入力端子に接続され、前記ラッチ回路の前記第２の入力端子が前記第２のＮＯＲ回路のひとつの入力端子に接続され、前記第１のＮＯＲ回路の出力が前記第２のＮＯＲ回路の他のひとつの入力端子に接続され、前記第２のＮＯＲ回路の出力端子が前記ラッチ回路の出力端子である前記ラッチ回路とを、
有し、
前記第1のインバータの入力が前記第2のインバータの入力に接続され、前記第３のＰ型ＭＯＳＦＥＴのドレインが前記ラッチ回路の第１の入力端子に接続され、前記第３のＮ型ＭＯＳＦＥＴのドレインが前記ラッチ回路の第２の入力端子に接続され、前記第３のＰ型ＭＯＳＦＥＴのゲートと前記第３のＮ型ＭＯＳＦＥＴのゲートが前記ラッチ回路の前記出力端子に接続されていることを特徴とするものである。
【０００８】
【作用】
本発明の上記の構成によれば、ロジックレベルは入力信号によってのみ制御されるインバータ回路の（β_Ｎ／β_Ｐ）比だけではなく前の状態を記憶したラッチ回路の信号によってのみ制御されるＭＯＳＦＥＴとの総合効果によって決定されので前述したインバータ回路のロジックレベルの制限が解除されることとなり、ロジックレベルの設定の自由度の範囲が増す。またＰ型ＭＯＳＦＥＴを付加した第１の入力回路とＮ型ＭＯＳＦＥＴを付加した第２の入力回路を設けることにより、（β_Ｎ／β_Ｐ）の設定の自由度が増し、設計が容易になると同時にヒステリシス幅を大きく出来る。またラッチ回路を設けたことにより、ヒステリシスを持たせられると同時に過渡状態による不安定さが少なくなる。また（β_Ｎ／β_Ｐ）を無理に極端な値に設定しなくともロジックレベルの値の設定が容易であるので、極端なＭＯＳＦＥＴの形状が不要となり、妥当なチップ面積の回路が実現する。
【０００９】
【発明の実施の形態】
以下、実施例により本発明の詳細を示す。図１は本発明の高ヒステリシス幅入力回路の第１の実施例を示す回路図である。図１において１１はＰ型ＭＯＳＦＥＴであり、ソース電極は正極の電源＋Ｖ_ＤＤに接続されている。１２はＮ型ＭＯＳＦＥＴであり、ソース電極は負極の電源−Ｖ_ＳＳに接続されている。Ｐ型ＭＯＳＦＥＴ１１とＮ型ＭＯＳＦＥＴ１２のそれぞれのゲート電極は互いに接続され、またそれぞれのドレイン電極も互いに接続されインバータ回路１３を構成している。
【００１０】
また１５はＰ型ＭＯＳＦＥＴであり、ソース電極は正極の電源＋Ｖ_ＤＤに接続されている。１６はＮ型ＭＯＳＦＥＴであり、ソース電極は負極の電源−Ｖ_ＳＳに接続されている。Ｐ型ＭＯＳＦＥＴ１５とＮ型ＭＯＳＦＥＴ１６のそれぞれのゲート電極は互いに接続され、またそれぞれのドレイン電極も互いに接続されインバータ回路１７を構成している。２１、２２はＮＡＮＤ回路（非論理積回路）である。
【００１１】
ＮＡＮＤ回路２１の出力はＮＡＮＤ回路２２の第２ゲートに入力し、ＮＡＮＤ回路２２の出力はＮＡＮＤ回路２１の第２ゲートに入力している。また、インバータ回路１３の出力はＮＡＮＤ回路２１の第１ゲートに入力している。２３はインバータ回路である。インバータ回路１７の出力はインバータ回路２３のゲートに入力し、インバータ回路２３の出力はＮＡＮＤ回路２２の第１ゲートに入力している。ＮＡＮＤ回路２１、２２およびインバータ回路２３によって図の破線２０に囲まれたラッチ回路を構成している。ラッチ回路の出力端子１９はＮＡＮＤ回路２１の出力に接続されている。１４はＰ型ＭＯＳＦＥＴであり、ソース電極は正極の電源＋Ｖ_ＤＤに接続され、ドレイン電極はインバータ回路１３の出力に接続され、ゲート電極はＮＡＮＤ回路２１の出力に接続されている。１８はＮ型ＭＯＳＦＥＴであり、ソース電極は負極の電源−Ｖ_ＳＳに接続され、ドレイン電極はインバータ回路１７の出力に接続され、ゲート電極はＮＡＮＤ回路２１の出力に接続されている。インバータ回路１３とインバータ回路１７のそれぞれの入力は互いに接続され、入力回路としての入力信号端子１０となっている。
【００１２】
さて、入力信号端子１０が初め低電位であるとする。このときラッチ回路２０の出力１９は低電位であり、Ｐ型ＭＯＳＦＥＴ１４はオン（ＯＮ）、Ｎ型ＭＯＳＦＥＴ１８はオフ（ＯＦＦ）している。つぎに入力信号１０の電位が除々に高くなっていくと、まずインバータ回路１７の出力が高電位から低電位に変わるがＮＡＮＤ回路２１の出力は低電位であるのでラッチ回路２０としての出力は変化しない。そして更に入力信号１０の電位が高くなって行き、Ｎ型ＭＯＳＦＥＴ１２の駆動能力がＰ型ＭＯＳＦＥＴ１１とＰ型ＭＯＳＦＥＴ１４の駆動能力の合計を上回ったとき、インバータ回路１３の出力は高電位から低電位に変わり、ラッチ回路２０の出力１９は低電位から高電位に変わり、Ｐ型ＭＯＳＦＥＴ１４がオフし、またＮ型ＭＯＳＦＥＴ１８がオンする。この結果、インバータ回路１３とＰ型ＭＯＳＦＥＴ１４から決まるロジックレベルは変化するとともに、インバータ回路１７とＮ型ＭＯＳＦＥＴ１８から決まるロジックレベルも変化する。さて、つぎに入力信号１０の電位が高電位から低電位になっていくと、Ｎ型ＭＯＳＦＥＴ１８がオンしているため、まずインバータ回路１３の出力が低電位から高電位に変わるがＮＡＮＤ回路２２の出力は低電位であるのでラッチ回路２０としての出力は変化しない。そして更に入力信号１０の電位が低くくなって行き、Ｐ型ＭＯＳＦＥＴ１５の駆動能力がＮ型ＭＯＳＦＥＴ１６とＮ型ＭＯＳＦＥＴ１８の駆動能力の合計を上回ったとき、インバータ回路１７の出力は低電位から高電位に変わり、ラッチ回路２０の出力１９は高電位から低電位に変わり、Ｐ型ＭＯＳＦＥＴ１４がオンし、またＮ型ＭＯＳＦＥＴ１８がオフする。この結果、インバータ回路１３とＰ型ＭＯＳＦＥＴ１４から決まるロジックレベルは再度変化するとともに、インバータ回路１７とＮ型ＭＯＳＦＥＴ１８から決まるロジックレベルも再び変化する。このＰ型ＭＯＳＦＥＴ１４とＮ型ＭＯＳＦＥＴ１８のオン、オフによる相違分がヒステリシスを生じる要因である。
【００１３】
さて、Ｐ型ＭＯＳＦＥＴ１１、１４とＮ型ＭＯＳＦＥＴ１２のそれぞれのコンダクタンス定数をβ_Ｐ１、β_Ｐ２、β_Ｎとし、またそれぞれのスレッショルド電圧をＶ_ＴＰ、Ｖ_ＴＰ、Ｖ_ＴＮとし、Ｐ型ＭＯＳＦＥＴ１４がオンしているときの、Ｐ型ＭＯＳＦＥＴ１４とインバータ回路１３によるロジックレベルＶ_ＧＬは
１／２・β_Ｐ１（Ｖ_ＤＤ−Ｖ_ＧＬ−Ｖ_ＴＰ）^２＋１／２・β_Ｐ２（Ｖ_ＤＤ−Ｖ_ＴＰ）^２
＝１／２・β_Ｎ（Ｖ_ＧＬ−Ｖ_ＴＮ）^２
が成立ち、ロックレベルＶ_ＧＬ（Ｖ_ＩＨ）は分かりやすさの観点からまず、Ｖ_ＤＤが低電圧、β_Ｐ１≪β_Ｐ２等の仮定を入れると
Ｖ_ＩＨ≒Ｖ_ＴＮ＋（β_Ｐ２／β_Ｎ）^１／２・（Ｖ_ＤＤ−Ｖ_ＴＰ）
となる。ここで（β_Ｐ２／β_Ｎ）の値を０から無限大まで変化させると
Ｖ_ＴＮ≦Ｖ_ＩＮ≦∞
の電源電位を越えての範囲まで設定できることが解る。また、このとき仮に
（β_Ｐ２／β_Ｎ）^１／２＝（Ｖ_ＤＤ−Ｖ_ＴＮ）／（Ｖ_ＤＤ−Ｖ_ＴＰ）
に設定すると
Ｖ_ＩＨ≒Ｖ_ＤＤ
となり、前述したインバータ回路のＶ_ＩＨの上限が（Ｖ_ＤＤ−Ｖ_ＴＰ）までしかないのに比較して広がったことが解る。また
（β_Ｐ２／β_Ｎ）^１／２＝（Ｖ_ＤＤ−Ｖ_ＴＮ）／（Ｖ_ＤＤ−Ｖ_ＴＰ）
の設定も容易にできるものであり、レイアウトパターンの設計においても自然なものであるので、チップ面積の増大や応答性の低下などの問題を引き起こさないことも解る。
【００１４】
さて、Ｎ型ＭＯＳＦＥＴ１６、１８とＰ型ＭＯＳＦＥＴ１５のそれぞれのコンダクタンス定数をβ_Ｎ１、β_Ｎ２、β_Ｐとし、またそれぞれのスレッショルド電圧をＶ_ＴＮ、Ｖ_ＴＮ、Ｖ_ＴＰとし、Ｎ型ＭＯＳＦＥＴ１８がオンしているときの、Ｎ型ＭＯＳＦＥＴ１８とインバータ回路１７によるロジックレベルＶ_ＧＬは
１／２・β_Ｎ１（Ｖ_ＧＬ−Ｖ_ＴＮ）^２＋１／２・β_Ｎ２（Ｖ_ＤＤ−Ｖ_ＴＮ）^２
＝１／２・β_Ｐ（Ｖ_ＤＤ−Ｖ_ＧＬ−Ｖ_ＴＰ）^２
が成立ち、ロックレベルＶ_ＧＬ（Ｖ_ＩＬ）は分かりやすさの観点からまず、Ｖ_Ｄ _Ｄが低電圧、β_Ｎ１≪β_Ｎ２等の仮定を入れると
Ｖ_ＩＬ≒Ｖ_ＤＤ−Ｖ_ＴＰ−（β_Ｎ２／β_Ｐ）^１／２・（Ｖ_ＤＤ−Ｖ_ＴＮ）
となる。ここで（β_Ｐ２／β_Ｎ）の値を０から無限大まで変化させると
−∞≦Ｖ_ＩＬ≦Ｖ_ＤＤ−Ｖ_ＴＰ
の電源電位を越えての範囲まで設定できることが解る。また、このとき仮に
（β_Ｎ２／β_Ｐ）^１／２＝（Ｖ_ＤＤ−Ｖ_ＴＰ）／（Ｖ_ＤＤ−Ｖ_ＩＮ）
に設定すると
Ｖ_ＩＬ≒０
となり、前述したインバータ回路のＶ_ＩＨの下限がＶ_ＴＮまでしかないのに比較して広がったことが解る。また
（β_Ｎ２／β_Ｐ）^１／２＝（Ｖ_ＤＤ−Ｖ_ＴＰ）／（Ｖ_ＤＤ−Ｖ_ＴＮ）
の設定も容易にできるものであり、レイアウトパターンの設計においても自然なものであるので、チップ面積の増大や応答性の低下などの問題を引き起こさないことも解る。
【００１５】
以上のＶ_ＩＨ，Ｖ_ＩＬをラッチ回路によって使いわければ
−∞≦Ｖ_ＧＬ≦＋∞
まで原理的には設定可能である。そこまで範囲を広げなくとも前述した自然な条件設定によって
０≦Ｖ_ＧＬ≦＋Ｖ_ＤＤ
が容易に可能となる。これは従来のインバータ回路の切り替えによる
Ｖ_ＴＮ≦Ｖ_ＧＬ≦Ｖ_ＤＤ−Ｖ_ＴＰ
に比較すると範囲が大きく広がり、ヒステリシス幅が大きくとれることが解る。またこの効果は低電圧の際に大きい。なお、以上の様子を図示したのが図３である。
【００１６】
さて、図１のラッチ回路は単なる一例であり、別のラッチ回路の例を図２に示す。
【００１７】
また、図１の実施例のとき解り易さのために
β_Ｐ１≪β_Ｐ２やβ_Ｎ１≪β_Ｎ２
の仮定を設けたが、これらの仮定は必ずしも必要はない。
【００１８】
【発明の効果】
以上、述べたように本発明によれば、低電圧においてもヒステリシス幅の大きなヒステリシス入力回路が提供できるという効果がある。
【００１９】
したがって、低電圧においてもノイズに強いヒステリシス入力回路が提供できるという効果がある。
【００２０】
また、Ｐ型ＭＯＳＦＥＴを付加した第１の入力回路とＮ型ＭＯＳＦＥＴを付加した第２の入力回路を設けることにより、Ｖ_ＩＨ、Ｖ_ＩＬの設定が設計上、容易であり、かつ製造上の変動も安定するという効果がある。
【００２１】
また、Ｐ型ＭＯＳＦＥＴを付加した第１の入力回路とＮ型ＭＯＳＦＥＴを付加した第２の入力回路とラッチ回路を設けることにより、過渡状態においても不安定さの少ないヒステリシス回路を提供できるという効果がある。
【００２２】
また、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴの形状比に無理がないので妥当なチップ面積と応答性で具現化できるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の中に用いるラッチ回路の第２の実施例を示す回路図である。
【図３】本発明の回路のヒステリシスを持つ様子を図示した電気特性図である。
【図４】従来の回路のヒステリシスを持つ様子を図示した電気特性図である。
【図５】本発明の回路および従来回路において用いるインバータ回路の構成を示す回路図である。
【図６】従来回路の例を示す回路図である。
【図７】従来回路の例を示す回路図である。
【符号の説明】
１０・・・入力信号端子
１１、１４、１５・・・Ｐ型ＭＯＳＦＥＴ
１２、１６、１８・・・Ｎ型ＭＯＳＦＥＴ
１３、１７、２３・・・インバータ回路
１９・・・出力端子
２０・・・ラッチ回路
２１、２２・・・ＮＡＮＤ回路[0001]
TECHNICAL FIELD OF THE INVENTION
According to the present invention, in a semiconductor integrated circuit device using a MOSFET, an input signal of an input circuit transitions from a high potential to a low potential or from a low potential to a high potential in order to eliminate malfunction and instability due to noise in the input signal. In this case, the present invention relates to a configuration of a circuit for securing a sufficiently large hysteresis width even in the case of a low-voltage power supply in an input circuit having a logic level with hysteresis.
[0002]
[Prior art]
A conventional input circuit having hysteresis constitutes a circuit equivalent to an inverter circuit, is always governed by an input signal, and is a large factor that determines the logic level of the P-type MOSFET conductance constant β _P and the N-type MOSFET Two types of ratios of the conductance constant β _N are provided, and a circuit configuration is employed in which the ratio of the two types β _P and β _N is changed according to the previous state. For example, FIG. 7 shows that two inverter circuits to which an input signal is input are provided, and one of the inverter circuits is turned on (ON) and off (OFF) by a signal storing the previous state, so that the ratio between β _P and β _N is obtained. By changing the change logic level, the logic level was different depending on the previous state. In other words, it was creating hysteresis. FIG. 6 shows another example of a circuit, which is disclosed in Japanese Patent Application Laid-Open No. 58-182914. This circuit also uses a difference in logic level as an inverter circuit due to a difference in β ratio to provide a hysteresis. Was producing.
[0003]
[Problems to be solved by the invention]
The input circuit having the above-mentioned conventional hysteresis is an inverter circuit as an equivalent circuit. The logic level of the inverter circuit is, as shown in FIG. 5, the conductance constants of the P-type MOSFET and the N-type MOSFET are β _P and β _N , respectively. , And the threshold voltages are V _TP and V _TN , respectively. When the power supply voltage V _DD , the reference ground potential 0, and the logic level are V _GL ,
At this time,
_{_{_{1/2 · β P (V DD -V}}} GL -V TP) 2 = 1/2 · β N (V GL -V TN) 2 is holds, lock level _{V GL} is _V GL ₌ _{V DD _{-V TP} + (Β _N / β _P ) ^1/2 · V _TN ｝ / {1+ (β _N / β _P ) ^1/2 ｝
It becomes. Therefore, by changing the shape of the P-type MOSFET and the N-type MOSFET,
Changing (β _N / β _P ) from 0 to infinity changes the logic level.
V _TN ≦ V _GL ≦ V _DD −V _TP
Is limited to the range, the higher _V IH ₌ V DD _{-V TP} when the logic level _{V IH} has (β _N / β _P) of 0
And the lower logic level V _IL is V _IL = V _TN when (β _N / β _P ) is infinite.
It is. Therefore, the hysteresis width V _WHL is V _WHL = V _DD -V _TP -V _TN
It becomes. However, since (β _N / β _P ) cannot be set to 0 or infinity in practice, the hysteresis width is actually smaller than this. Therefore, when the power supply voltage _VDD becomes a low voltage, for example, about 1.5 V, _VTP and _VTN are about 0.5 V to about 0.7 V, so that the hysteresis width becomes very small, and the original purpose is not achieved. FIG. 4 shows this state. Therefore, the conventional input circuit having hysteresis has a problem that the hysteresis width cannot be increased at a low voltage.
[0004]
In addition, it is necessary to change the shapes of the P-type MOSFET and the N-type MOSFET unnaturally in order to change (β _N / β _P ). There was a problem that it decreased.
[0005]
Therefore, the present invention solves such a problem, and an object of the present invention is to provide an input circuit having a relatively large hysteresis width even at a low voltage.
[0006]
It is another object of the present invention to provide a circuit capable of realizing an input circuit having a relatively large hysteresis width with an appropriate chip area.
[0007]
[Means for Solving the Problems]
In order to solve the above problems and achieve the object of the present invention, the inventions according to claims 1 to 3 are configured as follows.
That is, the invention according to claim 1 is a high hysteresis width input circuit of a semiconductor integrated circuit device using an insulated gate field effect transistor (hereinafter abbreviated as MOSFET).
A first P-type MOSFET whose source electrode is connected to a positive first power supply and a first N-type MOSFET whose source electrode is connected to a negative second power supply; A first inverter circuit having a configuration in which a gate electrode of each of the MOSFET and the first N-type MOSFET is connected to each other, and each of the drain electrodes is also connected to each other;
A second P-type MOSFET whose source electrode is connected to the first power supply, and a second N-type MOSFET whose source electrode is connected to the second power supply; A second inverter circuit having a configuration in which each gate electrode of the second N-type MOSFET is connected to each other and each drain electrode is also connected to each other;
A third P-type MOSFET having a source electrode connected to the first power supply and a drain electrode connected to a drain electrode of the first P-type MOSFET of the first inverter circuit;
A third N-type MOSFET having a source electrode connected to the second power supply and a drain electrode connected to a drain electrode of the second N-type MOSFET of the second inverter circuit;
A latch circuit having a first input terminal, a second input terminal, and an output terminal;
Have
The input of the first inverter is connected to the input of the second inverter, the drain of the third P-type MOSFET is connected to the first input of the latch circuit, and the input of the third N-type MOSFET is A drain is connected to the second input of the latch circuit, and a gate of the third P-type MOSFET and a gate of the third N-type MOSFET are connected to the output terminal of the latch circuit. It is assumed that.
According to a second aspect of the present invention, in a high hysteresis width input circuit of a semiconductor integrated circuit device using an insulated gate field effect transistor (hereinafter abbreviated as MOSFET),
A first P-type MOSFET whose source electrode is connected to a positive first power supply and a first N-type MOSFET whose source electrode is connected to a negative second power supply; A first inverter circuit having a configuration in which a gate electrode of each of the MOSFET and the first N-type MOSFET is connected to each other, and each of the drain electrodes is also connected to each other;
A second P-type MOSFET whose source electrode is connected to the first power supply, and a second N-type MOSFET whose source electrode is connected to the second power supply; A second inverter circuit having a configuration in which each gate electrode of the second N-type MOSFET is connected to each other and each drain electrode is also connected to each other;
A third P-type MOSFET having a source electrode connected to the first power supply and a drain electrode connected to a drain electrode of the first P-type MOSFET of the first inverter circuit;
A third N-type MOSFET having a source electrode connected to the second power supply and a drain electrode connected to a drain electrode of the second N-type MOSFET of the second inverter circuit;
A latch circuit including a first NAND circuit, a second NAND circuit, and a third inverter, wherein a first input terminal of the latch circuit is connected to one input terminal of the first NAND circuit; An output of the second NAND circuit is connected to another input terminal of the first NAND circuit, and a second input terminal of the latch circuit is connected to one of the second NAND circuits via a third inverter. The output terminal of the first NAND circuit is connected to another input terminal of the second NAND circuit, and the output terminal of the first NAND circuit is connected to the output terminal of the latch circuit. A certain latch circuit;
Have
The input of the first inverter is connected to the input of the second inverter, the drain of the third P-type MOSFET is connected to the first input terminal of the latch circuit, and the input of the third N-type MOSFET is A drain is connected to the second input terminal of the latch circuit, and a gate of the third P-type MOSFET and a gate of the third N-type MOSFET are connected to the output terminal of the latch circuit. It is a feature.
According to a third aspect of the present invention, in a high hysteresis width input circuit of a semiconductor integrated circuit device using an insulated gate field effect transistor (hereinafter abbreviated as MOSFET),
A first P-type MOSFET whose source electrode is connected to a positive first power supply and a first N-type MOSFET whose source electrode is connected to a negative second power supply; A first inverter circuit having a configuration in which a gate electrode of each of the MOSFET and the first N-type MOSFET is connected to each other, and each of the drain electrodes is also connected to each other;
A second P-type MOSFET whose source electrode is connected to the first power supply, and a second N-type MOSFET whose source electrode is connected to the second power supply; A second inverter circuit having a configuration in which each gate electrode of the second N-type MOSFET is connected to each other and each drain electrode is also connected to each other;
A third P-type MOSFET having a source electrode connected to the first power supply and a drain electrode connected to a drain electrode of the first P-type MOSFET of the first inverter circuit;
A third N-type MOSFET having a source electrode connected to the second power supply and a drain electrode connected to a drain electrode of the second N-type MOSFET of the second inverter circuit;
A latch circuit comprising a first NOR circuit, a second NOR circuit, and a third inverter, wherein a first input terminal of the latch circuit is connected to one of the first NOR circuits via a third inverter. An output terminal of the second NOR circuit is connected to another input terminal of the first NOR circuit, and the second input terminal of the latch circuit is connected to an input terminal of the second NOR circuit. An output terminal of the first NOR circuit is connected to another input terminal of the second NOR circuit, and an output terminal of the second NOR circuit is connected to an output terminal of the latch circuit. Said latch circuit,
Have
The input of the first inverter is connected to the input of the second inverter, the drain of the third P-type MOSFET is connected to the first input terminal of the latch circuit, and the input of the third N-type MOSFET is A drain is connected to a second input terminal of the latch circuit, and a gate of the third P-type MOSFET and a gate of the third N-type MOSFET are connected to the output terminal of the latch circuit. It is assumed that.
[0008]
[Action]
According to the above configuration of the present invention, the MOSFET whose logic level is controlled not only by the (β _N / β _P ) ratio of the inverter circuit controlled only by the input signal but also by the signal of the latch circuit storing the previous state. Therefore, the limitation of the logic level of the inverter circuit described above is released, and the range of freedom in setting the logic level is increased. Also, by providing a first input circuit to which a P-type MOSFET is added and a second input circuit to which an N-type MOSFET is added, the degree of freedom of setting (β _N / β _P ) is increased, and the design becomes easy, and The hysteresis width can be increased. Also, the provision of the latch circuit can provide hysteresis and reduce instability due to a transient state. Further, since it is easy to set a logic level value without forcibly setting (β _N / β _P ) to an extreme value, an extreme MOSFET shape is not required, and a circuit with an appropriate chip area is realized.
[0009]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, the present invention will be described in detail with reference to examples. FIG. 1 is a circuit diagram showing a first embodiment of a high hysteresis width input circuit according to the present invention. In FIG. 1, reference numeral 11 denotes a P-type MOSFET, and a source electrode is connected to a positive power supply + _VDD . 12 is an N-type MOSFET, the source electrode is connected to the power supply _{-V SS} of the negative electrode. The respective gate electrodes of the P-type MOSFET 11 and the N-type MOSFET 12 are connected to each other, and the respective drain electrodes are also connected to each other to form an inverter circuit 13.
[0010]
Reference numeral 15 denotes a P-type MOSFET whose source electrode is connected to a positive power supply + _VDD . 16 is an N-type MOSFET, the source electrode is connected to the power supply _{-V SS} of the negative electrode. The gate electrodes of the P-type MOSFET 15 and the N-type MOSFET 16 are connected to each other, and the respective drain electrodes are also connected to each other to form an inverter circuit 17. Reference numerals 21 and 22 denote NAND circuits (non-AND circuits).
[0011]
The output of the NAND circuit 21 is input to a second gate of the NAND circuit 22, and the output of the NAND circuit 22 is input to the second gate of the NAND circuit 21. The output of the inverter circuit 13 is input to the first gate of the NAND circuit 21. 23 is an inverter circuit. The output of the inverter circuit 17 is input to the gate of the inverter circuit 23, and the output of the inverter circuit 23 is input to the first gate of the NAND circuit 22. The NAND circuits 21 and 22 and the inverter circuit 23 constitute a latch circuit surrounded by a broken line 20 in the figure. The output terminal 19 of the latch circuit is connected to the output of the NAND circuit 21. Reference numeral 14 denotes a P-type MOSFET. The source electrode is connected to the positive power supply + _VDD , the drain electrode is connected to the output of the inverter circuit 13, and the gate electrode is connected to the output of the NAND circuit 21. 18 is an N-type MOSFET, a source electrode connected to the power supply _{-V SS} of the negative electrode, the drain electrode is connected to the output of the inverter circuit 17, the gate electrode is connected to the output of the NAND circuit 21. The respective inputs of the inverter circuit 13 and the inverter circuit 17 are connected to each other to form an input signal terminal 10 as an input circuit.
[0012]
Now, it is assumed that the input signal terminal 10 is initially at a low potential. At this time, the output 19 of the latch circuit 20 is at a low potential, the P-type MOSFET 14 is on (ON), and the N-type MOSFET 18 is off (OFF). Next, when the potential of the input signal 10 gradually increases, first, the output of the inverter circuit 17 changes from a high potential to a low potential, but the output of the NAND circuit 21 is at a low potential, so that the output of the latch circuit 20 changes. do not do. When the potential of the input signal 10 further increases and the driving capability of the N-type MOSFET 12 exceeds the sum of the driving capabilities of the P-type MOSFET 11 and the P-type MOSFET 14, the output of the inverter circuit 13 changes from the high potential to the low potential. The output 19 of the latch circuit 20 changes from the low potential to the high potential, the P-type MOSFET 14 turns off, and the N-type MOSFET 18 turns on. As a result, the logic level determined by the inverter circuit 13 and the P-type MOSFET 14 changes, and the logic level determined by the inverter circuit 17 and the N-type MOSFET 18 also changes. Next, when the potential of the input signal 10 changes from the high potential to the low potential, the output of the inverter circuit 13 first changes from the low potential to the high potential because the N-type MOSFET 18 is on. Since the output is at a low potential, the output of the latch circuit 20 does not change. When the potential of the input signal 10 further decreases and the driving capability of the P-type MOSFET 15 exceeds the sum of the driving capabilities of the N-type MOSFET 16 and the N-type MOSFET 18, the output of the inverter circuit 17 changes from a low potential to a high potential. The output 19 of the latch circuit 20 changes from a high potential to a low potential, and the P-type MOSFET 14 turns on and the N-type MOSFET 18 turns off. As a result, the logic level determined by the inverter circuit 13 and the P-type MOSFET 14 changes again, and the logic level determined by the inverter circuit 17 and the N-type MOSFET 18 changes again. The difference between the ON and OFF states of the P-type MOSFET 14 and the N-type MOSFET 18 is a factor that causes hysteresis.
[0013]
Now, the conductance constants of the P-type MOSFETs 11 and 14 and the N-type MOSFET 12 are β _P1 , β _P2 and β _N, and their threshold voltages are V _TP , V _TP and V _TN , and the P-type MOSFET 14 is turned on. when you are, P type MOSFET14 and logic level by the inverter circuit 13 _{V GL} is _{_{_{1/2 · β P1 (V DD -V}}} GL -V TP) 2 +1/2 · β P2 (V DD -V TP) 2
= 1/2 · β _N (V _GL −V _TN ) ²
Is holds, lock level _{_V} GL _{_(V IH)} is first in terms of _{clarity, V DD} undervoltage, beta _P1 Taking «Beta _P2 assumptions such as _{_{V IH ≒ V TN + (β}} P2 / β N ) ^1/2 · (V _DD −V _TP )
It becomes. Here, when the value of (β _P2 / β _N ) is changed from 0 to infinity, V _TN ≦ V _IN ≦ ∞
It can be seen that it can be set up to a range exceeding the power supply potential of At this time if _{_{^{(β P2 / β N) 1/2}}} = (V DD -V TN) / (V DD -V TP)
When set to _VIH ≒ _VDD
Thus, it can be seen that the upper limit of _VIH of the inverter circuit described above is widened as compared with the case where the upper limit is only up to ( _VDD - _VTP ). The _{_{^{(β P2 / β N) 1/2}}} = (V DD -V TN) / (V DD -V TP)
Can be easily set, and the design of the layout pattern is natural. Therefore, it can be understood that problems such as an increase in chip area and a decrease in responsiveness are not caused.
[0014]
Now, the conductance constants of the N-type MOSFETs 16 and 18 and the P-type MOSFET 15 are β _N1 , β _N2 and β _P , the threshold voltages are V _TN , V _TN and V _TP , and the N-type MOSFET 18 is turned on. , The logic level V _GL by the N-type MOSFET 18 and the inverter circuit 17 is １／ · β _N1 (V _GL −V _TN ) ² + 1/2 · β _N2 (V _DD −V _TN ) ²
= 1/2 · β _P (V _DD -V _GL -V _TP ) ²
Is holds, lock level _{_V} GL _{_(V IL)} is first in terms of _{clarity, V} _{D D} undervoltage, β _N1 «β add assumptions _N2 etc. When _{_{_{V IL ≒ V DD -V TP -}}} (β _{_{^{_{N2 / β P) 1/2 · (}}}} V DD -V TN)
It becomes. Here the value of (β _P2 / β _N) from 0 to alter to infinity _{_{_{-∞ ≦ V IL ≦ V DD -V}}} TP
It can be seen that it can be set up to a range exceeding the power supply potential of In addition, at this time if _{_{^{(β N2 / β P) 1/2}}} = (V DD -V TP) / (V DD -V IN)
If set to V _IL ＩＬ0
Next, it can be seen that the lower limit of the V _IH inverter circuit described above is spread as compared to only up to V _TN. The _{_{^{(β N2 / β P) 1/2}}} = (V DD -V TP) / (V DD -V TN)
Can be easily set, and the design of the layout pattern is natural. Therefore, it can be understood that problems such as an increase in chip area and a decrease in responsiveness are not caused.
[0015]
If the above V _IH and V _IL are properly used by the latch circuit, −∞ ≦ V _GL ≦ + ∞
In principle, it can be set. Even if the range is not extended so far, 0 ≦ V _GL ≦ + V _DD by the natural condition setting described above.
Can be easily performed. This is because V _TN ≦ V _GL ≦ V _DD −V _TP by switching the conventional inverter circuit.
It can be seen that the range is greatly expanded as compared with, and the hysteresis width can be widened. This effect is significant at low voltages. FIG. 3 illustrates the above state.
[0016]
The latch circuit shown in FIG. 1 is merely an example, and another example of the latch circuit is shown in FIG.
[0017]
In the embodiment of FIG. 1, β _P1 ≪β _P2 or β _N1 ≪β _N2 for easy understanding.
However, these assumptions are not always necessary.
[0018]
【The invention's effect】
As described above, according to the present invention, there is an effect that a hysteresis input circuit having a large hysteresis width can be provided even at a low voltage.
[0019]
Therefore, there is an effect that a hysteresis input circuit resistant to noise can be provided even at a low voltage.
[0020]
Further, by providing the second input circuit obtained by adding the first input circuit and the N-type MOSFET by adding a P-type _MOSFET, V the _IH, setting the _{V IL} is the design, is easy, and manufacturing variations Also has the effect of stabilizing.
[0021]
Further, by providing the first input circuit to which the P-type MOSFET is added, the second input circuit to which the N-type MOSFET is added, and the latch circuit, it is possible to provide a hysteresis circuit with less instability even in a transient state. is there.
[0022]
In addition, since the shape ratio between the P-type MOSFET and the N-type MOSFET is reasonable, there is an effect that it can be realized with an appropriate chip area and responsiveness.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a first embodiment of the present invention.
FIG. 2 is a circuit diagram showing a second embodiment of the latch circuit used in the present invention.
FIG. 3 is an electrical characteristic diagram illustrating a state of the circuit of the present invention having hysteresis.
FIG. 4 is an electrical characteristic diagram illustrating a state of a conventional circuit having hysteresis.
FIG. 5 is a circuit diagram showing a configuration of an inverter circuit used in the circuit of the present invention and a conventional circuit.
FIG. 6 is a circuit diagram showing an example of a conventional circuit.
FIG. 7 is a circuit diagram showing an example of a conventional circuit.
[Explanation of symbols]
10 ... input signal terminals 11, 14, 15 ... P-type MOSFET
12, 16, 18 ... N-type MOSFET
13, 17, 23 ... Inverter circuit 19 ... Output terminal 20 ... Latch circuit 21, 22 ... NAND circuit

Claims

絶縁ゲート電界効果型トランジスタを用いた半導体集積回路装置の高ヒステリシス幅入力回路において、
ソース電極が正極の第１の電源に接続された第１のＰ型ＭＯＳＦＥＴとソース電極が負極の第２の電源に接続された第１のＮ型ＭＯＳＦＥＴとからなり、かつ前記第１のＰ型ＭＯＳＦＥＴと前記第１のＮ型ＭＯＳＦＥＴのそれぞれのゲート電極は互いに接続され、かつそれぞれのドレイン電極も互いに接続された構成による第１のインバータ回路と、
ソース電極が前記第１の電源に接続された第２のＰ型ＭＯＳＦＥＴとソース電極が前記第２の電源に接続された第２のＮ型ＭＯＳＦＥＴとからなり、かつ前記第２のＰ型ＭＯＳＦＥＴと前記第２のＮ型ＭＯＳＦＥＴのそれぞれのゲート電極は互いに接続され、かつそれぞれのドレイン電極も互いに接続された構成による第２のインバータ回路と、
ソース電極が前記第１の電源に接続され、ドレイン電極は前記第１のインバータ回路の前記第１のＰ型ＭＯＳＦＥＴのドレイン電極に接続された第３のＰ型ＭＯＳＦＥＴと、
ソース電極が前記第２の電源に接続され、ドレイン電極は前記第２のインバータ回路の前記第２のＮ型ＭＯＳＦＥＴのドレイン電極に接続された第３のＮ型ＭＯＳＦＥＴと、
第１の入力端子と第２の入力端子と出力端子を備えるラッチ回路とを、
有し、
前記第1のインバータの入力が前記第2のインバータの入力に接続され、前記第３のＰ型ＭＯＳＦＥＴのドレインが前記ラッチ回路の前記第１の入力に接続され、前記第３のＮ型ＭＯＳＦＥＴのドレインが前記ラッチ回路の前記第２の入力に接続され、前記第３のＰ型ＭＯＳＦＥＴのゲートと前記第３のＮ型ＭＯＳＦＥＴのゲートが前記ラッチ回路の前記出力端子に接続されていることを特徴とする高ヒステリシス幅入力回路。In a high hysteresis width input circuit of a semiconductor integrated circuit device using an insulated gate field effect transistor,
A first P-type MOSFET whose source electrode is connected to a positive first power supply and a first N-type MOSFET whose source electrode is connected to a negative second power supply; A first inverter circuit having a configuration in which a gate electrode of each of the MOSFET and the first N-type MOSFET is connected to each other, and each of the drain electrodes is also connected to each other;
A second P-type MOSFET whose source electrode is connected to the first power supply, and a second N-type MOSFET whose source electrode is connected to the second power supply; A second inverter circuit having a configuration in which each gate electrode of the second N-type MOSFET is connected to each other and each drain electrode is also connected to each other;
A third P-type MOSFET having a source electrode connected to the first power supply and a drain electrode connected to a drain electrode of the first P-type MOSFET of the first inverter circuit;
A third N-type MOSFET having a source electrode connected to the second power supply and a drain electrode connected to a drain electrode of the second N-type MOSFET of the second inverter circuit;
A latch circuit having a first input terminal, a second input terminal, and an output terminal;
Have
The input of the first inverter is connected to the input of the second inverter, the drain of the third P-type MOSFET is connected to the first input of the latch circuit, and the input of the third N-type MOSFET is A drain is connected to the second input of the latch circuit, and a gate of the third P-type MOSFET and a gate of the third N-type MOSFET are connected to the output terminal of the latch circuit. High hysteresis width input circuit.

絶縁ゲート電界効果型トランジスタを用いた半導体集積回路装置の高ヒステリシス幅入力回路において、
ソース電極が正極の第１の電源に接続された第１のＰ型ＭＯＳＦＥＴとソース電極が負極の第２の電源に接続された第１のＮ型ＭＯＳＦＥＴとからなり、かつ前記第１のＰ型ＭＯＳＦＥＴと前記第１のＮ型ＭＯＳＦＥＴのそれぞれのゲート電極は互いに接続され、かつそれぞれのドレイン電極も互いに接続された構成による第１のインバータ回路と、
ソース電極が前記第１の電源に接続された第２のＰ型ＭＯＳＦＥＴとソース電極が前記第２の電源に接続された第２のＮ型ＭＯＳＦＥＴとからなり、かつ前記第２のＰ型ＭＯＳＦＥＴと前記第２のＮ型ＭＯＳＦＥＴのそれぞれのゲート電極は互いに接続され、かつそれぞれのドレイン電極も互いに接続された構成による第２のインバータ回路と、
ソース電極が前記第１の電源に接続され、ドレイン電極は前記第１のインバータ回路の前記第１のＰ型ＭＯＳＦＥＴのドレイン電極に接続された第３のＰ型ＭＯＳＦＥＴと、
ソース電極が前記第２の電源に接続され、ドレイン電極は前記第２のインバータ回路の前記第２のＮ型ＭＯＳＦＥＴのドレイン電極に接続された第３のＮ型ＭＯＳＦＥＴと、
第１のＮＡＮＤ回路と第２のＮＡＮＤ回路と第３のインバータからなるラッチ回路であって、前記ラッチ回路の第１の入力端子が前記第１のＮＡＮＤ回路の一つの入力端子に接続され、前記第２のＮＡＮＤ回路の出力が前記第１のＮＡＮＤ回路の他のひとつの入力端子に接続され、前記ラッチ回路の第２の入力端子が第３のインバータを介して前記第２のＮＡＮＤ回路のひとつの入力端子に接続され、前記第１のＮＡＮＤ回路の出力が前記第２のＮＡＮＤ回路の他のひとつの入力端子に接続され、前記第１のＮＡＮＤ回路の出力端子が前記ラッチ回路の出力端子である前記ラッチ回路とを、
有し、
前記第1のインバータの入力が前記第2のインバータの入力に接続され、前記第３のＰ型ＭＯＳＦＥＴのドレインが前記ラッチ回路の第１の入力端子に接続され、前記第３のＮ型ＭＯＳＦＥＴのドレインが前記ラッチ回路の前記第２の入力端子に接続され、前記第３のＰ型ＭＯＳＦＥＴのゲートと前記第３のＮ型ＭＯＳＦＥＴのゲートが前記ラッチ回路の前記出力端子に接続されていることを特徴とする高ヒステリシス幅入力回路。In a high hysteresis width input circuit of a semiconductor integrated circuit device using an insulated gate field effect transistor,
A first P-type MOSFET whose source electrode is connected to a positive first power supply and a first N-type MOSFET whose source electrode is connected to a negative second power supply; A first inverter circuit having a configuration in which a gate electrode of each of the MOSFET and the first N-type MOSFET is connected to each other, and each of the drain electrodes is also connected to each other;
A second P-type MOSFET whose source electrode is connected to the first power supply, and a second N-type MOSFET whose source electrode is connected to the second power supply; A second inverter circuit having a configuration in which each gate electrode of the second N-type MOSFET is connected to each other and each drain electrode is also connected to each other;
A third P-type MOSFET having a source electrode connected to the first power supply and a drain electrode connected to a drain electrode of the first P-type MOSFET of the first inverter circuit;
A third N-type MOSFET having a source electrode connected to the second power supply and a drain electrode connected to a drain electrode of the second N-type MOSFET of the second inverter circuit;
A latch circuit including a first NAND circuit, a second NAND circuit, and a third inverter, wherein a first input terminal of the latch circuit is connected to one input terminal of the first NAND circuit; An output of the second NAND circuit is connected to another input terminal of the first NAND circuit, and a second input terminal of the latch circuit is connected to one of the second NAND circuits via a third inverter. The output terminal of the first NAND circuit is connected to another input terminal of the second NAND circuit, and the output terminal of the first NAND circuit is connected to the output terminal of the latch circuit. A certain latch circuit;
Have
The input of the first inverter is connected to the input of the second inverter, the drain of the third P-type MOSFET is connected to the first input terminal of the latch circuit, and the input of the third N-type MOSFET is A drain is connected to the second input terminal of the latch circuit, and a gate of the third P-type MOSFET and a gate of the third N-type MOSFET are connected to the output terminal of the latch circuit. Characteristic high hysteresis width input circuit.

絶縁ゲート電界効果型トランジスタを用いた半導体集積回路装置の高ヒステリシス幅入力回路において、
ソース電極が正極の第１の電源に接続された第１のＰ型ＭＯＳＦＥＴとソース電極が負極の第２の電源に接続された第１のＮ型ＭＯＳＦＥＴとからなり、かつ前記第１のＰ型ＭＯＳＦＥＴと前記第１のＮ型ＭＯＳＦＥＴのそれぞれのゲート電極は互いに接続され、かつそれぞれのドレイン電極も互いに接続された構成による第１のインバータ回路と、
ソース電極が前記第１の電源に接続された第２のＰ型ＭＯＳＦＥＴとソース電極が前記第２の電源に接続された第２のＮ型ＭＯＳＦＥＴとからなり、かつ前記第２のＰ型ＭＯＳＦＥＴと前記第２のＮ型ＭＯＳＦＥＴのそれぞれのゲート電極は互いに接続され、かつそれぞれのドレイン電極も互いに接続された構成による第２のインバータ回路と、
ソース電極が前記第１の電源に接続され、ドレイン電極は前記第１のインバータ回路の前記第１のＰ型ＭＯＳＦＥＴのドレイン電極に接続された第３のＰ型ＭＯＳＦＥＴと、
ソース電極が前記第２の電源に接続され、ドレイン電極は前記第２のインバータ回路の前記第２のＮ型ＭＯＳＦＥＴのドレイン電極に接続された第３のＮ型ＭＯＳＦＥＴと、
第１のＮＯＲ回路と第２のＮＯＲ回路と第３のインバータからなるラッチ回路であって、前記ラッチ回路の第１の入力端子が第３のインバータを介して前記第１のＮＯＲ回路の一つの入力端子に接続され、前記第２のＮＯＲ回路の出力が前記第１のＮＯＲ回路の他のひとつの入力端子に接続され、前記ラッチ回路の前記第２の入力端子が前記第２のＮＯＲ回路のひとつの入力端子に接続され、前記第１のＮＯＲ回路の出力が前記第２のＮＯＲ回路の他のひとつの入力端子に接続され、前記第２のＮＯＲ回路の出力端子が前記ラッチ回路の出力端子である前記ラッチ回路とを、
有し、
前記第1のインバータの入力が前記第2のインバータの入力に接続され、前記第３のＰ型ＭＯＳＦＥＴのドレインが前記ラッチ回路の第１の入力端子に接続され、前記第３のＮ型ＭＯＳＦＥＴのドレインが前記ラッチ回路の第２の入力端子に接続され、前記第３のＰ型ＭＯＳＦＥＴのゲートと前記第３のＮ型ＭＯＳＦＥＴのゲートが前記ラッチ回路の前記出力端子に接続されていることを特徴とする高ヒステリシス幅入力回路。In a high hysteresis width input circuit of a semiconductor integrated circuit device using an insulated gate field effect transistor,
A first P-type MOSFET whose source electrode is connected to a positive first power supply and a first N-type MOSFET whose source electrode is connected to a negative second power supply; A first inverter circuit having a configuration in which a gate electrode of each of the MOSFET and the first N-type MOSFET is connected to each other, and each of the drain electrodes is also connected to each other;
A second P-type MOSFET whose source electrode is connected to the first power supply, and a second N-type MOSFET whose source electrode is connected to the second power supply; A second inverter circuit having a configuration in which each gate electrode of the second N-type MOSFET is connected to each other and each drain electrode is also connected to each other;
A third P-type MOSFET having a source electrode connected to the first power supply and a drain electrode connected to a drain electrode of the first P-type MOSFET of the first inverter circuit;
A third N-type MOSFET having a source electrode connected to the second power supply and a drain electrode connected to a drain electrode of the second N-type MOSFET of the second inverter circuit;
A latch circuit comprising a first NOR circuit, a second NOR circuit, and a third inverter, wherein a first input terminal of the latch circuit is connected to one of the first NOR circuits via a third inverter. An output terminal of the second NOR circuit is connected to another input terminal of the first NOR circuit, and the second input terminal of the latch circuit is connected to an input terminal of the second NOR circuit. An output terminal of the first NOR circuit is connected to another input terminal of the second NOR circuit, and an output terminal of the second NOR circuit is connected to an output terminal of the latch circuit. Said latch circuit,
Have
The input of the first inverter is connected to the input of the second inverter, the drain of the third P-type MOSFET is connected to the first input terminal of the latch circuit, and the input of the third N-type MOSFET is A drain is connected to a second input terminal of the latch circuit, and a gate of the third P-type MOSFET and a gate of the third N-type MOSFET are connected to the output terminal of the latch circuit. High hysteresis width input circuit.