JP3549433B2 - 表示制御用半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、表示制御用半導体装置に関し、特に液晶表示装置に文字，図形等を表示するための液晶駆動装置に与えるビットマップ化された表示データを生成する表示制御用半導体装置に関する。
【０００２】
【従来の技術】
図１５に、従来の文字等の表示に必要な装置の構成ブロック図を示す。
一般に、文字等を表示する液晶表示装置１０１、文字等の表示を制御する液晶駆動装置１０２、フォントデータを文字ごとに格納したフォントデータ格納用ＲＯＭ１０４、表示すべきフォントデータを一時的に格納しておくフォントデータ一時格納用ＲＡＭ１０３、及びＣＰＵ１０５等から構成される。
【０００３】
従来において、文字データを表示する場合の動作を以下に説明する。
まず、ＣＰＵ１０５が、表示する文字コードを指定するための動作をする。この文字コードは必要に応じてプログラム処理によって生成される場合や、予めＲＡＭ，ＲＯＭ等のメモリに格納されている場合がある。一般に文字コードは、各文字ごとに規定されており、日本語ではシフトＪＩＳコードやＪＩＳコードとして規定されている。
【０００４】
ＣＰＵ１０５は、特別のソフトウェアを利用して、指定された文字コードに対応するフォントデータが格納されているフォントデータ格納ＲＯＭ１０４内の文字格納アドレスを計算する。ここで文字格納アドレスを文字コードから計算するためには、図２３，図２４に示された「文字コード・文字格納アドレス変換テーブル」を使用する。たとえば、ＪＩＳコードの一番小さい文字コードは１６進数で「２１２０」であるが、フォントデータ格納用ＲＯＭ１０４の一番小さいアドレスは「０」であり、この「２１２０」から「０」への変換を行えるように両データの対応づけが上記変換テーブルに記述されている。
【０００５】
図１６に、フォントデータ格納用ＲＯＭ１０４の入力端子と出力端子を示す。この場合は、入力端子にアドレス（Ａ０〜Ａ１７）が入力されると、これに対応するフォントデータが、出力端子（Ｄ０〜Ｄ１５）に出力されることを示している。
【０００６】
図１７に、１６ドットサイズの文字フォントデータの格納例の説明図を示す。ここでは「漢」という文字を１６×１６ドットのサイズで示している。
図２３，図２４に、図１６に示したフォントデータ格納用ＲＯＭ１０４の場合の文字コード・文字格納アドレス変換テーブルを示す。
ＣＰＵ１０５が、計算したフォントデータ格納アドレスをフォントデータ格納用ＲＯＭ１０４に与えると、ＣＰＵ１０５は、フォントデータ格納用ＲＯＭ１０４から出力されるフォントデータを読み出し、フォントデータ一時格納用ＲＡＭ１０３にそのフォントデータを格納する。
【０００７】
ＣＰＵ１０５は以上の処理を繰り返し、液晶画面上に表示する一画面分の文字データをすべてフォントデータ一時格納用ＲＡＭ１０３に格納する。この後、ＣＰＵ１０５は、フォントデータ一時格納用ＲＡＭ１０３に格納されたデータを液晶駆動装置１０２に転送すると共に、表示装置１０１上の表示位置等を与える。これらのデータが転送された液晶駆動装置１０２は、液晶表示装置１０１に転送された文字コードの文字を表示する処理を行う。図２０は、以上の従来の文字表示処理のフローチャート（Ｓ１０１〜Ｓ１０７）を示したものである。
【０００８】
【発明が解決しようとする課題】
以上のように、従来は指定された文字コードに対する文字の表示を行っていたが、液晶駆動装置１０２の入力バス幅とフォントデータのサイズの組み合わせによっては、フォントデータ格納ＲＯＭに格納されているフォントデータを直接液晶駆動装置１０２に与えることができないため、一旦、フォントデータ格納ＲＯＭ内のフォントデータを一時格納用ＲＡＭ１０３に展開し、この展開した後のデータを液晶駆動装置１０２に与えるという処理が必要であった。しかも、これらの一連の処理はほとんどすべてＣＰＵが行っていた。この処理内容の詳細を以下に説明する。
【０００９】
図１８に、フォントデータ格納用ＲＯＭ１０４内の１２ドットサイズの文字フォントのデータ格納の説明図を示す。
液晶に表示する文字列が「漢字」という２文字からなる場合、その文字コードは、ＪＩＳコードで「３４４１」、「３Ｂ７Ａ」で与えられる。また、シフトＪＩＳコードでは「８ＡＢＦ」、「８Ｅ９Ａ」で与えられる。
【００１０】
ＣＰＵ１０５は、この文字コードから図２３または図２４に示した文字コード・文字格納アドレス変換テーブルを参照してフォントデータ格納用ＲＯＭ１０４の文字格納アドレスを求める。
【００１１】
今、この文字列の最初の文字「漢」について考える。図２５に、文字「漢」についての液晶駆動装置１０２に内蔵されている表示ＲＡＭと、実際に液晶表示装置１０１に表示される画面の状態との関係の説明図を示す。
図２５に示すように、液晶表示装置１０１の画面の表示と、液晶駆動回路１０２に内蔵されている表示ＲＡＭの内容とは１対１に対応しており、表示ＲＡＭに書き込まれたデータどおりの表示が液晶表示装置１０１の画面上に行われることになる。
【００１２】
ここで、液晶駆動回路１０２に内蔵されている表示ＲＡＭのアドレスは、入力データの幅が８ビットの場合、１アドレスあたり８ビット構成である。たとえば、Ｘ方向の書込み単位は８ビットであり、８ビットのデータをこの表示ＲＡＭに与えて実際のデータを書き込む。したがって、液晶駆動装置のデータ入力幅が８ビットの場合、ＣＰＵ１０５は、液晶画面のＸ方向に２回、Ｙ方向に１２回、液晶駆動回路１０２に文字データの入力を行う必要がある。このような文字データの入力を行った結果、図２２に示すように「漢」の文字が、液晶画面に表示されることになる。
【００１３】
次に、図１９に２番目の文字である「字」の１２ドットサイズの文字フォントのデータの格納例の説明図を示す。この２番目の文字である「字」を１番目の文字「漢」の右横に表示する場合、その表示結果は図２６に示すように、２つの文字間に５ドット分の空間（図２６の領域ａの部分）が空いてしまう。
すなわち、文字データそのものは１２ドットサイズの文字であるが、文字送り幅は液晶駆動装置１０２への入力データのビット幅等によって制限されることになる。
【００１４】
そこで、従来は、一旦文字データを前記したようにフォントデータ一時格納用ＲＡＭに格納して、液晶駆動装置のデータ入力幅に関係なく文字送り幅を決定し、ＣＰＵ１０５が一時格納用ＲＡＭの中でビット位置の調整等の処理を行っていた。
【００１５】
また、フォントデータは、文字単位に液晶駆動装置１０２に送られるのではなく、画素データ（すなわちドットごとのデータ）として送られていた。すなわち、液晶表示装置に文字を表示させるためには、ＣＰＵ１０５は与えられた文字コードからフォントデータ格納アドレスを計算し、求められたアドレスをフォントデータ格納用ＲＯＭ１０４に与えて、対応するアドレスの文字データを一文字ごとに一時格納用ＲＡＭ１０３に転送し、一画面分のデータがすべて一時格納用ＲＡＭに転送完了された後、この一時格納用ＲＡＭから液晶駆動装置へデータの転送を行う必要があった。
【００１６】
しかし、これら一連の表示処理をすべてＣＰＵが実行するのは、ＣＰＵにとって過大な負荷であり、液晶画面への表示処理を実行中は、表示処理以外の処理の実行に遅延を生じる等の問題があった。また、上記の一連の表示処理はすべてソフトウェァで実行されるため、非常に複雑な処理となっていた。
【００１７】
また、同一画面上に複数の異なるフォントサイズの文字を表示させるなど視覚的に見やすくなるなどの付加情報を追加する処理を行う場合があるが、この場合には、さらに複雑な処理が必要となり、ＣＰＵがフォントデータ格納用ＲＯＭ１０４や一時格納用ＲＡＭ１０３等にアクセスする回数は、同一サイズのフォントを処理する場合に比べて非常に多くなり、ＣＰＵへの負荷が非常に大きい。
【００１８】
一方、フォントデータ格納用ＲＯＭ１０４において、前記したように、図１８及び図１９に示すような形式で１２ドットサイズの文字データが格納されているが、通常無駄な領域が存在する。
【００１９】
フォント格納用ＲＯＭ１０４のデータ出力のバス幅は、汎用性を持たせるため図１６に示すように１６ビット幅が通常用いられるが、図１８の領域ａの部分は、無駄な格納領域となっている。このような無駄が生じるのは、８ビット幅のバス幅でも同様であり、一般にバス幅が８の倍数である限り、無駄な格納領域が存在する。
また、文字コードから各文字の格納先の先頭アドレスを簡単に計算できるようにするため、図１８に示すように、下方の４ドット分の領域ｂの部分が無駄な格納領域となる。これは、従来は、図２１のような処理フローによって文字データをフォントデータ格納用ＲＯＭ１０４から出力するようにしているからである。
【００２０】
以下に、従来における図２１に示したアドレス計算及び文字データの出力処理の詳細について説明する。
ここで、図２３に示した文字コード・文字格納アドレス変換テーブルより求められる文字格納アドレスを「文字アドレス−１」と呼ぶ。この文字アドレス−１は、図１８におけるＡ４〜Ａ１７のアドレスに対応する。
また、すべての文字で共通するアドレスを「スキャンアドレス」と呼ぶ。このスキャンアドレスは、図２１のＡ０〜Ａ３のアドレスに対応する。
【００２１】
「文字アドレス−１」は次のようにして生成される（ステップＳ１１１，Ｓ１１２）。文字コードとしてＪＩＳコードが用いられている場合、「漢」という文字のＪＩＳコードは１６進数で「３４４１」であるが、このＪＩＳコードの第１バイトは１６進数で「３４」であり、第２バイトは１６進数で「４１」である。
この場合は、ＪＩＳコードの第１バイトが１６進数の「３０」から「４１」の間にあるため、図２３に示した変換テーブルのうち、（１）−（ｂ）のテーブルを用いる。ところで第１バイトの「３４」は、７ビット２進数では「０１１０１００」であるが、これは、ｂ１６＝ｂ１５＝ｂ１３＝１，ｂ１７＝ｂ１４＝ｂ１２＝ｂ１１＝０を意味する。
【００２２】
一方、図２３の（１）−（ｂ）の変換テーブルによると、ｂ１７＝Ａ１５，ｂ１４＝Ａ１４，ｂ１３＝Ａ１３，ｂ１２＝Ａ１２，ｂ１１＝Ａ１１となっている。したがって、この変換テーブルによると、Ａ１５＝０，Ａ１４＝０，Ａ１３＝１，Ａ１２＝０，Ａ１１＝０となる。
【００２３】
同様に、第２バイトの「４１」は、７ビット２進数で「１０００００１」、すなわちｂ２７＝ｂ２１＝１，ｂ２６＝ｂ２５＝ｂ２４＝ｂ２３＝ｂ２２＝０である。一方、変換テーブル（１）−（ｂ）によると、ｂ２７＝Ａ１０，ｂ２６＝Ａ９，ｂ２５＝Ａ８，ｂ２４＝Ａ７，ｂ２３＝Ａ６，ｂ２２＝Ａ５，ｂ２１＝Ａ４であるので、Ａ１０＝１，Ａ９＝０，Ａ８＝０，Ａ７＝０，Ａ６＝０，Ａ５＝０，Ａ４＝１となる。
【００２４】
また、変換テーブル（１）−（ｂ）では、Ａ１７＝Ａ１６＝０となっているので、文字アドレス−１は、２進数でＡ１７〜Ａ４＝（０，０，０，０，１，０，０，１，０，０，０，０，０，１）で表され、１６進数では２４１となる（ステップＳ１１３，Ｓ１１４）。この文字アドレス−１がフォントデータ格納用ＲＯＭ１０４に与えられ、スキャンアドレスを順次インクリメントすると、順次文字データがフォントデータ格納用ＲＯＭ１０４の出力端子（Ｄ０〜Ｄ１５）から出力される（ステップＳ１１５，Ｓ１１６，Ｓ１１７）。
【００２５】
図１８の「漢」という文字データの場合は、Ａ１７〜Ａ４で示される文字アドレス−１とスキャンアドレス（Ａ０〜Ａ３）の組合せによって表わされるアドレスは１６進数で「２４１０」，「２４１１」，「２４１２」，……「２４１Ｆ」となるが、このアドレスが「２４１０」から順次フォントデータ格納用ＲＯＭ１０４に入力されるごとに、出力端子Ｄ０〜Ｄ１５に文字データのビットデータが出力されることになる。
【００２６】
具体的には、アドレス「２４１０」が入力されると、（Ａ３，Ａ２，Ａ１，Ａ０）＝（０，０，０，０）であるから、図１８の１列目に相当するデータ（Ｄ０〜Ｄ１５）として００００が出力される。アドレス「２４１１」が入力されると、（Ａ３，Ａ２，Ａ１，Ａ０）＝（０，０，０，１）であるから、２列目に相当するデータ（Ｄ０〜Ｄ１５）として４２２０が出力される。アドレス「２４１２」が入力されると、（Ａ３，Ａ２，Ａ１，Ａ０）＝（０，０，１，０）であるから、３列目に相当するデータ（Ｄ０〜Ｄ１５）２７Ｆ０が出力される。以下、同様にして「漢」という文字データのビットデータが順次出力される。
【００２７】
このように、図１８に示した１２ドットサイズの文字フォントは、実際には１文字あたりのデータは、１６ドットサイズの文字フォントより少ないデータ量であるが、アドレス空間は文字アドレス−１とスキャンアドレスとから定められる１６ビットで表わされるため、フォントデータ格納用ＲＯＭ１０４に記憶されるデータ量は、１６ドットサイズの文字フォントと同等のデータ量を記憶する必要があった。
【００２８】
たとえば、１２ドットサイズの文字フォントでは、１文字あたり、１２×１２＝１４４ビットのデータ量であるのに対し、１６ドットサイズの文字フォントでは１文字あたり１６×１６＝２５６ビットのデータ量が必要となる。
したがって、フォントデータ格納用ＲＯＭ１０４に１２ドットサイズのフォントを格納する場合であっても、１６ドットサイズのフォントを格納するのと同じだけの記憶領域が必要となり、フォントデータ格納用ＲＯＭ１０４のチップサイズが大きいものとなっていた。
【００２９】
また、図１５に示すように、ＣＰＵ１０５と液晶駆動装置１０２との接続の他に、これらとフォントデータ格納用ＲＯＭ１０４及びフォントデータ一時格納用ＲＡＭ１０３との接続が必要となるが、それぞれの入出力端子数が多く、これらの接続には多数のアドレス、データ配線が必要となり、これらのチップを実装する面積を広くとる必要があった。すなわち、図１５に示す構成では、装置全体の小型化を図ることは困難であった。
【００３０】
この発明は、以上のような事情を考慮してなされたものであり、画面表示処理のためのＣＰＵの負荷の低減、表示速度の高速化、表示システム構成の小型化及び表示処理のプログラムの簡略化を図ることのできる半導体装置を提供することを課題とする。
【００３１】
【課題を解決するための手段】
この発明は、文字コード、表示位置情報及び文字サイズ情報を含む表示情報を受信する入力部と、受信された前記文字コードと文字サイズ情報とを利用して所定の変換規則により、その文字コードに対応する第１のアドレス群を生成する第１アドレス生成部と、前記第１のアドレス群によって特定される領域に前記文字データに対応するフォントデータを予め記憶し、前記第１のアドレス群が与えられるとその第１のアドレス群によって特定される領域に記憶されたフォントデータを出力するフォントデータ格納部と、受信された前記表示位置情報を利用して、前記フォントデータ格納部から出力されたフォントデータを展開すべき位置を表した第２のアドレス群を生成する第２アドレス生成部と、前記フォントデータ格納部から出力されたフォントデータを、前記第２アドレス生成部で生成された第２のアドレス群で示された領域に展開し一時記憶するフォントデータ展開部と、フォントデータ展開部に記憶されたフォントデータを、外部の表示駆動装置に出力する出力部とを備え、前記入力部に受信される表示情報は、文字コード、表示位置情報及び文字サイズ情報を識別する識別子が付与されたコマンド情報であることを特徴とする表示制御用半導体装置を提供するものである。
これによれば、画面表示処理のためのＣＰＵの負荷を低減でき、表示に必要な回路構成の小型化及び表示処理プログラムの簡略化を図ることができる。
【００３２】
【発明の実施の形態】
この発明において、前記入力部に受信される表示情報は、文字コード、表示位置情報及び文字サイズ情報を識別する識別子が付与されたコマンド情報である。
また、前記第１アドレス生成部によって生成される第１のアドレス群は、フォントデータ格納部に格納されたフォントデータの先頭アドレスとそれに続く前記文字サイズ情報に相当する個数のアドレスとからなり、前記先頭アドレスは、文字コードを前記所定の変換規則により変換した変換コード値と前記文字サイズ情報との積で求められるように構成される。
【００３３】
さらに前記第１アドレス生成部は、先頭アドレスから、その先頭アドレスに文字サイズ情報に相当する数を加算したアドレスまで順次インクリメントして、アドレスを生成する第１のシリアルカウンタを備えてもよい。
また、この発明において、前記入力部に受信される複数の表示情報は、その表示情報の先頭を示すスタートコマンドと、複数の文字コード、各文字コードの表示位置情報及び各文字コードの文字サイズ情報を内容とする文字コマンドと、その表示情報の終了を示すエンドコマンドとから構成される。
【００３４】
ここで、前記第２アドレス生成部によって生成される第２のアドレス群は、受信された表示位置情報から得られる先頭アドレスと、先頭アドレスに続いて、前記入力部に受信された前記文字コマンドに含まれる文字コードの数に相当する個数のアドレスとからなり、前記第２アドレス生成部が、先頭アドレスから、その先頭アドレスに文字コードの数に相当する数を加算したアドレスまで順次インクリメントして、アドレスを生成する第２のシリアルカウンタを備えてもよい。
【００３５】
さらに、前記フォントデータ展開部は複数のＲＡＭから構成され、前記第２アドレス生成部が、フォントデータを前記フォントデータ展開部に対して書込みまたは読み出しをする際に、前記第２のシリアルカウンタがインクリメントによって生成したアドレスを、順次前記複数のＲＡＭごとに振り分けて所定のタイミングで各ＲＡＭに出力するＲＡＭアドレス変換部を備えてもよい。
また、この発明は、前記フォントデータ展開部が複数のＲＡＭから構成され、前記フォントデータ格納部から出力されたフォントデータが、時分割的に分離されて、複数のＲＡＭに書き込まれかつ読み出されるようにしてもよい。
【００３６】
さらに、この発明は、ＣＰＵと、前記表示制御用半導体装置と、液晶駆動装置とからなり、前記ＣＰＵが表示用半導体装置に前記表示情報を与え、前記表示用半導体装置の出力部が、液晶駆動装置に前記フォントデータを与えることを特徴とする表示制御装置を提供するものである。
【００３７】
この発明の表示制御用半導体装置は、前記した第１アドレス生成部等の各機能ブロックを内蔵した１つのチップで実現される。また各機能ブロックの内部処理は、ＣＰＵが介在することはなく、主として、ハードウェアロジックによって実現される。
【００３８】
入力部は、主としてＣＰＵとの間で所定の信号の入出力を制御するための制御ロジックを有する。ＣＰＵとこの半導体装置とは、いくつかの信号線からなるいわゆるバス配線によって接続される。
たとえば、ＣＰＵと半導体装置間のバス配線に含まれる信号としては、いわゆるデータ線（Ｄ０〜Ｄ７），ＦＭＡ信号，ＦＭＲＴ信号，ＦＭＣＳ信号，ＦＭＢＵＳＹ信号，ＲＥＳＢ信号，ＣＳＢ信号，ＲＳ信号，ＷＲＢ信号，ＲＤＢ信号等である。これらの信号の具体的内容については、後述する。
【００３９】
また、フォントデータ格納部は、予め規定されたフォントデータを格納するため、不揮発性のメモリであるＲＯＭで構成することが好ましい。フォントデータ展開部は、受信した表示情報に対応したフォントデータをその内部で表示位置を特定して展開するための領域を含むものであるので、書込み及び読出しが可能なＲＡＭを用いることが好ましい。
【００４０】
以下、図面に示す実施の形態に基づいてこの発明を詳述する。なお、これによってこの発明が限定されるものではない。
図１に、この発明の表示制御用の半導体装置の機能ブロック図を示す。また、図２に、この発明において、液晶表示装置に表示を行うための装置構成のブロック図を示す。
【００４１】
図２において、ＣＰＵ１０５、液晶表示装置１０１、液晶駆動装置１０２（以下、液晶ドライバーと呼ぶ）は、図１５と同様のものであるが、半導体装置１００がＣＰＵ１０５と液晶ドライバー１０２との間に接続される点がこの発明の特徴である。
【００４２】
図１において、この発明の半導体装置１００は、フォントデータ格納ＲＯＭ１４、フォントデータ展開用ＲＡＭ（１５−１，１５−２）の他、これらのＲＯＭ、ＲＡＭに対するアドレス指定及びデータの読み書きを行うためのいくつかの制御回路から構成される。
入力回路１１は、入力部に相当し、ＣＰＵ１０５から送られてくるコマンド、文字コード等の制御信号を受信して、そのコマンドの内容及び文字コードの識別をするものであり、タイミング調整回路１１−１、コマンド識別回路１１−２、液晶ドライバーコントロール識別回路１１−３、液晶ドライバー用データ出力回路１１−４から構成される。
【００４３】
ここで、コマンド識別回路１１−２は、文字コードの識別を行い、ＲＯＭアドレス生成回路１２に文字コードを出力し、ＲＡＭアドレス生成回路１３に液晶表示座標データを出力する。液晶ドライバーコントロール識別回路１１−３は、液晶ドイラバー１０２へデータ出力回路１６を経由して直接制御信号を送るものである。タイミング調整回路１１−１は、タイミング生成回路１７にタイミング生成命令を出すものである。
【００４４】
ＲＯＭアドレス生成回路１２は、前記第１アドレス生成部に相当し、入力回路１１から与えられた文字コードから所定の変換規則（図６，図７参照）により、フォントデータ格納ＲＯＭ１４の先頭アドレスを生成する漢字コードアドレス変換回路１２−１を備える。また、先頭アドレスの生成後、与えられた文字サイズの数までアドレスを順次カウントアップ（インクリメント）し、与えられた文字コード全部のＲＯＭアドレスを順次出力するシリアルカウンタ１２−２を備える。このシリアルカウンタ１２−２は、前記第１のシリアルカウンタに相当する。
【００４５】
フォントデータ格納ＲＯＭ１４は、各文字について所定サイズのフォントデータが格納されたＲＯＭであるが、ここでは、出力ビット数を１２ビットとし、１２ドットと８ドットサイズのデータが格納されているものとする。また、このＲＯＭには、ＲＯＭアドレス生成回路１２で生成されたアドレスに対応して、各文字のフォントデータが効率よく格納される。
【００４６】
ＲＯＭデータラッチ回路１８は、フォントデータ格納ＲＯＭ１４から出力された１２ビットのＲＯＭデータをラッチし、チップ選択回路２０に対して１ビットずつ出力する回路である。ここで、ＲＯＭデータをラッチしている間に、フォントデータ格納ＲＯＭ１４からは次のアドレスのＲＯＭデータの読み出しが行われる。
【００４７】
外字データ・ＲＯＭデータ選択回路１９は、ＣＰＵから与えられる外字データあるいはＲＯＭデータラッチ回路１８から与えられるＲＯＭデータのいずれかを選択する回路であり、文字コードで規定されていない外字、すなわちフォントデータ格納ＲＯＭ１４にない文字等がＣＰＵから直接入力された場合に、その外字データをチップ選択回路２０に出力する回路である。
【００４８】
ＲＡＭアドレス生成回路１３は、前記第２アドレス生成部に相当し、入力回路１１から与えられる表示座標からフォントデータ展開用ＲＡＭ１５−１，１５−２に対してデータの読み出し書き込みを行うための読み出しアドレスまたは書き込みアドレスを生成し、チップ選択回路２０に与えるものである。
また、ＲＡＭアドレス生成回路１３は、文字全体をフォントデータ展開用ＲＡＭ１５−１，１５−２に対して読み出し書き込みを行うために、自動的に順次アドレスのカウントアップ（インクリメント）を行う。アドレスのカウントアップは、ＲＡＭアドレス出力シリアルカウンタ１３−３が行う。このカウンタ１３−３は、前記第２のシリアルカウンタに相当する。
【００４９】
書き込みＸＹ座標アドレス変換回路１３−１と読み出しＸＹ座標アドレス変換回路１３−２とは、フォントデータ展開用ＲＡＭ１５−１，１５−２が複数ある場合に、与えられた表示座標をもとに生成されたアドレスを各フォントデータ展開用ＲＡＭ１５−１，１５−２ごとに振り分けるためのものである。
【００５０】
ＲＡＭアドレスラッチ回路をその内部に備えたチップ選択回路２０は、２つのフォントデータ展開用ＲＡＭ１５−１，１５−２のどちらか一方を選択し、ＲＡＭアドレス生成回路１３から与えられたアドレスを、前記ＲＯＭデータとのタイミングをとりながらＲＡＭ１５−１又は１５−２へ出力する回路である。ここで、ＲＡＭアドレス生成回路１３から与えられたアドレスを２つのＲＡＭ１５−１，１５−２に振り分ける必要があるので、一旦このアドレスはラッチされる。ラッチしている間に、ＲＡＭアドレス生成回路１３は、次のアドレスを生成する。
【００５１】
ＲＡＭデータラッチ回路２１は、ＲＡＭ１５−１及び１５−２から読み出されたデータを、チップ選択回路２０を経由してラッチするものである。
ここで、ＲＡＭ１５−１，１５−２から読み出されたデータが４ビットデータである場合には、ラッチされた後、８ビットデータとして組み立てられ、データ出力回路１６へ出力される。また、データをラッチしている間に、次のアドレスに対応する４ビットデータがＲＡＭ１５−１，１５−２から読み出される。
【００５２】
液晶ドライバー用コントロール信号生成回路２２は、液晶ドライバー１０４へ各種データや制御信号を出力する際に、液晶ドライバーへの書き込みのタイミングを知らせる書き込みタイミング信号を生成する回路である。
データ出力回路１６は、ＲＡＭ１５−１，１５−２から読み出されたデータを液晶ドライバー１０２へ出力する回路である。また、ＣＰＵから与えられた液晶ドライバーの制御信号や、液晶ドライバー用コントロール信号生成回路２２によって生成された書込みタイミング信号も液晶ドライバー１０２へ出力される。
【００５３】
フォントデータ展開用ＲＡＭ１５−１，１５−２は、フォントデータ格納ＲＯＭ１４に格納されている文字データを表示するために、表示すべき１ブロックの文字データを、ＲＡＭアドレス生成回路によって指定されたアドレスに、一時的に格納するものである。
【００５４】
ここで、１ブロックの文字データとは、１つの文字あるいは複数の文字からなる文字データを意味する。また、フォントデータ展開用ＲＡＭ１５−１，１５−２に格納されたデータの１ビットに、液晶表示装置の画面の１ドットが対応する。タイミング生成回路１７は、与えられたタイミング生成命令をもとに、各機能ブロック１２，１３，１４，１５−１，１５−２等へタイミング信号を与えるものである。
【００５５】
ＣＰＵ１０５は、以上のような構成を持つ半導体装置１００に、文字コード、文字サイズ、表示位置のデータからなるコマンドデータを与えるだけでよく、表示のための特別な処理はすべて半導体装置１００内部で実行され、文字コードに対応するフォントデータが生成されて液晶ドライバー１０２へ与えられる。
【００５６】
以下、この発明の半導体装置１００の各機能ブロックの具体的構成及び動作を説明する。ここで、液晶表示装置１０１の画面サイズを１２８ドット（Ｘ方向）×６４ドット（Ｙ方向）とし、利用されるフォントデータは１２ドットと８ドットとし、フォントデータ格納ＲＯＭ１４には、各文字の１２ドットサイズのフォントデータと８ドットサイズのフォントデータとが格納されているものとする。
【００５７】
図９に、この発明の半導体装置の入出力端子の説明図を示す。ここで、（１）〜（５）に示す５つの端子（Ｄ０〜Ｄ７，ＦＭＡ，ＦＭＲＴ，ＦＭＣＳ，ＦＭＢＵＳＹ）がこの半導体装置特有の端子であり、ＲＥＳＢ，ＣＳＢ，ＲＳ，ＷＲＢ，ＲＤＢの各端子は液晶ドライバー１０４を駆動するのに必要な端子である。図９の（１）〜（１０）の端子は、主としてＣＰＵ１０５と接続され、一部の端子は液晶ドライバー１０４とも接続される。なお、ＶＣＣ，ＧＮＤは通常のＬＳＩと同様に、それぞれ電源端子、接地端子である。
【００５８】
図９の（１）の端子Ｄ０〜Ｄ７は、液晶ドライバー１０４にデータを出力する端子であり、ＣＰＵ１０５から与えられた文字コードやコマンドデータが入出力される端子である。
（２）の端子ＦＭＡは、ＣＰＵ１０５からこの半導体装置１００にデータを送る場合と、ＣＰＵ１０５から液晶ドライバー１０４に直接データを送る場合との切りかえを行うための端子である。たとえば、ＦＭＡ端子をＬレベル“０”として、（６）〜（１０）の端子に必要な信号を与えれば、ＣＰＵ１０５から液晶ドライバー１０４を直接駆動することができる。
【００５９】
（３）の端子ＦＭＲＴは、ＣＰＵ１０５からこの半導体装置１００にデータ及びコマンドを入力するためのラッチタイミング信号端子である。
（４）の端子ＦＭＣＳは、ＣＰＵ１０５からの入力端子であり、この半導体装置を動作状態にするか、スタンバイ状態にするかの切替え用の端子である。（５）の端子ＦＭＢＵＳＹは、この半導体装置１００が信号入力可能な状態であるかをＣＰＵ等の外部装置へ通知するための出力端子である。
【００６０】
図１０に、この発明の半導体装置１００に入力されるコマンドデータ（以下入力コマンドという）の一実施例の説明図を示す。
ここでは、入力コマンドは７つの種類からなるが、その内容は液晶表示装置に表示する文字コード、その表示位置（アドレス）及び文字サイズ等のデータである。
【００６１】
また、図１０においては、１つの入力コマンドは原則８ビットからなるものであり、８ビットの入出力端子Ｄ０〜Ｄ７において、Ｄ４からＤ７の上位４ビットは各入力コマンドの識別子、すなわち、コマンド番号を指定するものであり、Ｄ０からＤ３の下位４ビットは、入力コマンドのデータ内容そのものを表わす。ただし、８ビットの入力コマンドの直後に、さらにデータ内容が続く場合もある。たとえば、コマンド番号が“０”のものは、Ｄ７＝Ｄ６＝Ｄ５＝Ｄ４＝０であり、Ｄ３からＤ０によって液晶表示装置の画面の表示位置のＸ方向のアドレスの下位４ビットを示している。
【００６２】
また、液晶表示画面のＸ軸方向が１２８ドットの場合、１ドットごとにＸ方向のアドレスを指定するために全部で７ビットのデータ（０〜７ＦＨ）が必要となる。そこで、コマンド番号“１”の入力コマンドは、残りの上位４ビットのＸ方向のアドレスを指定するものである。
同様にコマンド番号“２”の入力コマンドはＹ方向のアドレスの下位４ビット、コマンド番号“３”の入力コマンドはＹ方向のアドレスの上位４ビットを指定するものである。
【００６３】
また、コマンド番号“４”の入力コマンドは、表示する漢字コードを指定するものであり、３バイト長のデータであるが、１バイト目でフォントサイズ、白黒反転設定、Ｘ方向への字送り（インクリメント）設定を指定すると共に、２バイト目と３バイト目のデータによって、漢字コード（Ｋ０〜Ｋ１５）を指定している。
コマンド番号“５”の入力コマンドはＹ方向への字送り（インクリメント）設定であり、コマンド番号“６”の入力コマンドはコマンド入力の始まりと終了の指定をするものである。ただし、入力コマンドはこの７つに限るものではなく、設計仕様により、種々のコマンド入力体系を定義することができる。
【００６４】
また、図１０では、入力コマンドの種類を４ビット（Ｄ４〜Ｄ７）で区別しているので、最大１６コのものしか定義できないが、これに限るものではなく、４ビット以外で区別してもよく、より多くの入力コマンドを定義したい場合は、５ビット以上のビット数を用いて区別してもよい。
【００６５】
さて、ある文字を表示する場合には、これらの入力コマンドを用いて、ＣＰＵ１０５が、液晶表示画面に表示する表示位置（アドレス）、文字コード、フォントサイズ、文字送りサイズ等の表示に必要な情報を半導体装置１００に与える。入力コマンドは、液晶ドライバー１０２の動作タイミングとは無関係に、ＣＰＵ１０５から半導体装置１００に与えられるＦＭＲＴ信号に同期して、連続的に半導体装置１００に入力される。
【００６６】
図３に、この発明の半導体装置に入力されるＦＭＲＴ信号及びＦＭＡ信号と、入力コマンドのタイミングチャードを示す。
図３（ａ）では、複数の文字データからなる１ブロックの入力コマンドが入力される前にＦＭＡ信号をＨレベルにし、入力コマンドの入力が終了した後にＦＭＡ信号をＬレベルにする実施例を示している。
【００６７】
また１ブロックの入力コマンドは、ＳＴＡＲＴコマンド（図１０のコマンド番号“６”）で始まり、その後、複数個の文字コード等を指定する文字コマンドが続き、ＥＮＤコマンド（図１０のコマンド番号“６”）で終了する。
この１ブロックの入力コマンドの入力が終了した後の期間は、ＣＰＵ１０５自体は表示に関する処理は行う必要のない期間であり、表示に関していわゆるＣＰＵ無負荷期間となる。したがって、このＣＰＵ無負荷期間では、ＣＰＵは、表示以外の処理を実行することが可能となり、表示のためのＣＰＵの負荷を軽減できる。
【００６８】
また、図３（ａ）には、１ブロックの入力コマンドを入力する前に、液晶ドライバー１０２の初期設定をするタイミングを記載しているが、ここでは、ＦＭＡ信号を“Ｌ”にして、ＣＰＵ１０５が半導体装置１００を介して液晶ドライバー１０２を直接初期設定していることを示している。すなわち、このタイミングで与えられる液晶ドライバー用のコマンドは、半導体装置で何等解析されずに、液晶ドライバー１０２へ与えられる。
【００６９】
図３（ｂ）は、１ブロックの入力コマンドと、ＦＭＲＴ信号とのタイミング関係を示しているが、ＦＭＲＴ信号がＨレベルとなっている間に、各入力コマンドが半導体装置１００に取り込まれることを意味する。
このように入力コマンドが取り込まれることにより、図３（ｂ）に示すように、Ｙ方向字送り指定、Ｘ方向アドレスの上位ビットと下位ビット、Ｙ方向アドレスの上位ビットと下位ビット、複数個の文字コード等が半導体装置１００に入力され、まず、入力回路１１にバッファリングされる。
【００７０】
図４に、この発明の半導体装置の詳細な内部動作のタイミングチャートを示す。
図３（ｂ）のタイミングにより入力回路１１に取り込まれた各データは、所定のタイミングで、ＲＯＭアドレス生成回路１２とＲＡＭアドレス生成回路１３に送られる。たとえば、文字コードのデータ（漢字コードなど）は、図４のａに示すタイミングで、ＲＯＭアドレス生成回路１２に転送され、Ｘ方向アドレス、Ｙ方向アドレスは図４のｅに示すタイミングでＲＡＭアドレス生成回路１３に転送される。
ＲＯＭアドレス生成回路１２は、転送されてきた文字コードのデータからフォントデータ格納アドレス（ＲＯＭアドレス）を生成した後、図４のｂに示すタイミングでこのＲＯＭアドレスをフォントデータ格納ＲＯＭ１４に出力する。
【００７１】
次に、ＲＯＭアドレスを受けたフォントデータ格納ＲＯＭ１４は、そのアドレスに対応するフォントデータを読み出して、ＲＯＭデータとしてフォントデータ展開用ＲＡＭ１５−１，１５−２へ出力する（図４のｃ及びｄ）。たとえば、１２ドットサイズのフォントデータを出力する場合は、一回のデータ出力操作で、１２ドット分のフォントデータ（ＲＯＭデータ）を出力する。
【００７２】
一方、図４のｅで、ＲＡＭアドレス生成回路１３へ転送されたＸ方向及びＹ方向のアドレスのデータは、ＲＡＭアドレス生成回路１３によってフォントデータ展開用ＲＡＭアドレスに変換され、ＲＡＭアドレスとして図４のｆのタイミングでチップ選択回路２０へ出力される。
このＲＡＭアドレスは、チップ選択回路２０によって図４のｇのタイミングで取り込まれた後、フォントデータ展開用ＲＡＭ１５−１及び１５−２に対するＲＡＭアドレスに分離される（図４のｇから、ｈとｉに分離する）。
このとき、フォントデータ展開用ＲＡＭ１５−１には図４のｈに示すように奇数番目のビットのＲＡＭアドレスが送られ、フォントデータ展開用ＲＡＭ１５−２には、図４のｉに示すように偶数番目のビットのＲＡＭアドレスが送られる。
【００７３】
このようにフォントデータ展開用ＲＡＭ１５−１及び１５−２に対して、図４のｄのタイミングで与えられたＲＯＭデータが、図４のｈ及びｉのタイミングでフォントデータ展開用ＲＡＭ１５−１及び１５−２にそれぞれ与えられたＲＡＭアドレスに書き込まれる。
このとき、１２ドット分のＲＯＭデータは、６ドットごとに分離され、１２ドットのＲＯＭデータのうち奇数番目のドットのデータは図４のＪのタイミングでフォントデータ展開用ＲＡＭ１５−１の図４のｈで示されたＲＡＭアドレスに書き込まれ、偶数番目のドットのデータは、図４のｋのタイミングでフォントデータ展開用ＲＡＭ１５−２の図４のｉで示されたＲＡＭアドレスに書き込まれる。
【００７４】
このように、ＲＡＭ１５−１，１５−２に書き込むアドレスを振り分け、読み出したフォントデータを２つに分けて書き込むようにすることにより、フォントデータ（ＲＯＭデータ）の展開用ＲＡＭへの書込み及び読み出し速度に余裕ができる。
【００７５】
また、図１において、フォントデータ展開用ＲＡＭ１５−１，１５−２の出力ビット数は、１ビット出力とする。これは、表示画面のＸ−Ｙ座標のどの位置にも文字を表示するようにするためである。
【００７６】
図４のＬは、フォントデータ展開用ＲＡＭ１５−１及び１５−２に対するライトイネーブル信号であり、Ｌレベルの時書込み可能状態であり、Ｈレベルの時読み出し可能状態を示している。
以上のようにして、一ブロック分の文字コードに対するフォントデータがフォントデータ展開用ＲＡＭ１５−１，１５−２に書き込まれた後、最後に図３で示したＥＮＤコマンドが入力回路１１を経由してＲＡＭアドレス生成回路１３に入力されると、図４のｍのタイミングでＲＡＭ読み出しアドレスが出力される。
【００７７】
このＲＡＭ読み出しアドレスは、チップ選択回路２０を経由してフォントデータ展開用ＲＡＭ１５−１，１５−２に与えられ、そのアドレスに相当するデータがフォントデータ展開用ＲＡＭ１５−１，１５−２から、ＲＡＭデータラッチ回路２１を経由してデータ出力回路１６へ出力される（図４のｎ参照）。
この後、データ出力回路１６は、液晶ドライバー１０２に対して、データ書込みに必要なタイミング制御信号とフォントデータを順次出力する。液晶ドライバー１０２がフォントデータを取り込んだ後の処理は従来と同様である。
【００７８】
次に、図５に、フォントデータ格納ＲＯＭ１４の一実施例の内部構成の概略説明図を示す。
図５は、１２ドットサイズのフォントを格納している場合を示している。ここで、１つのアドレスに対しては、１２ビットのデータが対応しており、１つの文字は１２×１２ドットで構成される。したがって、このような内部構成については、前記した図２３に示した変換テーブルを用いることはできない。
【００７９】
そこで、この発明では、図６又は図７に示すような、文字コード格納アドレス変換テーブルと変換式を用いて、与えられた文字コードからフォントデータ格納ＲＯＭ１４のフォントデータ格納先頭アドレスを求める。さらに、文字サイズ分だけこの先頭アドレスをインクリメントすることにより、順次文字コードに対応するフォントデータの格納アドレスを生成することができる。
又、ＪＩＳ、シフトＪＩＳ以外の文字コードも本発明の変換テーブルと変換式の様な考え方で格納は可能である。さらに、図６、図７に示すような変換テーブルは、他にも様々なテーブルが考えられ、変換テーブルと変換式を使用するのであれば、特に図６、図７以外のものでもよい。
【００８０】
以下に、この発明において、ＪＩＳコードに対応した漢字コードの格納例について説明する。
図１４は、この発明の「漢」という文字の漢字コードの格納例の説明図を示している。前記したように、「漢」という文字のＪＩＳコードは１６進数で「３４４１」である。
このとき、図６のＪＩＳコード変換テーブルの（１）−（ａ）−▲２▼によれば、ＪＩＳコード「３４４１」はｂ２１＝１，ｂ２２＝０，ｂ２３＝０，ｂ２４＝０，ｂ２５＝０，ｂ２６＝０，ｂ２７＝１，ｂ１１＝０，ｂ１２＝０，ｂ１３＝１，ｂ１４＝０，ｂ１５＝１，ｂ１６＝１，ｂ１７＝０となる。
【００８１】
ここで、ｂ２１＝ＨＢ１，ｂ２２＝ＨＢ２，ｂ２３＝ＨＢ３，ｂ２４＝ＨＢ４，ｂ２５＝ＨＢ５，ｂ２６＝ＨＢ６，ｂ２７＝ＨＢ７，ｂ１１＝ＨＢ８，ｂ１２＝ＨＢ９，ｂ１３＝ＨＢ１０，ｂ１４＝ＨＢ１１，ｂ１７＝ＨＢ１２であるので、変換コード値は１６進数で２４１となる。
【００８２】
また、図６の（１）−（ｂ）のアドレス変換式により、フォントデータ格納ＲＯＭアドレスの先頭は２４１×１２＝Ｂ４Ｃとなる。ここで、１２は１０進数であり、格納すべきフォントデータのドットサイズである。フォントデータ格納ＲＯＭ１４の中で、ここで求められたアドレスＢ４Ｃを先頭とする領域に、ＪＩＳコード「３４４１」のフォントデータが格納される。
【００８３】
また逆に、格納されたフォントデータを読みだす場合は、与えられた文字コードと文字サイズにこの図６の変換テーブルを適用することにより、フォントデータ格納ＲＯＭ１４の中のその文字コードの先頭アドレスを求めればよい。
図８に、この発明におけるフォントデータの読み出しのフローチャートを示す。この処理は、ＲＯＭアドレス生成回路１２及びフォントデータ格納ＲＯＭ１４との間で実行される。
【００８４】
まず、表示する文字コードとその文字サイズ情報が、入力回路１１から与えられる（ステップＳ１）。そして文字コードと文字サイズに対して、図６又は図７の変換テーブルに示された変換規則を適用して、フォントデータ格納先頭アドレスを計算し、アドレス値を決定する（ステップＳ２，Ｓ３）。
【００８５】
次に、ＲＯＭアドレス生成回路１２からこの先頭アドレス値がＲＯＭアドレスとしてフォントデータ格納ＲＯＭ１４に出力される（ステップＳ４）。この後は、ＲＯＭアドレス生成回路１２は、シリアルカウンタ１２−２によってフォント格納先頭アドレスをインクリメントする（ステップＳ５）。そして、このインクリメントされたアドレス値はＲＯＭアドレスとしてフォントデータ格納ＲＯＭ１４に出力される（ステップＳ６）。ステップＳ１で与えられた文字サイズ情報の数に相当する数だけ、上記インクリメントとアドレス値の出力を繰り返す（ステップＳ７）。
【００８６】
上記に説明した格納方式と先頭アドレスを求める方法は、この発明の半導体装置だけでなく、マスクＲＯＭやフラッシュメモリにフォントデータを格納する際にも適用でき、フォントデータ格納の際の記憶部分の節約や、必要な容量の低減が可能となる。この場合、他のシステムとの汎用性をとるために、例えば１６ビット出力の場合、図１８のａの部分は必要であるが、図１８のｂの部分の記憶区域を不要にできる。図８と異なるプログラムや別のサイズのフォントを合わせて格納する場合、フォントの格納先頭アドレスをこの発明で求められた文字先頭アドレスに加算すれば先頭アドレスを求めることができる。
【００８７】
また、サイズの異なるフォントデータを格納する場合を考えると、図１１に示すようにフォントサイズごとに、それぞれ異なる領域に分けて格納する方法と、図１２に示すように１つの領域にサイズの異なるフォントを混合して格納する方法とが考えられる。
【００８８】
図１１に示した格納方法では、図６及び図７に示したような変換テーブルが、フォントサイズごとに必要となる。
例えば、１２ドットと８ドットの大きさのフォントを格納する場合、図１１のサイズＡの部分に１２ドットの文字を格納し、図１１のサイズＢの部分にフォントサイズ８ドットの文字を格納すると、図６より１２ドットのフォント格納ＲＯＭアドレス先頭＝変換コード値×１２＋０００００（１６進数）となり、８ドットのフォント格納ＲＯＭアドレス先頭＝変換コード値×８＋Ｃ０００（１６進数）となる。
【００８９】
一方、図１２の格納方法によれば、図６のような変換テーブルは１つでよい。図１２は、１２ドットサイズと８ドットサイズのフォントデータを混合して格納する場合を示している。この場合、フォント格納ＲＯＭアドレスの先頭は、図６より変換コード値×フォント文字の大きさで求められる。ここで、フォントは１２ドットと８ドットの２種類があるので、フォント文字の大きさは１２＋８＝２０である。
【００９０】
したがって、図１２の場合、１２ドットのフォント格納ＲＯＭアドレスの先頭は、変換コード値×２０＋０で求められる。また、８ドットのフォント格納ＲＯＭアドレスの先頭は、変換コード値×２０＋００００Ｃで求められる。
図１３に、図１２に対応する実際の文字フォントの格納イメージを示す。なお、ここでは、１２ドット及び８ドットのサイズを実施例として説明したが、他のドット数の文字サイズでも、同様の方法によりＲＯＭアドレスの先頭が求められる。
【００９１】
また、複数のサイズのフォントデータを格納する場合、フォントデータ格納ＲＯＭ１４は、その格納されているデータの最大のサイズのドット数に一致する出力ビット数を持たせればよい。たとえば、８ドット，１２ドット及び１６ドットのサイズのフォントを格納する場合には、フォントデータ格納ＲＯＭ１４の出力ビット数は最大ドット数に等しい１６とする。
【００９２】
【発明の効果】
この発明によれば、第１アドレス生成部及び第２アドレス生成部を備え、半導体装置内部で与えられた表示情報に基づいて表示すべき文字のフォントデータを生成展開できるので、ＣＰＵの負荷を低減でき、表示処理用のプログラムが簡略化できる。
さらに、表示情報はコマンド情報として与えられるので、複数の文字コードを一括して入力することができ、ＣＰＵの負荷を低減することができる。
【００９３】
また、所定の変換規則を用いて、受信された文字コードに対応する第１のアドレス群が生成されるので、フォントデータを記憶するフォントデータ格納部の記憶容量を減らすことができ、半導体装置自体のチップサイズを縮小できる。
さらに、フォントデータ展開部を複数のＲＡＭから構成し、フォントデータを時分割的に分離して複数のＲＡＭに読み出し及び書き込みをするので、ＲＡＭに対する読み出し及び書き込みの速度に余裕ができる。
【図面の簡単な説明】
【図１】この発明の表示制御用の半導体装置の機能ブロック図である。
【図２】この発明の表示に関する装置構成のブロック図である。
【図３】この発明の半導体装置の入力信号のタイミングチャートである。
【図４】この発明の半導体装置の詳細な内部動作のタイミングチャートである。
【図５】この発明のフォントデータ格納ＲＯＭの一実施例の内部構成の概略説明図である。
【図６】この発明の文字コード格納アドレス変換テーブルである。
【図７】この発明の文字コード格納アドレス変換テーブルである。
【図８】この発明のフォントデータの読み出しのフローチャートである。
【図９】この発明の半導体装置の入出力端子の説明図である。
【図１０】この発明の半導体装置に入力されるコマンドデータの一実施例の説明図である。
【図１１】この発明のサイズの異なるフォントを格納する方法の説明図である。
【図１２】この発明のサイズの異なるフォントを格納する方法の説明図である。
【図１３】この発明の文字フォントの格納イメージの説明図である。
【図１４】この発明における漢字コードの格納例の説明図である。
【図１５】従来の表示に関する装置の構成ブロック図である。
【図１６】従来のフォントデータ格納用ＲＯＭの入力端子と出力端子の説明図である。
【図１７】従来の１６ドットサイズの文字フォントデータの格納例の説明図である。
【図１８】従来の１２ドットサイズの文字フォントデータの格納例の説明図である。
【図１９】従来の１２ドットサイズの文字フォントデータの格納例の説明図である。
【図２０】従来の文字表示処理のフローチャートである。
【図２１】従来のフォントデータの読み出しのフローチャートである。
【図２２】従来の文字フォントデータ「漢」の表示例の説明図である。
【図２３】従来の文字コード・文字コード格納アドレス変換テーブルの説明図である。
【図２４】従来の文字コード・文字コード格納アドレス変換テーブルの説明図である。
【図２５】液晶表示画面の表示と、液晶駆動回路に内蔵されている表示ＲＡＭとの対応関係図である。
【図２６】従来の液晶表示画面の表示例の説明図である。
【符号の説明】
１１ 入力回路
１２ ＲＯＭアドレス生成回路
１３ ＲＡＭアドレス生成回路
１４ フォントデータ格納ＲＯＭ
１５−１ フォントデータ展開用ＲＡＭその１
１５−２ フォントデータ展開用ＲＡＭその２
１６ データ出力回路
１７ タイミング生成回路
１８ ＲＯＭデータラッチ回路
１９ 外字データ・ＲＯＭデータ選択回路
２０ チップ選択回路
２１ ＲＡＭデータラッチ回路
２２ 液晶ドライバー用コントロール信号生成回路
１１−１ タイミング調整回路
１１−２ コマンド識別回路
１１−３ 液晶ドライバーコントロール識別回路
１１−４ 液晶ドライバー用データ出力回路
１２−１ 漢字コードアドレス変換回路
１２−２ ＲＯＭアドレス出力シリアルカウンター
１３−１ 書き込みＸＹ座標アドレス変換回路
１３−２ 読み出しＸＹ座標アドレス変換回路
１３−３ ＲＡＭアドレス出力シリアルカウンター
１００ 半導体装置
１０１ 液晶表示装置
１０２ 液晶駆動装置（液晶ドライバー）
１０３ フォントデータ一時格納用ＲＡＭ
１０４ フォントデータ格納用ＲＯＭ
１０５ ＣＰＵ
【発明の属する技術分野】
この発明は、表示制御用半導体装置に関し、特に液晶表示装置に文字，図形等を表示するための液晶駆動装置に与えるビットマップ化された表示データを生成する表示制御用半導体装置に関する。
【０００２】
【従来の技術】
図１５に、従来の文字等の表示に必要な装置の構成ブロック図を示す。
一般に、文字等を表示する液晶表示装置１０１、文字等の表示を制御する液晶駆動装置１０２、フォントデータを文字ごとに格納したフォントデータ格納用ＲＯＭ１０４、表示すべきフォントデータを一時的に格納しておくフォントデータ一時格納用ＲＡＭ１０３、及びＣＰＵ１０５等から構成される。
【０００３】
従来において、文字データを表示する場合の動作を以下に説明する。
まず、ＣＰＵ１０５が、表示する文字コードを指定するための動作をする。この文字コードは必要に応じてプログラム処理によって生成される場合や、予めＲＡＭ，ＲＯＭ等のメモリに格納されている場合がある。一般に文字コードは、各文字ごとに規定されており、日本語ではシフトＪＩＳコードやＪＩＳコードとして規定されている。
【０００４】
ＣＰＵ１０５は、特別のソフトウェアを利用して、指定された文字コードに対応するフォントデータが格納されているフォントデータ格納ＲＯＭ１０４内の文字格納アドレスを計算する。ここで文字格納アドレスを文字コードから計算するためには、図２３，図２４に示された「文字コード・文字格納アドレス変換テーブル」を使用する。たとえば、ＪＩＳコードの一番小さい文字コードは１６進数で「２１２０」であるが、フォントデータ格納用ＲＯＭ１０４の一番小さいアドレスは「０」であり、この「２１２０」から「０」への変換を行えるように両データの対応づけが上記変換テーブルに記述されている。
【０００５】
図１６に、フォントデータ格納用ＲＯＭ１０４の入力端子と出力端子を示す。この場合は、入力端子にアドレス（Ａ０〜Ａ１７）が入力されると、これに対応するフォントデータが、出力端子（Ｄ０〜Ｄ１５）に出力されることを示している。
【０００６】
図１７に、１６ドットサイズの文字フォントデータの格納例の説明図を示す。ここでは「漢」という文字を１６×１６ドットのサイズで示している。
図２３，図２４に、図１６に示したフォントデータ格納用ＲＯＭ１０４の場合の文字コード・文字格納アドレス変換テーブルを示す。
ＣＰＵ１０５が、計算したフォントデータ格納アドレスをフォントデータ格納用ＲＯＭ１０４に与えると、ＣＰＵ１０５は、フォントデータ格納用ＲＯＭ１０４から出力されるフォントデータを読み出し、フォントデータ一時格納用ＲＡＭ１０３にそのフォントデータを格納する。
【０００７】
ＣＰＵ１０５は以上の処理を繰り返し、液晶画面上に表示する一画面分の文字データをすべてフォントデータ一時格納用ＲＡＭ１０３に格納する。この後、ＣＰＵ１０５は、フォントデータ一時格納用ＲＡＭ１０３に格納されたデータを液晶駆動装置１０２に転送すると共に、表示装置１０１上の表示位置等を与える。これらのデータが転送された液晶駆動装置１０２は、液晶表示装置１０１に転送された文字コードの文字を表示する処理を行う。図２０は、以上の従来の文字表示処理のフローチャート（Ｓ１０１〜Ｓ１０７）を示したものである。
【０００８】
【発明が解決しようとする課題】
以上のように、従来は指定された文字コードに対する文字の表示を行っていたが、液晶駆動装置１０２の入力バス幅とフォントデータのサイズの組み合わせによっては、フォントデータ格納ＲＯＭに格納されているフォントデータを直接液晶駆動装置１０２に与えることができないため、一旦、フォントデータ格納ＲＯＭ内のフォントデータを一時格納用ＲＡＭ１０３に展開し、この展開した後のデータを液晶駆動装置１０２に与えるという処理が必要であった。しかも、これらの一連の処理はほとんどすべてＣＰＵが行っていた。この処理内容の詳細を以下に説明する。
【０００９】
図１８に、フォントデータ格納用ＲＯＭ１０４内の１２ドットサイズの文字フォントのデータ格納の説明図を示す。
液晶に表示する文字列が「漢字」という２文字からなる場合、その文字コードは、ＪＩＳコードで「３４４１」、「３Ｂ７Ａ」で与えられる。また、シフトＪＩＳコードでは「８ＡＢＦ」、「８Ｅ９Ａ」で与えられる。
【００１０】
ＣＰＵ１０５は、この文字コードから図２３または図２４に示した文字コード・文字格納アドレス変換テーブルを参照してフォントデータ格納用ＲＯＭ１０４の文字格納アドレスを求める。
【００１１】
今、この文字列の最初の文字「漢」について考える。図２５に、文字「漢」についての液晶駆動装置１０２に内蔵されている表示ＲＡＭと、実際に液晶表示装置１０１に表示される画面の状態との関係の説明図を示す。
図２５に示すように、液晶表示装置１０１の画面の表示と、液晶駆動回路１０２に内蔵されている表示ＲＡＭの内容とは１対１に対応しており、表示ＲＡＭに書き込まれたデータどおりの表示が液晶表示装置１０１の画面上に行われることになる。
【００１２】
ここで、液晶駆動回路１０２に内蔵されている表示ＲＡＭのアドレスは、入力データの幅が８ビットの場合、１アドレスあたり８ビット構成である。たとえば、Ｘ方向の書込み単位は８ビットであり、８ビットのデータをこの表示ＲＡＭに与えて実際のデータを書き込む。したがって、液晶駆動装置のデータ入力幅が８ビットの場合、ＣＰＵ１０５は、液晶画面のＸ方向に２回、Ｙ方向に１２回、液晶駆動回路１０２に文字データの入力を行う必要がある。このような文字データの入力を行った結果、図２２に示すように「漢」の文字が、液晶画面に表示されることになる。
【００１３】
次に、図１９に２番目の文字である「字」の１２ドットサイズの文字フォントのデータの格納例の説明図を示す。この２番目の文字である「字」を１番目の文字「漢」の右横に表示する場合、その表示結果は図２６に示すように、２つの文字間に５ドット分の空間（図２６の領域ａの部分）が空いてしまう。
すなわち、文字データそのものは１２ドットサイズの文字であるが、文字送り幅は液晶駆動装置１０２への入力データのビット幅等によって制限されることになる。
【００１４】
そこで、従来は、一旦文字データを前記したようにフォントデータ一時格納用ＲＡＭに格納して、液晶駆動装置のデータ入力幅に関係なく文字送り幅を決定し、ＣＰＵ１０５が一時格納用ＲＡＭの中でビット位置の調整等の処理を行っていた。
【００１５】
また、フォントデータは、文字単位に液晶駆動装置１０２に送られるのではなく、画素データ（すなわちドットごとのデータ）として送られていた。すなわち、液晶表示装置に文字を表示させるためには、ＣＰＵ１０５は与えられた文字コードからフォントデータ格納アドレスを計算し、求められたアドレスをフォントデータ格納用ＲＯＭ１０４に与えて、対応するアドレスの文字データを一文字ごとに一時格納用ＲＡＭ１０３に転送し、一画面分のデータがすべて一時格納用ＲＡＭに転送完了された後、この一時格納用ＲＡＭから液晶駆動装置へデータの転送を行う必要があった。
【００１６】
しかし、これら一連の表示処理をすべてＣＰＵが実行するのは、ＣＰＵにとって過大な負荷であり、液晶画面への表示処理を実行中は、表示処理以外の処理の実行に遅延を生じる等の問題があった。また、上記の一連の表示処理はすべてソフトウェァで実行されるため、非常に複雑な処理となっていた。
【００１７】
また、同一画面上に複数の異なるフォントサイズの文字を表示させるなど視覚的に見やすくなるなどの付加情報を追加する処理を行う場合があるが、この場合には、さらに複雑な処理が必要となり、ＣＰＵがフォントデータ格納用ＲＯＭ１０４や一時格納用ＲＡＭ１０３等にアクセスする回数は、同一サイズのフォントを処理する場合に比べて非常に多くなり、ＣＰＵへの負荷が非常に大きい。
【００１８】
一方、フォントデータ格納用ＲＯＭ１０４において、前記したように、図１８及び図１９に示すような形式で１２ドットサイズの文字データが格納されているが、通常無駄な領域が存在する。
【００１９】
フォント格納用ＲＯＭ１０４のデータ出力のバス幅は、汎用性を持たせるため図１６に示すように１６ビット幅が通常用いられるが、図１８の領域ａの部分は、無駄な格納領域となっている。このような無駄が生じるのは、８ビット幅のバス幅でも同様であり、一般にバス幅が８の倍数である限り、無駄な格納領域が存在する。
また、文字コードから各文字の格納先の先頭アドレスを簡単に計算できるようにするため、図１８に示すように、下方の４ドット分の領域ｂの部分が無駄な格納領域となる。これは、従来は、図２１のような処理フローによって文字データをフォントデータ格納用ＲＯＭ１０４から出力するようにしているからである。
【００２０】
以下に、従来における図２１に示したアドレス計算及び文字データの出力処理の詳細について説明する。
ここで、図２３に示した文字コード・文字格納アドレス変換テーブルより求められる文字格納アドレスを「文字アドレス−１」と呼ぶ。この文字アドレス−１は、図１８におけるＡ４〜Ａ１７のアドレスに対応する。
また、すべての文字で共通するアドレスを「スキャンアドレス」と呼ぶ。このスキャンアドレスは、図２１のＡ０〜Ａ３のアドレスに対応する。
【００２１】
「文字アドレス−１」は次のようにして生成される（ステップＳ１１１，Ｓ１１２）。文字コードとしてＪＩＳコードが用いられている場合、「漢」という文字のＪＩＳコードは１６進数で「３４４１」であるが、このＪＩＳコードの第１バイトは１６進数で「３４」であり、第２バイトは１６進数で「４１」である。
この場合は、ＪＩＳコードの第１バイトが１６進数の「３０」から「４１」の間にあるため、図２３に示した変換テーブルのうち、（１）−（ｂ）のテーブルを用いる。ところで第１バイトの「３４」は、７ビット２進数では「０１１０１００」であるが、これは、ｂ１６＝ｂ１５＝ｂ１３＝１，ｂ１７＝ｂ１４＝ｂ１２＝ｂ１１＝０を意味する。
【００２２】
一方、図２３の（１）−（ｂ）の変換テーブルによると、ｂ１７＝Ａ１５，ｂ１４＝Ａ１４，ｂ１３＝Ａ１３，ｂ１２＝Ａ１２，ｂ１１＝Ａ１１となっている。したがって、この変換テーブルによると、Ａ１５＝０，Ａ１４＝０，Ａ１３＝１，Ａ１２＝０，Ａ１１＝０となる。
【００２３】
同様に、第２バイトの「４１」は、７ビット２進数で「１０００００１」、すなわちｂ２７＝ｂ２１＝１，ｂ２６＝ｂ２５＝ｂ２４＝ｂ２３＝ｂ２２＝０である。一方、変換テーブル（１）−（ｂ）によると、ｂ２７＝Ａ１０，ｂ２６＝Ａ９，ｂ２５＝Ａ８，ｂ２４＝Ａ７，ｂ２３＝Ａ６，ｂ２２＝Ａ５，ｂ２１＝Ａ４であるので、Ａ１０＝１，Ａ９＝０，Ａ８＝０，Ａ７＝０，Ａ６＝０，Ａ５＝０，Ａ４＝１となる。
【００２４】
また、変換テーブル（１）−（ｂ）では、Ａ１７＝Ａ１６＝０となっているので、文字アドレス−１は、２進数でＡ１７〜Ａ４＝（０，０，０，０，１，０，０，１，０，０，０，０，０，１）で表され、１６進数では２４１となる（ステップＳ１１３，Ｓ１１４）。この文字アドレス−１がフォントデータ格納用ＲＯＭ１０４に与えられ、スキャンアドレスを順次インクリメントすると、順次文字データがフォントデータ格納用ＲＯＭ１０４の出力端子（Ｄ０〜Ｄ１５）から出力される（ステップＳ１１５，Ｓ１１６，Ｓ１１７）。
【００２５】
図１８の「漢」という文字データの場合は、Ａ１７〜Ａ４で示される文字アドレス−１とスキャンアドレス（Ａ０〜Ａ３）の組合せによって表わされるアドレスは１６進数で「２４１０」，「２４１１」，「２４１２」，……「２４１Ｆ」となるが、このアドレスが「２４１０」から順次フォントデータ格納用ＲＯＭ１０４に入力されるごとに、出力端子Ｄ０〜Ｄ１５に文字データのビットデータが出力されることになる。
【００２６】
具体的には、アドレス「２４１０」が入力されると、（Ａ３，Ａ２，Ａ１，Ａ０）＝（０，０，０，０）であるから、図１８の１列目に相当するデータ（Ｄ０〜Ｄ１５）として００００が出力される。アドレス「２４１１」が入力されると、（Ａ３，Ａ２，Ａ１，Ａ０）＝（０，０，０，１）であるから、２列目に相当するデータ（Ｄ０〜Ｄ１５）として４２２０が出力される。アドレス「２４１２」が入力されると、（Ａ３，Ａ２，Ａ１，Ａ０）＝（０，０，１，０）であるから、３列目に相当するデータ（Ｄ０〜Ｄ１５）２７Ｆ０が出力される。以下、同様にして「漢」という文字データのビットデータが順次出力される。
【００２７】
このように、図１８に示した１２ドットサイズの文字フォントは、実際には１文字あたりのデータは、１６ドットサイズの文字フォントより少ないデータ量であるが、アドレス空間は文字アドレス−１とスキャンアドレスとから定められる１６ビットで表わされるため、フォントデータ格納用ＲＯＭ１０４に記憶されるデータ量は、１６ドットサイズの文字フォントと同等のデータ量を記憶する必要があった。
【００２８】
たとえば、１２ドットサイズの文字フォントでは、１文字あたり、１２×１２＝１４４ビットのデータ量であるのに対し、１６ドットサイズの文字フォントでは１文字あたり１６×１６＝２５６ビットのデータ量が必要となる。
したがって、フォントデータ格納用ＲＯＭ１０４に１２ドットサイズのフォントを格納する場合であっても、１６ドットサイズのフォントを格納するのと同じだけの記憶領域が必要となり、フォントデータ格納用ＲＯＭ１０４のチップサイズが大きいものとなっていた。
【００２９】
また、図１５に示すように、ＣＰＵ１０５と液晶駆動装置１０２との接続の他に、これらとフォントデータ格納用ＲＯＭ１０４及びフォントデータ一時格納用ＲＡＭ１０３との接続が必要となるが、それぞれの入出力端子数が多く、これらの接続には多数のアドレス、データ配線が必要となり、これらのチップを実装する面積を広くとる必要があった。すなわち、図１５に示す構成では、装置全体の小型化を図ることは困難であった。
【００３０】
この発明は、以上のような事情を考慮してなされたものであり、画面表示処理のためのＣＰＵの負荷の低減、表示速度の高速化、表示システム構成の小型化及び表示処理のプログラムの簡略化を図ることのできる半導体装置を提供することを課題とする。
【００３１】
【課題を解決するための手段】
この発明は、文字コード、表示位置情報及び文字サイズ情報を含む表示情報を受信する入力部と、受信された前記文字コードと文字サイズ情報とを利用して所定の変換規則により、その文字コードに対応する第１のアドレス群を生成する第１アドレス生成部と、前記第１のアドレス群によって特定される領域に前記文字データに対応するフォントデータを予め記憶し、前記第１のアドレス群が与えられるとその第１のアドレス群によって特定される領域に記憶されたフォントデータを出力するフォントデータ格納部と、受信された前記表示位置情報を利用して、前記フォントデータ格納部から出力されたフォントデータを展開すべき位置を表した第２のアドレス群を生成する第２アドレス生成部と、前記フォントデータ格納部から出力されたフォントデータを、前記第２アドレス生成部で生成された第２のアドレス群で示された領域に展開し一時記憶するフォントデータ展開部と、フォントデータ展開部に記憶されたフォントデータを、外部の表示駆動装置に出力する出力部とを備え、前記入力部に受信される表示情報は、文字コード、表示位置情報及び文字サイズ情報を識別する識別子が付与されたコマンド情報であることを特徴とする表示制御用半導体装置を提供するものである。
これによれば、画面表示処理のためのＣＰＵの負荷を低減でき、表示に必要な回路構成の小型化及び表示処理プログラムの簡略化を図ることができる。
【００３２】
【発明の実施の形態】
この発明において、前記入力部に受信される表示情報は、文字コード、表示位置情報及び文字サイズ情報を識別する識別子が付与されたコマンド情報である。
また、前記第１アドレス生成部によって生成される第１のアドレス群は、フォントデータ格納部に格納されたフォントデータの先頭アドレスとそれに続く前記文字サイズ情報に相当する個数のアドレスとからなり、前記先頭アドレスは、文字コードを前記所定の変換規則により変換した変換コード値と前記文字サイズ情報との積で求められるように構成される。
【００３３】
さらに前記第１アドレス生成部は、先頭アドレスから、その先頭アドレスに文字サイズ情報に相当する数を加算したアドレスまで順次インクリメントして、アドレスを生成する第１のシリアルカウンタを備えてもよい。
また、この発明において、前記入力部に受信される複数の表示情報は、その表示情報の先頭を示すスタートコマンドと、複数の文字コード、各文字コードの表示位置情報及び各文字コードの文字サイズ情報を内容とする文字コマンドと、その表示情報の終了を示すエンドコマンドとから構成される。
【００３４】
ここで、前記第２アドレス生成部によって生成される第２のアドレス群は、受信された表示位置情報から得られる先頭アドレスと、先頭アドレスに続いて、前記入力部に受信された前記文字コマンドに含まれる文字コードの数に相当する個数のアドレスとからなり、前記第２アドレス生成部が、先頭アドレスから、その先頭アドレスに文字コードの数に相当する数を加算したアドレスまで順次インクリメントして、アドレスを生成する第２のシリアルカウンタを備えてもよい。
【００３５】
さらに、前記フォントデータ展開部は複数のＲＡＭから構成され、前記第２アドレス生成部が、フォントデータを前記フォントデータ展開部に対して書込みまたは読み出しをする際に、前記第２のシリアルカウンタがインクリメントによって生成したアドレスを、順次前記複数のＲＡＭごとに振り分けて所定のタイミングで各ＲＡＭに出力するＲＡＭアドレス変換部を備えてもよい。
また、この発明は、前記フォントデータ展開部が複数のＲＡＭから構成され、前記フォントデータ格納部から出力されたフォントデータが、時分割的に分離されて、複数のＲＡＭに書き込まれかつ読み出されるようにしてもよい。
【００３６】
さらに、この発明は、ＣＰＵと、前記表示制御用半導体装置と、液晶駆動装置とからなり、前記ＣＰＵが表示用半導体装置に前記表示情報を与え、前記表示用半導体装置の出力部が、液晶駆動装置に前記フォントデータを与えることを特徴とする表示制御装置を提供するものである。
【００３７】
この発明の表示制御用半導体装置は、前記した第１アドレス生成部等の各機能ブロックを内蔵した１つのチップで実現される。また各機能ブロックの内部処理は、ＣＰＵが介在することはなく、主として、ハードウェアロジックによって実現される。
【００３８】
入力部は、主としてＣＰＵとの間で所定の信号の入出力を制御するための制御ロジックを有する。ＣＰＵとこの半導体装置とは、いくつかの信号線からなるいわゆるバス配線によって接続される。
たとえば、ＣＰＵと半導体装置間のバス配線に含まれる信号としては、いわゆるデータ線（Ｄ０〜Ｄ７），ＦＭＡ信号，ＦＭＲＴ信号，ＦＭＣＳ信号，ＦＭＢＵＳＹ信号，ＲＥＳＢ信号，ＣＳＢ信号，ＲＳ信号，ＷＲＢ信号，ＲＤＢ信号等である。これらの信号の具体的内容については、後述する。
【００３９】
また、フォントデータ格納部は、予め規定されたフォントデータを格納するため、不揮発性のメモリであるＲＯＭで構成することが好ましい。フォントデータ展開部は、受信した表示情報に対応したフォントデータをその内部で表示位置を特定して展開するための領域を含むものであるので、書込み及び読出しが可能なＲＡＭを用いることが好ましい。
【００４０】
以下、図面に示す実施の形態に基づいてこの発明を詳述する。なお、これによってこの発明が限定されるものではない。
図１に、この発明の表示制御用の半導体装置の機能ブロック図を示す。また、図２に、この発明において、液晶表示装置に表示を行うための装置構成のブロック図を示す。
【００４１】
図２において、ＣＰＵ１０５、液晶表示装置１０１、液晶駆動装置１０２（以下、液晶ドライバーと呼ぶ）は、図１５と同様のものであるが、半導体装置１００がＣＰＵ１０５と液晶ドライバー１０２との間に接続される点がこの発明の特徴である。
【００４２】
図１において、この発明の半導体装置１００は、フォントデータ格納ＲＯＭ１４、フォントデータ展開用ＲＡＭ（１５−１，１５−２）の他、これらのＲＯＭ、ＲＡＭに対するアドレス指定及びデータの読み書きを行うためのいくつかの制御回路から構成される。
入力回路１１は、入力部に相当し、ＣＰＵ１０５から送られてくるコマンド、文字コード等の制御信号を受信して、そのコマンドの内容及び文字コードの識別をするものであり、タイミング調整回路１１−１、コマンド識別回路１１−２、液晶ドライバーコントロール識別回路１１−３、液晶ドライバー用データ出力回路１１−４から構成される。
【００４３】
ここで、コマンド識別回路１１−２は、文字コードの識別を行い、ＲＯＭアドレス生成回路１２に文字コードを出力し、ＲＡＭアドレス生成回路１３に液晶表示座標データを出力する。液晶ドライバーコントロール識別回路１１−３は、液晶ドイラバー１０２へデータ出力回路１６を経由して直接制御信号を送るものである。タイミング調整回路１１−１は、タイミング生成回路１７にタイミング生成命令を出すものである。
【００４４】
ＲＯＭアドレス生成回路１２は、前記第１アドレス生成部に相当し、入力回路１１から与えられた文字コードから所定の変換規則（図６，図７参照）により、フォントデータ格納ＲＯＭ１４の先頭アドレスを生成する漢字コードアドレス変換回路１２−１を備える。また、先頭アドレスの生成後、与えられた文字サイズの数までアドレスを順次カウントアップ（インクリメント）し、与えられた文字コード全部のＲＯＭアドレスを順次出力するシリアルカウンタ１２−２を備える。このシリアルカウンタ１２−２は、前記第１のシリアルカウンタに相当する。
【００４５】
フォントデータ格納ＲＯＭ１４は、各文字について所定サイズのフォントデータが格納されたＲＯＭであるが、ここでは、出力ビット数を１２ビットとし、１２ドットと８ドットサイズのデータが格納されているものとする。また、このＲＯＭには、ＲＯＭアドレス生成回路１２で生成されたアドレスに対応して、各文字のフォントデータが効率よく格納される。
【００４６】
ＲＯＭデータラッチ回路１８は、フォントデータ格納ＲＯＭ１４から出力された１２ビットのＲＯＭデータをラッチし、チップ選択回路２０に対して１ビットずつ出力する回路である。ここで、ＲＯＭデータをラッチしている間に、フォントデータ格納ＲＯＭ１４からは次のアドレスのＲＯＭデータの読み出しが行われる。
【００４７】
外字データ・ＲＯＭデータ選択回路１９は、ＣＰＵから与えられる外字データあるいはＲＯＭデータラッチ回路１８から与えられるＲＯＭデータのいずれかを選択する回路であり、文字コードで規定されていない外字、すなわちフォントデータ格納ＲＯＭ１４にない文字等がＣＰＵから直接入力された場合に、その外字データをチップ選択回路２０に出力する回路である。
【００４８】
ＲＡＭアドレス生成回路１３は、前記第２アドレス生成部に相当し、入力回路１１から与えられる表示座標からフォントデータ展開用ＲＡＭ１５−１，１５−２に対してデータの読み出し書き込みを行うための読み出しアドレスまたは書き込みアドレスを生成し、チップ選択回路２０に与えるものである。
また、ＲＡＭアドレス生成回路１３は、文字全体をフォントデータ展開用ＲＡＭ１５−１，１５−２に対して読み出し書き込みを行うために、自動的に順次アドレスのカウントアップ（インクリメント）を行う。アドレスのカウントアップは、ＲＡＭアドレス出力シリアルカウンタ１３−３が行う。このカウンタ１３−３は、前記第２のシリアルカウンタに相当する。
【００４９】
書き込みＸＹ座標アドレス変換回路１３−１と読み出しＸＹ座標アドレス変換回路１３−２とは、フォントデータ展開用ＲＡＭ１５−１，１５−２が複数ある場合に、与えられた表示座標をもとに生成されたアドレスを各フォントデータ展開用ＲＡＭ１５−１，１５−２ごとに振り分けるためのものである。
【００５０】
ＲＡＭアドレスラッチ回路をその内部に備えたチップ選択回路２０は、２つのフォントデータ展開用ＲＡＭ１５−１，１５−２のどちらか一方を選択し、ＲＡＭアドレス生成回路１３から与えられたアドレスを、前記ＲＯＭデータとのタイミングをとりながらＲＡＭ１５−１又は１５−２へ出力する回路である。ここで、ＲＡＭアドレス生成回路１３から与えられたアドレスを２つのＲＡＭ１５−１，１５−２に振り分ける必要があるので、一旦このアドレスはラッチされる。ラッチしている間に、ＲＡＭアドレス生成回路１３は、次のアドレスを生成する。
【００５１】
ＲＡＭデータラッチ回路２１は、ＲＡＭ１５−１及び１５−２から読み出されたデータを、チップ選択回路２０を経由してラッチするものである。
ここで、ＲＡＭ１５−１，１５−２から読み出されたデータが４ビットデータである場合には、ラッチされた後、８ビットデータとして組み立てられ、データ出力回路１６へ出力される。また、データをラッチしている間に、次のアドレスに対応する４ビットデータがＲＡＭ１５−１，１５−２から読み出される。
【００５２】
液晶ドライバー用コントロール信号生成回路２２は、液晶ドライバー１０４へ各種データや制御信号を出力する際に、液晶ドライバーへの書き込みのタイミングを知らせる書き込みタイミング信号を生成する回路である。
データ出力回路１６は、ＲＡＭ１５−１，１５−２から読み出されたデータを液晶ドライバー１０２へ出力する回路である。また、ＣＰＵから与えられた液晶ドライバーの制御信号や、液晶ドライバー用コントロール信号生成回路２２によって生成された書込みタイミング信号も液晶ドライバー１０２へ出力される。
【００５３】
フォントデータ展開用ＲＡＭ１５−１，１５−２は、フォントデータ格納ＲＯＭ１４に格納されている文字データを表示するために、表示すべき１ブロックの文字データを、ＲＡＭアドレス生成回路によって指定されたアドレスに、一時的に格納するものである。
【００５４】
ここで、１ブロックの文字データとは、１つの文字あるいは複数の文字からなる文字データを意味する。また、フォントデータ展開用ＲＡＭ１５−１，１５−２に格納されたデータの１ビットに、液晶表示装置の画面の１ドットが対応する。タイミング生成回路１７は、与えられたタイミング生成命令をもとに、各機能ブロック１２，１３，１４，１５−１，１５−２等へタイミング信号を与えるものである。
【００５５】
ＣＰＵ１０５は、以上のような構成を持つ半導体装置１００に、文字コード、文字サイズ、表示位置のデータからなるコマンドデータを与えるだけでよく、表示のための特別な処理はすべて半導体装置１００内部で実行され、文字コードに対応するフォントデータが生成されて液晶ドライバー１０２へ与えられる。
【００５６】
以下、この発明の半導体装置１００の各機能ブロックの具体的構成及び動作を説明する。ここで、液晶表示装置１０１の画面サイズを１２８ドット（Ｘ方向）×６４ドット（Ｙ方向）とし、利用されるフォントデータは１２ドットと８ドットとし、フォントデータ格納ＲＯＭ１４には、各文字の１２ドットサイズのフォントデータと８ドットサイズのフォントデータとが格納されているものとする。
【００５７】
図９に、この発明の半導体装置の入出力端子の説明図を示す。ここで、（１）〜（５）に示す５つの端子（Ｄ０〜Ｄ７，ＦＭＡ，ＦＭＲＴ，ＦＭＣＳ，ＦＭＢＵＳＹ）がこの半導体装置特有の端子であり、ＲＥＳＢ，ＣＳＢ，ＲＳ，ＷＲＢ，ＲＤＢの各端子は液晶ドライバー１０４を駆動するのに必要な端子である。図９の（１）〜（１０）の端子は、主としてＣＰＵ１０５と接続され、一部の端子は液晶ドライバー１０４とも接続される。なお、ＶＣＣ，ＧＮＤは通常のＬＳＩと同様に、それぞれ電源端子、接地端子である。
【００５８】
図９の（１）の端子Ｄ０〜Ｄ７は、液晶ドライバー１０４にデータを出力する端子であり、ＣＰＵ１０５から与えられた文字コードやコマンドデータが入出力される端子である。
（２）の端子ＦＭＡは、ＣＰＵ１０５からこの半導体装置１００にデータを送る場合と、ＣＰＵ１０５から液晶ドライバー１０４に直接データを送る場合との切りかえを行うための端子である。たとえば、ＦＭＡ端子をＬレベル“０”として、（６）〜（１０）の端子に必要な信号を与えれば、ＣＰＵ１０５から液晶ドライバー１０４を直接駆動することができる。
【００５９】
（３）の端子ＦＭＲＴは、ＣＰＵ１０５からこの半導体装置１００にデータ及びコマンドを入力するためのラッチタイミング信号端子である。
（４）の端子ＦＭＣＳは、ＣＰＵ１０５からの入力端子であり、この半導体装置を動作状態にするか、スタンバイ状態にするかの切替え用の端子である。（５）の端子ＦＭＢＵＳＹは、この半導体装置１００が信号入力可能な状態であるかをＣＰＵ等の外部装置へ通知するための出力端子である。
【００６０】
図１０に、この発明の半導体装置１００に入力されるコマンドデータ（以下入力コマンドという）の一実施例の説明図を示す。
ここでは、入力コマンドは７つの種類からなるが、その内容は液晶表示装置に表示する文字コード、その表示位置（アドレス）及び文字サイズ等のデータである。
【００６１】
また、図１０においては、１つの入力コマンドは原則８ビットからなるものであり、８ビットの入出力端子Ｄ０〜Ｄ７において、Ｄ４からＤ７の上位４ビットは各入力コマンドの識別子、すなわち、コマンド番号を指定するものであり、Ｄ０からＤ３の下位４ビットは、入力コマンドのデータ内容そのものを表わす。ただし、８ビットの入力コマンドの直後に、さらにデータ内容が続く場合もある。たとえば、コマンド番号が“０”のものは、Ｄ７＝Ｄ６＝Ｄ５＝Ｄ４＝０であり、Ｄ３からＤ０によって液晶表示装置の画面の表示位置のＸ方向のアドレスの下位４ビットを示している。
【００６２】
また、液晶表示画面のＸ軸方向が１２８ドットの場合、１ドットごとにＸ方向のアドレスを指定するために全部で７ビットのデータ（０〜７ＦＨ）が必要となる。そこで、コマンド番号“１”の入力コマンドは、残りの上位４ビットのＸ方向のアドレスを指定するものである。
同様にコマンド番号“２”の入力コマンドはＹ方向のアドレスの下位４ビット、コマンド番号“３”の入力コマンドはＹ方向のアドレスの上位４ビットを指定するものである。
【００６３】
また、コマンド番号“４”の入力コマンドは、表示する漢字コードを指定するものであり、３バイト長のデータであるが、１バイト目でフォントサイズ、白黒反転設定、Ｘ方向への字送り（インクリメント）設定を指定すると共に、２バイト目と３バイト目のデータによって、漢字コード（Ｋ０〜Ｋ１５）を指定している。
コマンド番号“５”の入力コマンドはＹ方向への字送り（インクリメント）設定であり、コマンド番号“６”の入力コマンドはコマンド入力の始まりと終了の指定をするものである。ただし、入力コマンドはこの７つに限るものではなく、設計仕様により、種々のコマンド入力体系を定義することができる。
【００６４】
また、図１０では、入力コマンドの種類を４ビット（Ｄ４〜Ｄ７）で区別しているので、最大１６コのものしか定義できないが、これに限るものではなく、４ビット以外で区別してもよく、より多くの入力コマンドを定義したい場合は、５ビット以上のビット数を用いて区別してもよい。
【００６５】
さて、ある文字を表示する場合には、これらの入力コマンドを用いて、ＣＰＵ１０５が、液晶表示画面に表示する表示位置（アドレス）、文字コード、フォントサイズ、文字送りサイズ等の表示に必要な情報を半導体装置１００に与える。入力コマンドは、液晶ドライバー１０２の動作タイミングとは無関係に、ＣＰＵ１０５から半導体装置１００に与えられるＦＭＲＴ信号に同期して、連続的に半導体装置１００に入力される。
【００６６】
図３に、この発明の半導体装置に入力されるＦＭＲＴ信号及びＦＭＡ信号と、入力コマンドのタイミングチャードを示す。
図３（ａ）では、複数の文字データからなる１ブロックの入力コマンドが入力される前にＦＭＡ信号をＨレベルにし、入力コマンドの入力が終了した後にＦＭＡ信号をＬレベルにする実施例を示している。
【００６７】
また１ブロックの入力コマンドは、ＳＴＡＲＴコマンド（図１０のコマンド番号“６”）で始まり、その後、複数個の文字コード等を指定する文字コマンドが続き、ＥＮＤコマンド（図１０のコマンド番号“６”）で終了する。
この１ブロックの入力コマンドの入力が終了した後の期間は、ＣＰＵ１０５自体は表示に関する処理は行う必要のない期間であり、表示に関していわゆるＣＰＵ無負荷期間となる。したがって、このＣＰＵ無負荷期間では、ＣＰＵは、表示以外の処理を実行することが可能となり、表示のためのＣＰＵの負荷を軽減できる。
【００６８】
また、図３（ａ）には、１ブロックの入力コマンドを入力する前に、液晶ドライバー１０２の初期設定をするタイミングを記載しているが、ここでは、ＦＭＡ信号を“Ｌ”にして、ＣＰＵ１０５が半導体装置１００を介して液晶ドライバー１０２を直接初期設定していることを示している。すなわち、このタイミングで与えられる液晶ドライバー用のコマンドは、半導体装置で何等解析されずに、液晶ドライバー１０２へ与えられる。
【００６９】
図３（ｂ）は、１ブロックの入力コマンドと、ＦＭＲＴ信号とのタイミング関係を示しているが、ＦＭＲＴ信号がＨレベルとなっている間に、各入力コマンドが半導体装置１００に取り込まれることを意味する。
このように入力コマンドが取り込まれることにより、図３（ｂ）に示すように、Ｙ方向字送り指定、Ｘ方向アドレスの上位ビットと下位ビット、Ｙ方向アドレスの上位ビットと下位ビット、複数個の文字コード等が半導体装置１００に入力され、まず、入力回路１１にバッファリングされる。
【００７０】
図４に、この発明の半導体装置の詳細な内部動作のタイミングチャートを示す。
図３（ｂ）のタイミングにより入力回路１１に取り込まれた各データは、所定のタイミングで、ＲＯＭアドレス生成回路１２とＲＡＭアドレス生成回路１３に送られる。たとえば、文字コードのデータ（漢字コードなど）は、図４のａに示すタイミングで、ＲＯＭアドレス生成回路１２に転送され、Ｘ方向アドレス、Ｙ方向アドレスは図４のｅに示すタイミングでＲＡＭアドレス生成回路１３に転送される。
ＲＯＭアドレス生成回路１２は、転送されてきた文字コードのデータからフォントデータ格納アドレス（ＲＯＭアドレス）を生成した後、図４のｂに示すタイミングでこのＲＯＭアドレスをフォントデータ格納ＲＯＭ１４に出力する。
【００７１】
次に、ＲＯＭアドレスを受けたフォントデータ格納ＲＯＭ１４は、そのアドレスに対応するフォントデータを読み出して、ＲＯＭデータとしてフォントデータ展開用ＲＡＭ１５−１，１５−２へ出力する（図４のｃ及びｄ）。たとえば、１２ドットサイズのフォントデータを出力する場合は、一回のデータ出力操作で、１２ドット分のフォントデータ（ＲＯＭデータ）を出力する。
【００７２】
一方、図４のｅで、ＲＡＭアドレス生成回路１３へ転送されたＸ方向及びＹ方向のアドレスのデータは、ＲＡＭアドレス生成回路１３によってフォントデータ展開用ＲＡＭアドレスに変換され、ＲＡＭアドレスとして図４のｆのタイミングでチップ選択回路２０へ出力される。
このＲＡＭアドレスは、チップ選択回路２０によって図４のｇのタイミングで取り込まれた後、フォントデータ展開用ＲＡＭ１５−１及び１５−２に対するＲＡＭアドレスに分離される（図４のｇから、ｈとｉに分離する）。
このとき、フォントデータ展開用ＲＡＭ１５−１には図４のｈに示すように奇数番目のビットのＲＡＭアドレスが送られ、フォントデータ展開用ＲＡＭ１５−２には、図４のｉに示すように偶数番目のビットのＲＡＭアドレスが送られる。
【００７３】
このようにフォントデータ展開用ＲＡＭ１５−１及び１５−２に対して、図４のｄのタイミングで与えられたＲＯＭデータが、図４のｈ及びｉのタイミングでフォントデータ展開用ＲＡＭ１５−１及び１５−２にそれぞれ与えられたＲＡＭアドレスに書き込まれる。
このとき、１２ドット分のＲＯＭデータは、６ドットごとに分離され、１２ドットのＲＯＭデータのうち奇数番目のドットのデータは図４のＪのタイミングでフォントデータ展開用ＲＡＭ１５−１の図４のｈで示されたＲＡＭアドレスに書き込まれ、偶数番目のドットのデータは、図４のｋのタイミングでフォントデータ展開用ＲＡＭ１５−２の図４のｉで示されたＲＡＭアドレスに書き込まれる。
【００７４】
このように、ＲＡＭ１５−１，１５−２に書き込むアドレスを振り分け、読み出したフォントデータを２つに分けて書き込むようにすることにより、フォントデータ（ＲＯＭデータ）の展開用ＲＡＭへの書込み及び読み出し速度に余裕ができる。
【００７５】
また、図１において、フォントデータ展開用ＲＡＭ１５−１，１５−２の出力ビット数は、１ビット出力とする。これは、表示画面のＸ−Ｙ座標のどの位置にも文字を表示するようにするためである。
【００７６】
図４のＬは、フォントデータ展開用ＲＡＭ１５−１及び１５−２に対するライトイネーブル信号であり、Ｌレベルの時書込み可能状態であり、Ｈレベルの時読み出し可能状態を示している。
以上のようにして、一ブロック分の文字コードに対するフォントデータがフォントデータ展開用ＲＡＭ１５−１，１５−２に書き込まれた後、最後に図３で示したＥＮＤコマンドが入力回路１１を経由してＲＡＭアドレス生成回路１３に入力されると、図４のｍのタイミングでＲＡＭ読み出しアドレスが出力される。
【００７７】
このＲＡＭ読み出しアドレスは、チップ選択回路２０を経由してフォントデータ展開用ＲＡＭ１５−１，１５−２に与えられ、そのアドレスに相当するデータがフォントデータ展開用ＲＡＭ１５−１，１５−２から、ＲＡＭデータラッチ回路２１を経由してデータ出力回路１６へ出力される（図４のｎ参照）。
この後、データ出力回路１６は、液晶ドライバー１０２に対して、データ書込みに必要なタイミング制御信号とフォントデータを順次出力する。液晶ドライバー１０２がフォントデータを取り込んだ後の処理は従来と同様である。
【００７８】
次に、図５に、フォントデータ格納ＲＯＭ１４の一実施例の内部構成の概略説明図を示す。
図５は、１２ドットサイズのフォントを格納している場合を示している。ここで、１つのアドレスに対しては、１２ビットのデータが対応しており、１つの文字は１２×１２ドットで構成される。したがって、このような内部構成については、前記した図２３に示した変換テーブルを用いることはできない。
【００７９】
そこで、この発明では、図６又は図７に示すような、文字コード格納アドレス変換テーブルと変換式を用いて、与えられた文字コードからフォントデータ格納ＲＯＭ１４のフォントデータ格納先頭アドレスを求める。さらに、文字サイズ分だけこの先頭アドレスをインクリメントすることにより、順次文字コードに対応するフォントデータの格納アドレスを生成することができる。
又、ＪＩＳ、シフトＪＩＳ以外の文字コードも本発明の変換テーブルと変換式の様な考え方で格納は可能である。さらに、図６、図７に示すような変換テーブルは、他にも様々なテーブルが考えられ、変換テーブルと変換式を使用するのであれば、特に図６、図７以外のものでもよい。
【００８０】
以下に、この発明において、ＪＩＳコードに対応した漢字コードの格納例について説明する。
図１４は、この発明の「漢」という文字の漢字コードの格納例の説明図を示している。前記したように、「漢」という文字のＪＩＳコードは１６進数で「３４４１」である。
このとき、図６のＪＩＳコード変換テーブルの（１）−（ａ）−▲２▼によれば、ＪＩＳコード「３４４１」はｂ２１＝１，ｂ２２＝０，ｂ２３＝０，ｂ２４＝０，ｂ２５＝０，ｂ２６＝０，ｂ２７＝１，ｂ１１＝０，ｂ１２＝０，ｂ１３＝１，ｂ１４＝０，ｂ１５＝１，ｂ１６＝１，ｂ１７＝０となる。
【００８１】
ここで、ｂ２１＝ＨＢ１，ｂ２２＝ＨＢ２，ｂ２３＝ＨＢ３，ｂ２４＝ＨＢ４，ｂ２５＝ＨＢ５，ｂ２６＝ＨＢ６，ｂ２７＝ＨＢ７，ｂ１１＝ＨＢ８，ｂ１２＝ＨＢ９，ｂ１３＝ＨＢ１０，ｂ１４＝ＨＢ１１，ｂ１７＝ＨＢ１２であるので、変換コード値は１６進数で２４１となる。
【００８２】
また、図６の（１）−（ｂ）のアドレス変換式により、フォントデータ格納ＲＯＭアドレスの先頭は２４１×１２＝Ｂ４Ｃとなる。ここで、１２は１０進数であり、格納すべきフォントデータのドットサイズである。フォントデータ格納ＲＯＭ１４の中で、ここで求められたアドレスＢ４Ｃを先頭とする領域に、ＪＩＳコード「３４４１」のフォントデータが格納される。
【００８３】
また逆に、格納されたフォントデータを読みだす場合は、与えられた文字コードと文字サイズにこの図６の変換テーブルを適用することにより、フォントデータ格納ＲＯＭ１４の中のその文字コードの先頭アドレスを求めればよい。
図８に、この発明におけるフォントデータの読み出しのフローチャートを示す。この処理は、ＲＯＭアドレス生成回路１２及びフォントデータ格納ＲＯＭ１４との間で実行される。
【００８４】
まず、表示する文字コードとその文字サイズ情報が、入力回路１１から与えられる（ステップＳ１）。そして文字コードと文字サイズに対して、図６又は図７の変換テーブルに示された変換規則を適用して、フォントデータ格納先頭アドレスを計算し、アドレス値を決定する（ステップＳ２，Ｓ３）。
【００８５】
次に、ＲＯＭアドレス生成回路１２からこの先頭アドレス値がＲＯＭアドレスとしてフォントデータ格納ＲＯＭ１４に出力される（ステップＳ４）。この後は、ＲＯＭアドレス生成回路１２は、シリアルカウンタ１２−２によってフォント格納先頭アドレスをインクリメントする（ステップＳ５）。そして、このインクリメントされたアドレス値はＲＯＭアドレスとしてフォントデータ格納ＲＯＭ１４に出力される（ステップＳ６）。ステップＳ１で与えられた文字サイズ情報の数に相当する数だけ、上記インクリメントとアドレス値の出力を繰り返す（ステップＳ７）。
【００８６】
上記に説明した格納方式と先頭アドレスを求める方法は、この発明の半導体装置だけでなく、マスクＲＯＭやフラッシュメモリにフォントデータを格納する際にも適用でき、フォントデータ格納の際の記憶部分の節約や、必要な容量の低減が可能となる。この場合、他のシステムとの汎用性をとるために、例えば１６ビット出力の場合、図１８のａの部分は必要であるが、図１８のｂの部分の記憶区域を不要にできる。図８と異なるプログラムや別のサイズのフォントを合わせて格納する場合、フォントの格納先頭アドレスをこの発明で求められた文字先頭アドレスに加算すれば先頭アドレスを求めることができる。
【００８７】
また、サイズの異なるフォントデータを格納する場合を考えると、図１１に示すようにフォントサイズごとに、それぞれ異なる領域に分けて格納する方法と、図１２に示すように１つの領域にサイズの異なるフォントを混合して格納する方法とが考えられる。
【００８８】
図１１に示した格納方法では、図６及び図７に示したような変換テーブルが、フォントサイズごとに必要となる。
例えば、１２ドットと８ドットの大きさのフォントを格納する場合、図１１のサイズＡの部分に１２ドットの文字を格納し、図１１のサイズＢの部分にフォントサイズ８ドットの文字を格納すると、図６より１２ドットのフォント格納ＲＯＭアドレス先頭＝変換コード値×１２＋０００００（１６進数）となり、８ドットのフォント格納ＲＯＭアドレス先頭＝変換コード値×８＋Ｃ０００（１６進数）となる。
【００８９】
一方、図１２の格納方法によれば、図６のような変換テーブルは１つでよい。図１２は、１２ドットサイズと８ドットサイズのフォントデータを混合して格納する場合を示している。この場合、フォント格納ＲＯＭアドレスの先頭は、図６より変換コード値×フォント文字の大きさで求められる。ここで、フォントは１２ドットと８ドットの２種類があるので、フォント文字の大きさは１２＋８＝２０である。
【００９０】
したがって、図１２の場合、１２ドットのフォント格納ＲＯＭアドレスの先頭は、変換コード値×２０＋０で求められる。また、８ドットのフォント格納ＲＯＭアドレスの先頭は、変換コード値×２０＋００００Ｃで求められる。
図１３に、図１２に対応する実際の文字フォントの格納イメージを示す。なお、ここでは、１２ドット及び８ドットのサイズを実施例として説明したが、他のドット数の文字サイズでも、同様の方法によりＲＯＭアドレスの先頭が求められる。
【００９１】
また、複数のサイズのフォントデータを格納する場合、フォントデータ格納ＲＯＭ１４は、その格納されているデータの最大のサイズのドット数に一致する出力ビット数を持たせればよい。たとえば、８ドット，１２ドット及び１６ドットのサイズのフォントを格納する場合には、フォントデータ格納ＲＯＭ１４の出力ビット数は最大ドット数に等しい１６とする。
【００９２】
【発明の効果】
この発明によれば、第１アドレス生成部及び第２アドレス生成部を備え、半導体装置内部で与えられた表示情報に基づいて表示すべき文字のフォントデータを生成展開できるので、ＣＰＵの負荷を低減でき、表示処理用のプログラムが簡略化できる。
さらに、表示情報はコマンド情報として与えられるので、複数の文字コードを一括して入力することができ、ＣＰＵの負荷を低減することができる。
【００９３】
また、所定の変換規則を用いて、受信された文字コードに対応する第１のアドレス群が生成されるので、フォントデータを記憶するフォントデータ格納部の記憶容量を減らすことができ、半導体装置自体のチップサイズを縮小できる。
さらに、フォントデータ展開部を複数のＲＡＭから構成し、フォントデータを時分割的に分離して複数のＲＡＭに読み出し及び書き込みをするので、ＲＡＭに対する読み出し及び書き込みの速度に余裕ができる。
【図面の簡単な説明】
【図１】この発明の表示制御用の半導体装置の機能ブロック図である。
【図２】この発明の表示に関する装置構成のブロック図である。
【図３】この発明の半導体装置の入力信号のタイミングチャートである。
【図４】この発明の半導体装置の詳細な内部動作のタイミングチャートである。
【図５】この発明のフォントデータ格納ＲＯＭの一実施例の内部構成の概略説明図である。
【図６】この発明の文字コード格納アドレス変換テーブルである。
【図７】この発明の文字コード格納アドレス変換テーブルである。
【図８】この発明のフォントデータの読み出しのフローチャートである。
【図９】この発明の半導体装置の入出力端子の説明図である。
【図１０】この発明の半導体装置に入力されるコマンドデータの一実施例の説明図である。
【図１１】この発明のサイズの異なるフォントを格納する方法の説明図である。
【図１２】この発明のサイズの異なるフォントを格納する方法の説明図である。
【図１３】この発明の文字フォントの格納イメージの説明図である。
【図１４】この発明における漢字コードの格納例の説明図である。
【図１５】従来の表示に関する装置の構成ブロック図である。
【図１６】従来のフォントデータ格納用ＲＯＭの入力端子と出力端子の説明図である。
【図１７】従来の１６ドットサイズの文字フォントデータの格納例の説明図である。
【図１８】従来の１２ドットサイズの文字フォントデータの格納例の説明図である。
【図１９】従来の１２ドットサイズの文字フォントデータの格納例の説明図である。
【図２０】従来の文字表示処理のフローチャートである。
【図２１】従来のフォントデータの読み出しのフローチャートである。
【図２２】従来の文字フォントデータ「漢」の表示例の説明図である。
【図２３】従来の文字コード・文字コード格納アドレス変換テーブルの説明図である。
【図２４】従来の文字コード・文字コード格納アドレス変換テーブルの説明図である。
【図２５】液晶表示画面の表示と、液晶駆動回路に内蔵されている表示ＲＡＭとの対応関係図である。
【図２６】従来の液晶表示画面の表示例の説明図である。
【符号の説明】
１１ 入力回路
１２ ＲＯＭアドレス生成回路
１３ ＲＡＭアドレス生成回路
１４ フォントデータ格納ＲＯＭ
１５−１ フォントデータ展開用ＲＡＭその１
１５−２ フォントデータ展開用ＲＡＭその２
１６ データ出力回路
１７ タイミング生成回路
１８ ＲＯＭデータラッチ回路
１９ 外字データ・ＲＯＭデータ選択回路
２０ チップ選択回路
２１ ＲＡＭデータラッチ回路
２２ 液晶ドライバー用コントロール信号生成回路
１１−１ タイミング調整回路
１１−２ コマンド識別回路
１１−３ 液晶ドライバーコントロール識別回路
１１−４ 液晶ドライバー用データ出力回路
１２−１ 漢字コードアドレス変換回路
１２−２ ＲＯＭアドレス出力シリアルカウンター
１３−１ 書き込みＸＹ座標アドレス変換回路
１３−２ 読み出しＸＹ座標アドレス変換回路
１３−３ ＲＡＭアドレス出力シリアルカウンター
１００ 半導体装置
１０１ 液晶表示装置
１０２ 液晶駆動装置（液晶ドライバー）
１０３ フォントデータ一時格納用ＲＡＭ
１０４ フォントデータ格納用ＲＯＭ
１０５ ＣＰＵ
Claims (7)
- 文字コード、表示位置情報及び文字サイズ情報を含む表示情報を受信する入力部と、受信された前記文字コードと文字サイズ情報とを利用して所定の変換規則により、その文字コードに対応する第１のアドレス群を生成する第１アドレス生成部と、前記第１のアドレス群によって特定される領域に前記文字データに対応するフォントデータを予め記憶し、前記第１のアドレス群が与えられるとその第１のアドレス群によって特定される領域に記憶されたフォントデータを出力するフォントデータ格納部と、受信された前記表示位置情報を利用して、前記フォントデータ格納部から出力されたフォントデータを展開すべき位置を表した第２のアドレス群を生成する第２アドレス生成部と、前記フォントデータ格納部から出力されたフォントデータを、前記第２アドレス生成部で生成された第２のアドレス群で示された領域に展開し一時記憶するフォントデータ展開部と、フォントデータ展開部に記憶されたフォントデータを、外部の表示駆動装置に出力する出力部とを備え、
前記入力部に受信される表示情報は、文字コード、表示位置情報及び文字サイズ情報を識別する識別子が付与されたコマンド情報であることを特徴とする表示制御用半導体装置。 - 前記第１アドレス生成部によって生成される第１のアドレス群が、フォントデータ格納部に格納されたフォントデータの先頭アドレスとそれに続く前記文字サイズ情報に相当する個数のアドレスとからなり、前記先頭アドレスは、文字コードを前記所定の変換規則により変換した変換コード値と前記文字サイズ情報との積で求められることを特徴とする請求項１記載の表示制御用半導体装置。
- 前記第１アドレス生成部は、前記先頭アドレスから、その先頭アドレスに文字サイズ情報に相当する数を加算したアドレスまで順次インクリメントして、アドレスを生成する第１のシリアルカウンタを備えることを特徴とする請求項２記載の表示制御用半導体装置。
- 前記入力部に受信される複数の表示情報が、その表示情報の先頭を示すスタートコマンドと、複数の文字コード、各文字コードの表示位置情報及び各文字コードの文字サイズ情報を内容とする文字コマンドと、その表示情報の終了を示すエンドコマンドとから構成されることを特徴とする請求項１記載の表示制御用半導体装置。
- 前記フォントデータ展開部が複数のＲＡＭから構成され、前記第２アドレス生成部が、フォントデータを前記フォントデータ展開部に対して書込みまたは読み出しをする際に、第２のアドレス群を、順次前記複数のＲＡＭごとに振り分けて所定のタイミングで各ＲＡＭに出力するＲＡＭアドレス変換部を備えることを特徴とする請求項１記載の表示制御用半導体装置。
- 前記フォントデータ展開部が複数のＲＡＭから構成され、前記フォントデータ格納部から出力されたフォントデータが、時分割的に分離されて、複数のＲＡＭに書き込まれかつ読み出されることを特徴とする請求項１記載の表示制御用半導体装置。
- ＣＰＵと、前記請求項１に記載した表示制御用半導体装置と、液晶駆動装置とからなり、前記ＣＰＵが表示用半導体装置に前記表示情報を与え、前記表示用半導体装置の出力部が、液晶駆動装置に前記フォントデータを与えることを特徴とする表示制御装置。
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