JP3546896B2

JP3546896B2 - Nonvolatile semiconductor memory device

Info

Publication number: JP3546896B2
Application number: JP30296894A
Authority: JP
Inventors: 喬島田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1994-11-11
Filing date: 1994-11-11
Publication date: 2004-07-28
Anticipated expiration: 2019-07-28
Also published as: JPH08139286A

Description

【０００１】
【産業上の利用分野】
本願の発明は、ゲート絶縁膜の一部である強誘電体膜の分極によって閾値電圧が制御されるトランジスタを用いてメモリセルが形成されている不揮発性半導体記憶装置に関するものである。
【０００２】
【従来の技術】
図７は、強誘電体のヒステリシス特性の一例を示している。このヒステリシス特性で、Ｖ_Fは印加電圧、Ｑは分極電荷、±Ｖ_Cは抗電圧、±Ｑ_Pは残留分極電荷を夫々示している。分極方向を反転させるための電圧としては±２Ｖ_Cが一般的に採用されており、また、このヒステリシス特性から、±２Ｖ_C／３の電圧が印加されても分極状態は殆ど変化しないと考えられる。
【０００３】
図７に示したヒステリシス特性から、ＰＺＴ等の強誘電体を用いて不揮発性半導体記憶装置を製造することが考えられ、大別して２つの方式が既に知られている。そのうちの第１の方式はＤＲＡＭと略同様の構成のメモリセルを有しており、メモリセル中のキャパシタの誘電体膜として強誘電体膜が用いられている。
【０００４】
しかし、この第１の方式では、読み出し時に記憶データを破壊するので、データの再書き込みが読み出し毎に必要であり、読み出しを高速に行うことができない。また、実効的な消去／書き込み回数が多くて強誘電体膜が早く劣化するので、書き換え可能な回数が少なくて寿命が短い。
【０００５】
図８は、記憶データを破壊することなく読み出し可能な第２の方式のメモリセルを形成しているトランジスタ１１を示している。このトランジスタ１１では、半導体基板１２上にＳｉＯ₂膜等である常誘電体膜１３と金属膜１４と強誘電体膜１５とが順次に積層されており、強誘電体膜１５及び常誘電体膜１３でゲート絶縁膜が構成されている。また、強誘電体膜１５上にゲート電極１６が形成されており、このゲート電極１６等の両側の半導体基板１２中にソース及びドレインとしての拡散層１７、１８が形成されている。
【０００６】
図９は、上述の様なトランジスタ１１を用いる第２の方式で構成されているメモリセルアレイを示している。即ち、トランジスタ１１のみから成るメモリセルＭ₁₁・・・が行列状に配置されており、各トランジスタ１１のゲート電極１６になっているワード線Ｗ₁・・・が行方向に延びている。また、ソース線Ｓ₁・・・及びビット線Ｂ₁・・・が列方向に延びており、ビット線Ｂ₁・・・は各トランジスタ１１のドレインである拡散層１８に接続されている。
【０００７】
この様なメモリセルアレイにおいて、総てのメモリセルＭ₁₁・・・のデータを一括消去するためには、下の表１の様な電圧を印加する。
【表１】

【０００８】
この結果、図１１に示す様に、強誘電体膜１５のうちでチャネル領域側の面に負電荷が誘起され、この負電荷によって半導体基板１２の表面に正電荷が誘起される。このため、総てのメモリセルＭ₁₁・・・におけるトランジスタ１１の閾値電圧が、図１０に示す様に、読み出し電圧Ｖ_Rである初期状態の閾値電圧Ｖ_th0に比べてΔＶ_thだけ正側へシフトして、消去状態の閾値電圧Ｖ_thEになる。
【０００９】
次に、例えばメモリセルＭ₁₁にのみデータを書き込むためには、下の表２の様な電圧を印加する。
【表２】

【００１０】
この結果、図１２（ａ）に示す様に、強誘電体膜１５のうちでチャネル領域側の面に正電荷が誘起され、この正電荷によって半導体基板１２の表面に負電荷が誘起される。このため、メモリセルＭ₁₁におけるトランジスタ１１の閾値電圧が、図１０に示した様に、初期状態の閾値電圧Ｖ_th0に比べてΔＶ_thだけ負側へシフトして、書き込み状態の閾値電圧Ｖ_thWになる。
【００１１】
図１２（ｂ）は、書き込み時のメモリセルＭ₁₁におけるトランジスタ１１の等価回路を示している。ここで、Ｖ_FW及びＶ_OXWは、夫々書き込み時に強誘電体膜１５及び常誘電体膜１３に印加されている電圧であり、Ｃ_F0及びＣ_OX0は、夫々強誘電体膜１５及び常誘電体膜１３の単位面積当たりの容量である。
【００１２】
そして、強誘電体膜１５及び常誘電体膜１３の比誘電率及び膜厚を夫々ε_F、ε_OX及びｔ_F、ｔ_OXとし、真空の誘電率をε₀とすると、図１２（ｂ）に示した等価回路から、
Ｖ_W＝Ｖ_FW＋Ｖ_OXW (1)
Ｃ_F0Ｖ_FW＝Ｃ_OX0Ｖ_OXW (2)
Ｃ_F0＝（ε_Fε₀）／ｔ_F (3)
Ｃ_OX0＝（ε_OXε₀）／ｔ_OX (4)
が成立する。
【００１３】
なお、図７についても説明した様に、データを書き込む際には強誘電体膜１５に２Ｖ_Cの電圧を印加するので、強誘電体膜１５の抗電界をＥ_Cとすると、
Ｖ_FW＝２Ｖ_C＝２Ｅ_Cｔ_F (5)
となる。従って、この(5)式と(1)〜(4)式とから、
Ｖ_W＝Ｖ_FW（１＋Ｃ_F0／Ｃ_OX0）
＝２Ｅ_Cｔ_F〔１＋（ε_Fｔ_OX）／（ε_OXｔ_F）〕
＝２Ｅ_C〔ｔ_F＋（ε_Fｔ_OX）／ε_OX〕 (6)
となる。
【００１４】
また、書き込み時の常誘電体膜１３における電界をＥ_OXWとすると、(2)〜(5)式から、
Ｅ_OXW＝（２Ｅ_Cε_F）／ε_OX
(7)
となる。
【００１５】
ところで、上述の様に、メモリセルＭ₁₁にデータを書き込むためにワード線Ｗ₁に電圧Ｖ_Wを印加しているが、この印加によってメモリセルＭ₁₂にデータが書き込まれるのを防止する必要がある。そのためには、図１３に示す様に、トランジスタ１１にチャネル１９を形成し、半導体基板１２の表面の電圧をビット線Ｂ₂の電圧Ｖ_dに等しくして、図７について説明した様に、強誘電体膜１５に印加される電圧Ｖ_FWを２Ｖ_C／３以下にする必要がある。
【００１６】
このため、まず、チャネル１９を形成するために、
Ｖ_W−Ｖ_d≧Ｖ_thE (8)
である必要がある。また、
Ｖ_W−Ｖ_d＝Ｖ_FW＋Ｖ_OXW
であり、この式と(2)〜(4)式とから、
Ｖ_W−Ｖ_d＝Ｖ_FW〔１＋（ε_Fｔ_OX）／（ε_OXｔ_F）〕
Ｖ_FW＝（Ｖ_W−Ｖ_d）／〔１＋（ε_Fｔ_OX）／（ε_OXｔ_F）〕
≦２Ｅ_Cｔ_F／３ (9)
となる。
【００１７】
そして、(8)(9)式から、
Ｖ_W−２Ｅ_C〔ｔ_F＋（ε_Fｔ_OX）／ε_OX〕／３
≦Ｖ_d≦Ｖ_W−Ｖ_thE (10)
となり、(6)(10)式から、
Ｖ_thE≦２Ｅ_C〔ｔ_F＋（ε_Fｔ_OX）／ε_OX〕／３＝Ｖ_W／３
(11)
となる。
【００１８】
従って、(11)式から、Ｖ_Wの最小値は、
Ｖ_W＝３Ｖ_thE＝２Ｅ_C〔ｔ_F＋（ε_Fｔ_OX）／ε_OX〕 (12)
となり、(10)(12)式から、
Ｖ_d＝２Ｖ_thE＝２Ｖ_W／３
＝４Ｅ_C〔ｔ_F＋（ε_Fｔ_OX）／ε_OX〕／３ (13)
となる。
【００１９】
なお、トランジスタ１１のゲート絶縁膜が強誘電体膜１５のみで形成されていると、強誘電体膜１５と半導体基板１２との界面特性が良好でなく、界面準位の密度が高い。このため、分極効果が打ち消され、消去状態の閾値電圧Ｖ_thE及び書き込み状態の閾値電圧Ｖ_thWがばらついて動作の信頼性が低下する。一方、金属膜１４は分極可能な強誘電体膜１５を成長させ易くするためのものであり、この金属膜１４は必ずしも必要ではない。
【００２０】
ところで、図８、９に示した従来例では、Ｖ_thW＞０である必要があるので、Ｖ_thW＝０．５Ｖとし、また、プロセス及び動作の余裕を考慮してΔＶ_th＝１Ｖとすると、Ｖ_thE＝２．５Ｖとなる。従って、(12)式から、Ｖ_W＝７．５Ｖ、Ｖ_E＝−Ｖ_W＝−７．５Ｖとなる。
【００２１】
しかし、半導体記憶装置の集積度の向上に伴って電源電圧Ｖ_CCが２．５〜１．５Ｖ程度にまで低下すると、±７．５Ｖという書き込み電圧Ｖ_W及び消去電圧Ｖ_Eは非常な高電圧であることになる。従って、図８、９に示した従来例では、低電圧で動作させることができなかった。
【００２２】
また、強誘電体膜１５の抗電界Ｅ_C≒６×１０⁴Ｖ／ｃｍ、比誘電率ε_F≒２５０とすると、ＳｉＯ₂膜である常誘電体膜１３の比誘電率ε_OX≒３．９であるので、(7)式から、Ｅ_OXW≒７．７×１０⁶Ｖ／ｃｍになる。更に、Ｖ_W、ε_F、ｔ_Fが１０％ばらつくと、Ｅ_OXW≒９．１×１０⁶Ｖ／ｃｍになる。
【００２３】
ところが、ＳｉＯ₂膜には６．５×１０⁶Ｖ／ｃｍ前後でファウラ−ノルドハイムトンネル電流が流れるので、チャネル１９から常誘電体膜１３または浮遊状態の金属膜１４に電子または正孔が注入及び蓄積され、蓄積されたキャリアが強誘電体膜１５の分極効果を打ち消して、閾値電圧Ｖ_thE、Ｖ_thWがばらつく。従って、図８、９に示した従来例では、読み出しを安定的に行うことができなくて、信頼性が低かった。
【００２４】
一方、図１４に示す様に、図８に示した記憶用のトランジスタ１１と通常構造の読み出し用のトランジスタ２１とを直列に接続することによってメモリセルを構成した従来例も考えられている。従って、トランジスタ２１では、ＳｉＯ₂膜等の常誘電体膜１３上に多結晶Ｓｉ膜等のゲート電極２２が形成されている。
【００２５】
この従来例では、トランジスタ１１をエンハンスメント状態とデプレション状態との間で遷移させ、トランジスタ２１をエンハンスメント型にすれば、書き込み状態の閾値電圧Ｖ_thWと消去状態の閾値電圧Ｖ_thEとの差２ΔＶ_thを小さくすることなく、これらの閾値電圧の絶対値を小さくすることができる。従って、動作余裕等を小さくすることなく書き込み電圧Ｖ_W及び消去電圧Ｖ_Eを低電圧化することができる。
【００２６】
ところが、図１４に示した従来例では、トランジスタ１１とトランジスタ２１との間に、これらのトランジスタ１１、２１で共有している拡散層２３が形成されているので、メモリセル面積が大きくて、大容量化が困難であった。そこで、図１５に示す様に、トランジスタ２１の常誘電体膜１３及びゲート電極２２の一部をトランジスタ１１のゲート電極１６に重畳させて、拡散層２３を不要にした従来例が考えられている。
【００２７】
【発明が解決しようとする課題】
しかしながら、図１５に示した従来例では、トランジスタ２１のチャネル長が、ゲート長によって自己整合的には決定されず、トランジスタ１１のゲート電極１６に対するトランジスタ２１のゲート電極２２の位置ずれによって変動する。このため、読み出し電流が変動して、読み出しが容易ではなかった。
【００２８】
【課題を解決するための手段】
請求項１の不揮発性半導体記憶装置は、ゲート電極５３側の強誘電体膜４８及びチャネル領域側の常誘電体膜４５でゲート絶縁膜が構成されている記憶用トランジスタ５４と、常誘電体膜３３のみでゲート絶縁膜が形成されている読み出し用トランジスタ４４とで、メモリセルＭ₁₁・・・が構成されており、前記強誘電体膜４８の分極方向の反転によって前記記憶用トランジスタ５４がエンハンスメント状態とデプレション状態との間を遷移し、前記読み出し用トランジスタ４４がエンハンスメント型であり、前記読み出し用トランジスタ４４のソース４１がこの読み出し用トランジスタ４４のゲート電極３４の一方の側面側に自己整合的に形成されており、前記記憶用トランジスタ５４の前記ゲート電極５３が、前記読み出し用トランジスタ４４の前記ゲート電極３４よりも上層に形成されており、且つ平面的に見てこの読み出し用トランジスタ４４のゲート電極３４の他方の側面に絶縁膜３５を介して並ぶ部分を有しており、前記読み出し用トランジスタ４４の前記ゲート電極３４に読み出し電圧Ｖ _R を印加した場合におけるこの読み出し用トランジスタ４４のチャネルコンダクタンスよりも、前記デプレション状態における前記記憶用トランジスタ５４のゲート電圧が０である場合におけるこの記憶用トランジスタ５４のチャネルコンダクタンスの方が大きいことを特徴としている。
【００２９】
【作用】
請求項１の不揮発性半導体記憶装置では、メモリセルＭ₁₁・・・を構成している記憶用トランジスタ５４と読み出し用トランジスタ４４とが互いに直列に接続されており、記憶用トランジスタ５４がエンハンスメント状態とデプレション状態との間を遷移し、読み出し用トランジスタ４４がエンハンスメント型であるので、記憶用トランジスタ５４の強誘電体膜４８の分極方向に応じてデータの書き込み状態または消去状態を判別することができる。
【００３０】
そして、記憶用トランジスタ５４がエンハンスメント状態とデプレション状態との間を遷移するので、記憶用トランジスタ５４がエンハンスメント型である場合に比べて、データの書き込み状態の閾値電圧Ｖ_thWと消去状態の閾値電圧Ｖ_thEとの差２ΔＶ_thを小さくすることなく、これらの閾値電圧Ｖ_thW、Ｖ_thEの絶対値を小さくすることができる。
【００３１】
また、読み出し用トランジスタ４４のソース４１がそのゲート電極３４の一方の側面側に自己整合的に形成されている。しかも、記憶用トランジスタ５４のゲート電極５３が、読み出し用トランジスタ４４のゲート電極３４よりも上層に形成されているが、平面的に見てこの読み出し用トランジスタ４４のゲート電極３４の他方の側面に絶縁膜３５を介して並ぶ部分を有しているので、記憶用トランジスタ５４がデプレション状態になったときは、この記憶用トランジスタ５４のチャネル４３が読み出し用トランジスタ４４のドレインになる。
【００３２】
このため、記憶用トランジスタ５４がデプレション状態になったときの読み出し用トランジスタ４４のチャネル長は、この読み出し用トランジスタ４４のゲート長によって自己整合的に決定され、読み出し用トランジスタ４４のゲート電極３４に対する記憶用トランジスタ５４のゲート電極５３の位置ずれによっては変動しない。
【００３３】
しかも、記憶データの読み出し時の電流が記憶用トランジスタ５４よりも読み出し用トランジスタ４４の影響を大きく受けるので、読み出し用トランジスタ４４のゲート電極３４に対する記憶用トランジスタ５４のゲート電極５３の位置ずれによって記憶用トランジスタ５４のチャネル長が変動しても、読み出し電流の変動が少ない。
【００３４】
【実施例】
以下、本願の発明の一実施例を、図１〜６を参照しながら説明する。本実施例を製造するためには、図２、図５（ａ）及び図６（ａ）に示す様に、ｐ型のＳｉ基板３１の表面に素子分離領域のパターンのＳｉＯ₂膜３２をＬＯＣＯＳ法で選択的に形成し、ＳｉＯ₂膜３２に囲まれている素子活性領域の表面にゲート酸化膜としてのＳｉＯ₂膜３３を形成する。
【００３５】
その後、ＳｉＯ₂膜３３、３２上で行方向に延びる縞状にｎ⁺型の多結晶Ｓｉ膜３４をパターニングして、読み出し用のトランジスタのゲート電極になるワード線Ｒ₁・・・を形成する。そして、多結晶Ｓｉ膜３４の表面の酸化等で、この表面にＳｉＯ₂膜３５を形成する。なお、ここまでで、多結晶Ｓｉ膜３４が形成されていない素子活性領域の表面にも、ＳｉＯ₂膜３６が形成される。
【００３６】
次に、図２、図５（ｂ）及び図６（ｂ）に示す様に、記憶用のトランジスタのチャネル領域になる部分を覆うパターンにレジスト３７を加工し、多結晶Ｓｉ膜３４、レジスト３７及びＳｉＯ₂膜３２をマスクにした不純物のイオン注入で、共通ソースＳ₁₂・・・及びドレインとしてのｎ⁺型の拡散層４１、４２をＳｉ基板３１に形成する。
【００３７】
次に、図５（ｃ）及び図６（ｃ）に示す様に、レジスト３７を除去した後、多結晶Ｓｉ膜３４及びＳｉＯ₂膜３２をマスクにした不純物のイオン注入で、記憶用のトランジスタのチャネル領域になる部分に、閾値電圧を低くするためのｎ^-型の拡散層４３を形成する。ここまでで、エンハンスメント型である読み出し用のトランジスタ４４が形成される。その後、多結晶Ｓｉ膜３４が形成されていない素子活性領域の表面からＳｉＯ₂膜３６を除去した後、再び、この表面にゲート酸化膜としてのＳｉＯ₂膜４５を形成する。
【００３８】
次に、図５（ｄ）及び図６（ｄ）に示す様に、ｎ⁺型の多結晶Ｓｉ膜４６を全面に堆積させ、多結晶Ｓｉ膜３４上のＳｉＯ₂膜３５と多結晶Ｓｉ膜４６とが略同じ高さになるまで多結晶Ｓｉ膜４６を厚さ方向に除去して、Ｓｉ基板３１上を平坦化する。
【００３９】
次に、図５（ｅ）及び図６（ｅ）に示す様に、Ｐｔ／ＴｉＮ層４７と比誘電率が２００以下である強誘電体膜４８とを順次に全面に堆積させ、強誘電体膜４８、Ｐｔ／ＴｉＮ層４７及び多結晶Ｓｉ膜４６を列方向に延びる縞状にパターニングする。そして、図５（ｆ）及び図６（ｆ）に示す様に、ＳｉＯ₂膜５１を全面に堆積させ、強誘電体膜４８とＳｉＯ₂膜５１とが略同じ高さになるまでＳｉＯ₂膜５１を厚さ方向に除去して、Ｓｉ基板３１上を平坦化する。
【００４０】
次に、図１、２に示す様に、バリアメタル膜としてのＴｉＮ膜５２とＡｌ膜５３とを順次に全面に堆積させ、このＡｌ膜５３から多結晶Ｓｉ膜４６までを行方向に延びる縞状にパターニングする。この結果、Ａｌ膜５３で記憶用のトランジスタのゲート電極になるワード線Ｗ₁・・・が形成され、強誘電体膜４８、Ｐｔ／ＴｉＮ層４７及び多結晶Ｓｉ膜４６は、各メモリセルに対応して孤立した島状のパターンになる。ここまでで、記憶用のトランジスタ５４が形成される。
【００４１】
その後、ＳｉＯ₂膜５５を全面に堆積させ、ドレインとしての拡散層４２に達するコンタクト孔５６をＳｉＯ₂膜５５に開孔する。そして、コンタクト孔５６を介して拡散層４２にコンタクトすると共に列方向に縞状に延びるビット線Ｂ₁・・・を形成し、更に、表面保護膜（図示せず）等を形成して、本実施例を完成させる。
【００４２】
以上の様にして製造した本実施例では、図１（ａ）からも明らかな様に、読み出し用のトランジスタ４４と記憶用のトランジスタ５４とが互いに直列に接続されており、且つ読み出し用のトランジスタ４４がエンハンスメント型であるので、記憶用のトランジスタ５４における書き込み状態の閾値電圧Ｖ_thWは負になってもよい。
【００４３】
このため、図４に示す様に、記憶用のトランジスタ５４の閾値電圧は、データの消去状態または書き込み状態に対応する強誘電体膜４８の分極方向に応じて、エンハンスメント状態とデプレション状態との間を遷移する。従って、ΔＶ_thを小さくすることなく、消去状態の閾値電圧Ｖ_thE及び書き込み状態の閾値電圧Ｖ_thWの絶対値を小さくすることができて、動作余裕を小さくすることなく消去電圧Ｖ_E及び書き込み電圧Ｖ_Wを低電圧化することができる。
【００４４】
なお、多結晶Ｓｉ膜３４に読み出し電圧Ｖ_Rを印加した場合におけるトランジスタ４４のチャネルコンダクタンスよりも、トランジスタ５４がデプレション状態で且つＡｌ膜５３の電圧が０である場合におけるこのトランジスタ５４のチャネルコンダクタンスの方が大きくなる様に、閾値電圧Ｖ_th0を設定する。
【００４５】
図３は、本実施例におけるメモリセルアレイの等価回路を示しており、下の表３はこのメモリセルアレイのうちのメモリセルＭ₁₁に対する動作時に印加すべき電圧を示している。
【表３】

【００４６】
また、本実施例では、図１（ａ）からも明らかな様に、トランジスタ５４がデプレション状態になったときは、このトランジスタ５４のチャネルである拡散層４３がトランジスタ４４のドレインになる。このため、トランジスタ５４がデプレション状態になったときのトランジスタ４４のチャネル長は、多結晶Ｓｉ膜３４の幅によって自己整合的に決定され、多結晶Ｓｉ膜３４に対するＡｌ膜５３の位置ずれによっては変動しない。従って、読み出し電流の変動が少なくて、読み出しが容易である。
【００４７】
更に、既述の様に、多結晶Ｓｉ膜３４に読み出し電圧Ｖ_Rを印加した場合におけるトランジスタ４４のチャネルコンダクタンスよりも、トランジスタ５４がデプレション状態で且つＡｌ膜５３の電圧が０である場合におけるこのトランジスタ５４のチャネルコンダクタンスの方が大きくなる様に、閾値電圧Ｖ_th0を設定してある。
【００４８】
このため、読み出し時の電流がトランジスタ５４よりもトランジスタ４４の影響を大きく受け、多結晶Ｓｉ膜３４に対するＡｌ膜５３の位置ずれによってトランジスタ５４のチャネル長が変動しても、読み出し電流の変動が少ない。従って、読み出しが更に容易である。
【００４９】
ところで、ＳｉＯ₂膜４５にファウラ−ノルドハイムトンネル電流が流れ始める電界をＥ_Tとすると、書き込み時にこのファウラ−ノルドハイムトンネル電流を流さない様にするためには、(7)式から、
Ｅ_OXW＝（２Ｅ_Cε_F）／ε_OX＜Ｅ_T
ε_F＜（ε_OXＥ_T）／２Ｅ_C (14)
である必要がある。
【００５０】
そして、既述の様に、Ｅ_C≒６×１０⁴Ｖ／ｃｍ、ε_OX≒３．９であるので、Ｅ_T≒６×１０⁶Ｖ／ｃｍとすると、ε_F＜１９５となる。これに対して、本実施例では、既述の様に、強誘電体膜４８の比誘電率ε_Fを２００以下にしているので、ＳｉＯ₂膜４５をファウラ−ノルドハイムトンネル電流が殆ど流れない。
【００５１】
このため、ＳｉＯ₂膜４５、多結晶Ｓｉ膜４６またはＰｔ／ＴｉＮ層４７にキァリアが注入及び蓄積されず、蓄積されたキァリアによって強誘電体膜４８の分極効果が打ち消されることがない。従って、消去状態及び書き込み状態における閾値電圧Ｖ_thE、Ｖ_thWのばらつきが少なく、読み出しを安定的に行うことができて、信頼性が高い。
【００５２】
【発明の効果】
請求項１の不揮発性半導体記憶装置では、データの書き込み状態の閾値電圧と消去状態の閾値電圧との差を小さくすることなく、これらの閾値電圧の絶対値を小さくすることができるので、動作余裕を小さくすることなく書き込み電圧及び消去電圧を低電圧化することができる。
【００５３】
また、読み出し用トランジスタのチャネル長は、この読み出し用トランジスタのゲート長によって自己整合的に決定され、読み出し用トランジスタのゲート電極に対する記憶用トランジスタのゲート電極の位置ずれによっては変動しないので、読み出し電流の変動が少なくて、読み出しが容易である。
【００５４】
しかも、読み出し用トランジスタのゲート電極に対する記憶用トランジスタのゲート電極の位置ずれによって記憶用トランジスタのチャネル長が変動しても、読み出し電流の変動が少ないので、読み出しが更に容易である。
【図面の簡単な説明】
【図１】本願の発明の一実施例を示しており、（ａ）（ｂ）は図２の夫々Ａ−Ａ線及びＢ−Ｂ線に沿う位置における側断面図である。
【図２】一実施例の平面図である。
【図３】一実施例におけるメモリセルアレイの等価回路図である。
【図４】一実施例の記憶用トランジスタにおけるＶ_G−Ｉ_D特性を示すグラフである。
【図５】一実施例の製造方法を工程順に示しており、図２のＡ−Ａ線に沿う位置における側断面図である。
【図６】一実施例の製造方法を工程順に示しており、図２のＢ−Ｂ線に沿う位置における側断面図である。
【図７】強誘電体のヒステリシス特性の一例を示すグラフである。
【図８】本願の発明の一従来例の側断面図である。
【図９】一従来例におけるメモリセルアレイの等価回路図である。
【図１０】一従来例のトランジスタにおけるＶ_G−Ｉ_D特性を示すグラフである。
【図１１】消去状態にある一従来例の概念図である。
【図１２】書き込み状態にある一従来例を示しており、（ａ）は概念図、（ｂ）は等価回路図である。
【図１３】書き込み禁止状態にある一従来例の概念図である。
【図１４】本願の発明の別の従来例を示しており、（ａ）は側断面図、（ｂ）は等価回路図である。
【図１５】本願の発明の更に別の従来例の側断面図である。
【符号の説明】
３３ＳｉＯ₂膜
３４多結晶Ｓｉ膜
３５ＳｉＯ₂膜
４１拡散層
４３拡散層
４４トランジスタ
４５ＳｉＯ₂膜
４８強誘電体膜
５３Ａｌ膜
５４トランジスタ[0001]
[Industrial applications]
The present invention relates to a nonvolatile semiconductor memory device in which a memory cell is formed using a transistor whose threshold voltage is controlled by polarization of a ferroelectric film which is a part of a gate insulating film.
[0002]
[Prior art]
FIG. 7 shows an example of the hysteresis characteristic of the ferroelectric. In this hysteresis characteristic, V _F is the applied voltage, Q is the polarization charge, ± V _C is the coercive voltage, ± Q _P shows the residual polarization charge respectively. As a voltage for inverting the polarization direction, ± 2 V _C is generally adopted, and from this hysteresis characteristic, it is considered that the polarization state hardly changes even when a voltage of ± 2 V _C / 3 is applied. .
[0003]
Based on the hysteresis characteristics shown in FIG. 7, it is conceivable to manufacture a non-volatile semiconductor memory device using a ferroelectric material such as PZT, and roughly two types are already known. The first method has a memory cell having substantially the same configuration as that of a DRAM, and a ferroelectric film is used as a dielectric film of a capacitor in the memory cell.
[0004]
However, in the first method, since stored data is destroyed at the time of reading, data rewriting is required for each reading, and reading cannot be performed at high speed. In addition, since the number of effective erase / write operations is large and the ferroelectric film deteriorates quickly, the number of rewritable operations is small and the life is short.
[0005]
FIG. 8 shows a transistor 11 forming a memory cell of the second system which can be read without destroying stored data. In the transistor 11, a paraelectric film 13 such as an SiO ₂ film, a metal film 14, and a ferroelectric film 15 are sequentially laminated on a semiconductor substrate 12, and the ferroelectric film 15 and the paraelectric film are formed. Reference numeral 13 denotes a gate insulating film. A gate electrode 16 is formed on the ferroelectric film 15, and

diffusion layers

17 and 18 as sources and drains are formed in the semiconductor substrate 12 on both sides of the gate electrode 16 and the like.
[0006]
FIG. 9 shows a memory cell array configured in the second system using the transistor 11 as described above. That is, the memory cell M ₁₁ · · · consisting of only the transistor 11 are arranged in a matrix, word lines W ₁ · · · which is the gate electrode 16 of each transistor 11 is extended in the row direction. The source line S ₁ · · · and the bit lines B ₁ · · · extend in the column direction, the bit line B ₁ · · · are connected to the diffusion layer 18 which is the drain of each transistor 11.
[0007]
In such a memory cell array, in order to collectively erase data in all the memory cells M ₁₁ · · · applies a such voltage in Table 1 below.
[Table 1]

[0008]
As a result, as shown in FIG. 11, negative charges are induced on the surface of the ferroelectric film 15 on the channel region side, and positive charges are induced on the surface of the semiconductor substrate 12 by the negative charges. Therefore, the threshold voltage of the transistor 11 in all the memory cells M ₁₁ · · · is, as shown in FIG. 10, as compared with the threshold voltage V _th0 in the initial state is read voltage V _R [Delta] V _th only to the positive side Shift to the threshold voltage V _thE in the erased state.
[0009]
Then, for example, to write data only to the memory cell M ₁₁ applies a such voltage in Table 2 below.
[Table 2]

[0010]
As a result, as shown in FIG. 12A, a positive charge is induced on the surface of the ferroelectric film 15 on the channel region side, and a negative charge is induced on the surface of the semiconductor substrate 12 by the positive charge. Therefore, the threshold voltage of the transistor ₁₁ in the memory cell _M11 shifts to the negative side by ΔV _th as compared with the threshold voltage V _th0 in the initial state as shown in FIG. become.
[0011]
FIG. 12 (b) shows an equivalent circuit of the transistor 11 in the memory cell M ₁₁ at the time of writing. Here, V _FW and V _OXW are voltages applied to the ferroelectric film 15 and the paraelectric film 13 at the time of writing, respectively, and C _F0 and C _OX0 are the ferroelectric film 15 and the paraelectric film, respectively. This is the capacitance per unit area of the film 13.
[0012]
Then, assuming that the relative dielectric constant and the film thickness of the ferroelectric film 15 and the paraelectric film 13 are ε _F , ε _OX and t _F , t _OX and the vacuum dielectric constant is ε ₀ , FIG. From the equivalent circuit shown in
V _W = V _FW + V _OXW (1)
C _F0 V _FW = C _OX0 V _OXW (2)
C _F0 = (ε _F ε ₀ ) / t _F (3)
C _OX0 = (ε _OX ε ₀ ) / t _OX (4)
Holds.
[0013]
As described with reference to FIG. 7, when writing data, a voltage of 2 V _C is applied to the ferroelectric film 15. Therefore, if the coercive electric field of the ferroelectric film 15 is E _C ,
V _FW = 2V _C = 2E _C t _F (5)
It becomes. Therefore, from equation (5) and equations (1) to (4),
V _W = V _FW (1 + C _F0 / C _OX0 )
= 2E _C t _F [1+ (ε _F t _OX ) / (ε _OX t _F )]
= 2E _C [t _F + (ε _F t _OX ) / ε _OX ] (6)
It becomes.
[0014]
If the electric field in the paraelectric film 13 at the time of writing is E _OXW , from the equations (2) to (5),
E _OXW = (2E _C ε _F ) / ε _OX
(7)
It becomes.
[0015]
Incidentally, as described above, but by applying a voltage V _W to the word lines W ₁ to write the data into the memory cell M _11, is necessary to prevent the data in the memory cell M ₁₂ is written by the application is there. For this purpose, as shown in FIG. 13, a channel 19 is formed in the transistor 11, and equal to the voltage of the surface of the semiconductor substrate 12 to a voltage V _d of the bit line B _2, as described for FIG. 7, strong The voltage V _FW applied to the dielectric film 15 needs to be 2 V _C / 3 or less.
[0016]
Therefore, first, in order to form the channel 19,
V _W −V _d ≧ V _thE (8)
Need to be Also,
V _W -V _d = V _FW + V _OXW
From this equation and equations (2) to (4),
V _W −V _d = V _FW [1+ (ε _F t _OX ) / (ε _OX t _F )]
V _FW = (V _W -V _d ) / [1+ (ε _F t _OX ) / (ε _OX t _F )]
≦ 2E _C t _F / 3 (9)
It becomes.
[0017]
And, from equations (8) and (9),
V _W -2E _C [t _F + (ε _F t _OX ) / ε _OX ] / 3
≦ V _d ≦ V _W −V _thE (10)
And from equations (6) and (10),
V _thE ≦ 2E _C [t _F + (ε _F t _OX ) / ε _OX ] / 3 = V _W / 3
(11)
It becomes.
[0018]
Therefore, from equation (11), the minimum value of V _W is
V _W = 3V _thE = 2E _C [t _F + (ε _F t _OX ) / ε _OX ] (12)
And from equations (10) and (12),
_{_{_{V d = 2V thE = 2V W}}} / 3
= 4E _C [t _F + (ε _F t _OX ) / ε _OX ] / 3 (13)
It becomes.
[0019]
Note that when the gate insulating film of the transistor 11 is formed only of the ferroelectric film 15, the interface characteristics between the ferroelectric film 15 and the semiconductor substrate 12 are not good, and the density of interface states is high. Therefore, the polarization effect is canceled, the reliability of the operation varies the threshold voltage V _THW threshold voltage V _thE and write state in the erase state is lowered. On the other hand, the metal film 14 is for facilitating the growth of the polarizable ferroelectric film 15, and the metal film 14 is not always necessary.
[0020]
By the way, in the conventional example shown in FIGS. 8 and 9, V _thW > 0 is required, so that V _thW = 0.5 V, and ΔV _th = 1 V in consideration of the margin of the process and the operation, V _thE = 2.5V. Therefore, from equation (12), V _W = 7.5 V and V _E = −V _W = −7.5 V.
[0021]
However, when the power supply voltage V _CC is reduced to about 2.5 to 1.5 V with the improvement in the degree of integration of the semiconductor memory device, the write voltage V _W and the erase voltage V _E of ± 7.5 V become extremely high voltages. It will be. Therefore, the conventional example shown in FIGS. 8 and 9 cannot be operated at a low voltage.
[0022]
Assuming that the coercive electric field E _C of the ferroelectric film 15 is about 6 × 10 ⁴ V / cm and the relative permittivity ε _{F is about} 250, the relative permittivity ε _{OX of the} paraelectric film 13 which is an SiO ₂ film is about 3. Since it is 9, E _OXW ≒ 7.7 × 10 ⁶ V / cm from the equation (7). Further, when V _W , ε _F , and t _F vary by 10%, E _OXW ≒ 9.1 × 10 ⁶ V / cm.
[0023]
However, since a Fowler-Nordheim tunnel current flows at about 6.5 × 10 ⁶ V / cm in the SiO ₂ film, electrons or holes are injected from the channel 19 into the paraelectric film 13 or the floating metal film 14. The accumulated carriers cancel the polarization effect of the ferroelectric film 15, and the threshold voltages V _thE and V _thW vary. Therefore, in the conventional example shown in FIGS. 8 and 9, reading could not be performed stably and reliability was low.
[0024]
On the other hand, as shown in FIG. 14, a conventional example in which a memory cell is configured by connecting the storage transistor 11 shown in FIG. 8 and a read transistor 21 having a normal structure in series has been considered. Therefore, in the transistor 21, the gate electrode 22 such as a polycrystalline Si film is formed on the paraelectric film 13 such as a SiO ₂ film.
[0025]
In this conventional example, when the transistor 11 transitions between the enhancement state and the depletion state and the transistor 21 is of the enhancement type, the difference 2ΔV _th between the threshold voltage V _{thW in} the write state and the threshold voltage V _thE in the erase state is obtained. Can be reduced without reducing the absolute values of these threshold voltages. Therefore, it is possible to lower voltage the write voltage V _W and the erase voltage V _E without reducing the operating margin and the like.
[0026]
However, in the conventional example shown in FIG. 14, since the diffusion layer 23 shared by the

transistors

11 and 21 is formed between the transistor 11 and the transistor 21, the memory cell area is large. It was difficult to increase the capacity. Therefore, as shown in FIG. 15, a conventional example in which a part of the paraelectric film 13 and the gate electrode 22 of the transistor 21 is overlapped with the gate electrode 16 of the transistor 11 to eliminate the need for the diffusion layer 23 has been considered. .
[0027]
[Problems to be solved by the invention]
However, in the conventional example shown in FIG. 15, the channel length of the transistor 21 is not determined in a self-aligned manner by the gate length, but fluctuates due to a displacement of the gate electrode 22 of the transistor 21 with respect to the gate electrode 16 of the transistor 11. For this reason, the read current fluctuated, and the read was not easy.
[0028]
[Means for Solving the Problems]
The nonvolatile semiconductor memory device according to claim 1, wherein the storage transistor includes a ferroelectric film on the side of the gate electrode and a paraelectric film on the side of the channel region, and the storage transistor includes a paraelectric film. 33 only in the read transistor 44 having a gate insulating film is formed, the memory cell M ₁₁ · · · are configuration, the storage transistor 54 by the polarization direction of reversal of the ferroelectric film 48 is an enhancement The read transistor 44 is of an enhancement type, and the source 41 of the read transistor 44 is self-aligned with one side of the gate electrode 34 of the read transistor 44. And the gate electrode 53 of the storage transistor 54 is connected to the read transistor. 44 wherein are formed above the gate electrode 34 of, has a portion arranged through the insulating film 35 on the other side of the gate electrode 34 of the read transistor 44 and in plan view, the than the channel conductance of the read transistor 44 in the case of applying a read voltage V _R to the gate electrode 34 of the read transistor 44, this in case the gate voltage of the storage transistor 54 in the depletion state is 0 The storage transistor 54 is characterized in that the channel conductance is larger .
[0029]
[Action]
請 the nonvolatile semiconductor memory device of Motomeko 1 includes a transistor 44 and the read memory transistor 54 constituting the memory cell M ₁₁ · · · are connected in series with each other, the memory transistor 54 is an enhancement state And the depletion state, and since the read transistor 44 is of the enhancement type, it is possible to determine the data write state or the erase state according to the polarization direction of the ferroelectric film 48 of the storage transistor 54. it can.
[0030]
Then, since the storage transistor 54 transitions between the enhancement state and the depletion state, the threshold voltage V _thW of the data write state and the threshold voltage of the erase state are _lower than when the storage transistor 54 is of the enhancement type. without reducing the difference 2.DELTA.V _th and V _thE, can these threshold voltages V _THW, the absolute value of V _thE reduced.
[0031]
The source 41 of the reading transistor 44 is formed on one side of the gate electrode 34 in a self-aligned manner. In addition, the gate electrode 53 of the storage transistor 54 is formed in a layer higher than the gate electrode 34 of the read transistor 44, but is insulated on the other side surface of the gate electrode 34 of the read transistor 44 in plan view. Since the storage transistor 54 has the portions arranged via the film 35, when the storage transistor 54 is in the depletion state, the channel 43 of the storage transistor 54 becomes the drain of the read transistor 44.
[0032]
For this reason, the channel length of the read transistor 44 when the storage transistor 54 is in the depletion state is determined in a self-aligned manner by the gate length of the read transistor 44, and the channel length of the read transistor 44 with respect to the gate electrode 34 is It does not change depending on the displacement of the gate electrode 53 of the storage transistor 54.
[0033]
In addition , since the current at the time of reading the stored data is more affected by the read transistor 44 than by the storage transistor 54, the storage transistor 54 is displaced with respect to the gate electrode 34 of the read transistor 44 due to the displacement of the gate electrode 53 of the read transistor 44. Even if the channel length of the transistor 54 changes, the change in the read current is small .
[0034]
【Example】
Below, an embodiment of the present invention will be described with reference to Figures 1-6. In order to manufacture this embodiment, as shown in FIGS. 2, 5A and 6A, a SiO ₂ film 32 having a pattern of an element isolation region is formed on a surface of a p-type Si substrate 31 by LOCOS. An SiO ₂ film 33 as a gate oxide film is formed selectively on the surface of the element active region surrounded by the SiO ₂ film 32.
[0035]
After that, the n ⁺ -type polycrystalline Si film 34 is patterned into stripes extending in the row direction on the SiO ₂ films 33 and 32 to form word lines R ₁ ... Serving as gate electrodes of read transistors. . Then, the SiO ₂ film 35 is formed on the surface of the polycrystalline Si film 34 by oxidation or the like. Here, the SiO ₂ film 36 is also formed on the surface of the element active region where the polycrystalline Si film 34 is not formed.
[0036]
Next, as shown in FIGS. 2, 5B and 6B, a resist 37 is processed into a pattern covering a portion to be a channel region of the storage transistor, and the polycrystalline Si film 34 and the resist 37 are processed. and SiO ₂ film 32 by ion implantation of impurities as a mask to form an n ⁺ -type diffusion layer 41 as a common source S ₁₂ · · · and drain Si substrate 31.
[0037]
Next, as shown in FIGS. 5C and 6C, after the resist 37 is removed, the transistor for storage is formed by ion implantation of impurities using the polycrystalline Si film 34 and the SiO ₂ film 32 as a mask. An n ⁻ -type diffusion layer 43 for lowering the threshold voltage is formed in a portion to be a channel region. Up to here, the enhancement-type read transistor 44 is formed. Then, after removing the SiO ₂ film 36 from the surface of the element active region where the polycrystalline Si film 34 is not formed, an SiO ₂ film 45 as a gate oxide film is formed again on this surface.
[0038]
Next, as shown in FIGS. 5D and 6D, an n ⁺ -type polycrystalline Si film 46 is deposited on the entire surface, and the SiO ₂ film 35 on the polycrystalline Si film 34 and the polycrystalline Si film are deposited. The polycrystalline Si film 46 is removed in the thickness direction until the height of the polycrystalline Si film 46 becomes substantially the same as that of the polycrystalline Si film 46, and the surface of the Si substrate 31 is planarized.
[0039]
Next, as shown in FIGS. 5 (e) and 6 (e), a Pt / TiN layer 47 and a ferroelectric film 48 having a relative dielectric constant of 200 or less are sequentially deposited on the entire surface. The film 48, the Pt / TiN layer 47, and the polycrystalline Si film 46 are patterned into stripes extending in the column direction. Then, as shown in FIG. 5 (f) and FIG. 6 (f), the a SiO ₂ film 51 is deposited on the entire surface, the SiO ₂ film to the ferroelectric film 48 and SiO ₂ film 51 are substantially the same height 51 is removed in the thickness direction, and the surface of the Si substrate 31 is flattened.
[0040]
Next, as shown in FIGS. 1 and 2, a TiN film 52 and an Al film 53 as a barrier metal film are sequentially deposited on the entire surface, and stripes extending from the Al film 53 to the polycrystalline Si film 46 in the row direction. Patterning. As a result, word lines W ₁ ... Serving as gate electrodes of storage transistors are formed by the Al film 53, and the ferroelectric film 48, the Pt / TiN layer 47, and the polycrystalline Si film 46 are attached to each memory cell. Correspondingly, it becomes an isolated island pattern. The storage transistor 54 is thus formed.
[0041]
Thereafter, an SiO ₂ film 55 is deposited on the entire surface, and a contact hole 56 reaching the diffusion layer 42 as a drain is opened in the SiO ₂ film 55. Forming bit lines B ₁ ... Extending in the column direction in a striped manner while contacting the diffusion layer 42 through the contact holes 56, and further forming a surface protection film (not shown) and the like. Complete the example.
[0042]
In this embodiment manufactured as described above, as is apparent from FIG. 1A, the read transistor 44 and the storage transistor 54 are connected in series with each other, and the read transistor is connected. Since the transistor 44 is an enhancement type, the threshold voltage V _thW of the storage transistor 54 in the written state may be negative.
[0043]
Therefore, as shown in FIG. 4, the threshold voltage of the storage transistor 54 changes between the enhancement state and the depletion state in accordance with the polarization direction of the ferroelectric film 48 corresponding to the data erase state or the data write state. Transition between Therefore, the absolute values of the threshold voltage V _{thE in} the erase state and the threshold voltage V _{thW in the} write state can be reduced without reducing ΔV _th , and the erase voltage V _E and the write voltage can be reduced without reducing the operation margin. V _W can be reduced.
[0044]
Incidentally, than the channel conductance of the transistor 44 in the case where the polycrystalline Si film 34 was applying a read voltage V _R, the channel conductance of the transistor 54 when transistor 54 is voltage and the Al film 53 in a depletion state is 0 The threshold voltage V _th0 is set so that the threshold voltage becomes larger.
[0045]
Figure 3 shows an equivalent circuit of a memory cell array in the present embodiment, Table 3 below shows the voltage to be applied during the operation for the memory cell M ₁₁ of the memory cell array.
[Table 3]

[0046]
Further, in this embodiment, as is apparent from FIG. 1A, when the transistor 54 is in the depletion state, the diffusion layer 43 which is the channel of the transistor 54 becomes the drain of the transistor 44. For this reason, the channel length of the transistor 44 when the transistor 54 enters the depletion state is determined in a self-aligned manner by the width of the polycrystalline Si film 34, and depends on the displacement of the Al film 53 with respect to the polycrystalline Si film 34. Does not fluctuate. Therefore, the read current is less likely to fluctuate and reading is easy.
[0047]
Further, as described above, than the channel conductance of the transistor 44 in the case of applying a read voltage V _R to the polycrystalline Si film 34 in the case and the voltage of the Al film 53 by the transistor 54 is a depletion state is 0 The threshold voltage V _th0 is set so that the channel conductance of the transistor 54 is larger.
[0048]
For this reason, the current at the time of reading is more affected by the transistor 44 than the transistor 54, and even if the channel length of the transistor 54 fluctuates due to the displacement of the Al film 53 with respect to the polycrystalline Si film 34, the fluctuation of the read current is small . Therefore, reading is easier.
[0049]
Meanwhile, Fowler the SiO ₂ film 45 - When Nordheim tunneling current E the electric field starts to flow _T, the Fowler during writing - for so as not shed Nordheim tunneling current, from equation (7),
E _OXW = (2E _C ε _F ) / ε _OX <E _T
ε _F <(ε _OX E _T ) / 2E _C (14)
Need to be
[0050]
Then, as described above, E _C ≒ 6 × 10 ⁴ V / cm and ε _OX ≒ 3.9, so that if E _T ≒ 6 × 10 ⁶ V / cm, _{F F} <195. On the other hand, in the present embodiment, as described above, since the relative dielectric constant ε _F of the ferroelectric film 48 is set to 200 or less, almost no Fowler-Nordheim tunnel current flows through the SiO ₂ film 45. .
[0051]
Therefore, carriers are not injected and accumulated in the SiO ₂ film 45, the polycrystalline Si film 46, or the Pt / TiN layer 47, and the polarization effect of the ferroelectric film 48 is not canceled by the accumulated carriers. Therefore, variations in the threshold voltages V _thE and V _thW in the erase state and the write state are small, reading can be performed stably, and reliability is high.
[0052]
【The invention's effect】
In the nonvolatile semiconductor memory device according to the first aspect, the absolute value of the threshold voltage can be reduced without reducing the difference between the threshold voltage in the data write state and the threshold voltage in the erase state. Can be reduced without reducing the write voltage and the erase voltage.
[0053]
Further, the channel length of the read transistor is determined in a self-aligned manner by the gate length of the read transistor, and does not vary depending on the displacement of the gate electrode of the storage transistor with respect to the gate electrode of the read transistor. Reading is easy with little fluctuation.
[0054]
In addition , even if the channel length of the storage transistor changes due to the displacement of the gate electrode of the storage transistor with respect to the gate electrode of the read transistor, the read current is small, so that the read operation is easier .
[Brief description of the drawings]
[1] shows an embodiment of the present Application the invention, is a side cross-sectional view at a position along the (a) (b) are each a line A-A and B-B line in FIG.
FIG. 2 is a plan view of one embodiment.
FIG. 3 is an equivalent circuit diagram of a memory cell array in one embodiment.
4 is a graph showing the V _G -I _D characteristic in the memory transistor of an embodiment.
FIG. 5 is a side sectional view at a position along the line AA of FIG. 2, showing the manufacturing method of one embodiment in the order of steps.
FIG. 6 is a side sectional view showing a manufacturing method of one embodiment in the order of steps and taken along a line BB in FIG. 2;
FIG. 7 is a graph showing an example of a hysteresis characteristic of a ferroelectric.
FIG. 8 is a side sectional view of a conventional example of the present invention.
FIG. 9 is an equivalent circuit diagram of a memory cell array in a conventional example.
10 is a graph showing the V _G -I _D characteristic in an example of a conventional transistor.
FIG. 11 is a conceptual diagram of a conventional example in an erased state.
12A and 12B show a conventional example in a write state, in which FIG. 12A is a conceptual diagram, and FIG. 12B is an equivalent circuit diagram.
FIG. 13 is a conceptual diagram of a conventional example in a write-inhibited state.
14A and 14B show another conventional example of the invention of the present application, in which FIG. 14A is a side sectional view and FIG. 14B is an equivalent circuit diagram.
FIG. 15 is a side sectional view of still another conventional example of the present invention.
[Explanation of symbols]
33 SiO ₂ film 34 Polycrystalline Si film 35 SiO ₂ film 41 Diffusion layer 43 Diffusion layer 44 Transistor 45 SiO ₂ film 48 Ferroelectric film 53 Al film 54 Transistor

Claims

ゲート電極側の強誘電体膜及びチャネル領域側の常誘電体膜でゲート絶縁膜が構成されている記憶用トランジスタと、常誘電体膜のみでゲート絶縁膜が形成されている読み出し用トランジスタとで、メモリセルが構成されており、
前記強誘電体膜の分極方向の反転によって前記記憶用トランジスタがエンハンスメント状態とデプレション状態との間を遷移し、
前記読み出し用トランジスタがエンハンスメント型であり、
前記読み出し用トランジスタのソースがこの読み出し用トランジスタのゲート電極の一方の側面側に自己整合的に形成されており、
前記記憶用トランジスタの前記ゲート電極が、前記読み出し用トランジスタの前記ゲート電極よりも上層に形成されており、且つ平面的に見てこの読み出し用トランジスタのゲート電極の他方の側面に絶縁膜を介して並ぶ部分を有しており、
前記読み出し用トランジスタの前記ゲート電極に読み出し電圧を印加した場合におけるこの読み出し用トランジスタのチャネルコンダクタンスよりも、前記デプレション状態における前記記憶用トランジスタのゲート電圧が０である場合におけるこの記憶用トランジスタのチャネルコンダクタンスの方が大きいことを特徴とする不揮発性半導体記憶装置。A storage transistor in which a gate insulating film is composed of a ferroelectric film on the gate electrode side and a paraelectric film on the channel region side, and a read transistor in which the gate insulating film is formed only of the paraelectric film. , A memory cell is configured,
The storage transistor transitions between an enhancement state and a depletion state by reversing the polarization direction of the ferroelectric film,
The read transistor is an enhancement type,
The source of the read transistor is formed in a self-aligned manner on one side surface of the gate electrode of the read transistor,
The gate electrode of the storage transistor is formed above the gate electrode of the read transistor, and the other side surface of the gate electrode of the read transistor via an insulating film when viewed in plan. It has a lined part ,
The channel of the storage transistor when the gate voltage of the storage transistor in the depletion state is 0, compared to the channel conductance of the read transistor when a read voltage is applied to the gate electrode of the read transistor. A nonvolatile semiconductor memory device having a larger conductance .