JP3542027B2 - Semiconductor device provided with burn-in stress circuit and method for applying burn-in stress to semiconductor device - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、バーンインストレス回路を備えた半導体装置およびバーンインストレス印加方法にかかり、特に、CPUを内蔵する半導体集積回路におけるバーンインテスト時のストレス回路に関するものである。
【0002】
【従来の技術】
半導体集積回路を備えた半導体装置の信頼性試験のひとつであるバーンインテストでは、内部回路を実動作に近い状態で動作させてストレスを印加するが、従来のバーンインテストでは、パッケージされた完成品に対して行われていたため、必要な入力信号は外部の信号供給源から端子に入力し内部回路を動作させる方法を取っていた。
【0003】
しかしながら、最近では大量の半導体集積回路に対して同時にテストすることが可能なウエハーレベルバーンインの手法も確立されつつあり、非常に端子ピン数の多いものに対してテストをする必要が生じている。外部接続によるテストによる場合は、従来のパッケージ品のバーンインテストに比べて入力に使用できる端子数が限られてきており、そのため、内部に命令回路を設けてその命令信号を動作させることで回路にストレスを与える方法が提案されている。
【0004】
図5に内部に命令回路を設けて命令信号を動作させるようにした半導体集積回路装置を示す。この半導体集積回路装置は、半導体集積回路におけるCPU81のバーンインストレス回路を示す図である。この半導体集積回路装置は、半導体基板上にCPU81、テストROM82、データバスに接続される入出力パッドセル群83、通常動作時のCPUのリードデータバス87、バーンインモード時のリードデータバス88、通常動作時のCPUリードデータバス87とバーンインモード時のリードデータバス88を、通常動作時にはリードデータバス88を、バーンインモード時はリードデータバス88を選択しCPUのリードデータ端子に出力するセレクタ89とを具備してなり、セレクタ89の選択によりバーンインモード時にテストROMに格納された命令コードをデータ出力バス90を介して、CPUに読み出すことによりCPU81にバーンインストレスを印加するように構成されている。ここで、91はCPUライトデータバス、92は入出力パッドセルの入出力制御信号である。
【0005】
CPU81はリードデータバス87に接続し、さらにリードデータバス87は入出力パッドセル群83にビット毎に接続され、通常使用時は半導体集積回路の外部に存在するテストROMから命令コードをリードし、実行する。
【0006】
バーンインモード時にはセレクタ89はテストROM82のデータ出力に接続されるバス88を選択し、CPU81に対しフェッチ用の命令コードを出力する。
【0007】
すなわち従来の方法では、単方向バスのリード方向にセレクタ89を挿入してバーンインモード時にテストROM82に格納された命令コードをCPUにリードすることによりCPUにストレスをかけるものであった。
【0008】
【発明が解決しようとする課題】
しかしながら上記従来の構成では半導体集積回路ロジック内部にバーンインモード時のCPUに対する命令制御ロジックを設けなければならず、それによるレイアウトコストが大きく、また回路が複雑になることにより通常動作時のアクセススピードが低下するという欠点があった。
【0009】
また、この方法ではバーンインモード時には、入出力パッドセルを介することなく直接CPUに命令コードが出力されるため、バーインモード時に入出力パッドセルを含む外部インターフェース回路に対し、同時にストレスを与えることができないという欠点もあった。
【0010】
本発明は前記実情に鑑みてなされたもので、集積回路装置の大型化を招くことなく、簡単でかつ通常動作時のアクセススピードの高いバーンインストレス回路を備えた半導体装置を提供することを目的とする。
【0011】
また本発明の他の目的は、入出力パッドについてもバーンインストレスを印加することのできる半導体装置を提供することにある。
また、本発明の他の目的は、回路の大型化を招くことなく、簡単でかつ通常動作時のアクセススピードの高いバーンインストレス印加方法を提供することを目的とする。
【0012】
【課題を解決するための手段】
この問題を解決するため、本発明のバーンインストレス回路を備えた半導体装置は、集積回路装置と、前記集積回路装置のリードデータバスに接続され、導通あるいは切断制御可能なプルアップ素子及びプルダウン素子を備えた入出力パッドセルとを半導体基板上に形成してなり、バーンインモード時に前記プルアップ素子及びプルダウン素子を導通あるいは遮断制御することにより、動作ストレス用の命令コードを入出力パッドセル上のリードデータバスに発生させ、リードデータバスがプルアップ素子及びプルダウン素子により十分なデータ遷移を終了するまでリードパルスのイネーブル期間を延長するように、ウエイト制御することにより、命令フェッチのセットアップタイムを確保し、前記命令コードを実行できるように構成した命令回路を具備したことを特徴とする。
【0013】
また、本発明では、CPUと、前記CPUのリードデータバスに接続され、導通あるいは切断制御可能なプルアップ素子及びプルダウン素子を備えた入出力パッドセルとを半導体基板上に形成してなり、バーンインモード時にそのプルアップ素子及びプルダウン素子を導通あるいは遮断制御することにより、前記CPUに対する動作ストレス用の命令コードを入出力パッドセル上のリードデータバスに発生させ、リードデータバスがプルアップ素子及びプルダウン素子により十分なデータ遷移を終了するまでリードパルスのイネーブル期間を延長するように、ウエイト制御することにより、命令フェッチのセットアップタイムを確保し、その命令コードを実行できるように構成した命令回路を具備したことを特徴とする。
【0014】
すなわち、たとえばCPUなどの半導体集積回路におけるバーインストレスの手法として簡易的、擬似的な命令コードを発生する回路を設け、入出力パッドセルの導通、切断可能なプルアップ、プルダウン素子をその導通、切断制御信号に直接命令コードを入出力パッドセル上で発生することにより、入出力パッドセルを含む外部インターフェース回路に対し、同時にストレスを与えることの可能なCPUのストレス回路を実現することができる。
【0015】
【発明の実施形態】
以下、図面を参照して本発明の一実施例につき説明する。
【0016】
図1は本発明の第一の実施形態を示す図である。この半導体集積回路装置は、同一のシリコン基板上に、CPU1と、前記CPU1のリードデータバス8に接続され、導通あるいは切断制御可能なプルアップ素子4及びプルダウン素子6を具備してなる入出力パッドセル3とを形成し、バーンインモード時にそのプルアップ素子4及びプルダウン素子6を導通あるいは遮断制御することにより、前記CPU1に対する動作ストレス用の命令コードを入出力パッドセル3上のリードデータバス8に発生させ、その命令コードを実行できるように構成された命令発生回路2を具備したことを特徴とする。
【0017】
5はプルアップ素子4の導通、切断制御を行う制御信号、7はプルダウン素子6の導通、切断制御を行う制御信号、8はCPUのリードデータバス、11はバーンインモード認識信号、9はライトデータバス、10はCPU1から出力される入出力パッドセルの入出力方向制御信号である。
【0018】
CPU1はリードデータバス8に接続され、さらにリードデータバス8は入出力パッドセル群3にビット毎に接続され、通常使用時は半導体集積回路の外部に存在するプログラムROMから命令コードをリードするように構成されている。通常プルアップ素子4およびプルダウン素子6の制御端子は制御信号5、制御信号7に接続し、それらは命令回路発生回路2より出力される。通常は仕様に基き常時導通あるいは遮断するように制御信号5、制御信号7の極性が設定されている。入出力方向制御信号10はCPU1より出力され入出力パッドセル群3に直接接続され、通常使用時のI/O入出力制御を担っている。バーンインモード認識信号11により命令発生回路2に対しバーンインモードに投入されると、命令発生回路はCPUに十分なストレスを与える命令コードをランダムに発生する。なお、この命令コードはCPUの全てのノードが駆動されるように、すなわちトグル率を向上するように、手続き的に発生させるようにしてもよい。その発生した命令コードをCPUのリードデータバス8に反映させるように制御信号5、7を一定の時間的間隔で能動的に操作する。リードデータバスを通じてCPU1にその命令をフェッチするようにする。
【0019】
以上の様に本実施形態によれば既存の入出力パッドセルを用いて命令コードを通常の端子を用いて、プルアップ、プルダウン仕様にかかわらず、バーンインストレスを加えることができる任意の命令コードをCPUにリードさせることができる。
【0020】
図2は本発明の第二の実施形態を示す図である。
この半導体集積回路装置では、プルアップ素子24およびプルダウン素子25の導通、遮断制御の極性が逆に接続されており、通常動作時にデータバスにプルアップ、プルダウンいずれかを施す仕様を仮定して、ひとつの制御信号26でリードデータバス27にバーンインストレス用のデータを与えることができるようにしたものである。
【0021】
21はCPU、22は命令発生回路、23はデータバスに接続される入出力パッドセル群、24は導通、切断制御可能なプルアップ素子、25は導通、切断制御可能なプルダウン素子、26はプルアップ素子24およびプルダウン素子25の 導通、遮断制御を行う共通の制御信号、27はCPUのリードデータバス、28はバーンインモード認識信号、29はライトデータバス、30はCPU1から出力される入出力パッドセルの入出力方向制御信号である。CPU21はリードデータバス27に接続し、さらにリードデータバス27は入出力パッドセル群23にビット毎に接続され、通常使用時は半導体集積回路の外部に存在するプログラムROMから命令コードをリードする。プルアップ素子24およびプルダウン素子25の導通、遮断制御信号26は命令発生回路22より出力され、通常は仕様に基き常時導通あるいは遮断するように、制御信号26により制御される。入出力方向制御信号30はCPU21より出力され入出力パッドセル群23に直接接続し、通常使用時のI/O入出力制御を担っている。バーンインモード認識信号28により命令発生回路22に対しバーンインモードに投入されると、命令発生回路はCPUに十分なストレスを与える命令コードをランダムに、あるいは手続き的に発生する。その発生した命令コードをCPUのリードデータバス27に反映させるように制御信号26を一定の時間的間隔で能動的に操作する。リードデータバス27を通じてCPU21にその命令をフェッチするようにする。
【0022】
以上の様に本実施形態によれば、プルアップ素子24およびプルダウン素子25の導通、遮断制御の極性が逆であってかつ通常動作時にデータバスにプルアップ、プルダウンいずれかを施す仕様を仮定して、ひとつの制御信号26でリードデータバス27にバーンインストレス用のデータを与えることができ、実際の配線数を少なくできる。
【0023】
図3は本発明の第三の実施形態を示す図である。
この集積回路装置では、命令発生回路の動作制御信号を外部から供給するのではなく、CPUのリードパルス信号51がアサートされるタイミングをイベントとして命令コードを可変させるようにしたことを特徴とするものである。CPU41のリードパルス信号51によってCPUの動作に合致したタイミングで命令発生回路42の出力するバーンインストレス用命令コードの更新を行えるので、効果的なシーケンスでCPU41にストレスを印加することが可能となる。
【0024】
41はCPU、42は命令発生回路、43はデータバスに接続される入出力パッドセル群、44は導通、切断制御可能なプルアップ素子、45はプルアップ素子44の導通、遮断制御を行う制御信号、46は導通、切断制御可能なプルダウン素子、47はプルダウン素子46の 導通、遮断制御を行う制御信号、48はCPUのリードデータバス、52はバーンインモード認識信号、49はライトデータバス、50はCPU41から出力される入出力パッドセルの入出力方向制御信号、51はCPU41から出力されるリードパルス信号であり、命令発生回路42に接続されている。CPU41はリードデータバス47に接続し、さらにリードデータバス47は入出力パッドセル群43にビット毎に接続され、通常使用時は半導体集積回路の外部に存在するプログラムROMから命令コードをリードする。プルアップ素子44およびプルダウン素子46の導通、遮断制御を行う制御信号45、47は命令発生回路42から出力され、仕様に基き常時導通あるいは遮断するように制御信号45、47により制御される。
【0025】
また、入出力方向制御信号50はCPU41より出力され入出力パッドセル群43に直接接続し、通常使用時のI/O入出力制御を担っている。バーンインモード認識信号52により命令発生回路42に対しバーンインモードに投入されると、命令発生回路はCPUに十分なストレスを与える命令コードをランダムに、あるいは手続き的に発生する。その発生した命令コードをCPUのリードデータバス47に反映させるように制御信号45、制御信号47をCPUのリードパルス信号51がアサートされるタイミングでデータを更新しながらで能動的に操作する。リードデータバスを通じてCPU41にバーンインストレスを加える目的の命令をフェッチするようにする。
【0026】
以上の様に本実施形態によれば、CPU41のリードパルス信号51の動作に合致したタイミングで命令発生回路42の出力するバーンインストレス用命令コードの更新を行えるので、効果的なシーケンスでCPUを動作させストレスを与えることができる。
【0027】
図4は本発明の第四の実施形態を示す図である。
この装置は、リードデータバスがプルアップ素子及びプルダウン素子により十分なデータ遷移を終了するまでリードパルスのイネーブル期間を延長するようにCPUにウエイト制御することにより、CPUへの命令フェッチのセットアップタイムを確実に確保するように構成したことを特徴とする。
【0028】
ここで61はCPU、62は命令発生回路、63はデータバスに接続される入出力パッドセル群、64は導通、切断制御可能なプルアップ素子、65はプルアップ素子64の導通、遮断制御を行う制御信号、66は導通、切断制御可能なプルダウン素子、67はプルダウン素子66の 導通、遮断制御を行う制御信号、68はCPUのリードデータバス、72はバーンインモード認識信号、69はライトデータバス、70はCPU61から出力される入出力パッドセルの入出力方向制御信号、71はCPU61から出力されるリードパルス信号、73は命令発生回路62からCPU61に出力されるウエイト制御信号である。CPU61はリードデータバス67に接続し、さらにリードデータバス67は入出力パッドセル群63にビット毎に接続され、通常使用時は半導体集積回路の外部に存在するプログラムROMから命令コードをリードする。プルアップ素子64およびプルダウン素子66は命令発生回路62から出力され、通常は仕様に基き常時導通あるいは遮断するように制御信号65、67により制御される。リードパルス信号71はCPU61から出力され、外部プログラムROMに接続されると同時に命令発生回路62に接続されている。またウエイト制御信号73は命令発生回路62から出力され、CPU61に接続されている。入出力方向制御信号70はCPU61より出力され入出力パッドセル群63に直接接続し、通常使用時のI/O入出力制御を担っている。バーンインモード認識信号により命令発生回路62に対しバーンインモードに投入されると、命令発生回路62はCPU61に十分なストレスを与える命令コードをランダムするようにしてもよい。あるいはまた、命令発生回路62はCPU61に十分なストレスを与える命令コードを、CPU61内部のトグル率を向上させるように、手続き的に発生するようにしてもよい。その発生した命令コードをCPU61のリードデータバス72に反映させるように制御信号65、67をCPU61のリードパルス信号72がアサートされるタイミングでデータを更新しながら能動的に操作する。また命令発生回路62はウエイト信号73を制御してCPU61がバーンイン用の命令コードを十分フェッチできるサイクルを確保するようにCPU61に対しフィードバックを行う。そのようにしてリードデータバスを通じてCPU61にバーンインストレスを目的とする命令をCPU61にフェッチさせるようにする。
【0029】
以上説明してきたように、本実施形態によれば、CPU61のリードパルス信号71の動作に合致したタイミングで命令発生回路62の出力する命令コードの更新を行うことができるので、効果的なシーケンスでCPU61を動作させストレスを与えることができる。またこれと同時にウエイト制御信号73を使用してCPU61のリード時において導通、切断制御可能なプルアップ、プルダウン素子64、66によるバス操作に足りる必要最小限なリードサイクル期間を確保でき、効率的にバーンインストレス用の命令をCPU61に送ることができる。
【0030】
なお、前記実施形態では、命令発生回路をCPUと同一基板上に形成したが、外部からI/Oパッドを介して供給してもよい。
【0031】
また、前記実施形態では、半導体集積回路がCPUである場合について説明したが、DSP(Digital signal processor)などCPUに限定されることはく半導体集積回路一般に適用可能である。
【0032】
加えて、CPUのバーンインストレス印加を伴う場合に限定されることなく、I/Oパッドのみにバーンインストレス印加を行うことができるようにしたものにも適用可能である。
【0033】
【発明の効果】
本発明によれば、半導体集積回路において既存の入出力パッドセルを使用し、レイアウトコストの増大を招くことなく、CPUに対するバーンイン用のストレス回路を構成することが可能となる。またバスラインに複雑な制御回路を挿入することがないため、このような挿入回路によるアクセススピードの低下を抑制できる。
【0034】
また、併せてCPUに対するストレスとともに入出力パッドセル自体へのストレスも同時に与えることができる。
【0035】
加えて入出力パッドセルのみに対してストレスを与えるようにすることも可能である。
【図面の簡単な説明】
【図1】本発明の第1の実施形態を表す図
【図2】本発明の第2の実施形態を表す図
【図3】本発明の第3の実施形態を表す図
【図4】本発明の第4の実施形態を表す図
【図5】従来の半導体集積回路におけるCPUのバーンインストレス回路を表す図
【符号の簡単な説明】
1 CPU
2 命令発生回路
3 入出力パッドセル
4 プルアップ素子
5 制御信号バス
6 プルダウン素子
7 制御信号バス
8 バーンインモード認識信号バス
9 ライトデータバス
10 入出力方向制御信号バス
11 リードデータバス
41 CPU
42 命令発生回路
43 入出力パッドセル群
44 プルアップ素子
45 制御信号
46 プルダウン素子
47 制御信号
48 リードデータバス
52 バーンインモード認識信号
49 ライトデータバス
50 入出力方向制御信号
51 リードパルス信号[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device having a burn-in stress circuit and a method of applying a burn-in stress, and more particularly to a stress circuit for a burn-in test in a semiconductor integrated circuit having a built-in CPU.
[0002]
[Prior art]
In the burn-in test, which is one of the reliability tests of semiconductor devices equipped with semiconductor integrated circuits, stress is applied by operating the internal circuit in a state close to actual operation, but in the conventional burn-in test, a packaged finished product is Therefore, a necessary input signal is input to a terminal from an external signal supply source to operate an internal circuit.
[0003]
However, recently, a wafer-level burn-in method capable of simultaneously testing a large number of semiconductor integrated circuits has been established, and it is necessary to test a device having an extremely large number of terminal pins. In the case of testing by external connection, the number of terminals that can be used for input is limited compared to the conventional package product burn-in test.Therefore, an internal instruction circuit is provided, and the instruction signal is operated to operate the circuit. Stressing methods have been proposed.
[0004]
FIG. 5 shows a semiconductor integrated circuit device in which an instruction circuit is provided to operate an instruction signal. This semiconductor integrated circuit device is a diagram showing a burn-in stress circuit of the CPU 81 in the semiconductor integrated circuit. This semiconductor integrated circuit device includes a CPU 81, a
[0005]
The CPU 81 is connected to a
[0006]
In the burn-in mode, the selector 89 selects the
[0007]
That is, in the conventional method, the CPU 89 is stressed by inserting the selector 89 in the read direction of the unidirectional bus and reading the instruction code stored in the
[0008]
[Problems to be solved by the invention]
However, in the above-described conventional configuration, the instruction control logic for the CPU in the burn-in mode must be provided inside the semiconductor integrated circuit logic, thereby increasing the layout cost and increasing the access speed in normal operation due to the complexity of the circuit. There was a drawback of lowering.
[0009]
Further, in this method, in the burn-in mode, an instruction code is directly output to the CPU without going through the input / output pad cells, so that stress cannot be simultaneously applied to the external interface circuit including the input / output pad cells in the burn-in mode. There was also.
[0010]
The present invention has been made in view of the above circumstances, and it is an object of the present invention to provide a semiconductor device having a burn-in stress circuit that is simple and has a high access speed during normal operation without increasing the size of an integrated circuit device. I do.
[0011]
Another object of the present invention is to provide a semiconductor device capable of applying a burn-in stress to an input / output pad.
Another object of the present invention is to provide a method for applying a burn-in stress that is simple and has a high access speed during normal operation without increasing the size of the circuit.
[0012]
[Means for Solving the Problems]
In order to solve this problem, a semiconductor device having a burn-in stress circuit according to the present invention includes an integrated circuit device and a pull-up element and a pull-down element which are connected to a read data bus of the integrated circuit device and which can be controlled to be conductive or disconnected. An input / output pad cell is formed on a semiconductor substrate, and the pull-up element and the pull-down element are controlled to be conductive or cut off in a burn-in mode, so that an instruction code for operating stress is read from the read data bus on the input / output pad cell. The wait time is controlled so as to extend the enable period of the read pulse until the read data bus completes a sufficient data transition by the pull-up element and the pull-down element, thereby securing the setup time of the instruction fetch. Instructions configured to execute instruction codes Characterized by comprising a circuit.
[0013]
In the present invention, a CPU and an input / output pad cell connected to a read data bus of the CPU and provided with a pull-up element and a pull-down element that can be controlled to be conductive or disconnected are formed on a semiconductor substrate, and a burn-in mode is provided. At times, the pull-up element and the pull-down element are controlled to be conductive or cut-off, whereby an instruction code for operating stress on the CPU is generated on the read data bus on the input / output pad cell, and the read data bus is controlled by the pull-up element and the pull-down element. An instruction circuit configured to secure the setup time for instruction fetch and execute the instruction code by performing wait control so as to extend the enable period of the read pulse until a sufficient data transition is completed . It is characterized by the following.
[0014]
That is, for example, a circuit for generating a simple and pseudo instruction code is provided as a burn-in stress method in a semiconductor integrated circuit such as a CPU, and the conduction and disconnection of the pull-up and pull-down elements capable of conducting and disconnecting input / output pad cells are controlled. By generating an instruction code directly on a signal on an input / output pad cell, it is possible to realize a CPU stress circuit capable of simultaneously applying stress to an external interface circuit including the input / output pad cell.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
An embodiment of the present invention will be described below with reference to the drawings.
[0016]
FIG. 1 is a diagram showing a first embodiment of the present invention. This semiconductor integrated circuit device is an input / output pad cell comprising a
[0017]
5 is a control signal for controlling the conduction and disconnection of the pull-up element 4, 7 is a control signal for controlling the conduction and disconnection of the pull-down
[0018]
CPU1 is connected to the
[0019]
As described above, according to the present embodiment, an instruction code using an existing input / output pad cell using a normal terminal, and any instruction code capable of applying burn-in stress, regardless of the pull-up or pull-down specification, can be used. Can be led.
[0020]
FIG. 2 is a diagram showing a second embodiment of the present invention.
In this semiconductor integrated circuit device, the polarity of the conduction and cutoff control of the pull-up
[0021]
21 is a CPU, 22 is an instruction generation circuit, 23 is an input / output pad cell group connected to a data bus, 24 is a pull-up element that can be controlled to be conductive and disconnected, 25 is a pull-down element that can be controlled to be conductive and disconnected, and 26 is a pull-up A common control signal for controlling conduction and cutoff of the
[0022]
As described above, according to the present embodiment, it is assumed that the polarity of the on / off control of the pull-up
[0023]
FIG. 3 is a diagram showing a third embodiment of the present invention.
This integrated circuit device is characterized in that the operation code of the instruction generation circuit is not supplied from the outside, but the instruction code is varied by using the timing at which the read
[0024]
41 is a CPU, 42 is an instruction generation circuit, 43 is an input / output pad cell group connected to the data bus, 44 is a pull-up element capable of controlling conduction and disconnection, and 45 is a control signal for controlling conduction and blocking of the pull-up
[0025]
The input / output
[0026]
As described above, according to the present embodiment, the instruction code for burn-in stress output from the instruction generation circuit 42 can be updated at a timing that matches the operation of the read
[0027]
FIG. 4 is a diagram showing a fourth embodiment of the present invention.
This apparatus waits for the CPU to extend the enable period of the read pulse until the read data bus has completed a sufficient data transition by the pull-up element and the pull-down element, thereby reducing the setup time of instruction fetch to the CPU. It is characterized in that it is configured to ensure it.
[0028]
Here, 61 is a CPU, 62 is an instruction generation circuit, 63 is an input / output pad cell group connected to a data bus, 64 is a pull-up element capable of controlling conduction and disconnection, and 65 is a control of conduction and blocking of the pull-up element 64. Control signal, 66 is a pull-down element capable of controlling conduction and disconnection, 67 is a control signal for controlling conduction and cut-off of the pull-down
[0029]
As described above, according to the present embodiment, the instruction code output from the
[0030]
In the above-described embodiment, the instruction generation circuit is formed on the same substrate as the CPU, but may be supplied from outside via an I / O pad.
[0031]
In the above-described embodiment, the case where the semiconductor integrated circuit is a CPU has been described. However, the present invention is not limited to a CPU such as a DSP (Digital Signal Processor) but can be applied to general semiconductor integrated circuits.
[0032]
In addition, the present invention is not limited to the case where the burn-in stress is applied by the CPU, but is also applicable to a device in which the burn-in stress can be applied only to the I / O pad.
[0033]
【The invention's effect】
According to the present invention, it is possible to configure a burn-in stress circuit for a CPU using existing input / output pad cells in a semiconductor integrated circuit and without increasing layout cost. Further, since a complicated control circuit is not inserted into the bus line, a decrease in access speed due to such an insertion circuit can be suppressed.
[0034]
In addition, the stress on the input / output pad cell itself can be given simultaneously with the stress on the CPU.
[0035]
In addition, it is also possible to apply stress only to the input / output pad cells.
[Brief description of the drawings]
FIG. 1 is a diagram showing a first embodiment of the present invention. FIG. 2 is a diagram showing a second embodiment of the present invention. FIG. 3 is a diagram showing a third embodiment of the present invention. FIG. 5 is a diagram showing a fourth embodiment of the invention. FIG. 5 is a diagram showing a burn-in stress circuit of a CPU in a conventional semiconductor integrated circuit.
1 CPU
2 Instruction generating circuit 3 I / O pad cell 4 Pull-up
42
Claims (8)
バーンインモード時に前記プルアップ素子及びプルダウン素子を導通あるいは遮断制御することにより、動作ストレス用の命令コードを入出力パッドセル上のリードデータバスに発生させ、
リードデータバスがプルアップ素子及びプルダウン素子により十分なデータ遷移を終了するまでリードパルスのイネーブル期間を延長するように、ウエイト制御することにより、命令フェッチのセットアップタイムを確保し、前記命令コードを実行できるように構成した命令回路を具備したことを特徴とするバーンインストレス回路を備えた半導体装置。An integrated circuit device and an input / output pad cell having a pull-up element and a pull-down element that are connected to a read data bus of the integrated circuit device and that can be controlled to be conductive or disconnected, are formed on a semiconductor substrate,
By controlling the pull-up element and the pull-down element to be conductive or cut off in the burn-in mode, an instruction code for operating stress is generated on the read data bus on the input / output pad cell,
Wait control is performed to extend the enable period of the read pulse until the read data bus completes a sufficient data transition by the pull-up element and the pull-down element, thereby securing the setup time for instruction fetch and executing the instruction code. A semiconductor device having a burn-in stress circuit, comprising: an instruction circuit configured to be capable of being operated.
バーンインモード時に前記プルアップ素子及びプルダウン素子を導通あるいは遮断制御することにより、
前記CPUに対する動作ストレス用の命令コードを入出力パッドセル上のリードデータバスに発生させ、
リードデータバスがプルアップ素子及びプルダウン素子により十分なデータ遷移を終了するまでリードパルスのイネーブル期間を延長するように前記 CPU にウエイト制御することにより、 CPU への命令フェッチのセットアップタイムを確保し、前記命令コードを実行できるように構成した命令回路を具備したことを特徴とするバーンインストレス回路を備えた半導体装置。A CPU and an input / output pad cell connected to a read data bus of the CPU and provided with a pull-up element and a pull-down element capable of controlling conduction or disconnection are formed on a semiconductor substrate,
By conducting or blocking the pull-up element and the pull-down element during the burn-in mode,
An instruction code for operating stress on the CPU is generated on a read data bus on an input / output pad cell,
By performing wait control on the CPU so as to extend the enable period of the read pulse until the read data bus completes a sufficient data transition by the pull-up element and the pull-down element , a setup time for instruction fetch to the CPU is secured, A semiconductor device comprising a burn-in stress circuit, comprising: an instruction circuit configured to execute the instruction code.
前記プルアップ素子及びプルダウン素子を導通あるいは遮断制御することにより、
CPUに対する動作ストレス用の命令コードを入出力パッドセル上のリードデータバスに発生させ、
リードデータバスがプルアップ素子及びプルダウン素子により十分なデータ遷移を終了するまでリードパルスのイネーブル期間を延長するように、ウエイト制御することにより、命令フェッチのセットアップタイムを確保し、
その命令コードを実行することにより、バーンインストレスを印加する工程を含むことを特徴とするバーンインストレス印加方法。For a semiconductor device formed with a CPU and an input / output pad cell having a pull-up element and a pull-down element that are connected to a read data bus of the CPU and that can be controlled to be conductive or disconnected on a semiconductor substrate,
By conducting or blocking control of the pull-up element and the pull-down element,
Instruction code for operating stress on the CPU is generated on the read data bus on the input / output pad cells,
By performing wait control so as to extend the enable period of the read pulse until the read data bus has completed a sufficient data transition by the pull-up element and the pull-down element, the setup time of the instruction fetch is secured,
A method for applying a burn-in stress, comprising the step of applying a burn-in stress by executing the instruction code.
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