JP2001337139A - Semiconductor device equipped with burn-in stress circuit, and method for applying burn-in stress to the semiconductor device - Google Patents
Semiconductor device equipped with burn-in stress circuit, and method for applying burn-in stress to the semiconductor deviceInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、バーンインストレ
ス回路を備えた半導体装置およびバーンインストレス印
加方法にかかり、特に、CPUを内蔵する半導体集積回路
におけるバーンインテスト時のストレス回路に関するも
のである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a burn-in stress circuit and a method of applying a burn-in stress, and more particularly to a stress circuit for a burn-in test in a semiconductor integrated circuit having a built-in CPU.
【０００２】[0002]
【従来の技術】半導体集積回路を備えた半導体装置の信
頼性試験のひとつであるバーンインテストでは、内部回
路を実動作に近い状態で動作させてストレスを印加する
が、従来のバーンインテストでは、パッケージされた完
成品に対して行われていたため、必要な入力信号は外部
の信号供給源から端子に入力し内部回路を動作させる方
法を取っていた。2. Description of the Related Art In a burn-in test, which is one of the reliability tests of a semiconductor device having a semiconductor integrated circuit, stress is applied by operating an internal circuit in a state close to actual operation. In this case, a necessary input signal is input to a terminal from an external signal supply source to operate an internal circuit.
【０００３】しかしながら、最近では大量の半導体集積
回路に対して同時にテストすることが可能なウエハーレ
ベルバーンインの手法も確立されつつあり、非常に端子
ピン数の多いものに対してテストをする必要が生じてい
る。外部接続によるテストによる場合は、従来のパッケ
ージ品のバーンインテストに比べて入力に使用できる端
子数が限られてきており、そのため、内部に命令回路を
設けてその命令信号を動作させることで回路にストレス
を与える方法が提案されている。However, recently, a wafer level burn-in method capable of simultaneously testing a large number of semiconductor integrated circuits has been established, and it has become necessary to test a device having a very large number of terminal pins. ing. In the case of testing by external connection, the number of terminals that can be used for input is limited compared to the conventional package product burn-in test.Therefore, an internal instruction circuit is provided and the instruction signal is operated to operate the circuit. Stressing methods have been proposed.
【０００４】図５に内部に命令回路を設けて命令信号を
動作させるようにした半導体集積回路装置を示す。この
半導体集積回路装置は、半導体集積回路におけるCPU８
１のバーンインストレス回路を示す図である。この半導
体集積回路装置は、半導体基板上にCPU８１、テストROM
８２、データバスに接続される入出力パッドセル群８
３、通常動作時のCPUのリードデータバス８７、バーン
インモード時のリードデータバス８８、通常動作時のCP
Uリードデータバス８７とバーンインモード時のリード
データバス８８を、通常動作時にはバス８８を、バーン
インモード時はバス８９を選択しCPUのリードデータ端
子に出力するセレクタ８９とを具備してなり、セレクタ
８９の選択によりバーンインモード時にテストROMに格
納された命令コードをデータ出力バス９０を介して、CP
Uに読み出すことによりCPU８１にバーンインストレスを
印加するように構成されている。ここで、９１はCPUラ
イトデータバス、９２は入出力パッドセルの入出力制御
信号である。FIG. 5 shows a semiconductor integrated circuit device in which an instruction circuit is provided to operate an instruction signal. This semiconductor integrated circuit device has a CPU 8 in a semiconductor integrated circuit.
FIG. 2 is a diagram showing one burn-in stress circuit. This semiconductor integrated circuit device has a CPU 81 and a test ROM on a semiconductor substrate.
82, input / output pad cell group 8 connected to data bus
3. CPU read data bus 87 during normal operation, read data bus 88 during burn-in mode, CP during normal operation
A selector 89 for selecting the U read data bus 87 and the read data bus 88 in the burn-in mode, the bus 88 in the normal operation, and the bus 89 in the burn-in mode to output to the read data terminal of the CPU. The instruction code stored in the test ROM in the burn-in mode is selected via the data output bus 90 by selecting
It is configured to apply a burn-in stress to the CPU 81 by reading out to U. Here, 91 is a CPU write data bus, and 92 is an input / output control signal of an input / output pad cell.
【０００５】CPU８1はリードデータバス８７に接続し、
さらにリードデータバス８７は入出力パッドセル群８３
にビット毎に接続され、通常使用時は半導体集積回路の
外部に存在するテストROMから命令コードをリードし、
実行する。The CPU 81 is connected to the read data bus 87,
Further, the read data bus 87 is connected to the input / output pad cell group 83
The instruction code is read from a test ROM that exists outside the semiconductor integrated circuit during normal use.
Execute.
【０００６】バーンインモード時にはセレクタ８９はテ
ストROM８2のデータ出力に接続されるバス８８を選択
し、CPU８1に対しフェッチ用の命令コードを出力する。In the burn-in mode, the selector 89 selects the bus 88 connected to the data output of the test ROM 82 and outputs a fetch instruction code to the CPU 81.
【０００７】すなわち従来の方法では、単方向バスのリ
ード方向にセレクタ８９を挿入してバーンインモード時
にテストROM８２に格納された命令コードをCPUにリード
することによりCPUにストレスをかけるものであった。That is, in the conventional method, a stress is applied to the CPU by inserting the selector 89 in the read direction of the unidirectional bus and reading the instruction code stored in the test ROM 82 to the CPU in the burn-in mode.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら上記従来
の構成では半導体集積回路ロジック内部にバーンインモ
ード時のCPUに対する命令制御ロジックを設けなければ
ならず、それによるレイアウトコストが大きく、また回
路が複雑になることにより通常動作時のアクセススピー
ドが低下するという欠点があった。However, in the above-described conventional configuration, the instruction control logic for the CPU in the burn-in mode must be provided inside the semiconductor integrated circuit logic, thereby increasing the layout cost and complicating the circuit. As a result, there is a disadvantage that the access speed during normal operation is reduced.
【０００９】また、この方法ではバーンインモード時に
は、入出力パッドセルを介することなく直接CPUに命令
コードが出力されるため、バーインモード時に入出力パ
ッドセルを含む外部インターフェース回路に対し、同時
にストレスを与えることができないという欠点もあっ
た。Also, in this method, in the burn-in mode, the instruction code is directly output to the CPU without going through the input / output pad cells. Therefore, it is possible to simultaneously apply stress to the external interface circuit including the input / output pad cells in the burn-in mode. There was also a disadvantage that it could not be done.
【００１０】本発明は前記実情に鑑みてなされたもの
で、集積回路装置の大型化を招くことなく、簡単でかつ
通常動作時のアクセススピードの高いバーンインストレ
ス回路を備えた半導体装置を提供することを目的とす
る。The present invention has been made in view of the above circumstances, and provides a semiconductor device having a burn-in stress circuit that is simple and has a high access speed during normal operation without increasing the size of an integrated circuit device. With the goal.
【００１１】また本発明の他の目的は、入出力パッドに
ついてもバーンインストレスを印加することのできる半
導体装置を提供することにある。また、本発明の他の目
的は、回路の大型化を招くことなく、簡単でかつ通常動
作時のアクセススピードの高いバーンインストレス印加
方法を提供することを目的とする。It is another object of the present invention to provide a semiconductor device capable of applying a burn-in stress to an input / output pad. Another object of the present invention is to provide a method for applying a burn-in stress that is simple and has a high access speed during normal operation without increasing the size of the circuit.
【００１２】[0012]
【課題を解決するための手段】この問題を解決するた
め、本発明のバーンインストレス回路を備えた半導体装
置は、集積回路装置と、前記集積回路装置のリードデー
タバスに接続され、導通あるいは切断制御可能なプルア
ップ素子及びプルダウン素子を備えた入出力パッドセル
とを半導体基板上に形成してなり、バーンインモード時
に前記プルアップ素子及びプルダウン素子を導通あるい
は遮断制御することにより、動作ストレス用の命令コー
ドを入出力パッドセル上のリードデータバスに発生さ
せ、前記命令コードを実行できるように構成された命令
回路を具備したことを特徴とする。In order to solve this problem, a semiconductor device having a burn-in stress circuit according to the present invention is connected to an integrated circuit device and a read data bus of the integrated circuit device to control conduction or disconnection. An input / output pad cell having a possible pull-up element and a pull-down element is formed on a semiconductor substrate, and by controlling conduction or cut-off of the pull-up element and the pull-down element in a burn-in mode, an instruction code for operating stress is provided. Is generated on the read data bus on the input / output pad cell to execute the instruction code.
【００１３】また、本発明では、CPUと、前記CPUのリー
ドデータバスに接続され、導通あるいは切断制御可能な
プルアップ素子及びプルダウン素子を備えた入出力パッ
ドセルとを半導体基板上に形成してなり、バーンインモ
ード時にそのプルアップ素子及びプルダウン素子を導通
あるいは遮断制御することにより、前記CPUに対する動
作ストレス用の命令コードを入出力パッドセル上のリー
ドデータバスに発生させ、その命令コードを実行できる
ように構成された命令回路を具備したことを特徴とす
る。According to the present invention, a CPU and an input / output pad cell connected to a read data bus of the CPU and provided with a pull-up element and a pull-down element which can be controlled to be conductive or disconnected are formed on a semiconductor substrate. In the burn-in mode, the pull-up element and the pull-down element are controlled to be turned on or off so that an instruction code for operating stress on the CPU is generated on a read data bus on an input / output pad cell so that the instruction code can be executed. It is characterized by comprising a configured instruction circuit.
【００１４】すなわち、たとえばCPUなどの半導体集積
回路におけるバーインストレスの手法として簡易的、擬
似的な命令コードを発生する回路を設け、入出力パッド
セルの導通、切断可能なプルアップ、プルダウン素子を
その導通、切断制御信号に直接命令コードを入出力パッ
ドセル上で発生することにより、入出力パッドセルを含
む外部インターフェース回路に対し、同時にストレスを
与えることの可能なCPUのストレス回路を実現すること
ができる。That is, for example, a circuit for generating a simple and pseudo instruction code is provided as a burn-in stress method in a semiconductor integrated circuit such as a CPU, and conduction of input / output pad cells and cut-off pull-up / pull-down elements are conducted. By generating an instruction code directly on the input / output pad cell in response to the disconnection control signal, it is possible to realize a CPU stress circuit capable of simultaneously applying stress to an external interface circuit including the input / output pad cell.
【００１５】[0015]
【発明の実施形態】以下、図面を参照して本発明の一実
施例につき説明する。An embodiment of the present invention will be described below with reference to the drawings.
【００１６】図１は本発明の第一の実施形態を示す図で
ある。この半導体集積回路装置は、同一のシリコン基板
上に、CPU１と、前記CPU１のリードデータバス１１に接
続され、導通あるいは切断制御可能なプルアップ素子４
及びプルダウン素子６を具備してなる入出力パッドセル
３とを形成し、バーンインモード時にそのプルアップ素
子４及びプルダウン素子６を導通あるいは遮断制御する
ことにより、前記CPU１に対する動作ストレス用の命令
コードを入出力パッドセル３上のリードデータバス１１
に発生させ、その命令コードを実行できるように構成さ
れた命令発生回路２を具備したことを特徴とする。FIG. 1 is a diagram showing a first embodiment of the present invention. The semiconductor integrated circuit device comprises a CPU 1 and a pull-up element 4 connected to a read data bus 11 of the CPU 1 and capable of controlling conduction or disconnection on the same silicon substrate.
And an input / output pad cell 3 having a pull-down element 6 and controlling the conduction or cut-off of the pull-up element 4 and the pull-down element 6 in the burn-in mode to input an instruction code for operating stress to the CPU 1. Read data bus 11 on output pad cell 3
And an instruction generation circuit 2 configured to execute the instruction code.
【００１７】５はプルアップ素子４の導通、切断制御を
行う制御信号、７はプルダウン素子６の導通、切断制御
を行う制御信号、１１はCPUのリードデータバス、８は
バーンインモード認識信号、９はライトデータバス、１
０はCPU1から出力される入出力パッドセルの入出力方向
制御信号である。Reference numeral 5 denotes a control signal for controlling the conduction and disconnection of the pull-up element 4, 7 denotes a control signal for controlling the conduction and disconnection of the pull-down element 6, 11 denotes a CPU read data bus, 8 denotes a burn-in mode recognition signal, 9 Is the write data bus, 1
0 is an input / output direction control signal of the input / output pad cell output from the CPU 1.
【００１８】CPU1はリードデータバス７に接続され、さ
らにリードデータバス７は入出力パッドセル群３にビッ
ト毎に接続され、通常使用時は半導体集積回路の外部に
存在するプログラムROMから命令コードをリードするよ
うに構成されている。通常プルアップ素子４およびプル
ダウン素子５の制御端子は制御信号５、制御信号６に接
続し、それらは命令回路発生回路２より出力される。通
常は仕様に基き常時導通あるいは遮断するように制御信
号５、制御信号６の極性が設定されている。入出力方向
制御信号１０はCPU1より出力され入出力パッドセル群３
に直接接続され、通常使用時のI/O入出力制御を担って
いる。バーンインモード認識信号１１により命令発生回
路２に対しバーンインモードに投入されると、命令発生
回路はCPUに十分なストレスを与える命令コードをラン
ダムに発生する。なお、この命令コードはＣＰＵの全て
のノードが駆動されるように、すなわちトグル率を向上
するように、手続き的に発生させるようにしてもよい。
その発生した命令コードをCPUのリードデータバス８に
反映させるように制御信号４、６を一定の時間的間隔で
能動的に操作する。リードデータバスを通じてCPU1にそ
の命令をフェッチするようにする。The CPU 1 is connected to a read data bus 7, and the read data bus 7 is connected to the input / output pad cell group 3 on a bit-by-bit basis. In normal use, an instruction code is read from a program ROM existing outside the semiconductor integrated circuit. It is configured to be. Normally, control terminals of the pull-up element 4 and the pull-down element 5 are connected to a control signal 5 and a control signal 6, which are output from the instruction circuit generation circuit 2. Normally, the polarity of the control signal 5 and the control signal 6 is set so as to always conduct or cut off based on the specification. The input / output direction control signal 10 is output from the CPU 1 and the input / output pad cell group 3
It is directly connected to and is responsible for I / O input / output control during normal use. When the burn-in mode is input to the instruction generation circuit 2 by the burn-in mode recognition signal 11, the instruction generation circuit randomly generates an instruction code for giving a sufficient stress to the CPU. This instruction code may be generated procedurally so that all the nodes of the CPU are driven, that is, the toggle rate is improved.
The control signals 4 and 6 are actively operated at certain time intervals so that the generated instruction code is reflected on the read data bus 8 of the CPU. The instruction is fetched to the CPU 1 through the read data bus.
【００１９】以上の様に本実施形態によれば既存の入出
力パッドセルを用いて命令コードを通常の端子を用い
て、プルアップ、プルダウン仕様にかかわらず、バーン
インストレスを加えることができる任意の命令コードを
CPUにリードさせることができる。As described above, according to the present embodiment, an instruction code can be applied to an existing input / output pad cell by using a normal terminal and applying a burn-in stress irrespective of the pull-up or pull-down specification. the code
Can be read by CPU.
【００２０】図２は本発明の第二の実施形態を示す図で
ある。この半導体集積回路装置では、プルアップ素子２
４およびプルダウン素子２５の導通、遮断制御の極性が
逆に接続されており、通常動作時にデータバスにプルア
ップ、プルダウンいずれかを施す仕様を仮定して、ひと
つの制御信号２６でリードデータバス２７にバーンイン
ストレス用のデータを与えることができるようにしたも
のである。FIG. 2 is a diagram showing a second embodiment of the present invention. In this semiconductor integrated circuit device, the pull-up element 2
4 and the pull-down element 25 are connected in reverse polarity, so that it is assumed that a pull-up or pull-down operation is performed on the data bus during normal operation. Can be given data for burn-in stress.
【００２１】２１はCPU、２２は命令発生回路、２３は
データバスに接続される入出力パッドセル群、２４は導
通、切断制御可能なプルアップ素子、２５は導通、切断
制御可能なプルダウン素子、２６はプルアップ素子２４
およびプルダウン素子２５の導通、遮断制御を行う共通
の制御信号、２７はCPUのリードデータバス、２８はバ
ーンインモード認識信号、２９はライトデータバス、３
０はCPU1から出力される入出力パッドセルの入出力方向
制御信号である。CPU２1はリードデータバス２７に接続
し、さらにリードデータバス２７は入出力パッドセル群
２３にビット毎に接続され、通常使用時は半導体集積回
路の外部に存在するプログラムROMから命令コードをリ
ードする。プルアップ素子２４およびプルダウン素子２
５の導通、遮断制御信号２６は命令発生回路２２より出
力され、通常は仕様に基き常時導通あるいは遮断するよ
うに、制御信号２６により制御される。入出力方向制御
信号３０はCPU２1より出力され入出力パッドセル群２３
に直接接続し、通常使用時のI/O入出力制御を担ってい
る。バーンインモード認識信号２８により命令発生回路
２２に対しバーンインモードに投入されると、命令発生
回路はCPUに十分なストレスを与える命令コードをラン
ダムに、あるいは手続き的に発生する。その発生した命
令コードをCPUのリードデータバス２７に反映させるよ
うに制御信号２６を一定の時間的間隔で能動的に操作す
る。リードデータバスを通じてCPU２1にその命令をフェ
ッチするようにする。21 is a CPU, 22 is an instruction generating circuit, 23 is an input / output pad cell group connected to the data bus, 24 is a pull-up element that can be controlled to be conductive and disconnected, 25 is a pull-down element that can be controlled to be conductive and disconnected, 26 Is the pull-up element 24
And a common control signal for controlling conduction and cutoff of the pull-down element 25; 27, a read data bus of the CPU; 28, a burn-in mode recognition signal; 29, a write data bus;
0 is an input / output direction control signal of the input / output pad cell output from the CPU 1. The CPU 21 is connected to a read data bus 27, and the read data bus 27 is connected to the input / output pad cell group 23 on a bit-by-bit basis. In normal use, the CPU 21 reads an instruction code from a program ROM existing outside the semiconductor integrated circuit. Pull-up element 24 and pull-down element 2
5 is output from the command generation circuit 22 and is normally controlled by the control signal 26 so as to be always on or off based on specifications. The input / output direction control signal 30 is output from the CPU 21 and the input / output pad cell group 23
To directly control the I / O input / output during normal use. When the burn-in mode is input to the command generating circuit 22 by the burn-in mode recognition signal 28, the command generating circuit randomly or procedurally generates a command code for giving a sufficient stress to the CPU. The control signal 26 is actively operated at regular time intervals so that the generated instruction code is reflected on the read data bus 27 of the CPU. The instruction is fetched to the CPU 21 through the read data bus.
【００２２】以上の様に本実施形態によれば、プルアッ
プ素子２４およびプルダウン素子２５の導通、遮断制御
の極性が逆であってかつ通常動作時にデータバスにプル
アップ、プルダウンいずれかを施す仕様を仮定して、ひ
とつの制御信号２６でリードデータバス２７にバーンイ
ンストレス用のデータを与えることができ、実際の配線
数を少なくできる。As described above, according to the present embodiment, the polarity of the on / off control of the pull-up element 24 and the pull-down element 25 is reversed, and either the pull-up or the pull-down is applied to the data bus during normal operation. As a result, data for burn-in stress can be given to the read data bus 27 by one control signal 26, and the actual number of wirings can be reduced.
【００２３】図３は本発明の第三の実施形態を示す図で
ある。この集積回路装置では、命令発生回路の動作制御
信号を外部から供給するのではなく、CPUのリードパル
ス信号５１がアサートされるタイミングをイベントとし
て命令コードを可変させるようにしたことを特徴とする
ものである。CPU４１のリードパルス信号５１によってC
PUの動作に合致したタイミングで命令発生回路４２の出
力するバーンインストレス用命令コードの更新を行える
ので、効果的なシーケンスでCPU４１にストレスを印加
することが可能となる。FIG. 3 is a diagram showing a third embodiment of the present invention. In this integrated circuit device, the operation code of the instruction generation circuit is not supplied from the outside, but the instruction code is varied by using the timing at which the read pulse signal 51 of the CPU is asserted as an event. It is. C is determined by the read pulse signal 51 of the CPU 41.
Since the burn-in stress instruction code output from the instruction generation circuit 42 can be updated at a timing that matches the operation of the PU, it is possible to apply stress to the CPU 41 in an effective sequence.
【００２４】４１はCPU、４２は命令発生回路、４３は
データバスに接続される入出力パッドセル群、４４は導
通、切断制御可能なプルアップ素子、４５はプルアップ
素子４４の導通、遮断制御を行う制御信号、４６は導
通、切断制御可能なプルダウン素子、４７はプルダウン
素子４６の 導通、遮断制御を行う制御信号、４８はCPU
のリードデータバス、５２はバーンインモード認識信
号、４９はライトデータバス、５０はCPU４1から出力さ
れる入出力パッドセルの入出力方向制御信号、５１はCP
U４１から出力されるリードパルス信号であり、命令発
生回路４２に接続されている。CPU４1はリードデータバ
ス４７に接続し、さらにリードデータバス４７は入出力
パッドセル群４３にビット毎に接続され、通常使用時は
半導体集積回路の外部に存在するプログラムROMから命
令コードをリードする。プルアップ素子４４およびプル
ダウン素子４５の導通、遮断信号４５、４７は命令発生
回路４２から出力され、仕様に基き常時導通あるいは遮
断するように制御信号４５、４７により制御される。Reference numeral 41 denotes a CPU; 42, an instruction generation circuit; 43, an input / output pad cell group connected to a data bus; 44, a pull-up element capable of controlling conduction and disconnection; A control signal to be performed, 46 is a pull-down element capable of controlling conduction and disconnection, 47 is a control signal for controlling conduction and blocking of the pull-down element 46, and 48 is a CPU.
52, a burn-in mode recognition signal; 52, a write data bus; 50, an input / output direction control signal for input / output pad cells output from the CPU 41;
This is a read pulse signal output from U41, and is connected to the instruction generation circuit 42. The CPU 41 is connected to a read data bus 47, and the read data bus 47 is connected to the input / output pad cell group 43 for each bit, and reads an instruction code from a program ROM existing outside the semiconductor integrated circuit in normal use. The on / off signals 45 and 47 of the pull-up element 44 and the pull-down element 45 are output from the command generation circuit 42 and are controlled by the control signals 45 and 47 so as to be always on or off based on the specifications.
【００２５】また、入出力方向制御信号５０はCPU４1よ
り出力され入出力パッドセル群４３に直接接続し、通常
使用時のI/O入出力制御を担っている。バーンインモー
ド認識信号５２により命令発生回路４２に対しバーンイ
ンモードに投入されると、命令発生回路はCPUに十分な
ストレスを与える命令コードをランダムに、あるいは手
続き的に発生する。その発生した命令コードをCPUのリ
ードデータバス４７に反映させるように制御信号４５、
制御信号４７をCPUのリードパルス信号５１がアサート
されるタイミングでデータを更新しながらで能動的に操
作する。リードデータバスを通じてCPU４1にバーンイン
ストレスを加える目的の命令をフェッチするようにす
る。The input / output direction control signal 50 is output from the CPU 41 and is directly connected to the input / output pad cell group 43 to control I / O input / output during normal use. When the burn-in mode is input to the instruction generation circuit 42 by the burn-in mode recognition signal 52, the instruction generation circuit randomly or procedurally generates an instruction code for giving a sufficient stress to the CPU. A control signal 45 is provided so that the generated instruction code is reflected on the read data bus 47 of the CPU.
The control signal 47 is actively operated while updating data at the timing when the read pulse signal 51 of the CPU is asserted. An instruction for applying a burn-in stress to the CPU 41 is fetched through the read data bus.
【００２６】以上の様に本実施形態によれば、CPU４１
のリードパルス信号５１の動作に合致したタイミングで
命令発生回路４２の出力するバーンインストレス用命令
コードの更新を行えるので、効果的なシーケンスでCPU
を動作させストレスを与えることができる。As described above, according to the present embodiment, the CPU 41
Since the instruction code for burn-in stress output from the instruction generation circuit 42 can be updated at a timing that matches the operation of the read pulse signal 51, the CPU can be updated in an effective sequence.
Can operate and give stress.
【００２７】図４は本発明の第四の実施形態を示す図で
ある。この装置は、リードデータバスがプルアップ素子
及びプルダウン素子により十分なデータ遷移を終了する
までリードパルスのイネーブル期間を延長するようにCP
Uにウエイト制御することにより、CPUへの命令フェッチ
のセットアップタイムを確実に確保するように構成した
ことを特徴とする。FIG. 4 is a diagram showing a fourth embodiment of the present invention. This device is designed to extend the read pulse enable period until the read data bus has completed sufficient data transitions with the pull-up and pull-down elements.
It is characterized in that the weight is controlled to U so that the setup time for instruction fetch to the CPU is ensured.
【００２８】ここで６１はCPU、６２は命令発生回路、
６３はデータバスに接続される入出力パッドセル群、６
４は導通、切断制御可能なプルアップ素子、６５はプル
アップ素子６４の導通、遮断制御を行う制御信号、６６
は導通、切断制御可能なプルダウン素子、６７はプルダ
ウン素子６６の 導通、遮断制御を行う制御信号、６８
はCPUのリードデータバス、６８はバーンインモード認
識信号、６９はライトデータバス、７０はCPU６1から出
力される入出力パッドセルの入出力方向制御信号、７１
はCPU６１から出力されるリードパルス信号、７３は命
令発生回路６２からCPU６１に出力されるウエイト制御
信号である。CPU６１はリードデータバス６７に接続
し、さらにリードデータバス６７は入出力パッドセル群
６３にビット毎に接続され、通常使用時は半導体集積回
路の外部に存在するプログラムROMから命令コードをリ
ードする。プルアップ素子６４およびプルダウン素子６
５は命令発生回路６２から出力され、通常は仕様に基き
常時導通あるいは遮断するように制御信号６５、６８に
より制御される。リードパルス信号７１はCPU６１から
出力され、外部プログラムROMに接続されると同時に命
令発生回路６２に接続されている。またウエイト制御信
号７３は命令発生回路６２から出力され、CPU６１に接
続されている。入出力方向制御信号７０はCPU６1より出
力され入出力パッドセル群６３に直接接続し、通常使用
時のI/O入出力制御を担っている。バーンインモード認
識信号により命令発生回路６２に対しバーンインモード
に投入されると、命令発生回路はCPU６１に十分なスト
レスを与える命令コードをランダムするようにしてもよ
い。あるいはまた、命令発生回路はCPU６１に十分なス
トレスを与える命令コードを、ＣＰＵ内部のトグル率を
向上させるように、手続き的に発生するようにしてもよ
い。その発生した命令コードをCPU６１のリードデータ
バス７２に反映させるように制御信号６５、６７をCPU
６１のリードパルス信号７２がアサートされるタイミン
グでデータを更新しながら能動的に操作する。また命令
発生回路はウエイト信号７３を制御してCPU６１がバー
ンイン用の命令コードを十分フェッチできるサイクルを
確保するようにCPU６１に対しフィードバックを行う。
そのようにしてリードデータバスを通じてCPU６1にバー
ンインストレスを目的とする命令をCPU６１にフェッチ
させるようにする。Here, 61 is a CPU, 62 is an instruction generation circuit,
63 is an input / output pad cell group connected to the data bus;
4 is a pull-up element capable of controlling conduction and disconnection, 65 is a control signal for controlling conduction and cut-off of the pull-up element 64, 66
Is a pull-down element capable of controlling conduction and disconnection, 67 is a control signal for controlling conduction and cut-off of the pull-down element 66, 68
Is a read data bus of the CPU, 68 is a burn-in mode recognition signal, 69 is a write data bus, 70 is an input / output direction control signal of an input / output pad cell output from the CPU 61, 71
Is a read pulse signal output from the CPU 61, and 73 is a wait control signal output from the instruction generation circuit 62 to the CPU 61. The CPU 61 is connected to a read data bus 67, and the read data bus 67 is connected for each bit to the input / output pad cell group 63, and reads an instruction code from a program ROM existing outside the semiconductor integrated circuit in normal use. Pull-up element 64 and pull-down element 6
5 is output from the command generation circuit 62 and is normally controlled by control signals 65 and 68 so as to be always on or off based on the specifications. The read pulse signal 71 is output from the CPU 61 and is connected to the external program ROM and at the same time to the instruction generation circuit 62. The wait control signal 73 is output from the instruction generation circuit 62 and is connected to the CPU 61. The input / output direction control signal 70 is output from the CPU 61 and directly connected to the input / output pad cell group 63, and is responsible for I / O input / output control during normal use. When the instruction generation circuit 62 is put into the burn-in mode by the burn-in mode recognition signal, the instruction generation circuit may randomize an instruction code that gives a sufficient stress to the CPU 61. Alternatively, the instruction generation circuit may generate an instruction code for giving sufficient stress to the CPU 61 in a procedural manner so as to improve a toggle rate inside the CPU. The control signals 65 and 67 are sent to the CPU 61 so that the generated instruction code is reflected on the read data bus 72 of the CPU 61.
Active operation is performed while updating data at the timing when the read pulse signal 72 of 61 is asserted. The instruction generation circuit controls the wait signal 73 to provide feedback to the CPU 61 so as to secure a cycle in which the CPU 61 can sufficiently fetch the instruction code for burn-in.
In this way, the CPU 61 causes the CPU 61 to fetch an instruction intended for burn-in stress through the read data bus.
【００２９】以上説明してきたように、本実施形態によ
れば、CPU６１のリードパルス信号７１の動作に合致し
たタイミングで命令発生回路６２の出力する命令コード
の更新を行うことができるので、効果的なシーケンスで
CPU６１を動作させストレスを与えることができる。ま
たこれと同時にウエイト制御信号７３を使用してCPU６
１のリード時において導通、切断制御可能なプルアッ
プ、プルダウン素子６４、６６によるバス操作に足りる
必要最小限なリードサイクル期間を確保でき、効率的に
バーンインストレス用の命令をCPU６１に送ることがで
きる。As described above, according to the present embodiment, the instruction code output from the instruction generation circuit 62 can be updated at a timing that matches the operation of the read pulse signal 71 of the CPU 61. In a simple sequence
The CPU 61 operates to give stress. At the same time, the CPU 6
At the time of reading 1, a required minimum read cycle period sufficient for bus operation by the pull-up / pull-down elements 64 and 66 that can be controlled to be conductive and disconnected can be secured, and a command for burn-in stress can be efficiently sent to the CPU 61. .
【００３０】なお、前記実施形態では、命令発生回路を
CPUと同一基板上に形成したが、外部からI/Oパッドを介
して供給してもよい。In the above embodiment, the instruction generating circuit is
Although formed on the same substrate as the CPU, it may be supplied from outside via I / O pads.
【００３１】また、前記実施形態では、半導体集積回路
がCPUである場合について説明したが、DSP（Digital si
gnal processor）などCPUに限定されることはく半導体
集積回路一般に適用可能である。In the above embodiment, the case where the semiconductor integrated circuit is a CPU has been described.
The present invention is not limited to a CPU such as a gnal processor, but is applicable to general semiconductor integrated circuits.
【００３２】加えて、CPUのバーンインストレス印加を
伴う場合に限定されることなく、I/Oパッドのみにバー
ンインストレス印加を行うことができるようにしたもの
にも適用可能である。In addition, the present invention is not limited to the case where the burn-in stress is applied to the CPU, but can be applied to a configuration in which the burn-in stress can be applied only to the I / O pad.
【００３３】[0033]
【発明の効果】本発明によれば、半導体集積回路におい
て既存の入出力パッドセルを使用し、レイアウトコスト
の増大を招くことなく、CPUに対するバーンイン用のス
トレス回路を構成することが可能となる。またバスライ
ンに複雑な制御回路を挿入することがないため、このよ
うな挿入回路によるアクセススピードの低下を抑制でき
る。According to the present invention, it is possible to use a conventional input / output pad cell in a semiconductor integrated circuit and to construct a burn-in stress circuit for a CPU without increasing layout cost. Further, since a complicated control circuit is not inserted into the bus line, a decrease in access speed due to such an insertion circuit can be suppressed.
【００３４】また、併せてCPUに対するストレスととも
に入出力パッドセル自体へのストレスも同時に与えるこ
とができる。In addition, the stress on the input / output pad cell itself can be given simultaneously with the stress on the CPU.
【００３５】加えて入出力パッドセルのみに対してスト
レスを与えるようにすることも可能である。In addition, it is also possible to apply stress only to the input / output pad cells.
【図１】本発明の第１の実施形態を表す図FIG. 1 is a diagram showing a first embodiment of the present invention.
【図２】本発明の第２の実施形態を表す図FIG. 2 is a diagram showing a second embodiment of the present invention.
【図３】本発明の第３の実施形態を表す図FIG. 3 is a diagram showing a third embodiment of the present invention.
【図４】本発明の第４の実施形態を表す図FIG. 4 is a diagram showing a fourth embodiment of the present invention.
【図５】従来の半導体集積回路におけるCPUのバーンイ
ンストレス回路を表す図FIG. 5 is a diagram showing a burn-in stress circuit of a CPU in a conventional semiconductor integrated circuit.
１ CPU ２ 命令発生回路 ３ 入出力パッドセル ４ プルアップ素子 ５ 制御信号バス ６ プルダウン素子 ７ 制御信号バス ８ バーンインモード認識信号バス ９ ライトデータバス １０ 入出力方向制御信号バス １１ リードデータバス ４１ CPU ４２ 命令発生回路 ４３ 入出力パッドセル群 ４４ プルアップ素子 ４５ 制御信号 ４６ プルダウン素子 ４７ 制御信号 ４８ リードデータバス ５２ バーンインモード認識信号 ４９ ライトデータバス ５０ 入出力方向制御信号 ５１ リードパルス信号 1 CPU 2 Instruction generating circuit 3 I / O pad cell 4 Pull-up element 5 Control signal bus 6 Pull-down element 7 Control signal bus 8 Burn-in mode recognition signal bus 9 Write data bus 10 I / O direction control signal bus 11 Read data bus 41 CPU 42 Instruction Generation circuit 43 I / O pad cell group 44 Pull-up element 45 Control signal 46 Pull-down element 47 Control signal 48 Read data bus 52 Burn-in mode recognition signal 49 Write data bus 50 I / O direction control signal 51 Read pulse signal
Claims (8)
ードデータバスに接続され、導通あるいは切断制御可能
なプルアップ素子及びプルダウン素子を備えた入出力パ
ッドセルとを半導体基板上に形成してなり、 バーンインモード時に前記プルアップ素子及びプルダウ
ン素子を導通あるいは遮断制御することにより、動作ス
トレス用の命令コードを入出力パッドセル上のリードデ
ータバスに発生させ、 前記命令コードを実行できるように構成された命令回路
を具備したことを特徴とするバーンインストレス回路を
備えた半導体装置。An integrated circuit device and an input / output pad cell connected to a read data bus of the integrated circuit device and provided with a pull-up element and a pull-down element capable of controlling conduction or disconnection are formed on a semiconductor substrate. In the burn-in mode, the pull-up element and the pull-down element are turned on or off to generate an instruction code for operating stress on a read data bus on an input / output pad cell, and the instruction code can be executed. A semiconductor device having a burn-in stress circuit, comprising a command circuit.
続され、導通あるいは切断制御可能なプルアップ素子及
びプルダウン素子を備えた入出力パッドセルとを半導体
基板上に形成してなり、 バーンインモード時に前記プルアップ素子及びプルダウ
ン素子を導通あるいは遮断制御することにより、 前記CPUに対する動作ストレス用の命令コードを入出力
パッドセル上のリードデータバスに発生させ、 前記命令コードを実行できるように構成された命令回路
を具備したことを特徴とするバーンインストレス回路を
備えた半導体装置。2. A semiconductor device comprising: a CPU; and an input / output pad cell connected to a read data bus of the CPU and provided with a pull-up element and a pull-down element that can be controlled to be conductive or disconnected. By controlling the pull-up element and the pull-down element to conduct or cut off, an instruction code for operating stress on the CPU is generated on a read data bus on an input / output pad cell, and the instruction is configured to execute the instruction code. A semiconductor device having a burn-in stress circuit, comprising a circuit.
間間隔で可変させるように構成されていることを特徴と
する請求項2記載の半導体装置。3. The semiconductor device according to claim 2, wherein said instruction circuit is configured to vary said instruction code at predetermined time intervals.
信号をイベントとして命令コードを可変させるように構
成されていることを特徴とする請求項2記載の半導体装
置。4. The semiconductor device according to claim 2, wherein said instruction circuit is configured to vary an instruction code using a read pulse signal from a CPU as an event.
により十分なデータ遷移を終了するまでリードパルスの
イネーブル期間を延長するようにCPUにウエイト制御す
ることにより、 CPUへの命令フェッチのセットアップタイムを確実に確
保するように構成されていることを特徴とする請求項４
記載の半導体装置。5. The instruction circuit according to claim 1, wherein the CPU controls the CPU so as to extend a read pulse enable period until the read data bus completes a sufficient data transition by a pull-up element and a pull-down element. 5. The apparatus according to claim 4, wherein a setup time for instruction fetch is ensured.
13. The semiconductor device according to claim 1.
とともに入出力パッドセル自体へのストレスも同時に与
えるように構成されていることを特徴とする請求項２記
載の半導体装置。6. The semiconductor device according to claim 2, wherein said instruction circuit is configured to simultaneously apply a stress to an input / output pad cell itself as well as an operation stress to a CPU.
動作ストレスを与えるように構成されていることを特徴
とする請求項２記載の半導体装置。7. The semiconductor device according to claim 2, wherein the command circuit is configured to apply an operation stress to an input / output pad cell.
続され、導通あるいは切断制御可能なプルアップ素子及
びプルダウン素子を備えた入出力パッドセルとを半導体
基板上に形成してなる半導体装置に対し、 前記プルアップ素子及びプルダウン素子を導通あるいは
遮断制御することにより、 CPUに対する動作ストレス用の命令コードを入出力パッ
ドセル上のリードデータバスに発生させ、 その命令コードを実行することにより、バーンインスト
レスを印加する工程を含むことを特徴とするバーンイン
ストレス印加方法。8. A semiconductor device comprising a CPU and an input / output pad cell connected to a read data bus of the CPU and provided with a pull-up element and a pull-down element which can be controlled to be conductive or disconnected, formed on a semiconductor substrate. An instruction code for operating stress on the CPU is generated on the read data bus on the input / output pad cell by controlling the conduction or cutoff of the pull-up element and the pull-down element, and the burn-in stress is reduced by executing the instruction code. A method for applying a burn-in stress, comprising a step of applying.
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