JP3540699B2

JP3540699B2 - Method for manufacturing semiconductor device

Info

Publication number: JP3540699B2
Application number: JP2000006049A
Authority: JP
Inventors: 満関口
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1998-01-12
Filing date: 2000-01-11
Publication date: 2004-07-07
Anticipated expiration: 2018-01-12
Also published as: JP2000150522A

Description

【０００１】
【発明の属する技術分野】
本発明は、埋め込み配線を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
０．１８μｍ世代以降のシリコン基板上に形成されたＬＳＩにおいては、トランジスタの高速化に対して配線のＣＲ成分による遅延が無視できなくなってきたため、配線材料として、導電性の高い金属つまり比抵抗の小さい金属を用いることが好ましい。そこで、Ａｌ配線（比抵抗３μｏｈｍ・ｃｍ）に代えて、より低抵抗なＣｕ配線（比抵抗１．７μｏｈｍ・ｃｍ）を用いる検討が進んでいる。
【０００３】
また、ＬＳＩを構成する素子の微細化に伴って金属配線を流れる電流の密度が世代ごとに増加しているため、電流印加時に金属配線を構成する金属原子が電子に押されて移動して、金属配線が断線してしまうエレクトロマイグレーションという現象に対しても、その耐性を高めていく必要がある。ＣｕはＡｌに比べて融点が高いため、変形すなわち原子の移動が起こりにくいことが期待されており、エレクトロマイグレーション耐性も高いことが期待されている。
【０００４】
【発明が解決しようとする課題】
ところが、Ｃｕよりなる金属配線は、導電率については極めて優れているが、配線幅がより微細になると、エレクトロマイグレーション耐性という点では問題が残ると考えられる。例えば、０．３μｍ幅程度の微細な金属配線では、エレクトロマイグレーション耐性が悪化すると報告されている［Y. Igarashi et al, VLSI Symp., p.76, 1996］。従って、Ａｌ配線の場合と同様、合金化によってエレクトロマイグレーション耐性を向上させることが検討されている。
【０００５】
そこで、配線材料として、Ｃｕ−Ｍｇ合金［T. Tatewaki et al, IEDM., p.293, 1995］、Ｃｕ−Ｚｒ合金［Y. Igarashi et al, VLSI Symp., p.76, 1996］、Ｃｕ−Ｓｎ合金等が提案されている。
【０００６】
しかしながら、Ｃｕ−Ｍｇ合金、Ｃｕ−Ｚｒ合金又はＣｕ−Ｓｎ合金等の銅合金よりなる配線は、エレクトロマイグレーション耐性という点では優れているが、導電率という点では問題が残る。
【０００７】
前記に鑑み、本発明は、導電率の向上とエレクトロマイグレーション耐性の向上との両立を図ることができる配線材料を提供することにより、導電率及びエレクトロマイグレーション耐性に優れた埋め込み配線を有する信頼性の高い半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本願発明者は、引張り強さの大きい材料はエレクトロマイグレーション耐性にも優れているはずであると考えた。その理由は、銅合金配線に電流を流したときに、銅合金配線を構成する銅原子が移動する結果として、銅原子が増加した部位では圧縮応力が増加する一方、銅原子が減少した部位においては引張り応力が発生し、銅原子が減少した部位において銅合金配線が断線するのである。従って、引張り強さが大きい銅合金はエレクトロマイグレーション耐性が優れているはずである。そこで、引張り強さ及び導電率の両方に優れた銅合金を配線材料として用いると、導電率及びエレクトロマイグレーション耐性に優れた信頼性の高い銅合金配線が得られる筈であるとの結論に達したのである。
【０００９】
各種の銅合金のうち、引張り強さ及び導電率の両方に優れた銅合金を探し求めたところ図３に示すデータ（坂井他、まてりあ、p.692 、1997）を見出した。図３に示す特性図によると、Ｃｕ−Ｎｂ合金、Ｃｕ−Ａｇ合金及びＣｕ−Ａｌ₂Ｏ₃合金は、各種の銅合金のうち、引張り強さ及び導電率の両方に優れた銅合金であることを見出した。尚、図３において、％ＩＡＣＳは、純銅の導電率に対する導電率の割合を示している。
【００１０】
以上の検討から分かるように、ＣｕにＮｂ、Ａｇ又はＡｌ₂Ｏ₃が含まれた銅合金を用いて埋め込み配線を形成すると、導電率及びエレクトロマイグレーション耐性に優れた信頼性の高い半導体装置が得られるのである。
【００１１】
本発明に係る第１の半導体装置の製造方法は、半導体基板上に堆積された層間絶縁膜に配線用凹部を形成する凹部形成工程と、少なくとも配線用凹部の壁面に拡散防止膜を形成する工程と、スパッタ法により、拡散防止膜が形成されている配線用凹部を含む層間絶縁膜の上に全面に亘ってＣｕ−Ｓｎ合金である第１の金属よりなり表面が（１１１）面に配向している第１の金属膜を形成することにより、少なくとも配線用凹部の壁面に第１の金属膜を形成する第１の金属膜形成工程と、ＣＶＤ法又はメッキ法により、第１の金属膜の上に全面に亘ってＣｕからなるか又はＣｕを主成分とする第２の金属よりなり表面が（１１１）面に配向している第２の金属膜を配線用凹部が埋め込まれるように形成する第２の金属膜形成工程と、半導体基板に対して熱処理を行なって第１の金属膜に含まれているＳｎを第２の金属膜に拡散させた後、層間絶縁膜の上に露出している第１の金属膜及び第２の金属膜を除去することにより、ＣｕにＳｎが含有された銅合金よりなる埋め込み配線を形成する埋め込み配線形成工程とを備えている。
また、本発明に係る第２の半導体装置の製造方法は、半導体基板上に堆積された層間絶縁膜に配線用凹部を形成する凹部形成工程と、少なくとも配線用凹部の壁面に拡散防止膜を形成する工程と、スパッタ法により、拡散防止膜が形成されている配線用凹部を含む層間絶縁膜の上に全面に亘ってＣｕ−Ｍｇ合金である第１の金属よりなり表面が（１１１）面に配向している第１の金属膜を形成することにより、少なくとも配線用凹部の壁面に第１の金属膜を形成する第１の金属膜形成工程と、ＣＶＤ法又はメッキ法により、第１の金属膜の上に全面に亘ってＣｕからなるか又はＣｕを主成分とする第２の金属よりなり表面が（１１１）面に配向している第２の金属膜を配線用凹部が埋め込まれるように形成する第２の金属膜形成工程と、半導体基板に対して熱処理を行なって第１の金属膜に含まれているＭｇを第２の金属膜に拡散させた後、層間絶縁膜の上に露出している第１の金属膜及び第２の金属膜を除去することにより、ＣｕにＭｇが含有された銅合金よりなる埋め込み配線を形成する埋め込み配線形成工程とを備えている。
また、本発明に係る第３の半導体装置の製造方法は、半導体基板上に堆積された層間絶縁膜に配線用凹部を形成する凹部形成工程と、少なくとも配線用凹部の壁面に拡散防止膜を形成する工程と、スパッタ法により、拡散防止膜が形成されている配線用凹部を含む層間絶縁膜の上に全面に亘ってＣｕ−Ｚｒ合金である第１の金属よりなり表面が（１１１）面に配向している第１の金属膜を形成することにより、少なくとも配線用凹部の壁面に第１の金属膜を形成する第１の金属膜形成工程と、ＣＶＤ法又はメッキ法により、第１の金属膜の上に全面に亘ってＣｕからなるか又はＣｕを主成分とする第２の金属よりなり表面が（１１１）面に配向している第２の金属膜を配線用凹部が埋め込まれるように形成する第２の金属膜形成工程と、半導体基板に対して熱処理を行なって第１の金属膜に含まれているＺｒを第２の金属膜に拡散させた後、層間絶縁膜の上に露出している第１の金属膜及び第２の金属膜を除去することにより、ＣｕにＺｒが含有された銅合金よりなる埋め込み配線を形成する埋め込み配線形成工程とを備えている。
【００１２】
本発明に係る第１〜第３の半導体装置の製造方法によると、層間絶縁膜に形成された配線用凹部の壁面に拡散防止膜を形成しておいてから、該配線用凹部の壁面に、Ｃｕ−Ｓｎ合金、Ｃｕ−Ｍｇ合金又はＣｕ−Ｚｒ合金である第１の金属よりなる第１の金属膜を形成した後、該第１の金属膜の上にＣｕからなるか又はＣｕを主成分とする第２の金属よりなる第２の金属膜を形成し、その後、熱処理を行なって第１の金属膜に含有されているＳｎ、Ｍｇ又はＺｒを第２の金属膜に拡散させるため、Ｃｕの拡散を防止しつつＣｕにＳｎ、Ｍｇ又はＺｒが含有された銅合金よりなる埋め込み配線を形成することができる。
【００１３】
ところで、Ｃｕからなるか又はＣｕを主成分とする銅系の金属膜はドライエッチングが困難であるため、埋め込み配線は、層間絶縁膜に配線用凹部を形成しておいてから、配線用凹部に銅系の金属膜を埋め込むダマシン法によって形成されることが多いが、本発明に係る第１〜第３の半導体装置の製造方法によると、ＣｕにＳｎ、Ｍｇ又はＺｒが含有された銅合金よりなる埋め込み配線をダマシン法により形成することができる。また、配線用凹部の下側にコンタクトホールを形成しておいてから、コンタクトホール及び配線用凹部の両方に同時に金属膜を埋め込むようにすると、デュアルダマシン法によって銅合金よりなるコンタクト及び埋め込み配線を同時に形成することができる。
【００１６】
ところで、デザインルールが０．１８μｍの世代では、コンタクトホールが０．２５μｍ径で且つ０．８μｍ程度の深さになり、配線用凹部についても０．５μｍ程度の深さが必要になると予測される。このような微細な配線構造をデュアルダマシン法を用いて形成しようとすると、深さが１．３μｍ程度で径が０．２５μｍ程度の孔（アスペクト比が５程度の孔）に銅合金を埋め込む必要がある。ところが、現在の技術によると、ＣＶＤ法及びメッキ法では純銅の金属膜を堆積することはできるが銅合金の金属膜を堆積することはできない。また、スパッタ法によると銅合金の金属膜を堆積することはできるが、アスペクト比の高い配線用凹部に堆積しようとするとオーバーハングが発生してしまうため、アスペクト比の高い配線用凹部にスパッタ法により金属膜を埋め込むことは困難である。
【００１７】
ところが、第１〜第３の半導体装置の製造方法によると、配線用凹部の壁面に、Ｃｕ−Ｓｎ合金、Ｃｕ−Ｍｇ合金又はＣｕ−Ｚｒ合金である第１の金属よりなる第１の金属膜をスパッタ法により形成した後、Ｃｕからなるか又はＣｕを主成分とする第２の金属よりなる第２の金属膜を段差被覆性に優れたＣＶＤ法又はメッキ法により堆積するので、配線用凹部に第１の金属膜及び第２の金属膜を埋め込むことができる。
【００１９】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置における銅合金配線及びその製造方法について、図１（ａ）〜（ｃ）及び図２（ａ）、（ｂ）を参照しながら説明する。
【００２０】
まず、図１（ａ）に示すように、半導体基板１０１の上に堆積された層間絶縁膜１０２にコンタクトホール１０３及び配線用凹状溝１０４を形成する。コンタクトホール１０３の径は０．２５μｍ程度とする。
【００２１】
次に、図１（ｂ）に示すように、コンタクトホール１０３及び配線用凹状溝１０４を含む層間絶縁膜１０２の上に全面に亘って、半導体基板１０１との密着性を向上させる下層のＴｉ膜及びＣｕの層間絶縁膜１０２及び半導体基板１０１への拡散を防止する上層のＴｉＮ膜よりなるＴｉＮ／Ｔｉ膜１０５を堆積する。
【００２２】
次に、Ｃｕ−１重量％Ａｇよりなる銅合金のターゲットを用いるスパッタ法により、ＴｉＮ／Ｔｉ膜１０５の上に４０ｎｍの膜厚を有する銅合金膜１０６を堆積する。この場合、スパッタ法は一般に段差被覆性が良くないので、銅合金膜１０６によって、０．２５μｍ程度の径の小さいコンタクトホール１０３及び配線用凹状溝１０４を完全に埋め込むことはできない。その理由は、スパッタ法により銅合金膜１０６を堆積すると、径の小さいコンタクトホール１０３の開口部の近傍において銅合金膜１０６がオーバーハングしてしまうからである。
【００２３】
そこで、前記のスパッタ法の後に段差被覆性に優れたＣＶＤ法又はメッキ法を行なって、図１（ｃ）に示すように、銅合金膜１０６の上に、例えば銅合金膜１０６の約１１倍の厚さ（４８０ｎｍ）を有する銅膜１０７を堆積する。これにより、コンタクトホール１０３及び配線用凹状溝１０４は銅合金膜１０６及び銅膜１０７によって完全に埋め込まれる。ＣｕのＣＶＤ法では表面の平坦性を向上させるために、また、メッキ法として電解メッキを用いる場合には下地に低抵抗なＣｕ膜が必要であるために、ＣＶＤ法又はメッキ法では銅合金膜１０６を下地に用いることが必要である。
【００２４】
次に、４００℃程度の熱処理を行なって、銅合金膜１０６のＡｇをＣｕ膜１０７に拡散させることにより、図２（ａ）に示すように、Ｃｕ−０．０８５重量％Ａｇよりなる銅合金膜１０８を形成する。
【００２５】
ところで、銅合金膜１０８におけるＡｇの含有量については、５００℃程度の温度下ではＣｕ中のＡｇの固溶限は１重量％程度であり、Ａｇをそれ以上含有させるとＡｇを主成分とする相が銅合金膜１０８中に局所的に析出する恐れがある。従って、半導体プロセスにおける熱処理の温度は５００℃以下であることを考えると、Ａｇの含有量としては１重量％以下が好ましい。
【００２６】
次に、ＴｉＮ／Ｔｉ膜１０５及び銅合金膜１０８に対して例えばＣＭＰ法を行なって、層間絶縁膜１０２の上に露出しているＴｉＮ／Ｔｉ膜１０５及び銅合金膜１０８を除去することにより、図２（ｂ）に示すように、銅合金膜１０８よりなるコンタクト１０９及び埋め込み配線１１０を形成する。その後、埋め込み配線１１０及び層間絶縁膜１０２の上に全面に亘って、埋め込み配線１１０を構成するＣｕの上方への拡散を防止する窒化シリコン膜１１１を堆積する。
【００２７】
第１の実施形態において形成したＣｕ−０．０８５重量％Ａｇよりなる銅合金膜１０８の再結晶温度は、純銅の再結晶温度である２５０℃よりも高くて４００℃である（堀ほか、日本金属学会誌、ｐ１２２３，１９８１）。再結晶温度が高いということは塑性変形し難いということであるから、銅合金膜１０８はヒロック及びボイドが生じ難いので、エレクトロマイグレーション耐性が向上することが裏付けられている。
【００２８】
また、Ｃｕ−０．０８５重量％Ａｇよりなる銅合金膜１０８においては、Ａｇの濃度は５０ｐｐｍ程度であるため、銅合金膜１０８の電気伝導率は純銅とほぼ同等の１．７μｏｈｍ・ｃｍである（J.S.Smart et al., Trans. AIME, 147(1942), 48）。従って、銅合金膜１０８の電気伝導率は純銅に比べて低下しない。これに対して、既に知られているＣｕ−Ｚｒ合金膜よりなる埋め込み配線では、Ｚｒが５０ｐｐｍ程度添加されると電気伝導度が２．２μｏｈｍ・ｃｍに上昇してしまうと共に、ＺｒとＣｕとが反応してＣｕＺｒ_x化合物を作り易いという問題があるので、第１の実施形態のように、Ｃｕ−Ａｇよりなる銅合金膜１０８の方が有利である。
【００２９】
以上説明したように、銅合金膜１０８よりなる埋め込み配線１１０は導電性及びエレクトロマイグレーション耐性の両方において優れている。
【００３０】
ところで、現在の技術では、ＣＶＤ法又はメッキ法によってＣｕ−Ａｇよりなる銅合金膜を堆積することができないと共に、スパッタ法によって径の小さいコンタクトホールに銅合金膜を完全に埋め込むことはできない。そこで、第１の実施形態においては、スパッタ法によりＣｕ−１重量％Ａｇよりなる銅合金膜１０６を薄く堆積すると共に銅合金膜１０６の上にＣＶＤ法又はメッキ法により銅膜１０７を厚く堆積した後、熱処理を施して銅合金膜１０６のＡｇを銅膜１０７に拡散させることにより、Ｃｕ−０．０８５重量％Ａｇよりなる銅合金膜１０８を形成している。
【００３１】
また、スパッタ法により堆積した銅合金膜１０６は（１１１）面に配向する性質があるため、銅合金膜１０６上にＣＶＤ法又はメッキ法により堆積される銅膜１０７は、下地の影響を受けて（１１１）面に配向する。従って、面内原子間隔が銅合金膜１０６の（１１１）面とほぼ等しい銅膜１０７をＣＶＤ法又はメッキ法により堆積することができる。また、ＣｕはＡｌと同じｆｃｃ結晶であるため、最密面である（１１１）面が断線のきっかけとなり易いが、銅膜１０７の（１１１）面が半導体基板１１の主面と平行に配向しているので、銅合金膜１０８よりなる埋め込み配線１１０は断線し難くなり、エレクトロマイグレーション耐性がさらに向上するという利点もある。
【００３２】
尚、第１の実施形態においては、Ｃｕ−１重量％Ａｇよりなる銅合金膜１０６と銅膜１０７とをほぼ完全に反応させて、Ｃｕ−０．０８５重量％Ａｇよりなる銅合金膜１０８を形成したが、Ｃｕ−１重量％Ａｇよりなる銅合金膜１０６を堆積する代わりに、ＴｉＮ／Ｔｉ膜１０５を構成する上層のＴｉＮ膜にＡｇを含有させてもよい。この場合には、銅膜１０７をスパッタ法により堆積された下層の銅膜とＣＶＤ法又はメッキ法により堆積された上層の銅膜とから構成することが膜堆積工程上好ましい。
【００３３】
また、層間絶縁膜１０２及び半導体基板１０１の表面をアンモニアプラズマ等で処理してＣｕの拡散を防止しておけば、ＴｉＮ／Ｔｉ膜１０５のような拡散防止膜を堆積しなくてもよい。
【００３４】
また、第１の実施形態においては、銅合金膜１０６として、新規に提案したＣｕ−Ａｇ合金を用いたが、導電率が多少低くなってもよい場合には、Ｃｕ−Ｓｎ合金、Ｃｕ−Ｍｇ合金又はＣｕ−Ｚｒ合金等を用いてもよい。
【００６２】
尚、第１の実施形態においては、銅膜１０７として純銅を用いたが、これに代えて、Ｃｕに他の金属が含まれてなる銅合金を用いてもよい。
【００６３】
また、ＴｉＮ／Ｔｉ膜１０５又は銅膜１０７を選択ＣＶＤ法によりコンタクトホール１０３及び配線用凹状溝１０４の内部にのみ堆積してもよいし、ＴｉＮ／Ｔｉ膜１０５の代わりに、他の拡散防止膜、例えば、Ｔａ膜、ＴａＮ膜又はＷＮ膜等を用いてもよい。
【００６４】
また、コンタクトホール１０３及び配線用凹状溝１０４の内部への埋め込みが可能であるならば、スパッタ法＋リフロー法又はイオンプレーティング法等の他の方法によって、銅膜１０７を形成してもよい。
【００６６】
【発明の効果】
本発明に係る第１〜第３の半導体装置の製造方法によると、ＣｕにＳｎ、Ｍｇ又はＺｒが含有された銅合金よりなる埋め込み配線をダマシン法又はデュアルダマシン法によって確実に形成することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｃ）は第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図２】（ａ）、（ｂ）は第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図３】各種の銅合金の引張り強さ及び導電率を示す特性図である。
【符号の説明】
１０１半導体基板
１０２層間絶縁膜
１０３コンタクトホール
１０４配線用凹状溝
１０５ＴｉＮ／Ｔｉ膜
１０６銅合金膜
１０７銅膜
１０８銅合金膜
１０９コンタクト
１１０埋め込み配線
１１１窒化シリコン膜[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device having embedded wiring.
[0002]
[Prior art]
In an LSI formed on a silicon substrate of the 0.18 μm generation or later, the delay due to the CR component of the wiring cannot be ignored with respect to the speeding up of the transistor. Preferably, a small metal is used. Therefore, studies are being made to use a lower-resistance Cu wiring (specific resistance 1.7 μohm · cm) instead of the Al wiring (specific resistance 3 μohm · cm).
[0003]
In addition, the density of current flowing through the metal wiring is increasing with each generation with the miniaturization of the elements constituting the LSI, so that the metal atoms constituting the metal wiring are pushed by the electrons and move when current is applied, It is necessary to increase the resistance to the phenomenon of electromigration in which the metal wiring is broken. Since Cu has a higher melting point than Al, it is expected that deformation, that is, movement of atoms, is unlikely to occur, and that electromigration resistance is also expected to be high.
[0004]
[Problems to be solved by the invention]
However, the metal wiring made of Cu is extremely excellent in conductivity, but it is considered that if the wiring width becomes finer, a problem remains in terms of electromigration resistance. For example, it has been reported that electromigration resistance deteriorates in a fine metal wiring having a width of about 0.3 μm [Y. Igarashi et al, VLSI Symp., P. 76, 1996]. Therefore, as in the case of the Al wiring, it has been studied to improve the electromigration resistance by alloying.
[0005]
Therefore, as a wiring material, Cu-Mg alloy [T. Tatewaki et al, IEDM., P.293, 1995], Cu-Zr alloy [Y. Igarashi et al, VLSI Symp., P.76, 1996], Cu -Sn alloys and the like have been proposed.
[0006]
However, a wiring made of a copper alloy such as a Cu—Mg alloy, a Cu—Zr alloy, or a Cu—Sn alloy is excellent in electromigration resistance, but has a problem in electrical conductivity.
[0007]
In view of the above, the present invention provides a wiring material that can achieve both an improvement in conductivity and an improvement in electromigration resistance, thereby improving reliability of a buried wiring having excellent conductivity and electromigration resistance. It is an object to provide a high semiconductor device.
[0008]
[Means for Solving the Problems]
The inventor of the present application considered that a material having a high tensile strength should have excellent electromigration resistance. The reason is that, when a current flows through the copper alloy wiring, as a result of the movement of the copper atoms constituting the copper alloy wiring, the compressive stress increases at the site where the copper atoms increase, while at the site where the copper atoms decrease. In this case, the copper alloy wiring breaks at a portion where the tensile stress is generated and the copper atoms are reduced. Therefore, a copper alloy having a large tensile strength should have excellent electromigration resistance. Therefore, it has been concluded that if a copper alloy having both excellent tensile strength and electrical conductivity is used as a wiring material, a highly reliable copper alloy wiring having excellent electrical conductivity and electromigration resistance should be obtained. It is.
[0009]
Among various copper alloys, a copper alloy excellent in both tensile strength and electrical conductivity was searched for, and the data shown in FIG. 3 (Sakai et al., Materia, p.692, 1997) was found. According to the characteristic diagram shown in FIG. 3 , Cu—Nb alloy, Cu—Ag alloy, and Cu—Al ₂ O ₃ alloy are copper alloys excellent in both tensile strength and electrical conductivity among various copper alloys. I found that. In FIG. 3 ,% IACS indicates the ratio of the conductivity to the conductivity of pure copper.
[0010]
As can be seen from the above examination, when a buried wiring is formed using a copper alloy containing Nb, Ag, or Al ₂ O ₃ in Cu, a highly reliable semiconductor device having excellent conductivity and electromigration resistance can be obtained. It is done.
[0011]
A first method for manufacturing a semiconductor device according to the present invention includes a step of forming a concave portion for wiring in an interlayer insulating film deposited on a semiconductor substrate, and a step of forming a diffusion prevention film on at least a wall surface of the concave portion for wiring. And the surface of the first metal, which is a Cu-Sn alloy, is oriented over the entire surface of the interlayer insulating film including the wiring recessed portion where the diffusion prevention film is formed by the sputtering method so as to be oriented to the (111) plane. Forming a first metal film on at least the wall surface of the wiring recess by forming the first metal film, and forming the first metal film on the first metal film by a CVD method or a plating method. A second metal film made entirely of Cu or made of a second metal containing Cu as a main component and having a surface oriented in the (111) plane is formed on the entire surface so that the wiring recesses are embedded. Second metal film forming step and semiconductor substrate A heat treatment is performed on the first metal film to diffuse Sn contained in the first metal film into the second metal film, and then the first metal film and the second metal film exposed on the interlayer insulating film And forming a buried wiring made of a copper alloy containing Sn in Cu by removing the buried wiring.
In a second method of manufacturing a semiconductor device according to the present invention, a recess forming step of forming a wiring recess in an interlayer insulating film deposited on a semiconductor substrate, and a diffusion preventing film is formed at least on a wall surface of the wiring recess. And a sputtering method, the entire surface of the interlayer insulating film including the wiring recessed portion on which the diffusion prevention film is formed is made of the first metal of the Cu-Mg alloy, and the surface thereof becomes the (111) plane. A first metal film forming step of forming the first metal film on at least the wall surface of the wiring recess by forming the oriented first metal film, and a first metal film by a CVD method or a plating method. A second metal film made of Cu or a second metal containing Cu as a main component and having a surface oriented in the (111) plane is formed on the film so as to fill the wiring recess. Forming a second metal film; After performing a heat treatment on the substrate to diffuse Mg contained in the first metal film into the second metal film, the first metal film and the second metal film exposed on the interlayer insulating film are formed. A buried wiring forming step of forming a buried wiring made of a copper alloy containing Mg in Cu by removing the metal film.
In a third method of manufacturing a semiconductor device according to the present invention, there is provided a recess forming step of forming a wiring recess in an interlayer insulating film deposited on a semiconductor substrate, and forming a diffusion prevention film on at least a wall surface of the wiring recess. And a step of forming the first metal of Cu-Zr alloy over the entire surface of the interlayer insulating film including the wiring concave portion on which the diffusion preventing film is formed by sputtering, so that the surface becomes the (111) plane. A first metal film forming step of forming the first metal film on at least the wall surface of the wiring recess by forming the oriented first metal film, and a first metal film by a CVD method or a plating method. A second metal film made of Cu or a second metal containing Cu as a main component and having a surface oriented in the (111) plane is formed on the film so as to fill the wiring recess. Forming a second metal film; After subjecting the substrate to heat treatment to diffuse Zr contained in the first metal film into the second metal film, the first metal film and the second metal film exposed on the interlayer insulating film are formed. A buried wiring forming step of forming a buried wiring made of a copper alloy containing Zr in Cu by removing the metal film.
[0012]
According to the first to third methods of manufacturing a semiconductor device according to the present invention , after forming a diffusion prevention film on the wall surface of the wiring recess formed in the interlayer insulating film , After forming a first metal film made of a first metal, which is a Cu-Sn alloy, a Cu-Mg alloy, or a Cu-Zr alloy, the first metal film is made of Cu or contains Cu as a main component. forming a second metal film made of the second metal to, then, Sn contained in the first metal film by performing a heat treatment, for diffusing Mg or Zr in the second metal layer, Cu Buried wiring made of a copper alloy containing Cu, Sn, Mg or Zr while preventing diffusion of Cu .
[0013]
By the way, since a copper-based metal film made of Cu or containing Cu as a main component is difficult to dry-etch, a buried wiring is formed in a wiring recess after forming a wiring recess in an interlayer insulating film. Although it is often formed by a damascene method of embedding a copper-based metal film, according to the first to third methods of manufacturing a semiconductor device according to the present invention , a copper alloy containing Sn, Mg, or Zr in Cu is used. Embedded wiring can be formed by the damascene method. Also, if a contact hole is formed below the wiring recess and then a metal film is buried in both the contact hole and the wiring recess at the same time, the contact and the buried wiring made of a copper alloy can be formed by a dual damascene method. It can be formed simultaneously.
[0016]
By the way, in the generation of the design rule of 0.18 μm, it is predicted that the contact hole has a diameter of 0.25 μm and a depth of about 0.8 μm, and the wiring recess needs to have a depth of about 0.5 μm. . In order to form such a fine wiring structure using the dual damascene method, it is necessary to bury a copper alloy in a hole having a depth of about 1.3 μm and a diameter of about 0.25 μm (a hole having an aspect ratio of about 5). There is. However, according to the current technology, a pure copper metal film can be deposited by the CVD method and the plating method, but a copper alloy metal film cannot be deposited. Although a copper alloy metal film can be deposited by the sputtering method, overhang occurs when it is attempted to deposit in a wiring recess having a high aspect ratio. It is difficult to bury a metal film.
[0017]
However, according to the first to third methods of manufacturing a semiconductor device, the first metal film made of the first metal, which is a Cu—Sn alloy, a Cu—Mg alloy, or a Cu—Zr alloy, is formed on the wall surface of the wiring recess. after forming by sputtering, so it is deposited by the CVD or plating a second of the second metal film made of a metal excellent in step coverage of the main component or Cu consisting Cu, wiring recesses Can be embedded with the first metal film and the second metal film.
[0019]
BEST MODE FOR CARRYING OUT THE INVENTION
(1st Embodiment)
Hereinafter, a copper alloy wiring and a method of manufacturing the same in a semiconductor device according to a first embodiment of the present invention will be described with reference to FIGS. 1 (a) to 1 (c) and FIGS. 2 (a) and 2 (b).
[0020]
First, as shown in FIG. 1A, a contact hole 103 and a concave groove 104 for wiring are formed in an interlayer insulating film 102 deposited on a semiconductor substrate 101. The diameter of the contact hole 103 is about 0.25 μm.
[0021]
Next, as shown in FIG. 1B, a lower Ti film for improving adhesion to the semiconductor substrate 101 over the entire surface of the interlayer insulating film 102 including the contact holes 103 and the concave grooves 104 for wiring. Then, a TiN / Ti film 105 made of an upper layer TiN film for preventing diffusion of Cu and Cu into the interlayer insulating film 102 and the semiconductor substrate 101 is deposited.
[0022]
Next, a copper alloy film 106 having a thickness of 40 nm is deposited on the TiN / Ti film 105 by a sputtering method using a copper alloy target made of Cu-1% by weight Ag. In this case, since the sputtering method generally has poor step coverage, the copper alloy film 106 cannot completely fill the contact hole 103 having a small diameter of about 0.25 μm and the concave groove 104 for wiring. The reason is that when the copper alloy film 106 is deposited by the sputtering method, the copper alloy film 106 overhangs near the opening of the contact hole 103 having a small diameter.
[0023]
Therefore, a CVD method or a plating method having excellent step coverage is performed after the above-mentioned sputtering method, and as shown in FIG. A copper film 107 having a thickness (480 nm) is deposited. Thus, the contact holes 103 and the concave trenches 104 for wiring are completely filled with the copper alloy film 106 and the copper film 107. In order to improve the flatness of the surface by the CVD method of Cu, and to use a low-resistance Cu film as a base when electrolytic plating is used as the plating method, a copper alloy film is used in the CVD method or the plating method. It is necessary to use 106 as a base.
[0024]
Next, a heat treatment at about 400 ° C. is performed to diffuse Ag of the copper alloy film 106 into the Cu film 107, thereby forming a copper alloy made of Cu—0.085% by weight Ag as shown in FIG. A film 108 is formed.
[0025]
By the way, regarding the content of Ag in the copper alloy film 108, the solid solubility limit of Ag in Cu is about 1% by weight at a temperature of about 500 ° C., and when Ag is contained more than that, Ag becomes a main component. The phase may locally precipitate in the copper alloy film 108. Therefore, considering that the temperature of the heat treatment in the semiconductor process is 500 ° C. or less, the Ag content is preferably 1% by weight or less.
[0026]
Next, the TiN / Ti film 105 and the copper alloy film 108 are removed, for example, by performing a CMP method on the TiN / Ti film 105 and the copper alloy film 108 to remove the TiN / Ti film 105 and the copper alloy film 108 exposed on the interlayer insulating film 102. As shown in FIG. 2B, a contact 109 made of a copper alloy film 108 and an embedded wiring 110 are formed. After that, a silicon nitride film 111 for preventing Cu constituting the embedded wiring 110 from being diffused upward is deposited over the entire surface of the embedded wiring 110 and the interlayer insulating film 102.
[0027]
The recrystallization temperature of the copper alloy film 108 formed of Cu-0.085 wt% Ag formed in the first embodiment is 400 ° C. which is higher than the recrystallization temperature of pure copper, 250 ° C. (Hori et al., Japan). Journal of the Japan Institute of Metals, p1223, 1981). Since a high recrystallization temperature means that plastic deformation is unlikely, hillocks and voids are unlikely to occur in the copper alloy film 108, which supports the improvement of electromigration resistance.
[0028]
Further, in the copper alloy film 108 made of Cu-0.085 wt% Ag, since the concentration of Ag is about 50 ppm, the electric conductivity of the copper alloy film 108 is 1.7 μohm · cm, which is almost equal to that of pure copper. (JSSmart et al., Trans. AIME, 147 (1942), 48). Therefore, the electric conductivity of the copper alloy film 108 does not decrease as compared with pure copper. On the other hand, in the buried wiring made of the already known Cu-Zr alloy film, when Zr is added at about 50 ppm, the electric conductivity increases to 2.2 μohm · cm, and Zr and Cu become Since there is a problem that a CuZr _x compound is easily produced by the reaction, the copper alloy film 108 made of Cu—Ag is more advantageous as in the first embodiment.
[0029]
As described above, the embedded wiring 110 made of the copper alloy film 108 is excellent in both conductivity and electromigration resistance.
[0030]
By the way, according to the current technology, a copper alloy film made of Cu-Ag cannot be deposited by a CVD method or a plating method, and a copper alloy film cannot be completely buried in a contact hole having a small diameter by a sputtering method. Therefore, in the first embodiment, a thin copper alloy film 106 made of Cu-1% by weight Ag is deposited by sputtering, and a thick copper film 107 is deposited on the copper alloy film 106 by CVD or plating. Thereafter, a heat treatment is performed to diffuse Ag of the copper alloy film 106 into the copper film 107, thereby forming a copper alloy film 108 made of Cu-0.085% by weight Ag.
[0031]
Further, since the copper alloy film 106 deposited by the sputtering method has a property of being oriented to the (111) plane, the copper film 107 deposited on the copper alloy film 106 by the CVD method or the plating method is affected by the underlayer. Orient to the (111) plane. Therefore, the copper film 107 having an in-plane atomic spacing substantially equal to the (111) plane of the copper alloy film 106 can be deposited by the CVD method or the plating method. Further, since Cu is the same fcc crystal as Al, the (111) plane, which is the closest plane, is likely to trigger a disconnection, but the (111) plane of the copper film 107 is oriented parallel to the main surface of the semiconductor substrate 11. Therefore, there is an advantage that the embedded wiring 110 made of the copper alloy film 108 is hardly broken, and the electromigration resistance is further improved.
[0032]
In the first embodiment, the copper alloy film 106 made of Cu-1% by weight Ag and the copper film 107 are almost completely reacted to form a copper alloy film 108 made of Cu-0.085% by weight Ag. Although formed, instead of depositing the copper alloy film 106 made of Cu-1 wt% Ag, the upper TiN film constituting the TiN / Ti film 105 may contain Ag. In this case, it is preferable in the film deposition process that the copper film 107 is composed of a lower copper film deposited by a sputtering method and an upper copper film deposited by a CVD method or a plating method.
[0033]
If the surfaces of the interlayer insulating film 102 and the semiconductor substrate 101 are treated with ammonia plasma or the like to prevent the diffusion of Cu, a diffusion preventing film such as the TiN / Ti film 105 may not be deposited.
[0034]
Further, in the first embodiment, a newly proposed Cu-Ag alloy is used as the copper alloy film 106. However, when the conductivity may be slightly lowered, a Cu-Sn alloy, a Cu-Mg An alloy or a Cu-Zr alloy may be used.
[0062]
In the first embodiment, pure copper is used as the copper film 107, but a copper alloy containing Cu and another metal may be used instead.
[0063]
Further, a TiN / Ti film 105 or a copper film 107 may be deposited only in the contact hole 103 and the concave trench 104 for wiring by a selective CVD method, or another diffusion preventing film may be used instead of the TiN / Ti film 105. For example, a Ta film, a TaN film, a WN film, or the like may be used.
[0064]
If the contact hole 103 and the wiring concave groove 104 can be buried, the copper film 107 may be formed by another method such as a sputtering method + a reflow method or an ion plating method.
[0066]
【The invention's effect】
According to the first to third methods of manufacturing a semiconductor device according to the present invention , a buried wiring made of a copper alloy containing Cu, Sn, Mg or Zr can be reliably formed by a damascene method or a dual damascene method. .
[Brief description of the drawings]
FIGS. 1A to 1C are cross-sectional views illustrating respective steps of a method for manufacturing a semiconductor device according to a first embodiment.
FIGS. 2A and 2B are cross-sectional views illustrating respective steps of a method for manufacturing a semiconductor device according to the first embodiment.
FIG. 3 is a characteristic diagram showing tensile strength and electrical conductivity of various copper alloys.
[Explanation of symbols]
Reference Signs List 101 semiconductor substrate 102 interlayer insulating film 103 contact hole 104 concave trench for wiring 105 TiN / Ti film 106 copper alloy film 107 copper film 108 copper alloy film 109 contact 110 buried wiring 111 silicon nitride film

Claims

半導体基板上に堆積された層間絶縁膜に配線用凹部を形成する凹部形成工程と、
少なくとも前記配線用凹部の壁面に拡散防止膜を形成する工程と、
スパッタ法により、前記拡散防止膜が形成されている前記配線用凹部を含む前記層間絶縁膜の上に全面に亘ってＣｕ−Ｓｎ合金である第１の金属よりなり表面が（１１１）面に配向している第１の金属膜を形成することにより、少なくとも前記配線用凹部の壁面に前記第１の金属膜を形成する第１の金属膜形成工程と、ＣＶＤ法又はメッキ法により、前記第１の金属膜の上に全面に亘ってＣｕからなるか又はＣｕを主成分とする第２の金属よりなり表面が（１１１）面に配向している第２の金属膜を前記配線用凹部が埋め込まれるように形成する第２の金属膜形成工程と、
前記半導体基板に対して熱処理を行なって前記第１の金属膜に含まれているＳｎを前記第２の金属膜に拡散させた後、前記層間絶縁膜の上に露出している前記第１の金属膜及び第２の金属膜を除去することにより、ＣｕにＳｎが含有された銅合金よりなる埋め込み配線を形成する埋め込み配線形成工程とを備えていることを特徴とする半導体装置の製造方法。A recess forming step of forming a wiring recess in an interlayer insulating film deposited on a semiconductor substrate;
Forming a diffusion prevention film on at least the wall surface of the wiring recess;
The first metal, which is a Cu—Sn alloy, is entirely formed on the interlayer insulating film including the wiring recessed portion where the diffusion preventing film is formed by sputtering, and the surface is oriented to the (111) plane. A first metal film forming step of forming the first metal film on at least the wall surface of the wiring recess by forming the first metal film, and the first metal film is formed by a CVD method or a plating method. The wiring recesses are filled with a second metal film made of Cu or a second metal containing Cu as a main component and whose surface is oriented in the (111) plane on the entire surface of the metal film. A second metal film forming step of forming
After performing a heat treatment on the semiconductor substrate to diffuse Sn contained in the first metal film into the second metal film, the first metal film is exposed on the interlayer insulating film. Forming a buried wiring made of a copper alloy containing Sn in Cu by removing the metal film and the second metal film.

半導体基板上に堆積された層間絶縁膜に配線用凹部を形成する凹部形成工程と、
少なくとも前記配線用凹部の壁面に拡散防止膜を形成する工程と、
スパッタ法により、前記拡散防止膜が形成されている前記配線用凹部を含む前記層間絶縁膜の上に全面に亘ってＣｕ−Ｍｇ合金である第１の金属よりなり表面が（１１１）面に配向している第１の金属膜を形成することにより、少なくとも前記配線用凹部の壁面に前記第１の金属膜を形成する第１の金属膜形成工程と、ＣＶＤ法又はメッキ法により、前記第１の金属膜の上に全面に亘ってＣｕからなるか又はＣｕを主成分とする第２の金属よりなり表面が（１１１）面に配向している第２の金属膜を前記配線用凹部が埋め込まれるように形成する第２の金属膜形成工程と、
前記半導体基板に対して熱処理を行なって前記第１の金属膜に含まれているＭｇを前記第２の金属膜に拡散させた後、前記層間絶縁膜の上に露出している前記第１の金属膜及び第２の金属膜を除去することにより、ＣｕにＭｇが含有された銅合金よりなる埋め込み配線を形成する埋め込み配線形成工程とを備えていることを特徴とする半導体装置の製造方法。A recess forming step of forming a wiring recess in an interlayer insulating film deposited on a semiconductor substrate;
Forming a diffusion prevention film on at least the wall surface of the wiring recess;
By sputtering, the first metal, which is a Cu-Mg alloy, is formed over the entire surface of the interlayer insulating film including the wiring concave portion where the diffusion preventing film is formed , and the surface is oriented to the (111) plane. A first metal film forming step of forming the first metal film on at least the wall surface of the wiring recess by forming the first metal film, and the first metal film is formed by a CVD method or a plating method. The wiring recesses are filled with a second metal film made of Cu or a second metal containing Cu as a main component and whose surface is oriented in the (111) plane on the entire surface of the metal film. A second metal film forming step of forming
After performing a heat treatment on the semiconductor substrate to diffuse Mg contained in the first metal film into the second metal film, the first metal film exposed on the interlayer insulating film is removed. Forming a buried interconnect made of a copper alloy containing Mg in Cu by removing the metal film and the second metal film.

半導体基板上に堆積された層間絶縁膜に配線用凹部を形成する凹部形成工程と、
少なくとも前記配線用凹部の壁面に拡散防止膜を形成する工程と、
スパッタ法により、前記拡散防止膜が形成されている前記配線用凹部を含む前記層間絶縁膜の上に全面に亘ってＣｕ−Ｚｒ合金である第１の金属よりなり表面が（１１１）面に配向している第１の金属膜を形成することにより、少なくとも前記配線用凹部の壁面に前記第１の金属膜を形成する第１の金属膜形成工程と、ＣＶＤ法又はメッキ法により、前記第１の金属膜の上に全面に亘ってＣｕからなるか又はＣｕを主成分とする第２の金属よりなり表面が（１１１）面に配向している第２の金属膜を前記配線用凹部が埋め込まれるように形成する第２の金属膜形成工程と、
前記半導体基板に対して熱処理を行なって前記第１の金属膜に含まれているＺｒを前記第２の金属膜に拡散させた後、前記層間絶縁膜の上に露出している前記第１の金属膜及び第２の金属膜を除去することにより、ＣｕにＺｒが含有された銅合金よりなる埋め込み配線を形成する埋め込み配線形成工程とを備えていることを特徴とする半導体装置の製造方法。A recess forming step of forming a wiring recess in an interlayer insulating film deposited on a semiconductor substrate;
Forming a diffusion prevention film on at least the wall surface of the wiring recess;
By sputtering, the entire surface of the interlayer insulating film including the wiring recessed portion where the diffusion preventing film is formed is made of a first metal, which is a Cu-Zr alloy, and the surface is oriented to the (111) plane. A first metal film forming step of forming the first metal film on at least the wall surface of the wiring recess by forming the first metal film, and the first metal film is formed by a CVD method or a plating method. The wiring recesses are filled with a second metal film made of Cu or a second metal containing Cu as a main component and whose surface is oriented in the (111) plane on the entire surface of the metal film. A second metal film forming step of forming
After performing a heat treatment on the semiconductor substrate to diffuse Zr contained in the first metal film into the second metal film, the first metal film exposed on the interlayer insulating film. Forming a buried interconnect made of a copper alloy containing Zr in Cu by removing the metal film and the second metal film.