JP3535473B2 - Voltage generation method for semiconductor integrated circuit device - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】この発明は、半導体集積回路
装置の電圧発生方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit.
The present invention relates to a voltage generation method for a device .

【０００２】[0002]

【従来の技術】現在のダイナミックランダムアクセスメ
モリ（ＤＲＡＭ）においては、外部印加電源をそのまま
用いるよりもむしろ、集積回路自体で電圧を発生させる
ことが望ましい。これは、集積回路内部で必要とされる
電圧レベルが複数であっても、集積回路に接続される外
部印加電源を単一にすることを可能にする。2. Description of the Related Art In the present dynamic random access memory (DRAM), it is desirable to generate a voltage by the integrated circuit itself rather than using an externally applied power supply as it is. This allows a single externally applied power supply to be connected to the integrated circuit, even if multiple voltage levels are required within the integrated circuit.

【０００３】現在のＤＲＡＭでは外部印加電源電圧を単
一として、他に必要な電圧は集積回路内部で発生させる
方法が取られている。内部電圧発生回路としては、基板
電位ないしウェル電位を供給する基板電位発生回路、内
部電源として用いる内部電源電圧発生回路、内部基準電
位として用いる基準電位発生回路などがある。In the present DRAM, a method is adopted in which a single externally applied power supply voltage is used and other necessary voltages are generated inside the integrated circuit. Examples of the internal voltage generation circuit include a substrate potential generation circuit that supplies a substrate potential or a well potential, an internal power supply voltage generation circuit used as an internal power supply, and a reference potential generation circuit used as an internal reference potential.

【０００４】内部電源として用いる電圧発生回路として
は、昇圧回路と降圧回路とがある。これらの内部電圧発
生回路は、外部電源電圧に対する集積回路の動作マージ
ンの向上や信頼性の確保を狙いとして用いられる。特
に、近年は、外部印加電源電圧が低電圧化される傾向に
あり、昇圧回路を登載したＤＲＡＭが提案されてきてい
る。A voltage generating circuit used as an internal power supply includes a booster circuit and a step-down circuit. These internal voltage generating circuits are used for the purpose of improving the operating margin of the integrated circuit against external power supply voltage and ensuring reliability. Particularly, in recent years, the externally applied power supply voltage tends to be lowered, and a DRAM having a booster circuit has been proposed.

【０００５】従来技術の構成例を図21（ａ）〜（ｄ）に
示す。同図（ａ）に示す例は、内部電源電圧発生回路を
用いない例で、ワード線駆動にはブートストラップ方式
を用い、周辺回路は外部印加電源電圧をそのまま用いて
いるものである。例えば１ＭビットＤＲＡＭや４Ｍビッ
トＤＲＡＭではこの方式が取られていた。21 (a) to 21 (d) show a configuration example of the conventional technique. The example shown in FIG. 9A is an example in which the internal power supply voltage generation circuit is not used, and the bootstrap method is used for word line driving, and the externally applied power supply voltage is used as it is for the peripheral circuits. For example, this method has been adopted in 1M bit DRAM and 4M bit DRAM.

【０００６】同図（ｂ）に示す例は、周辺回路の電源と
して内部降圧電位発生回路の出力を用いる方法で、例え
ば１６ＭビットＤＲＡＭではこの方式が取られていた。The example shown in FIG. 1B is a method in which the output of the internal step-down potential generating circuit is used as the power supply for the peripheral circuit, and this method is adopted in, for example, a 16 Mbit DRAM.

【０００７】同図（ｃ）と（ｄ）とに示す例は、外部印
加電源電圧の低電圧化に対応するために、ブートストラ
ップ方式ではなく昇圧電位発生回路の出力をワード線駆
動系回路の電源として用いるものである。これらのう
ち、（ｃ）に示す例は、周辺回路の電源として外部印加
電源電圧をそのまま用いるもので、（ｄ）に示す例は、
周辺回路の電源として内部降圧電位発生回路を用いるも
のである。これらの方式は例えば６４ＭビットＤＲＡＭ
での使用が考えられている。In the examples shown in FIGS. 1C and 1D, in order to cope with the lowering of the externally applied power supply voltage, the output of the boosted potential generation circuit is not the one of the bootstrap system but the word line drive system circuit. It is used as a power source. Of these, the example shown in (c) uses the externally applied power supply voltage as it is as the power supply for the peripheral circuit, and the example shown in (d)
An internal step-down potential generating circuit is used as a power source for peripheral circuits. These methods are, for example, 64 Mbit DRAM
It is considered to be used in.

【０００８】[0008]

【発明が解決しようとする課題】前記のように、ＤＲＡ
Ｍの周辺回路の電源として外部印加電源電圧よりも低い
電圧を発生させる降圧電位発生回路を用いることや、ワ
ード線駆動系回路の電源として外部印加電源電圧よりも
高い電圧を発生させる昇圧電位発生回路を用いること
は、従来からの技術である。DISCLOSURE OF THE INVENTION Problems to be Solved by the Invention
Using a step-down potential generating circuit that generates a voltage lower than the externally applied power source voltage as a power source for the peripheral circuit of M, and a boosted potential generating circuit that generates a voltage higher than the externally applied power source voltage as the power source for the word line drive system circuit. The use of is a conventional technique.

【０００９】しかしながら、従来の内部電源電圧システ
ムは、図22に示すように、昇圧回路は外部印加電位ＶＣ
Ｃにより駆動され、電位ＶＣＣを内部昇圧電位φＰに昇
圧する。また、降圧回路も同様にして、入力された電位
ＶＣＣを内部降圧電位φＤに降圧する。この構成である
と、電位ＶＣＣの電位レベルが変動すると、内部昇圧電
位φＰおよび内部降圧電位φＤの電位レベルまでもが一
緒に変動する。However, in the conventional internal power supply voltage system, as shown in FIG. 22, the booster circuit has an externally applied potential VC.
Driven by C, the potential VCC is boosted to the internal boosted potential φP. Similarly, the step-down circuit steps down the input potential VCC to the internal step-down potential φD. With this configuration, when the potential level of the potential VCC varies, the potential levels of the internal boosted potential φP and the internal step-down potential φD also vary together.

【００１０】集積度が低く、また、動作速度が比較的遅
い世代のＤＲＡＭでは、上記の変動は許容誤差の範囲で
あるが、今後の、６４Ｍ、２５６Ｍ、１Ｇ、…という超
大規模集積、および超高速動作の世代となるＤＲＡＭを
考えれば、内部電源電圧の微弱な変動が、誤動作の原因
に充分になり得る。In the DRAM of the generation with a low degree of integration and a relatively slow operation speed, the above fluctuation is within the allowable error range, but in the future, 64M, 256M, 1G, ... Considering a DRAM that is a generation of high-speed operation, a weak fluctuation of the internal power supply voltage may be a cause of malfunction.

【００１１】この発明は、上記のような点に鑑み為され
たもので、その目的は、外部から印加される電源電位が
変動しても、内部電源電位の変動を抑制できる半導体集
積回路装置の電圧発生方法を提供することにある。The present invention has been made in view of the above points, and an object thereof is to provide a semiconductor integrated circuit device capable of suppressing the fluctuation of the internal power supply potential even if the power supply potential applied from the outside fluctuates. It is to provide a voltage generating method .

【００１２】[0012]

【課題を解決するための手段】上記目的を達成するため
に、この発明の第１態様に係る半導体集積回路装置の電
圧発生方法では、電源投入を検知して第１内部電位を発
生させ、前記第１内部電位を昇圧して内部昇圧電位を発
生させ、前記内部昇圧電位を用いて、外部から印加され
る電位を、ある電位レベルで制限し、前記外部から印加
される電位から電位変動が少ない定電位領域を持つ第２
内部電位を発生させ、前記第２内部電位を発生した後、
前記第１内部電位に代えて前記第２内部電位を昇圧し、
前記第２内部電位が持つ定電位領域を反映した定電位領
域を持つ内部昇圧電位を発生させる。 In order to achieve the above object, a semiconductor integrated circuit device according to a first aspect of the present invention has an electric power source.
In the pressure generation method, when the power is turned on, the first internal potential is generated.
To generate the internal boosted potential by boosting the first internal potential.
Applied from outside using the internal boosted potential
Applied from the outside by limiting the potential to a certain potential level
Second with a constant potential region where the potential fluctuation is small from the potential
After generating the internal potential and the second internal potential,
Boosting the second internal potential in place of the first internal potential,
Constant potential region reflecting the constant potential region of the second internal potential
Generates an internal boosted potential having a region.

【００１３】また、この発明の第２態様に係る半導体集
積回路装置の電圧発生方法では、電源投入を検知して第
１内部電位を発生させ、前記第１内部電位を昇圧して、
第１、第２内部昇圧電位を発生させ、前記第１内部昇圧
電位を用いて、外部から印加される電位を、ある電位レ
ベルで制限し、前記外部から印加される電位から電位変
動が少ない定電位領域を持つ第２内部電位を発生させ、
前記第２内部電位を発生した後、前記第１内部電位に代
えて前記第２内部電位を昇圧し、前記第２内部電位が持
つ定電位領域を反映した定電位領域を持つ第１、第２内
部昇圧電位を発生させる。 A semiconductor device according to the second aspect of the present invention .
In the voltage generation method of the integrated circuit device, the
1 internal potential is generated and the first internal potential is boosted,
The first and second internal boosting potentials are generated to generate the first internal boosting potential.
The potential applied from outside can be
Limit with a bell and change the potential from the externally applied potential.
Generate a second internal potential that has a constant potential region with little movement,
After generating the second internal potential, the first internal potential is replaced.
Therefore, the second internal potential is boosted to maintain the second internal potential.
In the first and second areas that have a constant potential area that reflects one constant potential area
A partial boosted potential is generated.

【００１４】[0014]

【００１５】[0015]

【００１６】[0016]

【００１７】[0017]

【発明の実施の形態】以下、この発明を実施形態により
説明する。この説明に際し、全ての図面において、同一
の部分には同一の参照符号を付し、重複する説明は避け
ることにする。BEST MODE FOR CARRYING OUT THE INVENTION The present invention will be described below with reference to embodiments. In this description, the same parts are denoted by the same reference numerals in all the drawings, and duplicated description will be avoided.

【００１８】図１は、この発明の第１の実施形態に係る
ダイナミック型ＲＡＭのブロック図である。FIG. 1 is a block diagram of a dynamic RAM according to the first embodiment of the present invention.

【００１９】図１に示すように、ＩＣチップ１内には、
外部印加電位ＶＣＣから基準電圧φＲを発生させる基準
電圧発生回路２、外部印加電位ＶＣＣ（外部電源）投入
後、所定時間後にリセット信号ＳＲを出力するパワーオ
ンリセット回路３、基準電圧φＲから内部降圧電位φＤ
を、リセット信号ＳＲが立ち下がるまで出力する起動回
路４、降圧電位φＤと接地電位ＧＮＤとの電位差により
駆動され、降圧電位φＤを降圧回路用昇圧電位φＰ１に
昇圧する降圧回路用昇圧回路５、昇圧電位φＰ１により
制御され、印加電位ＶＣＣを内部降圧電位φＤに降圧す
るソースフォロワ型降圧回路６、降圧電位φＤと接地電
位ＧＮＤとの電位差により駆動され、降圧電位φＤをワ
ード線駆動系回部用昇圧電位φＰ２に昇圧するワード線
駆動系回部用昇圧回路７と、降圧電位φＤと接地電位Ｇ
ＮＤとの電位差、並びに昇圧電位φＰ２と接地電位ＧＮ
Ｄとの電位差により駆動される回路をそれぞれ含む集積
回路部８とが設けられている。第１の実施形態に係る装
置はダイナミック型ＲＡＭであり、集積回路部８には、
主要な回路として、メモリセルアレイ９、ワード線駆動
系回路10、周辺回路11が設けられている。As shown in FIG. 1, in the IC chip 1,
A reference voltage generating circuit 2 for generating a reference voltage φR from an externally applied potential VCC, a power-on reset circuit 3 for outputting a reset signal SR after a predetermined time has passed after an externally applied potential VCC (external power supply) is turned on, and an internal step-down potential from the reference voltage φR. φD
Is output until the reset signal SR falls, a step-down circuit booster circuit 5 that is driven by the potential difference between the step-down potential φD and the ground potential GND to boost the step-down potential φD to the step-down circuit boosting potential φP1, A source follower type step-down circuit 6 for controlling the applied potential VCC to an internal step-down potential φD, which is controlled by the potential φP1, and driven by a potential difference between the step-down potential φD and the ground potential GND to boost the step-down potential φD for the word line drive system turn section. The word line drive system booster circuit 7 for boosting the potential φP2, the step-down potential φD, and the ground potential G
Potential difference from ND, boosted potential φP2 and ground potential GN
An integrated circuit section 8 including circuits driven by a potential difference from the circuit D is provided. The device according to the first embodiment is a dynamic RAM, and the integrated circuit unit 8 includes
A memory cell array 9, a word line drive system circuit 10, and a peripheral circuit 11 are provided as main circuits.

【００２０】次に、その動作について説明する。Next, the operation will be described.

【００２１】外部電源を投入後、基準電圧発生回路２は
基準電圧φＲを発生し、ほぼ同時にパワーオンリセット
回路が“Ｈ”レベルのリセット信号ＳＲを出力する。
“Ｈ”レベルのリセット信号ＳＲは起動回路４に入力さ
れ、また、基準電圧φＲは起動回路４、昇圧回路５およ
び７にそれぞれ入力される。起動回路４は、基準電圧φ
Ｒの入力、並びに“Ｈ”レベルのリセット信号ＳＲの入
力を受けて導通し、リセット信号ＳＲが“Ｈ”レベルの
間、降圧電位φＤを出力し続ける。降圧電位φＤは、昇
圧回路５および７、並びに集積回路部８（ワード線駆動
系回路10、周辺回路11）に高電位電源として供給され
る。昇圧回路５および７は、降圧電位φＤの供給によ
り、動作電源が印加される。よって導通し、昇圧電位φ
Ｐ１およびφＰ２をそれぞれ出力する。昇圧電位φＰ１
はソースフォロワ型降圧回路６に入力され、昇圧電位φ
Ｐ２は集積回路部８（ワード線駆動系回路10）に高電位
電源として供給される。降圧回路６は昇圧電位φＰ１が
“Ｈ”レベルの間、導通し続け、印加電位ＶＣＣを降圧
電位φＤに降圧し、降圧電位φＤを出力し続ける。ここ
で、パワーオンリセット回路３は、電源投入後から、降
圧回路６が降圧電位φＤを出力するまでの時間に合わせ
てリセット信号ＳＲを“Ｈ”レベルから“Ｌ”レベルに
立ち下げる。起動回路４は、“Ｌ”レベルのリセット信
号ＳＲの入力を受けて遮断し、以後、降圧電位φＤは、
起動回路４から、降圧回路６に代わって出力される。After the external power source is turned on, the reference voltage generating circuit 2 generates the reference voltage φR, and the power-on reset circuit outputs the "H" level reset signal SR almost at the same time.
The “H” level reset signal SR is input to the starting circuit 4, and the reference voltage φR is input to the starting circuit 4 and the booster circuits 5 and 7, respectively. The starting circuit 4 has a reference voltage φ.
Upon receiving the input of R and the input of the reset signal SR of the "H" level, the switch becomes conductive, and while the reset signal SR is the "H" level, the step-down potential φD is continuously output. The step-down potential φD is supplied to the step-up circuits 5 and 7, and the integrated circuit section 8 (word line drive system circuit 10, peripheral circuit 11) as a high potential power source. The step-up circuits 5 and 7 are supplied with the operating power supply by supplying the step-down potential φD. Therefore, it conducts and the boosted potential φ
Output P1 and φP2, respectively. Boosted potential φP1
Is input to the source follower type step-down circuit 6, and the boosted potential φ
P2 is supplied to the integrated circuit section 8 (word line drive system circuit 10) as a high potential power source. The step-down circuit 6 continues to conduct while the step-up potential φP1 is at “H” level, steps down the applied potential VCC to the step-down potential φD, and continues to output the step-down potential φD. Here, the power-on reset circuit 3 lowers the reset signal SR from the “H” level to the “L” level in synchronization with the time from when the power is turned on until the step-down circuit 6 outputs the step-down potential φD. The starter circuit 4 receives the reset signal SR of "L" level and shuts it off.
It is output from the starting circuit 4 in place of the step-down circuit 6.

【００２２】次に、昇圧回路５および７の構成について
説明する。Next, the structure of the booster circuits 5 and 7 will be described.

【００２３】図２は、図１に示す降圧回路用昇圧回路
５、およびワード線駆動系回路用昇圧回路７のブロック
図である。FIG. 2 is a block diagram of the step-down circuit booster circuit 5 and the word line drive system circuit booster circuit 7 shown in FIG.

【００２４】図１に示す昇圧回路５および７の構成は、
ともに同一であるので、一つの図を参照して同時に説明
する。The configuration of the booster circuits 5 and 7 shown in FIG.
Since both are the same, they will be described simultaneously with reference to one drawing.

【００２５】図２に示すように、昇圧回路５および７
は、基準電位φＲが入力され、昇圧回路５および７の出
力である昇圧電位φＰを設定電位に制御するための電圧
制御回路12と、降圧電位φＤと接地電位との電位差を動
作電源とし、電圧制御回路12からの制御信号Ｓ０、ＢＳ
０（先頭のＢは反転信号を示す）により制御され、チャ
ージポンプ回路のキャパシタを駆動するためのクロック
信号ＣＬＫを出力する発振回路13と、降圧電位φＤと接
地電位との電位差を動作電源とし、クロック信号ＣＬＫ
をチャージポンプ回路のキャパシタの駆動に適したクロ
ック信号ＣＬＫ０に変換するためのバッファ回路14と、
降圧電位φＤと接地電位との電位差を動作電源とし、ク
ロック信号ＣＬＫ０により制御されて降圧電位φＤを昇
圧電位φＰに昇圧して出力するチャージポンプ回路15
と、昇圧電位φＰを電圧制御回路12にフィ−ドバックさ
せるための帰還路16とにより構成されている。As shown in FIG. 2, booster circuits 5 and 7 are provided.
Is a voltage control circuit 12 to which the reference potential φR is input and which controls the boosted potential φP which is the output of the booster circuits 5 and 7 to a set potential, and the potential difference between the stepped-down potential φD and the ground potential as an operating power supply, Control signals S0, BS from the control circuit 12
Controlled by 0 (B at the beginning indicates an inverted signal) and outputs the clock signal CLK for driving the capacitor of the charge pump circuit, and the potential difference between the step-down potential φD and the ground potential as the operating power supply, Clock signal CLK
A buffer circuit 14 for converting the clock signal CLK0 suitable for driving the capacitor of the charge pump circuit,
A charge pump circuit 15 which raises the step-down potential φD to the step-up potential φP and outputs the step-down potential φD under the control of the clock signal CLK0 using the potential difference between the step-down potential φD and the ground potential as an operating power supply.
And a feedback path 16 for feeding back the boosted potential φP to the voltage control circuit 12.

【００２６】次に、昇圧回路の各ブロックの回路構成を
参照しつつ、その動作について説明する。Next, the operation of the booster circuit will be described with reference to the circuit configuration of each block.

【００２７】図３は図２に示す電圧制御回路12の回路図
である。FIG. 3 is a circuit diagram of the voltage control circuit 12 shown in FIG.

【００２８】図３に示すように、電圧制御回路12は、主
に電圧発生部17と、制御信号発生部18とにより構成され
ている。As shown in FIG. 3, the voltage control circuit 12 is mainly composed of a voltage generator 17 and a control signal generator 18.

【００２９】外部電源を投入後、基準電位φＲが、電圧
発生部17のＮチャネル型ＭＯＳＦＥＴ（以下ＮＭＯＳと
称す）19のゲートに入力される。これにより、ＮＭＯＳ
19が導通し、ＮＭＯＳ19のドレインが低電位となる。Ｎ
ＭＯＳ19のドレインからは、“Ｌ”レベルの内部電圧信
号ＳＣが取り出され、“Ｌ”レベルの信号ＳＣは、制御
信号発生部18のインバータ20の入力に供給される。イン
バータ20は、降圧電位φＤと接地電位との電位差により
駆動される。インバータ20の電源端子に降圧電位φＤが
供給されると、インバータ20は、“Ｈ”レベルの制御信
号Ｓ０を出力する。また、信号Ｓ０は、インバータ21の
入力に供給される。インバータ21も、インバータ20と同
様に降圧電位φＤと接地電位との電位差により駆動され
る。インバータ21は、“Ｌ”レベルの制御信号ＢＳ０を
出力する。After the external power supply is turned on, the reference potential φR is input to the gate of the N-channel MOSFET (hereinafter referred to as NMOS) 19 of the voltage generator 17. This allows the NMOS
19 becomes conductive, and the drain of the NMOS 19 becomes low potential. N
The "L" level internal voltage signal SC is taken out from the drain of the MOS 19, and the "L" level signal SC is supplied to the input of the inverter 20 of the control signal generating section 18. Inverter 20 is driven by the potential difference between step-down potential φD and ground potential. When the step-down potential φD is supplied to the power supply terminal of the inverter 20, the inverter 20 outputs the "H" level control signal S0. Further, the signal S0 is supplied to the input of the inverter 21. Similarly to the inverter 20, the inverter 21 is also driven by the potential difference between the step-down potential φD and the ground potential. The inverter 21 outputs the "L" level control signal BS0.

【００３０】尚、基準電圧発生回路２についての具体的
な回路は省略するが、基準電圧発生回路２は、一般に外
部印加電源電圧に対する依存性の低い回路である。Although the specific circuit of the reference voltage generating circuit 2 is omitted, the reference voltage generating circuit 2 is generally a circuit having low dependency on the externally applied power supply voltage.

【００３１】図４は図２に示す発振回路13の回路図であ
る。FIG. 4 is a circuit diagram of the oscillator circuit 13 shown in FIG.

【００３２】図４に示すように、発振回路13は、主に互
いに直列接続された五段のＣＭＯＳインバータ22〜26
と、最終段のインバータ26の出力を、初段のインバータ
22の入力に帰還させる帰還路27とにより構成されたリン
グ発振器である。これら五段のＣＭＯＳインバータ22〜
26はそれぞれ、降圧電位φＤと接地電位との電位差によ
り駆動される。As shown in FIG. 4, the oscillator circuit 13 is mainly composed of five stages of CMOS inverters 22 to 26 connected in series.
And the output of the final stage inverter 26
It is a ring oscillator constituted by a feedback path 27 that feeds back to the input of 22. These five-stage CMOS inverters 22 ~
Each of 26 is driven by the potential difference between the step-down potential φD and the ground potential.

【００３３】制御信号Ｓ０は、ソースを降圧電位φＤが
供給される電源端子に接続し、ドレインを第二段のイン
バータ23の入力に接続したＰＭＯＳ28のゲートに入力さ
れる。これと同時に制御信号Ｓ０は、ソースを接地端子
に接続し、ドレインを初段のインバータ22のＮＭＯＳ29
のソースに接続したＮＭＯＳ30のゲートに入力される。The control signal S0 is input to the gate of the PMOS 28 whose source is connected to the power supply terminal to which the step-down potential φD is supplied and whose drain is connected to the input of the second-stage inverter 23. At the same time, the control signal S0 has a source connected to the ground terminal and a drain connected to the NMOS 29 of the first-stage inverter 22.
It is input to the gate of the NMOS 30 connected to the source of the.

【００３４】また、制御信号ＢＳ０は、ソースを降圧電
位φＤが供給される電源端子に接続し、ドレインを第二
段のインバータ23のＰＭＯＳ31のソースに接続したＰＭ
ＯＳ32のゲートに入力される。これと同時に制御信号Ｂ
Ｓ０は、ソースを接地端子に接続し、ドレインを第三段
のインバータ24の入力に接続したＮＭＯＳ33のゲートに
入力される。The control signal BS0 has its source connected to the power supply terminal to which the step-down potential φD is supplied and its drain connected to the source of the PMOS 31 of the second-stage inverter 23.
Input to the gate of OS32. At the same time, the control signal B
S0 is input to the gate of the NMOS 33 whose source is connected to the ground terminal and whose drain is connected to the input of the third stage inverter 24.

【００３５】ここで、制御信号Ｓ０が“Ｈ”レベル、Ｂ
Ｓ０が“Ｌ”レベルの場合、ＰＭＯＳ28とＮＭＯＳ33が
遮断し、ＮＭＯＳ30とＰＭＯＳ32が導通するので、五段
のＣＭＯＳインバータ22〜26にそれぞれ、動作電源が供
給される。よって、発振回路13が活性化し、所定のクロ
ック信号ＣＬＫを発振する。Here, the control signal S0 is at "H" level, B
When S0 is at "L" level, the PMOS 28 and the NMOS 33 are cut off and the NMOS 30 and the PMOS 32 are turned on, so that the operating power is supplied to the five-stage CMOS inverters 22 to 26, respectively. Therefore, the oscillation circuit 13 is activated and oscillates a predetermined clock signal CLK.

【００３６】図５は図２に示すバッファ回路14の回路図
である。FIG. 5 is a circuit diagram of the buffer circuit 14 shown in FIG.

【００３７】図５に示すように、バッファ回路14は、互
いに直列接続された二段のインバータ33、34により構成
されている。これら二段のインバータ33、34はそれぞ
れ、降圧電位φＤと接地電位との電位差により駆動され
る。As shown in FIG. 5, the buffer circuit 14 is composed of two stages of inverters 33 and 34 connected in series with each other. Each of these two-stage inverters 33, 34 is driven by the potential difference between the step-down potential φD and the ground potential.

【００３８】クロック信号ＣＬＫはインバータ34の入力
に供給され、チャージポンプ回路15の駆動に適切なクロ
ック信号ＣＬＫ０変換されて、インバータ35から出力さ
れる。The clock signal CLK is supplied to the input of the inverter 34, converted into the clock signal CLK0 suitable for driving the charge pump circuit 15, and output from the inverter 35.

【００３９】図６は図２に示すチャージポンプ回路15の
回路図である。FIG. 6 is a circuit diagram of the charge pump circuit 15 shown in FIG.

【００４０】図６に示すように、チャージポンプ回路15
は、降圧電位φＤが供給される電源端子と昇圧電位φＰ
が生成される出力される出力端子との間に、互いに順方
向接続となるように直列された二つのダイオード36およ
び37と、ダイオード36のカソードとダイオード37のアノ
ードとの間に一方の電極を接続し、他方の電極をクロッ
ク信号ＣＬＫ０が供給される入力端子に接続したキャパ
シタ38と、ダイオード37のカソードに一方の電極を接続
し、他方の電極を接地したキャパシタ39とにより構成さ
れている。As shown in FIG. 6, the charge pump circuit 15
Is the power supply terminal to which the step-down potential φD is supplied and the step-up potential φP.
The two diodes 36 and 37, which are connected in series so as to be forward-connected to each other, and one electrode between the cathode of the diode 36 and the anode of the diode 37. It is composed of a capacitor 38 which is connected and the other electrode of which is connected to an input terminal to which the clock signal CLK0 is supplied, and a capacitor 39 which is connected to the cathode of the diode 37 with one electrode and whose other electrode is grounded.

【００４１】クロック信号ＣＬＫ０がキャパシタ38の他
方の電極に入力されると、ダイオード37の出力ノードの
電位が、降圧電位φＤよりも高くなり、昇圧電位φＰが
生成される。この昇圧電位φＰは、図３に示す電圧制御
回路12の電圧発生部17に帰還される。When clock signal CLK0 is input to the other electrode of capacitor 38, the potential of the output node of diode 37 becomes higher than step-down potential φD and boosted potential φP is generated. This boosted potential φP is fed back to the voltage generator 17 of the voltage control circuit 12 shown in FIG.

【００４２】図３に示すように、電圧発生部17には昇圧
電位φＰが供給される電源端子と接地端子との間に直列
接続された抵抗40および41が設けられている。抵抗40と
抵抗41との相互接続点は、ソースを接地したＮＭＯＳ42
のゲートに接続される。As shown in FIG. 3, the voltage generator 17 is provided with resistors 40 and 41 connected in series between the power supply terminal to which the boosted potential φP is supplied and the ground terminal. The interconnection point between the resistor 40 and the resistor 41 is the NMOS 42 whose source is grounded.
Connected to the gate.

【００４３】昇圧電位φＰは、抵抗40と抵抗41とによる
抵抗分割を用いて変換電位φＳに電圧変換される。ここ
で、変換電位φＳは、基準電位φＲと比較される。ＮＭ
ＯＳ42は、昇圧電位φＰが設定された電位よりも低い場
合に遮断し、一方、高い場合に導通する。The boosted potential φP is converted into a converted potential φS by resistance division using the resistors 40 and 41. Here, the converted potential φS is compared with the reference potential φR. NM
The OS 42 shuts off when the boosted potential φP is lower than the set potential, and turns on when the boosted potential φP is higher than the set potential.

【００４４】ＮＭＯＳ42が遮断している時は、電圧発生
部17は“Ｌ”レベルの内部電圧信号ＳＣを出力するの
で、上記してきたような動作が行われ、クロック信号Ｃ
ＬＫ、並びにＣＬＫ０を発生させるので、チャージポン
プ回路15は、降圧電位φＤを昇圧し続ける。When the NMOS 42 is cut off, the voltage generator 17 outputs the "L" level internal voltage signal SC, so that the operation as described above is performed and the clock signal C
Since LK and CLK0 are generated, the charge pump circuit 15 continues to boost the step-down potential φD.

【００４５】反対にＮＭＯＳ42が導通した時、ＮＭＯＳ
42は、ソースを印加電位ＶＣＣが供給される電源端子に
接続し、ドレインをＮＭＯＳ19のドレインに接続したＰ
ＭＯＳ43、並びにソースを印加電位ＶＣＣが供給される
電源端子に接続し、ドレインをＮＭＯＳ42のドレインに
接続したＰＭＯＳ44をそれぞれ導通させる。このため
に、内部電圧信号ＳＣは“Ｈ”レベルとなり、制御信号
Ｓ０は“Ｌ”レベル、ＢＳ０は“Ｈ”レベルとなる。制
御信号Ｓ０は“Ｌ”レベル、ＢＳ０は“Ｈ”レベルとな
ると、図４に示す発振回路13のＮＭＯＳ30、ＰＭＯＳ32
は遮断し、ＰＭＯＳ28、ＮＭＯＳ33は導通する。よっ
て、初段および第二段のインバータ22および23には動作
電源が供給されなくなり、非活性化する。また、第三段
のインバータ24の入力には、制御信号ＢＳ０が“Ｈ”レ
ベルの間、“Ｌ”レベルの信号が入力されることにな
り、インバータ24は“Ｈ”レベルの信号を出力し続け
る。よって、クロック信号ＣＬＫは発生せず、“Ｈ”レ
ベルに固定される。よって、チャージポンプ回路15は、
降圧電位φＤを昇圧しない。On the contrary, when the NMOS 42 becomes conductive, the NMOS
Reference numeral 42 denotes a P that has a source connected to a power supply terminal to which an applied potential VCC is supplied and a drain connected to the drain of the NMOS 19.
The MOS 43 and the source are connected to the power supply terminal to which the applied potential VCC is supplied, and the PMOS 44 whose drain is connected to the drain of the NMOS 42 is made conductive. Therefore, the internal voltage signal SC becomes "H" level, the control signal S0 becomes "L" level, and BS0 becomes "H" level. When the control signal S0 becomes "L" level and BS0 becomes "H" level, the NMOS 30 and the PMOS 32 of the oscillation circuit 13 shown in FIG.
Is turned off, and the PMOS 28 and the NMOS 33 are turned on. Therefore, operating power is not supplied to the first-stage and second-stage inverters 22 and 23, and they are deactivated. Further, a signal of "L" level is input to the input of the inverter 24 of the third stage while the control signal BS0 is "H" level, and the inverter 24 outputs a signal of "H" level. to continue. Therefore, the clock signal CLK is not generated and is fixed at the "H" level. Therefore, the charge pump circuit 15
The step-down potential φD is not boosted.

【００４６】以上のように、図１に示す昇圧回路５およ
び７の構成は、ともに同一ではあるが、降圧回路駆動用
の昇圧電位φＰ１と、ワード線駆動系回路用の昇圧電位
φＰ２とをそれぞれ、別の値に設定することができる。
この場合には、例えばバッファ回路14のトランジスタの
サイズやインピーダンス、並びにチャージポンプ回路15
のキャパシタのカップリング比などを、それぞれ最適な
昇圧電位が得られるように調節すれば良い。As described above, the boosting circuits 5 and 7 shown in FIG. 1 have the same configuration, but the boosting potential φP1 for driving the step-down circuit and the boosting potential φP2 for the word line driving system circuit are respectively provided. , Can be set to different values.
In this case, for example, the size and impedance of the transistor of the buffer circuit 14 and the charge pump circuit 15
It suffices to adjust the coupling ratio and the like of the capacitors so that optimum boosted potentials can be obtained.

【００４７】次に、ソースフォロワ型降圧回路６の構成
について説明する。Next, the configuration of the source follower type step-down circuit 6 will be described.

【００４８】図７は、図１に示すソースフォロワ型降圧
回路６のブロック図である。FIG. 7 is a block diagram of the source follower type step-down circuit 6 shown in FIG.

【００４９】図７に示すように、降圧回路６は、ドレイ
ンを印加電位ＶＣＣが供給される電源端子に接続し、ソ
ースから降圧電位φＤを出力する、ソースフォロワ型降
圧回路のドライバとなるＮＭＯＳ45により構成されてい
る。ＮＭＯＳ45のゲートには昇圧回路５からの昇圧電位
φＰ１が供給される。このソースフォロワ型の降圧回路
６は、ＮＭＯＳ45のしきい値降下を利用して内部降圧電
位φＤを発生させる機能を持つものである。また、降圧
回路６の出力は降圧電位φＤとなるが、電源投入時には
動作しないために、起動回路４が付加されている。起動
回路４は、電源投入時に降圧電位φＤを、電源投入時か
ら降圧回路６が動作を始めるまでの間だけ発生させるた
めのものである。As shown in FIG. 7, in the step-down circuit 6, the drain is connected to the power supply terminal to which the applied potential VCC is supplied, and the step-down potential φD is output from the source. It is configured. The gate of the NMOS 45 is supplied with the boosted potential φP1 from the booster circuit 5. The source follower type step-down circuit 6 has a function of generating an internal step-down potential φD by utilizing the threshold drop of the NMOS 45. Further, the output of the step-down circuit 6 has the step-down potential φD, but since it does not operate when the power is turned on, the starting circuit 4 is added. The start-up circuit 4 is for generating the step-down potential φD when the power is turned on only from the time when the power is turned on until the step-down circuit 6 starts operating.

【００５０】次に、起動回路４の構成について説明す
る。Next, the structure of the starting circuit 4 will be described.

【００５１】図８は、図１に示す起動回路４の回路図で
ある。FIG. 8 is a circuit diagram of the starting circuit 4 shown in FIG.

【００５２】起動回路４は、外部電源の投入時に、ソー
スフォロワ型降圧回路６が動作する以前に、降圧電位φ
Ｄを発生させるもので、基本的な構成はフィードバック
型降圧回路に準じている。The start-up circuit 4 has a step-down potential φ before the source follower type step-down circuit 6 operates when the external power source is turned on.
D is generated, and its basic configuration conforms to the feedback type step-down circuit.

【００５３】外部電源投入後、パワーオンリセット回路
３は、“Ｈ”レベルのリセット信号ＳＲを出力する。
“Ｈ”レベルのリセット信号ＳＲは、ソースを印加電位
ＶＣＣが供給される電源端子に接続したＰＭＯＳ46のゲ
ート、ソースを接地端子に接続したＮＭＯＳ47および48
のゲートにそれぞれ供給される。よって、外部電源を投
入した直後は、ＰＭＯＳ46が遮断し、ＮＭＯＳ47および
48がそれぞれ導通する。また、基準電圧発生回路２から
基準電位φＲが、ＮＭＯＳ49のゲートに入力される。Ｎ
ＭＯＳ49のソースは、ＮＭＯＳ47のドレインに接続され
ている。これにより、ＮＭＯＳ49が導通することで、Ｎ
ＭＯＳ49のドレインが低電位となる。ＮＭＯＳ49のドレ
インからは、“Ｌ”レベルの内部電圧信号ＳＣ０が取り
出される。“Ｌ”レベルの信号ＳＣ０は、ソースを印加
電圧ＶＣＣが供給される電源端子に接続し、ドレインを
抵抗50の一端に接続したＰＭＯＳ51のゲートに供給され
る。抵抗50の他端とＮＭＯＳ48のドレインとの間には抵
抗52が挿設されている。ＰＭＯＳ51は“Ｌ”レベルの内
部電圧信号ＳＣ０がゲートに入力されることで導通す
る。よって、ＰＭＯＳ51のドレインと抵抗50との相互接
続点から降圧電位φＤが出力される。さらに抵抗50と抵
抗52との相互接続点には、ソースをＮＭＯＳ47のドレイ
ンに接続したＮＭＯＳ53のゲートが接続されている。降
圧電位φＤは、抵抗50と抵抗52とによる抵抗分割を用い
て変換電位φＳ０に電圧変換される。ここで、変換電位
φＳ０は、基準電位φＲと比較される。ＮＭＯＳ53は、
降圧電位φＤが設定された電位よりも低い場合に遮断す
る。これにより、“Ｌ”レベルの内部電圧信号ＳＣ０が
ＮＭＯＳ49のドレインが出力され続け、ＰＭＯＳ51のイ
ンピーダンスを下げ、降圧電位φＤを設定された電位ま
で上げるように機能する。After the external power is turned on, the power-on reset circuit 3 outputs the reset signal SR of "H" level.
The “H” level reset signal SR has a gate connected to the gate of the PMOS 46 whose source is connected to the power supply terminal to which the applied potential VCC is supplied, and NMOSs 47 and 48 whose sources are connected to the ground terminal.
Is supplied to each gate. Therefore, immediately after the external power is turned on, the PMOS 46 shuts off and the NMOS 47 and
Each 48 becomes conductive. Further, the reference potential φR from the reference voltage generating circuit 2 is input to the gate of the NMOS 49. N
The source of the MOS49 is connected to the drain of the NMOS47. As a result, the NMOS 49 becomes conductive, and N
The drain of MOS49 becomes low potential. The "L" level internal voltage signal SC0 is taken out from the drain of the NMOS 49. The “L” level signal SC0 is supplied to the gate of the PMOS 51 whose source is connected to the power supply terminal to which the applied voltage VCC is supplied and whose drain is connected to one end of the resistor 50. A resistor 52 is inserted between the other end of the resistor 50 and the drain of the NMOS 48. The PMOS 51 becomes conductive when the "L" level internal voltage signal SC0 is input to the gate. Therefore, the step-down potential φD is output from the interconnection point between the drain of the PMOS 51 and the resistor 50. Further, the gate of the NMOS 53 whose source is connected to the drain of the NMOS 47 is connected to the interconnection point of the resistor 50 and the resistor 52. The step-down potential φD is converted into the converted potential φS0 by using resistance division by the resistors 50 and 52. Here, the converted potential φS0 is compared with the reference potential φR. NMOS53 is
When the step-down potential φD is lower than the set potential, it cuts off. As a result, the "L" level internal voltage signal SC0 continues to be output to the drain of the NMOS 49, lowering the impedance of the PMOS 51 and raising the step-down potential φD to the set potential.

【００５４】反対に降圧電位φＤが設定された電位より
も高くなった場合には、ＮＭＯＳ53は導通する。ＮＭＯ
Ｓ42は、ソースを印加電位ＶＣＣが供給される電源端子
に接続し、ドレインをＮＭＯＳ49のドレインに接続した
ＰＭＯＳ54、並びにソースを印加電位ＶＣＣが供給され
る電源端子に接続し、ドレインをＮＭＯＳ53のドレイン
に接続したＰＭＯＳ55をそれぞれ導通させる。このため
に、内部電圧信号ＳＣ０は“Ｈ”レベルとなり、ＰＭＯ
Ｓ51のインピーダンスを上げ、降圧電位φＤを設定され
た電位まで下げるように機能する。On the contrary, when the step-down potential φD becomes higher than the set potential, the NMOS 53 becomes conductive. NMO
In S42, the source is connected to the power supply terminal to which the applied potential VCC is supplied, the drain is connected to the drain of the NMOS49, the source is connected to the power supply terminal to which the applied potential VCC is supplied, and the drain is connected to the drain of the NMOS53. The connected PMOS 55 is made conductive. Therefore, the internal voltage signal SC0 becomes "H" level and PMO
It functions to raise the impedance of S51 and lower the step-down potential φD to the set potential.

【００５５】パワーオンリセット回路３は、外部印加電
源投入時には“Ｈ”レベル、しかる後、即ち図１に示し
た降圧回路６が降圧電位φＤを出力するようになった時
点で、“Ｌ”レベルとなるリセット信号ＳＲを発生させ
る。リセット信号ＳＲが“Ｌ”レベルとなると、ＰＭＯ
Ｓ46が導通し、ＰＭＯＳ51のゲートを高電位とし、ＰＭ
ＯＳ51を遮断させる。さらにＮＭＯＳ47および48を遮断
させる。よって、起動回路４には動作電源の供給がなく
なって、その動作が停止する。The power-on reset circuit 3 is at the "H" level when the externally applied power is turned on, and thereafter, at the time when the step-down circuit 6 shown in FIG. 1 starts to output the step-down potential φD, the "L" level. Reset signal SR is generated. When the reset signal SR becomes "L" level, the PMO
S46 becomes conductive, the gate of PMOS 51 is set to high potential, and PM
Turn off OS51. Further, the NMOS 47 and 48 are cut off. Therefore, the operating circuit 4 is not supplied with operating power and its operation is stopped.

【００５６】次に、図１に示す集積回路部８の構成につ
いて説明する。Next, the structure of the integrated circuit portion 8 shown in FIG. 1 will be described.

【００５７】図９は、図１に示すワード線駆動系回路10
および周辺回路11の一部の回路図である。FIG. 9 shows the word line drive system circuit 10 shown in FIG.
3 is a circuit diagram of a part of peripheral circuit 11. FIG.

【００５８】図９に示すように、ダイナミック型ＲＡＭ
の周辺回路11の例として、ワード線ドライバ選択回路56
とローデコーダ回路57とが示されている。また、ワード
線駆動系回路10の例として、一本のワード線を昇圧電位
φＰ２により駆動するワード線ドライバ回路が示されて
いる。As shown in FIG. 9, a dynamic RAM
As an example of the peripheral circuit 11 of FIG.
And row decoder circuit 57 are shown. Further, as an example of the word line drive system circuit 10, a word line driver circuit that drives one word line by the boosted potential φP2 is shown.

【００５９】ワード線ドライバ選択回路56は、複数のア
ドレス信号が入力されて、これらアドレス信号の組み合
わせから、一つのデコード信号ＳＤＷＬを出力するＮＡ
ＮＤゲート58により構成されている。同様に、ローデコ
ーダ回路57は、複数のアドレス信号が入力されて、これ
らアドレス信号の組み合わせから、一つのデコード信号
ＳＷＬを出力するＮＡＮＤゲート59により構成されてい
る。これらＮＡＮＤゲート58および59は、降圧電位φＤ
と接地電位との電位差により駆動される。The word line driver selection circuit 56 receives a plurality of address signals, and outputs a single decode signal SDWL from the combination of these address signals.
It is composed of an ND gate 58. Similarly, the row decoder circuit 57 is configured by a NAND gate 59 to which a plurality of address signals are input and which outputs one decode signal SWL from a combination of these address signals. These NAND gates 58 and 59 have a step-down potential φD.
Driven by the potential difference between the ground potential and the ground potential.

【００６０】デコード信号ＳＤＷＬは、レベルシフタ60
の入力、およびインバータ61の入力に供給される。デコ
ード信号ＳＤＷＬは、レベルシフタ60で、最大電位が、
実質的に昇圧電位φＰ２とされた増幅信号ＳＤ１ＷＬに
レベルシフトされる。The decode signal SDWL is supplied to the level shifter 60.
Of the inverter 61 and the input of the inverter 61. The decode signal SDWL is the level shifter 60, and the maximum potential is
The level is shifted to the amplified signal SD1WL which is substantially set to the boosted potential φP2.

【００６１】ワード線ドライバ選択回路56が、“Ｈ”レ
ベルのデコード信号ＳＤＷＬを出力した時には、レベル
シフタ60の出力から、ＰＭＯＳ62のソースに“Ｈ”レベ
ルの増幅信号ＳＤ１ＷＬが供給される。これにより、Ｐ
ＭＯＳ62とＮＭＯＳ63とから成るＣＭＯＳインバータ64
に動作電源が与えられ、インバータ64が活性化される。
インバータ64が活性化された後、ローデコーダ回路57か
らのデコード信号ＳＷＬの“Ｈ”か“Ｌ”に応じて、図
示せぬワード線へ、最大電位がほぼ昇圧電位φＰ２の、
昇圧電位φＰ２ＷＬが出力され、ワード線が昇圧電位で
駆動される。When the word line driver selection circuit 56 outputs the decode signal SDWL of "H" level, the output of the level shifter 60 supplies the amplified signal SD1WL of "H" level to the source of the PMOS 62. This gives P
CMOS inverter 64 consisting of MOS 62 and NMOS 63
The operating power is applied to the inverter 64 and the inverter 64 is activated.
After the inverter 64 is activated, the maximum potential is substantially the boosted potential φP2 to a word line (not shown) according to the "H" or "L" of the decode signal SWL from the row decoder circuit 57,
Boosted potential φP2WL is output, and the word line is driven at the boosted potential.

【００６２】ワード線を駆動するドライバＭＯＳＦＥＴ
が、Ｐチャネル型であると、外部印加電源電圧が低い場
合にもワード線を十分に昇圧することができるから、近
年注目されている方式である。そして、この場合には当
然ながら、ワード線駆動系回路に電源として供給される
昇圧電位φＰ２には、電位変動がなく安定したものが望
ましい。Driver MOSFET for Driving Word Line
However, since the P-channel type can sufficiently boost the word line even when the externally applied power supply voltage is low, it is a system that has been drawing attention in recent years. In this case, as a matter of course, it is desirable that the boosted potential φP2 supplied as a power supply to the word line drive system circuit is stable without potential fluctuation.

【００６３】尚、デコード信号ＳＷＬも、レベルシフタ
65で、最大電位が、実質的に昇圧電位φＰ２とされた増
幅信号Ｓ１ＷＬにレベルシフトされる。The decode signal SWL is also supplied to the level shifter.
At 65, the maximum potential is level-shifted to the amplified signal S1WL which is substantially the boosted potential φP2.

【００６４】反対に、ワード線ドライバ選択回路56が、
“Ｌ”レベルのデコード信号ＳＤＷＬを出力した時に
は、レベルシフタ60の出力から、ＰＭＯＳ62のソースに
は、“Ｌ”レベルの増幅信号ＳＤ１ＷＬが供給される。
これにより、ＣＭＯＳインバータ64には動作電源がなく
なり、インバータ64が非活性となる。この時、インバー
タ61は“Ｈ”レベルの信号を出力する。この“Ｈ”レベ
ル信号は、ドレインをインバータ64に接続し、ソースを
接地したＮＭＯＳ66のゲートに入力される。よって、Ｎ
ＭＯＳ66が導通し、“Ｌ”レベルのデコード信号ＳＤＷ
Ｌが出力されている間、インバータ64の出力を“Ｌ”レ
ベルに固定する。このインバータ66は、降圧電位φＤと
接地電位との電位差により駆動される。On the contrary, the word line driver selection circuit 56
When the "L" level decode signal SDWL is output, the "L" level amplified signal SD1WL is supplied from the output of the level shifter 60 to the source of the PMOS 62.
As a result, the CMOS inverter 64 has no operating power supply and the inverter 64 is deactivated. At this time, the inverter 61 outputs an "H" level signal. This "H" level signal is input to the gate of the NMOS 66 whose drain is connected to the inverter 64 and whose source is grounded. Therefore, N
MOS66 becomes conductive and decode signal SDW of "L" level
While L is being output, the output of the inverter 64 is fixed at "L" level. The inverter 66 is driven by the potential difference between the step-down potential φD and the ground potential.

【００６５】図10は、図９に示すレベルシフタ61、65の
回路図である。FIG. 10 is a circuit diagram of the level shifters 61 and 65 shown in FIG.

【００６６】図９に示すレベルシフタ61、65の構成は、
ともに同一であるので、一つの図を参照して同時に説明
する。The structure of the level shifters 61 and 65 shown in FIG.
Since both are the same, they will be described simultaneously with reference to one drawing.

【００６７】図10に示すように、デコード信号ＳＤＷＬ
（もしくはＳＷＬ）は、ソースを接地したＮＭＯＳ67の
ゲート、並びにインバータ68の入力に供給される。As shown in FIG. 10, the decode signal SDWL
(Or SWL) is supplied to the gate of the NMOS 67 whose source is grounded, and the input of the inverter 68.

【００６８】“Ｈ”レベルのデコード信号ＳＤＷＬ（も
しくはＳＷＬ）がＮＭＯＳ67のゲートに供給されると、
ＮＭＯＳ67が導通し、ソースを昇圧電位φＰ２に接続し
たＰＭＯＳ68のゲートを低電位とする。よって、ＰＭＯ
Ｓ68が導通し、最大電位が、ほぼ昇圧電位φＰ２の増幅
信号ＳＤ１ＷＬ（もしくはＳ１ＷＬ）が出力される。ま
た、“Ｌ”レベルのデコード信号ＳＤＷＬ（もしくはＳ
ＷＬ）がＮＭＯＳ67のゲートに供給された時には、ＮＭ
ＯＳ67は導通する。この時には、インバータ68が“Ｈ”
レベルの信号を出力する。この“Ｈ”レベルの信号は、
ソースを接地し、ドレインをＰＭＯＳ68のドレインに接
続したＮＭＯＳ69のゲートに供給される。よって、ＮＭ
ＯＳ69が導通し、“Ｌ”レベルのデコード信号ＳＤＷＬ
（もしくはＳＷＬ）が出力されている間、レベルシフタ
60（もしくは65）の出力を“Ｌ”レベルに固定する。こ
のインバータ68は、降圧電位φＤと接地電位との電位差
により駆動される。When the "H" level decode signal SDWL (or SWL) is supplied to the gate of the NMOS 67,
The NMOS 67 becomes conductive, and the gate of the PMOS 68 whose source is connected to the boosted potential φP2 is set to a low potential. Therefore, PMO
S68 becomes conductive, and the amplified signal SD1WL (or S1WL) whose maximum potential is substantially the boosted potential φP2 is output. Further, the decode signal SDWL (or S
WL) is supplied to the gate of NMOS 67, NM
OS67 conducts. At this time, the inverter 68 is "H"
Output level signal. This "H" level signal is
The source is grounded and the drain is supplied to the gate of the NMOS 69 connected to the drain of the PMOS 68. Therefore, NM
OS69 becomes conductive, and the decode signal SDWL of "L" level
(Or SWL) is being output, the level shifter
Fix the output of 60 (or 65) to "L" level. The inverter 68 is driven by the potential difference between the step-down potential φD and the ground potential.

【００６９】上記第１の実施形態により説明したダイナ
ミック型ＲＡＭには、以下に説明する、重要な構成が含
まれている。The dynamic RAM described in the first embodiment includes the important structure described below.

【００７０】図11は図１に示すダイナミック型ＲＡＭの
主要部分のみを示す概略的なブロック図である。FIG. 11 is a schematic block diagram showing only the main part of the dynamic RAM shown in FIG.

【００７１】まず、内部昇圧回路５および７が、内部降
圧回路６の降圧電位φＤを動作電源に用いて駆動され
る。昇圧回路５および７の動作電源を降圧電位φＤとす
る方式によれば、外部印加電位ＶＣＣが変動しても昇圧
回路５および７の動作があまり変わらないようになる。
即ち降圧電位φＤがある電位レベルで制限されることに
よって電位変動が少ない定電位領域を得ているからであ
る。この定電位領域の範囲内での印加電位ＶＣＣの変動
ならば、昇圧回路５および７の動作電源電圧は変わらな
い。よって、昇圧回路５および７自体の動作マージンを
確保できる。First, internal boosting circuits 5 and 7 are driven by using the step-down potential φD of internal step-down circuit 6 as an operating power supply. According to the method in which the operating power supply for the booster circuits 5 and 7 is the step-down potential φD, the operation of the booster circuits 5 and 7 does not change much even if the externally applied potential VCC changes.
That is, the step-down potential φD is limited at a certain potential level to obtain a constant potential region in which the potential fluctuation is small. If the applied potential VCC changes within the range of the constant potential region, the operating power supply voltage of the booster circuits 5 and 7 does not change. Therefore, the operation margin of the booster circuits 5 and 7 itself can be secured.

【００７２】また、昇圧電位φＰが、降圧電位φＤを昇
圧することで得られている。これは、外部電源電圧の変
動による内部昇圧電位φＰの変動を防止できるばかりで
なく、半導体集積回路装置を、広範囲の外部電源電圧で
動作させることが可能になる。The boosted potential φP is obtained by boosting the stepped-down potential φD. This not only prevents fluctuations in the internal boosted potential φP due to fluctuations in the external power supply voltage, but also allows the semiconductor integrated circuit device to operate with a wide range of external power supply voltages.

【００７３】図18は内部昇圧電圧の特性を示す図で、
（ａ）は従来の装置による内部昇圧電圧の特性図、
（ｂ）はこの発明に係る装置による内部昇圧電圧の特性
図である。図18（ａ）に示すように、外部電源電位ＶＣ
Ｃを昇圧することで得た、内部昇圧電位φＰでは、図中
参照符号Ａにより示されるように外部電源電位がＶＣＣ
ａからＶＣＣｂの範囲で変動したとすると、内部昇圧電
位φＰは、φＰａからφＰｂの範囲で変動してしまう。FIG. 18 shows the characteristics of the internal boosted voltage.
(A) is a characteristic diagram of an internal boosted voltage by a conventional device,
(B) is a characteristic diagram of an internal boosted voltage by the device according to the present invention. As shown in FIG. 18A, the external power supply potential VC
At the internal boosted potential φP obtained by boosting C, the external power supply potential is VCC as shown by reference numeral A in the figure.
If it fluctuates in the range of a to VCCb, the internal boosted potential φP fluctuates in the range of φPa to φPb.

【００７４】これを、図18（ｂ）に示すように、外部電
源電位ＶＣＣを、ある電位レベルで制限することによ
り、ＩＣ内部における電源電圧の変化率が小さい領域、
即ち定電位領域100 を得た降圧電位φＤを得る。そし
て、この降圧電位φＤを、その定電位領域を反映したま
ま、昇圧して昇圧電位φＰを得る。このようにして得ら
れた昇圧電位φＰでは、ＩＣ内部における電源電圧の変
化率が小さい領域（定電位領域）101 を有している。こ
のために、外部電源電位がＶＣＣａからＶＣＣｂまで変
動したとしても、定電位領域101 の範囲内の変動なら
ば、昇圧電位φＰは変化しない。よって、外部電源電圧
の変動による内部昇圧電位φＰの変動を防止できる。さ
らにこの構成であると、半導体集積回路装置を、例えば
５Ｖを供給しても３．３Ｖを供給しても、誤動作するこ
ともなく、常に同じように動作させられる、という広範
囲な外部電源電圧での動作をも実現可能となる。As shown in FIG. 18 (b), by limiting the external power supply potential VCC to a certain potential level, a region where the rate of change of the power supply voltage inside the IC is small,
That is, the step-down potential φD that obtains the constant potential region 100 is obtained. Then, the step-down potential φD is boosted while reflecting the constant potential region to obtain the step-up potential φP. The boosted potential φP thus obtained has a region (constant potential region) 101 in which the rate of change of the power supply voltage inside the IC is small. Therefore, even if the external power supply potential fluctuates from VCCa to VCCb, the boosted potential φP does not change if it fluctuates within the range of the constant potential region 101. Therefore, it is possible to prevent the fluctuation of internal boosted potential φP due to the fluctuation of external power supply voltage. Furthermore, with this configuration, the semiconductor integrated circuit device can be operated in a wide range of external power supply voltage without malfunction even if 5 V or 3.3 V is supplied, for example. The operation of can also be realized.

【００７５】また、昇圧回路５および７の電源を、降圧
回路６の出力電位とすれば昇圧電位φＰを外部電源電圧
ＶＣＣ以下に設定することも可能となり、外部電源電圧
ＶＣＣが高い場合にも、その動作を保証することができ
ることになる。Further, if the power supply of the booster circuits 5 and 7 is set to the output potential of the step-down circuit 6, the boosted potential φP can be set to the external power supply voltage VCC or less, and even when the external power supply voltage VCC is high, The operation can be guaranteed.

【００７６】尚、従来の装置においても、昇圧電位φＰ
を発生させる昇圧回路を電圧制御回路で制御して、ＩＣ
内部における昇圧電位φＰの変化率が小さい領域を作る
ことも可能であるが、昇圧電位φＰは昇圧回路で発生さ
せる電位なので昇圧回路の電源である電位ＶＣＣより低
く設定することはできず、ごく限られた領域でしか、昇
圧電位φＰの変化率の小さい領域を作ることができな
い。さらには、昇圧回路の電源が電位ＶＣＣの変動によ
って、昇圧回路の発振周波数や電流供給能力が変化す
る、という問題を生ずる。Even in the conventional device, the boosted potential φP
The voltage control circuit controls the booster circuit that generates
It is possible to create a region in which the rate of change of the boosted potential φP inside is small, but since the boosted potential φP is a potential generated by the booster circuit, it cannot be set lower than the potential VCC that is the power source of the booster circuit, and is extremely limited. Only in this region, it is possible to form a region in which the rate of change in boosted potential φP is small. Further, the power supply of the booster circuit causes a problem that the oscillation frequency and the current supply capability of the booster circuit change due to the fluctuation of the potential VCC.

【００７７】また、第１の実施形態に係る装置では、周
辺回路駆動用降圧電位φＤを発生させるための昇圧電位
φＰ１とワード線駆動用昇圧電位φＰ２とを独立に制御
できる。Further, in the device according to the first embodiment, the boosted potential φP1 for generating the peripheral circuit driving step-down potential φD and the word line driving boosted potential φP2 can be controlled independently.

【００７８】降圧電位φＤを発生させるための昇圧電位
φＰ１は、動作速度や消費電流やタイミングマージンな
どを考慮して電位設定されることが望ましく、また、ワ
ード線駆動用の昇圧電位φＰ２はメモリセルのポーズ特
性やトランスファートランジスタ特性や充放電電流や信
頼性などを考慮して電位設定されることが望ましい。従
って、昇圧電位φＰ１と昇圧電位φＰ２とは、独立に変
えて最適化することで、ＤＲＡＭ全体としての特性を向
上させることができる。The boosted potential φP1 for generating the stepped-down potential φD is preferably set in consideration of the operating speed, the consumption current, the timing margin and the like, and the boosted potential φP2 for driving the word line is the memory cell. It is desirable to set the potential in consideration of the pause characteristics, transfer transistor characteristics, charging / discharging current and reliability. Therefore, the boosted potential φP1 and the boosted potential φP2 can be independently changed and optimized to improve the characteristics of the DRAM as a whole.

【００７９】さらに、単にＤＣ的な電位設定の自由度の
点だけではなく、ＡＣ的な動作を考えた場合にも、昇圧
回路を独立させることは有効である。なぜなら、ワード
線駆動系回路10に供給される昇圧電位φＰ２は、ワード
線系回路の動作に伴う充放電のために時間的に変動して
しまう。この昇圧電位φＰ２をソースフォロワ型降圧回
路のドライバとなるＭＯＳＦＥＴのゲートに接続した場
合には、周辺回路11に供給される降圧電位もワード線駆
動系回路の動作に伴って変動してしまい、動作マージン
の低下を引き起こすからである。Further, it is effective to make the booster circuit independent, not only in terms of the degree of freedom in setting the potential like DC, but also in consideration of AC operation. This is because the boosted potential φP2 supplied to the word line drive system circuit 10 temporally fluctuates due to charging and discharging accompanying the operation of the word line system circuit. When this boosted potential φP2 is connected to the gate of the MOSFET that serves as the driver of the source follower type step-down circuit, the step-down potential supplied to the peripheral circuit 11 also fluctuates according to the operation of the word line drive system circuit, and the operation This is because it causes a decrease in margin.

【００８０】この点、図11に示すように、ワード線駆動
系回路の駆動用に設けられた昇圧回路７とは別に、ソー
スフォロワ型降圧回路６のドライバＭＯＳＦＥＴのゲー
トに電位を供給するための昇圧回路５を設けている。即
ち、第１の実施形態に係る装置では、昇圧電位を給電す
る給電系統が二つ設けられている。二つの給電系統が設
けられると、回路構成が複雑になるが、ソースフォロワ
型降圧回路６に昇圧電位φＰ１を供給する昇圧回路７は
電流能力のごく小さいもので構わないために、チップサ
イズの増大につながるようなものではない。従って、回
路構成が複雑になるというデメリットよりも、降圧電位
φＤを発生させるための昇圧電位φＰ１とワード線駆動
用の昇圧電位φＰ２とを独立に設けることで、ワード線
駆動系回路10の動作が、降圧電位φＤを発生させるため
の昇圧電位φＰ１の変動をもたらさない、というメリッ
トの方が大きい。In this respect, as shown in FIG. 11, in order to supply a potential to the gate of the driver MOSFET of the source follower type step-down circuit 6, in addition to the step-up circuit 7 provided for driving the word line drive system circuit. A booster circuit 5 is provided. That is, in the device according to the first embodiment, two power feeding systems for feeding the boosted potential are provided. If two power supply systems are provided, the circuit configuration becomes complicated. However, since the booster circuit 7 that supplies the boosted potential φP1 to the source follower type step-down circuit 6 may have a very small current capacity, the chip size increases. Is not something that leads to. Therefore, the operation of the word line drive system circuit 10 can be performed by independently providing the boosted potential φP1 for generating the step-down potential φD and the boosted potential φP2 for driving the word line, rather than the disadvantage that the circuit configuration becomes complicated. The advantage is that the boosted potential φP1 for generating the stepped-down potential φD is not changed.

【００８１】また、ソースフォロワ型降圧回路６を用い
ることは、比較的単純に降圧回路を構成でき、さらに、
ＩＣ内部の複数箇所に降圧回路を分散配置しやすいこと
から、ＩＣ中への集積に適している。The use of the source follower type step-down circuit 6 makes it possible to construct the step-down circuit relatively simply.
Since it is easy to disperse the step-down circuits at a plurality of locations inside the IC, it is suitable for integration in the IC.

【００８２】また、図７に示したように、ソースフォロ
ワ型降圧回路６に、ソースフォロワ型のＮＭＯＳ45を使
用した場合には、昇圧電位φＰ１をＮＭＯＳ45のゲート
に供給することが好ましい。Further, as shown in FIG. 7, when the source follower type step-down circuit 6 uses the source follower type NMOS 45, it is preferable to supply the boosted potential φP 1 to the gate of the NMOS 45.

【００８３】図19は内部降圧電圧の特性を示す図で、
（ａ）は従来の装置による内部降圧電圧の特性図、
（ｂ）はこの発明に係る装置による内部降圧電圧の特性
図である。FIG. 19 shows the characteristics of the internal step-down voltage.
(A) is a characteristic diagram of an internal step-down voltage by a conventional device,
(B) is a characteristic diagram of an internal step-down voltage by the device according to the present invention.

【００８４】図19（ａ）に示すように、外部印加電圧Ｖ
ＣＣを、ある電位で制限することで得た制限電位ＶＣを
ＮＭＯＳ45のゲートに供給して降圧電位φＤを得た場合
には、降圧電位φＤが有する定電位領域102 の範囲が狭
くなる。定電位領域102 の範囲を越えて外部電源電圧が
ＶＣＣａまで変動したとすると、降圧電位φＤは、降圧
電位φＤａに変動する。As shown in FIG. 19A, the external applied voltage V
When the step-down potential φD is obtained by supplying the limit potential VC obtained by limiting CC to a certain potential to the gate of the NMOS 45, the range of the constant potential region 102 of the step-down potential φD becomes narrow. If the external power supply voltage fluctuates to VCCa beyond the range of the constant potential region 102, the step-down potential φD changes to the step-down potential φDa.

【００８５】この点、図19（ｂ）に示すように、昇圧電
位φＤをＮＭＯＳ45のゲートに供給して降圧電位φＤを
得た場合には、降圧電位φＤが有する定電位領域102 の
範囲が広くすることができ、動作マージンが拡大する。In this respect, as shown in FIG. 19B, when the step-down potential φD is supplied to the gate of the NMOS 45 to obtain the step-down potential φD, the range of the constant potential region 102 of the step-down potential φD is wide. The operation margin can be expanded.

【００８６】また、内部電源電圧の理想としては、外部
電源電圧ＶＣＣが低い時にこの電圧ＶＣＣと同じ変化率
を示し、反対に外部電源電圧ＶＣＣが高い時にこの電圧
ＶＣＣの変化率よりも小さい変化率を示すことである。
即ち図17（ｂ）に示す降圧電位φＤのような特性であ
る。このような特性を実現するために、ＮＭＯＳ45のゲ
ートに、昇圧電位φＰ１を供給する。そして、昇圧電位
φＰ１を、ＮＭＯＳ45のしきい値分降下されることで得
られた降圧電位φＤが、図17（ｂ）に示す特性となるよ
うに、ＮＭＯＳ45のしきい値分以上に上げた値に設定す
る。As an ideal internal power supply voltage, when the external power supply voltage VCC is low, it exhibits the same rate of change as this voltage VCC, and on the contrary, when the external power supply voltage VCC is high, the rate of change is smaller than the rate of change of this voltage VCC. Is to show.
That is, it has a characteristic like the step-down potential φD shown in FIG. In order to realize such characteristics, the boosted potential φP1 is supplied to the gate of the NMOS 45. Then, the boosted potential φP1 is lowered by the threshold value of the NMOS 45, and the stepped-down potential φD obtained by lowering the boosted potential φP1 has a characteristic shown in FIG. Set to.

【００８７】次に、この発明の第２の実施形態に係るダ
イナミック型ＲＡＭについて説明する。Next explained is a dynamic RAM according to the second embodiment of the invention.

【００８８】図12はこの発明の第２の実施形態に係るダ
イナミック型ＲＡＭの主要部分のみを示す概略的なブロ
ック図である。FIG. 12 is a schematic block diagram showing only the main part of the dynamic RAM according to the second embodiment of the present invention.

【００８９】図12に示すように、ワード線を駆動するた
めのワード線駆動系回路10の電源として昇圧回路５から
発生された昇圧電位φＰ２を用い、周辺回路11の電源と
して降圧回路70から発生された降圧電位φＤを用いた装
置において、昇圧回路５の電源として降圧回路70から発
生された降圧電位φＤを用いたものである。As shown in FIG. 12, the boosted potential φP2 generated from the booster circuit 5 is used as the power source of the word line drive system circuit 10 for driving the word line, and the booster potential φP2 generated from the step-down circuit 70 is used as the power source of the peripheral circuit 11. In the device using the lowered step-down potential φD, the step-down potential φD generated from the step-down circuit 70 is used as the power source of the step-up circuit 5.

【００９０】このような構成であっても、昇圧回路５
が、降圧電位φＤを電源に用いているので、第１の実施
形態に係る装置と同様、特に図16（ｂ）を参照して説明
したように、動作マージンを拡大できる、という効果を
得ることができる。この説明で、既に述べたように、昇
圧回路５から発生される昇圧電位φＰ２の出力は外部電
源電圧よりも内部降圧電位の特性と同様に、定電位領域
を持たせることが望ましいので、昇圧回路５の駆動電源
は外部電源電圧ＶＣＣをそのまま用いるよりも、内部降
圧回路の出力電位φＤを用いた方が適している。Even with such a configuration, the booster circuit 5
However, since the step-down potential φD is used for the power source, it is possible to obtain the effect that the operation margin can be expanded as described with reference to FIG. 16B, as in the device according to the first embodiment. You can In this description, as already described, it is desirable that the output of the boosted potential φP2 generated from the booster circuit 5 has a constant potential region like the characteristic of the internal step-down potential rather than the external power supply voltage. It is more suitable to use the output potential φD of the internal voltage down converter than the external power supply voltage VCC as it is for the driving power supply of No. 5.

【００９１】また、図12に示される装置では、第１の実
施形態と同様に、昇圧電位を、降圧電位発生用の昇圧電
位φＰ１と集積回路駆動用の昇圧電位φＰ２とに分割し
ているが、降圧回路用の昇圧回路７においては、必ずし
も降圧電位φＤにより駆動される必要はない。降圧回路
70を駆動するだけであるからである。また、降圧回路70
についても、ソースフォロワ型に限られることはなく、
外部電源電位ＶＣＣを、ある電位レベルで制限されるも
のであれば良い。In the device shown in FIG. 12, the boosted potential is divided into the boosted potential φP1 for generating the stepped-down potential and the boosted potential φP2 for driving the integrated circuit, as in the first embodiment. In the step-up circuit 7 for the step-down circuit, it is not always necessary to drive the step-down potential φD. Step-down circuit
This is because it only drives 70. In addition, the step-down circuit 70
As for the source follower type,
The external power supply potential VCC may be limited to a certain potential level.

【００９２】次に、この発明の第３の実施形態に係るダ
イナミック型ＲＡＭについて説明する。Next explained is a dynamic RAM according to the third embodiment of the invention.

【００９３】図13はこの発明の第３の実施形態に係るダ
イナミック型ＲＡＭの主要部分のみを示す概略的なブロ
ック図である。FIG. 13 is a schematic block diagram showing only the main part of the dynamic RAM according to the third embodiment of the present invention.

【００９４】図13に示すように、昇圧電位φＰの給電系
統は、必ずしも二系統設けられる必要はない。As shown in FIG. 13, it is not always necessary to provide two power feeding systems for the boosted potential φP.

【００９５】この構成であっても、昇圧回路５を、降圧
電位φＤを電源に用いて駆動されることから、第１の実
施形態に係る装置と同様、特に図16（ｂ）を参照して説
明したように、動作マージンを拡大できる、という効果
を得ることができる。Even with this configuration, since the booster circuit 5 is driven by using the step-down potential φD as the power supply, as with the device according to the first embodiment, particularly with reference to FIG. 16B. As described above, the effect that the operation margin can be expanded can be obtained.

【００９６】次に、この発明の第４の実施形態に係るダ
イナミック型ＲＡＭについて説明する。Next explained is a dynamic RAM according to the fourth embodiment of the invention.

【００９７】図14はこの発明の第３の実施形態に係るダ
イナミック型ＲＡＭの主要部分のみを示す概略的なブロ
ック図である。FIG. 14 is a schematic block diagram showing only the main part of the dynamic RAM according to the third embodiment of the present invention.

【００９８】図14に示すように、昇圧電位φＰの給電系
統を二系統設けず、かつ降圧回路を、ソースフォロワ型
のものとしなくても良い。As shown in FIG. 14, it is not necessary to provide two power feeding systems for the boosted potential φP and the step-down circuit need not be of the source follower type.

【００９９】この構成であっても、昇圧回路５を、降圧
電位φＤを電源に用いて駆動されることから、第１の実
施形態に係る装置と同様、動作マージンを拡大できる。Even with this configuration, since the booster circuit 5 is driven by using the step-down potential φD as the power supply, the operation margin can be expanded as in the device according to the first embodiment.

【０１００】この発明は、上記第１〜第４の実施形態に
限られるものでは無く、様々な変形が可能である。The present invention is not limited to the first to fourth embodiments described above, but various modifications can be made.

【０１０１】図15はワード線駆動系回路のその他の例を
示す回路図である。FIG. 15 is a circuit diagram showing another example of the word line drive system circuit.

【０１０２】図15に示すワード線駆動系回路と、図９に
示したワード線駆動系回路との違いは、図９に示した回
路では、ワード線ドライバ選択回路56から出力されたデ
コード信号ＳＤＷＬをレベルシフタ60により電圧信号Ｓ
Ｄ１ＷＬにレベルシフトする。そして、出力をワード線
に接続したインバータ63を、レベルシフトされた電圧信
号ＳＤ１ＷＬにより駆動するようにして、出力φＰ２Ｗ
Ｌを出力するようにしている。The difference between the word line drive system circuit shown in FIG. 15 and the word line drive system circuit shown in FIG. 9 is that in the circuit shown in FIG. 9, the decode signal SDWL output from the word line driver selection circuit 56 is output. To the voltage signal S by the level shifter 60.
Level shift to D1WL. Then, the inverter 63 having the output connected to the word line is driven by the level-shifted voltage signal SD1WL to output the output φP2W.
L is output.

【０１０３】これに対して、図15に示す回路では、ワー
ド線ドライバ選択回路56からの、レベルシフトされたデ
コード信号ＢＳＤ１ＷＬ（デコード信号ＳＤＷＬの反転
信号）と一方の入力とした、ＮＯＲゲート70を設けてい
る。ＮＯＲゲート70の他方の入力は、ローデコーダ回路
57からの、レベルシフトされたデコード信号ＢＳ１ＷＬ
（デコード信号ＳＤＷＬの反転信号）である。ＮＯＲゲ
ート70は、デコード信号ＢＳＤ１ＷＬ、ＢＳ１ＷＬがと
もに“Ｌ”レベルの時のみ、“Ｈ”レベルの信号を出力
する。この“Ｈ”レベルの信号は、インバータ71により
“Ｌ”レベルとされる。この“Ｌ”レベルの信号は、イ
ンバータ64に入力され、その出力信号φ２ＷＬを“Ｈ”
レベルとする。このように、変形されても良い。On the other hand, in the circuit shown in FIG. 15, the NOR gate 70 that receives the level-shifted decode signal BSD1WL (inverted signal of the decode signal SDWL) from the word line driver selection circuit 56 and one of the inputs is used. It is provided. The other input of the NOR gate 70 is a row decoder circuit
Level-shifted decode signal BS1WL from 57
(Inverted signal of decode signal SDWL). The NOR gate 70 outputs an "H" level signal only when both the decode signals BSD1WL and BS1WL are "L" level. This "H" level signal is set to "L" level by the inverter 71. This "L" level signal is input to the inverter 64 and its output signal φ2WL is set to "H".
Level. In this way, it may be modified.

【０１０４】また、上記実施形態では明示されていない
が、周辺回路11には、ワード線駆動用昇圧回路φＰ２の
出力で駆動されるものも含まれている。例としては図16
や図17に示す周辺回路11である。また、デコード用のＮ
ＡＮＤ、例えば図９や図15に示したＮＡＮＤ58および59
に対応するＮＡＮＤを構成するＰＭＯＳのゲートに、図
10に示したようなレベルシフト回路によって、電圧φＰ
２の振幅を有する信号を入力する一方、ＮＭＯＳのゲー
トに電圧φＤの振幅を有する信号を入力するものもあ
る。さらに、特に図示しないが、周辺回路11には外部電
源電圧ＶＣＣで駆動される回路も含まれている。Although not explicitly shown in the above embodiment, the peripheral circuit 11 includes one driven by the output of the word line driving boosting circuit φP2. See Figure 16 for an example.
And the peripheral circuit 11 shown in FIG. Also, N for decoding
AND, for example NAND 58 and 59 shown in FIG. 9 or FIG.
The gate of the PMOS that constitutes the NAND corresponding to
With the level shift circuit as shown in 10, the voltage φP
There is also one that inputs a signal having an amplitude of 2 while inputting a signal having an amplitude of voltage φD to the gate of the NMOS. Further, although not specifically shown, the peripheral circuit 11 also includes a circuit driven by the external power supply voltage VCC.

【０１０５】また、昇圧回路の一部を、外部電源電圧Ｖ
ＣＣで駆動する場合もある。例えば図12に示す構成とし
た時、降圧回路用の昇圧回路７などは、外部電源電圧Ｖ
ＣＣで駆動されても良い。Further, a part of the booster circuit is connected to the external power supply voltage V
It may be driven by CC. For example, in the case of the configuration shown in FIG. 12, the step-up circuit 7 for the step-down circuit, etc.
It may be driven by CC.

【０１０６】また、図１に示した降圧回路６に、図８に
示した起動回路４と同様のフィードバック型降圧回路を
適用しても良い。フィードバック型降圧回路を用いた場
合には、降圧回路用の昇圧回路は不要である。A feedback type step-down circuit similar to the starting circuit 4 shown in FIG. 8 may be applied to the step-down circuit 6 shown in FIG. When the feedback type step-down circuit is used, the step-up circuit for the step-down circuit is unnecessary.

【０１０７】また、起動回路４については、第１の実施
形態に係る装置のように、起動回路４を必要とする構成
の時のみ、付加されれば良い。尚、起動回路４は、基本
的に降圧回路である。The starting circuit 4 may be added only when the starting circuit 4 is required as in the device according to the first embodiment. The starting circuit 4 is basically a step-down circuit.

【０１０８】また、第１の実施形態に係る装置は、比較
的単純な構成を持つダイナミック型ＲＡＭを例としてい
るが、他の構成を持つダイナミック型ＲＡＭにも、この
発明を適用することができる。例えばダイナミック型Ｒ
ＡＭにおいて、スタンドバイ時（待機時）用とアクティ
ブ時（動作時）用とで、それぞれ異なった昇圧回路を設
けたものがあるが、この構成にも、この発明は適用でき
る。Further, the device according to the first embodiment exemplifies a dynamic RAM having a relatively simple structure, but the present invention can be applied to a dynamic RAM having another structure. . For example, dynamic type R
In some AMs, different booster circuits are provided for standby (standby) and active (operating), respectively, but the present invention can also be applied to this configuration.

【０１０９】さらに、この発明は、ダイナミック型ＲＡ
Ｍばかりでなく、ＤＲＡＭ以外の他の半導体記憶装置、
例えばＥＥＰＲＯＭなどに、内部降圧電位発生回路と内
部昇圧電位発生回路の双方を備えた時、この発明は適用
できる。さらにメモリを内蔵したマイクロプロセッサに
も適用できる。Furthermore, the present invention is a dynamic RA.
Not only M but also semiconductor memory devices other than DRAM,
The present invention can be applied to, for example, an EEPROM having both an internal step-down potential generating circuit and an internal step-up potential generating circuit. Further, it can be applied to a microprocessor having a built-in memory.

【０１１０】さらには、記憶装置ばかりでなく、ロジッ
クＬＳＩにも適用できる。なぜならば、上記実施形態で
は、以下に説明する効果が得られているためである。Furthermore, it can be applied not only to the memory device but also to a logic LSI. This is because the above-described embodiment has the effects described below.

【０１１１】図20は、内部電源電圧の特性を示す図で、
（ａ）は従来の装置による内部電源電圧の特性図、
（ｂ）はこの発明に係る装置による内部電源電圧の特性
図である。FIG. 20 shows the characteristics of the internal power supply voltage.
(A) is a characteristic diagram of an internal power supply voltage by a conventional device,
(B) is a characteristic diagram of an internal power supply voltage by the device according to the present invention.

【０１１２】内部電源電圧φを設定するために、外部電
源電位ＶＣＣの電位を制限すれば、図20（ａ）に示すよ
うに、定電位領域103 を得ることができる。If the potential of the external power supply potential VCC is limited to set the internal power supply voltage φ, a constant potential region 103 can be obtained as shown in FIG. 20 (a).

【０１１３】これに対して、図20（ｂ）に示すように、
外部電源電位ＶＣＣを電位を制限し、かつその制限され
た電位φＬを昇圧して、内部電源電圧φを設定すれば、
定電位領域103 の範囲をより拡張できる。よって、半導
体集積回路装置の動作マージンを確保する上で有効であ
る。On the other hand, as shown in FIG.
If the external power supply potential VCC is limited and the limited potential φL is boosted to set the internal power supply voltage φ,
The range of the constant potential region 103 can be further expanded. Therefore, it is effective in securing an operation margin of the semiconductor integrated circuit device.

【０１１４】さらに、図20（ａ）に示す方式であると、
内部電源電圧φが、外部電源電圧ＶＣＣ以下の電圧にし
か設定することができない。Further, in the system shown in FIG. 20 (a),
Internal power supply voltage φ can only be set to a voltage equal to or lower than external power supply voltage VCC.

【０１１５】しかし、図20（ｂ）に示す方式であると、
内部電源電圧φが、外部電源電圧ＶＣＣ以下だけでな
く、外部電源電圧ＶＣＣ以上にもでき、様々な内部電源
電圧を設定することも可能となる。よって、半導体集積
回路装置内に設けられた、複数の回路ブロック、個々の
目的に応じて、電源電圧をそれぞれ設定することも可能
となる。この構成でも、外部電源電圧ＶＣＣの変動して
も、上記内部電源電圧φは変動し難いことは勿論であ
る。However, with the method shown in FIG. 20 (b),
The internal power supply voltage φ can be set to not only the external power supply voltage VCC or less but also the external power supply voltage VCC or more, and various internal power supply voltages can be set. Therefore, it is also possible to set the power supply voltage according to each of a plurality of circuit blocks provided in the semiconductor integrated circuit device and each purpose. Even in this configuration, the internal power supply voltage φ does not easily change even if the external power supply voltage VCC changes.

【０１１６】以上、この発明は、外部単一電源であっ
て、昇圧回路と降圧回路の双方をチップ内部に備えた半
導体集積回路での有効な電源電圧システムを提供するこ
とができ、広範囲の外部電源電圧ＶＣＣでの動作を保証
に有効である。As described above, the present invention can provide an effective power supply voltage system for a semiconductor integrated circuit which is an external single power supply and has both a booster circuit and a step-down circuit inside the chip, and has a wide range of external power supplies. This is effective for guaranteeing the operation at the power supply voltage VCC.

【０１１７】[0117]

【発明の効果】以上説明したように、この発明によれ
ば、外部から印加される電源電位が変動しても、内部電
源電位の変動を抑制できる半導体集積回路装置の電圧発
生方法を提供できる。As described above, according to the present invention, the voltage generation of the semiconductor integrated circuit device can suppress the fluctuation of the internal power supply potential even if the power supply potential applied from the outside fluctuates.
Can provide a raw method .

【図面の簡単な説明】[Brief description of drawings]

【図１】図１はこの発明の第１の実施形態に係るダイナ
ミック型ＲＡＭのブロック図。FIG. 1 is a block diagram of a dynamic RAM according to a first embodiment of the present invention.

【図２】図２は図１に示す昇圧回路のブロック図。FIG. 2 is a block diagram of the booster circuit shown in FIG.

【図３】図３は図２に示す電圧制御回路の回路図。FIG. 3 is a circuit diagram of the voltage control circuit shown in FIG.

【図４】図４は図２に示す発振回路の回路図。FIG. 4 is a circuit diagram of the oscillation circuit shown in FIG.

【図５】図５は図２に示すバッファ回路の回路図。5 is a circuit diagram of the buffer circuit shown in FIG.

【図６】図６は図２に示すチャージポンプ回路の回路
図。6 is a circuit diagram of the charge pump circuit shown in FIG.

【図７】図７は図１に示すソースフォロワ型降圧回路の
回路図。7 is a circuit diagram of the source follower type step-down circuit shown in FIG.

【図８】図８は図１に示す起動回路の回路図。FIG. 8 is a circuit diagram of the starting circuit shown in FIG.

【図９】図９は図１に示すワード線駆動系回路および周
辺回路の一部の回路図。9 is a circuit diagram of a part of the word line drive system circuit and peripheral circuits shown in FIG.

【図１０】図10は図９に示すレベルシフタの回路図。10 is a circuit diagram of the level shifter shown in FIG.

【図１１】図11は図１に示すダイナミック型ＲＡＭの主
要部分のみを示す概略的なブロック図。11 is a schematic block diagram showing only a main part of the dynamic RAM shown in FIG.

【図１２】図12はこの発明の第２の実施形態に係るダイ
ナミック型ＲＡＭの主要部分のみを示す概略的なブロッ
ク図。FIG. 12 is a schematic block diagram showing only a main part of a dynamic RAM according to a second embodiment of the present invention.

【図１３】図13はこの発明の第３の実施形態に係るダイ
ナミック型ＲＡＭの主要部分のみを示す概略的なブロッ
ク図。FIG. 13 is a schematic block diagram showing only a main part of a dynamic RAM according to a third embodiment of the present invention.

【図１４】図14はこの発明の第４の実施形態に係るダイ
ナミック型ＲＡＭの主要部分のみを示す概略的なブロッ
ク図。FIG. 14 is a schematic block diagram showing only a main part of a dynamic RAM according to a fourth embodiment of the present invention.

【図１５】図15はワード線駆動系回路のその他の例を示
す回路図。FIG. 15 is a circuit diagram showing another example of a word line drive system circuit.

【図１６】図16はワード線駆動系回路のその他の例を示
す回路図。FIG. 16 is a circuit diagram showing another example of a word line drive system circuit.

【図１７】図17はワード線駆動系回路のその他の例を示
す回路図。FIG. 17 is a circuit diagram showing another example of the word line drive system circuit.

【図１８】図18は内部昇圧電圧の特性を示す図で、
（ａ）は従来の装置による内部昇圧電圧の特性図、
（ｂ）はこの発明に係る装置による内部昇圧電圧の特性
図。FIG. 18 is a diagram showing a characteristic of an internal boost voltage,
(A) is a characteristic diagram of an internal boosted voltage by a conventional device,
FIG. 6B is a characteristic diagram of an internal boosted voltage by the device according to the present invention.

【図１９】図19は内部降圧電圧の特性を示す図で、
（ａ）は従来の装置による内部降圧電圧の特性図、
（ｂ）はこの発明に係る装置による内部降圧電圧の特性
図。FIG. 19 is a diagram showing characteristics of an internal step-down voltage,
(A) is a characteristic diagram of an internal step-down voltage by a conventional device,
(B) is a characteristic diagram of an internal step-down voltage by the device according to the present invention.

【図２０】図20は内部電源電圧の特性を示す図で、
（ａ）は従来の装置による内部電源電圧の特性図、
（ｂ）はこの発明に係る装置による内部電源電圧の特性
図。FIG. 20 is a diagram showing characteristics of an internal power supply voltage,
(A) is a characteristic diagram of an internal power supply voltage by a conventional device,
FIG. 6B is a characteristic diagram of the internal power supply voltage by the device according to the present invention.

【図２１】図21は従来のダイナミック型ＲＡＭの方式を
示す図で、（ａ）図はブ−トストラップ方式を示す図、
（ｂ）図はブ−トストラップ方式で周辺回路を降圧電位
により駆動する方式を示す図、（ｃ）図はワード線を昇
圧電位により駆動する方式を示す図、（ｄ）図はワード
線を昇圧電位により駆動する方式で周辺回路を降圧電位
により駆動する方式を示す図。FIG. 21 is a diagram showing a conventional dynamic RAM system, and FIG. 21 (a) is a diagram showing a bootstrap system;
(B) is a diagram showing a method of driving peripheral circuits by a step-down potential by a bootstrap method, (c) is a diagram showing a method of driving word lines by a step-up potential, and (d) is a diagram showing word lines. FIG. 9 is a diagram showing a method of driving peripheral circuits by a step-down potential by a method of driving by a boost potential.

【図２２】図22は従来のダイナミック型ＲＡＭの内部電
源システムを示す図。FIG. 22 is a diagram showing an internal power supply system of a conventional dynamic RAM.

【符号の説明】[Explanation of symbols]

１…ＩＣチップ、 ２…基準電圧発生回路、 ３…パワーオンリセット回路、 ４…起動回路、 ５…降圧回路用昇圧回路、 ６…ソースフォロワ型降圧回路、 ７…ワード線駆動系回路用昇圧回路、 ８…集積回路部、 ９…メモリセルアレイ、 １０…ワード線駆動系回路、 １１…周辺回路、 １２…電圧制御回路、 １３…発振回路、 １４…バッファ回路、 １５…チャージポンプ回路、 １６…帰還路、 １７…電圧発生部、 １８…制御信号発生部、 ２２，２３，２４，２５，２６…ＣＭＯＳインバータ、 ４５…Ｎチャネル型ＭＯＳＦＥＴ、 ５６…ワード線ドライバ選択回路、 ５７…ローデコーダ。 1 ... IC chip, 2 ... Reference voltage generation circuit, 3 ... Power-on reset circuit, 4 ... Start-up circuit, 5 ... Step-up circuit for step-down circuit, 6 ... Source follower type step-down circuit, 7 ... Booster circuit for word line drive system circuit, 8 ... Integrated circuit part, 9 ... Memory cell array, 10 ... Word line drive system circuit, 11 ... Peripheral circuit, 12 ... voltage control circuit, 13 ... Oscillation circuit, 14 ... Buffer circuit, 15 ... Charge pump circuit, 16 ... Return route, 17 ... Voltage generator, 18 ... Control signal generator, 22, 23, 24, 25, 26 ... CMOS inverter, 45 ... N-channel MOSFET, 56 ... Word line driver selection circuit, 57 ... Row decoder.

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−38786（ＪＰ，Ａ) 特開 平２−350（ＪＰ，Ａ) 特開 平２−70264（ＪＰ，Ａ) 特開 平５−114291（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/407 ─────────────────────────────────────────────────── ─── Continuation of front page (56) References JP-A-4-38786 (JP, A) JP-A-2-350 (JP, A) JP-A-2-70264 (JP, A) JP-A-5- 114291 (JP, A) (58) Fields surveyed (Int.Cl. ⁷ , DB name) G11C 11/407

Claims (6)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 電源投入を検知して第１内部電位を発生
させ、 前記第１内部電位を昇圧して内部昇圧電位を発生させ、 前記内部昇圧電位を用いて、外部から印加される電位
を、ある電位レベルで制限し、前記外部から印加される
電位から電位変動が少ない定電位領域を持つ第２内部電
位を発生させ、 前記第２内部電位を発生した後、前記第１内部電位に代
えて前記第２内部電位を昇圧し、前記第２内部電位が持
つ定電位領域を反映した定電位領域を持つ内部昇圧電位
を発生させる ことを特徴とする半導体集積回路装置の電
圧発生方法。 1. A first internal potential is generated upon detection of power-on.
Then, the first internal potential is boosted to generate an internal boosted potential, and the potential applied from the outside by using the internal boosted potential.
Is applied at a certain potential level and is applied from the outside.
A second internal voltage that has a constant potential region with little potential variation from the potential
Position to generate, after generating the second internal potential, the cash in the first internal potential
Therefore, the second internal potential is boosted to maintain the second internal potential.
Internal boosted potential that has a constant potential region that reflects one constant potential region
Conductive semiconductor integrated circuit device, characterized in that to generate the
Pressure generation method . 【請求項２】 前記半導体集積回路装置は半導体記憶装
置を含み、 前記第２内部電位は前記半導体記憶装置の周辺回路で使
用され、 前記内部昇圧電位は前記半導体記憶装置のワード線駆動
系回路で使用される ことを特徴とする請求項１に記載の
半導体集積回路装置の電圧発生方法。2. The semiconductor integrated circuit device is a semiconductor memory device.
And the second internal potential is used in a peripheral circuit of the semiconductor memory device.
The internal boosted potential is used for driving the word line of the semiconductor memory device.
The voltage generation method for a semiconductor integrated circuit device according to claim 1, wherein the voltage generation method is used in a system circuit . 【請求項３】 電源投入を検知して第１内部電位を発生
させ、 前記第１内部電位を昇圧して、第１、第２内部昇圧電位
を発生させ、 前記第１内部昇圧電位を用いて、外部から印加される電
位を、ある電位レベルで制限し、前記外部から印加され
る電位から電位変動が少ない定電位領域を持つ第２内部
電位を発生させ、 前記第２内部電位を発生した後、前記第１内部電位に代
えて前記第２内部電位を昇圧し、前記第２内部電位が持
つ定電位領域を反映した定電位領域を持つ第１、第２内
部昇圧電位を発生させる ことを特徴とする半導体集積回
路装置の電圧発生方法。3. A first internal potential is generated upon detection of power-on.
Is, by boosting the first internal potential, first, second internal boosted potential
Is generated, and the voltage applied from the outside is generated using the first internal boosted potential.
The potential is limited to a certain potential level and applied from the outside.
Second internal with a constant potential region where the potential fluctuation is small from the potential
To generate a potential, after generating the second internal potential, the cash in the first internal potential
Therefore, the second internal potential is boosted to maintain the second internal potential.
In the first and second areas that have a constant potential area that reflects one constant potential area
A method for generating a voltage in a semiconductor integrated circuit device, which comprises generating a partial boosted potential . 【請求項４】 前記半導体集積回路装置は半導体記憶装
置を含み、 前記第２内部電位は前記半導体記憶装置の周辺回路で使
用され、 前記第２内部昇圧電位は前記半導体記憶装置のワード線
駆動系回路で使用される ことを特徴とする請求項３に記
載の半導体集積回路装置の電圧発生方法。 4. The semiconductor integrated circuit device is a semiconductor memory device.
And the second internal potential is used in a peripheral circuit of the semiconductor memory device.
And the second internal boosted potential is applied to the word line of the semiconductor memory device.
Serial to claim 3, characterized in that it is used in the drive system circuit
Method for generating voltage of mounted semiconductor integrated circuit device. 【請求項５】 前記第２内部電位は、前記内部昇圧電位
をゲートに受ける絶縁ゲート型ＦＥＴを含むソースフォ
ロワ型降圧回路により発生されることを特徴とする請求
項１乃至請求項４いずれか一項に記載の半導体集積回路
装置の電圧発 生方法。 5. The second internal potential is the internal boosted potential.
Source gate including insulated gate type FET
Claim generated by a lower step-down circuit
Voltage onset raw method of a semiconductor integrated circuit device according to 1 to claim 4 any one claim. 【請求項６】 前記第１内部電位は、電源投入時に第１
レベルとなり、第１内部電位発生後に前記第１レベルと
は異なる第２レベルとなるリセット信号に基づき動作さ
れるフィードバック型降圧回路により発生されることを
特徴とする請求項５に記載の半導体集積回路装置の電圧
発生方法。 6. The first internal potential is the first internal potential when power is turned on.
Becomes the level and becomes the first level after the generation of the first internal potential.
Is operated based on a reset signal that has a different second level.
Is generated by the feedback buck circuit
The voltage of the semiconductor integrated circuit device according to claim 5,
Method of occurrence .