JP3281353B2 - Semiconductor integrated circuit device - Google Patents
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Description
【0001】[0001]
【発明の属する技術分野】この発明は、半導体集積回路
装置に係わり、特に集積回路内の電源系統が改良された
半導体集積回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device, and more particularly to a semiconductor integrated circuit having an improved power supply system in an integrated circuit.
【0002】[0002]
【従来の技術】現在のダイナミックランダムアクセスメ
モリ(DRAM)においては、外部印加電源をそのまま
用いるよりもむしろ、集積回路自体で電圧を発生させる
ことが望ましい。これは、集積回路内部で必要とされる
電圧レベルが複数であっても、集積回路に接続される外
部印加電源を単一にすることを可能にする。2. Description of the Related Art In a current dynamic random access memory (DRAM), it is desirable to generate a voltage in an integrated circuit itself rather than using an externally applied power as it is. This allows a single externally applied power supply to be connected to the integrated circuit, even if multiple voltage levels are required inside the integrated circuit.
【0003】現在のDRAMでは外部印加電源電圧を単
一として、他に必要な電圧は集積回路内部で発生させる
方法が取られている。内部電圧発生回路としては、基板
電位ないしウェル電位を供給する基板電位発生回路、内
部電源として用いる内部電源電圧発生回路、内部基準電
位として用いる基準電位発生回路などがある。In the current DRAM, a method is employed in which a single externally applied power supply voltage is used and other necessary voltages are generated inside the integrated circuit. Examples of the internal voltage generation circuit include a substrate potential generation circuit for supplying a substrate potential or a well potential, an internal power supply voltage generation circuit used as an internal power supply, and a reference potential generation circuit used as an internal reference potential.
【0004】内部電源として用いる電圧発生回路として
は、昇圧回路と降圧回路とがある。これらの内部電圧発
生回路は、外部電源電圧に対する集積回路の動作マージ
ンの向上や信頼性の確保を狙いとして用いられる。特
に、近年は、外部印加電源電圧が低電圧化される傾向に
あり、昇圧回路を登載したDRAMが提案されてきてい
る。A voltage generating circuit used as an internal power supply includes a booster circuit and a step-down circuit. These internal voltage generating circuits are used for the purpose of improving the operation margin of the integrated circuit with respect to the external power supply voltage and ensuring the reliability. In particular, in recent years, the externally applied power supply voltage has tended to be reduced, and DRAMs having a booster circuit have been proposed.
【0005】従来技術の構成例を図21(a)〜(d)に
示す。同図(a)に示す例は、内部電源電圧発生回路を
用いない例で、ワード線駆動にはブートストラップ方式
を用い、周辺回路は外部印加電源電圧をそのまま用いて
いるものである。例えば1MビットDRAMや4Mビッ
トDRAMではこの方式が取られていた。FIGS. 21 (a) to 21 (d) show configuration examples of the prior art. The example shown in FIG. 7A is an example in which an internal power supply voltage generating circuit is not used. The bootstrap method is used for driving a word line, and an externally applied power supply voltage is used as it is for a peripheral circuit. For example, this method has been adopted in a 1 Mbit DRAM and a 4 Mbit DRAM.
【0006】同図(b)に示す例は、周辺回路の電源と
して内部降圧電位発生回路の出力を用いる方法で、例え
ば16MビットDRAMではこの方式が取られていた。The example shown in FIG. 1B is a method using the output of an internal step-down potential generating circuit as a power supply for a peripheral circuit. For example, this method is used in a 16 Mbit DRAM.
【0007】同図(c)と(d)とに示す例は、外部印
加電源電圧の低電圧化に対応するために、ブートストラ
ップ方式ではなく昇圧電位発生回路の出力をワード線駆
動系回路の電源として用いるものである。これらのう
ち、(c)に示す例は、周辺回路の電源として外部印加
電源電圧をそのまま用いるもので、(d)に示す例は、
周辺回路の電源として内部降圧電位発生回路を用いるも
のである。これらの方式は例えば64MビットDRAM
での使用が考えられている。In the examples shown in FIGS. 1C and 1D, in order to cope with the reduction of the externally applied power supply voltage, the output of the boosted potential generating circuit is not used in the bootstrap system but in the word line driving system circuit. It is used as a power supply. Of these, the example shown in (c) uses the externally applied power supply voltage as it is as the power supply for the peripheral circuit, and the example shown in (d)
An internal step-down potential generating circuit is used as a power supply for a peripheral circuit. These methods are, for example, 64Mbit DRAM
It is considered for use in.
【0008】[0008]
【発明が解決しようとする課題】前記のように、DRA
Mの周辺回路の電源として外部印加電源電圧よりも低い
電圧を発生させる降圧電位発生回路を用いることや、ワ
ード線駆動系回路の電源として外部印加電源電圧よりも
高い電圧を発生させる昇圧電位発生回路を用いること
は、従来からの技術である。As described above, DRA
A step-down potential generating circuit for generating a voltage lower than the externally applied power supply voltage as a power supply for the peripheral circuits of M, or a boosted potential generating circuit for generating a voltage higher than the externally applied power supply voltage as a power supply for the word line drive system circuit Is a conventional technique.
【0009】しかしながら、従来の内部電源電圧システ
ムは、図22に示すように、昇圧回路は外部印加電位VC
Cにより駆動され、電位VCCを内部昇圧電位φPに昇
圧する。また、降圧回路も同様にして、入力された電位
VCCを内部降圧電位φDに降圧する。この構成である
と、電位VCCの電位レベルが変動すると、内部昇圧電
位φPおよび内部降圧電位φDの電位レベルまでもが一
緒に変動する。However, in the conventional internal power supply voltage system, as shown in FIG.
C drives the potential VCC to an internal boosted potential φP. Similarly, the step-down circuit steps down the input potential VCC to the internal step-down potential φD. With this configuration, when the potential level of the potential VCC changes, the potential levels of the internal boosted potential φP and the internal reduced potential φD also change together.
【0010】集積度が低く、また、動作速度が比較的遅
い世代のDRAMでは、上記の変動は許容誤差の範囲で
あるが、今後の、64M、256M、1G、…という超
大規模集積、および超高速動作の世代となるDRAMを
考えれば、内部電源電圧の微弱な変動が、誤動作の原因
に充分になり得る。[0010] In a DRAM of a generation with a low integration degree and a relatively low operation speed, the above fluctuation is within the range of an allowable error. However, in the future, the ultra-large-scale integration of 64M, 256M, 1G,. Considering a DRAM that is a high-speed operation generation, a slight change in the internal power supply voltage can be a sufficient cause of a malfunction.
【0011】この発明は、上記のような点に鑑みて為さ
れたもので、その目的は、外部から印加される電源電位
が変動しても、内部電源電位の変動を抑制できる半導体
集積回路装置を提供することにある。SUMMARY OF THE INVENTION The present invention has been made in view of the above points, and an object thereof is to provide a semiconductor integrated circuit device capable of suppressing a change in an internal power supply potential even when a power supply potential applied from the outside fluctuates. Is to provide.
【0012】[0012]
【課題を解決するための手段】上記目的を達成するため
に、この発明に係る半導体集積回路装置では、外部から
印加され、電位レベルの変動がある第1の電位を、ある
電位レベルで制限することによって電位変動が少ない定
電位領域を得た第2の電位に変換する変換手段と、前記
第2の電位を電源に用いて駆動され、前記第2の電位
を、この第2の電位の定電位領域が反映されたまま第3
の電位に変換し、この変換された第3の電位を定常的に
発生させる発生手段とを具備する。そして、前記変換手
段は、前記第1の電位をある電位レベルで制限して前記
第2の電位に変換し、出力するソースフォロワ型の降圧
回路と、このソースフォロワ型の降圧回路が電源投入時
で前記第2の電位を出力していないとき、このソースフ
ォロワ型の降圧回路に代わって前記第1の電位をある電
位レベルで制限して前記第2の電位に変換し、出力する
フィードバック型の降圧回路とを備え、前記発生手段
は、前記第2の電位を電源に用いて駆動される昇圧回路
を含むことを特徴としている。In order to achieve the above object, in a semiconductor integrated circuit device according to the present invention, a first potential applied from the outside and having a variation in potential level is limited to a certain potential level. A conversion means for converting a constant potential region having a small potential variation into a second potential, which is driven by using the second potential as a power source, and converting the second potential to a constant potential of the second potential. The third with the potential area reflected
And a generator for constantly generating the converted third potential. The conversion means limits the first potential to a certain potential level and
Source follower type step-down converter that converts to the second potential and outputs it
Circuit and this source follower type step-down circuit
When the second potential is not being output at
The first potential is replaced with a certain voltage in place of the follower type step-down circuit.
Is converted to the second potential after being limited by the potential level and output.
A feedback type step-down circuit;
Is a booster circuit driven using the second potential as a power supply
It is characterized by including .
【0013】[0013]
【0014】[0014]
【0015】上記構成を有する半導体集積回路装置であ
ると、少なくとも集積回路を動作させるための第3の電
位を発生させる発生手段が、外部から印加される第1の
電位を、ある電位レベルで制限することによって電位変
動が少ない定電位領域を得た第2の電位を電源に用いて
駆動される。即ち上記発生手段は、外部から印加される
第1の電位が変動しても、その動作電源には第2の電位
が用いられているから、その動作状態は変化し難い。よ
って、上記発生手段からは、変動の少ない第3の電位
を、定常的に発生させることができる。In the semiconductor integrated circuit device having the above configuration, the generating means for generating at least the third potential for operating the integrated circuit limits the first potential applied from the outside to a certain potential level. In this manner, the second potential which has obtained a constant potential region with small potential fluctuation is driven using the power supply. That is, even if the first potential applied from the outside fluctuates, the operating state of the generating means is unlikely to change because the second potential is used as the operating power supply. Therefore, the third potential with little fluctuation can be constantly generated from the generation unit.
【0016】さらに上記発生手段は、第2の電位を、こ
の第2の電位の定電位領域が反映されたまま第3の電位
に変換する。このため、単に第1の電位を、ある電位レ
ベルで制限するだけで定電位領域を得た電位を発生させ
るだけの装置よりも、第3の電位における定電位領域の
範囲が拡がる。よって、装置の動作マージンが拡大し、
誤動作が、より発生し難くなる。Further, the generating means converts the second potential to a third potential while reflecting the constant potential region of the second potential. For this reason, the range of the constant potential region at the third potential is wider than that of an apparatus that generates a potential with a constant potential region obtained by simply limiting the first potential at a certain potential level. Therefore, the operation margin of the device is expanded,
Malfunctions are less likely to occur.
【0017】また、上記変換手段を、降圧回路を含んで
構成したとき、この降圧回路をソースフォロワ型とす
る。この場合、比較的に単純に降圧回路を構成できる。When the conversion means includes a step-down circuit, the step-down circuit is of a source follower type. In this case, a step-down circuit can be configured relatively simply.
【0018】また、上記ソースフォロワ型の降圧回路
を、ドレインに第1の電位が印加され、ソースから第2
の電位を出力する絶縁ゲート型FETにより構成したと
き、この絶縁ゲート型FETのゲートに、第2の昇圧回
路からの第4の電位を印加するようにする。この場合、
第4の電位を、第2の電位に比べて上記絶縁ゲート型F
ETのしきい値分高くすると、第2の電位を、内部電源
電位として理想的な、電位が低い時は、外部から印加さ
れる第1の電位が低い時の変化率と同じ変化率を示し、
電位が高い時は、外部から印加される第1の電位が高い
時の変化率より小さい変化率を示すように設定すること
ができる。The source follower-type step-down circuit may be configured such that a first potential is applied to a drain, and a second
, The fourth potential from the second booster circuit is applied to the gate of the insulated gate FET. in this case,
The fourth potential is compared with the second potential by the insulated gate type F
When the potential is increased by the threshold value of ET, the second potential is ideal as an internal power supply potential, and when the potential is low, the rate of change is the same as the rate of change when the first potential applied from the outside is low. ,
When the potential is high, it can be set so as to show a rate of change smaller than the rate of change when the first potential applied from the outside is high.
【0019】[0019]
【発明の実施の形態】以下、この発明を実施形態により
説明する。この説明に際し、全ての図面において、同一
の部分には同一の参照符号を付し、重複する説明は避け
ることにする。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to embodiments. In this description, in all the drawings, the same portions are denoted by the same reference characters, and redundant description will be avoided.
【0020】図1は、この発明の第1の実施形態に係る
ダイナミック型RAMのブロック図である。FIG. 1 is a block diagram of a dynamic RAM according to the first embodiment of the present invention.
【0021】図1に示すように、ICチップ1内には、
外部印加電位VCCから基準電圧φRを発生させる基準
電圧発生回路2、外部印加電位VCC(外部電源)投入
後、所定時間後にリセット信号SRを出力するパワーオ
ンリセット回路3、基準電圧φRから内部降圧電位φD
を、リセット信号SRが立ち下がるまで出力する起動回
路4、降圧電位φDと接地電位GNDとの電位差により
駆動され、降圧電位φDを降圧回路用昇圧電位φP1に
昇圧する降圧回路用昇圧回路5、昇圧電位φP1により
制御され、印加電位VCCを内部降圧電位φDに降圧す
るソースフォロワ型降圧回路6、降圧電位φDと接地電
位GNDとの電位差により駆動され、降圧電位φDをワ
ード線駆動系回部用昇圧電位φP2に昇圧するワード線
駆動系回部用昇圧回路7と、降圧電位φDと接地電位G
NDとの電位差、並びに昇圧電位φP2と接地電位GN
Dとの電位差により駆動される回路をそれぞれ含む集積
回路部8とが設けられている。第1の実施形態に係る装
置はダイナミック型RAMであり、集積回路部8には、
主要な回路として、メモリセルアレイ9、ワード線駆動
系回路10、周辺回路11が設けられている。As shown in FIG. 1, inside the IC chip 1,
A reference voltage generating circuit 2 for generating a reference voltage φR from an externally applied potential VCC, a power-on reset circuit 3 for outputting a reset signal SR a predetermined time after turning on the externally applied potential VCC (external power supply), an internal step-down potential from the reference voltage φR φD
Circuit 4 which outputs the voltage until the reset signal SR falls, a boosting circuit 5 for a step-down circuit which is driven by a potential difference between the step-down potential φD and the ground potential GND, and boosts the step-down potential φD to a step-up potential φP1 for the step-down circuit. A source follower-type step-down circuit 6 controlled by the potential φP1 to step down the applied potential VCC to the internal step-down potential φD, driven by a potential difference between the step-down potential φD and the ground potential GND, and boosting the step-down potential φD for the word line driving circuit A booster circuit 7 for the word line drive system for boosting to potential φP2, a reduced potential φD and a ground potential G
ND, the boosted potential φP2 and the ground potential GN
And integrated circuits 8 each including a circuit driven by a potential difference from D. The device according to the first embodiment is a dynamic RAM, and the integrated circuit unit 8 includes:
As main circuits, a memory cell array 9, a word line driving system circuit 10, and a peripheral circuit 11 are provided.
【0022】次に、その動作について説明する。Next, the operation will be described.
【0023】外部電源を投入後、基準電圧発生回路2は
基準電圧φRを発生し、ほぼ同時にパワーオンリセット
回路が“H”レベルのリセット信号SRを出力する。
“H”レベルのリセット信号SRは起動回路4に入力さ
れ、また、基準電圧φRは起動回路4、昇圧回路5およ
び7にそれぞれ入力される。起動回路4は、基準電圧φ
Rの入力、並びに“H”レベルのリセット信号SRの入
力を受けて導通し、リセット信号SRが“H”レベルの
間、降圧電位φDを出力し続ける。降圧電位φDは、昇
圧回路5および7、並びに集積回路部8(ワード線駆動
系回路10、周辺回路11)に高電位電源として供給され
る。昇圧回路5および7は、降圧電位φDの供給によ
り、動作電源が印加される。よって導通し、昇圧電位φ
P1およびφP2をそれぞれ出力する。昇圧電位φP1
はソースフォロワ型降圧回路6に入力され、昇圧電位φ
P2は集積回路部8(ワード線駆動系回路10)に高電位
電源として供給される。降圧回路6は昇圧電位φP1が
“H”レベルの間、導通し続け、印加電位VCCを降圧
電位φDに降圧し、降圧電位φDを出力し続ける。ここ
で、パワーオンリセット回路3は、電源投入後から、降
圧回路6が降圧電位φDを出力するまでの時間に合わせ
てリセット信号SRを“H”レベルから“L”レベルに
立ち下げる。起動回路4は、“L”レベルのリセット信
号SRの入力を受けて遮断し、以後、降圧電位φDは、
起動回路4から、降圧回路6に代わって出力される。After the external power supply is turned on, reference voltage generating circuit 2 generates reference voltage φR, and at almost the same time, the power-on reset circuit outputs reset signal SR of “H” level.
The “H” level reset signal SR is input to the starting circuit 4, and the reference voltage φR is input to the starting circuit 4 and the boosting circuits 5 and 7, respectively. The starting circuit 4 has a reference voltage φ
When the reset signal SR is at the “H” level, the transistor is kept conducting, receiving the input of R and the input of the reset signal SR at the “H” level. The reduced potential φD is supplied to the booster circuits 5 and 7 and the integrated circuit section 8 (word line drive system circuit 10 and peripheral circuit 11) as a high potential power supply. An operation power supply is applied to the booster circuits 5 and 7 by supplying the reduced potential φD. Therefore, conduction occurs, and the boosted potential φ
P1 and φP2 are output. Boost potential φP1
Is input to the source follower type step-down circuit 6, and the boosted potential φ
P2 is supplied to the integrated circuit section 8 (word line drive system circuit 10) as a high potential power supply. The step-down circuit 6 continues to conduct while the boosted potential φP1 is at the “H” level, reduces the applied potential VCC to the reduced potential φD, and continues to output the reduced potential φD. Here, the power-on reset circuit 3 causes the reset signal SR to fall from the “H” level to the “L” level in synchronization with the time from when the power is turned on to when the step-down circuit 6 outputs the step-down potential φD. The start-up circuit 4 cuts off upon receiving the input of the “L” level reset signal SR.
It is output from the start-up circuit 4 in place of the step-down circuit 6.
【0024】次に、昇圧回路5および7の構成について
説明する。Next, the configuration of the booster circuits 5 and 7 will be described.
【0025】図2は、図1に示す降圧回路用昇圧回路
5、およびワード線駆動系回路用昇圧回路7のブロック
図である。FIG. 2 is a block diagram of the booster circuit 5 for the step-down circuit and the booster circuit 7 for the word line drive system circuit shown in FIG.
【0026】図1に示す昇圧回路5および7の構成は、
ともに同一であるので、一つの図を参照して同時に説明
する。The configuration of the booster circuits 5 and 7 shown in FIG.
Since both are the same, they will be described simultaneously with reference to one figure.
【0027】図2に示すように、昇圧回路5および7
は、基準電位φRが入力され、昇圧回路5および7の出
力である昇圧電位φPを設定電位に制御するための電圧
制御回路12と、降圧電位φDと接地電位との電位差を動
作電源とし、電圧制御回路12からの制御信号S0、BS
0(先頭のBは反転信号を示す)により制御され、チャ
ージポンプ回路のキャパシタを駆動するためのクロック
信号CLKを出力する発振回路13と、降圧電位φDと接
地電位との電位差を動作電源とし、クロック信号CLK
をチャージポンプ回路のキャパシタの駆動に適したクロ
ック信号CLK0に変換するためのバッファ回路14と、
降圧電位φDと接地電位との電位差を動作電源とし、ク
ロック信号CLK0により制御されて降圧電位φDを昇
圧電位φPに昇圧して出力するチャージポンプ回路15
と、昇圧電位φPを電圧制御回路12にフィ−ドバックさ
せるための帰還路16とにより構成されている。As shown in FIG. 2, booster circuits 5 and 7
Is a voltage control circuit 12 for receiving a reference potential φR, controlling the boosted potential φP output from the booster circuits 5 and 7 to a set potential, using the potential difference between the reduced potential φD and the ground potential as an operation power supply, Control signals S0, BS from control circuit 12
0 (the first B indicates an inverted signal), an oscillation circuit 13 for outputting a clock signal CLK for driving the capacitor of the charge pump circuit, and a potential difference between the step-down potential φD and the ground potential as an operation power supply. Clock signal CLK
To a clock signal CLK0 suitable for driving the capacitor of the charge pump circuit,
A charge pump circuit 15 that uses a potential difference between the step-down potential φD and the ground potential as an operation power source, boosts the step-down potential φD to a step-up potential φP under the control of a clock signal CLK0, and outputs the boosted potential φP.
And a feedback path 16 for feeding back the boosted potential φP to the voltage control circuit 12.
【0028】次に、昇圧回路の各ブロックの回路構成を
参照しつつ、その動作について説明する。Next, the operation of the booster circuit will be described with reference to the circuit configuration of each block.
【0029】図3は図2に示す電圧制御回路12の回路図
である。FIG. 3 is a circuit diagram of the voltage control circuit 12 shown in FIG.
【0030】図3に示すように、電圧制御回路12は、主
に電圧発生部17と、制御信号発生部18とにより構成され
ている。As shown in FIG. 3, the voltage control circuit 12 mainly includes a voltage generator 17 and a control signal generator 18.
【0031】外部電源を投入後、基準電位φRが、電圧
発生部17のNチャネル型MOSFET(以下NMOSと
称す)19のゲートに入力される。これにより、NMOS
19が導通し、NMOS19のドレインが低電位となる。N
MOS19のドレインからは、“L”レベルの内部電圧信
号SCが取り出され、“L”レベルの信号SCは、制御
信号発生部18のインバータ20の入力に供給される。イン
バータ20は、降圧電位φDと接地電位との電位差により
駆動される。インバータ20の電源端子に降圧電位φDが
供給されると、インバータ20は、“H”レベルの制御信
号S0を出力する。また、信号S0は、インバータ21の
入力に供給される。インバータ21も、インバータ20と同
様に降圧電位φDと接地電位との電位差により駆動され
る。インバータ21は、“L”レベルの制御信号BS0を
出力する。After the external power supply is turned on, the reference potential φR is input to the gate of the N-channel MOSFET (hereinafter referred to as NMOS) 19 of the voltage generator 17. Thereby, NMOS
19 becomes conductive, and the drain of the NMOS 19 becomes low potential. N
An “L” level internal voltage signal SC is extracted from the drain of the MOS 19, and the “L” level signal SC is supplied to the input of the inverter 20 of the control signal generator 18. Inverter 20 is driven by the potential difference between step-down potential φD and the ground potential. When the reduced potential φD is supplied to the power supply terminal of the inverter 20, the inverter 20 outputs an “H” level control signal S0. The signal S0 is supplied to an input of the inverter 21. The inverter 21 is also driven by the potential difference between the step-down potential φD and the ground potential, similarly to the inverter 20. Inverter 21 outputs "L" level control signal BS0.
【0032】尚、基準電圧発生回路2についての具体的
な回路は省略するが、基準電圧発生回路2は、一般に外
部印加電源電圧に対する依存性の低い回路である。Although a specific circuit for the reference voltage generating circuit 2 is omitted, the reference voltage generating circuit 2 is generally a circuit having low dependency on an externally applied power supply voltage.
【0033】図4は図2に示す発振回路13の回路図であ
る。FIG. 4 is a circuit diagram of the oscillation circuit 13 shown in FIG.
【0034】図4に示すように、発振回路13は、主に互
いに直列接続された五段のCMOSインバータ22〜26
と、最終段のインバータ26の出力を、初段のインバータ
22の入力に帰還させる帰還路27とにより構成されたリン
グ発振器である。これら五段のCMOSインバータ22〜
26はそれぞれ、降圧電位φDと接地電位との電位差によ
り駆動される。As shown in FIG. 4, the oscillation circuit 13 mainly includes five-stage CMOS inverters 22 to 26 connected in series with each other.
And the output of the last-stage inverter 26
22 is a ring oscillator constituted by a feedback path 27 for feeding back to the input of the input 22. These five-stage CMOS inverters 22 to
26 are driven by the potential difference between the step-down potential φD and the ground potential.
【0035】制御信号S0は、ソースを降圧電位φDが
供給される電源端子に接続し、ドレインを第二段のイン
バータ23の入力に接続したPMOS28のゲートに入力さ
れる。これと同時に制御信号S0は、ソースを接地端子
に接続し、ドレインを初段のインバータ22のNMOS29
のソースに接続したNMOS30のゲートに入力される。The control signal S0 is input to the gate of the PMOS 28 whose source is connected to the power supply terminal to which the reduced potential φD is supplied and whose drain is connected to the input of the second inverter 23. At the same time, the control signal S0 has a source connected to the ground terminal and a drain connected to the NMOS 29 of the first inverter 22.
Is input to the gate of the NMOS 30 connected to the source of the NMOS.
【0036】また、制御信号BS0は、ソースを降圧電
位φDが供給される電源端子に接続し、ドレインを第二
段のインバータ23のPMOS31のソースに接続したPM
OS32のゲートに入力される。これと同時に制御信号B
S0は、ソースを接地端子に接続し、ドレインを第三段
のインバータ24の入力に接続したNMOS33のゲートに
入力される。The control signal BS0 has a source connected to the power supply terminal supplied with the reduced potential φD and a drain connected to the source of the PMOS 31 of the second inverter 23.
Input to the gate of OS32. At the same time, the control signal B
S0 is input to the gate of the NMOS 33 whose source is connected to the ground terminal and whose drain is connected to the input of the third inverter 24.
【0037】ここで、制御信号S0が“H”レベル、B
S0が“L”レベルの場合、PMOS28とNMOS33が
遮断し、NMOS30とPMOS32が導通するので、五段
のCMOSインバータ22〜26にそれぞれ、動作電源が供
給される。よって、発振回路13が活性化し、所定のクロ
ック信号CLKを発振する。Here, when the control signal S0 is at "H" level,
When S0 is at the "L" level, the PMOS 28 and the NMOS 33 are cut off, and the NMOS 30 and the PMOS 32 are turned on. Therefore, operating power is supplied to the five-stage CMOS inverters 22 to 26, respectively. Therefore, the oscillation circuit 13 is activated, and oscillates a predetermined clock signal CLK.
【0038】図5は図2に示すバッファ回路14の回路図
である。FIG. 5 is a circuit diagram of the buffer circuit 14 shown in FIG.
【0039】図5に示すように、バッファ回路14は、互
いに直列接続された二段のインバータ33、34により構成
されている。これら二段のインバータ33、34はそれぞ
れ、降圧電位φDと接地電位との電位差により駆動され
る。As shown in FIG. 5, the buffer circuit 14 is composed of two stages of inverters 33 and 34 connected in series to each other. These two-stage inverters 33 and 34 are each driven by a potential difference between the step-down potential φD and the ground potential.
【0040】クロック信号CLKはインバータ34の入力
に供給され、チャージポンプ回路15の駆動に適切なクロ
ック信号CLK0変換されて、インバータ35から出力さ
れる。The clock signal CLK is supplied to the input of the inverter 34, converted into a clock signal CLK0 suitable for driving the charge pump circuit 15, and output from the inverter 35.
【0041】図6は図2に示すチャージポンプ回路15の
回路図である。FIG. 6 is a circuit diagram of the charge pump circuit 15 shown in FIG.
【0042】図6に示すように、チャージポンプ回路15
は、降圧電位φDが供給される電源端子と昇圧電位φP
が生成される出力される出力端子との間に、互いに順方
向接続となるように直列された二つのダイオード36およ
び37と、ダイオード36のカソードとダイオード37のアノ
ードとの間に一方の電極を接続し、他方の電極をクロッ
ク信号CLK0が供給される入力端子に接続したキャパ
シタ38と、ダイオード37のカソードに一方の電極を接続
し、他方の電極を接地したキャパシタ39とにより構成さ
れている。As shown in FIG. 6, the charge pump circuit 15
Is a power supply terminal supplied with the step-down potential φD and a step-up potential φP
Between the output terminal from which the output is generated and two diodes 36 and 37 connected in series so as to be forward-connected to each other, and one electrode between the cathode of the diode 36 and the anode of the diode 37. It is composed of a capacitor 38 connected to the input terminal to which the other electrode is supplied with the clock signal CLK0, and a capacitor 39 having one electrode connected to the cathode of the diode 37 and the other electrode grounded.
【0043】クロック信号CLK0がキャパシタ38の他
方の電極に入力されると、ダイオード37の出力ノードの
電位が、降圧電位φDよりも高くなり、昇圧電位φPが
生成される。この昇圧電位φPは、図3に示す電圧制御
回路12の電圧発生部17に帰還される。When clock signal CLK0 is input to the other electrode of capacitor 38, the potential of the output node of diode 37 becomes higher than step-down potential φD, and step-up potential φP is generated. This boosted potential φP is fed back to the voltage generator 17 of the voltage control circuit 12 shown in FIG.
【0044】図3に示すように、電圧発生部17には昇圧
電位φPが供給される電源端子と接地端子との間に直列
接続された抵抗40および41が設けられている。抵抗40と
抵抗41との相互接続点は、ソースを接地したNMOS42
のゲートに接続される。As shown in FIG. 3, the voltage generator 17 is provided with resistors 40 and 41 connected in series between a power supply terminal to which the boosted potential φP is supplied and a ground terminal. The interconnection point between the resistors 40 and 41 is the NMOS 42 with the source grounded.
Connected to the gate.
【0045】昇圧電位φPは、抵抗40と抵抗41とによる
抵抗分割を用いて変換電位φSに電圧変換される。ここ
で、変換電位φSは、基準電位φRと比較される。NM
OS42は、昇圧電位φPが設定された電位よりも低い場
合に遮断し、一方、高い場合に導通する。The boosted potential φP is converted into a converted potential φS using resistance division by the resistors 40 and 41. Here, converted potential φS is compared with reference potential φR. NM
The OS 42 cuts off when the boosted potential φP is lower than the set potential, and conducts when it is higher.
【0046】NMOS42が遮断している時は、電圧発生
部17は“L”レベルの内部電圧信号SCを出力するの
で、上記してきたような動作が行われ、クロック信号C
LK、並びにCLK0を発生させるので、チャージポン
プ回路15は、降圧電位φDを昇圧し続ける。When the NMOS 42 is shut off, the voltage generator 17 outputs the internal voltage signal SC at the "L" level, so that the above-described operation is performed and the clock signal C
Since LK and CLK0 are generated, the charge pump circuit 15 keeps raising the reduced potential φD.
【0047】反対にNMOS42が導通した時、NMOS
42は、ソースを印加電位VCCが供給される電源端子に
接続し、ドレインをNMOS19のドレインに接続したP
MOS43、並びにソースを印加電位VCCが供給される
電源端子に接続し、ドレインをNMOS42のドレインに
接続したPMOS44をそれぞれ導通させる。このため
に、内部電圧信号SCは“H”レベルとなり、制御信号
S0は“L”レベル、BS0は“H”レベルとなる。制
御信号S0は“L”レベル、BS0は“H”レベルとな
ると、図4に示す発振回路13のNMOS30、PMOS32
は遮断し、PMOS28、NMOS33は導通する。よっ
て、初段および第二段のインバータ22および23には動作
電源が供給されなくなり、非活性化する。また、第三段
のインバータ24の入力には、制御信号BS0が“H”レ
ベルの間、“L”レベルの信号が入力されることにな
り、インバータ24は“H”レベルの信号を出力し続け
る。よって、クロック信号CLKは発生せず、“H”レ
ベルに固定される。よって、チャージポンプ回路15は、
降圧電位φDを昇圧しない。On the contrary, when the NMOS 42 becomes conductive, the NMOS 42
Reference numeral 42 denotes a P having a source connected to the power supply terminal to which the applied potential VCC is supplied and a drain connected to the drain of the NMOS 19.
The MOS 43 and the source are connected to the power supply terminal to which the applied potential VCC is supplied, and the PMOS 44 whose drain is connected to the drain of the NMOS 42 is made conductive. Therefore, internal voltage signal SC attains an "H" level, control signal S0 attains an "L" level, and BS0 attains an "H" level. When the control signal S0 goes to "L" level and BS0 goes to "H" level, the NMOS 30 and PMOS 32 of the oscillation circuit 13 shown in FIG.
Is turned off, and the PMOS 28 and the NMOS 33 are turned on. Therefore, no operating power is supplied to the first and second stage inverters 22 and 23, and the inverters are deactivated. In addition, while the control signal BS0 is at the "H" level, an "L" level signal is input to the input of the third stage inverter 24, and the inverter 24 outputs an "H" level signal. to continue. Therefore, the clock signal CLK is not generated, and is fixed at the “H” level. Therefore, the charge pump circuit 15
The step-down potential φD is not boosted.
【0048】以上のように、図1に示す昇圧回路5およ
び7の構成は、ともに同一ではあるが、降圧回路駆動用
の昇圧電位φP1と、ワード線駆動系回路用の昇圧電位
φP2とをそれぞれ、別の値に設定することができる。
この場合には、例えばバッファ回路14のトランジスタの
サイズやインピーダンス、並びにチャージポンプ回路15
のキャパシタのカップリング比などを、それぞれ最適な
昇圧電位が得られるように調節すれば良い。As described above, although the configurations of boosting circuits 5 and 7 shown in FIG. 1 are the same, boosting potential .phi.P1 for driving the step-down circuit and boosting potential .phi.P2 for the word line driving system circuit are respectively set. , Can be set to another value.
In this case, for example, the size and impedance of the transistor of the buffer circuit 14 and the charge pump circuit 15
The coupling ratio of the capacitor may be adjusted so as to obtain the optimum boosted potential.
【0049】次に、ソースフォロワ型降圧回路6の構成
について説明する。Next, the configuration of the source follower type step-down circuit 6 will be described.
【0050】図7は、図1に示すソースフォロワ型降圧
回路6のブロック図である。FIG. 7 is a block diagram of the source follower type step-down circuit 6 shown in FIG.
【0051】図7に示すように、降圧回路6は、ドレイ
ンを印加電位VCCが供給される電源端子に接続し、ソ
ースから降圧電位φDを出力する、ソースフォロワ型降
圧回路のドライバとなるNMOS45により構成されてい
る。NMOS45のゲートには昇圧回路5からの昇圧電位
φP1が供給される。このソースフォロワ型の降圧回路
6は、NMOS45のしきい値降下を利用して内部降圧電
位φDを発生させる機能を持つものである。また、降圧
回路6の出力は降圧電位φDとなるが、電源投入時には
動作しないために、起動回路4が付加されている。起動
回路4は、電源投入時に降圧電位φDを、電源投入時か
ら降圧回路6が動作を始めるまでの間だけ発生させるた
めのものである。As shown in FIG. 7, the step-down circuit 6 has a drain connected to a power supply terminal to which the applied potential VCC is supplied, and an NMOS 45 serving as a driver of a source follower type step-down circuit that outputs a step-down potential φD from a source. It is configured. The boosted potential φP1 from the booster circuit 5 is supplied to the gate of the NMOS 45. The source-follower type step-down circuit 6 has a function of generating an internal step-down potential φD by utilizing a threshold drop of the NMOS 45. The output of the step-down circuit 6 has the step-down potential φD, but does not operate when the power is turned on. Therefore, the start circuit 4 is added. The activation circuit 4 is for generating the step-down potential φD when the power is turned on only during the period from the time when the power is turned on until the step-down circuit 6 starts operating.
【0052】次に、起動回路4の構成について説明す
る。Next, the configuration of the starting circuit 4 will be described.
【0053】図8は、図1に示す起動回路4の回路図で
ある。FIG. 8 is a circuit diagram of the starting circuit 4 shown in FIG.
【0054】起動回路4は、外部電源の投入時に、ソー
スフォロワ型降圧回路6が動作する以前に、降圧電位φ
Dを発生させるもので、基本的な構成はフィードバック
型降圧回路に準じている。When the external power supply is turned on, the starter circuit 4 generates the step-down potential φ before the source follower type step-down circuit 6 operates.
D is generated, and the basic configuration is based on the feedback type step-down circuit.
【0055】外部電源投入後、パワーオンリセット回路
3は、“H”レベルのリセット信号SRを出力する。
“H”レベルのリセット信号SRは、ソースを印加電位
VCCが供給される電源端子に接続したPMOS46のゲ
ート、ソースを接地端子に接続したNMOS47および48
のゲートにそれぞれ供給される。よって、外部電源を投
入した直後は、PMOS46が遮断し、NMOS47および
48がそれぞれ導通する。また、基準電圧発生回路2から
基準電位φRが、NMOS49のゲートに入力される。N
MOS49のソースは、NMOS47のドレインに接続され
ている。これにより、NMOS49が導通することで、N
MOS49のドレインが低電位となる。NMOS49のドレ
インからは、“L”レベルの内部電圧信号SC0が取り
出される。“L”レベルの信号SC0は、ソースを印加
電圧VCCが供給される電源端子に接続し、ドレインを
抵抗50の一端に接続したPMOS51のゲートに供給され
る。抵抗50の他端とNMOS48のドレインとの間には抵
抗52が挿設されている。PMOS51は“L”レベルの内
部電圧信号SC0がゲートに入力されることで導通す
る。よって、PMOS51のドレインと抵抗50との相互接
続点から降圧電位φDが出力される。さらに抵抗50と抵
抗52との相互接続点には、ソースをNMOS47のドレイ
ンに接続したNMOS53のゲートが接続されている。降
圧電位φDは、抵抗50と抵抗52とによる抵抗分割を用い
て変換電位φS0に電圧変換される。ここで、変換電位
φS0は、基準電位φRと比較される。NMOS53は、
降圧電位φDが設定された電位よりも低い場合に遮断す
る。これにより、“L”レベルの内部電圧信号SC0が
NMOS49のドレインが出力され続け、PMOS51のイ
ンピーダンスを下げ、降圧電位φDを設定された電位ま
で上げるように機能する。After the external power is turned on, the power-on reset circuit 3 outputs a reset signal SR of "H" level.
The "H" level reset signal SR is generated by the gates of the PMOS 46 connected to the power supply terminal to which the applied potential VCC is supplied, and the NMOSs 47 and 48 connected to the ground terminal.
Are supplied to the respective gates. Therefore, immediately after the external power is turned on, the PMOS 46 is shut off, and the NMOS 47 and
48 respectively conduct. Further, the reference potential φR is input from the reference voltage generation circuit 2 to the gate of the NMOS 49. N
The source of the MOS 49 is connected to the drain of the NMOS 47. As a result, the NMOS 49 becomes conductive, and N
The drain of the MOS 49 becomes low potential. From the drain of the NMOS 49, an "L" level internal voltage signal SC0 is extracted. The "L" level signal SC0 is supplied to the gate of the PMOS 51 whose source is connected to the power supply terminal to which the applied voltage VCC is supplied and whose drain is connected to one end of the resistor 50. A resistor 52 is inserted between the other end of the resistor 50 and the drain of the NMOS 48. The PMOS 51 is turned on when the internal voltage signal SC0 at the “L” level is input to the gate. Therefore, the reduced potential φD is output from the interconnection point between the drain of the PMOS 51 and the resistor 50. Further, the gate of the NMOS 53 whose source is connected to the drain of the NMOS 47 is connected to the interconnection point between the resistors 50 and 52. The step-down potential φD is converted into a converted potential φS0 by using resistance division by the resistors 50 and 52. Here, converted potential φS0 is compared with reference potential φR. NMOS 53 is
Cut off when the step-down potential φD is lower than the set potential. As a result, the internal voltage signal SC0 of “L” level continues to be output from the drain of the NMOS 49, and functions to lower the impedance of the PMOS 51 and increase the step-down potential φD to the set potential.
【0056】反対に降圧電位φDが設定された電位より
も高くなった場合には、NMOS53は導通する。NMO
S42は、ソースを印加電位VCCが供給される電源端子
に接続し、ドレインをNMOS49のドレインに接続した
PMOS54、並びにソースを印加電位VCCが供給され
る電源端子に接続し、ドレインをNMOS53のドレイン
に接続したPMOS55をそれぞれ導通させる。このため
に、内部電圧信号SC0は“H”レベルとなり、PMO
S51のインピーダンスを上げ、降圧電位φDを設定され
た電位まで下げるように機能する。On the other hand, when the step-down potential φD becomes higher than the set potential, the NMOS 53 becomes conductive. NMO
In S42, the source is connected to the power supply terminal to which the applied potential VCC is supplied, the drain is connected to the PMOS 54 connected to the drain of the NMOS 49, the source is connected to the power supply terminal to which the applied potential VCC is supplied, and the drain is connected to the drain of the NMOS 53. The connected PMOSs 55 are made conductive. As a result, internal voltage signal SC0 attains “H” level, and PMO
The function of raising the impedance of S51 and lowering the step-down potential φD to the set potential is performed.
【0057】パワーオンリセット回路3は、外部印加電
源投入時には“H”レベル、しかる後、即ち図1に示し
た降圧回路6が降圧電位φDを出力するようになった時
点で、“L”レベルとなるリセット信号SRを発生させ
る。リセット信号SRが“L”レベルとなると、PMO
S46が導通し、PMOS51のゲートを高電位とし、PM
OS51を遮断させる。さらにNMOS47および48を遮断
させる。よって、起動回路4には動作電源の供給がなく
なって、その動作が停止する。The power-on reset circuit 3 outputs the "H" level when the externally applied power is turned on, and thereafter, the "L" level when the step-down circuit 6 shown in FIG. 1 outputs the step-down potential φD. Is generated. When the reset signal SR becomes “L” level, PMO
S46 is turned on to set the gate of the PMOS 51 to a high potential,
OS51 is shut off. Further, the NMOSs 47 and 48 are cut off. Therefore, the supply of the operation power to the start circuit 4 is stopped, and the operation is stopped.
【0058】次に、図1に示す集積回路部8の構成につ
いて説明する。Next, the configuration of the integrated circuit section 8 shown in FIG. 1 will be described.
【0059】図9は、図1に示すワード線駆動系回路10
および周辺回路11の一部の回路図である。FIG. 9 shows the word line drive system circuit 10 shown in FIG.
FIG. 2 is a circuit diagram of a part of a peripheral circuit 11.
【0060】図9に示すように、ダイナミック型RAM
の周辺回路11の例として、ワード線ドライバ選択回路56
とローデコーダ回路57とが示されている。また、ワード
線駆動系回路10の例として、一本のワード線を昇圧電位
φP2により駆動するワード線ドライバ回路が示されて
いる。As shown in FIG. 9, a dynamic RAM
As an example of the peripheral circuit 11 of the word line driver selection circuit 56
And a row decoder circuit 57 are shown. Further, as an example of the word line drive system circuit 10, a word line driver circuit for driving one word line with the boosted potential φP2 is shown.
【0061】ワード線ドライバ選択回路56は、複数のア
ドレス信号が入力されて、これらアドレス信号の組み合
わせから、一つのデコード信号SDWLを出力するNA
NDゲート58により構成されている。同様に、ローデコ
ーダ回路57は、複数のアドレス信号が入力されて、これ
らアドレス信号の組み合わせから、一つのデコード信号
SWLを出力するNANDゲート59により構成されてい
る。これらNANDゲート58および59は、降圧電位φD
と接地電位との電位差により駆動される。The word line driver selection circuit 56 receives a plurality of address signals, and outputs one decode signal SDWL based on a combination of these address signals.
The ND gate 58 is used. Similarly, the row decoder circuit 57 includes a NAND gate 59 to which a plurality of address signals are input and which outputs one decode signal SWL based on a combination of these address signals. NAND gates 58 and 59 have a reduced potential φD
It is driven by a potential difference between the ground potential.
【0062】デコード信号SDWLは、レベルシフタ60
の入力、およびインバータ61の入力に供給される。デコ
ード信号SDWLは、レベルシフタ60で、最大電位が、
実質的に昇圧電位φP2とされた増幅信号SD1WLに
レベルシフトされる。The decode signal SDWL is supplied to the level shifter 60
And the input of the inverter 61. The decode signal SDWL has a maximum potential of the level shifter 60.
The level is shifted to the amplified signal SD1WL substantially set to the boosted potential φP2.
【0063】ワード線ドライバ選択回路56が、“H”レ
ベルのデコード信号SDWLを出力した時には、レベル
シフタ60の出力から、PMOS62のソースに“H”レベ
ルの増幅信号SD1WLが供給される。これにより、P
MOS62とNMOS63とから成るCMOSインバータ64
に動作電源が与えられ、インバータ64が活性化される。
インバータ64が活性化された後、ローデコーダ回路57か
らのデコード信号SWLの“H”か“L”に応じて、図
示せぬワード線へ、最大電位がほぼ昇圧電位φP2の、
昇圧電位φP2WLが出力され、ワード線が昇圧電位で
駆動される。When the word line driver selection circuit 56 outputs the "H" level decode signal SDWL, the "H" level amplified signal SD1WL is supplied to the source of the PMOS 62 from the output of the level shifter 60. This allows P
CMOS inverter 64 composed of MOS 62 and NMOS 63
Is supplied with operating power, and the inverter 64 is activated.
After the inverter 64 is activated, in response to the decode signal SWL from the row decoder circuit 57 being “H” or “L”, the maximum potential is almost equal to the boosted potential φP2 to a word line (not shown).
The boosted potential φP2WL is output, and the word line is driven by the boosted potential.
【0064】ワード線を駆動するドライバMOSFET
が、Pチャネル型であると、外部印加電源電圧が低い場
合にもワード線を十分に昇圧することができるから、近
年注目されている方式である。そして、この場合には当
然ながら、ワード線駆動系回路に電源として供給される
昇圧電位φP2には、電位変動がなく安定したものが望
ましい。Driver MOSFET for driving word line
However, the P-channel type is a method that has recently attracted attention because a word line can be sufficiently boosted even when an externally applied power supply voltage is low. In this case, as a matter of course, it is desirable that the boosted potential φP2 supplied as a power supply to the word line drive system circuit be stable without a potential change.
【0065】尚、デコード信号SWLも、レベルシフタ
65で、最大電位が、実質的に昇圧電位φP2とされた増
幅信号S1WLにレベルシフトされる。The decode signal SWL is also supplied to the level shifter
At 65, the maximum potential is level-shifted to the amplified signal S1WL, which is substantially the boosted potential φP2.
【0066】反対に、ワード線ドライバ選択回路56が、
“L”レベルのデコード信号SDWLを出力した時に
は、レベルシフタ60の出力から、PMOS62のソースに
は、“L”レベルの増幅信号SD1WLが供給される。
これにより、CMOSインバータ64には動作電源がなく
なり、インバータ64が非活性となる。この時、インバー
タ61は“H”レベルの信号を出力する。この“H”レベ
ル信号は、ドレインをインバータ64に接続し、ソースを
接地したNMOS66のゲートに入力される。よって、N
MOS66が導通し、“L”レベルのデコード信号SDW
Lが出力されている間、インバータ64の出力を“L”レ
ベルに固定する。このインバータ66は、降圧電位φDと
接地電位との電位差により駆動される。On the contrary, the word line driver selection circuit 56
When the "L" level decode signal SDWL is output, the "L" level amplified signal SD1WL is supplied from the output of the level shifter 60 to the source of the PMOS 62.
As a result, the CMOS inverter 64 has no operating power supply, and the inverter 64 becomes inactive. At this time, the inverter 61 outputs an "H" level signal. This "H" level signal is input to the gate of the NMOS 66 whose drain is connected to the inverter 64 and whose source is grounded. Therefore, N
MOS 66 is turned on, and decode signal SDW of "L" level
While L is being output, the output of the inverter 64 is fixed at the “L” level. This inverter 66 is driven by a potential difference between the step-down potential φD and the ground potential.
【0067】図10は、図9に示すレベルシフタ61、65の
回路図である。FIG. 10 is a circuit diagram of the level shifters 61 and 65 shown in FIG.
【0068】図9に示すレベルシフタ61、65の構成は、
ともに同一であるので、一つの図を参照して同時に説明
する。The structure of the level shifters 61 and 65 shown in FIG.
Since both are the same, they will be described simultaneously with reference to one figure.
【0069】図10に示すように、デコード信号SDWL
(もしくはSWL)は、ソースを接地したNMOS67の
ゲート、並びにインバータ68の入力に供給される。As shown in FIG. 10, decode signal SDWL
(Or SWL) is supplied to the gate of the NMOS 67 whose source is grounded and the input of the inverter 68.
【0070】“H”レベルのデコード信号SDWL(も
しくはSWL)がNMOS67のゲートに供給されると、
NMOS67が導通し、ソースを昇圧電位φP2に接続し
たPMOS68のゲートを低電位とする。よって、PMO
S68が導通し、最大電位が、ほぼ昇圧電位φP2の増幅
信号SD1WL(もしくはS1WL)が出力される。ま
た、“L”レベルのデコード信号SDWL(もしくはS
WL)がNMOS67のゲートに供給された時には、NM
OS67は導通する。この時には、インバータ68が“H”
レベルの信号を出力する。この“H”レベルの信号は、
ソースを接地し、ドレインをPMOS68のドレインに接
続したNMOS69のゲートに供給される。よって、NM
OS69が導通し、“L”レベルのデコード信号SDWL
(もしくはSWL)が出力されている間、レベルシフタ
60(もしくは65)の出力を“L”レベルに固定する。こ
のインバータ68は、降圧電位φDと接地電位との電位差
により駆動される。When the "H" level decode signal SDWL (or SWL) is supplied to the gate of the NMOS 67,
The NMOS 67 is turned on, and the gate of the PMOS 68 whose source is connected to the boosted potential φP2 is set to the low potential. Therefore, PMO
S68 is turned on, and the amplified signal SD1WL (or S1WL) whose maximum potential is almost the boosted potential φP2 is output. Also, the "L" level decode signal SDWL (or SWL)
WL) is supplied to the gate of NMOS 67, NM
OS 67 conducts. At this time, the inverter 68 is set to “H”.
Output level signal. This “H” level signal is
The source is grounded and the drain is supplied to the gate of NMOS 69 connected to the drain of PMOS 68. Therefore, NM
OS 69 is turned on, and the decode signal SDWL at the “L” level
(Or SWL) is output while the level shifter
The output of 60 (or 65) is fixed at the “L” level. This inverter 68 is driven by a potential difference between the step-down potential φD and the ground potential.
【0071】上記第1の実施形態により説明したダイナ
ミック型RAMには、以下に説明する、重要な構成が含
まれている。The dynamic RAM described in the first embodiment includes an important configuration described below.
【0072】図11は図1に示すダイナミック型RAMの
主要部分のみを示す概略的なブロック図である。FIG. 11 is a schematic block diagram showing only a main part of the dynamic RAM shown in FIG.
【0073】まず、内部昇圧回路5および7が、内部降
圧回路6の降圧電位φDを動作電源に用いて駆動され
る。昇圧回路5および7の動作電源を降圧電位φDとす
る方式によれば、外部印加電位VCCが変動しても昇圧
回路5および7の動作があまり変わらないようになる。
即ち降圧電位φDがある電位レベルで制限されることに
よって電位変動が少ない定電位領域を得ているからであ
る。この定電位領域の範囲内での印加電位VCCの変動
ならば、昇圧回路5および7の動作電源電圧は変わらな
い。よって、昇圧回路5および7自体の動作マージンを
確保できる。First, internal boosting circuits 5 and 7 are driven using the reduced potential φD of internal voltage down converting circuit 6 as an operation power supply. According to the method in which the operation power supply of the booster circuits 5 and 7 is set to the reduced potential φD, the operation of the booster circuits 5 and 7 does not change much even if the externally applied potential VCC fluctuates.
That is, the step-down potential φD is limited at a certain potential level, thereby obtaining a constant potential region where the potential variation is small. If the applied potential VCC changes within the range of the constant potential region, the operating power supply voltages of the booster circuits 5 and 7 do not change. Therefore, the operation margin of the booster circuits 5 and 7 can be secured.
【0074】また、昇圧電位φPが、降圧電位φDを昇
圧することで得られている。これは、外部電源電圧の変
動による内部昇圧電位φPの変動を防止できるばかりで
なく、半導体集積回路装置を、広範囲の外部電源電圧で
動作させることが可能になる。The boosted potential φP is obtained by boosting the reduced potential φD. This not only prevents a change in the internal boosted potential φP due to a change in the external power supply voltage, but also allows the semiconductor integrated circuit device to operate with a wide range of the external power supply voltage.
【0075】図18は内部昇圧電圧の特性を示す図で、
(a)は従来の装置による内部昇圧電圧の特性図、
(b)はこの発明に係る装置による内部昇圧電圧の特性
図である。図18(a)に示すように、外部電源電位VC
Cを昇圧することで得た、内部昇圧電位φPでは、図中
参照符号Aにより示されるように外部電源電位がVCC
aからVCCbの範囲で変動したとすると、内部昇圧電
位φPは、φPaからφPbの範囲で変動してしまう。FIG. 18 shows the characteristics of the internal boosted voltage.
(A) is a characteristic diagram of the internal boosted voltage by the conventional device,
(B) is a characteristic diagram of the internal boosted voltage by the device according to the present invention. As shown in FIG. 18A, the external power supply potential VC
In the internal boosted potential φP obtained by boosting C, as shown by reference numeral A in the figure, the external power supply potential is VCC.
If it fluctuates in the range from a to VCCb, the internal boosted potential φP fluctuates in the range from φPa to φPb.
【0076】これを、図18(b)に示すように、外部電
源電位VCCを、ある電位レベルで制限することによ
り、IC内部における電源電圧の変化率が小さい領域、
即ち定電位領域100 を得た降圧電位φDを得る。そし
て、この降圧電位φDを、その定電位領域を反映したま
ま、昇圧して昇圧電位φPを得る。このようにして得ら
れた昇圧電位φPでは、IC内部における電源電圧の変
化率が小さい領域(定電位領域)101 を有している。こ
のために、外部電源電位がVCCaからVCCbまで変
動したとしても、定電位領域101 の範囲内の変動なら
ば、昇圧電位φPは変化しない。よって、外部電源電圧
の変動による内部昇圧電位φPの変動を防止できる。さ
らにこの構成であると、半導体集積回路装置を、例えば
5Vを供給しても3.3Vを供給しても、誤動作するこ
ともなく、常に同じように動作させられる、という広範
囲な外部電源電圧での動作をも実現可能となる。By limiting the external power supply potential VCC to a certain potential level, as shown in FIG. 18B, an area where the rate of change of the power supply voltage inside the IC is small,
That is, the step-down potential φD in which the constant potential region 100 is obtained is obtained. Then, the step-down potential φD is boosted while reflecting the constant potential region to obtain a step-up potential φP. The boosted potential φP thus obtained has a region (constant potential region) 101 where the rate of change of the power supply voltage inside the IC is small. For this reason, even if the external power supply potential changes from VCCa to VCCb, the boosted potential φP does not change if it changes within the constant potential region 101. Therefore, it is possible to prevent a change in internal boosted potential φP due to a change in external power supply voltage. Further, with this configuration, the semiconductor integrated circuit device can be operated in the same manner without malfunction even when 5 V or 3.3 V is supplied, for example, with a wide range of external power supply voltage. Operation can also be realized.
【0077】また、昇圧回路5および7の電源を、降圧
回路6の出力電位とすれば昇圧電位φPを外部電源電圧
VCC以下に設定することも可能となり、外部電源電圧
VCCが高い場合にも、その動作を保証することができ
ることになる。If the power supply of booster circuits 5 and 7 is set to the output potential of step-down circuit 6, boosted potential φP can be set to be lower than external power supply voltage VCC, and even when external power supply voltage VCC is high, That operation can be guaranteed.
【0078】尚、従来の装置においても、昇圧電位φP
を発生させる昇圧回路を電圧制御回路で制御して、IC
内部における昇圧電位φPの変化率が小さい領域を作る
ことも可能であるが、昇圧電位φPは昇圧回路で発生さ
せる電位なので昇圧回路の電源である電位VCCより低
く設定することはできず、ごく限られた領域でしか、昇
圧電位φPの変化率の小さい領域を作ることができな
い。さらには、昇圧回路の電源が電位VCCの変動によ
って、昇圧回路の発振周波数や電流供給能力が変化す
る、という問題を生ずる。Incidentally, also in the conventional device, the boosted potential φP
The voltage control circuit controls the booster circuit that generates
It is possible to create a region where the rate of change of the boosted potential φP inside is small, but since the boosted potential φP is a potential generated by the booster circuit, it cannot be set lower than the potential VCC which is the power supply of the booster circuit. A region where the rate of change of the boosted potential φP is small can be created only in the region defined. Further, there arises a problem that the oscillation frequency and the current supply capability of the booster circuit change due to the fluctuation of the potential VCC of the power supply of the booster circuit.
【0079】また、第1の実施形態に係る装置では、周
辺回路駆動用降圧電位φDを発生させるための昇圧電位
φP1とワード線駆動用昇圧電位φP2とを独立に制御
できる。Further, in the device according to the first embodiment, the boosted potential φP1 for generating the reduced potential φD for driving the peripheral circuit and the boosted potential φP2 for driving the word line can be independently controlled.
【0080】降圧電位φDを発生させるための昇圧電位
φP1は、動作速度や消費電流やタイミングマージンな
どを考慮して電位設定されることが望ましく、また、ワ
ード線駆動用の昇圧電位φP2はメモリセルのポーズ特
性やトランスファートランジスタ特性や充放電電流や信
頼性などを考慮して電位設定されることが望ましい。従
って、昇圧電位φP1と昇圧電位φP2とは、独立に変
えて最適化することで、DRAM全体としての特性を向
上させることができる。The boosted potential φP1 for generating the reduced potential φD is desirably set in consideration of the operating speed, the current consumption, the timing margin, and the like. The boosted potential φP2 for driving the word line is preferably a memory cell. It is desirable that the potential be set in consideration of the pause characteristics, transfer transistor characteristics, charge / discharge current, reliability, and the like. Therefore, the boosted potential φP1 and the boosted potential φP2 can be independently changed and optimized to improve the characteristics of the entire DRAM.
【0081】さらに、単にDC的な電位設定の自由度の
点だけではなく、AC的な動作を考えた場合にも、昇圧
回路を独立させることは有効である。なぜなら、ワード
線駆動系回路10に供給される昇圧電位φP2は、ワード
線系回路の動作に伴う充放電のために時間的に変動して
しまう。この昇圧電位φP2をソースフォロワ型降圧回
路のドライバとなるMOSFETのゲートに接続した場
合には、周辺回路11に供給される降圧電位もワード線駆
動系回路の動作に伴って変動してしまい、動作マージン
の低下を引き起こすからである。Further, it is effective to make the booster circuit independent not only in terms of the degree of freedom in setting a DC potential but also in consideration of an AC operation. This is because the boosted potential φP2 supplied to the word line drive system circuit 10 fluctuates with time due to charge and discharge associated with the operation of the word line system circuit. When this boosted potential φP2 is connected to the gate of a MOSFET which is a driver of a source follower type step-down circuit, the step-down potential supplied to the peripheral circuit 11 also fluctuates with the operation of the word line drive system circuit, and This is because the margin is reduced.
【0082】この点、図11に示すように、ワード線駆動
系回路の駆動用に設けられた昇圧回路7とは別に、ソー
スフォロワ型降圧回路6のドライバMOSFETのゲー
トに電位を供給するための昇圧回路5を設けている。即
ち、第1の実施形態に係る装置では、昇圧電位を給電す
る給電系統が二つ設けられている。二つの給電系統が設
けられると、回路構成が複雑になるが、ソースフォロワ
型降圧回路6に昇圧電位φP1を供給する昇圧回路7は
電流能力のごく小さいもので構わないために、チップサ
イズの増大につながるようなものではない。従って、回
路構成が複雑になるというデメリットよりも、降圧電位
φDを発生させるための昇圧電位φP1とワード線駆動
用の昇圧電位φP2とを独立に設けることで、ワード線
駆動系回路10の動作が、降圧電位φDを発生させるため
の昇圧電位φP1の変動をもたらさない、というメリッ
トの方が大きい。In this respect, as shown in FIG. 11, separately from the booster circuit 7 provided for driving the word line drive system circuit, a potential for supplying a potential to the gate of the driver MOSFET of the source follower type step-down circuit 6 is provided. A booster circuit 5 is provided. That is, in the device according to the first embodiment, two power supply systems for supplying the boosted potential are provided. If two power supply systems are provided, the circuit configuration becomes complicated. However, the booster circuit 7 that supplies the boosted potential φP1 to the source follower type step-down circuit 6 may have a very small current capability, so that the chip size increases. It is not something that leads to. Therefore, the operation of the word line drive system circuit 10 can be improved by independently providing the boosted potential φP1 for generating the reduced potential φD and the boosted potential φP2 for driving the word line, rather than the disadvantage that the circuit configuration becomes complicated. The advantage is that the fluctuation of the boosted potential φP1 for generating the reduced potential φD is not caused.
【0083】また、ソースフォロワ型降圧回路6を用い
ることは、比較的単純に降圧回路を構成でき、さらに、
IC内部の複数箇所に降圧回路を分散配置しやすいこと
から、IC中への集積に適している。The use of the source follower type step-down circuit 6 makes it possible to compose the step-down circuit relatively simply.
Since the step-down circuits can be easily distributed and arranged at a plurality of locations inside the IC, it is suitable for integration in the IC.
【0084】また、図7に示したように、ソースフォロ
ワ型降圧回路6に、ソースフォロワ型のNMOS45を使
用した場合には、昇圧電位φP1をNMOS45のゲート
に供給することが好ましい。As shown in FIG. 7, when a source follower type NMOS 45 is used in the source follower type step-down circuit 6, it is preferable to supply the boosted potential φP1 to the gate of the NMOS 45.
【0085】図19は内部降圧電圧の特性を示す図で、
(a)は従来の装置による内部降圧電圧の特性図、
(b)はこの発明に係る装置による内部降圧電圧の特性
図である。FIG. 19 shows the characteristics of the internal step-down voltage.
(A) is a characteristic diagram of the internal step-down voltage by the conventional device,
(B) is a characteristic diagram of the internal step-down voltage by the device according to the present invention.
【0086】図19(a)に示すように、外部印加電圧V
CCを、ある電位で制限することで得た制限電位VCを
NMOS45のゲートに供給して降圧電位φDを得た場合
には、降圧電位φDが有する定電位領域102 の範囲が狭
くなる。定電位領域102 の範囲を越えて外部電源電圧が
VCCaまで変動したとすると、降圧電位φDは、降圧
電位φDaに変動する。As shown in FIG. 19A, the externally applied voltage V
When the reduced potential φD is obtained by supplying the limited potential VC obtained by limiting CC at a certain potential to the gate of the NMOS 45, the range of the constant potential region 102 of the reduced potential φD is reduced. If the external power supply voltage fluctuates to VCCa beyond the range of the constant potential region 102, the step-down potential φD changes to the step-down potential φDa.
【0087】この点、図19(b)に示すように、昇圧電
位φDをNMOS45のゲートに供給して降圧電位φDを
得た場合には、降圧電位φDが有する定電位領域102 の
範囲が広くすることができ、動作マージンが拡大する。In this regard, as shown in FIG. 19B, when the boosted potential φD is supplied to the gate of the NMOS 45 to obtain the reduced potential φD, the range of the constant potential region 102 of the reduced potential φD is wide. Operating margin can be expanded.
【0088】また、内部電源電圧の理想としては、外部
電源電圧VCCが低い時にこの電圧VCCと同じ変化率
を示し、反対に外部電源電圧VCCが高い時にこの電圧
VCCの変化率よりも小さい変化率を示すことである。
即ち図17(b)に示す降圧電位φDのような特性であ
る。このような特性を実現するために、NMOS45のゲ
ートに、昇圧電位φP1を供給する。そして、昇圧電位
φP1を、NMOS45のしきい値分降下されることで得
られた降圧電位φDが、図17(b)に示す特性となるよ
うに、NMOS45のしきい値分以上に上げた値に設定す
る。The ideal internal power supply voltage has the same rate of change as the external power supply voltage VCC when the external power supply voltage VCC is low, and the rate of change smaller than the rate when the external power supply voltage VCC is high when the external power supply voltage VCC is high. It is to show.
That is, it has a characteristic like the step-down potential φD shown in FIG. In order to realize such characteristics, a boosted potential φP1 is supplied to the gate of the NMOS 45. Then, the boosted potential φP1 is increased by the threshold value of the NMOS 45 or more so that the reduced potential φD obtained by dropping by the threshold value of the NMOS 45 has the characteristic shown in FIG. Set to.
【0089】次に、この発明の第2の実施形態に係るダ
イナミック型RAMについて説明する。Next, a dynamic RAM according to a second embodiment of the present invention will be described.
【0090】図12はこの発明の第2の実施形態に係るダ
イナミック型RAMの主要部分のみを示す概略的なブロ
ック図である。FIG. 12 is a schematic block diagram showing only a main part of a dynamic RAM according to the second embodiment of the present invention.
【0091】図12に示すように、ワード線を駆動するた
めのワード線駆動系回路10の電源として昇圧回路5から
発生された昇圧電位φP2を用い、周辺回路11の電源と
して降圧回路70から発生された降圧電位φDを用いた装
置において、昇圧回路5の電源として降圧回路70から発
生された降圧電位φDを用いたものである。As shown in FIG. 12, boosted potential φP2 generated from booster circuit 5 is used as a power supply for word line drive system circuit 10 for driving a word line, and generated from step-down circuit 70 as a power supply for peripheral circuit 11. In the apparatus using the reduced potential φD, the reduced potential φD generated from the step-down circuit 70 is used as the power supply of the booster circuit 5.
【0092】このような構成であっても、昇圧回路5
が、降圧電位φDを電源に用いているので、第1の実施
形態に係る装置と同様、特に図16(b)を参照して説明
したように、動作マージンを拡大できる、という効果を
得ることができる。この説明で、既に述べたように、昇
圧回路5から発生される昇圧電位φP2の出力は外部電
源電圧よりも内部降圧電位の特性と同様に、定電位領域
を持たせることが望ましいので、昇圧回路5の駆動電源
は外部電源電圧VCCをそのまま用いるよりも、内部降
圧回路の出力電位φDを用いた方が適している。Even with such a configuration, the booster circuit 5
However, since the step-down potential φD is used as the power supply, the effect that the operation margin can be expanded as in the device according to the first embodiment, particularly as described with reference to FIG. Can be. In this description, as described above, it is desirable that the output of the boosted potential φP2 generated from the booster circuit 5 has a constant potential region similar to the characteristic of the internal step-down potential than the external power supply voltage. It is more suitable to use the output potential φD of the internal step-down circuit than to use the external power supply voltage VCC as it is for the drive power supply 5.
【0093】また、図12に示される装置では、第1の実
施形態と同様に、昇圧電位を、降圧電位発生用の昇圧電
位φP1と集積回路駆動用の昇圧電位φP2とに分割し
ているが、降圧回路用の昇圧回路7においては、必ずし
も降圧電位φDにより駆動される必要はない。降圧回路
70を駆動するだけであるからである。また、降圧回路70
についても、ソースフォロワ型に限られることはなく、
外部電源電位VCCを、ある電位レベルで制限されるも
のであれば良い。In the device shown in FIG. 12, the boosted potential is divided into a boosted potential φP1 for generating a reduced potential and a boosted potential φP2 for driving an integrated circuit, as in the first embodiment. In the step-up circuit 7 for the step-down circuit, it is not always necessary to be driven by the step-down potential φD. Step-down circuit
Because it only drives 70. Also, the step-down circuit 70
Also, is not limited to the source follower type,
The external power supply potential VCC may be limited to a certain potential level.
【0094】次に、この発明の第3の実施形態に係るダ
イナミック型RAMについて説明する。Next, a dynamic RAM according to a third embodiment of the present invention will be described.
【0095】図13はこの発明の第3の実施形態に係るダ
イナミック型RAMの主要部分のみを示す概略的なブロ
ック図である。FIG. 13 is a schematic block diagram showing only a main part of a dynamic RAM according to the third embodiment of the present invention.
【0096】図13に示すように、昇圧電位φPの給電系
統は、必ずしも二系統設けられる必要はない。As shown in FIG. 13, it is not always necessary to provide two systems for supplying the boosted potential φP.
【0097】この構成であっても、昇圧回路5を、降圧
電位φDを電源に用いて駆動されることから、第1の実
施形態に係る装置と同様、特に図16(b)を参照して説
明したように、動作マージンを拡大できる、という効果
を得ることができる。Even in this configuration, since the booster circuit 5 is driven by using the step-down potential φD as a power supply, similarly to the device according to the first embodiment, particularly with reference to FIG. As described above, the effect that the operation margin can be expanded can be obtained.
【0098】次に、この発明の第4の実施形態に係るダ
イナミック型RAMについて説明する。Next, a dynamic RAM according to a fourth embodiment of the present invention will be described.
【0099】図14はこの発明の第3の実施形態に係るダ
イナミック型RAMの主要部分のみを示す概略的なブロ
ック図である。FIG. 14 is a schematic block diagram showing only a main part of a dynamic RAM according to the third embodiment of the present invention.
【0100】図14に示すように、昇圧電位φPの給電系
統を二系統設けず、かつ降圧回路を、ソースフォロワ型
のものとしなくても良い。As shown in FIG. 14, there is no need to provide two power supply systems for the boosted potential φP, and it is not necessary to use a source follower type for the step-down circuit.
【0101】この構成であっても、昇圧回路5を、降圧
電位φDを電源に用いて駆動されることから、第1の実
施形態に係る装置と同様、動作マージンを拡大できる。Even in this configuration, since the booster circuit 5 is driven by using the reduced potential φD as a power supply, the operation margin can be expanded as in the device according to the first embodiment.
【0102】この発明は、上記第1〜第4の実施形態に
限られるものでは無く、様々な変形が可能である。The present invention is not limited to the first to fourth embodiments, and various modifications are possible.
【0103】図15はワード線駆動系回路のその他の例を
示す回路図である。FIG. 15 is a circuit diagram showing another example of the word line drive system circuit.
【0104】図15に示すワード線駆動系回路と、図9に
示したワード線駆動系回路との違いは、図9に示した回
路では、ワード線ドライバ選択回路56から出力されたデ
コード信号SDWLをレベルシフタ60により電圧信号S
D1WLにレベルシフトする。そして、出力をワード線
に接続したインバータ63を、レベルシフトされた電圧信
号SD1WLにより駆動するようにして、出力φP2W
Lを出力するようにしている。The difference between the word line driving system circuit shown in FIG. 15 and the word line driving system circuit shown in FIG. 9 is that the decode signal SDWL output from the word line driver selection circuit 56 in the circuit shown in FIG. To the voltage signal S by the level shifter 60.
Level shift to D1WL. Then, the inverter 63 whose output is connected to the word line is driven by the level-shifted voltage signal SD1WL, so that the output φP2W
L is output.
【0105】これに対して、図15に示す回路では、ワー
ド線ドライバ選択回路56からの、レベルシフトされたデ
コード信号BSD1WL(デコード信号SDWLの反転
信号)と一方の入力とした、NORゲート70を設けてい
る。NORゲート70の他方の入力は、ローデコーダ回路
57からの、レベルシフトされたデコード信号BS1WL
(デコード信号SDWLの反転信号)である。NORゲ
ート70は、デコード信号BSD1WL、BS1WLがと
もに“L”レベルの時のみ、“H”レベルの信号を出力
する。この“H”レベルの信号は、インバータ71により
“L”レベルとされる。この“L”レベルの信号は、イ
ンバータ64に入力され、その出力信号φ2WLを“H”
レベルとする。このように、変形されても良い。On the other hand, in the circuit shown in FIG. 15, the level-shifted decode signal BSD1WL (inverted signal of the decode signal SDWL) from the word line driver selection circuit 56 and the NOR gate 70, which has one input, are provided. Provided. The other input of the NOR gate 70 is a row decoder circuit.
57, the level-shifted decode signal BS1WL
(Inverted signal of the decode signal SDWL). NOR gate 70 outputs an "H" level signal only when decode signals BSD1WL and BS1WL are both at "L" level. This “H” level signal is made “L” level by the inverter 71. This "L" level signal is input to inverter 64, and its output signal φ2WL is set to "H".
Level. Thus, it may be deformed.
【0106】また、上記実施形態では明示されていない
が、周辺回路11には、ワード線駆動用昇圧回路φP2の
出力で駆動されるものも含まれている。例としては図16
や図17に示す周辺回路11である。また、デコード用のN
AND、例えば図9や図15に示したNAND58および59
に対応するNANDを構成するPMOSのゲートに、図
10に示したようなレベルシフト回路によって、電圧φP
2の振幅を有する信号を入力する一方、NMOSのゲー
トに電圧φDの振幅を有する信号を入力するものもあ
る。さらに、特に図示しないが、周辺回路11には外部電
源電圧VCCで駆動される回路も含まれている。Although not explicitly shown in the above embodiment, the peripheral circuits 11 include those driven by the output of the word line driving step-up circuit φP2. Figure 16 for an example
And the peripheral circuit 11 shown in FIG. Also, N for decoding
AND, for example, NANDs 58 and 59 shown in FIG. 9 and FIG.
The gate of the PMOS constituting the NAND corresponding to FIG.
The level shift circuit as shown in FIG.
In some cases, while a signal having an amplitude of 2 is input, a signal having an amplitude of voltage φD is input to the gate of the NMOS. Further, although not particularly shown, the peripheral circuit 11 includes a circuit driven by the external power supply voltage VCC.
【0107】また、昇圧回路の一部を、外部電源電圧V
CCで駆動する場合もある。例えば図12に示す構成とし
た時、降圧回路用の昇圧回路7などは、外部電源電圧V
CCで駆動されても良い。A part of the booster circuit is connected to the external power supply voltage V
It may be driven by CC. For example, when the configuration shown in FIG. 12 is adopted, the booster circuit 7 for the step-down circuit
It may be driven by CC.
【0108】また、図1に示した降圧回路6に、図8に
示した起動回路4と同様のフィードバック型降圧回路を
適用しても良い。フィードバック型降圧回路を用いた場
合には、降圧回路用の昇圧回路は不要である。Also, a feedback type step-down circuit similar to the start-up circuit 4 shown in FIG. 8 may be applied to the step-down circuit 6 shown in FIG. When a feedback type step-down circuit is used, a step-up circuit for the step-down circuit is unnecessary.
【0109】また、起動回路4については、第1の実施
形態に係る装置のように、起動回路4を必要とする構成
の時のみ、付加されれば良い。尚、起動回路4は、基本
的に降圧回路である。The start circuit 4 may be added only when the configuration requires the start circuit 4 as in the device according to the first embodiment. The starting circuit 4 is basically a step-down circuit.
【0110】また、第1の実施形態に係る装置は、比較
的単純な構成を持つダイナミック型RAMを例としてい
るが、他の構成を持つダイナミック型RAMにも、この
発明を適用することができる。例えばダイナミック型R
AMにおいて、スタンドバイ時(待機時)用とアクティ
ブ時(動作時)用とで、それぞれ異なった昇圧回路を設
けたものがあるが、この構成にも、この発明は適用でき
る。Although the device according to the first embodiment is an example of a dynamic RAM having a relatively simple configuration, the present invention can be applied to a dynamic RAM having another configuration. . For example, dynamic type R
In AM, different booster circuits are provided for standby (standby) and active (operating) times. However, the present invention can be applied to this configuration.
【0111】さらに、この発明は、ダイナミック型RA
Mばかりでなく、DRAM以外の他の半導体記憶装置、
例えばEEPROMなどに、内部降圧電位発生回路と内
部昇圧電位発生回路の双方を備えた時、この発明は適用
できる。さらにメモリを内蔵したマイクロプロセッサに
も適用できる。Further, the present invention provides a dynamic RA
M, semiconductor storage devices other than DRAM,
For example, the present invention is applicable when an EEPROM or the like is provided with both an internal step-down potential generating circuit and an internal step-up potential generating circuit. Further, the present invention can be applied to a microprocessor having a built-in memory.
【0112】さらには、記憶装置ばかりでなく、ロジッ
クLSIにも適用できる。なぜならば、上記実施形態で
は、以下に説明する効果が得られているためである。Further, the present invention can be applied not only to a storage device but also to a logic LSI. This is because the above-described embodiment has the effects described below.
【0113】図20は、内部電源電圧の特性を示す図で、
(a)は従来の装置による内部電源電圧の特性図、
(b)はこの発明に係る装置による内部電源電圧の特性
図である。FIG. 20 shows the characteristics of the internal power supply voltage.
(A) is a characteristic diagram of the internal power supply voltage by the conventional device,
(B) is a characteristic diagram of the internal power supply voltage of the device according to the present invention.
【0114】内部電源電圧φを設定するために、外部電
源電位VCCの電位を制限すれば、図20(a)に示すよ
うに、定電位領域103 を得ることができる。If the potential of external power supply potential VCC is limited in order to set internal power supply voltage φ, constant potential region 103 can be obtained as shown in FIG.
【0115】これに対して、図20(b)に示すように、
外部電源電位VCCを電位を制限し、かつその制限され
た電位φLを昇圧して、内部電源電圧φを設定すれば、
定電位領域103 の範囲をより拡張できる。よって、半導
体集積回路装置の動作マージンを確保する上で有効であ
る。On the other hand, as shown in FIG.
If the external power supply potential VCC is limited and the limited potential φL is boosted to set the internal power supply voltage φ,
The range of the constant potential region 103 can be further expanded. Therefore, it is effective in securing an operation margin of the semiconductor integrated circuit device.
【0116】さらに、図20(a)に示す方式であると、
内部電源電圧φが、外部電源電圧VCC以下の電圧にし
か設定することができない。Further, according to the method shown in FIG.
Internal power supply voltage φ can be set only to a voltage lower than external power supply voltage VCC.
【0117】しかし、図20(b)に示す方式であると、
内部電源電圧φが、外部電源電圧VCC以下だけでな
く、外部電源電圧VCC以上にもでき、様々な内部電源
電圧を設定することも可能となる。よって、半導体集積
回路装置内に設けられた、複数の回路ブロック、個々の
目的に応じて、電源電圧をそれぞれ設定することも可能
となる。この構成でも、外部電源電圧VCCの変動して
も、上記内部電源電圧φは変動し難いことは勿論であ
る。However, according to the method shown in FIG.
The internal power supply voltage φ can be not only lower than the external power supply voltage VCC but also higher than the external power supply voltage VCC, and various internal power supply voltages can be set. Therefore, the power supply voltage can be set according to a plurality of circuit blocks provided in the semiconductor integrated circuit device and respective purposes. Even in this configuration, even when the external power supply voltage VCC fluctuates, the internal power supply voltage φ is hardly fluctuated.
【0118】以上、この発明は、外部単一電源であっ
て、昇圧回路と降圧回路の双方をチップ内部に備えた半
導体集積回路での有効な電源電圧システムを提供するこ
とができ、広範囲の外部電源電圧VCCでの動作を保証
に有効である。As described above, the present invention can provide an effective power supply voltage system in a semiconductor integrated circuit having an external single power supply and having both a booster circuit and a step-down circuit in a chip. This is effective for guaranteeing operation at the power supply voltage VCC.
【0119】[0119]
【発明の効果】以上説明したように、この発明によれ
ば、外部から印加される電源電位が変動しても、内部電
源電位の変動を抑制できる半導体集積回路装置を提供で
きる。As described above, according to the present invention, it is possible to provide a semiconductor integrated circuit device capable of suppressing the fluctuation of the internal power supply potential even if the externally applied power supply potential fluctuates.
【図1】図1はこの発明の第1の実施形態に係るダイナ
ミック型RAMのブロック図。FIG. 1 is a block diagram of a dynamic RAM according to a first embodiment of the present invention.
【図2】図2は図1に示す昇圧回路のブロック図。FIG. 2 is a block diagram of the booster circuit shown in FIG. 1;
【図3】図3は図2に示す電圧制御回路の回路図。FIG. 3 is a circuit diagram of the voltage control circuit shown in FIG. 2;
【図4】図4は図2に示す発振回路の回路図。FIG. 4 is a circuit diagram of the oscillation circuit shown in FIG. 2;
【図5】図5は図2に示すバッファ回路の回路図。FIG. 5 is a circuit diagram of the buffer circuit shown in FIG. 2;
【図6】図6は図2に示すチャージポンプ回路の回路
図。FIG. 6 is a circuit diagram of the charge pump circuit shown in FIG. 2;
【図7】図7は図1に示すソースフォロワ型降圧回路の
回路図。FIG. 7 is a circuit diagram of the source follower type step-down circuit shown in FIG. 1;
【図8】図8は図1に示す起動回路の回路図。FIG. 8 is a circuit diagram of the starting circuit shown in FIG. 1;
【図9】図9は図1に示すワード線駆動系回路および周
辺回路の一部の回路図。FIG. 9 is a circuit diagram of a part of the word line drive system circuit and peripheral circuits shown in FIG. 1;
【図10】図10は図9に示すレベルシフタの回路図。FIG. 10 is a circuit diagram of the level shifter shown in FIG. 9;
【図11】図11は図1に示すダイナミック型RAMの主
要部分のみを示す概略的なブロック図。FIG. 11 is a schematic block diagram showing only a main part of the dynamic RAM shown in FIG. 1;
【図12】図12はこの発明の第2の実施形態に係るダイ
ナミック型RAMの主要部分のみを示す概略的なブロッ
ク図。FIG. 12 is a schematic block diagram showing only a main part of a dynamic RAM according to a second embodiment of the present invention;
【図13】図13はこの発明の第3の実施形態に係るダイ
ナミック型RAMの主要部分のみを示す概略的なブロッ
ク図。FIG. 13 is a schematic block diagram showing only a main part of a dynamic RAM according to a third embodiment of the present invention.
【図14】図14はこの発明の第4の実施形態に係るダイ
ナミック型RAMの主要部分のみを示す概略的なブロッ
ク図。FIG. 14 is a schematic block diagram showing only a main part of a dynamic RAM according to a fourth embodiment of the present invention.
【図15】図15はワード線駆動系回路のその他の例を示
す回路図。FIG. 15 is a circuit diagram showing another example of the word line drive system circuit.
【図16】図16はワード線駆動系回路のその他の例を示
す回路図。FIG. 16 is a circuit diagram showing another example of the word line drive system circuit.
【図17】図17はワード線駆動系回路のその他の例を示
す回路図。FIG. 17 is a circuit diagram showing another example of the word line drive system circuit.
【図18】図18は内部昇圧電圧の特性を示す図で、
(a)は従来の装置による内部昇圧電圧の特性図、
(b)はこの発明に係る装置による内部昇圧電圧の特性
図。FIG. 18 is a diagram showing characteristics of an internal boosted voltage.
(A) is a characteristic diagram of the internal boosted voltage by the conventional device,
(B) is a characteristic diagram of the internal boosted voltage by the device according to the present invention.
【図19】図19は内部降圧電圧の特性を示す図で、
(a)は従来の装置による内部降圧電圧の特性図、
(b)はこの発明に係る装置による内部降圧電圧の特性
図。FIG. 19 is a diagram showing characteristics of an internal step-down voltage,
(A) is a characteristic diagram of the internal step-down voltage by the conventional device,
(B) is a characteristic diagram of the internal step-down voltage by the device according to the present invention.
【図20】図20は内部電源電圧の特性を示す図で、
(a)は従来の装置による内部電源電圧の特性図、
(b)はこの発明に係る装置による内部電源電圧の特性
図。FIG. 20 is a diagram showing characteristics of an internal power supply voltage;
(A) is a characteristic diagram of the internal power supply voltage by the conventional device,
(B) is a characteristic diagram of the internal power supply voltage of the device according to the present invention.
【図21】図21は従来のダイナミック型RAMの方式を
示す図で、(a)図はブ−トストラップ方式を示す図、
(b)図はブ−トストラップ方式で周辺回路を降圧電位
により駆動する方式を示す図、(c)図はワード線を昇
圧電位により駆動する方式を示す図、(d)図はワード
線を昇圧電位により駆動する方式で周辺回路を降圧電位
により駆動する方式を示す図。FIG. 21 is a diagram showing a conventional dynamic RAM system, FIG. 21 (a) is a diagram showing a bootstrap system,
(B) is a diagram showing a method of driving peripheral circuits by a step-down potential in a bootstrap system, (c) is a diagram showing a method of driving a word line by a boosted potential, and (d) is a diagram showing a method of driving a word line by a boosted potential. FIG. 5 is a diagram illustrating a method in which peripheral circuits are driven by a step-down potential in a method of driving by a step-up potential.
【図22】図22は従来のダイナミック型RAMの内部電
源システムを示す図。FIG. 22 is a diagram showing an internal power supply system of a conventional dynamic RAM.
1…ICチップ、 2…基準電圧発生回路、 3…パワーオンリセット回路、 4…起動回路、 5…降圧回路用昇圧回路、 6…ソースフォロワ型降圧回路、 7…ワード線駆動系回路用昇圧回路、 8…集積回路部、 9…メモリセルアレイ、 10…ワード線駆動系回路、 11…周辺回路、 12…電圧制御回路、 13…発振回路、 14…バッファ回路、 15…チャージポンプ回路、 16…帰還路、 17…電圧発生部、 18…制御信号発生部、 22,23,24,25,26…CMOSインバータ、 45…Nチャネル型MOSFET、 56…ワード線ドライバ選択回路、 57…ローデコーダ。 DESCRIPTION OF SYMBOLS 1 ... IC chip, 2 ... Reference voltage generation circuit, 3 ... Power-on reset circuit, 4 ... Start-up circuit, 5 ... Boost circuit for step-down circuit, 6 ... Source follower type step-down circuit, 7 ... Boost circuit for word line drive system circuit 8 Integrated circuit section 9 Memory cell array 10 Word line drive system circuit 11 Peripheral circuit 12 Voltage control circuit 13 Oscillator circuit 14 Buffer circuit 15 Charge pump circuit 16 Feedback 17: voltage generator, 18: control signal generator, 22, 23, 24, 25, 26: CMOS inverter, 45: N-channel MOSFET, 56: word line driver selection circuit, 57: row decoder.
フロントページの続き (56)参考文献 特開 平2−350(JP,A) 特開 平3−290894(JP,A) 特開 平3−273594(JP,A) 特開 平3−86995(JP,A) (58)調査した分野(Int.Cl.7,DB名) G11C 11/407 Continuation of the front page (56) References JP-A-2-350 (JP, A) JP-A-3-290894 (JP, A) JP-A-3-273594 (JP, A) JP-A-3-86995 (JP) , A) (58) Fields surveyed (Int. Cl. 7 , DB name) G11C 11/407
Claims (5)
ある第1の電位を、ある電位レベルで制限することによ
って電位変動が少ない定電位領域を得た第2の電位に変
換する変換手段と、 前記第2の電位を電源に用いて駆動され、前記第2の電
位を、この第2の電位の定電位領域が反映されたまま第
3の電位に変換し、この変換された第3の電位を定常的
に発生させる発生手段とを具備し、 前記変換手段は、前記第1の電位をある電位レベルで制
限して前記第2の電位に変換し、出力するソースフォロ
ワ型の降圧回路と、電源投入時に前記ソースフォロワ型
の降圧回路に代わって前記第1の電位をある電位レベル
で制限して前記第2の電位に変換し、出力するフィード
バック型の降圧回路とを備え、 前記発生手段は、前記第2の電位を電源に用いて駆動さ
れる昇圧回路を含むことを特徴とする半導体集積回路装
置。A converting means for converting a first potential applied from the outside and having a variation in potential level to a second potential obtained by limiting the potential at a certain potential level to obtain a constant potential region having a small potential variation. The second potential is driven using a power source as a power source, and the second potential is converted to a third potential while reflecting the constant potential region of the second potential. A source follower-type step-down circuit for converting the first potential to a second potential by limiting the first potential to a certain potential level, and When the power is turned on, the source follower type
A feedback-type step-down circuit that limits the first potential to a certain potential level, converts the first potential to the second potential, and outputs the second potential , instead of the step-down circuit. A semiconductor integrated circuit device including a booster circuit driven using a second potential as a power supply.
ト電位として前記第3の電位を基にした電位が供給され
る絶縁ゲート型FETであることを特徴とする請求項1
に記載の半導体集積回路装置。Wherein said source follower type step-down circuit, gate
2. An insulated gate FET to which a potential based on the third potential is supplied as a potential.
3. The semiconductor integrated circuit device according to 1.
べて前記絶縁ゲ−ト型FETのしきい値分以上高く設定
されていることを特徴とする請求項1に記載の半導体集
積回路装置。3. The semiconductor according to claim 1, wherein the third potential is set higher than the second potential by at least a threshold value of the insulated gate FET. Integrated circuit device.
ット線を備えた半導体メモリであって、 前記第3の電位は、前記半導体メモリのワード線駆動系
回路の電源に用いられることを特徴とする請求項1に記
載の半導体集積回路装置。4. The semiconductor integrated circuit device is a semiconductor memory having a word line and a bit line, wherein the third potential is used for a power supply of a word line driving system circuit of the semiconductor memory. The semiconductor integrated circuit device according to claim 1.
ット線を備えた半導体メモリであって、 前記第2の電位は、前記半導体メモリの周辺回路の電源
に用いられることを特徴とする請求項1に記載の半導体
集積回路装置。5. The semiconductor integrated circuit device is a semiconductor memory provided with a word line and a bit line, wherein the second potential is used as a power supply for a peripheral circuit of the semiconductor memory. 2. The semiconductor integrated circuit device according to 1.
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Application Number | Title | Priority Date | Filing Date |
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JP02831394A Division JP3155879B2 (en) | 1994-02-25 | 1994-02-25 | Semiconductor integrated circuit device |
Related Child Applications (1)
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