JP3532318B2

JP3532318B2 - プログラム可能な裁定装置

Info

Publication number: JP3532318B2
Application number: JP24122295A
Authority: JP
Inventors: ディーアムバラヴァナーサミュエル
Original assignee: Xerox Corp
Current assignee: Xerox Corp
Priority date: 1994-09-29
Filing date: 1995-09-20
Publication date: 2004-05-31
Anticipated expiration: 2015-09-20
Also published as: US5682467A; BR9504216A; CA2156137C; CA2156137A1; EP0704807A1; DE69529503D1; EP0704807B1; DE69529503T2; JPH08123634A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般に印刷システム
において像データの転送を管理する技術に係り、より詳
細には、複数のマスターが同時にバスへのアクセスを求
めたときに複数のマスターの各々がバスをアクセスすべ
き順序を裁定するための装置及び方法に関する。

【０００２】

【従来の技術】バスに接続された記憶装置及び入力／出
力装置のような複数のバスマスターを用いたシステムに
おいては、バスへのバスマスターの順序立てたアクセス
を維持するためにあらゆる意図及び目的で裁定が重要で
ある。実際に、コンピュータアーキテクチャ及び印刷シ
ステムアーキテクチャの両方の分野で、アービタ（裁定
装置）の使用が良く知られている。

【０００３】米国特許第４，８１４，９７４号は、複数
のバスマスターがバス及びアービタの両方と通信するシ
ステムを開示している。バスマスターがバスへのアクセ
スを求めるときにバスマスターの１つからアービタへ要
求信号が送信される。そのバスマスターがバスをアクセ
スできることをアービタが決定すると、バスマスターが
バスにアクセスするのを許す許可信号がバスマスターに
送信される。アービタは、優先順位指定装置に接続され
た順列ネットワークを備えている。優先順位指定装置
は、アドレス可能な位置を有するプログラマブルメモリ
を備え、各位置は複数の記憶セグメントより成り、１つ
の位置の各記憶セグメントは、その位置における他の記
憶セグメントの優先順位レベルとは異なる独特の優先順
位レベルに永久的に対応し、その位置で定義された優先
順位を定める際に対応する優先順位レベルを有する装置
を識別する情報を記憶する。優先順位指定装置は、更
に、各々のアドレス可能な位置を繰り返しアドレスする
ためにメモリに接続されたアドレス構成体を備えてい
る。順列ネットワークは、優先順位決め要求を優先順位
エンコーダに送信し、そこで、最も高い優先順位の要求
ラインがエンコード動作に指定される。優先順位エンコ
ーダ及び優先順位指定装置と通信する装置番号セレクタ
は、エンコードされた要求ラインに関連した装置に対応
する出力を発する。装置番号セレクタに接続されたデコ
ーダは、装置番号セレクタからの優先順位装置番号入力
に応答して、バスへのアクセスを許可すべき装置の許可
ラインをアサートする。

【０００４】米国特許第４，９２４，３８０号は、共通
のバス、複数のシステムエージェント、これらシステム
エージェントに共通のバス、及び中央の裁定コントロー
ラを備えたマルチプロセッサシステムに係る。実際に、
中央の裁定コントローラは、各システムエージェントの
要求状態をサンプリングし、そして２つの回転待ち行列
より成る裁定機構に基づいてバスアクセスを許可し、こ
れら待ち行列間には固定の優先順位が与えられる。

【０００５】米国特許第５，２６１，０４７号は、複数
のバスマスターがデータバス及び像バスアービタの両方
に接続された印刷システムを開示している。プログラマ
ブルなロジックアレーの形態をとる像バスアービタは、
バスマスターの２つに固定の優先順位が指定されそして
他の２つのバスマスターに回転する優先順位が指定され
るような状態マシンとして動作する。

【０００６】

【発明が解決しようとする課題】上記のアービタは、性
能能力及び融通性の両方の全範囲を表すものである。特
に、上記参考文献の種々のアービタは、単一のクロック
サイクル内でバスの優先順位を分析することができな
い。これは、米国特許第４，９２４，０８１号におい
て、バス要求信号をラッチする必要性によって明らかに
されている。更に、米国特許第５，２６１，０４７号の
アービタは、優先順位を比較的迅速に分析すると考えら
れるが、多数のバスマスターをプログラム可能な形態で
取り扱うのに充分適するような設計上の複合性に欠ける
ものである。米国特許第４，８１４，９７４号のアービ
タは、その意図された目的に充分適すると考えられる
が、印刷システム環境のようにユニットマシンコスト
（ＵＭＣ）の低減化を必要とする環境で使用するには必
ずしもコスト効率が良くない。特に、米国特許第４，８
１４，９７４号のアービタは、相当量のメモリを必要と
する。実際に、米国特許第４，８１４，９７４号に開示
されたように、メモリは「多数のメモリモジュール間に
分布される。」更に、ＵＭＣを最適化するときには、ア
ービタ設計をＡＳＩＣの形態でチップに一体化すること
が所望される。しかしながら、米国特許第４，８１４，
９７４号に開示されたように、相当量のメモリを使用す
ると、アービタのＡＳＩＣを設計する上で問題が生じ
る。そこで、効率的で、コンパクトで且つコスト効率の
よい非常に機能的なアービタを提供することが所望され
る。

【０００７】

【課題を解決するための手段】本発明の１つの特徴によ
れば、第１バスマスターが、該第１バスマスターにより
送信された第１バス要求信号により、そして第２バスマ
スターが、該第２バスマスターにより送信された第２バ
ス要求信号により、同時にビデオバスへのアクセスを求
めたときに、第１バスマスター及び第２バスマスターの
どちらがビデオバスにアクセスするかを制御するための
裁定装置において、第１バス要求信号及び第２バス要求
信号を各々送信するための第１バス及び第２バスと、上
記第１バス及び第２バスに作動的に接続され、上記第１
バス要求信号及び第２バス要求信号の選択された一方の
みを通過できるようにするフィルタ回路と、上記フィル
タ回路に作動的に接続され、第１バス要求信号を受け取
るときには第１バス許可信号を発生し、又は第２バス要
求信号を受け取るときには第２バス許可信号を発生する
ためのバス許可回路とを備え、第１バス許可信号は、上
記第１バスマスターに対してビデオバスへのアクセスを
得るのに使用され、そして第２バス許可信号は、上記第
２バスマスターに対してビデオバスへのアクセスを得る
のに使用される裁定装置が提供される。

【０００８】本発明の上記及び他の特徴は、添付図面を
参照した本発明の好ましい実施形態の以下の詳細な説明
から明らかとなろう。

【０００９】

【発明の実施の形態】図１には、多機能のネットワーク
適応の印刷システムが番号１０で示されている。この印
刷システム１０は、ネットワークサービスモジュール１
４に作動的に接続された印刷機１２を備えている。印刷
機１２は、ビデオコントロールモジュール（ＶＣＭ）と
称する電子サブシステム１６を備え、これはスキャナ１
８及びプリンタ２０と通信する。一例において、以下に
詳細に述べるＶＣＭ１６は、デジタルコピー構成体にお
いてスキャナ及びプリンタの動作を整合する。デジタル
コピー構成体においては、スキャナ１８（像入力ターミ
ナル（ＩＩＴ）とも称する）は、ＣＣＤ全巾アレーを用
いることによりオリジナル文書の像を読み取り、そして
その収集したアナログビデオ信号をデジタル信号に変換
する。次いで、スキャナ１８に関連した像処理システム
２２（図２）が信号の補正等を行い、その補正した信号
を多レベル信号（例えば、２進信号）に変換し、その多
レベル信号を圧縮し、そして好ましくはそれを電子プリ
コレーション（ＥＰＣ）メモリ２４に記憶する。

【００１０】再び図１を参照すれば、プリンタ２０（像
出力ターミナル（ＩＯＴ）とも称する）は、ゼログラフ
ィックプリントエンジンを備えているのが好ましい。一
例において、プリントエンジンは、同期ソース（例えば
レーザラスタ出力走査装置）又は非同期ソース（例えば
ＬＥＤプリントバー）のような像形成ソースで書き込ま
れる多ピッチベルト（図示せず）を有している。印刷状
態においては、多レベル像データがＥＰＣメモリ２４
（図２）から読み出される一方、像形成ソースが像デー
タに基づいてオン及びオフに切り換えられ、感光体に潜
像を形成する。次いで、潜像は、例えば、ハイブリッド
ジャンピング現像技術により現像されそして印刷媒体シ
ートへ転写される。それにより得られたプリントを溶着
する際に、二重化のために反転されてもよいし又は単に
出力されてもよい。プリンタは、ここに開示する実施形
態の基礎となる概念を変更することなく、ゼログラフィ
ックプリントエンジンに加えて他の形態もとり得ること
が当業者に明らかであろう。例えば、印刷システム１０
は、サーマルインクジェット又はイオノグラフィープリ
ンタで実施することもできる。

【００１１】特に図２を参照し、ＶＣＭ１６を詳細に説
明する。ＶＣＭ１６は、ビデオバス（ＶＢｕｓ）２８を
備え、これを経て種々のＩ／Ｏ、データ転送及び記憶要
素が通信する。好ましくは、ＶＢｕｓは、高速３２ビッ
トデータバースト転送バスであり、６４ビットまで拡張
可能である。３２ビットの実施は、約６０Ｍバイト／秒
の持続可能な最大帯域巾を有する。一例において、ＶＢ
ｕｓの帯域巾は１００Ｍバイト／秒程度である。

【００１２】ＶＣＭの記憶要素は、ＥＰＣメモリセクシ
ョン３０及び大量メモリセクション３２にある。ＥＰＣ
メモリセクションはＥＰＣメモリ２４を備え、このＥＰ
ＣメモリはＤＲＡＭコントローラ３３を経てＶＢｕｓに
接続される。好ましくはＤＲＡＭであるＥＰＣメモリ
は、２つの高密度３２ビットＳＩＭＭモジュールにより
６４Ｍバイトまで拡張できる。大量メモリセクション３
２は、転送モジュール３６ＡによりＶＢｕｓに接続され
たＳＣＳＩハードドライブ装置３４を含む。明らかに、
他のＩ／Ｏ及び処理要素が転送モジュール３６によりＶ
Ｂｕｓに各々接続される。適当なインターフェイス及び
ＳＣＳＩラインを使用することにより転送モジュール３
６Ａを経てＶＢｕｓに他の装置（例えば、ワークステー
ション）を接続できることが明らかであろう。

【００１３】図３を参照し、転送モジュール３６の１つ
の構造を詳細に説明する。図３に示された転送モジュー
ルは、パケットバッファ３８、ＶＢｕｓインターフェイ
ス４０及びＤＭＡ転送ユニット４２を備えている。「Ｖ
ＨＳＩＣ」ハードウェアデスクリプションランゲッジ
（ＶＨＤＬ）で設計された転送モジュール３６は、比較
的高い転送レートでＶＢｕｓに沿って像データのパケッ
トを送信できるようにするプログラム可能な構成体であ
る。特に、パケットバッファは、ＶＢｕｓの使用可能な
帯域巾に基づいてセグメント又はパケットを変更できる
ようにプログラムすることができる。一例において、パ
ケットバッファは、６４バイトまでのパケットを取り扱
うようにプログラムすることができる。パケットサイズ
は、ＶＢｕｓが比較的ビジーであるときには減少され、
そしてバスにおける活動性が比較的低いときには増加さ
れるのが好ましい。

【００１４】パケットサイズの調整は、ＶＢｕｓインタ
ーフェイス４０及びシステムコントローラ４４（図５）
で行われる。本質的に、ＶＢｕｓインターフェイスは、
とりわけ、アドレスカウンタ、デコーダ及び状態マシン
を含む論理要素の構成体であって、選択された程度のイ
ンテリジェンスをもつ転送モジュールを形成するもので
ある。このインターフェイス４０は、システムコントロ
ーラと通信して所望のパケットサイズを追跡し、そして
この知識を用いて、バスの状態に基づきパケットバッフ
ァ３８のパケットサイズを調整する。即ち、コントロー
ラは、ＶＢｕｓ２８の状態に関する知識に鑑み、インタ
ーフェイス４０へ指令を送り、それに応じてインターフ
ェイスがパケットサイズを調整できるようにする。転送
モジュール３６の動作に関して以下に詳細に説明する。

【００１５】より詳細には、各像ごとに、ＤＭＡ転送ユ
ニットは、従来のＤＭＡ転送手順を用いてパケットを転
送する。換言すれば、所与の転送を実施するためにパケ
ットの始めと終わりのアドレスが転送ユニットによって
使用される。転送が完了すると、インターフェイス４０
は、システムコントローラ４４に信号を返送し、所望の
パケットサイズ及びアドレス指定のような更に別の情報
を得ることができるようにする。

【００１６】図１及び２を参照すれば、３つのＩ／Ｏ要
素、即ちＦＡＸモジュール４８、スキャナ即ちＩＩＴ１
８及びプリンタ即ちＩＯＴ２０がＶＢｕｓ２８に作動的
に接続されて示されているが、拡張スロット５０によっ
て種々様々な要素をＶＢｕｓに接続できることを理解さ
れたい。図４を参照し、転送モジュール３６ｂによりＶ
Ｂｕｓ２８に接続されたＦＡＸモジュールの実施につい
て以下に詳細に説明する。好ましい実施形態では、ファ
クシミリ装置（ＦＡＸ）５１は、一連の要素、即ちゼロ
ックス適応圧縮／圧縮解除を実行するセクション５２
と、圧縮された像データをスケーリングするセクション
５４と、圧縮された像データをＣＣＩＴＴフォーマット
に又はその逆に変換するためのセクション５６と、ＣＣ
ＩＴＴフォーマットのデータを従来の通信ラインにより
電話とやり取りするための好ましくはロックウェル社で
製造されたモデム５８とを備えている。

【００１７】更に図４を参照すれば、セクション５２、
５４、５６及びモデム５８の各々は制御ライン６０によ
り転送モジュール３６ｂに接続される。これは、プロセ
ッサを含まずにＦＡＸモジュール４８と転送を行えるよ
うにする。転送モジュール３６ｂは、到来するＦＡＸを
送信又は受信する目的でＦＡＸに像データを与えること
ができるという点でＦＡＸモジュールのためのマスター
又はスレーブとして働き得ることを理解されたい。動作
に際し、転送モジュール３６ｂは、他のＩ／Ｏ要素に作
用するのと同様にＦＡＸモジュールに作用する。例え
ば、ＦＡＸジョブを送信するためには、転送モジュール
３６ｂがＤＭＡ転送ユニット４２を使用することにより
セクション５２へパケットを供給し、いったんパケット
が供給されると、転送モジュールはシステムプロセッサ
４４に割り込み信号を送信して別のパケットを要求す
る。１つの実施形態において、２つのパケットがパケッ
トバッファ３８に維持され、２つのパケット間で「ピン
ポン」が生じる。このように、転送モジュール３６ｂ
は、コントローラが割り込み信号を受け取った際に直ち
に像データに戻れないときでも、像データから出るよう
に動作しない。

【００１８】再び図２を参照すれば、ＩＩＴ１８及びＩ
ＯＴ２０は、転送モジュール３６ｃ及び３６ｄによりＶ
Ｂｕｓ２８に作動的に接続される。更に、ＩＩＴ１８及
びＩＯＴ２０は、圧縮手段６２及び圧縮解除手段６４に
各々作動的に接続される。圧縮手段及び圧縮解除手段
は、ゼロックス適応の圧縮装置を用いた単一のモジュー
ルによって形成されるのが好ましい。ゼロックス適応の
圧縮装置は、圧縮／圧縮解除動作のためにゼロックス社
によりそのＤｏｃｕＴｅｃｈ（登録商標）印刷システム
に使用されている。実際に、転送モジュールの機能の少
なくとも幾つかが３チャンネルＤＶＭＡ装置によって与
えられ、該装置は、圧縮／圧縮解除モジュールに対して
局部的な仲裁を行う。

【００１９】更に図２に示したように、像処理セクショ
ン２２を含むスキャナ１８は、注釈／合体モジュール６
６に接続される。像処理セクションは、像の増強、スレ
ッシュホールド／スクリーニング処理、回転、解像度変
換、及びＴＲＣ調整のような種々の所望の機能を実行す
るようにプログラムされた１つ以上の専用プロセッサを
備えているのが好ましい。これら機能各々の選択的な作
動は、像処理制御レジスタのグループによって整合する
ことができ、これらレジスタは、システムコントローラ
４４によってプログラムされる。好ましくは、これら機
能は「パイプライン」に沿って配列され、像データはパ
イプの一端に入力されそして像処理された像データがパ
イプの他端から出力される。スループットを容易にする
ために、転送モジュール３６ｅは、像処理セクション２
２の一端に配置され、そして転送モジュール３６ｃは、
セクション２２の他端に配置される。明らかなように、
転送モジュール３６ｃ及び３６ｅをこのように配置する
と、ループバックプロセスの同時性が相当に容易にな
る。

【００２０】更に図２を参照すれば、ＶＣＭ１６の種々
のバスマスターの仲裁は、ＶＢｕｓアービタ／バスゲー
トウェイ７１に配置されたＶＢｕｓアービタ７０により
行われる。このアービタは、１つの所与の時間にどのバ
スマスター（例えば、ＦＡＸモジュール、スキャナ、プ
リンタ、ＳＣＳＩハードドライブ、ＥＰＣメモリ又はネ
ットワークサービスコンポーネント）がＶＢｕｓにアク
セスできるかを判断する。アービタは、２つのメインセ
クションと第３の制御セクションとで形成される。第１
のセクション、即ち「ハイパス」セクションは、入力バ
ス要求及び現在優先順位選択を受け取り、ペンディング
中の最も高い優先順位要求に対応する許可を出力する。
現在優先順位選択入力は、アービタの第２セクションか
らの出力であり、「優先順位選択」と称する。このセク
ションは、優先順位回転及び選択アルゴリズムを実行す
る。いかなる所与の瞬間にも、優先順位選択のロジック
の出力は、ペンディング中の要求がサービスを受ける順
序を決定する。優先順位選択に対する入力は、優先順位
チェーンにおける装置の最初の配置を保持するレジスタ
である。要求にサービスするときには、このロジック
は、優先順位チェーンに対してアップ方向及びダウン方
向に装置を移動し、これにより、装置の次の要求の位置
を選択する。制御ロジックは、要求／許可動作に関する
信号を監視することによりハイパス及び優先順位選択の
タスクを同期させる。これは、又、レース状態のおそれ
を防止する。

【００２１】図５を参照して、ネットワークサービスモ
ジュール１４について詳細に説明する。当業者に明らか
なように、ネットワークサービスモジュールのアーキテ
クチャは、既知の「ＰＣクローン」に類似している。よ
り詳細には、好ましい実施形態では、サン・マイクロシ
ステムズ社により製造されたＳＰＡＲＣプロセッサの形
態をとるコントローラ４４が標準的なＳＢｕｓ７２に接
続される。図５に示す実施形態では、好ましくはＤＲＡ
Ｍの形態をとるホストメモリ７４と、ＳＣＳＩディスク
ドライブ装置７６が、ＳＢｕｓ７２に作動的に接続され
る。図５に示されていないが、記憶又はＩ／Ｏ装置を適
当なインターフェイスチップでＳＢｕｓに接続すること
ができる。更に図５に示されたように、ＳＢｕｓは、適
当なネットワークインターフェイス８０によりネットワ
ーク７８に接続される。一例において、ネットワークイ
ンターフェイスは、コントローラ４４のハードウェア／
ソフトウェア要素をネットワーク７８のハードウェア／
ソフトウェア要素に関係付けるに必要な全てのハードウ
ェア及びソフトウェアを備えている。例えば、ネットワ
ークサービスモジュール１４とネットワーク７８との間
に種々のプロトコルをインターフェイスするために、ネ
ットワークインターフェイスに、とりわけ、ノーベル社
からのＮｅｔｗａｒｅ（登録商標）というソフトウェア
を設けることができる。

【００２２】一例において、ネットワーク７８は、エミ
ッタ又はドライバ８４を伴うワークステーション８２の
ようなクライエントを備えている。動作に際し、ユーザ
は、複数の電子的ページ及び１組の処理命令を含むジョ
ブを発生することができる。次いで、ジョブは、エミッ
タで、ＰｏｓｔＳｃｒｉｐｔのようなページ記述言語で
書かれた表示に変換される。次いで、ジョブは、コント
ローラ４４へ送られ、アドブ社により供給されるものの
ようなデコンポーザにより解読される。

【００２３】再び図２を参照すれば、ネットワークサー
ビスモジュール１４は、ＶＢｕｓアービタ／バスゲート
ウェイ７１のバスゲートウェイ８８を経てＶＣＭ１６に
接続される。一例において、バスゲートウェイは、ＸＩ
ＬＩＮＸ社により供給される現場でプログラム可能なゲ
ートアレーを備えている。バスゲートウェイ装置は、ホ
ストＳＢｕｓとＶＣＭのＶＢｕｓとの間のインターフェ
イスを与える。又、これは、ＶＢｕｓの真のアドレス範
囲内のアドレススペースへアクセスするためのＶＢｕｓ
アドレス変換を与え、ホストアドレス範囲における仮想
アドレスのためにホストＳＢｕｓへ仮想アドレスを通
す。メモリ対メモリ転送のためのＤＭＡチャンネルもバ
スゲートウェイにおいて実施される。とりわけ、バスゲ
ートウェイは、ＶＢｕｓとＳＢｕｓとの間にシームレス
のアクセスを与え、例えば、転送モジュール３６の１つ
であるバスマスターからの仮想アドレスをデコードし、
これにより、対応するスレーブ要素から識別子を得るこ
とができる。印刷システム１０の多数の要素が単一のＡ
ＳＩＣの形態で実施されることが当業者に明らかであろ
う。

【００２４】図２、３及び５を参照し、転送モジュール
３６各々のＤＭＡ転送に関して更に説明する。特に、一
例において、ジョブの像がホストメモリ７４に一連のブ
ロックとして記憶される。好ましくは、各ブロックは、
複数のパケットより成る。動作に際し、転送モジュール
３６の１つに、コントローラ４４により、ブロックの開
始アドレス及びブロックのサイズが与えられる。次い
で、そのブロックに対して、転送モジュール３６は、パ
ケット転送を行い、カウンタを増加／減少する。この手
順は、ブロックの各パケットごとに、インターフェイス
４０が、カウンタを参照することにより、ブロックの最
後のパケットが転送されたことを判断するまで繰り返さ
れる。典型的に、記憶された各像に対し、多数のブロッ
クが上記のようにパケットごとに転送される。

【００２５】図６を参照し、ＶＢｕｓアービタ７０につ
いて詳細に説明する。ＶＢｕｓアービタは、ハイパス回
路２０２と、優先順位選択回路２０４と、コントローラ
２０６とを備えている。図６の実施形態に示されたよう
に、ハイパス回路２０２は、バス要求バス２０８により
印刷システムのバスマスターと通信し、選択バス２１０
により選択信号を受け取る。更に、コントローラ２０６
には、バス２０８からの到来するバス要求及びバス２１
４からの現在ラッチされたバス許可に関するフィードバ
ック情報が与えられる。更に、カウントレジスタ（その
意義については以下に詳細に述べる）を含むコントロー
ラ２０６は、各々、制御ライン２１６及び２１８により
ハイパス回路及び優先順位選択回路へ制御信号を送信す
る。

【００２６】特に図７を参照し、ハイパス回路２０２に
ついて詳細に説明する。ハイパス回路は、第１ラッチ２
２２と、第１ステアリング回路２２４と、フィルタ回路
２２６と、第２ステアリング回路２２８と、第２ラッチ
２３０とを備えている。より詳細には、ステアリング回
路は、図７に示す実施形態では、番号２３２ａ、２３２
ｂ・・・２３２ｈで示された８個のＮ対１マルチプレク
サを備えている。ここに開示するアービタは、８個のバ
スマスターを受け入れるように構成されているが、ここ
に開示する実施形態は、８個より多数又は少数のバスマ
スターに対して容易に拡張及び縮小できることを理解さ
れたい。各マルチプレクサ２３２は、優先順位選択回路
から選択信号を受け取り、そして各選択信号は、どの８
ビットバス要求信号が所与のマルチプレクサに高又は低
信号を出力させるかを定める。第１ステアリング回路の
機能は、１組のマルチプレクサ以外の種々様々な論理要
素で達成できることが明らかであろう。

【００２７】各マルチプレクサ２３２の出力は、「優先
順位Ｎ」の形態で示された優先順位ラインに接続され
る。Ｎ本の優先順位ラインが、番号２３４ａ、２３４ｂ
・・・２３４ｇで示された各アンドゲートに接続され、
一方、Ｎ−１本の優先順位ラインが番号２３６ａ、２３
６ｂ・・・２３６ｇで示したオアゲートに接続される。
優先順位７ラインは、マルチプレクサ２３２ａと、アン
ドゲート２３４ａの反転入力との両方に通信する。優先
順位６及び優先順位７ラインはオアゲート２３６ａと通
信し、一方、オアゲート２３６ａの出力及び優先順位５
ラインはアンドゲート２３４ｂと通信する。優先順位
（７：６）及び優先順位５ラインに使用される論理構成
は、フィルタ回路２２６における優先順位（Ｎ：１、Ｎ
−１）及び優先順位Ｎ−１ラインの各組に対して同様に
適用される。例えば、優先順位１ラインは、オアゲート
２３６ｇの反転出力とアンドされ、オアゲート２３６ｇ
は、優先順位０及び優先順位１ラインを除く全ての優先
順位ラインと通信する。

【００２８】このとき、第１ステアリング回路及びフィ
ルタ回路の両方の機能が、第１の例によって完全に理解
できよう。動作に際し、８個までのバスマスターに対す
る要求信号が第１ラッチに受け取られる。明らかに、第
１ラッチは、ハイパス２０２の適切な動作にとって必要
ではない。優先順位経路を選択されたバスマスター順序
でマップするために、種々の３ビット選択信号、即ちＲ
０Ｓｅｌ（２：０）、Ｒ１Ｓｅｌ（２：０）・・・Ｒ７
Ｓｅｌ（２：０）がセットされる。８個のバスマスター
のここに示す第１の例では、バスマスターは、次の減少
する順序でグループ分けされる。即ち、Ｍ０（バスマス
ター０）、Ｍ２、Ｍ３、Ｍ５、Ｍ６、Ｍ４、Ｍ７及びＭ
１。従って、Ｍ０は、Ｒ７Ｓｅｌ（２：０）でマップさ
れ、Ｍ２は、Ｒ６Ｓｅｌ（２：０）でマップされ、Ｍ３
は、Ｒ５Ｓｅｌ（２：０）でマップされ、等々となる。
更に、各バスマスターには、その番号指示子に対応する
３ビット値が指定される。例えば、Ｍ０は、０００に対
応し、Ｍ２は、０１０に対応し、Ｍ３は、０１１に対応
し、等々となる。

【００２９】ここに示す第１の例では、Ｒ７Ｓｅｌ
（２：０）、Ｒ６Ｓｅｌ（２：０）、Ｒ５Ｓｅｌ（２：
０）、Ｒ４Ｓｅｌ（２：０）、Ｒ３Ｓｅｌ（２：０）、
Ｒ２Ｓｅｌ（２：０）、Ｒ１Ｓｅｌ（２：０）及びＲ０
Ｓｅｌ（２：０）の各値は、０００、０１０、０１１、
１０１、１１０、１００、１１１及び００１となる。Ｍ
０、Ｍ３及びＭ７がＶＢｕｓ２８を同時にアクセスする
よう求めた場合には、Ｍ０、Ｍ３及びＭ７に対する各要
求信号がマルチプレクサ２３２ａ、２３２ｃ及び２３２
ｇへ操向される。優先順位１、優先順位５及び優先順位
７の各ラインが１で作動されるが、Ｍ０に対する要求信
号のみがフィルタ回路２２６に通過することが許され
る。これは、アクティブな信号がオアゲート２３６ａな
いし２３６ｆの各々に現れ、それに対応するアンドゲー
ト２３４ｂないし２３４ｇが低信号を出力するようにさ
せるからである。

【００３０】図７及び８を参照すれば、アンドゲート２
３４ａないし２３４ｇの出力は、第２のステアリング回
路２２８へ各々向けられ、より詳細には８個の１対Ｎマ
ルチプレクサ２３８ａ、２３８ｂ・・・２３８ｈへ向け
られる。図８に示す実施形態では、各マルチプレクサ２
３８は、その各々の優先順位ラインの状態に基づいて８
ビットワードを形成し、これは、次いで、６４ビット巾
のバス２４０に送信される。次いで、各８ビットワード
の各々のビットがバス２４０の特定のラインに沿って複
数のオアゲート２４２ａ、２４２ｂ・・・２４２ｈの特
定の１つに送られる。好ましくは、優先順位７ラインに
関連した８ビットは、最下位又は最上位ビットから始ま
る順序で８個のオアゲートへ送られ、優先順位６ライン
に関連した８ビットは、同様の順序で８個のオアゲート
に送られ、そして他の優先順位ラインについても同様と
なる。上記の第１の例において、優先順位７ラインがア
クティブな状態では、ワード０００００００１が形成さ
れる。オアゲート２４２ｈには１が送られ、一方、他の
全てのゲート２４２には０が送られる。更に、オアゲー
ト２４２ｈ以外、１を受け取るゲートはない。というの
は、マルチプレクサ２３８ｂないし２３８ｈからの各ワ
ードが００００００００だからである。

【００３１】オアゲート２４２の出力は、第２のラッチ
２３０に送られる。オアゲート２４２の出力は、選択さ
れたバス順序に対応し、これは、第１の例では、バスマ
スター７（即ち、Ｍ７）で始まる減少する順序に従う。
図８に示す実施形態では、オアゲート２４２ａの出力
は、Ｍ７の許可信号に対してマップされ、オアゲート２
４２ｂの出力は、Ｍ６の許可信号に対してマップされ、
等々となる。上記の第１の例では、唯一のアクティブな
信号がオアゲート２４２ｈから０００００００１の最下
位ビットを経て得られ、従って、Ｍ０に対するバス許可
信号、即ち許可０がラッチされ、Ｍ０のバスサイクルが
完了するまでアクティブに保たれる。第２の例では、Ｍ
０がバスを放棄し、Ｍ３及びＭ７の要求信号が依然アク
ティブとなる。このときには、ワード０００００１００
がマルチプレクサ２３８ｃに発生される。次いで、第３
の最下位ビットワードからの１がオアゲート２４２ｆに
示され、従って、許可３がラッチされる。

【００３２】ラッチ２２２に機能へ戻ると、この要素は
「レース（競合）」状態を回避するために設けられてい
る。例えば、上記の第１の例では、第２のラッチが許可
３をラッチする準備が丁度できたときに、Ｍ２の要求が
ハイパス２０２に到着する。回路２２４、２２６及び２
２８のスループットレートに基づき、Ｍ２の要求がＭ３
の要求に丁度「ぶつかる(beat out)」ことがある。この
種のレース状態は、第２ラッチが要求信号をラッチしよ
うとするときにラッチ２２２で要求信号を「絞る」こと
により排除することができる。別の例では、第１ラッチ
２２２は、要求ラインに設定時間を指定することにより
除去することができる。

【００３３】好ましくは、第１ラッチ２２２は、第２の
目的も果たし、即ち許可信号がイネーブルされる間に要
求信号が第１ステアリング回路２２４にアクセスするの
を防止する。特に、図７ないし９を参照すれば、第２ラ
ッチ２３０と通信するコントローラ２０６は、コントロ
ーラロジック２４６を備えている。許可信号をラッチす
るのに基づき、コントローラロジックは、許可イネーブ
ル信号（許可Ｅｎ）を第１ラッチ２２２及び第２ラッチ
２３０に送信する。しかしながら、許可イネーブル信号
は、第１ラッチ２２２において反転され、従って、到来
する要求信号はそこで阻止される。バスマスターがＶＢ
ｕｓを放棄するときに、コントローラロジックは、ＶＢ
ｕｓのアクセス性を検出し、そしてクリア許可信号を第
１及び第２の両ラッチへ送信し、別の許可信号をラッチ
できるようにする。

【００３４】図９を参照し、第１ステアリング回路２２
４の選択信号を発生するプロセスを詳細に説明する。図
示された優先順位選択回路２０４は、第１の優先順位選
択信号発生回路２４８と、第２の優先順位選択信号発生
回路２５０とを備えている。実際に、回路２４８、２５
０は構造が同じであり、第１回路２４８には、通常、第
２回路２５０よりも高い優先順位が与えられる。第１回
路２４８は、第１レジスタ２５４及び第１バレルシフタ
２５６に作動的に接続された２：１マルチプレクサ２５
２の第１バンクを備えている。第２回路２５０は、第２
レジスタ２６０及び第２バレルシフタ２６２に作動的に
接続された２：１マルチプレクサ２５８の第２バンクを
備えている。図示されたように、各マルチプレクサバン
クは、１組の「Ａ」入力及び１組の「Ｂ」入力を含む。
好ましくは、コントローラロジック２４６は、高信号
（例えば「１」）又は低信号（例えば「０」）を、スワ
ップ優先順位ループラインを経て、表示Ａ／Ｂ（サブバ
ー）で示した入力へ供給し、これは、Ａ入力が１でアク
ティブそしてＢ入力が０でアクティブであることを示
す。第１回路２４８は、第２回路２５０より高い優先順
位が与えられるのが好ましいが、回路の優先順位は、Ａ
／Ｂ（サブバー）入力への信号の状態を単にシフトする
だけで反転することができる。

【００３５】一例において、４つのバスマスターに各々
対応する４つの３ビット信号がレジスタ２５４、２６０
の各々に予め選択された順序で記憶される。８個より多
数のバスマスターの信号を発生できるようにレジスタの
数を容易に拡張できることが明らかである。バスマスタ
ーに関連した信号の順序は、許可Ｅｎ信号がアクティブ
である時間中に少なくとも１つのレジスタにおいて選択
的にシフトして、優先順位選択回路が二重「ラウンドロ
ビン」形態で動作できるようにするのが好ましい。この
シフトは、シフト優先順位ラインを使用することにより
行われる。１つの例において、以下で明らかとなるよう
に、少なくとも１つのレジスタにおける信号の順序は、
シフト優先順位ラインにわたる信号の状態を変更するこ
とにより配置し直される。更に、バレルシフタの出力
は、ＰｒｅＧＮＳｅｌ（Ｙ：０）の形態で示され、そし
てマルチプレクサバンクの出力は、ＲＮＳｅｌ（Ｙ：
０）の形態で示される。一例において、Ｎ＝０：７そし
てＹ＝２である。

【００３６】優先順位選択回路２０４の動作は、上記の
第１の例に匹敵する第２の例により理解することができ
よう。第２の例において、バスマスターＭ０、Ｍ２、Ｍ
３及びＭ５の信号は、最初に、第１レジスタ２５４にロ
ードされ、ＰｒｅＧ７Ｓｅｌ（２：０）、ＰｒｅＧ６Ｓ
ｅｌ（２：０）、ＰｒｅＧ５Ｓｅｌ（２：０）、及びＰ
ｒｅＧ４Ｓｅｌ（２：０）が各々０００、０１０、０１
１及び１０１となるようにされる。更に、Ｍ６、Ｍ４、
Ｍ７及びＭ１が、最初に、第２レジスタ２６０にロード
され、ＰｒｅＧ３Ｓｅｌ（２：０）、ＰｒｅＧ２Ｓｅｌ
（２：０）、ＰｒｅＧ１Ｓｅｌ（２：０）、及びＰｒｅ
Ｇ０Ｓｅｌ（２：０）が各々１１０、１００、１１１及
び００１となるようにされる。スワップ優先順位ループ
ラインに１が送信されると仮定すれば、ＰｒｅＧ７Ｓｅ
ｌ（２：０）、ＰｒｅＧ６Ｓｅｌ（２：０）、ＰｒｅＧ
５Ｓｅｌ（２：０）、ＰｒｅＧ４Ｓｅｌ（２：０）、Ｐ
ｒｅＧ３Ｓｅｌ（２：０）、ＰｒｅＧ２Ｓｅｌ（２：
０）、ＰｒｅＧ１Ｓｅｌ（２：０）、及びＰｒｅＧ０Ｓ
ｅｌ（２：０）の信号は、各々、Ａ₇、Ａ₆、Ａ₅、Ａ
₄、Ａ₃、Ａ₂、Ａ₁及びＡ₀へ送られる。次いで、こ
のＡ₇、Ａ₆、Ａ₅、Ａ₄、Ａ₃、Ａ₂、Ａ₁及びＡ₀
に対応する３ビットワードが、各々、Ｒ７Ｓｅｌ（２：
０）、Ｒ６Ｓｅｌ（２：０）、Ｒ５Ｓｅｌ（２：０）、
Ｒ４Ｓｅｌ（２：０）、Ｒ３Ｓｅｌ（２：０）、Ｒ２Ｓ
ｅｌ（２：０）、Ｒ１Ｓｅｌ（２：０）及びＲ０Ｓｅｌ
（２：０）へ送られる。スワップ優先順位ループライン
に１が送られるときには、第１レジスタ２５４の４つの
バスマスター信号は、第２レジスタ２６０の４つのバス
マスター信号について得られる選択信号よりも優先順位
の高い選択信号に対してマップされることが明らかであ
る。

【００３７】一方、スワップ優先順位ループラインに０
が送られるときには、ＰｒｅＧ３Ｓｅｌ（２：０）、Ｐ
ｒｅＧ２Ｓｅｌ（２：０）、ＰｒｅＧ１Ｓｅｌ（２：
０）、及びＰｒｅＧ０Ｓｅｌ（２：０）信号が各々
Ｂ₇、Ｂ₆、Ｂ₅、Ｂ₄へ送られ、一方、ＰｒｅＧ７Ｓ
ｅｌ（２：０）、ＰｒｅＧ６Ｓｅｌ（２：０）、Ｐｒｅ
Ｇ５Ｓｅｌ（２：０）及びＰｒｅＧ４Ｓｅｌ（２：０）
信号は各々Ｂ₃、Ｂ₂、Ｂ₁及びＢ₀へ送られる。次い
で、Ｂ₇、Ｂ₆、Ｂ₅、Ｂ₄、Ｂ₃、Ｂ₂、Ｂ₁及びＢ
₀に対応する３ビットワードが各々Ｒ７Ｓｅｌ（２：
０）、Ｒ６Ｓｅｌ（２：０）、Ｒ５Ｓｅｌ（２：０）、
Ｒ４Ｓｅｌ（２：０）、Ｒ３Ｓｅｌ（２：０）、Ｒ２Ｓ
ｅｌ（２：０）、Ｒ１Ｓｅｌ（２：０）及びＲ０Ｓｅｌ
（２：０）へ送られる。スワップ優先順位ループライン
に０が送られるときには、第２レジスタ２６０の４つの
バスマスター信号は、第１レジスタ２５４の４つのバス
マスター信号について得られる選択信号よりも優先順位
の高い選択信号に対してマップされることが明らかであ
る。

【００３８】更に図９を参照すれば、コントローラロジ
ック２４６は、第１カウントレジスタ（Ｃｏｕｎｔ１Ｒ
ｅｇ）及び第２カウントレジスタ（Ｃｏｕｎｔ２Ｒｅ
ｇ）を備えている。第１カウントレジスタは、第１レジ
スタ２５４のバスマスターがＶＢｕｓ２８（図２）への
アクセスを許可された連続回数を追跡する一方、第２カ
ウントレジスタは、第２レジスタ２６０のバスマスター
がＶＢｕｓ２８へのアクセスを許可された連続回数を追
跡する。コントローラロジックは、これらカウントレジ
スタを用いて、シフト優先順位及びスワップ優先順位ル
ープラインの両方を制御するのが好ましい。１つの例に
おいて、コントローラロジックは、第１レジスタ２５４
の所定数のバスマスターがＶＢｕｓへのアクセスを許可
された後にレジスタ２５４、２６０をスワップさせる。
これとは逆に、第２レジスタ２６０の所定数のバスマス
ターがＶＢｕｓへのアクセスを許可された後に、コント
ローラロジックは、優先順位の低い要求がペンディング
中であれば、再びレジスタをスワップさせる。更に、カ
ウントレジスタは、レジスタ２５４及び２６０の各バス
マスター関連信号のシフトタイミングをプログラムする
のに使用することもできる。

【００３９】図１０を参照し、関連優先順位信号が例え
ば第１レジスタ２５４にある３つのバスマスターを裁定
するタイミング図により、好ましい実施形態の技術を説
明する。図１０の例では、要求及び許可がアクティブロ
ーで表されることに注意されたい。これは、アクティブ
ハイの使用を強調した上記説明とは対照的である。当業
者に明らかなように、ここに開示する実施形態の論理構
成は、好ましい実施形態の基礎となる原理に影響するこ
となく、アクティブハイでもアクティブローでも実施す
ることができる。図１０に示す実施形態を第３の例に関
連付けるため、要求１は、Ｍ０からの要求に対応し、要
求２は、Ｍ１からの要求に対応し、要求３は、Ｍ２から
の要求に対応し、一方、Ｍ０、Ｍ１及びＭ２は、減少す
る順序でレジスタ２５４にロードされるものとする。特
に図１０を参照すれば、Ｍ０は、ｔ₁の後にバスを要求
し、そしてｔ₂の後に、Ｍ０は許可１によりＶＢｕｓが
許可される。許可１は、第２ラッチ２３０（図８）にラ
ッチされるので、いったん許可１がアクティブになる
と、Ｍ０はその要求（即ち、要求１）を続ける必要はな
い。

【００４０】許可１がインアクティブになった後に、Ｍ
２の要求、即ち要求２が、ｔ₇の直後に許可される。Ｍ
２の要求はこのときサービスされる。というのは、最も
高い現在優先順位をもつＭ０のペンディング中の要求が
なく、要求２が要求３より高い現在優先順位をもつから
である。要求２が許可２によって許可されるや否や、第
１レジスタ２５４における関連優先順位信号の配置がラ
ウンドロビン形態で再順序付けされ、Ｍ０は最低の優先
順位位置へシフトされ、一方、Ｍ２及びＭ３は第１及び
第２の優先順位位置へ各々移動される。ｔ₁₁において、
許可２がインアクティブとなり、ｔ₁₂の後に許可２が再
びアクティブとなる。というのは、Ｍ２がｔ₁₂において
優先順位をもつからである。許可２が発行されると、ｔ
₁₂とｔ₁₃との間で、第１レジスタ２５４における関連優
先順位信号の優先順位がラウンドロビン形態で再位置設
定される。ｔ₁₇とｔ₁₈との間で、Ｍ３に最終的にＶＢｕ
ｓへのアクセスが与えられ、関連優先順位信号の優先順
位が再び再位置設定されることになる。

【００４１】ここに開示した実施形態の多数の特徴が当
業者に明らかであろう。ここに開示した実施形態の１つ
の特徴は、複数のバスマスターに各々対応する複数のバ
ス要求信号が、発生された選択信号に基づいて、複数の
優先順位経路へ各々操向されるフィルタ回路である。最
も高い優先順位の経路に対応するバス要求信号のみがフ
ィルタ回路を通過できるようにされるのが好ましい。

【００４２】ここに開示した実施形態の別の特徴は、バ
ス要求信号を優先順位経路へ操向する仕方が優先順位選
択回路によって制御されることである。より詳細には、
システム内の各バスマスターに関連した信号が１つ以上
のレジスタにロードされ、そしてレジスタの出力が、論
理ベースの装置に関連して、複数の選択信号を発生する
のに使用される。次いで、これら選択信号は操向プロセ
スを制御する。一例においては、第１組のバスマスター
関連信号が第１レジスタにロードされ、そして第２組の
バスマスター関連信号が第２レジスタにロードされる。
好ましくは、レジスタの１つに、他のレジスタより高い
優先順位が与えられる。各レジスタは、バレルシフト装
置に関連して使用され、これらレジスタを用いて、二重
の「ラウンドロビン」構成を実施することができる。レ
ジスタのシフト動作は、アービタの遅延動作を必要とし
ない、というのは、バスマスターがビデオバスをアクセ
スしている間、即ちバス許可信号がラッチされる間のオ
フ周期中にそれを達成できるからである。レジスタ及び
バレルシフタの使用により、比較的短い時間周期中に、
高いメモリオーバーヘッドを招くことなく多数のバスマ
スター優先順位機構を形成できることが明らかであろ
う。アービタのメモリオーバーヘッドの量が適度な最小
値に保持されるので、アービタをＡＳＩＣで容易に実施
することができる。

【００４３】ここに開示する実施形態の更に別の特徴
は、コントローラがフィルタ及び優先順位選択回路の動
作を同期できることである。

【図面の簡単な説明】

【図１】多機能のネットワーク適応の印刷機を示すブロ
ック図である。

【図２】図１の印刷機に対するビデオ制御モジュールの
ブロック図である。

【図３】図２の印刷機に関連して使用される転送モジュ
ールのブロック図である。

【図４】図２の印刷機に関連して使用されるファクシミ
リカードのブロック図である。

【図５】図１の印刷機に対するネットワークコントロー
ラのブロック図である。

【図６】図２のビデオ制御モジュールに使用されるアー
ビタのブロック図である。

【図７】図６のアービタのハイパス回路の第１部分を実
施するのに使用される論理ネットワークを示す図であ
る。

【図８】図６のアービタのハイパス回路の第２部分を実
施するのに使用される論理ネットワークを示す図であ
る。

【図９】図６のアービタの優先順位選択及びコントロー
ラ回路を実施するのに使用される論理ネットワークを示
す図である。

【図１０】図６のアービタの例示的なタイミング図であ
る。

【符号の説明】

１０多機能のネットワーク適応の印刷システム１２印刷機１４ネットワークサービスモジュール１６電子サブシステム（ＶＣＭ）１８スキャナ２０プリンタ２２像処理システム２４電子的プリコレーション（ＥＰＣ）メモリ２８ビデオバス（ＶＢｕｓ）３０ＥＰＣメモリセクション３２大量メモリセクション３３ＤＲＡＭコントローラ３４ＳＣＳＩハードドライブ装置３６転送モジュール３８パケットバッファ４０ＶＢｕｓインターフェイス４２ＤＭＡ転送ユニット４４システムコントローラ７０ＶＢｕｓアービタ２０２ハイパス回路２０４優先順位選択回路２０６コントローラ２０８バス要求バス２１０選択バス２１６、２１８制御ライン２２２第１ラッチ２２４第１ステアリング回路２２６フィルタ回路２２８第２ステアリング回路２３０第２ラッチ２３２マルチプレクサ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平６−161682（ＪＰ，Ａ) 特開平６−183110（ＪＰ，Ａ) 欧州特許704807（ＥＰ，Ｂ１) 米国特許5682467（ＵＳ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 3/12 B41J 5/00 G06F 13/362 510 H04N 1/00

Claims

(57)【特許請求の範囲】

【請求項１】ジョブを記憶又は出力する印刷システム
であって、ジョブは１組の像信号により表され、そして
該１組の像信号はビデオバスを経て転送されるようなシ
ステムにおいて、上記ビデオバスと通信し、ジョブの１つ以上のセグメン
トを送信又は受信するための第１バスマスターであっ
て、第１バス要求信号でビデオバスにアクセスするよう
求める第１バスマスターと、上記ビデオバスと通信し、ジョブの１つ以上のセグメン
トを送信又は受信するための第２バスマスターであっ
て、第２バス要求信号でビデオバスにアクセスするよう
求める第２バスマスターと、上記第１バスマスター及び第２バスマスターの両方と通
信し、上記第１バスマスター及び第２バスマスターの各
々が同時にビデオバスへのアクセスを求めたときに上記
第１バスマスター及び第２バスマスターがビデオバスに
アクセスすべき順序を決定するためのアービタとを備
え、該アービタは、上記第１バスマスター及び第２バスマスターの両方と通
信するフィルタ回路であって、選択信号を受信して、上
記第１バス要求信号及び第２バス要求信号の選択された
一方のみを通過できるようにするフィルタ回路と、上記フィルタ回路と通信し、上記選択信号を発生する選
択信号発生回路と、上記フィルタ回路に作動的に接続され、第１バス要求信
号を受け取るときには第１バス許可信号を発生し、又は
第２バス要求信号を受け取るときには第２バス許可信号
を発生するためのバス許可回路とを有し、第１バス許可信号は、上記第１バスマスターに対してビ
デオバスへのアクセスを得るのに使用され、そして第２
バス許可信号は、上記第２バスマスターに対してビデオ
バスへのアクセスを得るのに使用され、上記選択信号発生回路は、上記第１バスマスターに関連
する第１優先信号と上記第２バスマスターに関連する第
２優先信号とを予め選択した順序で記憶するレジスタ
と、上記第１レジスタに作動的に接続され、上記第１優
先信号と上記第２優先信号の順序を選択的に変更するシ
フト手段とを有し、上記第１優先信号が上記第２優先信号よりも前に配置さ
れると、第２バスマスターよりも前に上記第１バスマス
ターに対してビデオバスへのアクセスが与えられる、ことを特徴とする印刷システム。
【請求項２】第１バスマスターが、該第１バスマスタ
ーにより送信された第１バス要求信号により、そして第
２バスマスターが、該第２バスマスターにより送信され
た第２バス要求信号により、同時にビデオバスへのアク
セスを求めたときに、第１バスマスター及び第２バスマ
スターのどちらがビデオバスにアクセスするかを制御す
るための裁定装置において、第１バス要求信号及び第２バス要求信号を各々送信する
ための第１バス及び第２バスと、上記第１バス及び第２バスに作動的に接続され、選択信
号を受信して、上記第１バス要求信号及び第２バス要求
信号の選択された一方のみを通過できるようにするフィ
ルタ回路と、上記フィルタ回路と通信し、上記選択信号を発生する選
択信号発生回路と、上記フィルタ回路に作動的に接続され、第１バス要求信
号を受け取るときには第１バス許可信号を発生し、又は
第２バス要求信号を受け取るときには第２バス許可信号
を発生するためのバス許可回路とを備え、第１バス許可信号は、上記第１バスマスターに対してビ
デオバスへのアクセスを得るのに使用され、そして第２
バス許可信号は、上記第２バスマスターに対してビデオ
バスへのアクセスを得るのに使用され、上記選択信号発生回路は、上記第１バスマスターに関連
する第１優先信号と上記第２バスマスターに関連する第
２優先信号とを予め選択した順序で記憶するレジスタ
と、上記第１レジスタに作動的に接続され、上記第１優
先信号と上記第２優先信号の順序を選択的に変更するシ
フト手段とを有し、上記第１優先信号が上記第２優先信号よりも前に配置さ
れると、第２バスマスターよりも前に上記第１バスマス
ターに対してビデオバスへのアクセスが与えられる、ことを特徴とする裁定装置。
【請求項３】第１バスマスター及び第２バスマスター
の各々が同時にビデオバスへのアクセスを求めたとき
に、第１バスマスター及び第２バスマスターがビデオバ
スにアクセスすべき順序を裁定するための方法におい
て、第１バスマスターでビデオバスへのアクセスを求めるた
めに第１バスマスターからフィルタ回路へ第１バス要求
信号を送信し、第２バスマスターでビデオバスへのアクセスを求めるた
めに第２バスマスターからフィルタ回路へ第２バス要求
信号を送信し、フィルタ回路で第１バス要求信号及び第２バス要求信号
をフィルタして、第１バス要求信号及び第２バス要求信
号の選択された一方がフィルタ回路を通過することが許
されるようにし、第１バス要求信号を受け取るときにはバス許可回路で第
１バス許可信号を発生し、又は第２バス要求信号を受け
取るときにはバス許可回路で第２バス許可信号を発生
し、第１バス許可信号は、上記第１バスマスターに対してビ
デオバスへのアクセスを得るのに使用され、そして第２
バス許可信号は、上記第２バスマスターに対してビデオ
バスへのアクセスを得るのに使用され、更に、選択信号発生回路で第１選択信号及び第２選択信
号を発生し、第１選択信号又は第２選択信号をフィルタ回路へ送信し
て、第１バス要求信号又は第２バス要求信号のいずれが
フィルタ回路を通過すべきかを決定し、第１選択信号は、選択信号発生回路の第１レジスタに配
置された第１優先信号に応答し、第２選択信号は、選択
信号発生回路の第２レジスタに配置された第２優先信号
に応答し、更に、第１レジスタと第２レジスタとの間をシフトして
第１選択信号又は第２選択信号を発生する、ことを特徴とする方法。