JP3531291B2 - Method for manufacturing silicon carbide semiconductor device - Google Patents
Method for manufacturing silicon carbide semiconductor deviceInfo
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Description
【０００１】[0001]
【産業上の利用分野】この発明は炭化珪素半導体装置の
製造方法に関するものであり、その用途としては例え
ば、絶縁ゲート型電界効果トランジスタ、とりわけ大電
力用の縦型ＭＯＳＦＥＴ等の製造方法に用いて好適であ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a silicon carbide semiconductor device, which is used, for example, in a method for manufacturing an insulated gate field effect transistor, especially a vertical MOSFET for high power. It is suitable.
【０００２】[0002]
【従来の技術】近年、電力用トランジスタとして炭化珪
素単結晶材料を使用した縦型パワーＭＯＳＦＥＴが提案
されている。電力用トランジスタの損失を低減するため
にはオン抵抗の低減が必要であり、効果的にオン抵抗低
減が可能な素子構造として図１３に示す溝ゲート型パワ
ーＭＯＳＦＥＴ（例えば、特開平４−２３９７７８）が
提案されている。図１３における溝ゲート型パワーＭＯ
ＳＦＥＴは炭化珪素の基板３０上に第１半導体領域３１
が形成され、第１半導体領域３１上に第２半導体領域３
２が形成され、さらに、第２半導体領域３２の所定領域
に第３半導体領域３３が形成されている。又、第３半導
体領域３３と第２半導体領域３２を貫通して第１半導体
領域３１に達する凹所３４が形成され、凹所３４内には
ゲート絶縁膜３５を介してゲ−ト３６が充填されてい
る。ゲ−ト３６の上面には絶縁膜３７が形成され、絶縁
膜３７上を含む第３半導体領域３３上には電極膜３８が
形成されている。2. Description of the Related Art In recent years, a vertical power MOSFET using a silicon carbide single crystal material has been proposed as a power transistor. In order to reduce the loss of the power transistor, it is necessary to reduce the on-resistance, and as a device structure capable of effectively reducing the on-resistance, the trench gate type power MOSFET shown in FIG. 13 (for example, Japanese Patent Laid-Open No. 4-239778). Is proposed. Groove gate type power MO in FIG.
The SFET comprises a first semiconductor region 31 on a silicon carbide substrate 30.
And the second semiconductor region 3 is formed on the first semiconductor region 31.
2 is formed, and further, the third semiconductor region 33 is formed in a predetermined region of the second semiconductor region 32. Further, a recess 34 is formed penetrating the third semiconductor region 33 and the second semiconductor region 32 to reach the first semiconductor region 31, and the recess 36 is filled with a gate 36 via a gate insulating film 35. Has been done. An insulating film 37 is formed on the upper surface of the gate 36, and an electrode film 38 is formed on the third semiconductor region 33 including the insulating film 37.
【０００３】ここで、一般的に図１３に示すような溝ゲ
ート型パワーＭＯＳＦＥＴを製造する場合、溝ゲート部
は凹所３４の形成後、熱酸化により凹所３４の表面を酸
化してゲート絶縁膜３５を側面と底面に形成し、その後
ゲート電極（ゲ−ト３６）を形成して溝ゲート部の基本
構造を完成する。Generally, when manufacturing a trench gate type power MOSFET as shown in FIG. 13, after forming the recess 34 in the trench gate portion, the surface of the recess 34 is oxidized by thermal oxidation to insulate the gate. The film 35 is formed on the side surface and the bottom surface, and then the gate electrode (gate 36) is formed to complete the basic structure of the trench gate portion.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら図１３に
示すような溝ゲート型パワーＭＯＳＦＥＴを製造する場
合、溝ゲート部の内壁はドライエッチング法とくにリア
クティブイオンエッチング法（ＲＩＥ法）を利用して異
方性エッチング条件下で形成するため、前記溝内壁には
ダメージ層が形成される。これは、現在の所、炭化珪素
基板を効率良くエッチングできるエッチング液がなく、
ドライエッチング法等でエッチングする方法が最も容易
だからである。ここでダメージ層とは、ＲＩＥ法のよう
に物理的にイオンをあててエッチングする際に形成され
る結晶欠陥を有する層、または、化学エッチングにより
エッチングする際に被エッチング面が不均一にエッチン
グされてしまうことで生じる凸凹層等をいう。そして、
このダメージ層においては、ＭＯＳ界面特性が劣化しオ
ン抵抗増加やスイッチング特性の劣化が生じる。However, in the case of manufacturing the trench gate type power MOSFET as shown in FIG. 13, the inner wall of the trench gate portion is different by using the dry etching method, particularly the reactive ion etching method (RIE method). Since it is formed under the isotropic etching condition, a damage layer is formed on the inner wall of the groove. This is because there is currently no etching solution that can efficiently etch silicon carbide substrates.
This is because the etching method such as the dry etching method is the easiest. Here, the damaged layer is a layer having crystal defects formed when etching is performed by physically applying ions as in the RIE method, or a surface to be etched is unevenly etched when etching is performed by chemical etching. It means an uneven layer or the like that is generated due to this. And
In this damaged layer, the MOS interface characteristics are deteriorated and the ON resistance is increased and the switching characteristics are deteriorated.
【０００５】前記溝内壁のダメージ層を除去するために
は、被エッチング面を均一にウエットエッチングするこ
とにより、ダメージ層を除去することが考えられるが、
ウェットエッチングでは周知のとおり、均一にダメージ
層を除去することは非常に困難であるという問題があ
る。また溝底部のコーナー部は異方性のドライエッチン
グにより形成されるため、溝底部のコーナー部で角がで
き電界集中を生じる。このためゲート、ドレイン間耐圧
が低下する。この角を丸めるためには異方性の弱いドラ
イエッチングによりエッチングするか又はコーナー部を
熱酸化することが考えれるが、異方性の弱いドライエッ
チングは溝側壁が徐々に広がって行く所謂サイドエッチ
ングを生じてしまうため、溝の微細化を行うのが困難で
あるという問題があり、熱酸化は炭化珪素における熱酸
化速度の面方位に対する依存性が明らかではなく、熱酸
化膜厚の制御が難しいという問題があった。In order to remove the damaged layer on the inner wall of the groove, it is possible to remove the damaged layer by uniformly wet etching the surface to be etched.
As is well known in wet etching, there is a problem that it is very difficult to uniformly remove the damaged layer. Further, since the corners of the groove bottom are formed by anisotropic dry etching, corners are formed at the corners of the groove bottom, and electric field concentration occurs. Therefore, the breakdown voltage between the gate and the drain is lowered. In order to round the corners, it is conceivable to perform dry etching with weak anisotropy or to thermally oxidize the corners, but dry etching with weak anisotropy is so-called side etching in which the side wall of the groove gradually expands. Therefore, there is a problem that it is difficult to miniaturize the groove, and it is difficult to control the thermal oxide film thickness in thermal oxidation because the dependence of the thermal oxidation rate in silicon carbide on the plane orientation is not clear. There was a problem.
【０００６】そこでこの発明の目的は、第１に溝の内壁
のダメージ層を除去することにより、ＭＯＳ界面特性を
改善し、スイッチング特性に優れまたオン抵抗の低い炭
化珪素半導体装置を製造する製造方法を得ること。また
第２に、溝底部のコーナー部の角を丸めることでゲー
ト、ドレイン間耐圧を向上させることができ、サイドエ
ッチングが少ない炭化珪素半導体装置の製造方法を得る
ことである。An object of the present invention is, firstly, to remove the damaged layer on the inner wall of the groove to improve the MOS interface characteristics, to produce a silicon carbide semiconductor device having excellent switching characteristics and low on-resistance. To get. Secondly, it is possible to obtain a method for manufacturing a silicon carbide semiconductor device in which the gate-drain breakdown voltage can be improved by rounding the corners of the bottom of the groove and side etching is reduced.
【０００７】[0007]
【課題を解決するための手段】上記目的を達成するため
に構成された請求項１に記載の発明は、炭化珪素よりな
る半導体基板表面に、底面及び側面を有する溝をドライ
エッチングにより形成する溝形成工程と、該溝の前記底
面及び前記側面に第１の熱酸化膜を形成する第１の酸化
膜形成工程と、該第１の熱酸化膜をウエットエッチング
により取り除く酸化膜除去工程と、該酸化膜除去工程の
後に前記溝の前記底面及び前記側面に第２の熱酸化膜を
形成する第２の酸化膜形成工程とを含む炭化珪素半導体
装置の製造方法であって、前記炭化珪素よりなる半導体
基板の面方位が六方晶系の（０００１）カーボン面、立
方晶系の｛１１１｝カーボン面のうちの何れか一つであ
り、前記溝形成工程における前記溝の前記底面の面方位
が、前記半導体基板の前記面方位と略同じであることを
特徴としている。According to a first aspect of the present invention, which is configured to achieve the above object, a groove having a bottom surface and a side surface is formed by dry etching on a surface of a semiconductor substrate made of silicon carbide. A forming step, a first oxide film forming step of forming a first thermal oxide film on the bottom surface and the side surface of the groove, and an oxide film removing step of removing the first thermal oxide film by wet etching, A method of manufacturing a silicon carbide semiconductor device, comprising a second oxide film forming step of forming a second thermal oxide film on the bottom surface and the side surface of the groove after the oxide film removing step, the method comprising the silicon carbide. The plane orientation of the semiconductor substrate is one of a hexagonal (0001) carbon surface and a cubic {111} carbon surface, and the bottom surface of the groove in the groove forming step. The plane orientation of the Is characterized in that said surface orientation of the substrate is substantially the same.
【０００８】[0008]
【０００９】また、請求項２に記載の発明によれば、請
求項１に記載の製造方法において、前記第２の熱酸化膜
を、前記溝の前記側面に形成された側面酸化膜と、前記
溝の前記底面に形成され前記側面酸化膜よりも厚い底面
酸化膜とすることを特徴としている。さらに、請求項３
の記載によれば、請求項１又は２項の何れか記載の発明
に加え、前記第２の熱酸化膜形成工程を、前記側面酸化
膜と前記底面酸化膜とを同時に形成する工程とすること
を特徴としている。[0009] According to the invention described in claim 2, in the manufacturing method according to claim 1, wherein the second thermal oxide film, a side oxide film formed on the side surface of said groove, said The bottom surface oxide film is formed on the bottom surface of the groove and is thicker than the side surface oxide film. Further, claim 3
According to the description, in addition to the invention according to claim 1 or 2 , the second thermal oxide film forming step is a step of simultaneously forming the side surface oxide film and the bottom surface oxide film. Is characterized by.
【００１０】請求項４に記載の発明においては、請求項
１乃至３の何れか一項に記載の炭化珪素半導体装置の製
造方法において、前記溝形成工程における前記溝の前記
側面を、前記半導体基板の表面に対して略垂直の面を有
する構成とすることを特徴としている。請求項５に記載
の発明によれば、請求項１乃至４の何れか一項に記載の
炭化珪素半導体装置の製造方法において、前記溝形成工
程における前記溝の前記底面及び前記側面の表面領域
は、それぞれ格子欠陥を含むものであり、前記第１の酸
化膜形成は、少なくとも前記格子欠陥を含む前記表面領
域の厚さの前記第１の熱酸化膜を形成する工程であるこ
とを特徴としている。According to a fourth aspect of the present invention, in the method of manufacturing a silicon carbide semiconductor device according to any one of the first to third aspects, the side surface of the groove in the groove forming step is the semiconductor substrate. Is characterized by having a surface substantially perpendicular to the surface of the. According to the invention of claim 5 , in the method of manufacturing the silicon carbide semiconductor device according to any one of claims 1 to 4 , the surface regions of the bottom surface and the side surface of the groove in the groove forming step are Each of them includes a lattice defect, and the formation of the first oxide film is a step of forming the first thermal oxide film having a thickness of the surface region including at least the lattice defect. .
【００１１】請求項６に記載の発明によれば、第１導電
型の低抵抗層と該低抵抗層上に形成された第１導電型の
高抵抗層の二層にて構成され、かつ前記高抵抗層の上面
側を表面側とし、前記低抵抗層の下面側を裏面側とする
単結晶炭化珪素よりなる半導体基板の前記表面側に第２
導電型の単結晶炭化珪素よりなる半導体層を形成する半
導体層形成工程と、該半導体層内の所定領域に第１導電
型の半導体領域を形成する半導体領域形成工程と、該半
導体領域の上面から、該半導体領域と前記半導体層とを
貫通して前記第１導電型の高抵抗層に達する溝を形成す
る溝形成工程と、該溝の内壁に第１の熱酸化膜を形成す
る第１の酸化膜形成工程と、該第１の熱酸化膜を取り除
くようにエッチング除去する酸化膜除去工程と、該酸化
膜除去工程の後に前記溝の内壁に前記第２の熱酸化膜を
形成する第２の酸化膜形成工程と、該第２の熱酸化膜上
にゲート電極層を、前記半導体層の表面および前記半導
体領域の表面に第１の電極層を、前記半導体基板の前記
裏面側に第２の電極層を、それぞれ形成する電極形成工
程とを含む炭化珪素半導体装置の製造方法であって、前
記炭化珪素よりなる半導体基板の前記表面側の面方位が
六方晶系の（０００１）カーボン面または立方晶系の
｛１１１｝カーボン面であり、前記溝形成工程における
前記溝の溝底部が、前記半導体基板の面方位と略同じ面
であることを特徴としている。According to the invention of claim 6 , it is composed of two layers of a first conductivity type low resistance layer and a first conductivity type high resistance layer formed on the low resistance layer, and The upper surface side of the high resistance layer serves as the front surface side, and the lower surface side of the low resistance layer serves as the back surface side.
A semiconductor layer forming step of forming a semiconductor layer made of conductivity type single crystal silicon carbide; a semiconductor area forming step of forming a first conductivity type semiconductor area in a predetermined area in the semiconductor layer; A groove forming step of penetrating the semiconductor region and the semiconductor layer to reach the high-resistance layer of the first conductivity type; and a first thermal oxide film formed on an inner wall of the groove. An oxide film forming step, an oxide film removing step of removing the first thermal oxide film by etching so as to remove the first thermal oxide film, and a second thermal oxide film forming step on the inner wall of the groove after the oxide film removing step And a gate electrode layer on the second thermal oxide film, a first electrode layer on the surface of the semiconductor layer and the surface of the semiconductor region, and a second electrode layer on the back surface side of the semiconductor substrate. of the electrode layer, the electrode formed respectively formed process and the including coal Ka珪A method of manufacturing a semiconductor device, before
The plane orientation on the front surface side of the semiconductor substrate made of silicon carbide is
Hexagonal (0001) carbon face or cubic
It is a {111} carbon surface and is used in the groove forming step.
The bottom of the groove has a surface substantially the same as the surface orientation of the semiconductor substrate.
That it is characterized by it.
【００１２】[0012]
【００１３】請求項７に記載の発明によれば、請求項６
に記載の炭化珪素半導体装置の製造方法において前記溝
形成工程が、前記溝形成領域に前記半導体層の表面より
所定の深さを有する局所熱酸化膜を形成する局所熱酸化
工程と、該局所熱酸化膜を除去する局所酸化膜除去工程
とを有するよう構成することを特徴としている。請求項
８に記載の発明によれば、請求項６に記載の炭化珪素半
導体装置の製造方法において、前記溝形成工程は、前記
溝形成領域に前記半導体層の表面より所定の深さを有す
る前記溝を、前記溝の側壁が前記半導体層の表面に対し
て略垂直になるように形成する垂直加工工程を含むこと
を特徴とするものである。According to the invention described in claim 7, claim 6
In the method for manufacturing a silicon carbide semiconductor device described in (1), the groove forming step includes a local thermal oxidation step of forming a local thermal oxide film having a predetermined depth from the surface of the semiconductor layer in the groove forming region, and the local thermal oxidation step. And a local oxide film removing step of removing the oxide film. Claim
According to an eighth aspect of the present invention, in the method of manufacturing a silicon carbide semiconductor device according to the sixth aspect, in the groove forming step, the groove having a predetermined depth from a surface of the semiconductor layer is formed in the groove forming region. And a vertical processing step of forming the side wall of the groove so as to be substantially perpendicular to the surface of the semiconductor layer.
【００１４】請求項９に記載の発明によれば、請求項１
乃至８の何れか一項に記載の炭化珪素半導体装置の製造
方法において前記第１の酸化膜形成工程と前記第２の酸
化膜形成工程のうち、少なくとも何れか一方の工程にお
いて、前記半導体基板表面に直接的にＳｉ３Ｎ４膜が形
成されていることを特徴とするものである。According to the invention of claim 9 , claim 1
9. In the method for manufacturing a silicon carbide semiconductor device according to any one of items 1 to 8 , at least one of the first oxide film forming step and the second oxide film forming step, the semiconductor substrate surface It is characterized in that a Si 3 N 4 film is directly formed on.
【００１５】[0015]
【作用及び発明の効果】一般的に炭化珪素基板表面に溝
を形成する際、この溝の内壁にはダメージ層が形成され
てしまう。そして請求項１に記載の発明によれば、第１
の酸化膜形成工程で、ダメージ層の表面を熱酸化するこ
とにより第１の熱酸化膜を形成し、その後、この第１の
熱酸化膜を、ダメージ層の結晶欠陥を有する層や凹凸の
層が取り除かれるようにウエットエッチング処理する。
これにより、内壁のダメージ層を除去することが可能と
なるとともに、内壁の平坦化が行われる。従って、第２
の熱酸化膜は熱酸化の速度が均一となり、第２の熱酸化
膜も均一となる。In general, when forming a groove on the surface of a silicon carbide substrate, a damage layer is formed on the inner wall of this groove. According to the invention described in claim 1, the first
In the oxide film forming step, the first thermal oxide film is formed by thermally oxidizing the surface of the damaged layer, and then the first thermal oxide film is used as a layer having crystal defects in the damaged layer or an uneven layer. Wet etching is performed so that the film is removed.
As a result, the damaged layer on the inner wall can be removed and the inner wall is flattened. Therefore, the second
The thermal oxidation film has a uniform rate of thermal oxidation, and the second thermal oxide film also has a uniform rate.
【００１６】更に、請求項１に記載の発明によれば、半
導体基板の面方位を六方晶系の（０００１）カーボン面
または立方晶系の｛１１１｝カーボン面とする。そし
て、溝の溝底部を半導体基板の面方位と略同じ面とす
る。六方晶系の（０００１）カーボン面または立方晶系
の｛１１１｝カーボン面は、他の面に比べて熱酸化速度
が大きいことが判明した。従って、この熱酸化で溝側壁
では薄い酸化膜、みぞ底部では厚い酸化膜が形成され、
これらの熱酸化膜を除去することによりサイドエッチン
グを少なくして溝の内壁をエッチングできる。Further, according to the invention described in claim 1 , the plane orientation of the semiconductor substrate is a hexagonal (0001) carbon surface or a cubic {111} carbon surface. Then, the bottom of the groove is made to have a surface substantially the same as the plane orientation of the semiconductor substrate. It was found that the hexagonal (0001) carbon face or the cubic {111} carbon face has a higher thermal oxidation rate than the other faces. Therefore, this thermal oxidation forms a thin oxide film on the sidewall of the groove and a thick oxide film on the bottom of the groove.
By removing these thermal oxide films, side etching can be reduced and the inner wall of the groove can be etched.
【００１７】請求項２に記載の発明によれば、第２の酸
化膜形成工程において、この熱酸化で溝側壁では薄い酸
化膜、溝底部では厚い酸化膜が形成される。請求項３記
載の発明によれば、前記側面酸化膜と前記底面酸化膜と
を同時に形成して、工程を短縮することができる。請求
項４の記載によれば、前記溝の側面は前記半導体基板の
表面に対して略垂直な面が形成される。According to the invention described in claim 2, in the second oxide film formation step, a thin oxide film at the trench sidewall in the thermal oxidation, a thick oxide film at the groove bottom portion is formed. According to the third aspect of the present invention, the side oxide film and the bottom oxide film can be formed at the same time to shorten the process. According to the fourth aspect, the side surface of the groove is formed with a surface substantially perpendicular to the surface of the semiconductor substrate.
【００１８】請求項５に記載の発明によれば、前記溝形
成工程において生じる格子欠陥を含む表面領域の厚さに
第１の熱酸化膜が形成される。そのため、第１の酸化膜
が除去された後に形成される溝表面からダメージ層を除
去することが可能となる。請求項６に記載の発明によれ
ば、溝に第１の熱酸化膜を形成し、この第１の熱酸化膜
を除去することにより、チャネル部となる溝側面のダメ
ージ層が効率良く除去される。従って、溝側面での第２
導電型の半導体層の表面がチャネルとなって、ソース・
ドレイン間に電流が流れる際、ＭＯＳ界面特性が改善さ
れ、スイッチング特性に優れまたオン抵抗の低い炭化珪
素半導体装置を製造することができる。また溝底部のコ
ーナー部の角が丸まるのでゲート、ドレイン間耐圧を向
上できる。According to the fifth aspect of the present invention, the first thermal oxide film is formed in the thickness of the surface region including the lattice defect generated in the groove forming step. Therefore, the damaged layer can be removed from the surface of the groove formed after the first oxide film is removed. According to the invention described in claim 6 , by forming the first thermal oxide film in the groove and removing the first thermal oxide film, the damaged layer on the side surface of the groove to be the channel portion is efficiently removed. It Therefore, the second on the groove side
The surface of the conductive semiconductor layer serves as a channel,
When a current flows between the drains, it is possible to manufacture a silicon carbide semiconductor device having improved MOS interface characteristics, excellent switching characteristics, and low on-resistance. Further, since the corners of the bottom of the groove are rounded, the breakdown voltage between the gate and the drain can be improved.
【００１９】更に、請求項６に記載の発明によれば、半
導体基板の面方位を六方晶系の（０００１）カーボン面
または立方晶系の｛１１１｝カーボン面とする。そし
て、溝の溝底部を半導体基板の面方位と略同じ面とす
る。六方晶系の（０００１）カーボン面または立方晶系
の｛１１１｝カーボン面は、他の面に比べて熱酸化速度
が大きいことが判明した。従って、この熱酸化で溝側壁
では薄い酸化膜、溝底部では厚い酸化膜が形成され、こ
れらの熱酸化膜を除去することによりサイドエッチング
を少なくして溝の内壁をエッチングできる。 Further, according to the invention of claim 6 , the plane orientation of the semiconductor substrate is a hexagonal (0001) carbon surface or a cubic {111} carbon surface. Then, the bottom of the groove is made to have a surface substantially the same as the plane orientation of the semiconductor substrate. It was found that the hexagonal (0001) carbon face or the cubic {111} carbon face has a higher thermal oxidation rate than the other faces. Therefore, this thermal oxidation forms a thin oxide film on the side wall of the groove and a thick oxide film on the bottom of the groove. By removing these thermal oxide films, side etching can be reduced and the inner wall of the groove can be etched.
【００２０】請求項７に記載の発明によれば、溝形成工
程を溝形成領域に熱酸化膜を形成する局所熱酸化工程
と、該熱酸化膜を除去する酸化膜除去工程とを有する。
これにより、溝を形成すると同時に、第１の酸化膜形成
工程の前に予め溝内壁のダメージを除去することができ
る。従って本発明によれば、さらに効率良くダメージ層
を除去することができる。According to the invention of claim 7 , the groove forming step includes a local thermal oxidation step of forming a thermal oxide film in the groove forming region and an oxide film removing step of removing the thermal oxide film.
Thereby, at the same time as forming the groove, damage to the inner wall of the groove can be removed in advance before the first oxide film forming step. Therefore, according to the present invention, the damaged layer can be removed more efficiently.
【００２１】請求項８に記載の発明によれば、チャネル
が形成される前記溝の側壁は前記半導体基板の表面に対
して略垂直に形成される。一般にシリコン基板において
はパッド酸化膜を介して耐酸化性マスクＳｉ３Ｎ４膜を
形成することで選択酸化が行われるが、その理由はＳｉ
３Ｎ４膜とシリコン基板界面の応力発生によるシリコン
基板への欠陥発生低減とＳｉ３Ｎ４膜はがれを抑えるこ
とにあった。一方炭化珪素基板等の単結晶基板において
はシリコンとは物性が異なり基板への欠陥発生はほとん
どなく、Ｓｉ３Ｎ４膜はがれも発生しないことが実験に
より確認されている。そのため、請求項９に記載の発明
によれば、耐酸化性のＳｉ３Ｎ４膜を直接的にパッド酸
化膜を介さずに基板表面に形成したので第１の酸化膜形
成工程または第２の酸化膜形成工程において前記半導体
基板表面を熱酸化から防ぐことができる。また従来のパ
ッド酸化膜を使用した酸化膜形成工程では、バーズビー
ク（Ｓｉ３Ｎ４膜の端部から横方向に熱酸化がくさび状
に行なわれた熱酸化膜形状）が発生し問題であったが、
このようなバーズビークの発生も防止することができ、
さらに微細な溝形成が可能となる。According to the eighth aspect of the present invention, the side wall of the groove in which the channel is formed is formed substantially perpendicular to the surface of the semiconductor substrate. Generally, in a silicon substrate, selective oxidation is performed by forming an oxidation resistant mask Si 3 N 4 film through a pad oxide film. The reason is Si.
It was to reduce the occurrence of defects in the silicon substrate due to the stress generation at the interface between the 3 N 4 film and the silicon substrate and to suppress the peeling of the Si 3 N 4 film. On the other hand, it has been confirmed by experiments that a single crystal substrate such as a silicon carbide substrate has physical properties different from that of silicon and hardly causes defects in the substrate, and that the Si 3 N 4 film does not peel off. Therefore, according to the invention described in claim 9 , since the oxidation resistant Si 3 N 4 film is formed directly on the substrate surface without the pad oxide film, the first oxide film forming step or the second oxide film forming step The surface of the semiconductor substrate can be protected from thermal oxidation in the oxide film forming step. Further, in the oxide film forming process using the conventional pad oxide film, bird's beak (thermal oxide film shape in which thermal oxidation is performed in a wedge shape in the lateral direction from the end of the Si 3 N 4 film) is a problem. But,
It is possible to prevent the occurrence of such bird's beak,
Further finer grooves can be formed.
【００２２】[0022]
（第１実施例）以下、この発明を具体化した一実施例を
図面に従って説明する。図１に本実施例の溝ゲート型パ
ワーＭＯＳＦＥＴ（縦型パワーＭＯＳＦＥＴ）の断面図
を示す。(First Embodiment) An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 shows a sectional view of a groove gate type power MOSFET (vertical type power MOSFET) of the present embodiment.
【００２３】低抵抗層としてのｎ+ 型単結晶炭化珪素
（以下、ＳｉＣ）基板１は、六方晶系ＳｉＣ（０００
１）カーボン面を表面とし、かつ低抵抗でキャリア密度
が５×１０18ｃｍ-3程度である。このｎ+ 型単結晶Ｓｉ
Ｃ基板１上に、高抵抗層としてのｎ- 型エピタキシャル
層２と半導体層としてのｐ型エピタキシャル層３が順次
積層されている。ｎ- 型エピタキシャル層２は、キャリ
ア密度が１×１０16ｃｍ-3程度で厚さが１０μｍ程度と
なっている。又、ｐ型エピタキシャル層３は、キャリア
密度が１×１０17ｃｍ-3程度で厚さが２μｍ程度となっ
ており、該ｐ型エピタキシャル層３の表面４が素子表面
となっている。The n + -type single crystal silicon carbide (hereinafter referred to as SiC) substrate 1 as the low resistance layer is made of hexagonal SiC (000
1) It has a carbon surface as a surface, has low resistance, and has a carrier density of about 5 × 10 18 cm −3 . This n + type single crystal Si
An n − -type epitaxial layer 2 as a high resistance layer and a p-type epitaxial layer 3 as a semiconductor layer are sequentially laminated on a C substrate 1. The n − type epitaxial layer 2 has a carrier density of about 1 × 10 16 cm −3 and a thickness of about 10 μm. The p-type epitaxial layer 3 has a carrier density of about 1 × 10 17 cm −3 and a thickness of about 2 μm, and the surface 4 of the p-type epitaxial layer 3 serves as an element surface.
【００２４】本実施例では、ｎ+ 型単結晶ＳｉＣ基板１
とｎ- 型エピタキシャル層２とから半導体基板１４が構
成されている。ｐ型エピタキシャル層３の表面４におけ
る所定領域には、半導体領域としてのｎ+ ソース領域５
が形成され、ｎ+ ソース領域５はキャリア濃度が１×１
０19ｃｍ-3程度で接合深さが０．５μｍ程度となってい
る。又、ｐ型エピタキシャル層３の表面４の所定位置に
溝６が形成されている。この溝６は、ｎ+ ソース領域５
とｐ型エピタキシャル層３を貫通しｎ- 型エピタキシャ
ル層２に達し、ｐ型エピタキシャル層３の表面に垂直な
側面６ａおよびｐ型エピタキシャル層３の表面に平行な
底面６ｂを有する。In this embodiment, an n + type single crystal SiC substrate 1 is used.
And the n − type epitaxial layer 2 form a semiconductor substrate 14. A predetermined region on the surface 4 of the p-type epitaxial layer 3 has an n + source region 5 as a semiconductor region.
And the carrier concentration of the n + source region 5 is 1 × 1.
The junction depth is about 0.5 μm at about 0 19 cm −3 . A groove 6 is formed at a predetermined position on the surface 4 of the p-type epitaxial layer 3. This groove 6 is an n + source region 5
And has a side surface 6a penetrating the p-type epitaxial layer 3 to reach the n − -type epitaxial layer 2 and perpendicular to the surface of the p-type epitaxial layer 3 and a bottom surface 6b parallel to the surface of the p-type epitaxial layer 3.
【００２５】溝６の内部には、ゲート絶縁膜としてのゲ
ート熱酸化膜７を介してゲート電極層８が配置されてい
る。ここで、溝６の内壁は１１００℃で５時間程度の熱
酸化とその熱酸化膜の除去の組み合わせによりエッチン
グされる。このことによりダメージ層が除去されまた溝
コーナー部に丸みができる。その後、ゲート熱酸化膜７
は１１００℃で５時間程度の一度の熱酸化工程により形
成され、溝６の側面６ａに位置する厚さが５０ｎｍ程度
の薄いゲート熱酸化膜７ａと、溝６の底面６ｂに位置す
る厚さが５００ｎｍ程度の厚いゲート熱酸化膜７ｂから
なる。さらに、ゲート熱酸化膜７はｎ+ ソース領域５上
にも形成され、この領域におけるゲート熱酸化膜７ｃも
厚さが５００ｎｍ程度に厚くなっている。これは、ここ
で、六方晶系の（０００１）カーボン面または立方晶系
の｛１１１｝カーボン面は、他の面に比べて熱酸化速度
が大きいためで、よって、この熱酸化で溝側壁では薄い
酸化膜、溝底部では厚い酸化膜が形成される。Inside the groove 6, a gate electrode layer 8 is arranged with a gate thermal oxide film 7 as a gate insulating film interposed therebetween. Here, the inner wall of the groove 6 is etched by a combination of thermal oxidation at 1100 ° C. for about 5 hours and removal of the thermal oxide film. This removes the damaged layer and rounds the groove corners. After that, the gate thermal oxide film 7
Is formed by a single thermal oxidation step at 1100 ° C. for about 5 hours, and a thin gate thermal oxide film 7a having a thickness of about 50 nm located on the side surface 6a of the trench 6 and a thickness located on the bottom surface 6b of the trench 6 are formed. It is composed of a thick gate thermal oxide film 7b of about 500 nm. Further, the gate thermal oxide film 7 is also formed on the n + source region 5, and the gate thermal oxide film 7c in this region is also thickened to about 500 nm. This is because the hexagonal (0001) carbon surface or the cubic {111} carbon surface has a higher thermal oxidation rate than the other surfaces. A thin oxide film and a thick oxide film are formed at the bottom of the groove.
【００２６】又、ゲート電極層８は、ゲート熱酸化膜７
に接しリンをドープした第１のポリシリコン層８ａと第
２のポリシリコン層８ｂからなる。ゲート電極層８上に
は、厚さが１μｍ程度の層間絶縁膜９が配置されてい
る。さらに、層間絶縁膜９上を含めたｎ+ ソース領域５
の表面およびｐ型エピタキシャル層３の表面には、第１
の電極層としてのソース電極層１０が配置され、このソ
ース電極層１０はｎ+ ソース領域５とｐ型エピタキシャ
ル層３に共に接している。ｎ+ 型単結晶ＳｉＣ基板１の
裏面には、同基板１に接する第２の電極層としてのドレ
イン電極層１１が設けられている。The gate electrode layer 8 is the gate thermal oxide film 7
Of the first polysilicon layer 8a and the second polysilicon layer 8b which are in contact with each other and are doped with phosphorus. An interlayer insulating film 9 having a thickness of about 1 μm is arranged on the gate electrode layer 8. Furthermore, the n + source region 5 including the interlayer insulating film 9 is also included.
On the surface of p-type epitaxial layer 3 and the surface of p-type epitaxial layer 3.
A source electrode layer 10 is disposed as an electrode layer of, and the source electrode layer 10 is in contact with both the n + source region 5 and the p-type epitaxial layer 3. On the back surface of the n + -type single crystal SiC substrate 1, a drain electrode layer 11 as a second electrode layer that is in contact with the substrate 1 is provided.
【００２７】この溝ゲート型パワーＭＯＳＦＥＴの製造
工程を、図２〜８を用いて、詳細に説明する。まず、図
２に示すように、表面の面方位が（０００１）カーボン
面である低抵抗のｎ+ 型単結晶ＳｉＣ基板１を用意す
る。そして、そのｎ+ 型単結晶ＳｉＣ基板１の表面に、
キャリア密度が１×１０16ｃｍ-3程度で厚さが１０μｍ
程度のｎ - 型エピタキシャル層２と、キャリア密度が１
×１０17ｃｍ-3程度で厚さが２μｍ程度のｐ型エピタキ
シャル層３を順次積層する。このようにして、ｎ+ 型単
結晶ＳｉＣ基板１とｎ- 型エピタキシャル層２とからな
る半導体基板１４を形成する。Manufacturing of this trench gate type power MOSFET
The process will be described in detail with reference to FIGS. First, the figure
As shown in Fig. 2, the plane orientation of the surface is (0001) carbon.
Low resistance n which is a surface+Type monocrystalline SiC substrate 1 is prepared
It And that n+On the surface of the single crystal SiC substrate 1
Carrier density is 1 × 1016cm-3About 10 μm thick
Degree n -Type epitaxial layer 2 and carrier density 1
× 1017cm-3P-type epitaxy with a thickness of about 2 μm
The char layer 3 is sequentially laminated. In this way, n+Type
Crystal SiC substrate 1 and n-With the epitaxial layer 2
The semiconductor substrate 14 is formed.
【００２８】続いて、図３に示すように、ｐ型エピタキ
シャル層３に対しマスク材１２を用いてイオン注入法に
より表面のキャリア濃度が１×１０19ｃｍ-3程度で接合
深さが０．５μｍ程度のｎ+ ソース領域５を形成する。
次に、マスク材１２を除去した後、図４に示すように、
マスク材１３を用いて反応性イオンエッチング（ＲＩ
Ｅ）法により、ｎ+ ソース領域５とｐ型エピタキシャル
層３を貫通しｎ- 型エピタキシャル層２に達する溝６を
形成する。この溝６は、ｐ型エピタキシャル層３の表面
に垂直な側面６ａおよびｐ型エピタキシャル層３の表面
に平行な底面６ｂを有する。Subsequently, as shown in FIG. 3, the mask material 12 is used for the p-type epitaxial layer 3 by an ion implantation method so that the carrier concentration on the surface is about 1 × 10 19 cm −3 and the junction depth is 0.1. An n + source region 5 of about 5 μm is formed.
Next, after removing the mask material 12, as shown in FIG.
Reactive ion etching (RI
By the method E), a trench 6 penetrating the n + source region 5 and the p type epitaxial layer 3 and reaching the n − type epitaxial layer 2 is formed. The groove 6 has a side surface 6 a perpendicular to the surface of the p-type epitaxial layer 3 and a bottom surface 6 b parallel to the surface of the p-type epitaxial layer 3.
【００２９】そして、図５に示すように、熱酸化法によ
り溝内壁に第１の熱酸化膜としての熱酸化膜１５を１１
００℃で５時間程度の熱酸化工程により形成する。この
熱酸化により、ＲＩＥ法で形成された溝内壁のダメージ
層が酸化され、溝６の側面６ａに厚さ５０ｎｍ程度の熱
酸化膜と、溝６の底面６ｂに厚さ５００ｎｍ程度の熱酸
化膜１５を形成する。 その後、図６に示すように、こ
の熱酸化膜１５を弗酸により除去した後、マスク材１３
を除去する。この熱酸化膜１５を除去することにより、
溝内壁のダメージ層を除去する。Then, as shown in FIG. 5, a thermal oxide film 15 as a first thermal oxide film 11 is formed on the inner wall of the groove by thermal oxidation.
It is formed by a thermal oxidation process at 00 ° C. for about 5 hours. By this thermal oxidation, the damage layer on the inner wall of the groove formed by the RIE method is oxidized, and the side surface 6a of the groove 6 has a thickness of about 50 nm and the bottom surface 6b of the groove 6 has a thickness of about 500 nm. Form 15. Thereafter, as shown in FIG. 6, after removing the thermal oxide film 15 with hydrofluoric acid, the mask material 13 is removed.
To remove. By removing the thermal oxide film 15,
The damage layer on the inner wall of the groove is removed.
【００３０】続いて、図７に示すように、熱酸化法によ
りゲート熱酸化膜７を１１００℃で５時間程度の一度の
熱酸化工程により形成する、この熱酸化により溝６の側
面６ａに位置する厚さが５０ｎｍ程度の薄いゲート熱酸
化膜７ａと、溝６の底面６ｂに位置する厚さが５００ｎ
ｍ程度の厚いゲート熱酸化膜７ｂが形成される。さら
に、ｎ+ ソース領域５上には厚さが５００ｎｍ程度の厚
いゲート熱酸化膜７ｃが形成される。Subsequently, as shown in FIG. 7, a gate thermal oxide film 7 is formed by a single thermal oxidation process at 1100 ° C. for about 5 hours by the thermal oxidation method. By this thermal oxidation, the side surface 6a of the groove 6 is located. The thickness of the gate thermal oxide film 7a is about 50 nm and the thickness of the bottom surface 6b of the trench 6 is 500 n.
A gate thermal oxide film 7b having a thickness of about m is formed. Further, a thick gate thermal oxide film 7c having a thickness of about 500 nm is formed on n + source region 5.
【００３１】続いて、図８に示すように、溝６内を、第
１及び第２ポリシリコン層８ａ，８ｂにより順次埋め戻
す。しかる後、図１に示すように、第１及び第２ポリシ
リコン層８ａ，８ｂ上を含めたゲート熱酸化膜７上に、
ＣＶＤ法により層間絶縁層９を形成し、ソースコンタク
ト予定位置のｎ+ ソース領域５とｐ型エピタキシャル層
３の表面上にあるゲート熱酸化膜７と層間絶縁層９を除
去する。その後、ｎ+ ソース領域５とｐ型エピタキシャ
ル層３及び層間絶縁層９上にソース電極層１０を形成す
るとともに、ｎ+ 型単結晶ＳｉＣ基板１の裏面にドレイ
ン電極層１１を形成し、溝ゲート型ＳｉＣパワーＭＯＳ
ＦＥＴを完成する。Subsequently, as shown in FIG. 8, the inside of the trench 6 is sequentially backfilled with the first and second polysilicon layers 8a and 8b. Then, as shown in FIG. 1, on the gate thermal oxide film 7 including the first and second polysilicon layers 8a and 8b,
The interlayer insulating layer 9 is formed by the CVD method, and the gate thermal oxide film 7 and the interlayer insulating layer 9 on the surface of the n + source region 5 and the p-type epitaxial layer 3 at the source contact planned position are removed. Then, the source electrode layer 10 is formed on the n + source region 5, the p type epitaxial layer 3 and the interlayer insulating layer 9, and the drain electrode layer 11 is formed on the back surface of the n + type single crystal SiC substrate 1 to form a trench gate. Type SiC power MOS
Complete the FET.
【００３２】このように本実施例の溝ゲート型パワーＭ
ＯＳＦＥＴでは、ｎ+ 型単結晶ＳｉＣ基板１（第１導電
型の低抵抗層）とｎ+ 型単結晶ＳｉＣ基板１上に形成さ
れたｎ- 型エピタキシャル層２（第１導電型の高抵抗
層）の二層にて構成され、かつｎ- 型エピタキシャル層
２の表面の面方位が（０００１）カーボン面である六方
晶系の単結晶炭化珪素よりなる半導体基板１４と、半導
体基板１４の表面上に形成され、表面の面方位が（００
０１）カーボン面である六方晶系の単結晶炭化珪素より
なるｐ型エピタキシャル層３（第２導電型の半導体層）
と、ｐ型エピタキシャル層３内の所定領域に形成された
ｎ+ ソース領域５（第１導電型の半導体領域）と、ｎ+
ソース領域５とｐ型エピタキシャル層３を貫通しｎ- 型
エピタキシャル層２に達し、ｐ型エピタキシャル層３の
表面に垂直な側面６ａおよびｐ型エピタキシャル層３の
表面に平行な底面６ｂを有する溝６と、溝６の側面６ａ
および底面６ｂに形成され、溝内壁にダメージ層がな
く、かつ溝底部のコーナー部で丸みを付けられた溝が形
成される。さらに溝６の側面６ａでの膜厚に比べ溝６の
底面６ｂでの膜厚の方が厚いゲート絶縁膜としてのゲー
ト熱酸化膜７と、溝６内におけるゲート熱酸化膜７の内
側に形成されたゲート電極層８と、ｐ型エピタキシャル
層３表面およびｎ+ ソース領域５表面に形成されたソー
ス電極層１０（第１の電極層）と、半導体基板１４の裏
面側に形成されたドレイン電極層１１（第２の電極層）
とを備えている。As described above, the trench gate type power M of this embodiment is used.
In the OSFET, the n + type single crystal SiC substrate 1 (first conductivity type low resistance layer) and the n − type epitaxial layer 2 (first conductivity type high resistance layer) formed on the n + type single crystal SiC substrate 1 are used. 2) and the surface direction of the surface of the n − -type epitaxial layer 2 is a (0001) carbon surface, a semiconductor substrate 14 made of hexagonal single-crystal silicon carbide, and a surface of the semiconductor substrate 14. Are formed on the surface, and the surface orientation is (00
01) p type epitaxial layer 3 (second conductivity type semiconductor layer) made of hexagonal single crystal silicon carbide which is a carbon surface
When, n + source region formed in a predetermined region of the p-type epitaxial layer 35 (the semiconductor region of the first conductivity type), n +
A groove 6 penetrating the source region 5 and the p-type epitaxial layer 3 to reach the n − -type epitaxial layer 2 and having a side surface 6 a perpendicular to the surface of the p-type epitaxial layer 3 and a bottom surface 6 b parallel to the surface of the p-type epitaxial layer 3. And the side surface 6a of the groove 6
And the bottom surface 6b, there is no damage layer on the inner wall of the groove, and a groove rounded at the corner of the groove bottom is formed. Further, the gate thermal oxide film 7 serving as a gate insulating film is thicker on the bottom surface 6b of the groove 6 than on the side surface 6a of the groove 6, and is formed inside the gate thermal oxide film 7 in the groove 6. Gate electrode layer 8, the source electrode layer 10 (first electrode layer) formed on the surface of the p-type epitaxial layer 3 and the surface of the n + source region 5, and the drain electrode formed on the back surface side of the semiconductor substrate 14. Layer 11 (second electrode layer)
It has and.
【００３３】よって、溝６の側面６ａでのｐ型エピタキ
シャル層３の表面がチャネルとなって、ソース・ドレイ
ン間に電流が流れる際、溝内壁のダメージ層を除去した
のでＭＯＳ界面特性を向上でき、また溝底部のコーナー
部に丸みを付けたのでゲート・ドレイン間の耐圧が高く
なる。さらに溝６の側面６ａのゲート熱酸化膜７ａは薄
いために閾電圧を低くでき（例えば２Ｖ）、しかも溝６
の底面６ｂのゲート熱酸化膜７ｂは厚いためにゲート・
ドレイン間の耐圧を高く（例えば５００Ｖ以上）できる
とともに寄生容量が低減でき高速動作が可能になる。そ
の結果、製造コストを低くできるとともに製造歩留りを
向上させることができる。Therefore, when the surface of the p-type epitaxial layer 3 on the side surface 6a of the groove 6 serves as a channel and a current flows between the source and the drain, the damaged layer on the inner wall of the groove is removed, so that the MOS interface characteristics can be improved. Also, since the corner of the bottom of the groove is rounded, the breakdown voltage between the gate and drain is increased. Furthermore, since the gate thermal oxide film 7a on the side surface 6a of the groove 6 is thin, the threshold voltage can be lowered (for example, 2V), and the groove 6
The gate thermal oxide film 7b on the bottom surface 6b of the
The breakdown voltage between the drains can be increased (for example, 500 V or more), the parasitic capacitance can be reduced, and high speed operation can be performed. As a result, the manufacturing cost can be reduced and the manufacturing yield can be improved.
【００３４】尚、第１実施例では溝側面が半導体表面に
対して垂直としたがこれに限定されるものではなく、Ｒ
ＩＥ法の条件を変更することにより、溝側面を所望の傾
斜角度にした場合にも適用でき、この場合においても同
様な効果を得ることができる。尚、上記実施例において
マスク材１３は、耐酸化性マスク、例えばSi3N4 膜を使
用することにより基板表面を酸化から防ぎ、またSi3N4
膜の端部から横方向に熱酸化がくさび状に行われる所謂
バーズビークの発生を防ぐことができる。In the first embodiment, the groove side surface is perpendicular to the semiconductor surface, but the invention is not limited to this.
By changing the conditions of the IE method, the method can be applied even when the groove side surface has a desired inclination angle, and in this case, the same effect can be obtained. The mask member 13 in the above embodiment, prevents oxidation mask, the substrate surface by using, for example, the Si 3 N 4 film from oxidation, also Si 3 N 4
It is possible to prevent generation of so-called bird's beak in which thermal oxidation is laterally performed in a wedge shape from the end portion of the film.
【００３５】図１４にパッド酸化膜４１を介して酸化膜
１３を形成した場合について説明する。半導体基板表面
にまず、パッド酸化膜４１を形成し、さらにその上に、
Si3N 4 膜等からなるマスク材１３を形成する。その状態
でマスク材１３を用いてエッチング等によりｎ+ ソース
領域５とｐ型エピタキシャル層３を貫通しｎ- 型エピタ
キシャル層２に達する溝を形成する（図１４（ａ））。
その後図１４（ｂ）に示すように溝部に酸化膜４３を形
成するが、この時ｎ+ ソース領域５に向けて酸化が進行
することから、結果としてｎ+ ソース領域５にバーズビ
ーク４２が発生することとなる。その結果、ｎ+ ソース
領域５がより薄くなりシート抵抗Ｒ１が大きくなる問題
が生じる。これに対して、上記実施例における製造方法
においても述べたように、本願発明においては、耐酸化
性マスク材１３を直接的に半導体基板上に形成すること
でこのような問題を解決している。即ち、図１５（ａ）
に示すように半導体基板上に直接的に耐酸化性マスク、
例えばSi3N4 膜を形成し、その状態でマスク材１３を用
いてエッチング等によりｎ+ ソース領域５とｐ型エピタ
キシャル層３を貫通しｎ- 型エピタキシャル層２に達す
る溝を形成する。その後、図１５（ｂ）に示すように溝
内壁に酸化膜４４を形成する。この時ｎ+ ソース領域５
へはバーズビークにより酸化されなくなり、ｎ+ ソース
領域におけるシート抵抗Ｒ１を増大することなく溝を形
成することができる。
（第２実施例）以下、この発明を具体化した第２実施例
を図面に従って説明する。In FIG. 14, an oxide film is formed through the pad oxide film 41.
The case of forming 13 will be described. Semiconductor substrate surface
First, the pad oxide film 41 is formed, and further,
Si3N FourA mask material 13 made of a film or the like is formed. Its state
By using the mask material 13 by etching or the like.+Source
N penetrates through the region 5 and the p-type epitaxial layer 3-Type epita
A groove reaching the axial layer 2 is formed (FIG. 14A).
After that, an oxide film 43 is formed in the groove as shown in FIG.
I will make it, but at this time n+Oxidation progresses toward the source region 5
As a result,+Birdsby in source area 5
42 will be generated. As a result, n+Source
Region 5 becomes thinner and sheet resistance R1 increases
Occurs. On the other hand, the manufacturing method in the above embodiment
As described above, in the present invention, the oxidation resistance is
Forming the transparent mask material 13 directly on the semiconductor substrate
Has solved such a problem. That is, FIG. 15 (a)
Oxidation resistant mask directly on the semiconductor substrate, as shown in
For example Si3NFourForm a film and use the mask material 13 in that state
By etching etc.+Source region 5 and p-type epitaxy
N penetrates the axial layer 3-Reaches the epitaxial layer 2
Forming a groove. Then, as shown in FIG.
An oxide film 44 is formed on the inner wall. At this time n+Source area 5
Is not oxidized by bird's beak,+Source
The groove is formed without increasing the sheet resistance R1 in the area.
Can be made.
(Second Embodiment) A second embodiment of the present invention will be described below.
Will be described with reference to the drawings.
【００３６】第２実施例は、溝形成方法のみが第１実施
例と異なり、その製造工程のみを図９〜図１２を用いて
詳細に説明する。第２実施例では、第１実施例の図３の
ｎ+ ソース領域形成の後、図９に示すように耐酸化膜１
６例えば２００ｎｍ程度のＳｉ3 Ｎ4 膜を形成し、マス
ク材１７を用いてドライエッチング等で溝形成領域１８
の耐酸化膜１６を除去する。The second embodiment differs from the first embodiment only in the groove forming method, and only the manufacturing process thereof will be described in detail with reference to FIGS. In the second embodiment, after the n + source region of FIG. 3 of the first embodiment is formed, as shown in FIG.
6 For example, a Si 3 N 4 film having a thickness of about 200 nm is formed, and the groove formation region 18 is formed by dry etching using the mask material 17.
The oxidation resistant film 16 is removed.
【００３７】そして、図１０に示すように、ドライエッ
チング等で溝深さ１μｍ程度の溝１９を形成した後、マ
スク材１７を除去する。そして、図１１に示すように、
局所熱酸化法により２μｍ程度の膜厚の熱酸化膜２０を
１１００℃の局所熱酸化工程により形成する。この工程
により、傾斜した側面を持つ溝２１が形成される。Then, as shown in FIG. 10, after forming a groove 19 having a groove depth of about 1 μm by dry etching or the like, the mask material 17 is removed. Then, as shown in FIG.
A thermal oxide film 20 having a thickness of about 2 μm is formed by a local thermal oxidation method at 1100 ° C. By this step, the groove 21 having the inclined side surface is formed.
【００３８】その後、図１２に示すように、この熱酸化
膜２０を弗酸により除去することで、溝深さ２μｍ程度
でダメージが少なく、傾斜した側面を持ち、さらにｎ+
ソース領域５とｐ型エピタキシャル層３を貫通しｎ- 型
エピタキシャル層２に達する溝２１を形成する。このよ
うに溝を形成した後は、第１実施例の図５に至る。[0038] Thereafter, as shown in FIG. 12, the thermal oxide film 20 by removing the hydrofluoric acid, less damage in about depth 2 [mu] m, has the inclined side surface, further n +
A trench 21 penetrating the source region 5 and the p-type epitaxial layer 3 and reaching the n − -type epitaxial layer 2 is formed. After forming the groove in this way, the process is as shown in FIG. 5 of the first embodiment.
【００３９】尚、第２実施例では、局所熱酸化工程の前
に必ずしも溝１９を形成する必要は無く、局所熱酸化工
程のみで溝２１の必要な溝深さを得ても良い。尚、この
発明は上記第１実施例第２実施例に限定されるものでは
なく、例えば、ｎチャネル型のみについて説明したが、
半導体型のｎとｐを入れ換えたｐチャネル型においても
同じ効果が得られることは言うまでもない。また、溝に
おける熱酸化膜の膜厚も、実施例中で用いた膜厚（側面
を５０ｎｍ程度、底面を５００ｎｍ程度）に限定される
ものではなく、溝側面の膜厚よりも溝底面の膜厚の方が
厚い構成であればどのような構成でも良い。さらに、ゲ
ート酸化膜形成前に熱酸化と熱酸化膜除去を一度だけで
なく、複数回繰り返すことにより、溝底部のコーナー部
の丸みを大きく形成することができる。また、半導体基
板の面方位も実施例中の六方晶系の（０００１）カーボ
ン面に限られたものではなく、この他に例えば立方晶系
の（１１１）カーボン面等にしても良い。In the second embodiment, it is not always necessary to form the groove 19 before the local thermal oxidation step, and the required groove depth of the groove 21 may be obtained only by the local thermal oxidation step. The present invention is not limited to the above-described first embodiment and second embodiment. For example, only the n-channel type has been described.
It goes without saying that the same effect can be obtained also in the p-channel type in which semiconductor type n and p are exchanged. Also, the film thickness of the thermal oxide film in the groove is not limited to the film thickness used in the examples (about 50 nm on the side surface and about 500 nm on the bottom surface), and the film on the bottom surface of the groove is more than the film thickness on the side surface of the groove. Any configuration may be used as long as the thickness is thicker. Further, the thermal oxidation and the removal of the thermal oxide film before forming the gate oxide film are repeated not only once but also a plurality of times, so that the roundness of the corner portion of the groove bottom can be made large. Further, the plane orientation of the semiconductor substrate is not limited to the hexagonal (0001) carbon face in the embodiment, but may be, for example, a cubic (111) carbon face.
【図１】本発明の第１実施例における炭化珪素半導体装
置の断面図である。FIG. 1 is a sectional view of a silicon carbide semiconductor device according to a first embodiment of the present invention.
【図２】図１に示す炭化珪素半導体装置の製造工程を説
明するための断面図である。FIG. 2 is a cross sectional view for illustrating a manufacturing process for the silicon carbide semiconductor device shown in FIG.
【図３】図１に示す炭化珪素半導体装置の製造工程を説
明するための断面図である。3 is a cross sectional view for illustrating a manufacturing process for the silicon carbide semiconductor device shown in FIG.
【図４】図１に示す炭化珪素半導体装置の製造工程を説
明するための断面図である。FIG. 4 is a cross sectional view for illustrating a manufacturing process for the silicon carbide semiconductor device shown in FIG.
【図５】図１に示す炭化珪素半導体装置の製造工程を説
明するための断面図である。5 is a cross sectional view for illustrating a manufacturing process for the silicon carbide semiconductor device shown in FIG.
【図６】図１に示す炭化珪素半導体装置の製造工程を説
明するための断面図である。6 is a cross sectional view for illustrating a manufacturing process for the silicon carbide semiconductor device shown in FIG.
【図７】図１に示す炭化珪素半導体装置の製造工程を説
明するための断面図である。7 is a cross sectional view for illustrating a manufacturing process for the silicon carbide semiconductor device shown in FIG.
【図８】図１に示す炭化珪素半導体装置の製造工程を説
明するための断面図である。8 is a cross sectional view for illustrating a manufacturing process for the silicon carbide semiconductor device shown in FIG.
【図９】本発明の第２実施例における炭化珪素半導体装
置の製造工程を説明するための断面図である。FIG. 9 is a cross sectional view for illustrating the manufacturing process for the silicon carbide semiconductor device of the second embodiment of the present invention.
【図１０】本発明の第２実施例における炭化珪素半導体
装置の製造工程を説明するための断面図である。FIG. 10 is a cross sectional view for illustrating the manufacturing process for the silicon carbide semiconductor device in the second embodiment of the present invention.
【図１１】本発明の第２実施例における炭化珪素半導体
装置の製造工程を説明するための断面図である。FIG. 11 is a cross sectional view for illustrating the manufacturing process for the silicon carbide semiconductor device in the second embodiment of the present invention.
【図１２】本発明の第２実施例における炭化珪素半導体
装置の製造工程を説明するための断面図である。FIG. 12 is a cross sectional view for illustrating the manufacturing process for the silicon carbide semiconductor device in the second embodiment of the present invention.
【図１３】従来の炭化珪素半導体装置の断面図である。FIG. 13 is a cross-sectional view of a conventional silicon carbide semiconductor device.
【図１４】（ａ），（ｂ）は共にパッド酸化膜を介して
酸化膜を形成した場合の炭化珪素半導体装置の断面図で
ある。14A and 14B are cross-sectional views of a silicon carbide semiconductor device when an oxide film is formed via a pad oxide film.
【図１５】（ａ），（ｂ）は共に半導体基板上に直接的
に酸化膜を形成した場合の炭化珪素半導体装置の断面図
である。15A and 15B are cross-sectional views of a silicon carbide semiconductor device when an oxide film is directly formed on a semiconductor substrate.
１ 低抵抗層としてのｎ+ 型単結晶ＳｉＣ基板 ２ 高抵抗層としてのｎ- 型エピタキシャル層 ３ 半導体層としてのｐ型エピタキシャル層 ５ 半導体領域としてのｎ+ ソース領域 ６ 溝 ６ａ 側面 ６ｂ 底面 ７ ゲート熱酸化膜 ８ ゲート電極層 ９ 層間絶縁膜 １０ 第１の電極層としてのソース電極層 １１ 第２の電極層としてのドレイン電極層 １３ マスク材（耐酸化性） １４ 半導体基板 １５ 熱酸化膜 １６ 耐酸化膜 １８ 溝形成領域 ２０ 熱酸化膜 ２１ 傾斜した側面を持つ溝 ３０ 炭化珪素の基板 ３１ 第１半導体領域 ３２ 第２半導体領域 ３３ 第３半導体領域 ３４ 凹所 ３５ ゲート絶縁膜 ３６ ゲ−ト ３７ 絶縁膜 ３８ 電極膜 ４１ パッド酸化膜 ４２ バーズビーク1 n + type single crystal SiC substrate as a low resistance layer 2 n − type epitaxial layer as a high resistance layer 3 p type epitaxial layer as a semiconductor layer 5 n + source region as a semiconductor region 6 groove 6a side surface 6b bottom surface 7 gate Thermal oxide film 8 Gate electrode layer 9 Interlayer insulating film 10 Source electrode layer 11 as first electrode layer 11 Drain electrode layer as second electrode layer 13 Mask material (oxidation resistance) 14 Semiconductor substrate 15 Thermal oxide film 16 Acid resistance Oxide film 18 groove forming region 20 thermal oxide film 21 inclined side groove 30 silicon carbide substrate 31 first semiconductor region 32 second semiconductor region 33 third semiconductor region 34 recess 35 gate insulating film 36 gate 37 insulation Film 38 Electrode film 41 Pad oxide film 42 Bird's beak
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮嶋 健 愛知県刈谷市昭和町１丁目１番地 日本 電装株式会社内 (56)参考文献 特開 平７−45830（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Ken Miyajima, 1-1, Showa-cho, Kariya city, Aichi Japan Denso Co., Ltd. (56) Reference JP-A-7-45830 (JP, A) (58) Field (Int.Cl. 7 , DB name) H01L 29/78 H01L 21/336
Claims (9)
面及び側面を有する溝をドライエッチングにより形成す
る溝形成工程と、 該溝の前記底面及び前記側面に第１の熱酸化膜を形成す
る第１の酸化膜形成工程と、 該第１の熱酸化膜をウエットエッチングにより取り除く
酸化膜除去工程と、 該酸化膜除去工程の後に前記溝の前記底面及び前記側面
に第２の熱酸化膜を形成する第２の酸化膜形成工程とを
含む炭化珪素半導体装置の製造方法であって、 前記炭化珪素よりなる半導体基板の面方位が六方晶系の
（０００１）カーボン面、立方晶系の｛１１１｝カーボ
ン面のうちの何れか一つであり、 前記溝形成工程における前記溝の前記底面の面方位が、
前記半導体基板の前記面方位と略同じであることを特徴
とする炭化珪素半導体装置の製造方法。1. A groove forming step of forming a groove having a bottom surface and a side surface on a surface of a semiconductor substrate made of silicon carbide by dry etching, and forming a first thermal oxide film on the bottom surface and the side surface of the groove. No. 1 oxide film forming step, an oxide film removing step of removing the first thermal oxide film by wet etching, and a second thermal oxide film is formed on the bottom surface and the side surface of the groove after the oxide film removing step. the second oxide film forming step and the method of manufacturing a silicon carbide semiconductor device including the surface orientation of the semiconductor substrate made of silicon carbide is hexagonal system (0001) carbon face, the standing-cubic system {111 } Any one of the carbon faces, wherein the plane orientation of the bottom surface of the groove in the groove forming step is
A method of manufacturing a silicon carbide semiconductor device, which has substantially the same plane orientation as that of the semiconductor substrate.
面に形成された側面酸化膜と、前記溝の前記底面に形成
され前記側面酸化膜よりも厚い底面酸化膜とからなるこ
とを特徴とする請求項１に記載の炭化珪素半導体装置の
製造方法。2. The second thermal oxide film comprises a side surface oxide film formed on the side surface of the groove and a bottom surface oxide film formed on the bottom surface of the groove and thicker than the side surface oxide film. The method for manufacturing a silicon carbide semiconductor device according to claim 1, wherein.
面酸化膜と前記底面酸化膜とを同時に形成することを特
徴とする請求項１又は２の何れか一項に記載の炭化珪素
半導体装置の製造方法。3. The silicon carbide according to claim 1, wherein the side oxide film and the bottom oxide film are simultaneously formed in the second thermal oxide film forming step. Manufacturing method of semiconductor device.
面は、前記半導体基板の表面に対して略垂直の面を有す
ることを特徴とする請求項１乃至３の何れか一項に記載
の炭化珪素半導体装置の製造方法。4. The carbonization according to any one of claims 1 to 3, wherein the side surface of the groove in the groove forming step has a surface substantially vertical to the surface of the semiconductor substrate. Method of manufacturing silicon semiconductor device.
面及び前記側面の表面領域は、それぞれ格子欠陥を含む
ものであり、 前記第１の酸化膜形成は、少なくとも前記格子欠陥を含
む前記表面領域の厚さの前記第１の熱酸化膜を形成する
工程であることを特徴とする請求項１乃至４の何れか一
項に記載の炭化珪素半導体装置の製造方法。5. The surface regions of the bottom surface and the side surfaces of the groove in the groove forming step each include a lattice defect, and the first oxide film formation includes the surface region including at least the lattice defect. 5. The method for manufacturing a silicon carbide semiconductor device according to claim 1, which is a step of forming the first thermal oxide film having a thickness of 5.
形成された第１導電型の高抵抗層の二層にて構成され、
かつ前記高抵抗層の上面側を表面側とし、前記低抵抗層
の下面側を裏面側とする単結晶炭化珪素よりなる半導体
基板の前記表面側に第２導電型の単結晶炭化珪素よりな
る半導体層を形成する半導体層形成工程と、 該半導体層内の所定領域に第１導電型の半導体領域を形
成する半導体領域形成工程と、 該半導体領域の上面から、該半導体領域と前記半導体層
とを貫通して前記第１導電型の高抵抗層に達する溝を形
成する溝形成工程と、 該溝の内壁に第１の熱酸化膜を形成する第１の酸化膜形
成工程と、 該第１の熱酸化膜を取り除くようにエッチング除去する
酸化膜除去工程と、 該酸化膜除去工程の後に前記溝の内壁に前記第２の熱酸
化膜を形成する第２の酸化膜形成工程と、 該第２の熱酸化膜上にゲート電極層を、前記半導体層の
表面および前記半導体領域の表面に第１の電極層を、前
記半導体基板の前記裏面側に第２の電極層を、それぞれ
形成する電極形成工程とを含む炭化珪素半導体装置の製
造方法であって、 前記炭化珪素よりなる半導体基板の前記表面側の面方位
が六方晶系の（０００１）カーボン面または立方晶系の
｛１１１｝カーボン面であり、前記溝形成工程における
前記溝の溝底部が、前記半導体基板の面方位と略同じ面
であることを特徴とする炭化珪素半導体装置の製造方
法。6. A two-layer structure comprising a first conductivity type low resistance layer and a first conductivity type high resistance layer formed on the low resistance layer,
Also, a semiconductor made of a second conductivity type single crystal silicon carbide is provided on the front surface side of a semiconductor substrate made of single crystal silicon carbide in which the upper surface side of the high resistance layer is the front surface side and the lower surface side of the low resistance layer is the back surface side. A step of forming a semiconductor layer, a step of forming a semiconductor region of a first conductivity type in a predetermined region in the semiconductor layer, and a step of forming the semiconductor region and the semiconductor layer from the upper surface of the semiconductor region. A groove forming step of forming a groove penetrating to reach the first conductivity type high resistance layer; a first oxide film forming step of forming a first thermal oxide film on an inner wall of the groove; An oxide film removing step of removing by etching so as to remove the thermal oxide film; a second oxide film forming step of forming the second thermal oxide film on the inner wall of the groove after the oxide film removing step; A gate electrode layer on the thermal oxide film of the An electrode forming step of forming a first electrode layer on the front surface of the semiconductor region and a second electrode layer on the back surface side of the semiconductor substrate, respectively. The surface orientation of the surface side of the semiconductor substrate made of silicon is a hexagonal (0001) carbon surface or a cubic {111} carbon surface, and the groove bottom portion of the groove in the groove forming step is the semiconductor substrate. A method for manufacturing a silicon carbide semiconductor device, which has substantially the same plane orientation as that of 1.
記半導体層の表面より所定の深さを有する局所熱酸化膜
を形成する局所熱酸化工程と、該局所熱酸化膜を除去す
る局所酸化膜除去工程とを有することを特徴とする請求
項６に記載の炭化珪素半導体装置の製造方法。7. The groove forming step comprises a local thermal oxidation step of forming a local thermal oxide film having a predetermined depth from the surface of the semiconductor layer in the groove forming region, and a local thermal oxide film removing step. The method for manufacturing a silicon carbide semiconductor device according to claim 6, further comprising an oxide film removing step.
記半導体層の表面より所定の深さを有する前記溝を、前
記溝の側壁が前記半導体層の表面に対して略垂直になる
ように形成する垂直加工工程を含むことを特徴とする請
求項６に記載の炭化珪素半導体装置の製造方法。8. In the groove forming step, the groove having a predetermined depth from the surface of the semiconductor layer is formed in the groove forming region, and the side wall of the groove is substantially perpendicular to the surface of the semiconductor layer. 7. The method for manufacturing a silicon carbide semiconductor device according to claim 6, further comprising a vertical processing step of forming.
酸化膜形成工程のうち、少なくとも何れか一方の工程に
おいて、前記半導体基板表面に直接的にＳｉ３Ｎ４膜が
形成されていることを特徴とする請求項１乃至８の何れ
か一項に記載の炭化珪素半導体装置の製造方法。9. The Si 3 N 4 film is formed directly on the surface of the semiconductor substrate in at least one of the first oxide film forming step and the second oxide film forming step. 9. The method for manufacturing a silicon carbide semiconductor device according to claim 1, wherein
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15797695A JP3531291B2 (en) | 1994-06-23 | 1995-06-23 | Method for manufacturing silicon carbide semiconductor device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6-141393 | 1994-06-23 | ||
| JP14139394 | 1994-06-23 | ||
| JP15797695A JP3531291B2 (en) | 1994-06-23 | 1995-06-23 | Method for manufacturing silicon carbide semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0870124A JPH0870124A (en) | 1996-03-12 |
| JP3531291B2 true JP3531291B2 (en) | 2004-05-24 |
Family
ID=26473643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15797695A Expired - Fee Related JP3531291B2 (en) | 1994-06-23 | 1995-06-23 | Method for manufacturing silicon carbide semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3531291B2 (en) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6133587A (en) * | 1996-01-23 | 2000-10-17 | Denso Corporation | Silicon carbide semiconductor device and process for manufacturing same |
| US5952679A (en) * | 1996-10-17 | 1999-09-14 | Denso Corporation | Semiconductor substrate and method for straightening warp of semiconductor substrate |
| US6057558A (en) * | 1997-03-05 | 2000-05-02 | Denson Corporation | Silicon carbide semiconductor device and manufacturing method thereof |
| KR100480673B1 (en) * | 1997-08-25 | 2005-09-08 | 페어차일드코리아반도체 주식회사 | Manufacturing method of trench type power mosfef |
| US6518621B1 (en) * | 1999-09-14 | 2003-02-11 | General Semiconductor, Inc. | Trench DMOS transistor having reduced punch-through |
| JP3405697B2 (en) | 1999-09-20 | 2003-05-12 | ローム株式会社 | Semiconductor chip |
| JP3715971B2 (en) | 2003-04-02 | 2005-11-16 | ローム株式会社 | Semiconductor device |
| JP2006351744A (en) * | 2005-06-15 | 2006-12-28 | Fuji Electric Holdings Co Ltd | Manufacturing method of silicon carbide semiconductor device |
| JP4916247B2 (en) | 2006-08-08 | 2012-04-11 | トヨタ自動車株式会社 | Silicon carbide semiconductor device and manufacturing method thereof |
| JP2007043208A (en) * | 2006-11-15 | 2007-02-15 | Mitsubishi Electric Corp | Semiconductor device having trench structure and its fabrication process |
| JP2007049204A (en) * | 2006-11-15 | 2007-02-22 | Mitsubishi Electric Corp | Manufacturing method of semiconductor device having trench structure |
| JP5741583B2 (en) | 2010-08-03 | 2015-07-01 | 住友電気工業株式会社 | Semiconductor device and manufacturing method thereof |
| JP5687078B2 (en) * | 2011-01-28 | 2015-03-18 | 三菱電機株式会社 | Method for manufacturing silicon carbide semiconductor device |
| JP5699878B2 (en) | 2011-09-14 | 2015-04-15 | 住友電気工業株式会社 | Silicon carbide semiconductor device and manufacturing method thereof |
| JP2013069964A (en) | 2011-09-26 | 2013-04-18 | Sumitomo Electric Ind Ltd | Silicon carbide semiconductor device |
| JP5764046B2 (en) | 2011-11-21 | 2015-08-12 | 住友電気工業株式会社 | Method for manufacturing silicon carbide semiconductor device |
| JP5751146B2 (en) | 2011-11-24 | 2015-07-22 | 住友電気工業株式会社 | Semiconductor device and manufacturing method thereof |
| CN103137482B (en) * | 2011-11-29 | 2015-08-05 | 和舰科技(苏州)有限公司 | Reduce the method for polysilicon top V-type groove in groove type power transistor groove |
| JP2015220408A (en) * | 2014-05-20 | 2015-12-07 | 住友電気工業株式会社 | Silicon carbide semiconductor device and manufacturing method of the same |
| CN115631997A (en) * | 2022-12-21 | 2023-01-20 | 泰科天润半导体科技（北京）有限公司 | Manufacturing method of lateral groove type silicon carbide MOSFET (Metal oxide semiconductor field Effect transistor) with improved withstand voltage |
-
1995
- 1995-06-23 JP JP15797695A patent/JP3531291B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0870124A (en) | 1996-03-12 |
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| A61 | First payment of annual fees (during grant procedure) |
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